JP3829064B2 - Capacitive sensor - Google Patents

Description

と表される。そして、パルス数ｚをデジタル値として出力する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した容量センサ装置１０１では、第一コンデンサＣ１及び第二コンデンサＣ２の静電容量の変化に対して、出力ｚが二次関数的な変化をしてしまい、直線的な特性とはならないので、出力ｚが直線的な特性となるように補正をしなければならないという問題点があった。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、物理量の変化を静電容量の変化として検出し、直線補正などをする必要のないデジタル出力を得ることのできる静電容量型センサを提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明である静電容量型センサは、物理量の変化を静電容量の変化として検出する第１コンデンサと、この第１コンデンサと差動コンデンサとなる第２コンデンサと、この第２コンデンサに蓄えられた電荷と前記第１コンデンサに蓄えられた電荷との和となる電荷量を第３コンデンサに蓄え、この第３コンデンサに蓄えられた電荷から前記第１コンデンサの電荷と前記第２コンデンサの電荷との差となる電荷量を繰り返し放電する放電手段と、この放電手段によって放電されて前記第３コンデンサの電荷量が所定の値を下回ったときには検出信号を出力する検出信号出力手段と、この検出信号出力手段で出力された前記検出信号を一定時間計数し、この信号数に基づいて前記物理量を算出する算出手段とを含むことを特徴とする。
【０００９】
この請求項１の発明によれば、物理量の変化を静電容量の変化として検出し、直線補正などをすることなくデジタル出力を得ることができる。
【００１０】
請求項２に記載の発明である静電容量型センサの放電手段は、前記第２コンデンサに蓄えられた電荷と前記第１コンデンサに蓄えられた電荷との和となる電荷量を第１の増幅率で増幅して第３コンデンサに蓄え、この第３コンデンサに蓄えられた電荷から前記第１コンデンサの電荷と前記第２コンデンサの電荷との差となる電荷量を第２の増幅率で増幅して繰り返し放電し、前記第１の増幅率と前記第２の増幅率とが異なることを特徴とする。
【００１１】
この請求項２の発明によれば、第１コンデンサと第２コンデンサの和の電荷量を大きくすることができるとともに、第１コンデンサと第２コンデンサの差の電荷量を小さくすることができるので、容量変化に対するパルス数を多くすることができる。
【００１２】
請求項３に記載の発明である静電容量型センサは、前記検出信号出力手段によって出力された前記検出信号に基づいて、前記第１コンデンサと前記第２コンデンサとを並列に接続して電荷を充電する第１タイミングと、この第１タイミングで充電された電荷量を前記第３コンデンサに充電する第２タイミングと、前記第１コンデンサと前記第２コンデンサとを直列に接続して電荷を充電する第３タイミングと、この第３タイミングで充電された電荷量を、前記第２タイミングで充電された前記第３コンデンサの電荷量から放電する第４タイミングとを生成するタイミング生成手段をさらに含むことを特徴とする。
【００１３】
この請求項３の発明によれば、第１コンデンサと第２コンデンサの和の電荷量と、第１コンデンサと第２コンデンサの差の電荷量の充放電を行うタイミングを生成することができる。従って、和の電荷量と差の電荷量との比を利用して物理量を算出することができるので、直線補正や温度補正などを行うことなく、正確な測定結果を出力することができる。
【００１４】
請求項４に記載の発明である静電容量型センサは、前記放電手段と前記検出信号出力手段との間にサンプリングホールド回路が接続されていることを特徴とする。
【００１５】
この請求項４の発明によれば、放電手段の出力波形からノイズをカットすることができ、検出信号出力手段の誤動作を防ぐことができる。
【００１６】
請求項５に記載の発明である静電容量型センサでは、前記第１タイミングで充電する電圧と、前記第３タイミングで充電する電圧とが、電源電圧を抵抗で分割することによって生成されることを特徴とする。
【００１７】
この請求項５の発明によれば、電源電圧は相殺されて消えてしまうので、電源電圧を変更しても出力のパルス特性に影響しないようにすることができる。
【００１８】
請求項６に記載の発明である静電容量型センサは、前記第３タイミングで充電する電圧と、前記第４タイミングで充電する電圧とをそれぞれ調節可能にすることを特徴とする。
【００１９】
この請求項６の発明によれば、オフセット調節が可能になるので、初期状態において出力値を０に合わせることができる。
【００２０】
【発明の実施の形態】
まず、第１の実施形態の静電容量型センサの構成を図１に基づいて説明する。ここでは、静電容量型センサ１で測定する物理量の一例として圧力を例にして説明する。
【００２１】
図１に示すように、静電容量型センサ１は、圧力の変化を静電容量の変化として検出するために、差動コンデンサとなる２つのコンデンサ２ａ、２ｂによって構成された検出部２と、この検出部２のコンデンサ２ａ、２ｂに蓄えられた電荷を積分して出力ホールド用コンデンサ３１に蓄える積分回路３と、この積分回路３の出力電圧を所定のしきい値と比較するコンパレータ回路４と、積分回路３の制御タイミングを生成するタイミング生成回路５と、クロックＣＫとその反転信号ＣＫＮとを生成するクロック発生器６と、タイミング生成回路５によって出力されたタイミング信号を計数して圧力を算出する算出手段７とから構成されている。
【００２２】
さらに、検出部２の構成を図２に基づいて説明する。検出部２は、被測定圧力によって変化するダイヤフラム２１と、ガラス基板ＧＵ上に取り付けられた電極２２と、反対側のガラス基板ＧＵ上に取り付けられた電極２３とから構成されており、ダイヤフラム２１と電極２２との間でコンデンサ２ａを構成し、ダイヤフラム２１と電極２３との間でコンデンサ２ｂを構成する。そして、このダイヤフラム２１に被測定圧力が加わると、ダイヤフラム２１が変形し、コンデンサ２ａの静電容量Ｃａが変化するとともに、コンデンサ２ｂの静電容量Ｃｂが変化する。ただし、コンデンサ２ａとコンデンサ２ｂは差動コンデンサとなっているので、静電容量Ｃａ、Ｃｂは互いに逆向きに変化し、全静電容量は一定に維持される。
【００２３】
次に、積分回路３は、演算増幅器３２の非反転入力端子を接地し、反転入力端子と出力端子との間に静電容量Ｃｆのコンデンサ３３が接続され、出力端子には出力ホールド用である静電容量Ｃのコンデンサ３１が接続されている。そして、この積分回路３はタイミング生成回路５で生成されるφ１、φ２、φ３、φ４のタイミングによってスイッチＳ１、Ｓ２、・・・、Ｓ９をＯＮ、ＯＦＦして出力ホールド用コンデンサ３１の充放電を行う。また、この積分回路３に入力される電圧Ｖｒ、Ｖｃは、電源電圧Ｖｃｃを抵抗で分割することによって生成されている。
【００２４】
さらに、図１において電圧ＶｃはスイッチＳ２、Ｓ６に入力されているが、スイッチＳ２とスイッチＳ６に同じ電圧Ｖｃを入力すると、被測定圧力が０の初期状態においてオフセットの調節をすることができないので、被測定圧力が０であるにもかかわらず、センサの出力が０にならないという問題点があった。
【００２５】
そこで、スイッチＳ２に入力される電圧をＶｃａとし、スイッチＳ６に入力される電圧をＶｃｂとして、これらの電圧Ｖｃａ、Ｖｃｂを
Ｖｃａ・Ｃａ−Ｖｃｂ・Ｃｂ＝０
の関係を満たすように調節できるような構成にする。
【００２６】
これによって、被測定圧力が０の初期状態においてオフセットの調節ができるので、初期状態における出力値を０に合わせることが可能になる。
【００２７】
次に、コンパレータ回路４は、非反転入力端子が基準電位に接続され、反転入力端子が積分回路３の出力に接続された演算増幅器４１と、この演算増幅器４１の出力を反転するインバータ４２と、このインバータ４２の出力がＤ端子に接続されたＤ型フリップフロップ４３とから構成されている。
【００２８】
次に、タイミング生成回路５は、コンパレータ回路４のＤ型フリップフロップ４３の出力Ｑ、Ｑ’とクロック発生器６で生成されるクロックＣＫと反転信号ＣＫＮとから論理積によってφ１、φ２、φ３、φ４の４つのタイミングを生成する。このタイミング生成回路５によって出力されるタイミングφ１、φ２、φ３、φ４のタイミングチャートを図３に示す。
【００２９】
次に、算出手段７は、クロック発生器６からのクロックＣＫを所定のパルス数だけ計数する２進カウンタ７１と、タイミング生成回路５で生成されるφ２のタイミングをカウントするアップカウンタ７２とから構成されている。そして、２進カウンタ７１で一定のクロック数を計数する間に、タイミング生成回路５から出力されてくるφ２のタイミング信号をアップカウンタで計数することによって、圧力を表すデジタル値を算出して出力する。
【００３０】
次に、図面に基づいて第１の実施形態の静電容量型センサの動作を説明する。
【００３１】
ただし、静電容量型センサで測定する物理量の一例として、ここでは圧力を例にして説明する。
【００３２】
まず、図２に示したダイヤフラム２１に圧力が加わると、その圧力によってコンデンサ２ａ、２ｂの静電容量Ｃａ、Ｃｂが変化する。
【００３３】
ここで、コンデンサ２ａ、２ｂの初期ギャップをｄａ、ｄｂ、電極２２、２３の面積をＳ、圧力Ｐによるギャップの変化量をＸとすると、コンデンサ２ａ、２ｂの静電容量Ｃａ、Ｃｂは
【数２】

となる。
【００３４】
このように静電容量Ｃａ、Ｃｂが変化したら、次に積分回路３で、φ１からφ４のタイミングで出力ホールド用コンデンサ３１の電荷の充放電を行う。
【００３５】
まず、φ１のタイミングではスイッチＳ１、Ｓ５、Ｓ８がＯＮされ、その他のスイッチがＯＦＦされるので、積分回路３は図４（ａ）に示す回路となり、タイミングφ１では電圧Ｖｒによって、コンデンサ２ａ、２ｂに
Ｑｒ＝（Ｃａ＋Ｃｂ）・Ｖｒ （２）
の電荷が蓄えられる。
【００３６】
そして、次のφ２のタイミングではスイッチＳ３、Ｓ４、Ｓ７、Ｓ９がＯＮされ、その他のスイッチがＯＦＦされるので、積分回路３は図４（ｂ）に示す回路となり、コンデンサ２ａ、２ｂに蓄えられた電荷Ｑｒは演算増幅器３２によって増幅され、出力ホールド用コンデンサ３１に
【数３】

の電荷Ｑ_０が蓄えられる。そして、積分回路３の出力電圧Ｖ_０は
【数４】

となる。
【００３７】
次に、φ３のタイミングではスイッチＳ２、Ｓ７、Ｓ８がＯＮされ、その他のスイッチがＯＦＦされるので、積分回路３は図４（ｃ）に示す回路となり、電圧Ｖｃによってコンデンサ２ａに電荷
Ｑａ１＝Ｃａ・Ｖｃ
の電荷が蓄えられ、コンデンサ２ｂに電荷
Ｑｂ１＝Ｃｂ・０＝０
の電荷が蓄えられる。
【００３８】
そして、φ４のタイミングでスイッチＳ３、Ｓ４、Ｓ６、Ｓ９がＯＮされ、その他のスイッチがＯＦＦされると、積分回路３は図４（ｄ）に示す回路となり、電圧Ｖｃによってコンデンサ２ａに電荷
Ｑａ２＝Ｃａ・０＝０
の電荷が蓄えられ、コンデンサ２ｂに電荷
Ｑｂ２＝Ｃｂ・Ｖｃ
の電荷が蓄えられ、これによって積分回路３の出力電圧Ｖ_１は
【数５】

となり、出力ホールド用コンデンサ３１から、
【数６】

となる電荷Ｑ_１が放電される。
【００３９】
ここで、この４つのタイミングにおける積分回路３の出力電圧の変化を図５に示す。図５に示すように、φ１のタイミングではコンデンサ２ａ、２ｂに電荷を蓄えているので積分回路３から電圧は出力されない。そして、φ２のタイミングになるとφ１の間にコンデンサ２ａ、２ｂに蓄えられていた電荷が演算増幅器３２によって増幅され、出力ホールド用コンデンサ３１に式（３）に示す電荷Ｑ_０が蓄えられ、それによって式（４）に示す出力電圧Ｖ_０が出力される。
【００４０】
そして、φ３のタイミングではコンデンサ２ａ、２ｂに電荷が蓄えられているので、積分回路３の出力電圧は変化せず、φ４のタイミングになると、出力ホールド用コンデンサ３１から式（６）に示す電荷Ｑ_１が放電され、これによって出力電圧がＶ_１だけ下がることになる。
【００４１】
そして、φ３とφ４のタイミングは出力電圧が所定のしきい値に下がるまで繰り返される。この所定のしきい値まで下がったか否かの比較は、コンパレータ回路４によって行われる。上述した積分回路３の出力電圧はコンパレータ回路４に入力されており、コンパレータ回路４の演算増幅器４１の反転入力端子に入力されて基準電位Ｖｔｈと比較され、出力電圧が基準電位Ｖｔｈを下回ると、再びφ１のタイミングに戻って次のサイクルが開始される。
【００４２】
ただし、次のサイクルに移るときに出力ホールド用コンデンサ３１はリセットされないので、蓄えられた電荷のうち放電されずに残る電荷が存在することになる。そして、この残った電荷によって図５に示すような残差電圧Ｖｈが出力され、この残差電圧Ｖｈが次のサイクルの出力電圧Ｖ_０に加算されることになる。
【００４３】
このように、１サイクルで出力ホールド用コンデンサ３１を放電せずに残差電圧Ｖｈを次のサイクルへ次々と加算するようにしたことによって、数サイクルを経過した後には残差電圧Ｖｈの合計がＶ_１に達することになり、これによって各サイクル毎にリセットした場合と比較してセンサの測定精度を高くすることができる。
【００４４】
例えば、Ｖ_０＝２ｐＦの電荷が蓄えられたときと、Ｖ_０＝２．００１ｐＦの電荷が蓄えられたときでは、各サイクル毎にリセットしてしまうとこれらの違いを測定することはできないが、残差電圧Ｖｈを加算するようにすれば数サイクル経過した後には出力波形が異なってくるので、２ｐＦと２．００１ｐＦの違いを測定することができるようになる。
【００４５】
次に、積分回路３の出力電圧が基準電位Ｖｔｈを下回ると、コンパレータ回路４では演算増幅器４１から検出信号が出力され、この検出信号はインバーター４２で反転されてＤ型フリップフロップ４３のＤ端子に入力される。このＤ型フリップフロップ４３では、クロック発生器６からのクロックＣＫとＤ端子の入力とにしたがって出力Ｑ、Ｑ’を出力し、この出力Ｑ、Ｑ’はタイミング生成回路５に入力される。
【００４６】
そして、タイミング生成回路５では、この出力Ｑ、Ｑ’と、クロック発生器６からのクロックＣＫと、そのクロックＣＫの反転信号であるクロックＣＫＮとに基づいて、それぞれ図１に示すＡＮＤ回路によって、φ１、φ２、φ３、φ４の４つのタイミングを生成する。このタイミング生成回路５によって生成される４つのタイミングのタイミングチャートを図３に示す。
【００４７】
そして、タイミング生成回路５で生成された４つのタイミングは積分回路３のスイッチＳ１、Ｓ２、・・・、Ｓ９を制御するための信号として積分回路３に入力されるとともに、φ２のタイミング信号は算出手段７に入力される。
【００４８】
そして、算出手段７では、φ２のタイミング信号とクロック発生器６からのクロックＣＫとに基づいて、測定対象としている物理量、ここでは圧力を算出する。
【００４９】
ここで、この算出手段７における物理量の算出方法を説明する。
【００５０】
まず、ダイヤフラム２１に被測定圧力Ｐが加わり、ダイヤフラム２１が変化したときのギャップの変化量をＸとすると、コンデンサ２ａ、２ｂの静電容量Ｃａ、Ｃｂは
【数７】

と表すことができる。
【００５１】
ここで、この静電容量Ｃａ、Ｃｂを
【数８】

に代入すると、
【数９】

となる（ただし、ｄａ＝ｄｂ）。ここで、ｄａ＋ｄｂは定数となり、さらにギャップの変化量Ｘはダイヤフラム２１にかかる圧力Ｐに比例して変化するので、式（８）は
【数１０】

と書き換えることができる。
【００５２】
ところで、積分回路３は電荷平衡型回路となるので、φ３、φ４のタイミングで静電容量がＣａ−Ｃｂとなるコンデンサ２ａ、２ｂに電圧Ｖｃで電荷を蓄えたときの電荷量Ｑｃは、φ１、φ２のタイミングで静電容量がＣａ＋Ｃｂとなるコンデンサ２ａ、２ｂに電圧Ｖｒで電荷を蓄えたときの電荷量Ｑｒの整数倍となる。
【００５３】
したがって
Ｑｒ・ｍ＝Ｑｃ・ｎ （ｍ、ｎは整数） （１０）
の関係が成り立つ。例えば、図５に示す階段波形では、５段の下り階段の波形となっているので、Ｖ_０＝５・Ｖ_１の関係が成り立ち、電荷も同様にＱｒ＝５・Ｑｃの関係が成り立つ。
【００５４】
ここで、電荷量Ｑｒ、Ｑｃはそれぞれ
Ｑｒ＝Ｖｒ・（Ｃａ＋Ｃｂ） （１１）
Ｑｃ＝Ｖｃ・（Ｃａ−Ｃｂ） （１２）
となるので、式（１０）、（１１）、（１２）とから
【数１１】

となる。したがって、式（９）と式（１３）とから
【数１２】

とまとめることができる。ここで、ＶｒとＶｃはそれぞれ一定の電圧であり、ｎはＱｃ＝（Ｃａ−Ｃｂ）・Ｖｃの電荷量が蓄えられる回数なので、クロックＣＫのパルス数と同じになり、ｍはＱｒ＝（Ｃａ＋Ｃｂ）・Ｖｒの電荷量が蓄えられる回数なので、φ２のタイミング信号の数と同じになる。すなわち、２進カウンタ７１で予め計数するクロックＣＫの数を設定しておくと、そのクロック数がｎとなり、このクロック数ｎで設定される時間内にタイミング生成回路５から出力されるφ２のタイミング信号をアップカウンタ７２で計数し、この数がｍとなる。
【００５５】
従って、式（１４）に定数であるＶｒ、Ｖｃを入力するとともに、クロック数ｎを設定して入力しておけば、アップカウンタ７２で計数したφ２のタイミング信号の数ｍから圧力Ｐをデジタル値として出力することができる。
【００５６】
例えば、５ｍｍＨ_２Ｏの圧力がダイヤフラム２１にかかったときに、コンデンサ２ａの静電容量Ｃａが１１ｐＦ、コンデンサ２ｂの静電容量Ｃｂが９ｐＦとなった場合に、Ｖｒ＝１．５Ｖ、Ｖｃ＝３Ｖ、Ｃｆ＝１０ｐＦとすると、図５に示すＶ_０、Ｖ_１は
【数１３】

と計算することができる。これにより、３Ｖ／０．６Ｖ＝５となることから、積分回路３の出力電圧の波形は図４に示すような５段の階段波形になることが分かる。そして、５段の階段波形では６クロックが１周期となるので、５周期を計数できるように２進カウンタ７１を３０クロック計数するように設定すると、図６に示すようなクロックＣＫと階段波形との関係になる。
【００５７】
そして、式（１４）に、この関係を入力すると、αは実験等で予め求められている値なので、ここではα＝０．０１６７を用いて
【数１４】

と求めることができる。すなわち、φ２のタイミング信号の数（階段波形の数）が圧力値５ｍｍＨ_２Ｏに対応している。
【００５８】
したがって、２進カウンタ７１で３０クロックを計数する間に、出力されるφ２のタイミング信号の数をアップカウンタ７２で計数して出力することによって、測定対象の圧力値をデジタル値として出力することができる。
【００５９】
このように、第１の実施形態の静電容量型センサによれば、物理量の変化によるコンデンサ２ａ、２ｂの静電容量の変化をデジタル値として出力することができる。
【００６０】
さらに、第１の実施形態の静電容量型センサによれば、（Ｃａ−Ｃｂ）／（Ｃａ＋Ｃｂ）の比を利用して物理量を算出するので、直線補正や温度補正などを行うことなく、正確な測定結果を出力することができる。
【００６１】
また、コンデンサ２ａ、２ｂが差動構造であるため、計算式の分子をＣａ−Ｃｂとすることによって、コンデンサ２ａ、２ｂの容量変化を大きくすることができる。すなわち、差動構造であるためにコンデンサ２ａの静電容量がＣａ’＝Ｃａ＋αと変化したときには、コンデンサ２ｂの静電容量はＣｂ’＝Ｃｂ−αと変化する。したがって、（Ｃａ−Ｃｂ）／（Ｃａ＋Ｃｂ）の式にＣａ’、Ｃｂ’を代入すると
（Ｃａ−Ｃｂ）／（Ｃａ＋Ｃｂ）＝２α／（Ｃａ＋Ｃｂ）
となり、静電容量の変化αを２倍に大きくすることができる。したがって、第１の実施形態の静電容量型センサでは測定精度をより高くすることができる。
【００６２】
さらに、第１の実施形態の静電容量型センサでは静電容量の変化を電荷に変化させるためにＶｒ、Ｖｃを利用しているが、Ｖｒを大きくし、Ｖｃを小さくすることによって容量変化に対する出力されるパルス数を多くできるので、さらに測定精度を高くすることができる。
【００６３】
また、ＶｒとＶｃは、電源電圧Ｖｃｃを抵抗で分割することによって生成されている。したがって、
Ｖｃ＝Ｖｃｃ・（Ｒ１／Ｒ２）
Ｖｒ＝Ｖｃｃ・（Ｒ３／Ｒ４）
と表すことができ、これらを式（１４）のＶｒ、Ｖｃに代入すると、
α・Ｐ・（Ｖｃ／Ｖｒ）＝ｍ／ｎ
α・Ｐ・｛Ｖｃｃ・（Ｒ１／Ｒ２）｝／｛Ｖｃｃ・（Ｒ３／Ｒ４）｝＝ｍ／ｎ
α・Ｐ・（Ｒ１・Ｒ４）／（Ｒ２・Ｒ３）＝ｍ／ｎ
となる。
【００６４】
このように、式（１４）において電源電圧Ｖｃｃは相殺されて消えてしまうので、第１の実施形態の静電容量型センサでは、電源電圧Ｖｃｃを変更しても出力のパルス特性に影響しないようにすることができる。
【００６５】
次に、第２の実施形態の静電容量型センサの構成を図７に基づいて説明する。
【００６６】
図７に示すように、第２の実施形態の静電容量型センサ８１は、第１の実施形態における積分回路３の演算増幅器３２の反転入力端と出力端との間に、静電容量Ｃｆ’のコンデンサ８２とスイッチＳ１０が接続されている点が第１の実施形態と異なっている。
【００６７】
このように、コンデンサ８２を接続してスイッチＳ１０をφ４のタイミングでＯＮすることによって、式（３）、（６）に示す電荷量Ｑ_０、Ｑ_１はそれぞれ
【数１５】

となる。したがって、第２の実施形態の静電容量型センサ８１によれば、電荷量Ｑ_０を大きくすることができるとともに、電荷量Ｑ_１を小さくすることができる。
【００６８】
従って、容量変化に対するパルス数を多くすることができるので、測定精度をより高くすることができる。
【００６９】
次に、第３の実施形態の静電容量型センサの構成を図８に基づいて説明する。
【００７０】
図８に示すように、第３の実施形態の静電容量型センサ９１は、第１の実施形態における積分回路３とコンパレータ回路４との間にサンプリングホールド回路９２を接続した点が第１の実施形態と異なっている。
【００７１】
第１の実施形態の静電容量型センサでは、積分回路３の出力電圧の波形に図９に示すようなひげ状のノイズが発生する場合があり、このノイズによってコンパレータ回路４で誤動作が発生していた。
【００７２】
そこで、第３の実施形態の静電容量型センサ９１では、積分回路３とコンパレータ回路４との間にサンプリングホールド回路９２を接続してひげ状のノイズをカットしている。図１０に示すように、このひげ状のノイズＮは積分回路３の出力波形の立ち上がりと立ち下がりに発生するので、サンプリングホールド回路９２では、出力波形の立ち上がりと立ち下がりから一定時間ｔだけ遅延させたタイミングで、タイミングパルスＰを発生してサンプリングホールドしている。
【００７３】
これによって、積分回路３の出力波形は図１１に示すようにひげ状のノイズがカットされた波形となり、コンパレータ回路４の誤動作を防ぐことができる。
【００７４】
【発明の効果】
以上説明したように、本発明の静電容量型センサによれば、物理量の変化を静電容量の変化として検出し、直線補正などをすることなくデジタル出力を得ることができる。
【図面の簡単な説明】
【図１】本発明による静電容量型センサの第１の実施形態の構成を示すブロック図である。
【図２】図１に示す検出部２の構成を説明するための断面図である。
【図３】図１に示すタイミング生成回路５で生成されるタイミング信号を説明するためのタイミングチャートである。
【図４】図１に示す積分回路３の各タイミングにおける構成を説明するための回路図である。
【図５】図１に示す積分回路３によって出力される階段波形の一例を示す図である。
【図６】図１に示す算出手段７における出力信号の一例を説明するためのタイミングチャートである。
【図７】本発明による静電容量型センサの第２の実施形態の構成を示すブロック図である。
【図８】本発明による静電容量型センサの第３の実施形態の構成を示すブロック図である。
【図９】図８に示す積分回路３の出力波形を示す図面である。
【図１０】図８に示すサンプリングホールド回路９２によるサンプリングホールドを説明するための図面である。
【図１１】サンプリングホールド回路９２を接続した後の積分回路３の出力波形を示す図面である。
【図１２】従来の容量センサ装置の構成を説明するための回路図である。
【符号の説明】
１、８１、９１ 静電容量型センサ
２ 検出部
２ａ、２ｂ、３３、８２ コンデンサ
３ 積分回路
４ コンパレータ回路
５ タイミング生成回路
６ クロック発生器
７ 算出手段
２１ ダイヤフラム
２２、２３ 電極
３１ 出力ホールド用コンデンサ
３２、４１ 演算増幅器
Ｓ１、Ｓ２、・・・、Ｓ１０ スイッチ
４２ インバータ
４３ Ｄ型フリップフロップ
７１ ２進カウンタ
７２ アップカウンタ
９２ サンプリングホールド回路[0001]
BACKGROUND OF THE INVENTION
The present invention is a capacitance type sensor that detects a change in physical quantity as a change in capacitance, and in particular, a capacitance type that can obtain a highly accurate output by digitally converting the change in capacitance. It relates to sensors.
[0002]
[Prior art]
As a conventional capacitive sensor, there is a capacitive sensor device disclosed in, for example, Japanese Patent Laid-Open No. 10-185970. As shown in FIG. 12, a conventional capacitive sensor device 101 includes a charge balance converter including an operational amplifier 103 in which an integrating capacitor 102 is connected between an output terminal and an inverting input terminal, and a non-inverting input terminal is grounded. The first electrode 104 is connected to the voltage U or ground, the second electrode 105 is connected to the ground or the inverting input terminal of the operational amplifier 103, and the first electrode 106 is connected to the voltage U or ground. A second capacitor C2 having a second electrode 107 connected to the ground or the inverting input terminal of the operational amplifier 103, a comparator 108 connected to the output terminal of the operational amplifier 103, and a clock generator 109 for controlling the switching process. is doing.
[0003]
In the capacitance sensor device 101, when the first electrode 104 of the first capacitor C1 is connected to the voltage U by the first switch 110 and the next clock is generated by the clock generator 109, the first switch 110 is switched to the first capacitor 110. The first electrode 104 of C1 is switched to the ground. Then, when the second electrode 105 is switched to the inverting input terminal of the operational amplifier 103 by the second switch 111, the integrating capacitor 102 takes on the charge amount of the capacitor C1. This process is repeated until the output value of the operational amplifier 103 rises to the threshold value of the comparator 108.
[0004]
Further, when the next clock pulse is output, a switching pulse is given to the third switch 113 and the fourth switch 114 via the first AND circuit 112, and the amount of charge stored in the second capacitor C2 is integrated. 102 is discharged. Therefore, the output value of the operational amplifier 103 decreases, and the output of the comparator 108 returns to the original value. During this time, the timing drive of the first switch 110 and the second switch 111 is blocked by the second AND circuit 115.
[0005]
In this capacitive sensor device 101, the number of pulses z output from the output terminal of the comparator 108 is proportional to the number n of clock pulses, and is given by the ratio of C1 and C1 + C2.

It is expressed. Then, the number of pulses z is output as a digital value.
[0006]
[Problems to be solved by the invention]
However, in the capacitance sensor device 101 described above, the output z changes in a quadratic function with respect to changes in the capacitances of the first capacitor C1 and the second capacitor C2, and does not have a linear characteristic. Therefore, there has been a problem that correction must be made so that the output z has a linear characteristic.
[0007]
The present invention has been made in view of the above circumstances, and an object of the present invention is to detect a change in physical quantity as a change in capacitance and obtain a digital output that does not require linear correction or the like. It is to provide a sensor.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, a capacitive sensor according to a first aspect of the present invention includes a first capacitor that detects a change in physical quantity as a change in capacitance, and the first capacitor and a differential capacitor. And a charge amount that is the sum of the charge stored in the second capacitor and the charge stored in the first capacitor is stored in the third capacitor, and the charge stored in the third capacitor is Discharging means for repeatedly discharging a charge amount that is a difference between the charge of the first capacitor and the charge of the second capacitor, and detecting when the charge amount of the third capacitor falls below a predetermined value after being discharged by the discharge means. A detection signal output means for outputting a signal, and a calculation for counting the detection signal output from the detection signal output means for a predetermined time and calculating the physical quantity based on the number of signals Characterized in that it comprises a stage.
[0009]
According to the first aspect of the present invention, it is possible to detect a change in physical quantity as a change in capacitance and obtain a digital output without performing linear correction or the like.
[0010]
According to a second aspect of the present invention, there is provided a discharge means for a capacitance type sensor, wherein a first amount of charge that is a sum of the charge stored in the second capacitor and the charge stored in the first capacitor is amplified. Amplified at a rate and stored in a third capacitor, and the amount of charge that is the difference between the charge on the first capacitor and the charge on the second capacitor is amplified at a second gain from the charge stored in the third capacitor. The discharge is repeatedly performed, and the first amplification factor and the second amplification factor are different.
[0011]
According to the second aspect of the present invention, the total charge amount of the first capacitor and the second capacitor can be increased, and the difference charge amount between the first capacitor and the second capacitor can be decreased. The number of pulses for the capacitance change can be increased.
[0012]
According to a third aspect of the present invention, there is provided a capacitance type sensor, wherein the first capacitor and the second capacitor are connected in parallel based on the detection signal output by the detection signal output means. A first timing for charging, a second timing for charging the third capacitor with the amount of charge charged at the first timing, and charging the charge by connecting the first capacitor and the second capacitor in series. Timing generation means for generating a third timing and a fourth timing for discharging the charge amount charged at the third timing from the charge amount of the third capacitor charged at the second timing; Features.
[0013]
According to the third aspect of the present invention, it is possible to generate timing for charging / discharging the sum of the charge amount of the first capacitor and the second capacitor and the charge amount of the difference between the first capacitor and the second capacitor. Therefore, the physical quantity can be calculated using the ratio between the sum charge amount and the difference charge amount, so that an accurate measurement result can be output without performing linear correction or temperature correction.
[0014]
According to a fourth aspect of the present invention, there is provided a capacitance type sensor, wherein a sampling hold circuit is connected between the discharge means and the detection signal output means.
[0015]
According to the invention of claim 4, noise can be cut from the output waveform of the discharge means, and malfunction of the detection signal output means can be prevented.
[0016]
In the capacitive sensor according to claim 5, the voltage charged at the first timing and the voltage charged at the third timing are generated by dividing the power supply voltage by a resistor. It is characterized by.
[0017]
According to the fifth aspect of the present invention, since the power supply voltage is canceled and disappears, it is possible to prevent the output pulse characteristics from being affected even if the power supply voltage is changed.
[0018]
According to a sixth aspect of the present invention, there is provided a capacitive sensor, wherein the voltage charged at the third timing and the voltage charged at the fourth timing can be adjusted.
[0019]
According to the sixth aspect of the present invention, the offset can be adjusted, so that the output value can be set to 0 in the initial state.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
First, the configuration of the capacitive sensor according to the first embodiment will be described with reference to FIG. Here, a pressure will be described as an example of a physical quantity measured by the capacitive sensor 1.
[0021]
As shown in FIG. 1, the capacitive sensor 1 includes a detection unit 2 configured by two capacitors 2a and 2b serving as differential capacitors in order to detect a change in pressure as a change in capacitance. An integration circuit 3 that integrates the charges stored in the capacitors 2a and 2b of the detection unit 2 and stores them in the output hold capacitor 31, and a comparator circuit 4 that compares the output voltage of the integration circuit 3 with a predetermined threshold; The timing generation circuit 5 that generates the control timing of the integration circuit 3, the clock generator 6 that generates the clock CK and its inverted signal CKN, and the timing signal output by the timing generation circuit 5 are counted to calculate the pressure. And calculating means 7 for performing the above.
[0022]
Furthermore, the structure of the detection part 2 is demonstrated based on FIG. The detection unit 2 includes a diaphragm 21 that changes depending on the pressure to be measured, an electrode 22 attached on the glass substrate GU, and an electrode 23 attached on the opposite glass substrate GU. A capacitor 2 a is formed between the electrode 22 and a capacitor 2 b is formed between the diaphragm 21 and the electrode 23. When a measured pressure is applied to the diaphragm 21, the diaphragm 21 is deformed, the capacitance Ca of the capacitor 2a is changed, and the capacitance Cb of the capacitor 2b is changed. However, since the capacitors 2a and 2b are differential capacitors, the capacitances Ca and Cb change in opposite directions, and the total capacitance is kept constant.
[0023]
Next, in the integrating circuit 3, the non-inverting input terminal of the operational amplifier 32 is grounded, a capacitor 33 having a capacitance Cf is connected between the inverting input terminal and the output terminal, and the output terminal is for output holding. A capacitor 31 having a capacitance C is connected. The integration circuit 3 turns on and off the switches S1, S2,..., S9 according to the timings of φ1, φ2, φ3, and φ4 generated by the timing generation circuit 5 to charge / discharge the output hold capacitor 31. Do. The voltages Vr and Vc input to the integrating circuit 3 are generated by dividing the power supply voltage Vcc with resistors.
[0024]
Further, although the voltage Vc is input to the switches S2 and S6 in FIG. 1, if the same voltage Vc is input to the switches S2 and S6, the offset cannot be adjusted in the initial state where the measured pressure is zero. Even though the pressure to be measured is zero, there is a problem that the output of the sensor does not become zero.
[0025]
Therefore, the voltage input to the switch S2 is Vca, the voltage input to the switch S6 is Vcb, and these voltages Vca and Vcb are Vca · Ca−Vcb · Cb = 0.
So that it can be adjusted to satisfy the relationship.
[0026]
As a result, the offset can be adjusted in the initial state where the measured pressure is zero, so that the output value in the initial state can be adjusted to zero.
[0027]
Next, the comparator circuit 4 includes an operational amplifier 41 having a non-inverting input terminal connected to the reference potential and an inverting input terminal connected to the output of the integrating circuit 3, an inverter 42 for inverting the output of the operational amplifier 41, The output of the inverter 42 is composed of a D-type flip-flop 43 connected to the D terminal.
[0028]
Next, the timing generation circuit 5 performs an AND operation on the outputs Q and Q ′ of the D-type flip-flop 43 of the comparator circuit 4 and the clock CK and the inverted signal CKN generated by the clock generator 6 to obtain φ1, φ2, φ3, Four timings of φ4 are generated. A timing chart of the timings φ1, φ2, φ3, and φ4 output by the timing generation circuit 5 is shown in FIG.
[0029]
Next, the calculation means 7 comprises a binary counter 71 that counts a predetermined number of pulses of the clock CK from the clock generator 6 and an up counter 72 that counts the timing of φ2 generated by the timing generation circuit 5. Has been. While the binary counter 71 counts a fixed number of clocks, the φ2 timing signal output from the timing generation circuit 5 is counted by the up counter, thereby calculating and outputting a digital value representing the pressure. .
[0030]
Next, the operation of the capacitive sensor according to the first embodiment will be described with reference to the drawings.
[0031]
However, as an example of the physical quantity measured by the capacitive sensor, here, pressure will be described as an example.
[0032]
First, when pressure is applied to the diaphragm 21 shown in FIG. 2, the capacitances Ca and Cb of the capacitors 2a and 2b change due to the pressure.
[0033]
Here, when the initial gaps of the capacitors 2a and 2b are da and db, the area of the electrodes 22 and 23 is S, and the change amount of the gap due to the pressure P is X, the capacitances Ca and Cb of the capacitors 2a and 2b are 2]

It becomes.
[0034]
When the capacitances Ca and Cb change in this way, the integration circuit 3 next charges and discharges the electric charge of the output hold capacitor 31 at the timing of φ1 to φ4.
[0035]
First, at the timing of φ1, the switches S1, S5, and S8 are turned on and the other switches are turned off, so that the integration circuit 3 becomes a circuit shown in FIG. 4A. Qr = (Ca + Cb) · Vr (2)
Is stored.
[0036]
At the next φ2 timing, the switches S3, S4, S7, and S9 are turned on and the other switches are turned off, so that the integration circuit 3 becomes the circuit shown in FIG. 4B and is stored in the capacitors 2a and 2b. The charged charge Qr is amplified by the operational amplifier 32, and is supplied to the output hold capacitor 31 as follows.

Of charge _{Q 0} is stored. The output voltage V ₀ of the integrating circuit 3 is

It becomes.
[0037]
Next, at the timing of φ3, the switches S2, S7, S8 are turned on and the other switches are turned off, so that the integrating circuit 3 becomes the circuit shown in FIG. 4C, and the voltage Vc charges the capacitor Qa1 = Ca.・ Vc
Charge is stored, and the charge Qb1 = Cb · 0 = 0 is stored in the capacitor 2b.
Is stored.
[0038]
When the switches S3, S4, S6, and S9 are turned on at the timing of φ4 and the other switches are turned off, the integrating circuit 3 becomes a circuit shown in FIG. 4D, and the voltage Vc charges the capacitor Qa2 = Ca · 0 = 0
Is stored, and the charge Qb2 = Cb · Vc is stored in the capacitor 2b.
Is stored, so that the output voltage V ₁ of the integration circuit 3 is

From the output hold capacitor 31,
[Formula 6]

Charge Q ₁ is being discharged as a.
[0039]
Here, FIG. 5 shows changes in the output voltage of the integration circuit 3 at these four timings. As shown in FIG. 5, no charge is output from the integrating circuit 3 because charges are stored in the capacitors 2a and 2b at the timing of φ1. The capacitor 2a between φ1 becomes the timing of .phi.2, charge stored in 2b is amplified by an operational amplifier 32, a charge Q ₀ shown in equation (3) stored in the output holding capacitor 31, thereby An output voltage V ₀ shown in Expression (4) is output.
[0040]
Since charges are stored in the capacitors 2a and 2b at the timing of φ3, the output voltage of the integrating circuit 3 does not change, and at the timing of φ4, the charge Q shown in the equation (6) is obtained from the output hold capacitor 31. ₁ is discharged, which causes the output voltage to drop by V ₁ .
[0041]
The timings of φ3 and φ4 are repeated until the output voltage drops to a predetermined threshold value. Comparing whether or not the threshold value has been lowered to the predetermined threshold value is performed by the comparator circuit 4. The output voltage of the integration circuit 3 described above is input to the comparator circuit 4, input to the inverting input terminal of the operational amplifier 41 of the comparator circuit 4 and compared with the reference potential Vth, and when the output voltage falls below the reference potential Vth, Returning to the timing of φ1 again, the next cycle is started.
[0042]
However, since the output hold capacitor 31 is not reset when moving to the next cycle, there is a charge that remains without being discharged from the stored charge. Then, a residual voltage Vh as shown in FIG. 5 is output by this remaining charge, and this residual voltage Vh is added to the output voltage V ₀ of the next cycle.
[0043]
Thus, by adding the residual voltage Vh to the next cycle one after another without discharging the output hold capacitor 31 in one cycle, the total of the residual voltage Vh is increased after several cycles. will be reached V _1, whereby as compared with the case where the reset each cycle can be increased measurement accuracy of the sensor.
[0044]
For example, when a charge of V ₀ = 2 pF is stored and when a charge of V ₀ = 2.001 pF is stored, it is not possible to measure these differences if reset is performed for each cycle. If the residual voltage Vh is added, the output waveform changes after several cycles have elapsed, so that the difference between 2 pF and 2.001 pF can be measured.
[0045]
Next, when the output voltage of the integration circuit 3 falls below the reference potential Vth, the comparator circuit 4 outputs a detection signal from the operational amplifier 41, and this detection signal is inverted by the inverter 42 and applied to the D terminal of the D-type flip-flop 43. Entered. The D-type flip-flop 43 outputs outputs Q and Q ′ according to the clock CK from the clock generator 6 and the input of the D terminal, and the outputs Q and Q ′ are input to the timing generation circuit 5.
[0046]
Then, in the timing generation circuit 5, based on the outputs Q and Q ′, the clock CK from the clock generator 6, and the clock CKN which is an inverted signal of the clock CK, the AND circuit shown in FIG. Four timings of φ1, φ2, φ3, and φ4 are generated. A timing chart of the four timings generated by the timing generation circuit 5 is shown in FIG.
[0047]
The four timings generated by the timing generation circuit 5 are input to the integration circuit 3 as signals for controlling the switches S1, S2,..., S9 of the integration circuit 3, and the timing signal of φ2 is calculated. Input to means 7.
[0048]
Then, the calculation means 7 calculates the physical quantity to be measured, here the pressure, based on the timing signal of φ2 and the clock CK from the clock generator 6.
[0049]
Here, the calculation method of the physical quantity in this calculation means 7 is demonstrated.
[0050]
First, when the measured pressure P is applied to the diaphragm 21 and the amount of change in the gap when the diaphragm 21 changes is X, the capacitances Ca and Cb of the capacitors 2a and 2b are expressed as follows.

It can be expressed as.
[0051]
Here, the capacitances Ca and Cb are expressed as follows:

Substituting into
[Equation 9]

(Where da = db). Here, da + db is a constant, and the change amount X of the gap changes in proportion to the pressure P applied to the diaphragm 21. Therefore, the equation (8) is expressed as follows:

Can be rewritten.
[0052]
By the way, since the integrating circuit 3 is a charge balanced circuit, the charge amount Qc when the electric charge is stored at the voltage Vc in the capacitors 2a and 2b whose capacitance becomes Ca-Cb at the timing of φ3 and φ4 is φ1, It becomes an integral multiple of the amount of charge Qr when charge is stored in the capacitors 2a and 2b whose capacitance becomes Ca + Cb at the timing of φ2 with the voltage Vr.
[0053]
Therefore, Qr · m = Qc · n (m and n are integers) (10)
The relationship holds. For example, since the staircase waveform shown in FIG. 5 is a five-step downward waveform, the relationship V ₀ = 5 · V ₁ holds, and the charge also holds the relationship Qr = 5 · Qc.
[0054]
Here, the charge amounts Qr and Qc are Qr = Vr · (Ca + Cb) (11)
Qc = Vc · (Ca−Cb) (12)
Therefore, from the equations (10), (11), and (12),

It becomes. Therefore, from equation (9) and equation (13),

Can be summarized. Here, Vr and Vc are constant voltages, and n is the number of times that the charge amount of Qc = (Ca−Cb) · Vc is stored, so that it is the same as the number of pulses of the clock CK, and m is Qr = (Ca + Cb). ) · The number of times the charge amount of Vr is stored, which is the same as the number of timing signals of φ2. That is, if the number of clocks CK counted in advance by the binary counter 71 is set, the number of clocks becomes n, and the timing of φ2 output from the timing generation circuit 5 within the time set by the clock number n The signal is counted by the up counter 72, and this number is m.
[0055]
Therefore, if the constants Vr and Vc are input to the equation (14) and the clock number n is set and input, the pressure P is converted into a digital value from the number m of φ2 timing signals counted by the up counter 72. Can be output as
[0056]
For example, when the pressure of 5 mmH ₂ O is applied to the diaphragm 21, the capacitance Ca of the capacitor 2a is 11 pF and the capacitance Cb of the capacitor 2b is 9 pF. Vr = 1.5V, Vc = 3V , Cf = 10 pF, V ₀ and V ₁ shown in FIG.

And can be calculated. As a result, since 3V / 0.6V = 5, it can be seen that the waveform of the output voltage of the integrating circuit 3 is a five-step staircase waveform as shown in FIG. In the five-step staircase waveform, six clocks are one cycle. Therefore, when the binary counter 71 is set to count 30 clocks so that five cycles can be counted, the clock CK and the staircase waveform shown in FIG. It becomes a relationship.
[0057]
When this relationship is input to the equation (14), α is a value obtained in advance by an experiment or the like, and therefore α = 0.0167 is used here.

It can be asked. That is, the number of φ2 timing signals (the number of staircase waveforms) corresponds to a pressure value of 5 mmH ₂ O.
[0058]
Therefore, while the binary counter 71 counts 30 clocks, the up counter 72 counts and outputs the number of φ2 timing signals to be output, thereby outputting the pressure value to be measured as a digital value. it can.
[0059]
Thus, according to the capacitance type sensor of the first embodiment, the change in capacitance of the capacitors 2a and 2b due to the change in physical quantity can be output as a digital value.
[0060]
Furthermore, according to the capacitance type sensor of the first embodiment, the physical quantity is calculated by using the ratio of (Ca−Cb) / (Ca + Cb). Can output accurate measurement results.
[0061]
Further, since the capacitors 2a and 2b have a differential structure, the capacitance change of the capacitors 2a and 2b can be increased by using Ca-Cb as the numerator of the calculation formula. That is, because of the differential structure, when the capacitance of the capacitor 2a changes to Ca ′ = Ca + α, the capacitance of the capacitor 2b changes to Cb ′ = Cb−α. Therefore, when Ca ′ and Cb ′ are substituted into the formula of (Ca−Cb) / (Ca + Cb), (Ca−Cb) / (Ca + Cb) = 2α / (Ca + Cb)
Thus, the capacitance change α can be doubled. Therefore, in the capacitive sensor of the first embodiment, the measurement accuracy can be further increased.
[0062]
Further, in the capacitance type sensor of the first embodiment, Vr and Vc are used to change the change in capacitance to electric charge. However, by increasing Vr and decreasing Vc, the capacitance change can be prevented. Since the number of pulses to be output can be increased, the measurement accuracy can be further increased.
[0063]
Vr and Vc are generated by dividing the power supply voltage Vcc by resistors. Therefore,
Vc = Vcc · (R1 / R2)
Vr = Vcc · (R3 / R4)
And substituting these into Vr and Vc in equation (14),
α · P · (Vc / Vr) = m / n
α · P · {Vcc · (R1 / R2)} / {Vcc · (R3 / R4)} = m / n
α · P · (R1 · R4) / (R2 · R3) = m / n
It becomes.
[0064]
Thus, since the power supply voltage Vcc is canceled and disappears in the equation (14), even if the power supply voltage Vcc is changed in the capacitance type sensor of the first embodiment, it does not affect the output pulse characteristics. Can be.
[0065]
Next, the configuration of the capacitive sensor according to the second embodiment will be described with reference to FIG.
[0066]
As shown in FIG. 7, the capacitance type sensor 81 of the second embodiment has a capacitance Cf between the inverting input terminal and the output terminal of the operational amplifier 32 of the integration circuit 3 in the first embodiment. This is different from the first embodiment in that the capacitor 82 and the switch S10 are connected.
[0067]
In this way, by connecting the capacitor 82 and turning on the switch S10 at the timing of φ4, the charge amounts Q ₀ and Q ₁ shown in the equations (3) and (6) are expressed as follows:

It becomes. Therefore, according to the electrostatic capacity-type sensor 81 of the second embodiment, it is possible to it is possible to increase the charge amount Q _0, decreasing the amount of charge Q _1.
[0068]
Therefore, since the number of pulses with respect to the capacitance change can be increased, the measurement accuracy can be further increased.
[0069]
Next, the configuration of the capacitive sensor of the third embodiment will be described with reference to FIG.
[0070]
As shown in FIG. 8, the capacitance type sensor 91 of the third embodiment is the first point that the sampling hold circuit 92 is connected between the integrating circuit 3 and the comparator circuit 4 in the first embodiment. It is different from the embodiment.
[0071]
In the capacitive sensor of the first embodiment, whisker-like noise as shown in FIG. 9 may occur in the waveform of the output voltage of the integrating circuit 3, and this noise causes a malfunction in the comparator circuit 4. It was.
[0072]
Therefore, in the capacitive sensor 91 of the third embodiment, the sampling and holding circuit 92 is connected between the integrating circuit 3 and the comparator circuit 4 to cut whiskers. As shown in FIG. 10, since the whisker-like noise N occurs at the rise and fall of the output waveform of the integration circuit 3, the sampling hold circuit 92 delays the output waveform by a certain time t from the rise and fall of the output waveform. At the same timing, a timing pulse P is generated and sampled and held.
[0073]
As a result, the output waveform of the integration circuit 3 becomes a waveform in which whisker-like noise is cut as shown in FIG. 11, and malfunction of the comparator circuit 4 can be prevented.
[0074]
【The invention's effect】
As described above, according to the capacitive sensor of the present invention, a change in physical quantity can be detected as a change in capacitance, and a digital output can be obtained without performing linear correction or the like.
[Brief description of the drawings]
FIG. 1 is a block diagram showing the configuration of a first embodiment of a capacitive sensor according to the present invention.
FIG. 2 is a cross-sectional view for explaining the configuration of a detection unit 2 shown in FIG.
FIG. 3 is a timing chart for explaining a timing signal generated by the timing generation circuit 5 shown in FIG. 1;
4 is a circuit diagram for explaining a configuration at each timing of the integrating circuit 3 shown in FIG. 1; FIG.
FIG. 5 is a diagram showing an example of a staircase waveform output by an integration circuit 3 shown in FIG.
FIG. 6 is a timing chart for explaining an example of an output signal in the calculation means 7 shown in FIG.
FIG. 7 is a block diagram showing a configuration of a second embodiment of a capacitive sensor according to the present invention.
FIG. 8 is a block diagram showing a configuration of a third embodiment of a capacitive sensor according to the present invention.
9 is a diagram showing an output waveform of the integrating circuit 3 shown in FIG. 8. FIG.
10 is a drawing for explaining sampling and holding by the sampling and holding circuit 92 shown in FIG. 8; FIG.
11 is a diagram showing an output waveform of the integrating circuit 3 after the sampling and holding circuit 92 is connected. FIG.
FIG. 12 is a circuit diagram for explaining the configuration of a conventional capacitive sensor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1, 81, 91 Capacitance type sensor 2 Detection part 2a, 2b, 33, 82 Capacitor 3 Integration circuit 4 Comparator circuit 5 Timing generation circuit 6 Clock generator 7 Calculation means 21 Diaphragm 22, 23 Electrode 31 Output hold capacitor 32 , 41 operational amplifiers S1, S2,..., S10 switch 42 inverter 43 D-type flip-flop 71 binary counter 72 up counter 92 sampling hold circuit

Claims (6)

A first capacitor that detects a change in physical quantity as a change in capacitance;
A first capacitor and a second capacitor serving as a differential capacitor;
A charge amount that is the sum of the charge stored in the second capacitor and the charge stored in the first capacitor is stored in a third capacitor, and the charge of the first capacitor is calculated from the charge stored in the third capacitor. Discharging means for repeatedly discharging a charge amount which is a difference from the charge of the second capacitor;
Detection signal output means for outputting a detection signal when the charge amount of the third capacitor is less than a predetermined value after being discharged by the discharge means;
A capacitance type sensor comprising: a calculation unit that counts the detection signal output from the detection signal output unit for a predetermined time and calculates the physical quantity based on the number of signals. The discharge means amplifies a charge amount that is the sum of the charge stored in the second capacitor and the charge stored in the first capacitor with a first amplification factor, and stores the amplified amount in a third capacitor. A charge amount that is the difference between the charge of the first capacitor and the charge of the second capacitor is amplified by a second amplification factor from the charge stored in the capacitor and repeatedly discharged, and the first amplification factor and the first The capacitance type sensor according to claim 1, wherein an amplification factor of 2 is different. Based on the detection signal output by the detection signal output means,
A first timing for charging the charge by connecting the first capacitor and the second capacitor in parallel;
A second timing for charging the third capacitor with the amount of charge charged at the first timing;
A third timing for charging the charge by connecting the first capacitor and the second capacitor in series;
And a timing generation means for generating a fourth timing for discharging the charge amount charged at the third timing from the charge amount of the third capacitor charged at the second timing. Item 3. The capacitive sensor according to item 1 or 2. 4. The capacitance type sensor according to claim 1, wherein a sampling hold circuit is connected between the discharge means and the detection signal output means. 5. The capacitance type according to claim 3, wherein the voltage charged at the first timing and the voltage charged at the third timing are generated by dividing a power supply voltage by a resistor. 6. Sensor. 6. The capacitive sensor according to claim 3, wherein the voltage charged at the third timing and the voltage charged at the fourth timing are adjustable.

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