JP3826279B2

JP3826279B2 - Comparator circuit

Info

Publication number: JP3826279B2
Application number: JP2002042470A
Authority: JP
Inventors: 公義三添
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-02-20
Filing date: 2002-02-20
Publication date: 2006-09-27
Anticipated expiration: 2022-02-20
Also published as: JP2003243971A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に用いる２つのアナログ入力信号を比較するコンパレータ回路に関わり、特に、コンパレータ動作の伝搬遅延時間を等しくするコンパレータ回路に関する。
【０００２】
【従来の技術】
図８は従来技術によるコンパレータ回路の概略図であり、このコンパレータ回路を具体的に図示したのが図９の回路である。図８において、コンパレータ回路は、電源Vdd に接続した定電流源24と、入力信号Vin1,Vin2 をゲート接続したPMOSトランジスタMp1 とMp2 があり、このPMOSトランジスタMp1,Mp2 のソースを共通にして定電流源24と接続した回路部分がトランスコンダクタンスアンプ1Cを構成する。そして、このトランスコンダクタンスアンプ1Cの出力であるPMOSトランジスタMp1,Mp2 のドレインとグランド間にそれぞれバイアス電流源Ibias1,Ibias2 を接続して構成される。また、PMOSトランジスタMp1,Mp2 のドレインにインバータInv1,Inv2 を接続してコンパレータ回路を構成する。尚ここで、インバータはバッファ回路に置き換えて構成してもよい。
【０００３】
動作を説明する。トランスコンダクタンスアンプ1Cにおいて、定電流Irefは、２つの入力信号Vin1，Vin2の電圧によってPMOSトランジスタMp1,Mp2 のドレイン電流が分配される。入力信号Vin1が入力信号Vin2よりはるかに大きい場合、PMOSトランジスタMp1 のドレイン電流は０となり、PMOSトランジスタMp2 のドレイン電流がIrefとなる。逆に、入力信号Vin2が入力信号Vin1よりはるかに大きい場合、PMOSトランジスタMp1 のドレイン電流がIrefとなり、PMOSトランジスタMp2 のドレイン電流は０となる。そして入力信号Vin1とVin2がほぼ等しいとき、PMOSトランジスタMp1,Mp2 のドレイン電流は(1),(2) 式で表すことができる。
【０００４】
【数１】

【０００５】
【数２】

【０００６】
ここで、Idp1,Idp2 はPMOSトランジスタMp1,Mp2 のそれぞれのドレイン電流であり、βはPMOSトランジスタMp1,Mp2 のサイズと製造プロセスで定まるトランスコンダクタンスパラメータである。尚ここでVin1＞Vin2のとき、Iref/2の後の符号は (1)式ではマイナス(-), (2)式ではプラス(+) となり、Vin1＜Vin2のとき、Iref/2の後の符号は(1) 式ではプラス(+), (2)式ではマイナス(-) となる。
【０００７】
そして、PMOSトランジスタMp1 のドレイン電流Idp1がバイアス電流Ibias1より小さいとき、PMOSトランジスタMp1 のドレイン電圧はグランドに近い電圧となり、出力Vout1 はハイレベルの電圧を出力し、逆に、PMOSトランジスタMp1 のドレイン電流Idp1がバイアス電流Ibias1より大きいとき、PMOSトランジスタMp1 のドレイン電圧は電源電圧Vdd に近い電圧となり、出力Vout1 はローレベルの電圧を出力する。同様にして、PMOSトランジスタMp2 のドレイン電流Idp2がバイアス電流Ibias2より大きいとき、PMOSトランジスタMp2 のドレイン電圧は電源電圧Vdd に近い電圧となり、出力Vout2 はローレベルの電圧を出力し、逆に、PMOSトランジスタMp2 のドレイン電流Idp2がバイアス電流Ibias2より小さいとき、PMOSトランジスタMp2 のドレイン電圧はグランドに近い電圧となり、出力Vout2 はハイレベルの電圧を出力する。
【０００８】
図９において、PMOSトランジスタM1は図１の定電流源24に相当しており、バイアス回路23を介して予め定められた電流I0をPMOSトランジスタM0に流すことにより電流値I1(=Iref) を決定することができる。また、図１のバイアス電流源Ibias1，Ibias2に相当する部分はNMOSトランジスタMn1,Mn2 のカレントミラー回路で構成することができる。今、NMOSトランジスタMn1 とMn2 のトランジスタサイズを同一とする。入力信号がVin1＞Vin2のとき、PMOSトランジスタMp1 のドレイン電流Idp1よりPMOSトランジスタMp2 のドレイン電流Idp2の方が大きくなる。PMOSトランジスタMp1 のドレイン電流Idp1はNMOSトランジスタMn1 に流れ、カレントミラー回路の動作によりNMOSトランジスタMn2 にIdp1(=Idn2) と同じ電流が流れようとする。ここでドレイン電流はIdp1＜Idp2であるため、PMOSトランジスタMp2 のドレイン電圧は電源電圧Vdd に近い電圧となり，出力Voutはローレベルの電圧を出力する。
【０００９】
尚、以降ドレイン電流の表示は、必要に応じてIdpxで表し、Idはドレイン電流を意味し、p(n)はPMOSトランジスタあるいはNMOSトランジスタを表示した方が理解し易いときこの添え字を付加し、最後の数字x は回路上のトランジスタの部材番号の数値を表すものとする。
また、入力信号がVin1＜Vin2のときは、PMOSトランジスタMp1 のドレイン電流Idp1はPMOSトランジスタMp2 のドレイン電流Idp2より大きくなる。そして、NMOSトランジスタMn1,Mn2 のカレントミラー回路動作によりNMOSトランジスタMn2 が流そうとするドレイン電流Idn2(=Idp1) がIdp2より大きくなるので、PMOSトランジスタMp2 のドレイン電圧はグランドに近い電圧になり、出力Voutはハイレベルの電圧を出力する。
【００１０】
次に、入力信号Vin1あるいはVin2が変化して出力の電圧Voutが変化するまでの時間について図８、図９のそれぞれのコンパレータ回路に対して説明する。図８に図示する従来技術のコンパレータ回路では、PMOSトランジスタMp1 のドレインとグランドの間およびPMOSトランジスタMp2 のドレインとグランドの間に等価的に点線で図示する寄生容量(Cp)が存在する。入力信号Vin1が入力信号Vin2より高いとき、PMOSトランジスタMp1 のドレイン電圧はグランドに近い電圧になる。
【００１１】
ここで入力信号がVin1＜Vin2に変化すると、PMOSトランジスタMp1 のドレイン電流Idp1が増加し、この増加した電流Idp1がバイアス電流Ibias1と等しくなると、PMOSトランジスタMp1 の寄生容量Cpに(Idp1-Ibias1) の電流で充電し始め、ドレイン電圧が上昇し始める。最終的にPMOSトランジスタMp2 がオフするので、PMOSトランジスタMp1 のドレイン電流Idp1は定電流Irefと同じになり、寄生容量Cpへの充電電流は(Iref-Ibias1) となる。この寄生容量Cpへの充電は、PMOSトランジスタMp1 のドレイン電流Idp1が定電流源IrefやPMOSトランジスタMp1 の特性で決定する電源電圧Vdd に近い電圧に達したとき終了する。
【００１２】
次に、入力信号がVin1＞Vin2に変化すると、PMOSトランジスタMp1 はオン状態からオフ状態に、PMOSトランジスタMp2 はオフ状態からオン状態に変化するので、PMOSトランジスタMp1 のドレイン電流Idp1は流れなくなり、定電流IrefはPMOSトランジスタMp2 のドレインに流れる。そのため、PMOSトランジスタMp1 のドレインと繋がっている寄生容量(Cp)はPMOSトランジスタMp1 のドレイン電流Idp1がバイアス電流Ibias1より小さくなったとき放電を開始して、最終的にバイアス電流Ibias1で放電し、このPMOSトランジスタMp1 のドレイン電圧がグランドに近い電圧になったとき放電は終了する。PMOSトランジスタMp2 のドレインに繋がっている寄生容量(Cp)でも同様な動作となる。従って、PMOSトランジスタMp1 のドレインの立上り時、立下り時で寄生容量(Cp)への充放電電流や充放電のタイミングが異なってくるので、Vin1＝Vin2となってからPMOSトランジスタMp1 のドレイン電圧が変化し終わるまでの遅延時間trd,tfd は、PMOSトランジスタMp1 のドレインの立上り(trd),立下り(tfd) で異なってくる。従って、コンパレータの出力Voutも立上り時と, 立下り時で遅延時間(trd2),(tfd2) が異なってくる。
【００１３】
図９のコンパレータ回路1Cでは、PMOSトランジスタMp2 のドレイン電流Idp2とNMOSトランジスタMn2 のドレイン電流Idn2の大きさによってPMOSトランジスタMp2 のドレイン電圧が決まり出力Voutのレベルが決まる。またドレイン電流Idp2とIdn2の総和はPMOSトランジスタM1からの定電流I1(=Iref) となる。
入力信号がVin1＜Vin2からVin1＞Vin2となると、ドレイン電流Idp2は増加し、ドレイン電流Idn2は減少してPMOSトランジスタMp2 のドレイン電圧がグランドに近い電圧から電源電圧Vdd に近い電圧に変化し、出力Voutがハイレベルからローレベルに変化するが、NMOSトランジスタMn1 とMn2 で構成しているカレントミラー回路においてNMOSトランジスタMn1 のゲートとグランドの間にある寄生容量(Cp)のため、ドレイン電流Idn2が減少するタイミングはドレイン電流Idp2が増加するタイミングより遅れる。
【００１４】
逆に入力信号がVin1＞Vin2からVin1＜Vin1になると、ドレイン電流Idp2は減少しドレイン電流Idn2が増加するが、カレントミラー回路にある寄生容量(Cp)のためにドレイン電流Idn2が増加するタイミングが、ドレイン電流Idp2が減少するタイミングより遅れる。そしてドレイン電流Idn2が増加してから、PMOSトランジスタMp2 のドレイン電圧が電源電圧Vdd に近い電圧からグランドに近い電圧に変化し、出力Voutがローレベルからハイレベルに変化する。従って、入力信号が変化してVin1=Vin2 となる閾値を超えてから出力Voutが変化し終わるまでの遅延時間(trd2),(tfd2) は、出力Voutがハイレベルからローレベルに変化する立下り時(tfd2)より、ローレベルからハイレベルに変化する立上り時(trd2)の方が長くなってしまう。
【００１５】
図10において、横軸に時間軸をとり、縦軸に入力信号Vin1,Vin2 および出力電圧Voutをとる。図示例は、電源電圧Vdd=2.2Vで構成し、入力信号Vin1として0.8Vから1.4Vの三角波を、入力信号Vin2=1,1V の定電圧でコンパレートして、ON-OFF比率50％のパルス信号を形成したときのシュミレーション特性である。
【００１６】
【発明が解決しようとする課題】
従来技術で述べた様に、 MOSトランジスタのドレインの立上り時、立下り時で寄生容量(Cp)の充放電電流や充放電のタイミングが異なってくるため、入力信号Vin1＝Vin2となってから MOSトランジスタのドレイン電圧が変化し終わるまでの遅延時間は、 MOSトランジスタのドレインの立上り、立下りで異なってくる。従って、コンパレータの出力特性も立上り時と立下り時で遅延時間(trd),(tfd) が異なる。
【００１７】
本発明は上記の点にかんがみてなされたものであり、その目的は前記した課題を解決して、従来技術のコンパレータ回路で入力信号がVin1=Vin2 となってから出力の電圧変化が終了するまでの遅延時間を出力の立上り時と立下り時でほぼ等しい遅延時間を有するコンパレータ回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記課題は本発明によれば、第１・第２入力信号の差電圧を増幅して電流を出力で引き込むトランスコンダクタンスアンプと、電源の一方に接続される定電流源と、この定電流源出力をソースに接続し，第１または第２入力信号のいずれかをゲートに接続し，ドレインをトランスコンダクタンスアンプ出力側に接続するトランジスタMpと、このトランジスタMpのドレインを出力とする出力手段と、を備えるものとする。
【００１９】
かかる構成により、第１・第２入力信号の差電圧を増幅して出力電流を制御するトランスコンダクタンスアンプ出力と、定電流源と直列に接続されるトランジスタMpに流れる電流との差によりコンパレータ回路の出力を制御し、入力信号が等しくなってから出力の電圧変化が終了するまでの遅延時間は、トランスコンダクタンスアンプの遅れ特性がこの遅延時間に与える影響の大きい方を補償すべく, 第１または第２入力信号のいずれかをトランジスタMpのゲートに接続し，このトランジスタMpのドレイン電流を入力信号で直接制御してトランスコンダクタンスアンプの遅れ特性を補償して、コンパレータ出力の立上がりおよび立下がり遅延時間をほぼ等しくすることができる。
【００２０】
また、トランスコンダクタンスアンプは、PMOSトランジスタM1,M3,M4からなる差動増幅回路と, NMOSトランジスタM6,M7 からなるカレントミラー回路と, を備え、差動増幅回路は、トランジスタM1のソースを電源に接続しこのドレインをトランジスタM3,M4 の共通に接続されたソースと接続し、トランジスタM3のゲートに第１入力信号を接続しこのドレインをグランドに接続し、PMOSトランジスタM4のゲートに第２入力信号を接続しこのドレインより増幅された電流を出力し、カレントミラー回路は、トランジスタM6のドレイン・ゲート間を短絡してトランジスタM4のドレインと接続し, トランジスタM6のソースをグランドに接続し、トランジスタM7のゲートをトランジスタM6のゲートに接続しこのソースをグランドに接続してトランジスタM7のドレインから第１・第２入力信号の差電圧を増幅した電流を出力し、定電流源を構成する回路は、PMOSトランジスタM0,M1,M2とバイアス回路とを有し、トランジスタM0,M1,M2のソースを電源に接続し、ゲートを共通に接続してトランジスタM0のドレインに接続し、このPMOSトランジスタM0のドレインからグランドにバイアス回路を介して予め定められた電流I0を流してPMOSトランジスタM1,M2 のドレインから予め定められた倍率の定電流を出力し、出力手段は、PMOSトランジスタMp(=M5、以下M5で表示する) と、インバータ回路を構成するPMOSトランジスタおよびNMOSトランジスタと、を有し、トランジスタM5のソースを定電流を出力するトランジスタM2のドレインに接続し，トランジスタM5のドレインをカレントミラー回路を構成するトランジスタM7のドレインと接続し，トランジスタM5のゲートに第１入力信号を入力し、インバータ回路を構成するトランジスタMinv1,Minv2 は、ゲートを共通に接続してトランジスタM7のドレインと接続し、ドレインを共通に接続して出力とし、ソースをそれぞれ電源およびグランドに接続して構成することができる。
【００２１】
かかる構成により、トランスコンダクタンスアンプの遅れ特性は、第１入力信号が第２入力信号より小さい状態から大きい状態に移行するにつれ、PMOSトランジスタM4のドレイン電流は０の状態から最大値に増加する。しかし、NMOSトランジスタM6とNMOSトランジスタM7でカレントミラー回路を構成するゲート電位は、NMOSトランジスタM6のドレイン・ソース間容量とゲート・ソース間容量およびNMOSトランジスタM7のゲート・ソース間容量に上記PMOSトランジスタM4のドレイン電流が充電して電位が上昇するまで遅れて、NMOSトランジスタM7のドレイン電流が上昇してくる。従って、このトランスコンダクタンスアンプの遅れ特性を補償すべく、PMOSトランジスタM5(Mp)のゲートに第１入力信号を接続することにより、PMOSトランジスタM5のドレイン電流が下降してNMOSトランジスタM7のドレイン電流の上昇遅れを補償することができ、コンパレータ出力の立上がりおよび立下がり遅延時間をほぼ等しくすることができる。
【００２２】
また、トランスコンダクタンスアンプの差動増幅回路を構成するPMOSトランジスタM3のドレイン回路に、ドレイン・ゲート間を短絡しソースをグランドに接続するNMOSトランジスタM8を挿入することができる。
かかる構成により、トランスコンダクタンスアンプの差動増幅回路の負荷を対称に回路バランスをとって構成することができる。この結果、入力信号Vin1,Vin2 のコンパレート時の閾値誤差を少なくすることができる。
【００２３】
また、第１・第２入力信号の差電圧を増幅して互いに反転した電流を引き込む２つの出力を有するトランスコンダクタンスアンプと、電源の一方に接続される第１・第２定電流源と、第１定電流源出力をソースに接続し，第１入力信号をゲートに接続し，ドレインをトランスコンダクタンスアンプの一方の出力側に接続するトランジスタMp1 と、第２定電流源出力をソースに接続し，第２入力信号をゲートに接続し，ドレインをトランスコンダクタンスアンプの他方の出力側に接続するトランジスタMp2 と、この両トランジスタMp1,Mp2 のドレインを出力とする第１・第２出力手段と、を備えるものとする。
【００２４】
かかる構成により、第１・第２入力信号のコンパレート出力として、入力信号Vin1＞Vin2でハイレベル出力と、入力信号Vin1＜Vin2でハイレベル出力と、の２出力を有するコンパレータ回路を構成することができる。
また、トランスコンダクタンスアンプは、PMOSトランジスタM1,M3,M4からなる差動増幅回路と, NMOSトランジスタM6,M7 およびM8,M9 からなる第１・第２カレントミラー回路と, を備え、差動増幅回路は、トランジスタM1のソースを電源に接続しこのドレインをトランジスタM3,M4 の共通に接続されたソースと接続し、トランジスタM3のゲートに第１入力信号を接続し、PMOSトランジスタM4のゲートに第２入力信号を接続し、トランジスタM3,M4 のドレインより増幅された電流を出力し、第１カレントミラー回路は、トランジスタM6のドレイン・ゲート間を短絡してトランジスタM4のドレインと接続し, トランジスタM6のソースをグランドに接続し、トランジスタM7のゲートをトランジスタM6のゲートに接続しこのソースをグランドに接続してトランジスタM7のドレインから第１・第２入力信号の差電圧を増幅した一方の電流を出力し、第２カレントミラー回路は、トランジスタM8のドレイン・ゲート間を短絡してトランジスタM3のドレインと接続し, トランジスタM8のソースをグランドに接続し、トランジスタM9のゲートをトランジスタM8のゲートに接続しこのソースをグランドに接続してトランジスタM9のドレインから第１・第２入力信号の差電圧を増幅した他方の電流を出力し、第１・第２定電流源を構成する回路は、PMOSトランジスタM0,M1,M2,M10とバイアス回路とを有し、トランジスタM0,M1,M2,M10のソースを電源に接続し、ゲートを共通に接続してトランジスタM0のドレインに接続し、このPMOSトランジスタM0のドレインからグランドにバイアス回路を介して予め定められた電流I0を流してPMOSトランジスタM2のドレインから第１定電流を、PMOSトランジスタM10 のドレインから第２定電流を出力し、第１出力手段は、PMOSトランジスタMp1(=M5)と、第１インバータ回路を構成するPMOSトランジスタおよびNMOSトランジスタと、を有し、トランジスタM5のソースを第１定電流を出力するトランジスタM2のドレインに接続し，トランジスタM5のドレインを第１カレントミラー回路を構成するトランジスタM7のドレインと接続し，トランジスタM5のゲートに第１入力信号を入力し、第１インバータ回路を構成するトランジスタMinv1,Minv2 は、ゲートを共通に接続してトランジスタM7のドレインと接続し、ドレインを共通に接続して第１出力とし、ソースをそれぞれ電源およびグランドに接続して構成し、第２出力手段は、PMOSトランジスタMp2(=M11、以下M11 で表示する) と、第２インバータ路を構成するPMOSトランジスタおよびNMOSトランジスタと、を有し、トランジスタM11 のソースを定電流を出力するトランジスタM10 のドレインに接続し，トランジスタM11 のドレインを第２カレントミラー回路を構成するトランジスタM9のドレインと接続し，トランジスタM11 のゲートに第２入力信号を入力し、第２インバータ回路を構成するトランジスタMinv3,Minv4 は、ゲートを共通に接続してトランジスタM9のドレインと接続し、ドレインを共通に接続して出力とし、ソースをそれぞれ電源およびグランドに接続して構成することができる。
【００２５】
かかる構成により、入力信号がVin1＞Vin2でハイレベル出力と、入力信号がVin1＜Vin2でハイレベル出力と、の２出力を有するコンパレータ回路においても、PMOSトランジスタM5およびPMOSトランジスタM11 のドレイン電流を入力信号Vin1,Vin2 で直接制御してトランスコンダクタンスアンプの遅れ特性を補償して、２出力を有するコンパレータ回路のそれぞれの出力の立上がりおよび立下がり遅延時間をほぼ等しくすることができる。
【００２６】
また、ソースをグランドに接続するNMOSトランジスタM12,M13 を備え、NMOSトランジスタM6のゲートにNMOSトランジスタM12 のゲートおよびNMOSトランジスタM13 のドレインを接続し、NMOSトランジスタM8のゲートにNMOSトランジスタM13 のゲートおよびNMOSトランジスタM12 のドレインを接続して構成することができる。
【００２７】
かかる構成により、２出力を有するコンパレート回路のコンパレート特性にヒステリシス特性を賦与することができる。
【００２８】
【発明の実施の形態】
図１は本発明によるコンパレータ回路の第１基本構成図、図２はこの第１基本構成図の一実施例によるコンパレータ回路図、図３は他の実施例によるコンパレータ回路図、図４は本発明によるコンパレータ回路の第２基本構成図、図５は第２基本構成図の一実施例によるコンパレータ回路図、図６はヒステリシス特性を有する他の実施例によるコンパレータ回路図、図７はコンパレータ特性図であり、図８〜図10に対応する同一部材には同じ符号が付してある。
（実施形態１）
図１において、本発明による第１基本構成のコンパレータ回路は、第１・第２入力信号Vin1,Vin2 の差電圧を増幅して電流Icを出力するトランスコンダクタンスアンプ1Aと、電源の一方Vdd に接続される定電流源21と、この定電流源21の出力をソースに接続し，第１または第２入力信号 (Vin1またはVin2) のいずれかをゲートに接続し，ドレインをトランスコンダクタンスアンプ1Aの出力側に接続するトランジスタMpと、このトランジスタMpのドレインを出力とする出力手段と、を備えて構成することができる。
【００２９】
かかる構成により、第１・第２入力信号Vin1,Vin2 の差電圧を増幅して出力電流Icを制御するトランスコンダクタンスアンプ1Aの出力Icと、定電流源21と直列に接続されるトランジスタMpに流れる電流Idとの差(Id-Ic) によりコンパレータ回路の出力Vout1 を制御し、入力信号(Vin1=Vin2) が等しくなってから出力Vout1 の電圧変化が終了するまでの遅延時間(trd,tfd) は、トランスコンダクタンスアンプ1Aの遅れ特性がこの遅延時間(trd,tfd) に与える影響の大きい方を補償すべく, 第１または第２入力信号のいずれか (Vin1またはVin2) をトランジスタ(Mp)のゲートに接続し，このトランジスタ(Mp)のドレイン電流Idを入力信号 (Vin1またはVin2) で直接制御してトランスコンダクタンスアンプ1Aの遅れ特性を補償して、コンパレータ出力の立上がりおよび立下がり遅延時間(trd≒tfd)をほぼ等しくすることができる。
【００３０】
即ち、入力信号がVin1＞Vin2である場合には、トランスコンダクタンスアンプ1Aの出力は電流Icを引き込み、またPMOSトランジスタMpのドレインには定電流Irefかまたはそれ以下のドレイン電流Idが流れ、トランスコンダクタンスアンプ1Aの出力電流IcがPMOSトランジスタMpのドレイン電流Idより大きくなったとき、出力Voutはグランドに近い電圧になる。また、入力信号がVin1＜Vin2である場合には、トランスコンダクタンスアンプ1Aの出力からの電流Icは、Vin1＞Vin2のときより小さい電流となるかIc=0となり、PMOSトランジスタMpのドレイン電流Idは定電流Irefと同じになって出力Voutは電源電圧Vdd に近い電圧となる。尚、このとき、トランスコンダクタンスアンプ1Aの出力電流Ic＜Irefとなるようにする。
（実施形態２）
図４において、第１・第２入力信号Vin1,Vin2 の差電圧を増幅して互いに反転した電流Ic1,Ic2 を出力する２つの出力を有するトランスコンダクタンスアンプ1Bと、電源の一方Vdd に接続される第１・第２定電流源21,22 と、第１定電流源21の出力Iref1 をソースに接続し，第１入力信号Vin1をゲートに接続し，ドレインをトランスコンダクタンスアンプ1Bの一方の出力Ic1 側に接続するトランジスタMp1 と、第２定電流源22の出力Iref2 をソースに接続し，第２入力信号Vin2をゲートに接続し，ドレインをトランスコンダクタンスアンプ1Bの他方の出力Ic2 側に接続するトランジスタMp2 と、この両トランジスタMp1,Mp2 のドレインを出力とする出力手段と、を備えて構成することができる。
【００３１】
かかる構成により、実施形態１を拡張して同様に第１・第２入力信号のコンパレート出力として、入力信号Vin1＞Vin2でハイレベル出力Vout1 と、入力信号Vin1＜Vin2でハイレベル出力Vout2 と、の２出力を有するコンパレータ回路を構成することができる。
即ち、このコンパレータ回路は、定電流Iref1 の定電流21とPMOSトランジスタMp1 とで構成する側と、定電流Iref2 の定電流22とPMOSトランジスタMp2 とで構成する側のそれぞれの動作は、上記実施形態１で述べたコンパレータ回路と同様であるが、トランスコンダクタンスアンプ1Bの出力で引き込む電流Ic1,Ic2 を入力信号がVin1＞Vin2のときは Ic1＞Ic2 となり、また、入力信号がVin1＜Vin2のときは Ic1＜Ic2 となるようにトランスコンダクタンスアンプ1Bを動作させるようにする。このようにすると、入力信号がVin1＞Vin2の場合には、出力Vout1 はグランドに近い電圧で、出力Vout2 は電源電圧Vdd に近い電圧となる。
【００３２】
逆に入力信号がVin1＜Vin2の場合には、出力Vout1 は電源電圧Vdd に近い電圧で、出力Vout2 はグランドに近い電圧となる。
【００３３】
【実施例】
（実施例１）
図２は本発明の図１のコンパレータ回路を具体的に構成した回路である。図２において、一実施例によるトランスコンダクタンスアンプ1Aは、PMOSトランジスタM1,M3,M4からなる差動増幅回路と, NMOSトランジスタM6,M7 からなるカレントミラー回路と, を備え、差動増幅回路は、トランジスタM1のソースを電源Vdd に接続しこのドレインをトランジスタM3,M4 の共通に接続されたソースと接続し、トランジスタM3のゲートに第１入力信号Vin1を接続しこのドレインをグランドGND に接続し、PMOSトランジスタM4のゲートに第２入力信号Vin2を接続しこのドレインより増幅された電流Idp4を出力し、カレントミラー回路は、トランジスタM6のドレイン・ゲート間を短絡してトランジスタM4のドレインと接続し, トランジスタM6のソースをグランドGND に接続し、トランジスタM7のゲートをトランジスタM6のゲートに接続しこのソースをグランドGND に接続してトランジスタM7のドレインから第１・第２入力信号Vin1,Vin2 の差電圧を増幅した電流Icを出力し、定電流源Idp1,Iref を構成する回路は、PMOSトランジスタM0,M1,M2とバイアス回路23とを有し、トランジスタM0,M1,M2のソースを電源Vdd に接続し、ゲートを共通に接続してトランジスタM0のドレインに接続し、このPMOSトランジスタM0のドレインからグランドGND にバイアス回路23を介して予め定められた電流I0を流してPMOSトランジスタM1,M2 のドレインから予め定められた倍率の定電流Idp1,Iref を出力し、出力手段は、PMOSトランジスタMp(=M5) と、インバータ回路を構成するPMOSトランジスタMinv1 およびNMOSトランジスタMinv2 と、を有し、トランジスタM5のソースを定電流を出力するトランジスタM2のドレインに接続し，トランジスタM5のドレインをカレントミラー回路を構成するトランジスタM7のドレインと接続し，トランジスタM5のゲートに第１入力信号Vin1を入力し、インバータ回路を構成するトランジスタMinv1,Minv2 は、ゲートを共通に接続してトランジスタM7のドレインと接続し、ドレインを共通に接続して出力Vout1 とし、ソースをそれぞれ電源Vdd およびグランドGND に接続して構成することができる。
【００３４】
即ち、要約すると、PMOSトランジスタM1,M3,M4とNMOSトランジスタM6,M7 とで構成する部分がトランスコンダクタンスアンプ1Aである。PMOSトランジスタM1は定電流源の機能を有して、PMOSトランジスタM3,M4 は入力信号Vin1,Vin2 の電圧によりPMOSトランジスタM1からの電流Idp1を分けてそれぞれのドレインに電流Idp3,Idp4 を流す。PMOSトランジスタM4のドレインにはNMOSトランジスタM6,M7 で構成したカレントミラー回路が接続される。この構成により、PMOSトランジスタM4のドレイン電流Idp4に比例した電流Idn7(=Ic) がNMOSトランジスタM7より出力することができる。
【００３５】
PMOSトランジスタM2は、定電流Irefを構成する定電流回路21に相当する部分であり、ゲート・ドレインを短絡したPMOSトランジスタM0にバイアス回路23で電流I0を流す。このPMOSトランジスタM0とゲート・ソースを並列に接続してなるPMOSトランジスタM1、M2はカレントミラー回路を構成し、電流I0に比例した電流Idp1,Idp2(=Iref)をそれぞれのドレイン回路に流すことができる。
【００３６】
PMOSトランジスタM5は図１のPMOSトランジスタMpに相当する。PMOSトランジスタM5のドレインにはPMOSトランジスタMinv1 とNMOSトランジスタMinv2 で構成するインバータを接続してコンパレータ回路の出力Vout1 を得るようにしている。ここで、PMOSトランジスタM5にはインバータに限らずバッファなどの論理回路を接続してもよい。
【００３７】
次に動作について説明する。入力信号がVin1＞Vin2である場合、PMOSトランジスタM3,M4 のドレイン電流Idp3,Idp4 はIdp3＜Idp4となるか、またはPMOSトランジスタM3がオフすることによりPMOSトランジスタM1の電流Idp1がすべてPMOSトランジスタM4に流れ、Idp4=Idp1 かつIdp3=0となる。なお、常にIdp3+Idp4=Idp1を保つ。そしてNMOSトランジスタM7ではカレントミラー回路の動作によりPMOSトランジスタのドレイン電流Idp4と比例したドレイン電流Id7 を流そうとする。
【００３８】
入力信号Vin1が、電源電圧Vdd からPMOSトランジスタM2の最小飽和電圧Vsat2 と, PMOSトランジスタM5のゲート・ソース間電圧Vgs5と, の和を引いた電圧より低いときには、PMOSトランジスタM5のドレイン電流Idp5(=Id) はPMOSトランジスタM2のドレイン電流Idp2(=Iref) と等しくなるが、高いときには電流Idp5は電流Idp2(=Iref) より小さくなる。NMOSトランジスタM7が流そうとする電流Idn7がPMOSトランジスタM5のドレイン電流Idp5より大きくなるとPMOSトランジスタM5のドレインはグランドに近い電圧となり出力Vout1 はハイレベル (電源電圧Vdd)を出力する。
【００３９】
次に、入力信号がVin1＜Vin2である場合、PMOSトランジスタM3,M4 のドレイン電流Idp3,Idp4 はIdp3＞Idp4となるか、またはPMOSトランジスタM4がオフすることによりPMOSランジスタM1の電流Idp1がすべてPMOSトランジスタM3に流れて、Idp3=Idp1 かつIdp4=0となる。NMOSトランジスタM7より流そうとする電流Idn7はVin1＞Vin2のときより小さくなるので、PMOSトランジスタM5のドレイン電流Idp5(=Id) が電流Idn7(=Ic) より大きくなるとPMOSトランジスタM5のドレインは電源電圧Vdd に近い電圧となって出力Vout1 はローレベル (グランド) を出力する。この回路構成において、PMOSトランジスタM2のドレイン電流Idp2(=Iref) とNMOSトランジスタM6,M7 のカレントミラー比によるドレイン電流Idn7は任意に調整可能なので出力Vout1 の立上り時、立下り時の遅延時間(trd,tfd) を均等にすることができ、遅延時間(trd,tfd) を短くすることができる。
【００４０】
またPMOSトランジスタM5は、ドレイン電流Idn7(=Ic) が増えるときにはドレイン電流Idp5(=Id) を減らし、ドレイン電流Idn7(=Ic) が減るときにはドレイン電流Idp5(=Id) を増やすように動作するので、PMOSトランジスタM2,M5 のトランジスタサイズの設定により、入力信号Vin1,Vin2 が変化して出力Vout1 のレベルが変わる以外はPMOSトランジスタM2,M5,NMOSトランジスタM7のラインに電流を流さないようにして低消費電流化を図ることができる。
【００４１】
図３は、図２のトランスコンダクタンス1AにおけるPMOSトランジスタM3のドレインにNMOSトランジスタM6と同様なゲートとドレインを接続したNMOSトランジスタM8を加えたコンパレータ回路である。NMOSトランジスタM8を加えることにより、入力信号がVin1=Vin2 のときドレイン電流Idp1がドレイン電流Idp3,Idp4 に精度よく２等分することができ、Vin1=Vin2 をコンパレータ回路の閾値とする場合に閾値の精度を高めることができる。
【００４２】
図７において、横軸に時間軸をとり、縦軸に入力信号Vin1,Vin2 および出力電圧Voutをとる。図示例のコンパレータ回路は、図２で説明した回路構成であり、電源電圧Vdd=2.2Vで構成し、入力信号Vin1として500kHzの0.8Vから1.4Vの三角波を入力し、入力信号Vin2=1,1V の定電圧でコンパレートして、ON-OFF比率50％のパルス信号を形成したときのシュミレーション特性である。
【００４３】
このコンパレータ回路の応答特性は、従来技術の応答特性と同一条件で比較して、出力Voutがローレベルからハイレベルへの立上がり時で、従来技術の遅延時間trd2＝0.18μsec が本発明では遅延時間trd1＝0.10μsec に改善することができ、出力Voutがハイレベルからローレベルへの立下がり時の遅延時間tfd1＝0.10μsec と同じにすることができた。
（実施例２）
図５は、本発明の図４のコンパレータ回路を具体的に構成した回路である。この構成は図２のコンパレータ回路が基本となっており、実施例１で説明したコンパレータ回路に対して、トランスコンダクタンスアンプ1Bの差異は、第２カレントミラー回路(M8,M9) と, 第２定電流源(M10) と, トランジスタM11(=Mp2) および第２インバータ回路(Minv3,Minv4) が追加されて、２出力回路Vout1,Vout2 を構成した点であるので、詳細説明は省略する。
【００４４】
即ち要約すると、PMOSトランジスタM3のドレインにNMOSトランジスタM8,M9 で構成した第２カレントミラー回路を接続して、PMOSトランジスタM1,M3,M4およびNMOSトランジスタM6,M7,M8,M9 でトランスコンダクタンスアンプ1Bを構成している。さらに、第２定電流源としたPMOSトランジスタM10 と入力信号Vin2をゲート入力とするPMOSトランジスタM11 を設けて、PMOSトランジスタM11 のドレインとトランスコンダクタンスアンプ1Bの出力であるNMOSトランジスタM9のドレインを接続し、またPMOSトランジスタM11 のドレインにPMOSトランジスタMinv3 とNMOSトランジスタMinv4 で構成したインバータを接続して、コンパレータ回路の第２の出力Vout2 を得るようにしている。ここで、インバータに限らずバッファなどの論理を接続してもよい。
【００４５】
この動作は基本的に図２のコンパレータ回路と同じであり、追加したPMOSトランジスタM11 の部分はPMOSトランジスタM5と同様な動作となる。対象的であるPMOSトランジスタM2,M4,M5およびNMOSトランジスタM6,M7 の部分と、PMOSトランジスタM10,M11,M3およびNMOSトランジスタM8,M9 の部分と、のそれぞれ対応するトランジスタのサイズを等しくした場合の動作を以下説明する。
【００４６】
入力信号がVin1＞Vin2の場合、PMOSトランジスタM3,M4 のドレイン電流はIdp3＜Idp4となるか、またはPMOSトランジスタM3がオフとなってIdp3=0かつIdp4=Idp1 となり、トランスコンダクタンスアンプ1Bの出力であるNMOSトランジスタM7,M9 が流そうとするドレイン電流はIdn7＞Idn9となる。PMOSトランジスタM5ではドレイン電流Idp5がIdp5＜Idn7の関係になり、PMOSトランジスタM5のドレイン電圧がグランドに近い電圧となってコンパレータの出力Vout1 はハイレベル (電源電圧Vdd)を出力する。他方のPMOSトランジスタM11 ではドレイン電流Idp11 が Idp11＞Idn9の関係となり、PMOSトランジスタM11 のドレイン電圧が電源電圧Vdd に近い電圧となってコンパレータ回路の出力Vout2 はローレベル (グランド) を出力する。
【００４７】
入力信号がVin1＜Vin2の場合、PMOSトランジスタM3,M4 のドレイン電流はIdp3＞Idp4となるか、またはPMOSトランジスタM4がオフとなってIdp3=Idp1 かつIdp4=0となり、トランスコンダクタンスアンプ1Bの出力であるNMOSトランジスタM7,M9 の流そうとするドレイン電流はIdn7＜Idn9となる。PMOSトランジスタM5ではドレイン電流Idp5がIdp5＞Idn7の関係になり、PMOSトランジスタM5のドレイン電圧が電源電圧Vdd に近い電圧となってコンパレータの出力Vout1 はローレベル (グランド) を出力する。他方のPMOSトランジスタM11 ではドレイン電流Idp11 が Idp11＜Idn9の関係となり、PMOSトランジスタM11 のドレイン電圧がグランドに近い電圧となってコンパレータ回路の出力Vout2 はハイレベル (電源電圧Vdd)を出力する。
【００４８】
次に、図６において、図６のコンパレータ回路は図５を拡張した回路であり、入力信号Vin1,Vin2 に対してヒステリシス特性をもつ出力Vout1,Vout2 を得る特性を備えている。図６は、図５のコンパレータ回路に対してNMOSトランジスタM6,M7 で構成するカレントミラー回路にNMOSトランジスタM12 を付け加えてNMOSトランジスタM12 のドレインは他方のNMOSトランジスタM8,M9 で構成するカレントミラー回路のNMOSトランジスタM8のゲートに接続し、またNMOSトランジスタM8, M9で構成するカレントミラー回路にNMOSトランジスタM13 を加えてNMOSトランジスタM13 のドレインはNMOSトランジスタM6,M7 で構成するカレントミラー回路のNMOSトランジスタM6のゲートに接続して構成している。
【００４９】
動作を説明する。NMOSトランジスタM6とM12 のサイズ比、およびNMOSトランジスタM8とM13 のサイズ比を次のようにする。
【００５０】
【数３】

【００５１】
ここで、Ｗは MOSトランジスタのゲート幅でありＬは MOSトランジスタのゲート長である。
入力信号がVin1＜Vin2でありPMOSトランジスタM4がオフしている状態では、NMOSトランジスタM6,M7,M12 はオフしている。またPMOSトランジスタM5のドレインは電源電圧に近い電圧となっており、コンパレータ回路の出力Vout1 はローレベル (グランド) になっている。この状態から入力信号Vin1がVin2に対して上昇すると、PMOSトランジスタM3のドレイン電流Idp3は減少し、PMOSトランジスタM4のドレイン電流Idp4が増加する。ドレイン電流Idp3はNMOSトランジスタM8のドレインに流れており、NMOSトランジスタM13 のドレイン電流Idn13 はIdn13= n×Idp3となる。
【００５２】
入力信号がVin1＞Vin2のときで、PMOSトランジスタM4のドレイン電流Idp4がIdp4=n×Idp3まで増加し、さらにドレイン電流Idp4が増加すると、NMOSトランジスタM6に電流が流れ始めてNMOSトランジスタM6,M7,M12 はオンする。NMOSトランジスタM7のドレイン電流Idn7がPMOSトランジスタM5のドレイン電流Idp5より大きくなると、NMOSトランジスタM5のドレインはグランドに近い電圧となり出力Vout1 はハイレベル (電源電圧) に変わる。
【００５３】
また、ドレイン電流Idp3がNMOSトランジスタM12 のドレイン電流Idn12 と等しくなり、さらにドレイン電流Idp3が減少するとNMOSトランジスタM8,M9,M13 はオフしてドレイン電流Idp4はすべてNMOSトランジスタM6のドレインに流れる。次に、この状態から入力信号Vin1がVin2に対して下降するとドレイン電流Idp3は増加してドレイン電流Idp4は減少する。このとき、NMOSトランジスタM12 のドレイン電流Idn12 はIdn12= n×Idp4となる。入力信号がVin1＜Vin2のときでドレイン電流Idp3がIdp3=n×Idp4まで増加しさらにドレイン電流Idp3が増加するとNMOSトランジスタM8に電流が流れてNMOSトランジスタM8,M9,M13 はオンする。ドレイン電流Idp4がドレイン電流Idn13 と等しくなり、さらにドレイン電流Idp4が減少するとNMOSトランジスタM6,M7,M12 はオフする。PMOSトランジスタM5のドレイン電圧は電源電圧Vdd 近くになり出力Vout1 はローレベル (グランド) に変わる。このように、入力信号がVin1＞Vin2のとき出力Vout1 はローレベル (グランド) からハイレベル (電源電圧Vdd)に変化し、Vin1＜Vin2のとき出力Vout1 はハイレベル (電源電圧VDD)からローレベル (グランド) に変化してヒステリシス特性を持たせることができる。
【００５４】
【発明の効果】
以上述べたように本発明によるコンパレータ回路は、２つの入力信号Vin1,Vin2 が変化して、例えば、Vin1=Vin2 というような閾値を超えてから出力Voutが変化し終わるまでの遅延時間を出力Voutの立上り時、立下り時で均等に設定でき、さらに遅延時間を短くすることが可能なコンパレータ回路を提供できる。また、MOS トランジスタのサイズの設定によっては、消費電流がトランスコンダクタンスアンプのみとなって低消費電流化にすることができる
【図面の簡単な説明】
【図１】本発明によるコンパレータ回路の第１基本構成図
【図２】第１基本構成図の一実施例によるコンパレータ回路図
【図３】他の実施例によるコンパレータ回路図
【図４】本発明によるコンパレータ回路の第２基本構成図
【図５】第２基本構成図の一実施例によるコンパレータ回路図
【図６】ヒステリシス特性を有する他の実施例によるコンパレータ回路図
【図７】コンパレータ特性図
【図８】従来技術によるコンパレータ回路図
【図９】従来技術による他のコンパレータ回路図
【図１０】従来技術によるコンパレータ特性図
【符号の説明】
1A,1B,1C トランスコンダクタンスアンプ
21,22,23,24 定電流源
Ibias1,Ibias2 バイアス電流
Ic,Ic1,Ic2 トランスコンダクタンスアンプ出力
Id ドレイン電流
I0 バイアス電流
Iref,Iref1,Iref2 定電流
Inv,Inv1,Inv2 インバータ
M0〜M5,M10,M11,Minv1,Minv3,Mp,Mp1,Mp2 PMOS トランジスタ
M6〜M9,M12,M13,Minv2,Minv4 NMOSトランジスタ
trd,tfd 遅延時間
Vdd 電源電圧
Vin1,Vin2 コンパレータ回路の入力信号
Vout,Vout1,Vout2 コンパレータ回路の出力[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a comparator circuit that compares two analog input signals used in a semiconductor integrated circuit, and more particularly to a comparator circuit that equalizes the propagation delay time of a comparator operation.
[0002]
[Prior art]
FIG. 8 is a schematic diagram of a comparator circuit according to the prior art, and the circuit of FIG. 9 specifically illustrates this comparator circuit. In FIG. 8, the comparator circuit has a constant current source 24 connected to a power supply Vdd and PMOS transistors Mp1 and Mp2 gate-connected to input signals Vin1 and Vin2, and the sources of the PMOS transistors Mp1 and Mp2 are shared. A circuit portion connected to the source 24 constitutes a transconductance amplifier 1C. The bias current sources Ibias1 and Ibias2 are connected between the drains of the PMOS transistors Mp1 and Mp2, which are the outputs of the transconductance amplifier 1C, and the ground, respectively. Further, inverters Inv1 and Inv2 are connected to the drains of the PMOS transistors Mp1 and Mp2 to constitute a comparator circuit. Here, the inverter may be replaced with a buffer circuit.
[0003]
The operation will be described. In the transconductance amplifier 1C, the constant current Iref is distributed to the drain currents of the PMOS transistors Mp1 and Mp2 by the voltages of the two input signals Vin1 and Vin2. When the input signal Vin1 is much larger than the input signal Vin2, the drain current of the PMOS transistor Mp1 becomes 0 and the drain current of the PMOS transistor Mp2 becomes Iref. Conversely, when the input signal Vin2 is much larger than the input signal Vin1, the drain current of the PMOS transistor Mp1 becomes Iref, and the drain current of the PMOS transistor Mp2 becomes zero. When the input signals Vin1 and Vin2 are substantially equal, the drain currents of the PMOS transistors Mp1 and Mp2 can be expressed by equations (1) and (2).
[0004]
[Expression 1]

[0005]
[Expression 2]

[0006]
Here, Idp1 and Idp2 are the drain currents of the PMOS transistors Mp1 and Mp2, respectively, and β is a transconductance parameter determined by the size of the PMOS transistors Mp1 and Mp2 and the manufacturing process. Here, when Vin1> Vin2, the sign after Iref / 2 is minus (-) in equation (1), plus (+) in equation (2), and when Vin1 <Vin2, it is after Iref / 2. The sign is plus (+) in equation (1) and minus (-) in equation (2).
[0007]
When the drain current Idp1 of the PMOS transistor Mp1 is smaller than the bias current Ibias1, the drain voltage of the PMOS transistor Mp1 is close to the ground, the output Vout1 outputs a high level voltage, and conversely, the drain current of the PMOS transistor Mp1. When Idp1 is larger than the bias current Ibias1, the drain voltage of the PMOS transistor Mp1 is close to the power supply voltage Vdd, and the output Vout1 outputs a low level voltage. Similarly, when the drain current Idp2 of the PMOS transistor Mp2 is larger than the bias current Ibias2, the drain voltage of the PMOS transistor Mp2 becomes a voltage close to the power supply voltage Vdd, and the output Vout2 outputs a low level voltage. Conversely, the PMOS transistor When the drain current Idp2 of Mp2 is smaller than the bias current Ibias2, the drain voltage of the PMOS transistor Mp2 becomes a voltage close to the ground, and the output Vout2 outputs a high level voltage.
[0008]
In FIG. 9, a PMOS transistor M1 corresponds to the constant current source 24 of FIG. 1, and a current value I1 (= Iref) is determined by flowing a predetermined current I0 through the bias circuit 23 to the PMOS transistor M0. can do. Further, the part corresponding to the bias current sources Ibias1 and Ibias2 in FIG. 1 can be constituted by current mirror circuits of NMOS transistors Mn1 and Mn2. Now, the NMOS transistors Mn1 and Mn2 have the same transistor size. When the input signal is Vin1> Vin2, the drain current Idp2 of the PMOS transistor Mp2 is larger than the drain current Idp1 of the PMOS transistor Mp1. The drain current Idp1 of the PMOS transistor Mp1 flows to the NMOS transistor Mn1, and the same current as Idp1 (= Idn2) tends to flow to the NMOS transistor Mn2 by the operation of the current mirror circuit. Here, since the drain current is Idp1 <Idp2, the drain voltage of the PMOS transistor Mp2 is close to the power supply voltage Vdd, and the output Vout outputs a low level voltage.
[0009]
In addition, the display of the drain current will be expressed as Idpx as necessary, Id means the drain current, and p (n) is added to this subscript when it is easier to understand if the PMOS transistor or NMOS transistor is displayed. The last number x represents the numerical value of the member number of the transistor on the circuit.
When the input signal is Vin1 <Vin2, the drain current Idp1 of the PMOS transistor Mp1 is larger than the drain current Idp2 of the PMOS transistor Mp2. Since the drain current Idn2 (= Idp1) that the NMOS transistor Mn2 tries to flow becomes larger than Idp2 due to the current mirror circuit operation of the NMOS transistors Mn1 and Mn2, the drain voltage of the PMOS transistor Mp2 becomes a voltage close to the ground, and the output Vout outputs a high level voltage.
[0010]
Next, the time until the output voltage Vout changes after the input signal Vin1 or Vin2 changes will be described for each of the comparator circuits shown in FIGS. In the comparator circuit of the prior art shown in FIG. 8, there is a parasitic capacitance (Cp) equivalently indicated by a dotted line between the drain of the PMOS transistor Mp1 and the ground and between the drain of the PMOS transistor Mp2 and the ground. When the input signal Vin1 is higher than the input signal Vin2, the drain voltage of the PMOS transistor Mp1 is close to ground.
[0011]
Here, when the input signal changes to Vin1 <Vin2, the drain current Idp1 of the PMOS transistor Mp1 increases, and when this increased current Idp1 becomes equal to the bias current Ibias1, the parasitic capacitance Cp of the PMOS transistor Mp1 becomes (Idp1-Ibias1) The battery begins to charge with current, and the drain voltage begins to rise. Since the PMOS transistor Mp2 is finally turned off, the drain current Idp1 of the PMOS transistor Mp1 becomes the same as the constant current Iref, and the charging current to the parasitic capacitance Cp becomes (Iref-Ibias1). This charging of the parasitic capacitance Cp ends when the drain current Idp1 of the PMOS transistor Mp1 reaches a voltage close to the power supply voltage Vdd determined by the characteristics of the constant current source Iref and the PMOS transistor Mp1.
[0012]
Next, when the input signal changes from Vin1> Vin2, the PMOS transistor Mp1 changes from the on state to the off state, and the PMOS transistor Mp2 changes from the off state to the on state, so that the drain current Idp1 of the PMOS transistor Mp1 does not flow and is constant. The current Iref flows to the drain of the PMOS transistor Mp2. Therefore, the parasitic capacitance (Cp) connected to the drain of the PMOS transistor Mp1 starts discharging when the drain current Idp1 of the PMOS transistor Mp1 becomes smaller than the bias current Ibias1, and finally discharges with the bias current Ibias1. The discharge ends when the drain voltage of the PMOS transistor Mp1 becomes a voltage close to the ground. The same operation is performed with the parasitic capacitance (Cp) connected to the drain of the PMOS transistor Mp2. Therefore, since the charge / discharge current and charge / discharge timing to the parasitic capacitance (Cp) differ at the rise and fall of the drain of the PMOS transistor Mp1, the drain voltage of the PMOS transistor Mp1 becomes different after Vin1 = Vin2. Delay times trd and tfd until the change is completed differ depending on the rise (trd) and fall (tfd) of the drain of the PMOS transistor Mp1. Accordingly, the delay time (trd2) and (tfd2) of the output Vout of the comparator is different between the rising edge and the falling edge.
[0013]
In the comparator circuit 1C of FIG. 9, the drain voltage Idp2 of the PMOS transistor Mp2 and the drain current Idn2 of the NMOS transistor Mn2 determine the drain voltage of the PMOS transistor Mp2 and the level of the output Vout. The sum of the drain currents Idp2 and Idn2 is a constant current I1 (= Iref) from the PMOS transistor M1.
When the input signal becomes Vin1 <Vin2 to Vin1> Vin2, the drain current Idp2 increases, the drain current Idn2 decreases, and the drain voltage of the PMOS transistor Mp2 changes from a voltage close to ground to a voltage close to the power supply voltage Vdd, and output. Although Vout changes from high level to low level, the drain current Idn2 decreases due to the parasitic capacitance (Cp) between the gate and the ground of the NMOS transistor Mn1 in the current mirror circuit composed of the NMOS transistors Mn1 and Mn2. The timing to perform is delayed from the timing at which the drain current Idp2 increases.
[0014]
Conversely, when the input signal changes from Vin1> Vin2 to Vin1 <Vin1, the drain current Idp2 decreases and the drain current Idn2 increases, but the timing at which the drain current Idn2 increases due to the parasitic capacitance (Cp) in the current mirror circuit Lags behind the timing at which the drain current Idp2 decreases. After the drain current Idn2 increases, the drain voltage of the PMOS transistor Mp2 changes from a voltage close to the power supply voltage Vdd to a voltage close to the ground, and the output Vout changes from a low level to a high level. Therefore, the delay time (trd2) and (tfd2) from when the input signal changes to exceed the threshold value Vin1 = Vin2 until the output Vout finishes changing is the falling time when the output Vout changes from high level to low level. The rise time (trd2) when changing from the low level to the high level becomes longer than the time (tfd2).
[0015]
In FIG. 10, the horizontal axis represents the time axis, and the vertical axis represents the input signals Vin1, Vin2 and the output voltage Vout. In the example shown in the figure, the power supply voltage is Vdd = 2.2V, and a triangular wave of 0.8V to 1.4V is compared with a constant voltage of input signal Vin2 = 1,1V as the input signal Vin1, and the ON-OFF ratio is 50%. It is a simulation characteristic when a pulse signal is formed.
[0016]
[Problems to be solved by the invention]
As described in the prior art, the charge / discharge current and charge / discharge timing of the parasitic capacitance (Cp) differ at the rise and fall of the drain of the MOS transistor, so the MOS after the input signal Vin1 = Vin2 The delay time until the drain voltage of the transistor finishes changing varies depending on the rise and fall of the drain of the MOS transistor. Therefore, the output characteristics of the comparator also have different delay times (trd) and (tfd) at the rising and falling times.
[0017]
The present invention has been made in view of the above points, and its object is to solve the above-described problems until a voltage change of an output is finished after an input signal becomes Vin1 = Vin2 in a conventional comparator circuit. It is an object of the present invention to provide a comparator circuit having substantially the same delay time at the rise and fall of the output.
[0018]
[Means for Solving the Problems]
According to the present invention, the above problem is to output a current by amplifying the voltage difference between the first and second input signals. Pull in A transconductance amplifier, a constant current source connected to one of the power supplies, this constant current source output is connected to the source, either the first or second input signal is connected to the gate, and the drain is the transconductance amplifier output And a transistor Mp connected to the side, and an output means for outputting the drain of the transistor Mp.
[0019]
With such a configuration, the comparator circuit generates a difference between the transconductance amplifier output that controls the output current by amplifying the differential voltage between the first and second input signals and the current flowing through the transistor Mp connected in series with the constant current source. The delay time from the control of the output until the input signal becomes equal to the end of the output voltage change is compensated for the delay time of the transconductance amplifier having the larger influence on the delay time. Connect one of the two input signals to the gate of the transistor Mp, and directly control the drain current of the transistor Mp with the input signal to compensate for the delay characteristics of the transconductance amplifier. Can be approximately equal.
[0020]
The transconductance amplifier includes a differential amplifier circuit composed of PMOS transistors M1, M3, and M4, and a current mirror circuit composed of NMOS transistors M6 and M7. The differential amplifier circuit uses the source of the transistor M1 as a power source. Connect this drain to the commonly connected source of transistors M3 and M4, connect the first input signal to the gate of transistor M3, connect this drain to ground, and connect the second input signal to the gate of PMOS transistor M4. The current mirror circuit short-circuits the drain and gate of the transistor M6 to connect to the drain of the transistor M4, connects the source of the transistor M6 to the ground, and connects the transistor M7 to the ground. Is connected to the gate of transistor M6, and the source is connected to ground to connect the drain of transistor M7. -The circuit that outputs the current amplified the differential voltage of the second input signal and constitutes a constant current source has PMOS transistors M0, M1, M2 and a bias circuit, and supplies the sources of the transistors M0, M1, M2 Are connected to the drain of the transistor M0 through a common gate, and a predetermined current I0 is supplied from the drain of the PMOS transistor M0 to the ground via a bias circuit from the drains of the PMOS transistors M1 and M2. A constant current with a predetermined magnification is output, and the output means includes a PMOS transistor Mp (= M5, hereinafter referred to as M5), and a PMOS transistor and an NMOS transistor that constitute an inverter circuit. The source is connected to the drain of the transistor M2 that outputs a constant current, and the drain of the transistor M5 is connected to the drain of the transistor M7 that forms the current mirror circuit. The first input signal is input to the gate of the transistor M5, and the transistors Minv1 and Minv2 constituting the inverter circuit are connected to the drain of the transistor M7 by connecting the gates in common, and connected to the drain of the transistor M7 as the output. Can be connected to a power source and a ground, respectively.
[0021]
With this configuration, the delay current of the transconductance amplifier increases from the zero state to the maximum value of the drain current of the PMOS transistor M4 as the first input signal shifts from a state smaller than the second input signal to a larger state. However, the NMOS transistor M6 and the NMOS transistor M7 form a current mirror circuit, and the gate potential of the NMOS transistor M6 includes the drain-source capacitance, the gate-source capacitance, and the NMOS transistor M7 gate-source capacitance. The drain current of the NMOS transistor M7 rises with a delay until the drain current is charged and the potential rises. Therefore, by connecting the first input signal to the gate of the PMOS transistor M5 (Mp) in order to compensate for the delay characteristic of the transconductance amplifier, the drain current of the PMOS transistor M5 decreases and the drain current of the NMOS transistor M7 decreases. The rise delay can be compensated, and the rise time and fall delay time of the comparator output can be made substantially equal.
[0022]
Further, an NMOS transistor M8 in which the drain and gate are short-circuited and the source is connected to the ground can be inserted into the drain circuit of the PMOS transistor M3 constituting the differential amplifier circuit of the transconductance amplifier.
With this configuration, the load of the differential amplifier circuit of the transconductance amplifier can be symmetrically balanced. As a result, it is possible to reduce the threshold error when the input signals Vin1 and Vin2 are compared.
[0023]
In addition, the amplified voltage of the differential voltage between the first and second input signals Pull in A transconductance amplifier having two outputs; first and second constant current sources connected to one of the power supplies; a first constant current source output connected to a source; a first input signal connected to a gate; Is connected to one output side of the transconductance amplifier, the second constant current source output is connected to the source, the second input signal is connected to the gate, and the drain is connected to the other output side of the transconductance amplifier. And a first and second output means for outputting the drains of both transistors Mp1 and Mp2.
[0024]
With this configuration, a comparator circuit having two outputs, ie, a high level output when the input signal Vin1> Vin2, and a high level output when the input signal Vin1 <Vin2, is used as a comparator output of the first and second input signals. Can do.
The transconductance amplifier includes a differential amplifier circuit composed of PMOS transistors M1, M3, and M4, and first and second current mirror circuits composed of NMOS transistors M6, M7 and M8, M9. Connects the source of the transistor M1 to the power supply, connects the drain to the commonly connected source of the transistors M3 and M4, connects the first input signal to the gate of the transistor M3, and connects the second input to the gate of the PMOS transistor M4. The input signal is connected and the amplified current is output from the drains of the transistors M3 and M4. The first current mirror circuit is connected to the drain of the transistor M4 by short-circuiting the drain and gate of the transistor M6. Connect the source to ground, connect the gate of transistor M7 to the gate of transistor M6, connect this source to ground, and connect the drain of transistor M7. The second current mirror circuit is connected to the drain of the transistor M3 by short-circuiting the drain and gate of the transistor M8, and the transistor M8 is connected to the drain of the transistor M3. The source of the transistor M9 is connected to the ground, the gate of the transistor M9 is connected to the gate of the transistor M8, the source is connected to the ground, and the other current obtained by amplifying the differential voltage of the first and second input signals from the drain of the transistor M9. The circuit that constitutes the first and second constant current sources has PMOS transistors M0, M1, M2, and M10 and a bias circuit, and connects the sources of the transistors M0, M1, M2, and M10 to the power source, The gates are connected in common and connected to the drain of the transistor M0, and a predetermined current I0 is passed from the drain of the PMOS transistor M0 to the ground via a bias circuit to pass through the drain of the PMOS transistor M2. The first constant current is output from the drain and the second constant current is output from the drain of the PMOS transistor M10. The first output means includes a PMOS transistor Mp1 (= M5), a PMOS transistor and an NMOS transistor constituting the first inverter circuit, The source of the transistor M5 is connected to the drain of the transistor M2 that outputs the first constant current, the drain of the transistor M5 is connected to the drain of the transistor M7 constituting the first current mirror circuit, and the gate of the transistor M5 The transistors Minv1 and Minv2 constituting the first inverter circuit are connected to the drain of the transistor M7 in common, connected to the drain of the transistor M7, and connected to the drain in common as the first output. Are connected to a power source and a ground, respectively. The second output means includes a PMOS transistor Mp2 (= M11, hereinafter referred to as M11), a second input A PMOS transistor and an NMOS transistor constituting a barter path, the source of the transistor M11 is connected to the drain of the transistor M10 that outputs a constant current, and the drain of the transistor M11 is connected to the transistor M9 that constitutes the second current mirror circuit Connected to the drain, the second input signal is input to the gate of the transistor M11, and the transistors Minv3 and Minv4 constituting the second inverter circuit are connected to the drain of the transistor M9 by connecting the gates in common. It can be configured by connecting to the output and connecting the source to the power supply and ground respectively.
[0025]
With this configuration, the drain currents of the PMOS transistor M5 and the PMOS transistor M11 are input even in a comparator circuit having two outputs, that is, a high level output when the input signal is Vin1> Vin2 and a high level output when the input signal is Vin1 <Vin2. By directly controlling with the signals Vin1 and Vin2, the delay characteristic of the transconductance amplifier can be compensated, and the rise and fall delay times of the outputs of the comparator circuits having two outputs can be made substantially equal.
[0026]
Also, it has NMOS transistors M12 and M13 whose sources are connected to the ground, the gate of the NMOS transistor M12 and the drain of the NMOS transistor M13 are connected to the gate of the NMOS transistor M6, and the gate of the NMOS transistor M13 and the NMOS are connected to the gate of the NMOS transistor M8. The drain of the transistor M12 can be connected.
[0027]
With this configuration, a hysteresis characteristic can be imparted to the comparison characteristic of the comparator circuit having two outputs.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
1 is a first basic configuration diagram of a comparator circuit according to the present invention, FIG. 2 is a comparator circuit diagram according to one embodiment of the first basic configuration diagram, FIG. 3 is a comparator circuit diagram according to another embodiment, and FIG. 5 is a comparator circuit diagram according to an embodiment of the second basic configuration diagram, FIG. 6 is a comparator circuit diagram according to another embodiment having hysteresis characteristics, and FIG. 7 is a comparator characteristics diagram. The same members corresponding to FIGS. 8 to 10 are denoted by the same reference numerals.
(Embodiment 1)
In FIG. 1, a comparator circuit having a first basic configuration according to the present invention is connected to a transconductance amplifier 1A that amplifies a differential voltage between first and second input signals Vin1 and Vin2 and outputs a current Ic, and one power supply Vdd. Constant current source 21 and the output of this constant current source 21 are connected to the source, either the first or second input signal (Vin1 or Vin2) is connected to the gate, and the drain is the output of the transconductance amplifier 1A The transistor Mp connected to the side and output means for outputting the drain of the transistor Mp can be provided.
[0029]
With this configuration, the output voltage Ic of the transconductance amplifier 1A that controls the output current Ic by amplifying the differential voltage between the first and second input signals Vin1 and Vin2 flows through the transistor Mp connected in series with the constant current source 21. The output voltage Vout1 of the comparator circuit is controlled by the difference from the current Id (Id-Ic), and the delay time (trd, tfd) from when the input signal (Vin1 = Vin2) becomes equal to when the voltage change of the output Vout1 ends is In order to compensate for the larger influence of the delay characteristic of the transconductance amplifier 1A on the delay time (trd, tfd), either the first or second input signal (Vin1 or Vin2) is connected to the gate of the transistor (Mp). The drain current Id of this transistor (Mp) is directly controlled by the input signal (Vin1 or Vin2) to compensate for the delay characteristics of the transconductance amplifier 1A, and the comparator output rise and fall delay times (trd ≒ tfd) can be made approximately equal.
[0030]
That is, when the input signal is Vin1> Vin2, the output of the transconductance amplifier 1A draws the current Ic, and the drain current Id of the constant current Iref or less flows to the drain of the PMOS transistor Mp, and the transconductance When the output current Ic of the amplifier 1A becomes larger than the drain current Id of the PMOS transistor Mp, the output Vout becomes a voltage close to the ground. When the input signal is Vin1 <Vin2, the current Ic from the output of the transconductance amplifier 1A is smaller than Vin1> Vin2, or Ic = 0, and the drain current Id of the PMOS transistor Mp is It becomes the same as the constant current Iref and the output Vout becomes a voltage close to the power supply voltage Vdd. At this time, the output current Ic <Iref of the transconductance amplifier 1A is set.
(Embodiment 2)
In FIG. 4, a transconductance amplifier 1B having two outputs for amplifying the differential voltage between the first and second input signals Vin1 and Vin2 and outputting inverted currents Ic1 and Ic2 is connected to one of the power sources Vdd. The first and second constant

current sources

21, 22 and the output Iref1 of the first constant current source 21 are connected to the source, the first input signal Vin1 is connected to the gate, and the drain is one output Ic1 of the transconductance amplifier 1B. Transistor Mp1 connected to the output side, the output Iref2 of the second constant current source 22 is connected to the source, the second input signal Vin2 is connected to the gate, and the drain is connected to the other output Ic2 side of the transconductance amplifier 1B Mp2 and output means for outputting the drains of both transistors Mp1 and Mp2 can be provided.
[0031]
With this configuration, the first embodiment is expanded to similarly compare output of the first and second input signals, and the high level output Vout1 when the input signal Vin1> Vin2, the high level output Vout2 when the input signal Vin1 <Vin2, A comparator circuit having two outputs can be configured.
That is, this comparator circuit operates on the side constituted by the constant current 21 of the constant current Iref1 and the PMOS transistor Mp1, and on the side constituted by the constant current 22 of the constant current Iref2 and the PMOS transistor Mp2. This is the same as the comparator circuit described in 1. However, when the input signal is Vin1> Vin2, the currents Ic1, Ic2 drawn by the output of the transconductance amplifier 1B are Ic1> Ic2, and when the input signal is Vin1 <Vin2. The transconductance amplifier 1B is operated so that Ic1 <Ic2. In this way, when the input signal is Vin1> Vin2, the output Vout1 is a voltage close to the ground, and the output Vout2 is a voltage close to the power supply voltage Vdd.
[0032]
Conversely, when the input signal is Vin1 <Vin2, the output Vout1 is close to the power supply voltage Vdd, and the output Vout2 is close to ground.
[0033]
【Example】
Example 1
FIG. 2 is a circuit specifically showing the comparator circuit of FIG. 1 according to the present invention. In FIG. 2, a transconductance amplifier 1A according to an embodiment includes a differential amplifier circuit including PMOS transistors M1, M3, and M4, and a current mirror circuit including NMOS transistors M6 and M7. The source of the transistor M1 is connected to the power supply Vdd, the drain is connected to the commonly connected source of the transistors M3 and M4, the first input signal Vin1 is connected to the gate of the transistor M3, and the drain is connected to the ground GND. The second input signal Vin2 is connected to the gate of the PMOS transistor M4 and the amplified current Idp4 is output from the drain. The current mirror circuit short-circuits between the drain and gate of the transistor M6 and is connected to the drain of the transistor M4. Connect the source of transistor M6 to ground GND, connect the gate of transistor M7 to the gate of transistor M6, and connect this source to ground GN A circuit connected to D and outputting a current Ic obtained by amplifying the differential voltage between the first and second input signals Vin1 and Vin2 from the drain of the transistor M7 and constituting the constant current sources Idp1 and Iref is composed of PMOS transistors M0, M1, M2 and a bias circuit 23, the sources of the transistors M0, M1, and M2 are connected to the power supply Vdd, the gates are connected in common and connected to the drain of the transistor M0, and the PMOS transistor M0 drain to the ground GND A predetermined current I0 is allowed to flow through the bias circuit 23 and constant currents Idp1 and Iref having a predetermined magnification are output from the drains of the PMOS transistors M1 and M2, and the output means includes the PMOS transistor Mp (= M5) and The PMOS transistor Minv1 and the NMOS transistor Minv2 that constitute the inverter circuit, the source of the transistor M5 is connected to the drain of the transistor M2 that outputs a constant current, and the drain of the transistor M5 is current The first input signal Vin1 is input to the gate of the transistor M5, and the transistors Minv1 and Minv2 constituting the inverter circuit are connected in common to the drain of the transistor M7. It can be configured by connecting and connecting drains in common to output Vout1, and connecting sources to power supply Vdd and ground GND, respectively.
[0034]
That is, in summary, the portion constituted by the PMOS transistors M1, M3, M4 and the NMOS transistors M6, M7 is the transconductance amplifier 1A. The PMOS transistor M1 has a function of a constant current source, and the PMOS transistors M3 and M4 divide the current Idp1 from the PMOS transistor M1 according to the voltages of the input signals Vin1 and Vin2, and pass the currents Idp3 and Idp4 to the respective drains. A current mirror circuit composed of NMOS transistors M6 and M7 is connected to the drain of the PMOS transistor M4. With this configuration, the current Idn7 (= Ic) proportional to the drain current Idp4 of the PMOS transistor M4 can be output from the NMOS transistor M7.
[0035]
The PMOS transistor M2 is a portion corresponding to the constant current circuit 21 constituting the constant current Iref, and a current I0 is caused to flow through the bias circuit 23 to the PMOS transistor M0 whose gate and drain are short-circuited. The PMOS transistors M1 and M2 formed by connecting the PMOS transistor M0 and the gate and the source in parallel form a current mirror circuit, and currents Idp1 and Idp2 (= Iref) proportional to the current I0 can be supplied to the respective drain circuits. it can.
[0036]
The PMOS transistor M5 corresponds to the PMOS transistor Mp in FIG. An inverter composed of a PMOS transistor Minv1 and an NMOS transistor Minv2 is connected to the drain of the PMOS transistor M5 to obtain the output Vout1 of the comparator circuit. Here, not only the inverter but also a logic circuit such as a buffer may be connected to the PMOS transistor M5.
[0037]
Next, the operation will be described. When the input signal is Vin1> Vin2, the drain currents Idp3 and Idp4 of the PMOS transistors M3 and M4 become Idp3 <Idp4, or when the PMOS transistor M3 is turned off, the current Idp1 of the PMOS transistor M1 is all changed to the PMOS transistor M4. Flow, Idp4 = Idp1 and Idp3 = 0. Note that Idp3 + Idp4 = Idp1 is always maintained. The NMOS transistor M7 attempts to flow a drain current Id7 proportional to the drain current Idp4 of the PMOS transistor by the operation of the current mirror circuit.
[0038]
When the input signal Vin1 is lower than the voltage obtained by subtracting the sum of the minimum saturation voltage Vsat2 of the PMOS transistor M2 and the gate-source voltage Vgs5 of the PMOS transistor M5 from the power supply voltage Vdd, the drain current Idp5 of the PMOS transistor M5 (= Id) is equal to the drain current Idp2 (= Iref) of the PMOS transistor M2, but when it is high, the current Idp5 is smaller than the current Idp2 (= Iref). When the current Idn7 that the NMOS transistor M7 tries to flow becomes larger than the drain current Idp5 of the PMOS transistor M5, the drain of the PMOS transistor M5 becomes a voltage close to the ground, and the output Vout1 outputs a high level (power supply voltage Vdd).
[0039]
Next, when the input signal is Vin1 <Vin2, the drain currents Idp3 and Idp4 of the PMOS transistors M3 and M4 become Idp3> Idp4, or the current Idp1 of the PMOS transistor M1 is all PMOS because the PMOS transistor M4 is turned off. Flowing through the transistor M3, Idp3 = Idp1 and Idp4 = 0. Since the current Idn7 that is going to flow from the NMOS transistor M7 is smaller than when Vin1> Vin2, if the drain current Idp5 (= Id) of the PMOS transistor M5 becomes larger than the current Idn7 (= Ic), the drain of the PMOS transistor M5 The output Vout1 outputs a low level (ground) that is close to Vdd. In this circuit configuration, the drain current Idn7 (= Iref) of the PMOS transistor M2 and the drain current Idn7 depending on the current mirror ratio of the NMOS transistors M6 and M7 can be adjusted arbitrarily, so that the delay time (trd at the rise and fall of the output Vout1) , tfd) can be made uniform, and the delay time (trd, tfd) can be shortened.
[0040]
Further, the PMOS transistor M5 operates to decrease the drain current Idp5 (= Id) when the drain current Idn7 (= Ic) increases and to increase the drain current Idp5 (= Id) when the drain current Idn7 (= Ic) decreases. By setting the transistor size of the PMOS transistors M2 and M5, the input signals Vin1 and Vin2 change and the level of the output Vout1 changes, so that no current flows through the lines of the PMOS transistors M2, M5, and NMOS transistor M7. Current consumption can be reduced.
[0041]
FIG. 3 shows a comparator circuit in which an NMOS transistor M8 having the same gate and drain as the NMOS transistor M6 is added to the drain of the PMOS transistor M3 in the transconductance 1A of FIG. By adding the NMOS transistor M8, the drain current Idp1 can be accurately divided into two equal to the drain currents Idp3 and Idp4 when the input signal is Vin1 = Vin2, and when the threshold value of Vin1 = Vin2 is used as the threshold value of the comparator circuit Accuracy can be increased.
[0042]
In FIG. 7, the horizontal axis represents the time axis, and the vertical axis represents the input signals Vin1, Vin2 and the output voltage Vout. The comparator circuit of the illustrated example has the circuit configuration described with reference to FIG. 2 and is configured with a power supply voltage Vdd = 2.2V. A triangular wave of 0.8 kHz to 1.4V of 500 kHz is input as the input signal Vin1, and the input signal Vin2 = 1, This is a simulation characteristic when a pulse signal with an ON / OFF ratio of 50% is formed by comparison with a constant voltage of 1V.
[0043]
The response characteristic of this comparator circuit is compared with the response characteristic of the prior art under the same conditions. When the output Vout rises from the low level to the high level, the delay time trd2 = 0.18 μsec of the prior art is the delay time in the present invention. It was possible to improve to trd1 = 0.10 µsec, and the delay time tfd1 = 0.10 µsec when the output Vout fell from the high level to the low level could be made.
(Example 2)
FIG. 5 is a circuit that specifically configures the comparator circuit of FIG. 4 of the present invention. This configuration is based on the comparator circuit shown in FIG. 2. The difference between the transconductance amplifier 1B and the comparator circuit described in the first embodiment is that the second current mirror circuit (M8, M9) is different from the second constant mirror circuit. Since a current source (M10), a transistor M11 (= Mp2), and a second inverter circuit (Minv3, Minv4) are added to form a two-output circuit Vout1, Vout2, detailed description is omitted.
[0044]
In summary, a second current mirror circuit composed of NMOS transistors M8, M9 is connected to the drain of the PMOS transistor M3, and the transconductance amplifier 1B is composed of the PMOS transistors M1, M3, M4 and the NMOS transistors M6, M7, M8, M9. Is configured. Further, a PMOS transistor M10 as a second constant current source and a PMOS transistor M11 having the input signal Vin2 as a gate input are provided, and the drain of the PMOS transistor M11 and the drain of the NMOS transistor M9 which is the output of the transconductance amplifier 1B are connected. Further, an inverter composed of a PMOS transistor Minv3 and an NMOS transistor Minv4 is connected to the drain of the PMOS transistor M11 to obtain a second output Vout2 of the comparator circuit. Here, not only the inverter but also a logic such as a buffer may be connected.
[0045]
This operation is basically the same as that of the comparator circuit of FIG. 2, and the added PMOS transistor M11 has the same operation as that of the PMOS transistor M5. When the size of the corresponding transistors of the target PMOS transistors M2, M4, M5 and NMOS transistors M6, M7 is equal to that of the PMOS transistors M10, M11, M3 and NMOS transistors M8, M9, respectively The operation will be described below.
[0046]
When the input signal is Vin1> Vin2, the drain current of the PMOS transistors M3 and M4 becomes Idp3 <Idp4, or the PMOS transistor M3 is turned off and Idp3 = 0 and Idp4 = Idp1, and the output of the transconductance amplifier 1B The drain current that an NMOS transistor M7, M9 attempts to flow is Idn7> Idn9. In the PMOS transistor M5, the drain current Idp5 has a relationship of Idp5 <Idn7, the drain voltage of the PMOS transistor M5 becomes a voltage close to the ground, and the output Vout1 of the comparator outputs a high level (power supply voltage Vdd). In the other PMOS transistor M11, the drain current Idp11 has a relationship of Idp11> Idn9, the drain voltage of the PMOS transistor M11 is close to the power supply voltage Vdd, and the output Vout2 of the comparator circuit outputs a low level (ground).
[0047]
When the input signal is Vin1 <Vin2, the drain current of the PMOS transistors M3 and M4 becomes Idp3> Idp4, or the PMOS transistor M4 is turned off and Idp3 = Idp1 and Idp4 = 0, and the output of the transconductance amplifier 1B The drain current that the NMOS transistors M7 and M9 attempt to flow is Idn7 <Idn9. In the PMOS transistor M5, the drain current Idp5 has a relationship of Idp5> Idn7, the drain voltage of the PMOS transistor M5 becomes a voltage close to the power supply voltage Vdd, and the output Vout1 of the comparator outputs a low level (ground). In the other PMOS transistor M11, the drain current Idp11 has a relationship of Idp11 <Idn9, the drain voltage of the PMOS transistor M11 is close to ground, and the output Vout2 of the comparator circuit outputs a high level (power supply voltage Vdd).
[0048]
Next, in FIG. 6, the comparator circuit of FIG. 6 is an extended circuit of FIG. 5, and has characteristics for obtaining outputs Vout1 and Vout2 having hysteresis characteristics with respect to the input signals Vin1 and Vin2. FIG. 6 shows that the NMOS transistor M12 is added to the current mirror circuit composed of NMOS transistors M6 and M7 with respect to the comparator circuit of FIG. 5, and the drain of the NMOS transistor M12 is the current mirror circuit composed of the other NMOS transistors M8 and M9. The NMOS transistor M13 is connected to the gate of the NMOS transistor M8, and the NMOS transistor M13 is added to the current mirror circuit configured by the NMOS transistors M8 and M9. The drain of the NMOS transistor M13 is the NMOS transistor M6 of the current mirror circuit configured by the NMOS transistors M6 and M7. Connected to the gate.
[0049]
The operation will be described. The size ratio of the NMOS transistors M6 and M12 and the size ratio of the NMOS transistors M8 and M13 are as follows.
[0050]
[Equation 3]

[0051]
Here, W is the gate width of the MOS transistor, and L is the gate length of the MOS transistor.
When the input signal is Vin1 <Vin2 and the PMOS transistor M4 is turned off, the NMOS transistors M6, M7, and M12 are turned off. The drain of the PMOS transistor M5 is a voltage close to the power supply voltage, and the output Vout1 of the comparator circuit is at a low level (ground). When the input signal Vin1 rises from Vin2 in this state, the drain current Idp3 of the PMOS transistor M3 decreases and the drain current Idp4 of the PMOS transistor M4 increases. The drain current Idp3 flows to the drain of the NMOS transistor M8, and the drain current Idn13 of the NMOS transistor M13 is Idn13 = n × Idp3.
[0052]
When the input signal is Vin1> Vin2, the drain current Idp4 of the PMOS transistor M4 increases to Idp4 = n × Idp3, and when the drain current Idp4 further increases, the current starts to flow through the NMOS transistor M6, and the NMOS transistors M6, M7, M12 Turns on. When the drain current Idn7 of the NMOS transistor M7 becomes larger than the drain current Idp5 of the PMOS transistor M5, the drain of the NMOS transistor M5 becomes a voltage close to the ground, and the output Vout1 changes to a high level (power supply voltage).
[0053]
Further, when the drain current Idp3 becomes equal to the drain current Idn12 of the NMOS transistor M12 and the drain current Idp3 further decreases, the NMOS transistors M8, M9, and M13 are turned off, and the drain current Idp4 all flows to the drain of the NMOS transistor M6. Next, when the input signal Vin1 decreases from this state with respect to Vin2, the drain current Idp3 increases and the drain current Idp4 decreases. At this time, the drain current Idn12 of the NMOS transistor M12 is Idn12 = n × Idp4. When the input signal is Vin1 <Vin2, the drain current Idp3 increases to Idp3 = n × Idp4, and when the drain current Idp3 further increases, a current flows through the NMOS transistor M8 and the NMOS transistors M8, M9, and M13 are turned on. When the drain current Idp4 becomes equal to the drain current Idn13 and the drain current Idp4 further decreases, the NMOS transistors M6, M7, and M12 are turned off. The drain voltage of the PMOS transistor M5 becomes close to the power supply voltage Vdd, and the output Vout1 changes to a low level (ground). Thus, when the input signal Vin1> Vin2, the output Vout1 changes from low level (ground) to high level (power supply voltage Vdd), and when Vin1 <Vin2, the output Vout1 changes from high level (power supply voltage VDD) to low level. It can change to (Ground) and have hysteresis characteristics.
[0054]
【The invention's effect】
As described above, the comparator circuit according to the present invention outputs the delay time from when the two input signals Vin1 and Vin2 change and, for example, exceeds the threshold value Vin1 = Vin2 until the output Vout finishes changing. It is possible to provide a comparator circuit that can be set evenly at the rise and fall of the circuit and can further reduce the delay time. Also, depending on the MOS transistor size setting, the current consumption can be reduced to only a transconductance amplifier.
[Brief description of the drawings]
FIG. 1 is a first basic configuration diagram of a comparator circuit according to the present invention;
FIG. 2 is a comparator circuit diagram according to an embodiment of the first basic configuration diagram.
FIG. 3 is a circuit diagram of a comparator according to another embodiment.
FIG. 4 is a second basic configuration diagram of a comparator circuit according to the present invention.
FIG. 5 is a comparator circuit diagram according to an embodiment of a second basic configuration diagram;
FIG. 6 is a circuit diagram of a comparator according to another embodiment having hysteresis characteristics.
[Figure 7] Comparator characteristics
FIG. 8 is a circuit diagram of a comparator according to the prior art.
FIG. 9 is another comparator circuit diagram according to the prior art.
FIG. 10 is a characteristic diagram of a comparator according to the prior art.
[Explanation of symbols]
1A, 1B, 1C transconductance amplifier
21,22,23,24 Constant current source
Ibias1, Ibias2 Bias current
Ic, Ic1, Ic2 Transconductance amplifier output
Id drain current
I0 Bias current
Iref, Iref1, Iref2 constant current
Inv, Inv1, Inv2 inverter
M0 to M5, M10, M11, Minv1, Minv3, Mp, Mp1, Mp2 PMOS transistors
M6 to M9, M12, M13, Minv2, Minv4 NMOS transistors
trd, tfd delay time
Vdd supply voltage
Vin1, Vin2 Comparator circuit input signal
Vout, Vout1, Vout2 Comparator circuit output

Claims

A transconductance amplifier that amplifies a voltage difference between the first and second input signals and draws a current as an output; a constant current source connected to one of the power supplies; and a constant current source output connected to a source; Or a transistor Mp that connects one of the second input signals to the gate and a drain connected to the transconductance amplifier output side; and an output means that outputs the drain of the transistor Mp. Comparator circuit.

2. The comparator circuit according to claim 1, wherein the transconductance amplifier includes: a differential amplifier circuit including PMOS transistors M1, M3, and M4; and a current mirror circuit including NMOS transistors M6 and M7. The source of the transistor M1 is connected to the power supply, the drain is connected to the commonly connected source of the transistors M3 and M4, the first input signal is connected to the gate of the transistor M3, and the drain is connected to the ground. The second input signal is connected to the gate of the PMOS transistor M4 and the amplified current is output from the drain, and the current mirror circuit is connected to the drain of the transistor M4 by short-circuiting the drain and gate of the transistor M6. The source of transistor M6 is connected to ground, and the gate of transistor M7 is connected to the gate of transistor M6. A circuit that constitutes a constant current source by connecting a source to the ground and outputting a current obtained by amplifying the differential voltage between the first and second input signals from the drain of the transistor M7 includes PMOS transistors M0, M1, and M2, and a bias circuit. The sources of the transistors M0, M1, M2 are connected to the power supply, the gates are connected in common and connected to the drain of the transistor M0, and the drain of the PMOS transistor M0 is connected to the ground in advance through a bias circuit. The constant current of a predetermined magnification is output from the drains of the PMOS transistors M1 and M2 by flowing the current I0, and the output means includes the PMOS transistor Mp (= M5, hereinafter referred to as M5) and an inverter circuit. A PMOS transistor and an NMOS transistor, and the source of the transistor M5 is connected to the drain of the transistor M2 that outputs the constant current, and the drain of the transistor M5 is connected The transistor M7 constituting the current mirror circuit is connected to the drain of the transistor M5, the first input signal is inputted to the gate of the transistor M5, and the transistors Minv1 and Minv2 constituting the inverter circuit are connected in common to the transistor M7. A comparator circuit, wherein the drain is connected in common, the drain is connected in common as an output, and the source is connected to the power source and the ground, respectively.

The comparator circuit according to claim 2,
An NMOS transistor M8 is connected to the drain circuit of the PMOS transistor M3 constituting the differential amplifier circuit of the transconductance amplifier, and the drain and gate are short-circuited and the source is connected to the ground.
A comparator circuit characterized by that.

A transconductance amplifier having two outputs for amplifying a differential voltage between the first and second input signals and drawing mutually inverted currents, a first and second constant current sources connected to one of the power supplies, and a first constant A current source output connected to the source, the first input signal connected to the gate, a drain Mp1 connected to one output side of the transconductance amplifier, and a second constant current source output connected to the source; A transistor Mp2 having the gate connected to the second input signal and a drain connected to the other output side of the transconductance amplifier; first and second output means for outputting the drains of the transistors Mp1 and Mp2; Comprising
A comparator circuit characterized by that.

5. The comparator circuit according to claim 4, wherein the transconductance amplifier includes a differential amplifier circuit comprising PMOS transistors M1, M3, M4, and first and second current mirror circuits comprising NMOS transistors M6, M7 and M8, M9. , And the differential amplifier circuit connects the source of the transistor M1 to the power source, connects the drain to the commonly connected source of the transistors M3 and M4, and connects the first input signal to the gate of the transistor M3. The second input signal is connected to the gate of the PMOS transistor M4, the amplified current is output from the drains of the transistors M3 and M4, and the first current mirror circuit short-circuits between the drain and gate of the transistor M6. Connected to the drain of the transistor M4, connected the source of the transistor M6 to the ground, the gate of the transistor M7 to the gate of the transistor M6 Subsequently, the source is connected to the ground, and one current obtained by amplifying the differential voltage between the first and second input signals is output from the drain of the transistor M7. The second current mirror circuit is connected between the drain and the gate of the transistor M8. Is connected to the drain of the transistor M3, the source of the transistor M8 is connected to the ground, the gate of the transistor M9 is connected to the gate of the transistor M8, the source is connected to the ground, and the drain of the transistor M9 is connected. A circuit that outputs the other current obtained by amplifying the differential voltage between the first and second input signals and constitutes the first and second constant current sources includes PMOS transistors M0, M1, M2, and M10 and a bias circuit. The sources of the transistors M0, M1, M2, and M10 are connected to the power source, the gates are connected in common and the drain of the transistor M0 is connected, and the drain of the PMOS transistor M0 is grounded. By applying a current I0 predetermined via a bias circuit of the first constant current from the drain of the PMOS transistors M2, and outputs a second constant current from the drain of the PMOS transistor M10, the
The first output means includes the PMOS transistor Mp1 (= M5), and a PMOS transistor and an NMOS transistor that form a first inverter circuit, and the source of the transistor M5 is the transistor M2 that outputs the first constant current. Connected to the drain, the drain of the transistor M5 is connected to the drain of the transistor M7 constituting the first current mirror circuit, the first input signal is inputted to the gate of the transistor M5, and the transistor Minv1 constituting the first inverter circuit , Minv2 are configured by connecting the gates in common and connecting the drains of the transistors M7, connecting the drains in common to form the first output, and connecting the sources to the power source and the ground, respectively. , The PMOS transistor Mp2 (= M11, hereinafter referred to as M5), the PMOS transistor and the NMOS transistor constituting the second inverter path The transistor M11 has a source connected to the drain of the transistor M10 that outputs the constant current, the transistor M11 has a drain connected to the drain of the transistor M9 that constitutes the second current mirror circuit, and the transistor M11 The transistors Minv3 and Minv4 constituting the second inverter circuit are connected to the drain of the transistor M9 and connected to the drain of the transistor M9, and the drains are connected in common to form an output. , Configure each source connected to power and ground,
A comparator circuit characterized by that.

The comparator circuit according to claim 5, wherein
NMOS transistors M12 and M13 having sources connected to the ground, the gate of the NMOS transistor M12 and the drain of the NMOS transistor M13 are connected to the gate of the NMOS transistor M6, and the gate of the NMOS transistor M13 and the NMOS are connected to the gate of the NMOS transistor M8 A comparator circuit characterized by connecting the drain of the transistor M12.