JP3815038B2 - Analog / digital conversion circuit - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ／ディジタル変換回路、特に並列比較型のアナログ／ディジタル変換回路に関する。
【０００２】
【従来の技術】
図１は、ｎビットの並列比較型アナログ／ディジタル変換回路のブロック図である。
分圧抵抗Ｒ０，Ｒ１，…，Ｒ２n −１は直列接続されており、その両端に電圧ＶRT，ＶRBを印加すると、分圧抵抗Ｒ０，Ｒ１，…，Ｒ２n −１は電圧ＶRT，ＶRB間の差電圧からなる基準電圧を分圧し、分圧された各基準電圧を各比較手段Ｃ０，Ｃ１，…，Ｃ２n −２の一方の入力端に供給する。また、該一方の入力端には電流ｉb が流入する。
各比較手段Ｃ０，Ｃ１，…，Ｃ２n −２の他方の入力端には、アナログ信号からなる入力信号ＶINが供給される。
【０００３】
比較手段Ｃ０，Ｃ１，…，Ｃ２n −２は例えばコンパレ−タからなり、比較手段の出力信号はエンコ−ダ２に供給される。また、比較手段としては差動増幅回路を備え、エミッタが共通接続された２個のバイポ−ラトランジスタ即ち差動対のバイポ−ラトランジスタを前記差動増幅回路に備えたものが知られている。
エンコ−ダ２は比較手段からの出力信号を２進数に変換し、ｎビット例えば８ビットのディジタルコ−ドを生成する。
なお、比較回路とエンコ−ダとの間に論理積回路（ＡＮＤ回路）による微分回路を設け、微分結果をエンコ−ダに供給する構成とすることもある。
【０００４】
図２は、８ビットの並列比較型アナログ／ディジタル変換回路のレイアウトを説明する説明図である。図３は図２の説明図を簡略化した模式図であり、６ビットエンコ−ダ２１及び８ビットエンコ−ダ２２を省略して図示している。
実際の回路構成上では２５５個のコンパレ−タを直線上に配置するのは現実的ではなく、コンパレ−タ２５６個が１列３２個ずつで８列折り返して配置されている。以下、コンパレ−タの各列をコンパレ−タバンクＣＢという。
【０００５】
４対の隣接するコンパレ−タバンクＣＢの間には、６ビットエンコ−ダ２１が計４つ配置され、これらのエンコ−ダ２１の出力コ−ドが８ビットエンコ−ダ２２に供給される。
電圧ＶRT，ＶRB間の差電圧からなる基準電圧を分圧する分圧抵抗は、４対の隣接する２列のコンパレ−タバンクＣＢに沿って配線された金属配線１１とこの金属配線１１を所定の抵抗値毎に区分する出力端とからなり、そのうちの配線部分１１１〜１１４では配線幅を太くしてそれ以外の配線部分よりも単位長当たりの抵抗値を低くしている。
【０００６】
入力信号ＶINはノ−ドＮ１に供給される。
ノ−ドＮ１はノ−ドＮ２，Ｎ３と接続されている。
ノ−ドＮ２はノ−ドＮ４，Ｎ５と接続されている。
ノ−ドＮ３はノ−ドＮ６，Ｎ７と接続されている。
ノ−ドＮ４からの入力信号ＶINは、Ｃ０〜Ｃ３１とＣ３２〜Ｃ６３の両コンパレ−タバンクＣＢに供給される。
ノ−ドＮ５からの入力信号ＶINは、Ｃ６４〜Ｃ９５とＣ９６〜Ｃ１２７の両コンパレ−タバンクＣＢに供給される。
ノ−ドＮ６からの入力信号ＶINは、Ｃ１２８〜Ｃ１５９とＣ１６０〜Ｃ１９１の両コンパレ−タバンクＣＢに供給される。
ノ−ドＮ７からの入力信号ＶINは、Ｃ１９２〜Ｃ２２３とＣ２２４〜Ｃ２５５の両コンパレ−タバンクＣＢに供給される。
【０００７】
図２のアナログ／ディジタル変換回路は、分圧抵抗の電位を補正する補正電流を分圧抵抗である金属配線１１に供給する補正電流供給手段１０を備える。
補正電流供給手段１０は、そのＡ１端子から補正電流ＩA1を出力して金属配線１１の位置ａ１に供給する。
補正電流供給手段１０は、そのＡ２端子から補正電流ＩA2を出力して金属配線１１の位置ａ２に供給する。
補正電流供給手段１０は、そのＡ３端子から補正電流ＩA3を出力して金属配線１１の位置ａ３に供給する。
【０００８】
電圧ＶRTの印加位置から電圧ＶRBの印加位置までの金属配線１１の抵抗値Ｒは、位置ａ１，ａ２，ａ３により４等分されている。
また、電圧ＶRTの印加位置から配線部分１１１までの抵抗値はＲ／８であり、電圧ＶRTの印加位置から配線部分１１２までの抵抗値は３Ｒ／８であり、電圧ＶRTの印加位置から配線部分１１３までの抵抗値は５Ｒ／８であり、電圧ＶRTの印加位置から配線部分１１４までの抵抗値は７Ｒ／８である。
補正電流ＩA1，ＩA2，ＩA3の大きさは各々３２ｉb であり、等しい値としている。
【０００９】
コンパレ−タの入力段には種々の形式がある。
たとえば、エミッタフォロア回路を介して差動対のバイポ−ラトランジスタ（トランジスタ）に入力信号を供給する形式がある。
また、入力段を差動対のトランジスタで構成し、エミッタフォロア回路を介さずに直接に差動対のトランジスタに入力信号を供給する形式がある。
差動対のトランジスタに直接に入力信号を供給するコンパレ−タは、エミッタフォロア回路を介するコンパレ−タに比べ、素子数を減らすことができると共に入力電圧を電源電圧よりも低く設定することができる利点がある。
【００１０】
一方、エミッタフォロア回路を介して差動対のトランジスタに入力信号を供給するコンパレ−タを図１の比較手段Ｃ０，Ｃ１，…，Ｃ２n −２に用いた場合は、各コンパレ−タが図１の分圧抵抗Ｒ０，Ｒ１，…，Ｒ２n −１から入力する入力電流の総和は、アナログ入力信号ＶINに依存せずに一定である。
また、図２の比較手段Ｃ０，Ｃ１，…，Ｃ２５５に用いた場合は、各コンパレ−タが図２の金属配線１１から入力する入力電流の総和は、アナログ入力信号ＶINに依存せずに一定である。
このため、図２のように、位置ａ１，ａ２，ａ３に等しい大きさの補正電流ＩA1，ＩA2，ＩA3を供給することで、アナログ／ディジタル変換回路の積分直線性誤差（Integral Linearity Error）を充分に小さくすることができる。
【００１１】
【発明が解決しようとする課題】
差動対のトランジスタに直接に入力信号を供給するコンパレ−タは、入力する分圧された基準電圧に対してアナログ入力信号ＶINが大きい場合と小さい場合で、分圧抵抗からのコンパレ−タの入力電流値が異なる。
このため、差動対のトランジスタに直接に入力信号を供給するコンパレ−タを図１の比較手段Ｃ０，Ｃ１，…，Ｃ２n −２に用いた場合は、各コンパレ−タが図１の分圧抵抗Ｒ０，Ｒ１，…，Ｒ２n −１から入力する入力電流の総和は、アナログ入力信号ＶINに依存して変化する。
また、図２の比較手段Ｃ０，Ｃ１，…，Ｃ２５５に用いた場合は、各コンパレ−タが図２の金属配線１１から入力する入力電流の総和は、アナログ入力信号ＶINに依存して変化する。
このため、図２のように、位置ａ１，ａ２，ａ３に等しい大きさの補正電流ＩA1，ＩA2，ＩA3を供給することでは、アナログ／ディジタル変換回路の積分直線性誤差（Integral Linearity Error）を充分に小さくすることができない。
【００１２】
本発明の目的は、入力段が差動対のトランジスタからなる比較手段を用いて並列比較型アナログ／ディジタル変換回路を構成した場合に、積分直線性誤差を充分に小さくすることができる並列比較型アナログ／ディジタル変換回路を提供することにある。
【００１３】
【課題を解決するための手段】
本発明のアナログ／ディジタル変換回路では、直列接続された複数の分圧抵抗の抵抗値の総和をＲとした場合に、基準電圧の印加位置から分圧抵抗の抵抗値を加え合わせた値ｒと総和Ｒの比ｒ／Ｒが１／４，１／２，３／４に限らず補正効果の高い位置に補正電流供給手段からの補正電流を供給する。
【００１４】
本発明のアナログ／ディジタル変換回路では、補正電流供給手段からの補正電流の供給により、複数の比較手段における前記分圧抵抗からの入力電流値の最大合計値をＩｏとして前記複数の分圧抵抗の抵抗値の総和をＲとした場合に、基準電圧の印加位置から分圧抵抗の抵抗値を加え合わせた値ｒと総和Ｒの比ｒ／ＲがＬである位置における電位Ｖ（Ｌ）の値が、｜Ｒ×Ｉｏ×（Ｌ3 −Ｌ2 ）／２｜の値もしくはその近傍の値だけ補正電流供給前よりも増加するよう構成する。
【００１５】
本発明のアナログ／ディジタル変換回路では、好適には、補正電流供給手段は、比ｒ／Ｒが１／２である位置もしくはその近傍の位置にＩｏ／８の大きさの電流を供給し、比ｒ／Ｒが３／４である位置もしくはその近傍の位置にＩｏ／４の大きさの電流を供給する。
【００１６】
本発明のアナログ／ディジタル変換回路では、好適には、補正電流供給手段は、比ｒ／Ｒが５／８である位置もしくはその近傍の位置にＩｏ／８の大きさの電流を供給し、比ｒ／Ｒが３／４である位置もしくはその近傍の位置にＩｏ／４の大きさの電流を供給し、比ｒ／Ｒが７／８である位置もしくはその近傍の位置にＩｏ／８の大きさの電流を供給する。
【００１７】
本発明のアナログ／ディジタル変換回路では、好適には、前記補正電流の供給により、前記補正電流の供給前に比べて、比ｒ／Ｒが２／３である位置もしくはその近傍の位置の電位を最も増加させるよう構成する。
【００１８】
比ｒ／Ｒが１／２以上１未満となる位置に補正電流を供給すると、補正電流が分圧抵抗に流入する。
そして、補正電流供給前に比べて、比ｒ／Ｒが１／２以上１未満となる位置の電位は、比ｒ／Ｒが１／２未満となる位置の電位よりも多く増加することになる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を、添付した図面を参照して説明する。
先ず、アナログ／ディジタル変換回路の積分直線性誤差の発生原理を説明する。
図１の並列比較型アナログ／ディジタル変換回路において、比較手段Ｃ０〜Ｃ２n −２として、入力段に差動対のバイポ−ラトランジスタを備えたコンパレ−タを用いた場合を想定する。以下、直列接続された複数の分圧抵抗Ｒ０〜Ｒ２n −１をレジスタストリング（Resistor string ）という。
【００２０】
コンパレ−タの入力段は差動対のトランジスタからなるので、レジスタストリングからコンパレ−タＣ０〜Ｃ２n −２に供給される入力電流は、レジスタストリング上の電位がＶRT〜ＶINの範囲からの電流となる。
ここで、図４と図５のように、レジスタストリングを直線状の抵抗体ＲＳで近似する。抵抗体ＲＳの全長をＬ2 とし、抵抗体ＲＳの単位長さ当たりの抵抗値すなわち抵抗密度をρとし、抵抗体ＲＳの抵抗値をＲとする。抵抗密度ρ＝Ｒ／Ｌ2 である。
抵抗体ＲＳの一端からの距離ｘが０＜ｘ＜Ｌ1 において、一様に電流Ｉが引き出されている。電流密度ｉ＝Ｉ／Ｌ1 であり、０≦Ｌ1 ≦Ｌ2 である。
また、抵抗体ＲＳのｘ＝Ｌ1 の位置には、抵抗体ＲＳの他端から電流Ｉ2 が流入している。図中の符号ＧＮＤは、接地電位を示す。
【００２１】
抵抗体ＲＳ上の距離ｘの位置において、抵抗体ＲＳの一端から電流ｉ1 が流入し、他端から電流ｉ2 が流入し、電流ｉが引き出されている場合、次式が成立する。
ｉ1 ×ρｘ＝ｉ2 ×（Ｒ−ρｘ） …（１）
ｉ1 ＋ｉ2 ＝ｉ …（２）
【００２２】
式（１），（２）からｉ1 を消去すると、
ｉ2 ＝ｉρｘ／Ｒ …（３）
が得られる。そこで、式（３）をｘ＝０〜Ｌ1 の範囲で積分すると、次式が成立する。
Ｉ2 ＝Ｉ×Ｌ1 ／２Ｌ2 …（４）
【００２３】
よって、抵抗体ＲＳ上の距離ｘ＝Ｌ1 での電位ＶL1は、次式で表される。
ＶL1＝｛（Ｌ1 ／Ｌ2 ）−１｝×（Ｌ1 ／２Ｌ2 ）×ＲＩ …（５）
ここで、比Ｌ1 ／Ｌ2 ＝Ｌとおき、Ｌ1 ＝Ｌ2 の場合に抵抗体ＲＳから引き出される最大電流値をＩｏとおくと、Ｉ＝（Ｌ1 ／Ｌ2 ）×Ｉｏが成立し、抵抗体ＲＳ上での比Ｌの位置での電位Ｖ（Ｌ）は、次式で表される。
Ｖ（Ｌ）＝Ｒ×Ｉｏ×（Ｌ3 −Ｌ2 ）／２ …（６）
つまり補正電流の供給量と供給位置を理論式（６）に基づいて設計することにより積分直線性誤差を効果的に減らすことができる。
【００２４】
上式（６）と図２のアナログ／ディジタル変換回路とを、次のようにして対応させる。
例えばアルミニウム配線からなる金属配線１１およびこの金属配線１１を所定の抵抗値毎に区分する出力端は、電圧ＶRTと電圧ＶRBの差電圧からなる基準電圧を分圧する。
金属配線１１の抵抗値の総和をＲとする。また、金属配線１１から電流が各コンパレ−タに流入する場合に、当該各電流の大きさは、コンパレ−タの入力段のトランジスタのベ−ス電流ｉb とする。
すなわち、金属配線１１上の電位が電圧ＶRT〜ＶIN（ＶRT＞ＶIN＞ＶRB）となる位置から各コンパレ−タに入力する電流値をｉb とおく。
そして、２５６個のコンパレ−タＣ０〜Ｃ２５５における金属配線１１からの入力電流値の最大合計値をＩｏとし、Ｉｏ＝２５６ｉb とする。
また、電圧ＶRTの印加位置からの抵抗値ｒと総和Ｒとの比ｒ／ＲをＬとおく。抵抗値ｒは、電圧ＶRTの印加位置からの分圧抵抗の抵抗値を加え合わせた値に対応している。
【００２５】
式（６）をグラフに表すと、図６のようになる。
図６は、補正電流を供給しない場合における、金属配線上の位置に対する電圧の誤差を示している。
そして、補正電流を供給しない場合における積分直線性誤差（ＩＬＥ）を示すものである。
この曲線は下に凸の形状をなし、Ｌ＝２／３のときに、最小値である−５１２Ｒｉb ／２７をとる。
【００２６】
図３の模式図で示される従来のアナログ／ディジタル変換回路では、レジスタストリングである金属配線１１の抵抗値を１／４ずつに分割する位置ａ１，ａ２，ａ３に、各々Ｉｏ／８＝３２ｉb の補正電流を供給している。
この場合、図７のグラフに示すように、黒丸印を結線した曲線で示される誤差すなわち積分直線性誤差は、最低で−６．８Ｒｉb 程度となっている。
このため、補正電流ＩA1，ＩA2，ＩA3によっては、積分直線性誤差を充分に小さくすることができない。
したがって、積分直線性誤差を充分に小さくすることができるように、補正電流を供給する位置および供給する電流値を修正することが好ましい。
【００２７】
なお、図７のグラフにおいて、黒の菱形を結線した曲線は、補正電流を供給しない場合のアナログ／ディジタル変換回路の積分直線性誤差を示す。
黒の正方形を結線した曲線は、比Ｌ＝１／４の位置に補正電流ＩA1＝３２ｉb を供給した場合の補正電流ＩA1による金属配線１１の電位増加分を示す。
白の三角を結線した曲線は、比Ｌ＝１／２の位置に補正電流ＩA2＝３２ｉb を供給した場合の補正電流ＩA2による金属配線１１の電位増加分を示す。
×印を結線した曲線は、比Ｌ＝３／４の位置に補正電流ＩA3＝３２ｉb を供給した場合の補正電流ＩA3による金属配線１１の電位増加分を示す。
＊印を結線した曲線は、補正電流ＩA1，ＩA2，ＩA3による金属配線１１の電位増加分の合計を示す。
【００２８】
図３の模式図で示されるアナログ／ディジタル変換回路に代えて、図８の模式図に示すように、位置ａ１に補正電流を供給せず、位置ａ２に補正電流ＩA2＝３２ｉb を供給し、位置ａ３に補正電流ＩA3＝６４ｉb を供給する。
図８の模式図で示されるアナログ／ディジタル変換回路では、補正電流ＩA2，ＩA3は、補正電流供給手段２０のＡ２，Ａ３端子から各々供給される。
なお、図８の模式図で示されるアナログ／ディジタル変換回路は、図２のアナログ／ディジタル変換回路と比較して、補正電流の大きさとこれに伴う補正電流供給手段の回路構成と補正電流供給位置とが異なる。
【００２９】
図８の模式図で示されるアナログ／ディジタル変換回路では、その積分直線性誤差は図９のグラフで示される。
図９では＊印を結線した曲線で示される積分直線性誤差は、図７の黒丸印を結線した曲線で示される積分直線性誤差に比べて、その絶対値が小さくなっている。図９の積分直線性誤差は、最低で−４．３Ｒｉb 程度となっている。
したがって、図８の模式図で示されるアナログ／ディジタル変換回路は、図３の模式図で示されるアナログ／ディジタル変換回路に比べて積分直線性誤差の絶対値を小さくすることができ、アナログ信号をディジタル信号に変換する精度を向上することができる。
【００３０】
なお、図９のグラフにおいて、黒の菱形を結線した曲線は、補正電流を供給しない場合の積分直線性誤差を示す。
黒の正方形を結線した曲線は、比Ｌ＝１／２の位置に補正電流ＩA2＝３２ｉb を供給した場合の補正電流ＩA2による金属配線１１の電位増加分を示す。
白の三角を結線した曲線は、比Ｌ＝３／４の位置に補正電流ＩA3＝６４ｉb を供給した場合の補正電流ＩA3による金属配線１１の電位増加分を示す。
×印を結線した曲線は、補正電流ＩA1，ＩA2，ＩA3による金属配線１１の電位増加分の合計を示す。
【００３１】
図３の模式図で示されるアナログ／ディジタル変換回路に代えて、図１０の模式図に示すように、位置ａ１，ａ２に補正電流を供給せず、位置ａ３に補正電流ＩA2＝６４ｉb を供給し、位置ａ５に補正電流ＩA3＝３２ｉb を供給し、位置ａ４に補正電流ＩA1＝３２ｉb を供給する。
位置ａ４は、位置ａ２から位置ａ３までのレジスタストリングの抵抗値を１／２に分割する。すなわち、電圧ＶRTの印加位置から位置ａ４までの抵抗値ｒと総和Ｒとの比ｒ／Ｒ＝Ｌ＝５／８である。
位置ａ４から位置ａ３までの抵抗値と、位置ａ３から位置ａ５までの抵抗値は等しい。すなわち、電圧ＶRTの印加位置から位置ａ５までの抵抗値ｒと総和Ｒとの比ｒ／Ｒ＝Ｌ＝７／８である。
図１２の模式図で示されるアナログ／ディジタル変換回路では、補正電流ＩA1，ＩA2，ＩA3は、補正電流供給手段３０のＡ１，Ａ２，Ａ３端子から各々供給される。
なお、図１０の模式図で示されるアナログ／ディジタル変換回路は、図２のアナログ／ディジタル変換回路とは、補正電流の大きさとこれに伴う補正電流供給手段の回路構成と補正電流供給位置とが異なる。
【００３２】
図１０の模式図で示されるアナログ／ディジタル変換回路では、その積分直線性誤差は図１１のグラフで示される。
図１１では黒丸印を結線した曲線で示される積分直線性誤差は、図７の黒丸印を結線した曲線で示される積分直線性誤差に比べて、その絶対値が小さくなっている。図１１の積分直線性誤差は、最大で２．４Ｒｉb 程度となっている。
したがって、図１０の模式図で示されるアナログ／ディジタル変換回路は、図３の模式図で示されるアナログ／ディジタル変換回路に比べて積分直線性誤差の絶対値を小さくすることができ、アナログ信号をディジタル信号に変換する精度を向上することができる。
【００３３】
なお、図１１のグラフにおいて、黒の菱形を結線した曲線は、補正電流を供給しない場合の積分直線性誤差を示す。
黒の正方形を結線した曲線は、比Ｌ＝５／８の位置に補正電流ＩA1＝３２ｉb を供給した場合の補正電流ＩA1による金属配線１１の電位増加分を示す。
黒の三角を結線した曲線は、比Ｌ＝３／４の位置に補正電流ＩA2＝６４ｉb を供給した場合の補正電流ＩA2による金属配線１１の電位増加分を示す。
×印を結線した曲線は、比Ｌ＝７／８の位置に補正電流ＩA3＝３２ｉb を供給した場合の補正電流ＩA3による金属配線１１の電位増加分を示す。
＊印を結線した曲線は、補正電流ＩA1，ＩA2，ＩA3による金属配線１１の電位増加分の合計を示す。
【００３４】
図９と図１１のグラフでは、補正電流の供給により、補正電流の供給前に比べて、比Ｌが２／３である位置もしくはその近傍の位置の電位を最も増加させている。
補正電流供給前の積分直線性誤差はＬ＝２／３で最低値をとるので、比Ｌが２／３である位置もしくはその近傍の位置の電位を最も増加させることで、補正電流供給後のアナログ／ディジタル変換回路の積分直線性誤差を小さくしている。
また、Ｌ＝１／２〜１の位置に補正電流を供給することで、補正電流供給後のアナログ／ディジタル変換回路の積分直線性誤差を小さくしている。
【００３５】
図１２は、補正電流供給手段の回路図である。
電源電圧Ｖccの供給線には、ｎｐｎトランジスタＱ２のコレクタおよびベ−ス、ｎｐｎトランジスタＱ８，Ｑ１０のコレクタ、抵抗素子ｒ３，ｒ４，ｒ６，ｒ７，ｒ８，ｒ９が接続されている。トランジスタＱ８，Ｑ１０は多（マルチ）エミッタトランジスタからなる。
トランジスタＱ２のエミッタには、ｎｐｎトランジスタＱ１，Ｑ３，Ｑ６のコレクタが接続されている。トランジスタＱ１のベ−スはコレクタに接続されており、トランジスタＱ１，Ｑ３，Ｑ６のベ−スは各々接続されている。
トランジスタＱ１のエミッタはｎｐｎトランジスタＱ５のベ−スに接続されている。
トランジスタＱ３のエミッタは、トランジスタＱ６のエミッタ、トランジスタＱ５のコレクタおよびｎｐｎトランジスタＱ７のベ−スに接続されている。
【００３６】
トランジスタＱ５のエミッタは、ｎｐｎトランジスタＱ７，Ｑ９，Ｑ１１，Ｑ１２のエミッタおよびｎｐｎトランジスタＱ４のコレクタに接続されている。
トランジスタＱ４のベ−スにはバイアス電圧Ｖbiasが供給され、トランジスタＱ４のエミッタは抵抗素子ｒ１を介して接地されている。
トランジスタＱ７，Ｑ９，Ｑ１１，Ｑ１２のベ−スは、各々接続されている。
トランジスタＱ７，Ｑ９，Ｑ１１，Ｑ１２のコレクタは、各々接続されている。トランジスタＱ８，Ｑ１０のエミッタはトランジスタＱ８のベ−スおよびトランジスタＱ１１のコレクタに接続され、トランジスタＱ８のベ−スはトランジスタＱ１０のベ−スに接続されている。
【００３７】
ｐｎｐトランジスタＰ１，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７のエミッタは、各々抵抗素子ｒ３，ｒ４，ｒ６，ｒ７，ｒ８，ｒ９に接続されている。
ｐｎｐトランジスタＰ１，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７のベ−スは、各々接続されている。
ｐｎｐトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７は、多（マルチ）エミッタトランジスタからなる。
トランジスタＰ１のコレクタは、トランジスタＱ１２のコレクタおよびｐｎｐトランジスタＰ２のベ−スに接続されている。
トランジスタＰ２のエミッタは、トランジスタＰ３のベ−スおよびコレクタに接続されており、トランジスタＰ２のコレクタは接地されている。
【００３８】
ｎｐｎトランジスタＱ１４のコレクタは、トランジスタＱ１２のエミッタに接続されている。
トランジスタＱ１４のエミッタは、ｎｐｎトランジスタＱ１３のコレクタおよびベ−スに接続されている。
トランジスタＱ１３のエミッタは、抵抗素子ｒ２を介して接地されている。
トランジスタＰ４のコレクタは、ｎｐｎトランジスタＱ１６のコレクタおよびベ−スに接続されている。
【００３９】
トランジスタＱ１６のベ−スは、トランジスタＱ１４のベ−スに接続されている。トランジスタＱ１６のエミッタは、ｎｐｎトランジスタＱ１５のコレクタに接続されている。
トランジスタＱ１５のベ−スは、トランジスタＱ１３のベ−スに接続されている。トランジスタＱ１５のエミッタは、抵抗素子ｒ５を介して接地されている。
トランジスタＰ５，Ｐ６，Ｐ７のコレクタは、各々Ａ１，Ａ２，Ａ３端子に接続されている。
【００４０】
抵抗素子ｒ１，ｒ３，ｒ６の抵抗値を４Ｒとし、抵抗素子ｒ２，ｒ４，ｒ５の抵抗値を８Ｒとし、抵抗素子ｒ７，ｒ８，ｒ９の抵抗値をＲとすることで、Ａ１，Ａ２，Ａ３端子に電流３２ｉb が各々供給される。
したがって、このときの図１２の回路を補正電流供給手段１０として用いることができる。
【００４１】
抵抗素子ｒ１，ｒ３，ｒ６の抵抗値を４Ｒとし、抵抗素子ｒ２，ｒ４，ｒ５の抵抗値を８Ｒとし、抵抗素子ｒ８，ｒ９の抵抗値を各々Ｒ，Ｒ／２とすることで、Ａ２，Ａ３端子に電流３２ｉb ，６４ｉb が各々供給される。
したがって、このときの図１２の回路を補正電流供給手段２０として用いることができる。
【００４２】
抵抗素子ｒ１，ｒ３，ｒ６の抵抗値を４Ｒとし、抵抗素子ｒ２，ｒ４，ｒ５の抵抗値を８Ｒとし、抵抗素子ｒ７，ｒ８，ｒ９の抵抗値を各々Ｒ，Ｒ／２，Ｒとすることで、Ａ１，Ａ２，Ａ３端子に電流３２ｉb ，６４ｉb ，３２ｉb が各々供給される。
したがって、このときの図１２の回路を補正電流供給手段３０として用いることができる。
【００４３】
図１２の回路動作を説明する。
図１２の回路において、トランジスタのベ−スエミッタ間の電圧Ｖbeについて、次の関係が成立する。
Ｖbe（Ｑ７）＝Ｖbe（Ｑ５）＋Ｖbe（Ｑ１）−Ｖbe（Ｑ３） …▲１▼
Ｖbe（Ｑ７）はトランジスタＱ７のベ−スエミッタ間電圧を示す。
Ｖbe（Ｑ５）はトランジスタＱ５のベ−スエミッタ間電圧を示す。
Ｖbe（Ｑ３）はトランジスタＱ３のベ−スエミッタ間電圧を示す。
Ｖbe（Ｑ１）はトランジスタＱ１のベ−スエミッタ間電圧を示す。
【００４４】
また、エバ−ス・モル（Ebers-Moll）のトランジスタモデルから、次式が成立する。
Ｖbe＝ＶT ×ｌｎ（ｉC ／ｉS ） …▲２▼
ｉS は比例定数であり、ＶT ＝ｋＴ／ｑである。
ｋはボルツマン定数であり、Ｔは絶対温度であり、ｑは電子の電荷量である。
ベ−スエミッタ間電圧Ｖbeは、ｌｎ（ｉC ／ｉS ）に比例する。
【００４５】
トランジスタＰ１のコレクタ電流ｉC の１／４が、トランジスタＱ７のコレクタに流入している。
トランジスタＱ５のコレクタ電流ｉC の１／２が、トランジスタＱ３のエミッタから流出している。また、エミッタ電流の大きさは、コレクタ電流の大きさに殆んど等しい。これらの関係と式▲１▼，▲２▼から次式が得られる。
ｌｎ｛ｉC （Ｐ１）／４ｉS ｝＝ｌｎ｛β×ｉb （Ｑ５）／ｉS ｝＋ｌｎ｛ｉb （Ｑ５）／ｉS ｝−ｌｎ｛β×ｉb （Ｑ５）／２ｉS ｝ …▲３▼
ここで、βは電流増幅率であり、β＝ｉC ／ｉb である。
ｉC （Ｐ１）は、トランジスタＰ１のコレクタ電流を示す。
ｉb （Ｑ５）は、トランジスタＱ５のベ−ス電流を示す。
【００４６】
式▲３▼の自然対数を取り外して整理すると、次式が得られる。
ｉC （Ｐ１）＝８ｉb …▲４▼
コレクタ電流の大きさはエミッタ電流の大きさに殆んど等しいので、トランジスタＰ１のエミッタ電流ｉe の大きさは８ｉb であることが判る。
なお、トランジスタＱ５のベ−ス電流ｉb の大きさを、１個のコンパレ−タがレジスタストリングから入力する入力電流の大きさに等しくなるように設定している。
したがって、抵抗素子ｒ７，ｒ８，ｒ９の抵抗値を調整することにより、Ａ１，Ａ２，Ａ３端子に供給する電流の大きさを設定することができる。
【００４７】
本実施形態では、８ビットの並列比較型アナログ／ディジタル変換回路について説明したが、４〜６４ビットの偶数ビットからなる並列比較型アナログ／ディジタル変換回路についても適用してもよい。
例えば、８ビット、１６ビット、３２ビットおよび６４ビットの並列比較型アナログ／ディジタル変換回路では、金属配線の折り返し部分に補正電流を供給する簡潔な構成とすることができる。
なお、上記実施形態は本発明の一例であり、本発明は上記実施形態に限定されない。
【００４８】
【発明の効果】
本発明のアナログ／ディジタル変換回路によれば、比較手段の入力段が差動対のトランジスタからなる場合に、積分直線性誤差を小さくすることができ、アナログ信号をディジタル信号に変換する精度を向上することができる。
【図面の簡単な説明】
【図１】ｎビットの並列比較型アナログ／ディジタル変換回路のブロック図である。
【図２】８ビットの並列比較型アナログ／ディジタル変換回路のレイアウトを説明する説明図である。
【図３】図２の説明図を簡略化した模式図である。
【図４】金属配線を抵抗体で近似したモデルを説明する説明図である。
【図５】図４の抵抗体の電位分布を解析するための説明図である。
【図６】図４の抵抗体の電位分布を示す図である。
【図７】補正電流を供給した場合の従来のアナログ／ディジタル変換回路の積分直線性誤差を示すグラフである。
【図８】本発明の一実施形態を示すアナログ／ディジタル変換回路の模式図である。
【図９】図８のアナログ／ディジタル変換回路の積分直線性誤差を示すグラフである。
【図１０】本発明の一実施形態を示すアナログ／ディジタル変換回路の模式図である。
【図１１】図１０のアナログ／ディジタル変換回路の積分直線性誤差を示すグラフである。
【図１２】補正電流供給手段の回路図である。
【符号の説明】
２…エンコ−ダ、１０，２０，３０…補正電流供給手段、１１…金属配線、２１…６ビットエンコ−ダ、２２…８ビットエンコ−ダ、Ｃ０〜Ｃ２n −２…比較手段（コンパレ−タ）、Ｄ０〜Ｄｎ−１…ディジタルコ−ド、ＧＮＤ…接地電位、ＩA1，ＩA2，ＩA3…補正電流、ｉb …入力電流（ベ−ス電流）、Ｌ…比、ＩＬＥ…積分直線性誤差、Ｎ１〜Ｎ７…ノ−ド、Ｒ０〜Ｒ２n −１…分圧抵抗、Ｖcc…電源電圧、ＶIN…入力電圧（アナログ入力電圧）、ＶRT，ＶRB…電圧。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an analog / digital conversion circuit, and more particularly to a parallel comparison type analog / digital conversion circuit.
[0002]
[Prior art]
FIG. 1 is a block diagram of an n-bit parallel comparison type analog / digital conversion circuit.
Voltage dividing resistors R0, R1, ..., R2 n -1 is connected in series, and the voltage V RT , V RB , Voltage dividing resistors R0, R1,..., R2 n -1 is voltage V RT , V RB A reference voltage composed of a difference voltage between them is divided, and each divided reference voltage is divided into each comparison means C0, C1,. n -2 is supplied to one input terminal. The one input terminal has a current i. b Flows in.
Each comparison means C0, C1,..., C2 n -2 to the other input terminal is an input signal V consisting of an analog signal. IN Is supplied.
[0003]
Comparison means C0, C1,..., C2 n -2 comprises a comparator, for example, and the output signal of the comparison means is supplied to the
The
In some cases, a differential circuit using an AND circuit (AND circuit) is provided between the comparison circuit and the encoder, and the differential result is supplied to the encoder.
[0004]
FIG. 2 is an explanatory diagram for explaining the layout of an 8-bit parallel comparison type analog / digital conversion circuit. FIG. 3 is a schematic diagram in which the explanatory diagram of FIG. 2 is simplified, and the 6-
In an actual circuit configuration, it is not practical to arrange 255 comparators on a straight line, and 256 comparators are arranged by folding back 8 rows with 32 rows each. Hereinafter, each column of the comparator is referred to as a comparator bank CB.
[0005]
A total of four 6-
Voltage V RT , V RB A voltage dividing resistor that divides a reference voltage that is a difference voltage between them is divided into four pairs of adjacent two rows of comparator banks CB and the
[0006]
Input signal V IN Is supplied to node N1.
Node N1 is connected to nodes N2 and N3.
Node N2 is connected to nodes N4 and N5.
Node N3 is connected to nodes N6 and N7.
Input signal V from node N4 IN Are supplied to both C0 to C31 and C32 to C63 comparator banks CB.
Input signal V from node N5 IN Are supplied to both C64 to C95 and C96 to C127 comparator banks CB.
Input signal V from node N6 IN Are supplied to both C128-C159 and C160-C191 comparator banks CB.
Input signal V from node N7 IN Are supplied to both C192-C223 and C224-C255 comparator banks CB.
[0007]
The analog / digital conversion circuit of FIG. 2 includes correction current supply means 10 that supplies a correction current for correcting the potential of the voltage dividing resistor to the
The correction current supply means 10 receives the correction current I from its A1 terminal. A1 Is supplied to the position a 1 of the
The correction current supply means 10 receives the correction current I from its A2 terminal. A2 Is supplied to the position a2 of the
The correction current supply means 10 receives the correction current I from its A3 terminal. A3 Is supplied to the position a3 of the
[0008]
Voltage V RT Voltage V RB The resistance value R of the
Also, the voltage V RT The resistance value from the application position to the
Correction current I A1 , I A2 , I A3 Each is 32i b And have the same value.
[0009]
There are various types of comparator input stages.
For example, Emitter follower There is a type in which an input signal is supplied to a bipolar transistor (transistor) of a differential pair through a circuit.
The input stage is composed of a differential pair of transistors, Emitter follower There is a type in which an input signal is supplied directly to a differential pair of transistors without going through a circuit.
The comparator that supplies the input signal directly to the differential pair of transistors is: Emitter follower Compared to a comparator through a circuit, there are advantages that the number of elements can be reduced and the input voltage can be set lower than the power supply voltage.
[0010]
on the other hand, Emitter follower The comparators C0, C1,..., C2 in FIG. n -2 is used, each comparator is divided into voltage dividing resistors R0, R1,..., R2 in FIG. n The sum of input currents input from -1 is the analog input signal V IN It is constant without depending on
2 is used for the comparators C0, C1,..., C255 in FIG. 2, the sum of the input currents input from the
Therefore, as shown in FIG. 2, the correction current I having a magnitude equal to the positions a1, a2, and a3. A1 , I A2 , I A3 By supplying, the integral linearity error of the analog / digital conversion circuit can be sufficiently reduced.
[0011]
[Problems to be solved by the invention]
The comparator for supplying the input signal directly to the transistors of the differential pair has an analog input signal V with respect to the input divided reference voltage. IN The input current value of the comparator from the voltage dividing resistor differs depending on whether the voltage is large or small.
For this reason, the comparators for supplying the input signals directly to the differential pair of transistors are represented by the comparison means C0, C1,. n -2 is used, each comparator is divided into voltage dividing resistors R0, R1,..., R2 in FIG. n The sum of input currents input from -1 is the analog input signal V IN Varies depending on
2 is used for the comparators C0, C1,..., C255 in FIG. 2, the sum of the input currents input from the
Therefore, as shown in FIG. 2, the correction current I having a magnitude equal to the positions a1, a2, and a3. A1 , I A2 , I A3 Is not sufficient to reduce the integral linearity error of the analog / digital conversion circuit.
[0012]
An object of the present invention is to provide a parallel comparison type capable of sufficiently reducing an integral linearity error when a parallel comparison type analog / digital conversion circuit is configured using a comparison means whose input stage is composed of a differential pair of transistors. An object is to provide an analog / digital conversion circuit.
[0013]
[Means for Solving the Problems]
In the analog / digital conversion circuit of the present invention, when the sum of the resistance values of a plurality of voltage-dividing resistors connected in series is R, a value r obtained by adding the resistance value of the voltage-dividing resistor from the reference voltage application position. The correction current from the correction current supply means is supplied to a position where the correction effect is high, not only the ratio R / R of the sum R is 1/4, 1/2, 3/4.
[0014]
In the analog / digital conversion circuit of the present invention, by supplying the correction current from the correction current supply means, the maximum total value of the input current values from the voltage dividing resistors in the plurality of comparison means is set to Io, and When the sum of the resistance values is R, the value of the potential V (L) at the position where the ratio r / R of the sum R to the sum r of the resistance value of the voltage dividing resistor from the reference voltage application position is L. Is | R × Io × (L Three -L 2 ) / 2 | or a value in the vicinity thereof is configured to increase from before the correction current is supplied.
[0015]
In the analog / digital conversion circuit of the present invention, preferably, the correction current supply means supplies a current having a magnitude of Io / 8 to a position where the ratio r / R is 1/2 or a position in the vicinity thereof. A current having a magnitude of Io / 4 is supplied to a position where r / R is 3/4 or a position in the vicinity thereof.
[0016]
In the analog / digital conversion circuit of the present invention, preferably, the correction current supply means supplies a current having a magnitude of Io / 8 to a position where the ratio r / R is 5/8 or a position in the vicinity thereof. A current having a magnitude of Io / 4 is supplied to a position where r / R is 3/4 or the vicinity thereof, and a magnitude of Io / 8 is supplied to a position where the ratio r / R is 7/8 or a vicinity thereof. Supply current.
[0017]
In the analog / digital conversion circuit of the present invention, preferably, the supply of the correction current causes the potential at a position where the ratio r / R is 2/3 or a position near the position to be equal to that before the supply of the correction current. Configure to increase the most.
[0018]
When the correction current is supplied to a position where the ratio r / R is 1/2 or more and less than 1, the correction current flows into the voltage dividing resistor.
Then, the potential at the position where the ratio r / R is ½ or more and less than 1 increases more than the potential at the position where the ratio r / R is less than ½ compared to before the correction current is supplied. .
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
First, the principle of generation of an integral linearity error in the analog / digital conversion circuit will be described.
In the parallel comparison type analog / digital conversion circuit of FIG. 1, the comparison means C0 to C2 n -2 assumes a case where a comparator having a differential bipolar transistor is used in the input stage. Hereinafter, a plurality of voltage dividing resistors R0 to R2 connected in series n -1 is referred to as a register string.
[0020]
Since the input stage of the comparator consists of a differential pair of transistors, the comparator C0 to C2 n -2 is supplied with the potential on the register string being V RT ~ V IN The current from the range.
Here, as shown in FIGS. 4 and 5, the register string is approximated by a linear resistor RS. The total length of resistor RS is L 2 And ρ is the resistance value per unit length of the resistor RS, that is, the resistance density is R, and R is the resistance value of the resistor RS. Resistance density ρ = R / L 2 It is.
The distance x from one end of the resistor RS is 0 <x <L 1 , The current I is drawn uniformly. Current density i = I / L 1 And 0 ≦ L 1 ≦ L 2 It is.
Also, x = L of the resistor RS 1 At the position of the current I from the other end of the resistor RS. 2 Is flowing in. Symbol GND in the figure indicates the ground potential.
[0021]
At the position of the distance x on the resistor RS, the current i from one end of the resistor RS. 1 Flows in and the current i from the other end 2 Flows in and current i is drawn, the following equation is established.
i 1 × ρx = i 2 × (R−ρx) (1)
i 1 + I 2 = I (2)
[0022]
From equations (1) and (2) 1 If you delete
i 2 = Iρx / R (3)
Is obtained. Therefore, the equation (3) is changed from x = 0 to L. 1 If integration is performed in the range of
I 2 = I × L 1 / 2L 2 (4)
[0023]
Therefore, the distance x = L on the resistor RS 1 Potential V at L1 Is expressed by the following equation.
V L1 = {(L 1 / L 2 ) -1} × (L 1 / 2L 2 ) X RI (5)
Where the ratio L 1 / L 2 = L and L 1 = L 2 In this case, if the maximum current value drawn from the resistor RS is Io, then I = (L 1 / L 2 ) × Io, and the potential V (L) at the position of the ratio L on the resistor RS is expressed by the following equation.
V (L) = R × Io × (L Three -L 2 ) / 2 (6)
That is, the integral linearity error can be effectively reduced by designing the supply amount and supply position of the correction current based on the theoretical formula (6).
[0024]
The above equation (6) is associated with the analog / digital conversion circuit of FIG. 2 as follows.
For example, the
The total resistance value of the
That is, the potential on the
The maximum total value of input current values from the
Also, the voltage V RT The ratio r / R between the resistance value r and the total sum R from the application position is set to L. The resistance value r is the voltage V RT This corresponds to a value obtained by adding the resistance values of the voltage dividing resistors from the application position.
[0025]
Expression (6) is represented in a graph as shown in FIG.
FIG. 6 shows a voltage error with respect to the position on the metal wiring when the correction current is not supplied.
The integral linearity error (ILE) when no correction current is supplied is shown.
This curve has a downward convex shape, and is −512 Ri, which is the minimum value when L = 2/3. b Take / 27.
[0026]
In the conventional analog / digital conversion circuit shown in the schematic diagram of FIG. 3, Io / 8 = 32i at positions a1, a2, and a3 that divide the resistance value of the
In this case, as shown in the graph of FIG. 7, the error indicated by the curve connecting the black circles, that is, the integral linearity error is at least −6.8 Ri. b It is about.
For this reason, the correction current I A1 , I A2 , I A3 In some cases, the integral linearity error cannot be made sufficiently small.
Therefore, it is preferable to correct the position for supplying the correction current and the value of the supplied current so that the integral linearity error can be sufficiently reduced.
[0027]
In the graph of FIG. 7, a curve connecting black diamonds indicates an integral linearity error of the analog / digital conversion circuit when no correction current is supplied.
The curve connecting the black squares has a correction current I at the position of the ratio L = 1/4. A1 = 32i b Correction current I A1 The increase in potential of the
The curve connecting the white triangles has the correction current I at the position of the ratio L = 1/2. A2 = 32i b Correction current I A2 The increase in potential of the
The curve connected with the x mark shows the correction current I at the position of the ratio L = 3/4. A3 = 32i b Correction current I A3 The increase in potential of the
The curve connected with * indicates the correction current I A1 , I A2 , I A3 The total of the potential increase of the
[0028]
Instead of the analog / digital conversion circuit shown in the schematic diagram of FIG. 3, as shown in the schematic diagram of FIG. 8, no correction current is supplied to the position a1, and the correction current I is supplied to the position a2. A2 = 32i b And the correction current I at position a3 A3 = 64i b Supply.
In the analog / digital conversion circuit shown in the schematic diagram of FIG. A2 , I A3 Are supplied from the A2 and A3 terminals of the correction current supply means 20, respectively.
The analog / digital conversion circuit shown in the schematic diagram of FIG. 8 is the same as the analog / digital conversion circuit of FIG. Compared with The magnitude of the correction current, the circuit configuration of the correction current supply means associated therewith, and the correction current supply position are different.
[0029]
In the analog / digital conversion circuit shown in the schematic diagram of FIG. 8, the integral linearity error is shown in the graph of FIG.
In FIG. 9, the integral linearity error indicated by the curve connected with the mark * is smaller in absolute value than the integral linearity error indicated by the curve connected with the black circle in FIG. The integral linearity error in FIG. 9 is at least −4.3 Ri. b It is about.
Therefore, the analog / digital conversion circuit shown in the schematic diagram of FIG. 8 can reduce the absolute value of the integral linearity error compared to the analog / digital conversion circuit shown in the schematic diagram of FIG. The accuracy of conversion into a digital signal can be improved.
[0030]
In the graph of FIG. 9, a curve connecting black rhombuses indicates an integral linearity error when no correction current is supplied.
The curve connecting the black squares has a correction current I at the position of the ratio L = 1/2. A2 = 32i b Correction current I A2 The increase in potential of the
The curve connecting the white triangles has a correction current I at the position of the ratio L = 3/4. A3 = 64i b Correction current I A3 The increase in potential of the
The curve connected with a cross is the correction current I A1 , I A2 , I A3 The total of the potential increase of the
[0031]
Instead of the analog / digital conversion circuit shown in the schematic diagram of FIG. 3, as shown in the schematic diagram of FIG. 10, no correction current is supplied to the positions a1 and a2, and the correction current I is supplied to the position a3. A2 = 64i b And a correction current I at position a5 A3 = 32i b And a correction current I at position a4 A1 = 32i b Supply.
The position a4 divides the resistance value of the register string from the position a2 to the position a3 by ½. That is, the voltage V RT The ratio r / R = L = 5/8 between the resistance value r and the total sum R from the application position to position a4.
The resistance value from position a4 to position a3 is equal to the resistance value from position a3 to position a5. That is, the voltage V RT The ratio r / R = L = 7/8 between the resistance value r and the total sum R from the application position to position a5.
In the analog / digital conversion circuit shown in the schematic diagram of FIG. A1 , I A2 , I A3 Are supplied from terminals A1, A2 and A3 of the correction current supply means 30, respectively.
The analog / digital conversion circuit shown in the schematic diagram of FIG. 10 differs from the analog / digital conversion circuit of FIG. 2 in that the magnitude of the correction current, the circuit configuration of the correction current supply means, and the correction current supply position. Different.
[0032]
In the analog / digital conversion circuit shown in the schematic diagram of FIG. 10, the integral linearity error is shown in the graph of FIG.
In FIG. 11, the integral linearity error indicated by the curve connected with the black circles has a smaller absolute value than the integral linearity error indicated by the curve connected with the black circles in FIG. 7. The integral linearity error in FIG. 11 is 2.4 Ri at maximum. b It is about.
Therefore, the analog / digital conversion circuit shown in the schematic diagram of FIG. 10 can reduce the absolute value of the integral linearity error compared to the analog / digital conversion circuit shown in the schematic diagram of FIG. The accuracy of conversion into a digital signal can be improved.
[0033]
In the graph of FIG. 11, a curve connecting black rhombuses indicates an integral linearity error when no correction current is supplied.
The curve connecting the black squares has a correction current I at the position of the ratio L = 5/8. A1 = 32i b Correction current I A1 The increase in potential of the
The curve connecting the black triangles has the correction current I at the position of the ratio L = 3/4. A2 = 64i b Correction current I A2 The increase in potential of the
The curve connected with the x mark shows the correction current I at the position of the ratio L = 7/8. A3 = 32i b Correction current I A3 The increase in potential of the
The curve connected with * indicates the correction current I A1 , I A2 , I A3 The total of the potential increase of the
[0034]
In the graphs of FIGS. 9 and 11, by supplying the correction current, the potential at the position where the ratio L is 2/3 or in the vicinity thereof is increased most compared to before the supply of the correction current.
The integral linearity error before supply of the correction current takes the lowest value at L = 2/3. Therefore, by increasing the potential at the position where the ratio L is 2/3 or a position in the vicinity thereof, the potential after the supply of the correction current is increased. The integral linearity error of the analog / digital conversion circuit is reduced.
Further, by supplying the correction current to the position of L = 1/2 to 1, the integration linearity error of the analog / digital conversion circuit after the correction current is supplied is reduced.
[0035]
FIG. 12 is a circuit diagram of the correction current supply means.
The supply line of the power supply voltage Vcc is connected to the collector and base of the npn transistor Q2, the collectors of the npn transistors Q8 and Q10, and the resistance elements r3, r4, r6, r7, r8, r9. Many transistors Q8 and Q10 (Multi) It consists of an emitter transistor.
The collector of npn transistors Q1, Q3, Q6 is connected to the emitter of transistor Q2. The base of the transistor Q1 is connected to the collector, and the bases of the transistors Q1, Q3, and Q6 are connected to each other.
The emitter of transistor Q1 is connected to the base of npn transistor Q5.
The emitter of transistor Q3 is connected to the emitter of transistor Q6, the collector of transistor Q5, and the base of npn transistor Q7.
[0036]
The emitter of transistor Q5 is connected to the emitters of npn transistors Q7, Q9, Q11, Q12 and the collector of npn transistor Q4.
The base of transistor Q4 has a bias voltage V bias Is supplied, and the emitter of the transistor Q4 is grounded via the resistance element r1.
The bases of the transistors Q7, Q9, Q11, and Q12 are connected to each other.
The collectors of the transistors Q7, Q9, Q11, and Q12 are connected to each other. The emitters of the transistors Q8 and Q10 are connected to the base of the transistor Q8 and the collector of the transistor Q11, and the base of the transistor Q8 is connected to the base of the transistor Q10.
[0037]
The emitters of the pnp transistors P1, P3, P4, P5, P6, and P7 are connected to resistance elements r3, r4, r6, r7, r8, and r9, respectively.
The bases of the pnp transistors P1, P3, P4, P5, P6, and P7 are connected to each other.
The pnp transistors P1, P2, P3, P4, P5, P6, P7 (Multi) It consists of an emitter transistor.
The collector of the transistor P1 is connected to the collector of the transistor Q12 and the base of the pnp transistor P2.
The emitter of the transistor P2 is connected to the base and collector of the transistor P3, and the collector of the transistor P2 is grounded.
[0038]
The collector of npn transistor Q14 is connected to the emitter of transistor Q12.
The emitter of transistor Q14 is connected to the collector and base of npn transistor Q13.
The emitter of the transistor Q13 is grounded through the resistance element r2.
The collector of transistor P4 is connected to the collector and base of npn transistor Q16.
[0039]
The base of transistor Q16 is connected to the base of transistor Q14. The emitter of transistor Q16 is connected to the collector of npn transistor Q15.
The base of transistor Q15 is connected to the base of transistor Q13. The emitter of the transistor Q15 is grounded via the resistance element r5.
The collectors of the transistors P5, P6 and P7 are connected to the terminals A1, A2 and A3, respectively.
[0040]
By setting the resistance values of the resistance elements r1, r3, r6 to 4R, the resistance values of the resistance elements r2, r4, r5 to 8R, and the resistance values of the resistance elements r7, r8, r9 to R, A1, A2, A3 Current 32i at terminal b Are each supplied.
Therefore, the circuit of FIG. 12 at this time can be used as the correction current supply means 10.
[0041]
By setting the resistance values of the resistance elements r1, r3, r6 to 4R, the resistance values of the resistance elements r2, r4, r5 to 8R, and the resistance values of the resistance elements r8, r9 to R, R / 2, respectively, A2, Current 32i at A3 terminal b , 64i b Are each supplied.
Therefore, the circuit of FIG. 12 at this time can be used as the correction current supply means 20.
[0042]
The resistance values of the resistance elements r1, r3, r6 are 4R, the resistance values of the resistance elements r2, r4, r5 are 8R, and the resistance values of the resistance elements r7, r8, r9 are R, R / 2, R, respectively. Then, the current 32i is supplied to the terminals A1, A2 and A3. b , 64i b , 32i b Are each supplied.
Therefore, the circuit of FIG. 12 at this time can be used as the correction current supply means 30.
[0043]
The circuit operation of FIG. 12 will be described.
In the circuit of FIG. 12, the voltage V between the base emitters of the transistors. be The following relationship is established.
V be (Q7) = V be (Q5) + V be (Q1) -V be (Q3)… ▲ 1 ▼
V be (Q7) indicates the base-emitter voltage of the transistor Q7.
V be (Q5) indicates the base-emitter voltage of the transistor Q5.
V be (Q3) indicates the base-emitter voltage of the transistor Q3.
V be (Q1) indicates the base-emitter voltage of the transistor Q1.
[0044]
From the Ebers-Moll transistor model, the following equation holds:
V be = V T × ln (i C / I S (2)
i S Is a proportionality constant, V T = KT / q.
k is the Boltzmann constant, T is the absolute temperature, and q is the charge amount of the electrons.
Base-emitter voltage V be Is ln (i C / I S ).
[0045]
Collector current i of
Collector current i of
ln {i C (P1) / 4i S } = Ln {β × i b (Q5) / i S } + Ln {i b (Q5) / i S } -Ln {β × i b (Q5) / 2i S }… ▲ 3 ▼
Here, β is a current amplification factor, and β = i C / I b It is.
i C (P1) indicates the collector current of the transistor P1.
i b (Q5) indicates the base current of the transistor Q5.
[0046]
When the natural logarithm of equation (3) is removed and rearranged, the following equation is obtained.
i C (P1) = 8i b … ▲ 4 ▼
Since the magnitude of the collector current is almost equal to the magnitude of the emitter current, the emitter current i of the transistor P1 e Size is 8i b It turns out that it is.
The base current i of the transistor Q5 b Is set to be equal to the magnitude of the input current input from the register string by one comparator.
Therefore, by adjusting the resistance values of the resistance elements r7, r8, r9, the magnitude of the current supplied to the A1, A2, A3 terminals can be set.
[0047]
In this embodiment, the 8-bit parallel comparison type analog / digital conversion circuit has been described, but the present invention may also be applied to a parallel comparison type analog / digital conversion circuit composed of even bits of 4 to 64 bits.
For example, in an 8-bit, 16-bit, 32-bit, and 64-bit parallel comparison type analog / digital conversion circuit, a simple configuration in which a correction current is supplied to a folded portion of a metal wiring can be achieved.
In addition, the said embodiment is an example of this invention and this invention is not limited to the said embodiment.
[0048]
【The invention's effect】
According to the analog / digital conversion circuit of the present invention, when the input stage of the comparison means is composed of a differential pair of transistors, the integral linearity error can be reduced, and the accuracy of converting an analog signal into a digital signal is improved. can do.
[Brief description of the drawings]
FIG. 1 is a block diagram of an n-bit parallel comparison type analog / digital conversion circuit.
FIG. 2 is an explanatory diagram for explaining a layout of an 8-bit parallel comparison type analog / digital conversion circuit;
FIG. 3 is a schematic diagram in which the explanatory diagram of FIG. 2 is simplified.
FIG. 4 is an explanatory diagram illustrating a model in which metal wiring is approximated by a resistor.
5 is an explanatory diagram for analyzing the potential distribution of the resistor shown in FIG. 4; FIG.
6 is a diagram showing a potential distribution of the resistor shown in FIG. 4; FIG.
FIG. 7 is a graph showing an integral linearity error of a conventional analog / digital conversion circuit when a correction current is supplied.
FIG. 8 is a schematic diagram of an analog / digital conversion circuit showing an embodiment of the present invention.
9 is a graph showing an integral linearity error of the analog / digital conversion circuit of FIG. 8. FIG.
FIG. 10 is a schematic diagram of an analog / digital conversion circuit showing an embodiment of the present invention.
11 is a graph showing an integral linearity error of the analog / digital conversion circuit of FIG. 10;
FIG. 12 is a circuit diagram of a correction current supply unit.
[Explanation of symbols]
2 ...
Claims (12)
前記複数の比較手段からの比較結果に応じたディジタルコ−ドを生成するアナログ／ディジタル変換回路において、
前記比較手段の入力段は差動対のバイポ−ラトランジスタからなり、
前記複数の分圧抵抗の抵抗値の総和をＲとした場合に、前記基準電圧の印加位置から前記分圧抵抗の抵抗値を加え合わせた値ｒと総和Ｒの比ｒ／Ｒが１／２以上１未満となる位置にのみ前記補正電流を供給するようにした
アナログ／ディジタル変換回路。A plurality of voltage dividing resistors connected in series for dividing a reference voltage, a plurality of comparison means for comparing levels of the divided reference voltage and an input signal, and a correction current for correcting the potential of the voltage dividing resistor Correction current supply means for supplying to the voltage dividing resistor,
In an analog / digital conversion circuit for generating a digital code corresponding to the comparison result from the plurality of comparison means,
The input stage of the comparing means is composed of a differential pair of bipolar transistors,
When the sum of the resistance values of the plurality of voltage dividing resistors is R, the ratio r / R of the sum r and the value r obtained by adding the resistance values of the voltage dividing resistors from the application position of the reference voltage is 1/2. An analog / digital conversion circuit that supplies the correction current only to a position that is less than 1.
前記補正電流供給手段は、
前記比ｒ／Ｒが１／２である位置もしくはその近傍の位置に、Ｉｏ／８の大きさの電流を供給し、
前記比ｒ／Ｒが３／４である位置もしくはその近傍の位置に、Ｉｏ／４の大きさの電流を供給する
請求項１記載のアナログ／ディジタル変換回路。When the maximum total value of input current values from the voltage dividing resistors in the plurality of comparison means is Io,
The correction current supply means includes
A current having a magnitude of Io / 8 is supplied to a position where the ratio r / R is 1/2 or a position in the vicinity thereof,
2. The analog / digital conversion circuit according to claim 1, wherein a current having a magnitude of Io / 4 is supplied to a position where the ratio r / R is 3/4 or a position in the vicinity thereof.
前記補正電流供給手段は、
前記比ｒ／Ｒが５／８である位置もしくはその近傍の位置に、Ｉｏ／８の大きさの電流を供給し、
前記比ｒ／Ｒが３／４である位置もしくはその近傍の位置に、Ｉｏ／４の大きさの電流を供給し、
前記比ｒ／Ｒが７／８である位置もしくはその近傍の位置に、Ｉｏ／８の大きさの電流を供給する
請求項１記載のアナログ／ディジタル変換回路。When the maximum total value of input current values from the voltage dividing resistors in the plurality of comparison means is Io,
The correction current supply means includes
A current having a magnitude of Io / 8 is supplied to a position where the ratio r / R is 5/8 or a position in the vicinity thereof,
A current having a magnitude of Io / 4 is supplied to a position where the ratio r / R is 3/4 or a position in the vicinity thereof,
2. The analog / digital conversion circuit according to claim 1, wherein a current having a magnitude of Io / 8 is supplied to a position where the ratio r / R is 7/8 or a position in the vicinity thereof.
請求項１記載のアナログ／ディジタル変換回路。2. The analog / digital conversion circuit according to claim 1, wherein the plurality of voltage dividing resistors include a metal wiring formed on a semiconductor substrate and an output terminal that divides the metal wiring into predetermined resistance values.
前記複数の比較手段はｎ列に配置されていると共に隣接する２列は対称に配置されており、
前記金属配線は、ｎ／２対の前記隣接する２列に沿って対称に配置されており、前記ｎは４以上６４以下の偶数である
請求項１記載のアナログ／ディジタル変換回路。The plurality of voltage dividing resistors are composed of a metal wiring formed on a semiconductor substrate, and an output terminal that divides the metal wiring into predetermined resistance values,
The plurality of comparing means are arranged in n rows and two adjacent rows are arranged symmetrically,
2. The analog / digital conversion circuit according to claim 1, wherein the metal wirings are arranged symmetrically along two adjacent rows of n / 2 pairs, and the n is an even number of 4 or more and 64 or less.
請求項１記載のアナログ／ディジタル変換回路。2. The analog / power supply circuit according to claim 1, wherein the supply of the correction current increases the potential at a position where the ratio r / R is 2/3 or a position in the vicinity thereof as compared to before the supply of the correction current. Digital conversion circuit.
前記複数の比較手段からの比較結果に応じたディジタルコ−ドを生成するアナログ／ディジタル変換回路において、
前記比較手段の入力段は差動対のバイポ−ラトランジスタからなり、
前記補正電流供給手段からの補正電流の供給により、
前記複数の比較手段における前記分圧抵抗からの入力電流値の最大合計値をＩｏとし、前記複数の分圧抵抗の抵抗値の総和をＲとした場合に、前記基準電圧の印加位置から前記分圧抵抗の抵抗値を加え合わせた値ｒと総和Ｒの比ｒ／ＲがＬである位置における電位Ｖ（Ｌ）の値が、
｜Ｒ×Ｉｏ×（Ｌ3 −Ｌ2 ）／２｜
の値もしくはその近傍の値だけ前記補正電流の供給前よりも増加するようにした
アナログ／ディジタル変換回路。A plurality of voltage dividing resistors connected in series for dividing a reference voltage, a plurality of comparison means for comparing levels of the divided reference voltage and an input signal, and a correction current for correcting the potential of the voltage dividing resistor Correction current supply means for supplying to the voltage dividing resistor,
In an analog / digital conversion circuit for generating a digital code corresponding to the comparison result from the plurality of comparison means,
The input stage of the comparing means is composed of a differential pair of bipolar transistors,
By supplying a correction current from the correction current supply means,
When the maximum total value of the input current values from the voltage dividing resistors in the plurality of comparison means is Io and the total sum of the resistance values of the voltage dividing resistors is R, the dividing voltage from the application position of the reference voltage. The value of the potential V (L) at the position where the ratio r / R of the total value R and the sum r of the resistance value of the piezoresistor is L is:
| R × Io × (L 3 −L 2 ) / 2 |
An analog / digital conversion circuit in which the value is increased by an amount close to that before the correction current is supplied.
前記比ｒ／Ｒが１／２である位置もしくはその近傍の位置に、Ｉｏ／８の大きさの電流を供給し、
前記比ｒ／Ｒが３／４である位置もしくはその近傍の位置に、Ｉｏ／４の大きさの電流を供給する
請求項７記載のアナログ／ディジタル変換回路。The correction current supply means includes
A current having a magnitude of Io / 8 is supplied to a position where the ratio r / R is 1/2 or a position in the vicinity thereof,
8. The analog / digital conversion circuit according to claim 7, wherein a current having a magnitude of Io / 4 is supplied to a position where the ratio r / R is 3/4 or a position in the vicinity thereof.
前記比ｒ／Ｒが５／８である位置もしくはその近傍の位置に、Ｉｏ／８の大きさの電流を供給し、
前記比ｒ／Ｒが３／４である位置もしくはその近傍の位置に、Ｉｏ／４の大きさの電流を供給し、
前記比ｒ／Ｒが７／８である位置もしくはその近傍の位置に、Ｉｏ／８の大きさの電流を供給する
請求項７記載のアナログ／ディジタル変換回路。The correction current supply means includes
A current having a magnitude of Io / 8 is supplied to a position where the ratio r / R is 5/8 or a position in the vicinity thereof,
A current having a magnitude of Io / 4 is supplied to a position where the ratio r / R is 3/4 or a position in the vicinity thereof,
8. The analog / digital conversion circuit according to claim 7, wherein a current having a magnitude of Io / 8 is supplied to a position where the ratio r / R is 7/8 or a position in the vicinity thereof.
請求項７記載のアナログ／ディジタル変換回路。8. The analog / digital conversion circuit according to claim 7, wherein the plurality of voltage dividing resistors include a metal wiring formed on a semiconductor substrate and an output terminal that divides the metal wiring into predetermined resistance values.
前記複数の比較手段はｎ列に配置されていると共に隣接する２列は対称に配置されており、
前記金属配線は、ｎ／２対の前記隣接する２列に沿って対称に配置されており、前記ｎは４以上６４以下の偶数である
請求項７記載のアナログ／ディジタル変換回路。The plurality of voltage dividing resistors are composed of a metal wiring formed on a semiconductor substrate, and an output terminal that divides the metal wiring into predetermined resistance values,
The plurality of comparing means are arranged in n rows and two adjacent rows are arranged symmetrically,
8. The analog / digital conversion circuit according to claim 7, wherein the metal wirings are arranged symmetrically along two adjacent rows of n / 2 pairs, and the n is an even number of 4 or more and 64 or less.
請求項７記載のアナログ／ディジタル変換回路。8. The analog / output circuit according to claim 7, wherein the supply of the correction current increases the potential at a position where the ratio r / R is 2/3 or a position in the vicinity thereof as compared with before the supply of the correction current. Digital conversion circuit.
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