JP4674998B2

JP4674998B2 - Folding A / D converter

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Publication number: JP4674998B2
Application number: JP2001178867A
Authority: JP
Inventors: 正雄伊藤; 透合田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2001-06-13
Filing date: 2001-06-13
Publication date: 2011-04-20
Anticipated expiration: 2021-06-13
Also published as: JP2002374168A

Description

【０００１】
【発明の属する技術分野】
この発明は、以下の特徴を持つフォールディング型Ａ／Ｄ変換器に関するものである。
・基本回路がフォールディング&インタポレーションアーキテクチャを有する。
・アナログ信号からディジタル信号への変換（以下、「Ａ／Ｄ変換」と称する）を行う要素回路として、フォールディング回路を有すると共に、そのフォールディング回路用のバイアス回路を備え持つ。
【０００２】
【従来の技術】
フォールディング型Ａ／Ｄ変換器は、Ａ／Ｄ変換をコースとファインの２系統に分けてＡ／Ｄ変換器を行うものである。
図９は従来のＡ／Ｄ変換器を示す概略図、図１０は主要回路ＡＤＣの詳細を示すブロック構成図である。図９に示したＡ／Ｄ変換器において、主要回路ＡＤＣの部分は、図１０に示した構成となっている。このＡ／Ｄ変換器では、ＸビットのＡ／Ｄ変換をコースＹビットとファインＺビットのの２系統に分けて行う（Ｘ＝Ｙ＋Ｚ）。
図１０中のコースＡ／Ｄ変換用回路ブロックＢ１は、コースＹビットのＡ／Ｄ変換を行う部分であり、ファインＡ／Ｄ変換用回路ブロックＢ２は、ファインＺビットのＡ／Ｄ変換を行う部分である。
各回路ブロックＢ１，Ｂ２では、アナログ入力Ｖｉｎと参照電圧Ｖｒｅｆ１，２，３，・・・，Ｎ、またはＶｒｅｆ’１，２，３，・・・，Ｊの各電圧を用いてＡ／Ｄ変換を行う。
図１１は様々な分解能のＡ／Ｄ変換器についてコンパレータ群１中のコンパレータ数、コンパレータ群２中のコンパレータ数Ｍ、およびフォールディングブロック群中のフォールディングアンプ数Ｎの組合せの例を示す表図である。
【０００３】
図１２は分解能５ビットの主要回路ＡＤＣの詳細を示すブロック構成図であり、フォールディング型Ａ／Ｄ変換器の基本動作を図１２に示したＡ／Ｄ変換器を例に説明する。
図１３はコースＡ／Ｄ変換用回路ブロックＢ１を示すブロック構成図であり、図１２に示した構成からコースＡ／Ｄ変換用回路ブロックＢ１だけを抜き出したものである。
コンパレータ群１において、アナログ入力Ｖｉｎと参照電圧Ｖｒｅｆ’１，２，３との大小比較を行う。コンパレータＣＭＰは、
１）アナログ入力Ｖｉｎが参照電圧Ｖｒｅｆ’ｉ（ｉ＝１，２，３）よりも大きい場合にはＨを出力し、
２）アナログ入力Ｖｉｎが参照電圧Ｖｒｅｆ’ｉ（ｉ＝１，２，３）よりも小さい場合にはＬを出力する。
コンパレータ群１の出力を受けて、プリエンコーダおよびエンコーダにより、ディジタルコードを生成する。
図１４はアナログ入力Ｖｉｎに対するコンパレータ群１、プリエンコーダ、およびエンコーダの出力パターンを示す表図である。
【０００４】
図１５はファインＡ／Ｄ変換用回路ブロックＢ２を示すブロック構成図であり、図１２に示した構成からファインＡ／Ｄ変換用回路ブロックＢ１だけを抜き出したものである。
フォールディングブロック群において、アナログ入力Ｖｉｎと参照電圧Ｖｒｅｆｊ（ｊ＝１，２，３，・・・，１０）の各電圧を用いてアナログ信号処理を行い、その出力ＦＢｏｕｔ［Ｋ］ＰおよびＦＢｏｕｔ［Ｋ］Ｎ（［Ｋ］＝１，２）は、インタポレーション回路によって補間され、新たな信号ＩＮＴｏｕｔ［Ｍ］ＰおよびＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，３，４，６，７，８）が生成される。
図１６はアナログ信号処理および補間によって生成された信号波形を示す波形図であり、フォールディング回路での信号は差動信号となっており、出力信号ＦＢｏｕｔ１Ｎ，ＦＢｏｕｔ２Ｎは、各々出力信号ＦＢｏｕｔ１Ｐ，ＦＢｏｕｔ２Ｐの相補的な信号である。同様に、出力信号ＩＮＴｏｕｔ２Ｎ，ＩＮＴｏｕｔ３Ｎ，ＩＮＴｏｕｔ４Ｎ，ＩＮＴｏｕｔ６Ｎ，ＩＮＴｏｕｔ７Ｎ，ＩＮＴｏｕｔ８Ｎは、各々出力信号ＩＮＴｏｕｔ２Ｐ，ＩＮＴｏｕｔ３Ｐ，ＩＮＴｏｕｔ４Ｐ，ＩＮＴｏｕｔ６Ｐ，ＩＮＴｏｕｔ７Ｐ，ＩＮＴｏｕｔ８Ｐの相補的な信号である。
【０００５】
図１７はインタポレーション回路を示す回路図であり、インタポレーション回路の出力ＩＮＴｏｕｔ［Ｍ］ＰおよびＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，３，４，６，７，８）は、図１７に示したように、フォールディングブロックＦＢ１の出力ＦＢｏｕｔ１ＰおよびＦＢｏｕｔ１Ｎと、フォールディングブロックＦＢ２の出力ＦＢｏｕｔ２ＰおよびＦＢｏｕｔ２Ｎとを基に各々の信号を補間して生成される。例えば、インタポレーション回路の出力ＩＮＴｏｕｔ１Ｐの電圧Ｖ（ＩＮＴｏｕｔ１Ｐ）は、

で表される値になる。ここで、Ｖ（ＦＢｏｕｔ１Ｐ）は、フォールディングブロックＦＢ１の出力ＦＢｏｕｔ１Ｐの電圧であり、Ｖ（ＦＢｏｕｔ２Ｐ）は、フォールディングブロックＦＢ２の出力ＦＢｏｕｔ２Ｐの電圧である。
【０００６】
そのため、インタポレーション回路の各出力信号の精度は、基となるフォールディングブロックの出力信号の精度に大きく依存する。もしもフォールディングブロックＦＢ１とＦＢ２との電気的な特性に差が生じた場合、その差によってインタポレーション回路の出力の精度が大きく劣化する。例えば、フォールディングブロックＦＢ２にオフセット電圧ΔＶｏｆｆが発生した場合、出力Ｆｂｏｕｔ２Ｐの電圧Ｖ（Ｆｂｏｕｔ２Ｐ）にオフセット電圧ΔＶｏｆｆが加算されるため、先ほどのインタポレーション回路の出力ＩＮＴｏｕｔ１Ｐの電圧Ｖ’（ＩＮＴｏｕｔ１Ｐ）は、

で表される値になり、（１／４）×ΔＶｏｆｆの分だけ理想的な電圧値から誤差が生じる。
【０００７】
コンパレータ群２では、インタポレーション回路の相補的な出力信号を用いて各々の組合せの大小比較を行う。すなわち、コンパレータＣＭＰＤは、
１）ＦＢｏｕｔ［Ｋ］Ｐ（［Ｋ］＝１，２）がＦＢｏｕｔ［Ｋ］Ｎ（［Ｋ］＝１，２）より大きい場合、あるいはＩＮＴｏｕｔ［Ｍ］Ｐ（［Ｍ］＝２，３，４，６，７，８）がＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，３，４，６，７，８）より大きい場合にはＨを出力し、
２）ＦＢｏｕｔ［Ｋ］Ｐ（［Ｋ］＝１，２）がＦＢｏｕｔ［Ｋ］Ｎ（［Ｋ］＝１，２）より小さい場合、あるいはＩＮＴｏｕｔ［Ｍ］Ｐ（［Ｍ］＝２，３，４，６，７，８）がＩＮＴｏｕｔ［Ｍ］Ｎ（［Ｍ］＝２，３，４，６，７，８）より小さい場合にはＬを出力する。
コンパレータ群２の出力を受けて、プリエンコーダおよびエンコーダにより、ディジタルコードを生成する。
図１８はアナログ入力Ｖｉｎに対するコンパレータ群２、プリエンコーダ、およびエンコーダの出力パターンを示す表図である。
【０００８】
図１２において、コースＡ／Ｄ変換用回路ブロックＢ１の２ビットのディジタル出力と、ファインＡ／Ｄ変換用回路ブロックＢ２の３ビットのディジタル出力とを合わせて、５ビットのディジタル出力となる。その際、必要に応じて、ファインＡ／Ｄ変換出力を用いてコースＡ／Ｄ変換出力のエラー補正を行う。なお、このエラー補正については、この発明と関連しないので詳細な説明は省く。
【０００９】
図１９は分解能６ビットの主要回路ＡＤＣの詳細を示すブロック構成図であり、従来技術の課題を図１９に示したＡ／Ｄ変換器を例に説明する。
図２０はフォールディングブロック群の詳細を示すブロック構成図であり、４つのフォールディングブロックＦＢ１〜ＦＢ４によって構成されている。
図２１はフォールディングブロックの詳細を示す回路図であり、各フォールディングブロックＦＢ１〜ＦＢ４は、５つの差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）によって構成されている。
図２２は差動アンプの詳細を示す回路図であり、図において、ｒ１，ｒ２は抵抗、Ｍ３，Ｍ４はトランジスタ、Ｍ５は電流源トランジスタである。各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）は、この図２２に示したように構成されている。
図２３はフォールディングブロック群およびバイアス回路のレイアウトを示す配置図であり、バイアス回路において、Ｉｂｉａｓはバイアス電流、Ｖｂｉａｓはバイアス電圧、Ｍ５ｂはトランジスタである。また、信号線Ｌを通じてバイアス回路からフォールディングブロックＦＢ１〜ＦＢ４にバイアス電圧Ｖｂｉａｓが供給されている。従来の回路構成では、フォールディングブロック群およびバイアス回路は、図２３に示したレイアウト配置になっており、バイアス回路はフォールディングブロック群から離れた個所、あるいは、フォールディングブロック群のどちらか一方の端に配置される。
【００１０】
バイアス回路において、バイアス電流Ｉｂｉａｓを基に生成されたバイアス電圧Ｖｂｉａｓは、信号線Ｌを通じてフォールディングブロック群の各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５に伝達される。その電流源トランジスタＭ５では、バイアス電圧Ｖｂｉａｓを基に電流を生成する。その時の電流値は、電流源トランジスタＭ５とトランジスタＭ５ｂのサイズおよびしきい値電圧等の電気特性が同じ場合には、バイアス電流Ｉｂｉａｓと等しくなるはずである。
したがって、各フォールディングブロックＦＢ１〜ＦＢ４の電気特性を等しくさせるためには、フォールディングブロック群の各フォールディングブロックＦＢ１〜ＦＢ４の各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５の電流を、バイアス電流Ｉｂｉａｓと等しくする必要があり、そのためには各差動アンプの電流源トランジスタＭ５と、バイアス回路のトランジスタＭ５ｂとの各々のサイズおよびしきい値電圧等の電気特性を等しくさせることが必須である。
【００１１】
ところが、この回路構成およびレイアウトは位置では、電流源トランジスタＭ５とトランジスタＭ５ｂとの位置が各々離れているため、距離に依存したプロセスばらつきにより両者のサイズおよびしきい値電圧等の電気特性に差が生じる。その結果、バイアス電圧Ｖｂｉａｓを基に各差動アンプの電流源トランジスタＭ５により生成される電流値がバイアス電流Ｉｂｉａｓと異なってしまうため、各フォールディングブロックＦＢ１〜ＦＢ４の電気特性に差が発生し、その差によってインタポレーション回路の出力信号の精度が大きく劣化するという課題があった。
【００１２】
図２４はバイアス回路と差動アンプを示す回路図であり、図２３におけるバイアス回路と差動アンプだけを抜き出したものである。この図２４を用いてバイアス電流Ｉｂｉａｓと差動アンプの電流値Ｉａｍｐとの差について説明する。バイアス回路の電流源トランジスタＭ５に流れるバイアス電流Ｉｂｉａｓは、次の近似式で表される。
Ｉｂｉａｓ＝（βｂｉａｓ／２）×（Ｖｂｉａｓ−Ｖｔｈｂｉａｓ）^２・・・（３）
ここで、βｂｉａｓは、トランジスタＭ５ｂのサイズに依存した定数であり、Ｖｔｈｂｉａｓは、トランジスタＭ５ｂのしきい値電圧である。
したがって、バイアス電圧Ｖｂｉａｓは、
Ｖｂｉａｓ＝√（２×Ｉｂｉａｓ／βｂｉａｓ）＋Ｖｔｈｂｉａｓ・・・（４）
と表される。
一方、そのバイアス電圧Ｖｂｉａｓによって、差動アンプの電流源トランジスタＭ５に流れる電流値Ｉａｍｐは、

となる。ここで、βａｍｐは、電流源トランジスタＭ５のサイズに依存した定数であり、Ｖｔｈａｍｐは、電流源トランジスタＭ５のしきい値電圧である。
式（５）に示したように、バイアス回路のトランジスタＭ５ｂと、差動アンプの電流源トランジスタＭ５とが、サイズやしきい値電圧が等しい場合に、電流値Ｉａｍｐと電流Ｉｂｉａｓとは等しくなる。
【００１３】
【発明が解決しようとする課題】
従来のフォールディング型Ａ／Ｄ変換器は以上のように構成されているので、プロセスばらつき等によって、バイアス回路のトランジスタＭ５ｂと、差動アンプの電流源トランジスタＭ５とに、サイズやしきい値電圧の差が生じると、電流値Ｉａｍｐと電流Ｉｂｉａｓとに差が発生する。
また、各フォールディングブロックＦＢ１〜ＦＢ４の各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５のサイズやしきい値電圧の値が各々ばらつくと、各各差動アンプの電流値にばらつきが生じ、その結果、各フォールディングブロックＦＢ１〜ＦＢ４の電気特性がばらつき、その差によってインタポレーション回路の出力信号の精度が大きく劣化するという課題があった。
【００１４】
この発明は上記のような課題を解決するためになされたもので、フォールディングブロックの電気特性のばらつきを小さくすることにより、インタポレーション回路の出力信号の精度劣化を低減し、精度を向上するフォールディング型Ａ／Ｄ変換器を得ることを目的とする。
【００１５】
【課題を解決するための手段】
この発明に係るフォールディング型Ａ／Ｄ変換器は、バイアス回路から供給されるバイアス電圧に基づいてバイアス電流を生成して分配する第１の電流分配回路と、複数のフォールディングブロックの各々のブロック中に配置され、第１の電流分配回路から供給されるバイアス電流に基づいてバイアス電圧を生成して、当該ブロック中に配置された複数の差動アンプに供給する第２の電流分配回路とを備え、各フォールディングブロックにおける複数の差動アンプの電流源トランジスタの幾何学上の重心と第２の電流分配回路のトランジスタの幾何学上の重心とが同一になるように配置したものである。
【００１６】
この発明に係るフォールディング型Ａ／Ｄ変換器は、第１の電流分配回路の複数のトランジスタの幾何学上の重心が同一になるように配置したものである。
【００１７】
この発明に係るフォールディング型Ａ／Ｄ変換器は、第１の電流分配回路を、バイアス回路の近傍に配置したものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。なお、この図１は、図１９に示した分解能６ビットの主要回路ＡＤＣのフォールディングブロック群およびバイアス回路のレイアウトを示したものである。バイアス回路において、Ｍ５ｄはトランジスタ、Ｖｂｉａｓはバイアス電圧、Ｉｂｉａｓはバイアス電流である。
また、バイアス回路の近傍に電流分配回路（第１の電流分配回路）１を備えており、その電流分配回路１において、Ｍ５Ｃ−１，２，３，４は、トランジスタＭ５ｄと共にカレントミラー回路を構成するトランジスタである。電流分配回路１の各トランジスタＭ５Ｃ−１，２，３，４は、バイアス回路から供給されるバイアス電圧Ｖｂｉａｓを基に、バイアス電流Ｉｂｉａｓ１を生成して分配する。
さらに、各フォールディングブロックＦＢ１〜ＦＢ４は、各々のブロック中に電流分配回路（第２の電流分配回路）２を備えており、その電流分配回路２において、Ｖｂｉａｓ２はバイアス電圧、Ｍ５ｂはトランジスタである。また、フォールディングブロックＦＢ１において、ＡＭＰｉ（ｉ＝１〜５）は差動アンプ、その差動アンプＡＭＰ１において、Ｍ５は電流源トランジスタである。各フォールディングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２は、電流分配回路１により生成されるバイアス電流Ｉｂｉａｓ１を基にバイアス電圧Ｖｂｉａｓ２を生成し、各フォールディングブロックＦＢ１〜ＦＢ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）に供給する。各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５では、バイアス電圧Ｖｂｉａｓ２を用いてバイアス電流Ｉｂｉａｓ１と等しい電流を生成する。
【００１９】
この実施の形態１のレイアウト配置では、バイアス回路のトランジスタＭ５ｄと、電流分配回路１のトランジスタＭ５Ｃ−１，２，３，４との位置が非常に近いため、距離に依存したプロセスばらつきは小さくなり、各トランジスタのサイズおよびしきい値電圧等の電気特性の差は小さい。その結果、バイアス電圧Ｖｂｉａｓを基に各トランジスタＭ５Ｃ−１，２，３，４により生成されるバイアス電流はほぼ等しく、Ｉｂｉａｓ１となる。
【００２０】
各フォールディングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２は、バイアス電流Ｉｂｉａｓ１を基にバイアス電圧Ｖｂｉａｓ２を生成し、各フォールディングブロックＦＢ１〜ＦＢ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）に供給し、各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５では、バイアス電圧Ｖｂｉａｓ２を用いて電流を生成する。
その際、各フォールディングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２のトランジスタＭ５ｂは、位置が離れているため、距離に依存したプロセスばらつきにより、各トランジスタのサイズおよびしきい値電圧等の電気特性に差が生じる。
【００２１】
すなわち、各フォールディングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２により発生されるバイアス電圧Ｖｂｉａｓ２１，２，３，４は、

となる。ここで、βｂ２ｊ（ｊ＝１，２，３，４）は、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）の電流分配回路２のトランジスタＭ５ｂのサイズに依存した定数であり、Ｖｔｈｂ２ｊ（ｊ＝１，２，３，４）は、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）の電流分配回路２のしきい値電圧である。
プロセスばらつきによって、各フォールディングブロックＦＢｊのトランジスタＭ５ｂのサイズおよびしきい値電圧等の電気特性に差が生じた場合、式（６）に示したように、各電流分配回路２により生成されるバイアス電圧Ｖｂｉａｓ２の値に差が発生する。
【００２２】
ただし、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）中では、各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５と電流分配回路２のトランジスタＭ５ｂの位置が非常に近いため、距離に依存したプロセスばらつきは小さくなり、各トランジスタのサイズおよびしきい値電圧等の電気特性の差は小さい。その結果、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）中では、各差動アンプの電流源トランジスタＭ５により生成される電流値は、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）中の電流分配回路２のバイアス電流Ｉｂｉａｓ１にほぼ等しくなる。
【００２３】
すなわち、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）中の各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５により生成される電流Ｉａｍｐｊは、

と表される。各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）中の各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５と、電流分配回路２のトランジスタＭ５ｂとのサイズおよびしきい値電圧等の電気特性の差はほぼ等しいので、各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５により生成される電流Ｉａｍｐｊは、バイアス電流Ｉｂｉａｓ１にほぼ等しくなる。
したがって、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）の電気特性差が小さくなり、その結果、インターポレーション回路の出力信号の精度劣化が低減されることにより、Ａ／Ｄ変換器の精度を向上できる。
【００２４】
実施の形態２．
図２はこの発明の実施の形態２によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
フォールディングブロックＦＢ１の差動アンプＡＭＰ１において、Ｍ５−１，Ｍ５−２は電流源トランジスタである。各フォールディングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２は、電流分配回路１により生成されるバイアス電流Ｉｂｉａｓ１を基にバイアス電圧Ｖｂｉａｓ２を生成し、各フォールディングブロックＦＢ１〜ＦＢ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）に供給する。各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，Ｍ５−２では、バイアス電圧Ｖｂｉａｓ２を用いてバイアス電流Ｉｂｉａｓ１と等しい電流を生成する。
その他の構成については、実施の形態１と同等である。
【００２５】
図３はこの発明の実施の形態２による差動アンプの詳細を示す回路図であり、図において、ｒ１，ｒ２は抵抗、Ｍ３，Ｍ４はトランジスタ、Ｍ５−１，Ｍ５−２は電流源トランジスタである。各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）は、この図３に示したように構成されている。
図４はこの発明の実施の形態２による差動アンプの電流源トランジスタと電流分配回路のトランジスタとのレイアウトを示す配置図であり、図において、各フォールディングブロックＦＢ１〜ＦＢ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，Ｍ５−２と、電流分配回路２のトランジスタＭ５ｂとのレイアウト配置は、この図４に示したように配置されている。
【００２６】
このレイアウト配置では、各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，Ｍ５−２の２つのトランジスタの幾何学上の重心と、電流分配回路２のトランジスタＭ５ｂの幾何学上の重心とが皆同じ個所となる。したがって、位置に依存したプロセスばらつきの影響が全てのトランジスタで等しくなるため、各トランジスタのサイズおよびしきい値電圧等の電気特性の差がより小さくなる。その結果、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）中では、各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５−１，Ｍ５−２により生成される電流値と、電流分配回路２のバイアス電流Ｉｂｉａｓ１がより精度良く一致する。
したがって、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）の電気特性差がより小さくなり、その結果、インターポレーション回路の出力信号の精度劣化が低減されることにより、Ａ／Ｄ変換器の精度をより一層向上できる。
【００２７】
なお、上記実施の形態２では、各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタとして、Ｍ５−１，Ｍ５−２の２つのトランジスタを用いたものについて説明したが、電流源トランジスタとして、３つ以上のトランジスタを用いても良く、３つ以上のトランジスタの幾何学上の重心と、電流分配回路２のトランジスタＭ５ｂの幾何学上の重心とが皆同じ個所となるようにすれば、同様の効果を奏する。
【００２８】
実施の形態３．
図５はこの発明の実施の形態３によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
フォールディングブロックＦＢ１の電流分配回路２において、Ｍ５ｂ−１，Ｍ５ｂ−２はトランジスタである。各フォールディングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２は、電流分配回路１により生成されるバイアス電流Ｉｂｉａｓ１を基にバイアス電圧Ｖｂｉａｓ２を生成し、各フォールディングブロックＦＢ１〜ＦＢ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）に供給する。各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，Ｍ５−２では、バイアス電圧Ｖｂｉａｓ２を用いてバイアス電流Ｉｂｉａｓ１と等しい電流を生成する。
その他の構成については、実施の形態２と同等である。
【００２９】
図６はこの発明の実施の形態３による差動アンプの電流源トランジスタと電流分配回路のトランジスタとのレイアウトを示す配置図であり、図において、各フォールディングブロックＦＢ１〜ＦＢ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，Ｍ５−２と、電流分配回路２のトランジスタＭ５ｂ−１，Ｍ５ｂ−２とのレイアウト配置は、この図６に示したように配置されている。
【００３０】
このレイアウト配置では、各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，Ｍ５−２の２つのトランジスタの幾何学上の重心と、電流分配回路２のトランジスタＭ５ｂ−１，Ｍ５ｂ−２の２つのトランジスタの幾何学上の重心とが皆同じ個所となる。したがって、位置に依存したプロセスばらつきの影響が全てのトランジスタで等しくなるため、各トランジスタのサイズおよびしきい値電圧等の電気特性の差がより小さくなる。その結果、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）中では、各差動アンプＡＭＰｉ（ｉ＝１，２，３，４，５）の電流源トランジスタＭ５−１，Ｍ５−２により生成される電流値と、電流分配回路２のバイアス電流Ｉｂｉａｓ１がより精度良く一致する。
したがって、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）の電気特性差がより小さくなり、その結果、インターポレーション回路の出力信号の精度劣化が低減されることにより、Ａ／Ｄ変換器の精度をより一層向上できる。
【００３１】
なお、上記実施の形態３では、電流分配回路２トランジスタとして、トランジスタＭ５ｂ−１，Ｍ５ｂ−２の２つのトランジスタを用いたものについて説明したが、トランジスタとして、３つ以上のトランジスタを用いても良く、電流源トランジスタＭ５−１，Ｍ５−２の２つのトランジスタの幾何学上の重心と、３つ以上のトランジスタの幾何学上の重心とが皆同じ個所となるようにすれば、同様の効果を奏する。
【００３２】
実施の形態４．
図７はこの発明の実施の形態４によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
電流分配回路１において、Ｍ５Ｃ−１，２，３，４は、トランジスタＭ５ｄと共にカレントミラー回路を構成するトランジスタである。また、Ｍ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄは、トランジスタＭ５ｄと共にカレントミラー回路を構成するトランジスタである。このように、トランジスタＭ５Ｃ−１，２，３，４にトランジスタＭ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄを並列接続したものである。
電流分配回路１の各トランジスタＭ５Ｃ−１，２，３，４およびトランジスタＭ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄは、バイアス回路から供給されるバイアス電圧Ｖｂｉａｓを基に、バイアス電流Ｉｂｉａｓ１を生成して分配する。
また、各フォールディングブロックＦＢ１〜ＦＢ４中の各々の電流分配回路２は、電流分配回路１により生成されるバイアス電流Ｉｂｉａｓ１を基にバイアス電圧Ｖｂｉａｓ２を生成し、各フォールディングブロックＦＢ１〜ＦＢ４中の各差動アンプＡＭＰｉ（ｉ＝１〜５）に供給する。各差動アンプＡＭＰｉ（ｉ＝１〜５）の電流源トランジスタＭ５−１，Ｍ５−２では、バイアス電圧Ｖｂｉａｓ２を用いてバイアス電流Ｉｂｉａｓ１と等しい電流を生成する。
その他の構成については、実施の形態３と同等である。
【００３３】
図８はこの発明の実施の形態４による電流分配回路のトランジスタのレイアウトを示す配置図であり、図において、電流分配回路１のトランジスタＭ５Ｃ−１，２，３，４と、トランジスタＭ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄとのレイアウト配置は、この図８に示したように配置されている。
【００３４】
このレイアウト配置では、電流分配回路１のトランジスタＭ５Ｃ−ｊおよびトランジスタＭ５Ｃ−ｊｄ（ｊ＝１，２，３，４）の２つのトランジスタの幾何学上の重心が皆同じ個所となる。したがって、位置に依存したプロセスばらつきの影響が全てのトランジスタで等しくなるため、各トランジスタのサイズおよびしきい値電圧等の電気特性の差がより小さくなる。その結果、トランジスタ対（トランジスタＭ５Ｃ−ｊおよびトランジスタＭ５Ｃ−ｊｄ（ｊ＝１，２，３，４））により生成されるバイアス電流Ｉｂｉａｓ１がより精度良く一致する。
したがって、各フォールディングブロックＦＢｊ（ｊ＝１，２，３，４）の電気特性差がより小さくなり、その結果、インターポレーション回路の出力信号の精度劣化が低減されることにより、Ａ／Ｄ変換器の精度をより一層向上できる。
【００３５】
なお、上記実施の形態４では、電流分配回路１のトランジスタとして、トランジスタＭ５Ｃ−ｊおよびトランジスタＭ５Ｃ−ｊｄ（ｊ＝１，２，３，４）の２つのトランジスタを並列接続したものについて説明したが、トランジスタとして、３つ以上のトランジスタを並列接続しても良く、３つ以上のトランジスタの幾何学上の重心が皆同じ個所となるようにすれば、同様の効果を奏する。
【００３６】
【発明の効果】
以上のように、この発明によれば、バイアス回路から供給されるバイアス電圧に基づいてバイアス電流を生成して分配する第１の電流分配回路と、複数のフォールディングブロックの各々のブロック中に配置され、第１の電流分配回路から供給されるバイアス電流に基づいてバイアス電圧を生成して、当該ブロック中に配置された複数の差動アンプに供給する第２の電流分配回路とを備え、各フォールディングブロックにおける複数の差動アンプの電流源トランジスタの幾何学上の重心と第２の電流分配回路のトランジスタの幾何学上の重心とが同一になるように配置するように構成したので、フォールディングブロック中に複数の差動アンプと共に第２の電流分配回路を配置したので、複数の差動アンプおよび第２の電流分配回路のトランジスタにおける距離に依存したプロセスばらつきは小さくなり、各差動アンプにより生成される電流値を第２の電流分配回路に供給されるバイアス電流にほぼ等しくすることができる。
また、複数の差動アンプの電流源トランジスタの幾何学上の重心と第２の電流分配回路のトランジスタの幾何学上の重心とが同一になるように配置したので、配置位置に依存したプロセスばらつきの影響が全てのトランジスタで等しくなるため、各差動アンプにより生成される電流値を第２の電流分配回路に供給されるバイアス電流に、より精度良く等しくすることができる。
したがって、各フォールディングブロックの電気特性差が小さくなり、その結果、インタポレーション回路の出力信号の精度劣化が低減されることにより、フォールディング型Ａ／Ｄ変換器の精度を向上させることができる効果がある。
【００３７】
この発明によれば、第１の電流分配回路の複数のトランジスタの幾何学上の重心が同一になるように配置するように構成したので、配置位置に依存したプロセスばらつきの影響が全てのトランジスタで等しくなるため、バイアス電圧に基づいて生成される各バイアス電流を、より精度良く等しくすることができる効果がある。
【００３８】
この発明によれば、第１の電流分配回路を、バイアス回路の近傍に配置するように構成したので、バイアス回路および第１の電流分配回路の個々の部品における距離に依存したプロセスばらつきは小さくなり、バイアス電圧に基づいて生成される各バイアス電流をさらに等しくすることができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
【図２】この発明の実施の形態２によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
【図３】この発明の実施の形態２による差動アンプの詳細を示す回路図である。
【図４】この発明の実施の形態２による差動アンプの電流源トランジスタと電流分配回路のトランジスタとのレイアウトを示す配置図である。
【図５】この発明の実施の形態３によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
【図６】この発明の実施の形態３による差動アンプの電流源トランジスタと電流分配回路のトランジスタとのレイアウトを示す配置図である。
【図７】この発明の実施の形態４によるフォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
【図８】この発明の実施の形態４による電流分配回路のトランジスタのレイアウトを示す配置図である。
【図９】従来のＡ／Ｄ変換器を示す概略図である。
【図１０】主要回路ＡＤＣの詳細を示すブロック構成図である。
【図１１】様々な分解能のＡ／Ｄ変換器についてコンパレータ群１中のコンパレータ数、コンパレータ群２中のコンパレータ数Ｍ、およびフォールディングブロック群中のフォールディングアンプ数Ｎの組合せの例を示す表図である。
【図１２】分解能５ビットの主要回路ＡＤＣの詳細を示すブロック構成図である。
【図１３】コースＡ／Ｄ変換用回路ブロックＢ１を示すブロック構成図である。
【図１４】アナログ入力Ｖｉｎに対するコンパレータ群１、プリエンコーダ、およびエンコーダの出力パターンを示す表図である。
【図１５】ファインＡ／Ｄ変換用回路ブロックＢ２を示すブロック構成図である。
【図１６】アナログ信号処理および補間によって生成された信号波形を示す波形図である。
【図１７】インタポレーション回路を示す回路図である。
【図１８】アナログ入力Ｖｉｎに対するコンパレータ群２、プリエンコーダ、およびエンコーダの出力パターンを示す表図である。
【図１９】分解能６ビットの主要回路ＡＤＣの詳細を示すブロック構成図である。
【図２０】フォールディングブロック群の詳細を示すブロック構成図である。
【図２１】フォールディングブロックの詳細を示す回路図である。
【図２２】差動アンプの詳細を示す回路図である。
【図２３】フォールディングブロック群およびバイアス回路のレイアウトを示す配置図である。
【図２４】バイアス回路と差動アンプを示す回路図である。
【符号の説明】
１電流分配回路（第１の電流分配回路）、２電流分配回路（第２の電流分配回路）、ＡＭＰｉ差動アンプ、ＦＢ１〜ＦＢ４フォールディングブロック、Ｍ５，Ｍ５−１，Ｍ５−２電流源トランジスタ、Ｍ３，Ｍ４，Ｍ５ｂ，Ｍ５ｂ−１，Ｍ５ｂ−２，Ｍ５Ｃ−１，２，３，４，Ｍ５Ｃ−１ｄ，２ｄ，３ｄ，４ｄ，Ｍ５ｄトランジスタ、ｒ１，ｒ２抵抗。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a folding A / D converter having the following features.
-The basic circuit has a folding & interpolation architecture.
A component circuit that performs conversion from an analog signal to a digital signal (hereinafter referred to as “A / D conversion”) includes a folding circuit and a bias circuit for the folding circuit.
[0002]
[Prior art]
The folding A / D converter performs the A / D converter by dividing the A / D conversion into two systems of course and fine.
FIG. 9 is a schematic diagram showing a conventional A / D converter, and FIG. 10 is a block diagram showing details of a main circuit ADC. In the A / D converter shown in FIG. 9, the main circuit ADC has the configuration shown in FIG. In this A / D converter, X-bit A / D conversion is divided into two systems of coarse Y bits and fine Z bits (X = Y + Z).
The coarse A / D conversion circuit block B1 in FIG. 10 is a portion that performs coarse Y-bit A / D conversion, and the fine A / D conversion circuit block B2 performs fine Z-bit A / D conversion. Part.
In each circuit block B1, B2, A / D conversion is performed using the analog input Vin and the reference voltages Vref1, 2, 3,..., N or Vref′1, 2, 3,. I do.
FIG. 11 is a table showing examples of combinations of the number of comparators in the comparator group 1, the number M of comparators in the comparator group 2, and the number N of folding amplifiers in the folding block group for A / D converters with various resolutions. .
[0003]
FIG. 12 is a block diagram showing details of the main circuit ADC having a resolution of 5 bits. The basic operation of the folding type A / D converter will be described by taking the A / D converter shown in FIG. 12 as an example.
FIG. 13 is a block configuration diagram showing the coarse A / D conversion circuit block B1, and only the coarse A / D conversion circuit block B1 is extracted from the configuration shown in FIG.
In the comparator group 1, the analog input Vin and the reference voltage Vref'1, 2, 3 are compared in size. The comparator CMP is
1) When the analog input Vin is larger than the reference voltage Vref′i (i = 1, 2, 3), H is output,
2) When the analog input Vin is smaller than the reference voltage Vref′i (i = 1, 2, 3), L is output.
In response to the output of the comparator group 1, a pre-encoder and an encoder generate a digital code.
FIG. 14 is a table showing output patterns of the comparator group 1, the pre-encoder, and the encoder with respect to the analog input Vin.
[0004]
FIG. 15 is a block diagram showing the fine A / D conversion circuit block B2. Only the fine A / D conversion circuit block B1 is extracted from the configuration shown in FIG.
In the folding block group, analog signal processing is performed using each of the analog input Vin and the reference voltage Vrefj (j = 1, 2, 3,..., 10), and the outputs FBout [K] P and FBout [K ] N ([K] = 1, 2) are interpolated by the interpolation circuit, and new signals INTout [M] P and INTout [M] N ([M] = 2, 3, 4, 6, 7, 8) is generated.
FIG. 16 is a waveform diagram showing signal waveforms generated by analog signal processing and interpolation. The signals in the folding circuit are differential signals, and the output signals FBout1N and FBout2N are complementary to the output signals FBout1P and FBout2P, respectively. Signal. Similarly, the output signals INTout2N, INTout3N, INTout4N, INTout6N, INTout7N, INTout8N are complementary signals of the output signals INTout2P, INTout3P, INTout4P, INTout6P, INTout7P, INTout8P, respectively.
[0005]
FIG. 17 is a circuit diagram showing an interpolation circuit. The outputs INTout [M] P and INTout [M] N ([M] = 2, 3, 4, 6, 7, 8) of the interpolation circuit are As shown in FIG. 17, each signal is interpolated based on outputs FBout1P and FBout1N of folding block FB1 and outputs FBout2P and FBout2N of folding block FB2. For example, the voltage V (INTout1P) of the output INTout1P of the interpolation circuit is

The value represented by Here, V (FBout1P) is the voltage of the output FBout1P of the folding block FB1, and V (FBout2P) is the voltage of the output FBout2P of the folding block FB2.
[0006]
For this reason, the accuracy of each output signal of the interpolation circuit largely depends on the accuracy of the output signal of the underlying folding block. If there is a difference in electrical characteristics between the folding blocks FB1 and FB2, the accuracy of the output of the interpolation circuit is greatly degraded due to the difference. For example, when the offset voltage ΔVoff occurs in the folding block FB2, since the offset voltage ΔVoff is added to the voltage V (Fbout2P) of the output Fbout2P, the voltage V ′ (INTout1P) of the output INTout1P of the previous interpolation circuit is

And an error occurs from the ideal voltage value by (1/4) × ΔVoff.
[0007]
In the comparator group 2, each combination is compared by using complementary output signals of the interpolation circuit. That is, the comparator CMPD is
1) When FBout [K] P ([K] = 1, 2) is larger than FBout [K] N ([K] = 1, 2), or INTout [M] P ([M] = 2, 3, 4, 6, 7, 8) is greater than INTout [M] N ([M] = 2, 3, 4, 6, 7, 8), H is output,
2) When FBout [K] P ([K] = 1, 2) is smaller than FBout [K] N ([K] = 1, 2), or INTout [M] P ([M] = 2, 3, When 4,6,7,8) is smaller than INTout [M] N ([M] = 2,3,4,6,7,8), L is output.
Upon receiving the output of the comparator group 2, a digital code is generated by a pre-encoder and an encoder.
FIG. 18 is a table showing output patterns of the comparator group 2, the pre-encoder, and the encoder with respect to the analog input Vin.
[0008]
In FIG. 12, the 2-bit digital output of the coarse A / D conversion circuit block B1 and the 3-bit digital output of the fine A / D conversion circuit block B2 are combined into a 5-bit digital output. At that time, if necessary, error correction of the coarse A / D conversion output is performed using the fine A / D conversion output. Since this error correction is not related to the present invention, a detailed description thereof will be omitted.
[0009]
FIG. 19 is a block diagram showing the details of a main circuit ADC having a resolution of 6 bits, and the problem of the prior art will be described with the A / D converter shown in FIG. 19 as an example.
FIG. 20 is a block configuration diagram showing details of the folding block group, which is composed of four folding blocks FB1 to FB4.
FIG. 21 is a circuit diagram showing details of the folding block, and each of the folding blocks FB1 to FB4 includes five differential amplifiers AMPi (i = 1, 2, 3, 4, 5).
FIG. 22 is a circuit diagram showing details of the differential amplifier, in which r1 and r2 are resistors, M3 and M4 are transistors, and M5 is a current source transistor. Each differential amplifier AMPi (i = 1, 2, 3, 4, 5) is configured as shown in FIG.
FIG. 23 is a layout diagram showing the layout of the folding block group and the bias circuit. In the bias circuit, Ibias is a bias current, Vbias is a bias voltage, and M5b is a transistor. A bias voltage Vbias is supplied from the bias circuit to the folding blocks FB1 to FB4 through the signal line L. In the conventional circuit configuration, the folding block group and the bias circuit have the layout arrangement shown in FIG. 23, and the bias circuit is arranged at a position away from the folding block group or at one end of the folding block group. Is done.
[0010]
In the bias circuit, the bias voltage Vbias generated based on the bias current Ibias is supplied to the current source transistor M5 of each differential amplifier AMPi (i = 1, 2, 3, 4, 5) of the folding block group through the signal line L. Communicated. The current source transistor M5 generates a current based on the bias voltage Vbias. The current value at that time should be equal to the bias current Ibias when the current source transistor M5 and the transistor M5b have the same electrical characteristics such as the size and threshold voltage.
Therefore, in order to equalize the electrical characteristics of the folding blocks FB1 to FB4, the current sources of the differential amplifiers AMPi (i = 1, 2, 3, 4, 5) of the folding blocks FB1 to FB4 of the folding block group. The current of the transistor M5 needs to be equal to the bias current Ibias. For this purpose, the electrical characteristics such as the size and threshold voltage of each of the current source transistor M5 of each differential amplifier and the transistor M5b of the bias circuit are set. It is essential to make them equal.
[0011]
However, in this circuit configuration and layout, since the positions of the current source transistor M5 and the transistor M5b are separated from each other in position, there is a difference in electrical characteristics such as size and threshold voltage due to process variations depending on the distance. Arise. As a result, since the current value generated by the current source transistor M5 of each differential amplifier based on the bias voltage Vbias differs from the bias current Ibias, a difference occurs in the electrical characteristics of the folding blocks FB1 to FB4. There is a problem that the accuracy of the output signal of the interpolation circuit is greatly degraded due to the difference.
[0012]
FIG. 24 is a circuit diagram showing the bias circuit and the differential amplifier, and only the bias circuit and the differential amplifier in FIG. 23 are extracted. The difference between the bias current Ibias and the current value Iamp of the differential amplifier will be described with reference to FIG. A bias current Ibias flowing through the current source transistor M5 of the bias circuit is expressed by the following approximate expression.
Ibias = (βbias / 2) × (Vbias−Vth bias)²... (3)
Here, βbias is a constant depending on the size of the transistor M5b, and Vth bias is a threshold voltage of the transistor M5b.
Therefore, the bias voltage Vbias is
Vbias = √ (2 × Ibias / βbias) + Vth bias (4)
It is expressed.
On the other hand, the current value Iamp flowing through the current source transistor M5 of the differential amplifier by the bias voltage Vbias is

It becomes. Here, βamp is a constant depending on the size of the current source transistor M5, and Vth amp is the threshold voltage of the current source transistor M5.
As shown in Expression (5), when the transistor M5b of the bias circuit and the current source transistor M5 of the differential amplifier have the same size and threshold voltage, the current value Iamp and the current Ibias are equal.
[0013]
[Problems to be solved by the invention]
Since the conventional folding A / D converter is configured as described above, the size and threshold voltage of the bias circuit transistor M5b and the differential amplifier current source transistor M5 are reduced due to process variations and the like. When a difference occurs, a difference occurs between the current value Iamp and the current Ibias.
Further, when the size and threshold voltage value of the current source transistor M5 of each differential amplifier AMPi (i = 1, 2, 3, 4, 5) of each folding block FB1 to FB4 varies, each differential There is a problem in that the current value of the amplifier varies, and as a result, the electric characteristics of the folding blocks FB1 to FB4 vary, and the accuracy of the output signal of the interpolation circuit is greatly deteriorated due to the difference.
[0014]
The present invention has been made to solve the above-described problems. Folding reduces the deterioration of the accuracy of the output signal of the interpolation circuit and reduces the accuracy by reducing the variation in the electrical characteristics of the folding block. An object is to obtain a type A / D converter.
[0015]
[Means for Solving the Problems]
A folding type A / D converter according to the present invention includes a first current distribution circuit that generates and distributes a bias current based on a bias voltage supplied from a bias circuit, and each of the plurality of folding blocks. A second current distribution circuit that is arranged and generates a bias voltage based on the bias current supplied from the first current distribution circuit and supplies the bias voltage to a plurality of differential amplifiers arranged in the block, In each folding block, the geometric centroids of the current source transistors of the plurality of differential amplifiers and the geometric centroids of the transistors of the second current distribution circuit are arranged to be the same.
[0016]
The folding A / D converter according to the present invention is arranged such that the geometric centers of gravity of the plurality of transistors of the first current distribution circuit are the same.
[0017]
In the folding A / D converter according to the present invention, the first current distribution circuit is disposed in the vicinity of the bias circuit.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below.
Embodiment 1 FIG.
FIG. 1 is a layout diagram showing a layout of a folding block group and a bias circuit according to the first embodiment of the present invention. FIG. 1 shows a layout of a folding block group and a bias circuit of the main circuit ADC having a resolution of 6 bits shown in FIG. In the bias circuit, M5d is a transistor, Vbias is a bias voltage, and Ibias is a bias current.
In addition, a current distribution circuit (first current distribution circuit) 1 is provided in the vicinity of the bias circuit. In the current distribution circuit 1, M5C-1, 2, 3, and 4 constitute a current mirror circuit together with the transistor M5d. Transistor. The transistors M5C-1, 2, 3, and 4 of the current distribution circuit 1 are connected to the bias current Ibias based on the bias voltage Vbias supplied from the bias circuit. 1 is generated and distributed.
Further, each of the folding blocks FB1 to FB4 includes a current distribution circuit (second current distribution circuit) 2 in each block. In the current distribution circuit 2, Vbias is provided. 2 is a bias voltage, and M5b is a transistor. In the folding block FB1, AMPi (i = 1 to 5) is a differential amplifier, and in the differential amplifier AMP1, M5 is a current source transistor. Each current distribution circuit 2 in each of the folding blocks FB1 to FB4 has a bias current Ibias generated by the current distribution circuit 1. 1 based on bias voltage Vbias 2 is supplied to each differential amplifier AMPi (i = 1 to 5) in each of the folding blocks FB1 to FB4. In the current source transistor M5 of each differential amplifier AMPi (i = 1 to 5), the bias voltage Vbias 2 for bias current Ibias A current equal to 1 is generated.
[0019]
In the layout arrangement of the first embodiment, since the position of the transistor M5d of the bias circuit and the transistors M5C-1, 2, 3, and 4 of the current distribution circuit 1 are very close, the process variation depending on the distance is reduced. The difference in electrical characteristics such as the size and threshold voltage of each transistor is small. As a result, the bias currents generated by the transistors M5C-1, 2, 3, and 4 based on the bias voltage Vbias are substantially equal, and Ibias 1
[0020]
Each current distribution circuit 2 in each folding block FB1 to FB4 has a bias current Ibias. 1 based on bias voltage Vbias 2 is supplied to each differential amplifier AMPi (i = 1 to 5) in each of the folding blocks FB1 to FB4, and the bias voltage is applied to the current source transistor M5 of each differential amplifier AMPi (i = 1 to 5). Vbias 2 is used to generate the current.
At that time, the transistors M5b of the respective current distribution circuits 2 in the respective folding blocks FB1 to FB4 are separated from each other. Therefore, due to process variations depending on the distance, the electrical characteristics such as the size and threshold voltage of each transistor. There will be a difference.
[0021]
That is, the bias voltage Vbias generated by each current distribution circuit 2 in each folding block FB1 to FB4. 2 1, 2, 3, 4

It becomes. Where βb2 j (j = 1, 2, 3, 4) is a constant depending on the size of the transistor M5b of the current distribution circuit 2 of each folding block FBj (j = 1, 2, 3, 4), and Vth b2 j (j = 1, 2, 3, 4) is a threshold voltage of the current distribution circuit 2 of each folding block FBj (j = 1, 2, 3, 4).
When there is a difference in the electrical characteristics such as the size and threshold voltage of the transistor M5b of each folding block FBj due to process variations, the bias voltage generated by each current distribution circuit 2 as shown in Expression (6) Vbias A difference occurs in the value of 2.
[0022]
However, in each folding block FBj (j = 1, 2, 3, 4), the current source transistor M5 of each differential amplifier AMPi (i = 1, 2, 3, 4, 5) and the transistor of the current distribution circuit 2 Since the position of M5b is very close, the process variation depending on the distance is small, and the difference in electrical characteristics such as the size and threshold voltage of each transistor is small. As a result, in each folding block FBj (j = 1, 2, 3, 4), the current value generated by the current source transistor M5 of each differential amplifier is equal to each folding block FBj (j = 1, 2, 3). 4) The bias current Ibias of the current distribution circuit 2 in FIG. Approximately equal to 1.
[0023]
That is, the current Iamp generated by the current source transistor M5 of each differential amplifier AMPi (i = 1, 2, 3, 4, 5) in each folding block FBj (j = 1, 2, 3, 4). j is

It is expressed. A current source transistor M5 of each differential amplifier AMPi (i = 1, 2, 3, 4, 5) in each folding block FBj (j = 1, 2, 3, 4), a transistor M5b of the current distribution circuit 2, and Since the difference in electrical characteristics such as the size and threshold voltage is substantially equal, the current Iamp generated by the current source transistor M5 of each differential amplifier AMPi (i = 1, 2, 3, 4, 5) j is the bias current Ibias Approximately equal to 1.
Therefore, the electric characteristic difference between the folding blocks FBj (j = 1, 2, 3, 4) is reduced, and as a result, the accuracy deterioration of the output signal of the interpolation circuit is reduced, thereby the A / D converter. Accuracy can be improved.
[0024]
Embodiment 2. FIG.
FIG. 2 is a layout diagram showing the layout of the folding block group and the bias circuit according to the second embodiment of the present invention.
In the differential amplifier AMP1 of the folding block FB1, M5-1 and M5-2 are current source transistors. Each current distribution circuit 2 in each of the folding blocks FB1 to FB4 has a bias current Ibias generated by the current distribution circuit 1. 1 based on bias voltage Vbias 2 is supplied to each differential amplifier AMPi (i = 1 to 5) in each of the folding blocks FB1 to FB4. The bias voltage Vbias is applied to the current source transistors M5-1 and M5-2 of each differential amplifier AMPi (i = 1 to 5). 2 for bias current Ibias A current equal to 1 is generated.
Other configurations are the same as those in the first embodiment.
[0025]
FIG. 3 is a circuit diagram showing details of the differential amplifier according to the second embodiment of the present invention. In the figure, r1 and r2 are resistors, M3 and M4 are transistors, and M5-1 and M5-2 are current source transistors. is there. Each differential amplifier AMPi (i = 1, 2, 3, 4, 5) is configured as shown in FIG.
FIG. 4 is a layout diagram showing the layout of the current source transistors of the differential amplifier and the transistors of the current distribution circuit according to the second embodiment of the present invention. In the figure, each differential amplifier AMPi in each of the folding blocks FB1 to FB4 is shown. The layout arrangement of the current source transistors M5-1 and M5-2 (i = 1 to 5) and the transistor M5b of the current distribution circuit 2 is as shown in FIG.
[0026]
In this layout arrangement, the geometric gravity center of the two transistors of the current source transistors M5-1 and M5-2 of each differential amplifier AMPi (i = 1 to 5) and the geometry of the transistor M5b of the current distribution circuit 2 are arranged. The upper center of gravity is the same location. Therefore, the influence of the process variation depending on the position becomes equal in all the transistors, so that the difference in electrical characteristics such as the size and threshold voltage of each transistor becomes smaller. As a result, in each folding block FBj (j = 1, 2, 3, 4), current source transistors M5-1, M5-2 of each differential amplifier AMPi (i = 1, 2, 3, 4, 5). And the bias current Ibias of the current distribution circuit 2 1 matches more accurately.
Therefore, the electric characteristic difference of each folding block FBj (j = 1, 2, 3, 4) becomes smaller, and as a result, the accuracy deterioration of the output signal of the interpolation circuit is reduced, thereby A / D conversion. The accuracy of the vessel can be further improved.
[0027]
In the second embodiment, the current source transistor using two transistors M5-1 and M5-2 is described as the current source transistor of each differential amplifier AMPi (i = 1 to 5). More than two transistors may be used as long as the geometric centroid of the three or more transistors and the geometric centroid of the transistor M5b of the current distribution circuit 2 are all at the same location. Have the same effect.
[0028]
Embodiment 3 FIG.
FIG. 5 is a layout diagram showing the layout of the folding block group and bias circuit according to the third embodiment of the present invention.
In the current distribution circuit 2 of the folding block FB1, M5b-1 and M5b-2 are transistors. Each current distribution circuit 2 in each of the folding blocks FB1 to FB4 has a bias current Ibias generated by the current distribution circuit 1. 1 based on bias voltage Vbias 2 is supplied to each differential amplifier AMPi (i = 1 to 5) in each of the folding blocks FB1 to FB4. The bias voltage Vbias is applied to the current source transistors M5-1 and M5-2 of each differential amplifier AMPi (i = 1 to 5). 2 for bias current Ibias A current equal to 1 is generated.
Other configurations are the same as those in the second embodiment.
[0029]
FIG. 6 is a layout diagram showing the layout of the current source transistors of the differential amplifier and the transistors of the current distribution circuit according to the third embodiment of the present invention. In the figure, each differential amplifier AMPi in each of the folding blocks FB1 to FB4 is shown. The layout arrangement of the current source transistors M5-1 and M5-2 (i = 1 to 5) and the transistors M5b-1 and M5b-2 of the current distribution circuit 2 are arranged as shown in FIG. Yes.
[0030]
In this layout arrangement, the geometric gravity center of the two transistors of the current source transistors M5-1 and M5-2 of each differential amplifier AMPi (i = 1 to 5) and the transistors M5b-1, The geometrical centroids of the two transistors of M5b-2 are all the same location. Therefore, the influence of the process variation depending on the position becomes equal in all the transistors, so that the difference in electrical characteristics such as the size and threshold voltage of each transistor becomes smaller. As a result, in each folding block FBj (j = 1, 2, 3, 4), current source transistors M5-1, M5-2 of each differential amplifier AMPi (i = 1, 2, 3, 4, 5). And the bias current Ibias of the current distribution circuit 2 1 matches more accurately.
Therefore, the electric characteristic difference of each folding block FBj (j = 1, 2, 3, 4) becomes smaller, and as a result, the accuracy deterioration of the output signal of the interpolation circuit is reduced, thereby A / D conversion. The accuracy of the vessel can be further improved.
[0031]
In the third embodiment, the description has been given of the case where the two transistors M5b-1 and M5b-2 are used as the current distribution circuit 2 transistors. However, three or more transistors may be used as the transistors. If the geometric center of gravity of the two transistors of the current source transistors M5-1 and M5-2 and the geometric center of gravity of three or more transistors are all at the same location, the same effect can be obtained. Play.
[0032]
Embodiment 4 FIG.
FIG. 7 is a layout diagram showing the layout of the folding block group and the bias circuit according to the fourth embodiment of the present invention.
In the current distribution circuit 1, M5C-1, 2, 3, and 4 are transistors that form a current mirror circuit together with the transistor M5d. M5C-1d, 2d, 3d, and 4d are transistors that form a current mirror circuit together with the transistor M5d. As described above, the transistors M5C-1d, 2d, 3d, and 4d are connected in parallel to the transistors M5C-1, 2, 3, and 4.
The transistors M5C-1, 2, 3, and 4 and the transistors M5C-1d, 2d, 3d, and 4d of the current distribution circuit 1 are bias current Ibias based on the bias voltage Vbias supplied from the bias circuit. 1 is generated and distributed.
In addition, each current distribution circuit 2 in each of the folding blocks FB1 to FB4 includes a bias current Ibias generated by the current distribution circuit 1. 1 based on bias voltage Vbias 2 is supplied to each differential amplifier AMPi (i = 1 to 5) in each of the folding blocks FB1 to FB4. The bias voltage Vbias is applied to the current source transistors M5-1 and M5-2 of each differential amplifier AMPi (i = 1 to 5). 2 for bias current Ibias A current equal to 1 is generated.
Other configurations are the same as those in the third embodiment.
[0033]
FIG. 8 is a layout diagram showing the layout of the transistors of the current distribution circuit according to the fourth embodiment of the present invention. In the figure, the transistors M5C-1, 2, 3, 4 of the current distribution circuit 1, and the transistors M5C-1d, The layout arrangement with 2d, 3d, and 4d is arranged as shown in FIG.
[0034]
In this layout arrangement, the geometric centroids of the two transistors, the transistor M5C-j and the transistor M5C-jd (j = 1, 2, 3, 4) of the current distribution circuit 1, are all at the same location. Therefore, the influence of the process variation depending on the position becomes equal in all the transistors, so that the difference in electrical characteristics such as the size and threshold voltage of each transistor becomes smaller. As a result, the bias current Ibias generated by the transistor pair (transistor M5C-j and transistor M5C-jd (j = 1, 2, 3, 4)). 1 matches more accurately.
Therefore, the electric characteristic difference of each folding block FBj (j = 1, 2, 3, 4) becomes smaller, and as a result, the accuracy deterioration of the output signal of the interpolation circuit is reduced, thereby A / D conversion. The accuracy of the vessel can be further improved.
[0035]
In the fourth embodiment, the transistor of the current distribution circuit 1 is described as the transistor M5C-j and the transistor M5C-jd (j = 1, 2, 3, 4) connected in parallel. As a transistor, three or more transistors may be connected in parallel, and the same effect can be obtained if the geometric centers of gravity of the three or more transistors are all at the same location.
[0036]
【The invention's effect】
As described above, according to the present invention, the first current distribution circuit that generates and distributes the bias current based on the bias voltage supplied from the bias circuit and each of the plurality of folding blocks are arranged. And a second current distribution circuit that generates a bias voltage based on the bias current supplied from the first current distribution circuit and supplies the bias voltage to a plurality of differential amplifiers arranged in the block. Since the geometric centroid of the current source transistors of the plurality of differential amplifiers in the block and the geometric centroid of the transistors of the second current distribution circuit are arranged to be the same, the folding block Since the second current distribution circuit is arranged together with the plurality of differential amplifiers, the transistors of the plurality of differential amplifiers and the second current distribution circuit are arranged. Process variations dependent on the distance in the static decreases, can be made substantially equal to the bias current supplied to the current value generated by the differential amplifier to the second current distribution circuit.
In addition, since the geometric centroids of the current source transistors of the plurality of differential amplifiers and the geometric centroids of the transistors of the second current distribution circuit are arranged to be the same, process variation depending on the arrangement position Therefore, the current value generated by each differential amplifier can be made equal to the bias current supplied to the second current distribution circuit with higher accuracy.
Therefore, the electrical characteristic difference between the folding blocks is reduced, and as a result, the accuracy degradation of the output signal of the interpolation circuit is reduced, thereby improving the accuracy of the folding A / D converter. is there.
[0037]
According to the present invention, the plurality of transistors of the first current distribution circuit are arranged so that the geometric centers of gravity are the same. Therefore, the influence of process variations depending on the arrangement position is affected by all the transistors. Therefore, the bias currents generated based on the bias voltage can be equalized with higher accuracy.
[0038]
According to the present invention, since the first current distribution circuit is arranged in the vicinity of the bias circuit, process variations depending on the distance in the individual components of the bias circuit and the first current distribution circuit are reduced. The bias currents generated based on the bias voltage can be further equalized.
[Brief description of the drawings]
FIG. 1 is a layout diagram showing a layout of a folding block group and a bias circuit according to a first embodiment of the present invention;
FIG. 2 is a layout diagram showing a layout of a folding block group and a bias circuit according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram showing details of a differential amplifier according to a second embodiment of the present invention.
FIG. 4 is an arrangement diagram showing a layout of a current source transistor of a differential amplifier and a transistor of a current distribution circuit according to a second embodiment of the present invention.
FIG. 5 is a layout diagram showing a layout of a folding block group and a bias circuit according to a third embodiment of the present invention.
FIG. 6 is a layout diagram showing a layout of a current source transistor of a differential amplifier and a transistor of a current distribution circuit according to a third embodiment of the present invention.
FIG. 7 is a layout diagram showing a layout of a folding block group and a bias circuit according to a fourth embodiment of the present invention.
FIG. 8 is a layout diagram showing a transistor layout of a current distribution circuit according to a fourth embodiment of the present invention;
FIG. 9 is a schematic diagram showing a conventional A / D converter.
FIG. 10 is a block diagram showing details of a main circuit ADC.
FIG. 11 is a table showing examples of combinations of the number of comparators in the comparator group 1, the number of comparators M in the comparator group 2, and the number N of folding amplifiers in the folding block group for A / D converters with various resolutions; is there.
FIG. 12 is a block configuration diagram showing details of a main circuit ADC having a resolution of 5 bits.
FIG. 13 is a block configuration diagram showing a coarse A / D conversion circuit block B1.
14 is a table showing output patterns of the comparator group 1, the pre-encoder, and the encoder with respect to an analog input Vin. FIG.
FIG. 15 is a block diagram showing a fine A / D conversion circuit block B2.
FIG. 16 is a waveform diagram showing signal waveforms generated by analog signal processing and interpolation.
FIG. 17 is a circuit diagram showing an interpolation circuit.
FIG. 18 is a table showing output patterns of the comparator group 2, the pre-encoder, and the encoder with respect to an analog input Vin.
FIG. 19 is a block diagram showing details of a main circuit ADC having a resolution of 6 bits.
FIG. 20 is a block configuration diagram showing details of a folding block group.
FIG. 21 is a circuit diagram showing details of a folding block.
FIG. 22 is a circuit diagram showing details of a differential amplifier.
FIG. 23 is a layout diagram showing a layout of a folding block group and a bias circuit.
FIG. 24 is a circuit diagram showing a bias circuit and a differential amplifier.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Current distribution circuit (1st current distribution circuit), 2 Current distribution circuit (2nd current distribution circuit), AMPi differential amplifier, FB1-FB4 folding block, M5, M5-1, M5-2 Current source transistor, M3, M4, M5b, M5b-1, M5b-2, M5C-1, 2,3,4, M5C-1d, 2d, 3d, 4d, M5d transistors, r1, r2 resistors.

Claims

A first current distribution circuit that generates and distributes a bias current based on a bias voltage supplied from the bias circuit, and is arranged in each of the plurality of folding blocks, and is supplied from the first current distribution circuit. A second current distribution circuit that generates a bias voltage based on the bias current and supplies the bias voltage to the plurality of differential amplifiers arranged in the block, and includes a plurality of differential amplifiers in the folding blocks. A folding type A / D converter, wherein the geometric center of gravity of the current source transistor and the geometric center of gravity of the transistor of the second current distribution circuit are arranged to be the same.

2. The folding A / D converter according to claim 1, wherein the plurality of transistors of the first current distribution circuit are arranged so that their geometric centers of gravity are the same.

3. The folding A / D converter according to claim 1, wherein the first current distribution circuit is disposed in the vicinity of the bias circuit.