JP3814488B2 - Negative booster circuit and nonvolatile semiconductor memory device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、電源電圧より負電圧の昇圧電圧を生成する負昇圧回路に関し、特に、不揮発性半導体記憶装置の昇圧電源回路に組み込まれた負昇圧回路と、その不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
不揮発性半導体記憶装置であるフラッシュメモリ、あるいはEEPROMは、単一電源化のためにオンチップで電源電圧の昇圧及び負電圧生成を行っており、書き込み、消去等に必要な電圧を供給する内部電圧発生回路が内蔵されている。この内部電圧発生回路は、半導体集積回路における電源電圧の低電圧化、省電力化に伴って、高効率化が求められている。
負昇圧回路の従来例としては、例えば、特開平11−265593号公報が挙げられる。
【0003】
図15は、従来の負昇圧回路の一構成例を示し、図16は負昇圧回路の入力クロック波形を示している。
図15において、M1〜M5はN型MOSトランジスタであり、C1〜C4は昇圧容量である。N型MOSトランジスタM1〜M5はそれぞれダイオード接続され、バックゲートをドレインに接続し、それらは直列接続されている。このトランジスタ列の一端であるN型MOSトランジスタM1のソースは接地電位VSSに、トランジスタ列の他端であるN型MOSトランジスタM5のドレインは負電圧出力端に接続されている。また、昇圧容量C1の一端はN型MOSトランジスタM1のドレインに接続され、その他端には昇圧クロックCLK1が入力される。昇圧容量C2の一端はN型MOSトランジスタM2のドレインに接続され、その他端には昇圧クロックCLK2が入力される。同様に昇圧容量C3は一端をN型MOSトランジスタM3のドレインに接続して、他端には昇圧クロックCLK1が入力され、昇圧容量C4は一端をN型MOSトランジスタM4のドレインに接続して、他端を昇圧クロックCLK2が入力される。
【0004】
このように構成された従来の負昇圧回路について、以下その動作を説明する。
入力端子には図16に示されるように、互いに逆相の昇圧クロックCLK1、CLK2が入力され、隣接する昇圧容量は、互いに逆相のクロックで駆動されている。例えば、一つのN型MOSトランジスタM2に着目して、昇圧クロックCLK1がL、昇圧クロックCLK2がHの場合、ノードN2はノードN1より高電位になり、ダイオード接続のN型MOSトランジスタM2が順バイアスとなって昇圧容量C2から昇圧容量C1の向きで電流が流れ、昇圧容量C1と昇圧容量C2との間で電荷の受け渡しが起こり、N型MOSトランジスタM2のドレインの電位が引き下げられる。それに対して、昇圧クロックCLK1がH、昇圧クロックCLK2がLの場合、ノードN2はノードN1より低電位になり、ダイオード接続のN型MOSトランジスタM2が逆バイアスとなるため電流は流れず、電荷の受け渡しは行なわれない。この電荷の受け渡しの動作が繰り返されることによりノードN2の電位は引き下げられる。つまり、従来の負昇圧回路は、各N型MOSトランジスタM1〜M5において上述したような動作が行なわれる結果、出力端子VBBから接地電位VSSより低電位、すなわち負電圧が出力されることとなる。
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来の負昇圧回路において、N型MOSトランジスタM1〜M5は、図17に示されるように、P型基板上にNウェルを形成して、さらにその中にPウェルを形成し、その上にトランジスタMiを形成する、トリプルウェル構造上に形成されており、この構成によりN型MOSトランジスタのバックゲートとドレインを接続することが可能となっている。
【0006】
しかし、このトリプルウェル構造においては図17に示した寄生NPNバイポーラトランジスタQiが内包されており、ベースとなるPウェルとエミッタとなるN型拡散層が順バイアスとなると、コレクタとなるNウェルの電源電圧VDDより電流が流れ込むことになる。これは、各ノードN1〜N4及び、出力電圧VBBの電位を上昇させることになり、負昇圧回路の効率が低下するという課題を有していた。
本発明は、上記課題を解消するためになされたものであり、昇圧効率を向上した負昇圧回路を提供することを目的とする。
【0007】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項1に記載の負昇圧回路は、直列接続された複数の昇圧セル列からなる昇圧セルを並行に2列備えた負昇圧回路であって、上記昇圧セルは一つあるいは複数のN型MOSトランジスタと、一つあるいは複数の昇圧容量とを備え、上記昇圧容量の一端には昇圧クロックが入力され、対面する上記昇圧セル列の昇圧セルには互いに逆相の昇圧クロックが入力され、上記昇圧セル内の少なくとも一つのN型MOSトランジスタのバックゲート端子を、対面する上記昇圧セル列の昇圧セルより1段後段の上記昇圧セルの出力端と接続するものである。
【0008】
また、本発明の請求項2に記載の負昇圧回路は、請求項1記載の負昇圧回路において、上記昇圧セル列の最終段セルは、ゲートとドレインとを接続したダイオード接続で、ソースを上記最終段セルの入力端に接続し、ドレインを上記負昇圧回路の出力端とした第1のN型MOSトランジスタと、ゲートとドレインとを接続したダイオード接続で、ソースを上記最終段セルの入力端に接続し、バックゲートをドレインに接続した第2のN型MOSトランジスタと、一端を上記第2のN型MOSトランジスタのドレインに接続し、他端を上記昇圧クロックの入力端とした昇圧容量とを備え、上記第2のN型MOSトランジスタのドレインをバックバイアス出力端とし、対面する上記昇圧セル列の1段前段の昇圧セル内のN型MOSトランジスタのバックゲート端子に該バックバイアス出力端を接続し、上記第1のN型MOSトランジスタのバックゲートを対面する上記昇圧セル列の最終段セルのバックバイアス出力端に接続するものである。
【0009】
また、本発明の請求項3に記載の負昇圧回路は、請求項1または請求項2に記載の負昇圧回路において、上記昇圧セルは、一つのN型MOSトランジスタと一つの昇圧容量とを備え、上記N型MOSトランジスタは、ゲートとドレインとを接続したダイオード接続で、ソースを上記昇圧セルの入力端、ドレインを上記昇圧セルの出力端、バックゲートをバックバイアス入力端とし、上記昇圧容量の一端を上記N型MOSトランジスタのドレインに接続し、他端を昇圧クロックの入力端としたものである。
【0010】
また、本発明の請求項4に記載の負昇圧回路は、請求項1または請求項2に記載の負昇圧回路において、上記昇圧セルは、第1のN型MOSトランジスタと第2のN型MOSトランジスタと、第1の昇圧容量と第2の昇圧容量とを備え、上記第1のN型MOSトランジスタは、ソースを上記昇圧セルの入力端とし、ドレインを上記昇圧セルの出力端とし、上記第2のN型MOSトランジスタは、その電流経路の一端を上記第1のN型MOSトランジスタのドレインと接続し、その電流経路の他端を上記第1のN型MOSトランジスタのゲートと接続し、上記第2のN型MOSトランジスタのゲートを上記第1のN型MOSトランジスタのソースと接続し、上記第1の昇圧容量は、その一端を上記第1のN型MOSトランジスタのドレインに接続し、他端を第1の昇圧クロック入力端とし、上記第2の昇圧容量は、その一端を上記第1のN型MOSトランジスタのゲートに接続し、他端を第2の昇圧クロック入力端としたものである。
【0011】
また、本発明の請求項5に記載の負昇圧回路は、請求項4記載の負昇圧回路において、上記昇圧セル列の初段の昇圧セルの入力端には、上記第1の昇圧クロック入力端に入力される昇圧クロックと逆位相の昇圧クロックが入力されるものである。
【0012】
また、本発明の請求項6に記載の負昇圧回路は、請求項4または請求項5に記載の負昇圧回路において、上記昇圧セルの第2の昇圧クロック入力端には、ブートストラップ回路を介して昇圧された昇圧クロックが入力されるものである。
【0013】
また、本発明の請求項7に記載の負昇圧回路は、請求項1ないし請求項6のいずれかに記載の負昇圧回路において、該負昇圧回路は、参照電圧に基づいて定められる検知電圧を求め、当該負昇圧回路から出力される負電圧と比較して、上記昇圧クロックを制御する昇圧クロック制御信号を出力する電圧検知回路を備えたものである。
【0014】
また、本発明の請求項8に記載の負昇圧回路は、請求項7記載の負昇圧回路において、上記電圧検知回路は、電源電位につながるカレントミラー回路と、ソースを接地電位に接続し、ドレインを上記カレントミラー回路の電流入力端に接続した第1のN型MOSトランジスタと、ゲートとドレインとを上記第1のN型MOSトランジスタのゲートに接続した第2のN型MOSトランジスタと、一端を当該負昇圧回路の負電圧出力端に接続し、他端を上記第2のN型MOSトランジスタのソースに接続し、直列接続された一つあるいは複数のダイオード接続のN型MOSトランジスタからなるトランジスタ列と、第1の入力端を上記第2のN型MOSトランジスタのドレインに接続し、第2の入力端に上記参照電圧を入力して、上記昇圧クロック制御信号を出力するコンパレータあるいは差動増幅回路とを備え、上記第1のN型MOSトランジスタ、上記第2のN型MOSトランジスタ、及び上記トランジスタ列のトランジスタサイズはいずれも同一なものである。
【0015】
また、本発明の請求項9に記載の負昇圧回路は、請求項7記載の負昇圧回路において、上記電圧検知回路は、電源電位につながるカレントミラー回路と、ソースを接地電位に接続し、ドレインを上記カレントミラー回路の電流入力端に接続した第1のN型MOSトランジスタと、ゲートとドレインとを上記第1のN型MOSトランジスタのゲートに接続した第2のN型MOSトランジスタと、一端を当該負昇圧回路の負電圧出力端に接続し、他端を上記第2のN型MOSトランジスタのソースに接続し、直列接続された一つあるいは複数のダイオード接続のN型MOSトランジスタからなるトランジスタ列と、上記トランジスタ列を構成するいずれかの上記N型MOSトランジスタのドレインに、一方の電流経路を接続し、他方の電流経路を当該負昇圧回路の負電圧出力端に接続した、一つあるいは複数の第3のN型MOSトランジスタと、上記検知電圧を選択する電圧選択信号のレベル変換を行い、上記第3のN型MOSトランジスタのゲートに出力する一つあるいは複数のレベルシフト回路と、第1の入力端を上記第2のN型MOSトランジスタのドレインに接続し、第2の入力端に参照電圧を入力して、上記昇圧クロック制御信号を出力するコンパレータあるいは差動増幅回路とを備え、上記第1のN型MOSトランジスタ、上記第2のN型MOSトランジスタ、及び上記トランジスタ列のトランジスタサイズはいずれも同一とし、当該負昇圧回路の負電圧出力端の電圧値を上記電圧選択信号により切り換えるものである。
【0016】
また、本発明の請求項10に記載の半導体集積回路は、請求項7ないし請求項8のいずれかに記載の負昇圧回路を備えた半導体集積回路であって、該半導体集積回路は、上記参照電圧によって上記負昇圧回路から入力される負電圧を制御し、所定の電圧値の負電圧を出力するレギュレータ回路を備えたものである。
【0017】
また、本発明の請求項11に記載の半導体集積回路は、請求項9に記載の負昇圧回路を備えた半導体集積回路であって、該半導体集積回路は、上記参照電圧及び電圧選択信号によって、該負昇圧回路から入力される所定の電圧値を制御し、該電圧値より高電位の負電圧を出力するレギュレータ回路を備えたものである。
【0018】
また、本発明の請求項12に記載の不揮発性半導体記憶装置は、負昇圧回路を備えた不揮発性半導体記憶装置であって、該負昇圧回路として、請求項6ないし請求項9のいずれかに記載の負昇圧回路を用いるものである。
【0019】
また、本発明の請求項13に記載の不揮発性半導体記憶装置は、負昇圧回路を備えた不揮発性半導体記憶装置であって、該負昇圧回路として、請求項10または請求項11に記載の半導体集積回路を用いるものである。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
(実施の形態1)
図1は本発明の実施の形態1による負昇圧回路の回路図である。
図1において、11〜14、21〜24は昇圧セル、15、25は最終段セルであり、M11〜M16、M21〜M26はN型MOSトランジスタであり、C11〜C15、C21〜C25は昇圧容量である。
【0021】
昇圧セル11〜14,21〜24は、ゲートとドレインとを接続したダイオード接続のN型MOSトランジスタM11〜M15,M21〜M26と、昇圧容量C11〜C15,C21〜C26とからなり、昇圧容量の一端をN型MOSトランジスタのドレインに接続し、N型MOSトランジスタのソースを昇圧セルの入力端、バックゲートをバックバイアス入力端とし、ドレインを昇圧セルの出力端、昇圧容量の他端を昇圧クロック入力端としている。
【0022】
昇圧セル11〜14と最終段セル15は、直列接続されて一方の昇圧セル列を形成しており、該昇圧セル列の入力端である昇圧セル11の入力端は接地電位VSSに接続し、該昇圧セル列の出力端となる最終段セル15の出力端を負電圧出力端と接続する。同様に、昇圧セル21〜24と最終段セル25は、直列接続されて他方の昇圧セル列を形成しており、該昇圧セル列の入力端である昇圧セル21の入力端は接地電位VSSに接続し、該昇圧セル列の出力端となる最終段セル25の出力端を負電圧出力端と接続する。
【0023】
そして、一方の昇圧セル列の奇数段目に該当する昇圧セル11,13及び最終段セル15の昇圧クロック入力端には昇圧クロックCLK1を入力し、偶数段目に該当する昇圧セル12,14の昇圧クロック入力端には昇圧クロックCLK2を入力する。また、他方の昇圧セル列の奇数段目に該当する昇圧セル21,23及び最終段セル25の昇圧クロック入力端には昇圧クロックCLK2を入力し、偶数段目に該当する昇圧セル22,24の昇圧クロック入力端には昇圧クロックCLK1を入力する。すなわち、この二つの昇圧セル列は、互いに逆相の昇圧クロックで動作することになる。
【0024】
バックバイアス入力端子は、対面する昇圧セル列の1段後段の昇圧セルの出力端と接続され、例えば、昇圧セル12のバックバイアス入力端は、昇圧セル23の出力端と接続される。
【0025】
最終段セル15は、ゲートとドレインとを接続し、バックゲートとドレインを接続したN型MOSトランジスタM15と、ゲートとドレインとを接続したダイオード接続のN型MOSトランジスタM16と、昇圧容量C15とからなり、最終段セル15の入力端はN型MOSトランジスタM15のソースと、N型MOSトランジスタM16のソースに接続され、昇圧容量C15の一端はN型MOSトランジスタM15のドレインに接続され、他端を最終段セル15の昇圧クロック入力端とし、N型MOSトランジスタM16のドレインを最終段セル15の出力端とし、N型MOSトランジスタM16のバックゲートを最終段セル15のバックバイアス入力端とし、N型MOSトランジスタM15のドレインをバックバイアス出力端としている。最終段セル15のバックバイアス入力端は、対面する昇圧セル列の最終段セル25のバックバイアス出力端に接続されている。なお、最終段セル25の構成については、最終段セル15の構成と同様であるので、説明を省略する。
【0026】
このように構成された負昇圧回路について、その動作を説明する。
図2は、本発明の実施の形態1による負昇圧回路の昇圧クロックの波形を示す図であり、図3は、一つの昇圧セルに注目して各ノードの電圧波形を示した負昇圧回路の電圧波形図である。
【0027】
本実施の形態1における負昇圧回路は、図2に示す互いに逆相の関係にある昇圧クロックCLK1、CLK2に従って動作するものであり、また図3に示す通り、昇圧セルの入力端(細線)と出力端(太線)については、上記昇圧クロックCLK1とCLK2により駆動されるため、図2の区間D2においては昇圧セルの入力端が高電位側ならば、その出力端は低電位側にあり、また区間D1においては昇圧セルの入力側が低電位側ならば、その出力端は高電位側にある。この時、昇圧セル内のダイオード接続したN型MOSトランジスタの働きにより、区間D1の間のみに電荷の移動が行われ、出力端の電位が下げられる。この動作が各段の昇圧セルで行われることにより、負電圧出力端には負昇圧回路の段数に比例した負電圧VBBが出力される。この動作は従来の負昇圧回路と同様であるが、本実施の形態1の負昇圧回路においては、一方の昇圧セル列のバックバイアス入力端に、対面する昇圧セル列の1段後段の昇圧セルの出力端が接続されているため、図3に示すようにN型MOSトランジスタのバックゲートはドレイン、ソースより常に低電位となり(点線)、従来の負昇圧回路の課題であった寄生バイポーラトランジスタの活性化が阻止されるものである。
【0028】
このように、本実施の形態1による負昇圧回路によれば、対をなす2列の昇圧セル列からなり、互いに逆相の昇圧クロックで動作し、昇圧セル内のN型MOSトランジスタのバックゲートを対面する昇圧セル列の1段後段の出力と接続したので、寄生バイポーラトランジスタの動作による電荷のロスを抑制することができ、昇圧効率の向上を図ることができる。
【0029】
(実施の形態2)
図4は本発明の実施の形態2による負昇圧回路の回路図であり、図5は負昇圧回路に入力される昇圧クロックの波形を示す図であり、図6は負昇圧回路の電圧波形図である。
【0030】
図4において、31〜34、41〜44は昇圧セル、35、45は最終段セルであり、M31〜M36、M51〜M56は第1のN型MOSトランジスタ、M41〜M44、M61〜M64は第2のN型MOSトランジスタであり、また、C31〜C35、C51〜C55は第1の昇圧容量、C41〜C44、C61〜C64は第2の昇圧容量である。
【0031】
各昇圧セルは、2つのN型MOSトランジスタと2つの昇圧容量とを備え、例えば昇圧セル31は、第1のN型MOSトランジスタであるN型MOSトランジスタM31のソースを昇圧セルの入力端に接続し、ドレインを昇圧セル31の出力端に接続し、第2のN型MOSトランジスタであるN型MOSトランジスタM41の電流経路の一端を昇圧セル31の出力端に接続し、電流経路の他端をN型MOSトランジスタM31のゲートに接続し、N型MOSトランジスタM41のゲートを昇圧セル31の入力端に接続し、第1の昇圧容量である昇圧容量C31は、その一端を昇圧セル31の出力端に接続し、他端を第1の昇圧クロック入力端とし、第2の昇圧容量である昇圧容量C41はその一端をN型MOSトランジスタM31のゲートに接続し、他端を第2の昇圧クロック入力端とし、N型MOSトランジスタM31とN型MOSトランジスタM41のバックゲートを互いに接続し、昇圧セル31のバックバイアス入力端としている。なお、その他の昇圧セルについては、上述した昇圧セル31と同じ構成であるので、説明を省略する。
【0032】
昇圧セル31〜34と最終段セル35は直列接続されて一方の昇圧セル列を形成し、昇圧セル列の入力端である昇圧セル31の入力端には昇圧クロックCLK2を入力し、昇圧セル列の出力端である最終段セル35の出力端を負電圧出力端と接続する。同様に、昇圧セル41〜44と最終段セル45は直列接続され他方の昇圧セル列を形成し、昇圧セル列の入力端である昇圧セル41の入力端を昇圧クロックCLK1の入力端と接続し、昇圧セル列の出力端である最終段セル45の出力端を負電圧出力端と接続する。
【0033】
さらに、一方の昇圧セル列の奇数段目の昇圧セル31,33,35における第1の昇圧容量C31,C33,C35の一端である第1の昇圧クロック入力端には昇圧クロックCLK1を入力し、第2の昇圧容量C41,C43の一端である第2の昇圧クロック入力端には昇圧クロックCLK3を入力し、偶数段目の昇圧セル32,34における第1の昇圧容量C32,C34の一端である第1の昇圧クロック入力端には昇圧クロックCLK2を入力し、第2の昇圧容量C42,C44の一端である第2の昇圧クロック入力端には昇圧クロックCLK4を入力している。また、もう一方の昇圧セル列の奇数段目の昇圧セル41,43,45における第1の昇圧容量C51,C53,C55の一端である第1の昇圧クロック入力端には昇圧クロックCLK2を入力し、第2の昇圧容量C61,C63の一端である第2の昇圧クロック入力端には昇圧クロックCLK4を入力し、偶数段目の昇圧セル42,44における第1の昇圧容量C52,C54の一端である第1の昇圧クロック入力端には昇圧クロックCLK1を入力し、第2の昇圧容量C62,C64の一端である第2の昇圧クロック入力端には昇圧クロックCLK3を入力する。すなわち、この二つの昇圧セル列は、互いに逆相の昇圧クロックで動作することになる。
【0034】
バックバイアス入力端は、対面する昇圧セル列の1段後段の昇圧セルの出力と接続され、例えば、昇圧セル32のバックバイアス入力端は、昇圧セル43の出力端と接続される。
【0035】
各最終段セル35,45は、上述した実施の形態1の負昇圧回路の最終段セルと同じ構成であり、例えば最終段セル35は、ゲートとドレインとを接続し、バックゲートとドレインとを接続したN型MOSトランジスタM35と、ゲートとドレインとを接続したダイオード接続のN型MOSトランジスタM36と昇圧容量C35とからなり、最終段セル35の入力端はN型MOSトランジスタM35のソースと、N型MOSトランジスタM36のソースとに接続され、昇圧容量C35の一端はN型MOSトランジスタM35のドレインに接続され、他端を最終段セル35の昇圧クロック入力端とし、N型MOSトランジスタM36のドレインを最終段セル35の出力端とし、N型MOSトランジスタM36のバックゲートを最終段セル35のバックバイアス入力端とし、N型MOSトランジスタM35のドレインをバックバイアス出力端としている。最終段セル35のバックバイアス入力端は、対面する昇圧セル列の最終段セル45のバックバイアス出力端に接続されている。なお、最終段セル45の構成については、最終段セル35の構成と同様であるので、説明を省略する。
【0036】
このように構成された負昇圧回路について、その動作を説明する。
本実施の形態2における負昇圧回路は、図5に示す4相の昇圧クロックCLK1、CLK2、CLK3、CLK4に従って動作するものであり、また図6に示す通り、昇圧セルの入力端(細線)と出力端(太線)は、互いに逆相の関係にある昇圧クロックCLK1と昇圧クロックCLK2により駆動されるため、図5の区間D6〜D8において昇圧セルの入力端が高電位側にあれば、昇圧セルの出力端は低電位側にあり、また区間D2〜D4において昇圧セルの入力端が低電位側にあれば、昇圧セルの出力端は高電位側にある。このとき、区間D3において、第2のN型MOSトランジスタと第2の昇圧容量の働きにより、第1のN型MOSトランジスタのゲート電位が上がり(一点鎖線)、第1のN型MOSトランジスタがオン状態となり電荷の移動が行われることにより、昇圧セルの出力端の電位が下げられる。この動作が各段の昇圧セルで行われ、負電圧出力端には負昇圧回路の段数に比例した負電圧VBBが出力される。
【0037】
このように、本実施の形態2による負昇圧回路によれば、2つのN型MOSトランジスタと2つの昇圧容量とを備えた、対をなす2列の昇圧セル列からなり、互いに逆相の昇圧クロックで動作し、昇圧セル内のN型MOSトランジスタのバックゲートを対面する昇圧セル列の1段後段の出力と接続したので、図6に示すようにN型MOSトランジスタのバックゲートはドレイン、ソースより常に低電位(点線)となり、寄生バイポーラトランジスタの活性化は阻止される実施の形態1の効果に加え、さらに、各昇圧セルにおける出力電圧の閾値電圧Vt分の降下をキャンセルすることができるため、同じ昇圧段数でより低電圧の負電圧VBBを得ることができる。
【0038】
(実施の形態3)
図7は本発明の実施の形態3による負昇圧回路の回路図であり、図8は負昇圧回路に入力される昇圧クロックの波形を示す図である。
図7において図4と同一符号は同一又は相当部分である。36,46はブートストラップ回路であり、昇圧クロックCLK3とCLK4はそれぞれブートストラップ回路36、ブートストラップ回路46を介して昇圧容量へ供給される。例えば、ブートストラップ回路36は、一方の昇圧セル列の奇数段目の昇圧セル31,33における第2の昇圧容量C41,C43の一端である第2の昇圧クロック入力端と、もう一方の昇圧セル列の偶数段目の昇圧セル42,44における第2の昇圧容量C62,C64の一端である第2の昇圧クロック入力端と接続されている。なお、ブートストラップ回路46の構成については、ブートストラップ回路36の構成と同様であるので、説明を省略する。
【0039】
このように構成された負昇圧回路について、その動作を説明する。
図8に示す通り、昇圧クロックCLK3、及び昇圧クロックCLK4を昇圧した昇圧クロックCLK3’、及びCLK4’を昇圧容量へ供給するので、各昇圧セルにおいて電荷移動の際のN型MOSトランジスタのゲート電圧が昇圧され、トランジスタの電流能力が高められ、その結果負昇圧回路全体としての電流供給能力が向上する。
【0040】
このように、本実施の形態3による負昇圧回路によれば、昇圧クロックをブートストラップ回路36、46を介して昇圧容量へ供給したので、電源電圧VDDの低電圧動作における負電圧出力の電流供給能力低下を補うことができる。すなわち、負昇圧回路の低電圧動作を可能にすることができる。
【0041】
(実施の形態4)
図9は本発明の実施の形態4による負昇圧回路のブロック図であり、図10は負昇圧回路に含まれる電圧検知回路の一具体例を示した回路図である。
図9において、51は負昇圧回路であり、52は負電圧チャージポンプ回路、53は昇圧クロック回路、54は電圧検知回路、55は参照電圧発生回路である。
【0042】
負昇圧回路51は昇圧クロック回路53と負電圧チャージポンプ回路52と電圧検知回路54とからなり、昇圧クロック回路53は昇圧クロックを負電圧チャージポンプ回路52へ出力するものであり、負電圧チャージポンプ52は負電圧VBBを出力するものである。電圧検知回路54は負電圧VBBと参照電圧Vrefとを入力とし、昇圧クロック制御信号CCPを昇圧クロック回路53へ出力する。参照電圧発生回路55は参照電圧Vrefを出力する。ここで、負電圧チャージポンプ回路52は、上述した実施の形態1〜3に示した負昇圧回路のうちのいずれかの構成を用いている。
【0043】
図10において、60はコンパレータあるいは差動増幅回路であり、MP1、MP2はP型MOSトランジスタ、MN1、MN2、MN21〜MN2nはN型MOSトランジスタである。
【0044】
P型MOSトランジスタMP1はソースを電源電位VDDに接続し、ゲートをドレインと接続し、P型MOSトランジスタMP2はソースを電源電位VDDに接続し、ゲートをP型MOSトランジスタMP1のドレインに接続し、P型MOSトランジスタMP1とP型MOSトランジスタMP2によりカレントミラー回路を形成している。
【0045】
N型MOSトランジスタMN1はソースを接地電位VSSに接続し、ドレインをP型MOSトランジスタMP1のドレインに接続しており、それぞれダイオード接続されたN型MOSトランジスタMN2,MN21〜MN2nは直列に接続されており、N型MOSトランジスタMN2のドレインはN型MOSトランジスタMN1のゲートとP型MOSトランジスタMP2のドレインに接続され、N型MOSトランジスタMN2nのソースは負昇圧回路51の負電圧出力VBBに接続されている。ここで、N型MOSトランジスタMN1及びN型MOSトランジスタMN21〜MN2nはN型MOSトランジスタMN2と同じサイズのトランジスタで構成されている。コンパレータ60は、第1の入力端をN型MOSトランジスタMN2のドレインに接続し、第2の入力端には参照電圧Vrefを入力し、昇圧クロック制御信号CCPを出力する。
【0046】
このように構成された負昇圧回路について、その動作を説明する。
電圧検知回路54は、負電圧VBBの電圧が参照電圧Vrefに基づいて定まる所定の検知電圧以下にあるかを検知し、その結果である昇圧クロック制御信号CCPを昇圧クロック回路53へ出力する。昇圧クロック回路53は、昇圧クロック制御信号CCPに従って、負電圧VBBが所定の検知電圧値以上の場合には昇圧クロックの出力を続け、負電圧VBBが所定の検知電圧値以下の場合には昇圧クロックの出力を停止して、負電圧チャージポンプ回路52の動作を停止させ負電圧VBBの電圧を制限する。この動作により、負昇圧回路51の負電圧VBBは所定の電圧値に保たれる。
【0047】
図10の電圧検知回路54において、P型MOSトランジスタMP1とP型MOSトランジスタMP2は、カレントミラー回路を形成し、このカレントミラー回路は、N型MOSトランジスタMN1の電流とN型MOSトランジスタMN2の電流とを等しくするように動作するため、N型MOSトランジスタMN1とN型MOSトランジスタMN2のゲート−ソース間の電圧は互いに等しくなる。N型MOSトランジスタMN1とN型トランジスタNM2は、互いのゲート同士を接続しているため、N型MOSトランジスタMN2のソース電位はN型MOSトランジスタMN1のソース電位、すなわち接地電位VSSと等しくなる。また、N型MOSトランジスタMN2とN型MOSトランジスタMN21〜MN2nは、ダイオード接続された同じサイズのN型MOSトランジスタであるため、N型MOSトランジスタMN21〜MN2nのゲート−ソース間電圧は、N型MOSトランジスタMN2と等しい。従って、N型MOSトランジスタMN2のドレインの電位vについてVBB=−nv、すなわちv=−VBB/nが成り立つ。この電位と参照電圧Vrefがコンパレータ60により比較され、昇圧クロック制御信号CCPが出力される。これにより、負昇圧回路51はVref=−VBB/nとなるように制御され、最終的に負電圧VBBは、VBB=−nVrefとなる。
【0048】
このように、本実施の形態4による負昇圧回路51によれば、電圧検知回路54により、負電圧VBBの電圧レベルを参照電圧Vrefに基づいて高精度に検知し、負荷チャージポンプ回路52に入力される昇圧クロックを制御することにより、負電圧VBBの電圧を精度良く制限することができるので、所定の負電圧出力を得ることができる。また、負電圧VBBの電圧を制御することで、素子耐圧以上の電圧が出力されないようにし、回路素子を保護することができる。
【0049】
(実施の形態5)
図11は本発明の実施の形態5による負昇圧回路のブロック図であり、図12は負昇圧回路に含まれる電圧検知回路の一具体例を示した回路図である。
図11において、図9と同一符号は同一又は相当部分である。56は電圧検知回路であり、電圧選択信号CVBBが入力されている点が図9と異なる。
【0050】
図12において、図10と同一符号は同一又は相当部分である。61及び62はレベルシフト回路であり、MN31、MN32はN型MOSトランジスタである。N型MOSトランジスタMN31は、ソースとバックゲートとを負電圧VBBに接続し、ドレインをN型MOSトランジスタMN2nのドレインと接続し、レベルシフト回路61は電圧選択信号CVBB1と負電圧VBBとを入力とし、その出力をN型MOSトランジスタMN31のゲートに与える。同様に、N型MOSトランジスタMN32は、ソースとバックゲートとを負電圧VBBに接続し、ドレインをN型MOSトランジスタMN2(n−1)のドレインと接続し、レベルシフト回路62は電圧選択信号CVBB2と負電圧VBBとを入力とし、その出力をN型MOSトランジスタMN32のゲートに与える。
【0051】
このように構成された負昇圧回路について、その動作を説明する。上述した実施の形態4と同様に、負昇圧回路51は電圧検知回路56が出力する昇圧クロック制御信号CCPに従い、昇圧クロック回路53が昇圧クロックの出力、停止を行い、負電圧チャージポンプ回路52の動作の停止が制御され、所定の電圧値に保たれた負電圧VBBを出力する。ここでは、前述した実施の形態4と相違する点について述べる。
【0052】
本実施の形態5における電圧検知回路56は、参照電圧Vrefに基づいて定められる複数種類の検知電圧をもち、そのうち一つの検知電圧を電圧選択信号CVBBに従って選択し、負電圧VBBの電圧が、選択された検知電圧値以下であるかどうかを検知し、その結果を昇圧クロック制御信号CCPとして昇圧クロック回路53へ出力する。これにより、負昇圧回路51は複数種類の電圧値より、電圧選択信号CVBBに従って選択された負電圧の出力を行うことができる。
図12に示す電圧検知回路56において、上述した図10の動作と同じ構成については説明を省略する。
【0053】
レベルシフト回路61、62は、それぞれ電圧選択信号CVBB1,CVBB2を受け、負電圧VBBをLOWレベルにレベル変換した電圧を出力する。N型MOSトランジスタMN31,MN32は、それぞれN型MOSトランジスタMN2n,MN2(n−1)のドレインと負電圧VBBとの間でスイッチの役割をもち、レベルシフト回路61,62の出力によって制御されている。例えば、CVBB1="L"(LOWレベル)、CVBB2="H"(HIGHレベル)の場合、レベルシフト回路61,62の出力はそれぞれVBB,VDDであり、N型MOSトランジスタMN31はオフ状態、N型MOSトランジスタMN32はオン状態となる。このとき、N型MOSトランジスタMN2(n−1)のドレインの電位はVBBとなり、N型MOSトランジスタMN2n,MN2(n−1)はオフ状態となり、直列接続されたN型MOSトランジスタMN21〜MN2nにおいて、実質の段数はn−2段となるため、負昇圧回路51の負電圧出力VBBはVBB=−(n−2)Vrefとなる。また、CVBB1="L"、CVBB2="L"の場合、レベルシフト回路61,62の出力は互いに負電圧VBBであり、N型MOSトランジスタMN31,MN32はオフ状態となり、負電圧VBBは、VBB=−nVrefとなる。このようにして、電圧選択信号CVBBにより、負電圧VBBの電圧値の選択が可能となるものである。
【0054】
なお、図12に示した電圧検知回路56を実現する回路はほんの一例である。
このように、本実施の形態5による負昇圧回路によれば、電圧選択信号CVBBにより負電圧VBBの電圧値を変更できるので、不揮発性半導体記憶装置において、消去、書き込み等の異なる動作モードで必要な電圧値が異なる場合についても、容易に一つの負電圧回路から供給することが可能となる。
なお、参照電圧発生回路55が出力する参照電圧Vrefを変化させることによって、負電圧VBBを変更あるいは調整することも可能である。
【0055】
(実施の形態6)
図13は本発明の実施の形態6による半導体集積回路図のブロック図である。
【0056】
図13において、図11と同一符号は同一又は相当部分である。57はレギュレータ回路であり、負昇圧回路51の出力と負電圧出力端の間にレギュレータ回路57が設置され、レギュレータ回路57には参照電圧Vrefと電圧選択信号CVBBとが入力される。
【0057】
このように構成された半導体集積回路について、その動作を説明する。
負昇圧回路51は、電圧選択信号CVBBに従って、一定の出力電圧VBBPを出力する。レギュレータ回路57は、入力された負電圧VBBPより高く、電圧選択信号CVBBに従って選択された一定の電圧を安定的に負電圧VBBとして出力する。電圧選択信号CVBBは電圧検知回路56とレギュレータ回路57の双方に入力されており、電圧検知回路56の検知電圧とレギュレータ回路57の出力電圧VBBは、電圧選択信号CVBBの状態がどのような場合でも、電圧検知回路56の検知電圧がレギュレータ回路57の出力電圧VBBより低く、かつその電圧差は小さくなるように設定される。これにより、負昇圧回路51の出力電圧VBBPの電圧変動を取り除いた安定な負電圧VBBの出力が可能になる。また、負昇圧回路51の出力電圧VBBPとレギュレータ回路57の出力VBBとの電圧差が小さいので、レギュレータ回路57内のシリーズトランジスタによる電力ロスを低く抑えることができる。
【0058】
このように、本実施の形態6による半導体集積回路によれば、レギュレータ回路57により電圧変動の小さい安定した負電圧VBBが得られ、かつ電圧選択信号CVBBによるいずれの出力電圧VBBPにおいても負昇圧回路51の出力電圧とレギュレータ回路57との出力電圧の差を小さく保つことができるので、レギュレータ回路57における電力ロスを抑えることができる。
【0059】
なお、本実施の形態6においては、レギュレータ回路57に、参照電圧Vrefと電圧選択信号CVBBとが入力される場合を例に挙げて説明したが、電圧選択信号CVBBがレギュレータ回路57に入力されない場合は、参照電圧Vrefに従って、レギュレータ回路57から出力される出力電圧VBBは、VBBPの電圧値より高く、かつその電圧差は小さくなるように設定される。
【0060】
(実施の形態7)
図14は本発明の実施の形態7による不揮発性半導体記憶装置のブロック図である。
図14において、70は不揮発性メモリセルアレイ、71はロウデコーダ、72はビット線制御回路、73はカラムデコーダ、74はアドレスバッファ、75はデータバッファ、76は内部電源回路、77は負電圧発生回路である。
【0061】
ビット線制御回路72は、センスアンプ回路、及びカラムゲート、書き込み制御回路を含み、不揮発性メモリセルアレイ70に対して、データの読み出し、データの書き込みを行うものであり、また、ロウデコーダ71は、上記不揮発性メモリセルアレイ70の制御ゲート及び選択ゲートを制御するものである。
【0062】
ビット制御回路72はデータバッファ75及びカラムデコーダ73とつながり、アドレスバッファ74はアドレス信号をロウデコーダ71とカラムデコーダ73に送信している。負電圧発生回路77を備えた内部電源回路76は、不揮発性メモリセルアレイ70の書き込み・消去時に生成した正の昇圧電圧VPPをロウデコーダ71とビット線制御回路72とカラムデコーダ73とに供給し、また負電圧発生回路77から出力される負の昇圧電圧VBBをロウデコーダ71に供給する。ここで、負電圧発生回路77は、実施の形態2から実施の形態6において説明した負昇圧回路51を備えている。
【0063】
このように構成された不揮発性半導体記憶装置について、その動作を説明する。
まず、負電圧発生回路77において、前述した実施の形態4、あるいは5に示した負昇圧回路51を用いた場合、実施の形態4,5における負昇圧回路51は昇圧効率が向上されているので、上記不揮発性半導体記憶装置において、書き込み・消去時の電力消費が低減することができる。また、上記負昇圧回路51は昇圧効率が向上されているのでその回路規模が縮小でき、上記不揮発性半導体記憶装置の面積の削減が可能となる。
【0064】
また、負電圧発生回路77に、前述した実施の形態6に示した負昇圧回路51を用いた場合、実施の形態6における負昇圧回路51では上記の効果に加え、電圧変動の小さい安定した負電圧VBBが得られるので、不揮発性メモリセル70の閾値制御の精度を向上でき、多値の不揮発性半導体記憶装置において有効である。
【0065】
さらに、負電圧発生回路77に、前述した実施の形態3に示した負昇圧回路を用いた場合、実施の形態3における負昇圧回路では、低電圧での負電圧生成が可能であるため、上記不揮発性半導体記憶装置の低電圧動作を可能にすることができる。
【0066】
このように、本実施の形態7による不揮発性半導体記憶装置によれば、適切な電圧値の高精度な負電圧を安定的に供給し、不揮発性半導体記憶装置の書き込み・消去等におけるメモリセルの閾値電圧制御を高精度化することができる。
【0067】
【発明の効果】
以上のように、本発明の請求項1記載の負昇圧回路によれば、直列接続された複数の昇圧セル列からなる昇圧セルを並行に2列備えた負昇圧回路であって、上記昇圧セルは一つあるいは複数のN型MOSトランジスタと、一つあるいは複数の昇圧容量とを備え、上記昇圧容量の一端には昇圧クロックが入力され、対面する上記昇圧セル列の昇圧セルには互いに逆相の昇圧クロックが入力され、上記昇圧セル内の少なくとも一つのN型MOSトランジスタのバックゲート端子を、対面する上記昇圧セル列の昇圧セルより1段後段の上記昇圧セルの出力端と接続するようにしたので、各N型MOSトランジスタのバックゲート電位はドレイン及びソース電位より常に低電位に置かれ、ドレインとバックゲート間が順バイアスになることを防ぎ、寄生バイポーラトランジスタの動作による昇圧効率の低下を抑えられるため昇圧効率の向上を図ることができる。
【0068】
また、本発明の請求項2記載の負昇圧回路によれば、請求項1記載の負昇圧回路において、上記昇圧セル列の最終段セルは、ゲートとドレインとを接続したダイオード接続で、ソースを上記最終段セルの入力端に接続し、ドレインを上記負昇圧回路の出力端とした第1のN型MOSトランジスタと、ゲートとドレインとを接続したダイオード接続で、ソースを上記最終段セルの入力端に接続し、バックゲートをドレインに接続した第2のN型MOSトランジスタと、一端を上記第2のN型MOSトランジスタのドレインに接続し、他端を上記昇圧クロックの入力端とした昇圧容量とを備え、上記第2のN型MOSトランジスタのドレインをバックバイアス出力端とし、対面する上記昇圧セル列の1段前段の昇圧セル内のN型MOSトランジスタのバックゲート端子に該バックバイアス出力端を接続し、上記第1のN型MOSトランジスタのバックゲートを対面する上記昇圧セル列の最終段セルのバックバイアス出力端に接続するようにしたので、各N型MOSトランジスタのバックゲート電位はドレイン及びソース電位より常に低電位に置かれ、ドレインとバックゲート間が順バイアスになることを防ぎ、寄生バイポーラトランジスタの動作による昇圧効率の低下を抑えられるため昇圧効率の向上を図ることができる。
【0069】
また、本発明の請求項3に記載の負昇圧回路によれば、請求項1または請求項2に記載の負昇圧回路において、上記昇圧セルは、一つのN型MOSトランジスタと一つの昇圧容量とを備え、上記N型MOSトランジスタは、ゲートとドレインとを接続したダイオード接続で、ソースを上記昇圧セルの入力端、ドレインを上記昇圧セルの出力端、バックゲートをバックバイアス入力端とし、上記昇圧容量の一端を上記N型MOSトランジスタのドレインに接続し、他端を昇圧クロックの入力端としたので、寄生バイポーラトランジスタの動作による昇圧効率の低下を抑え、昇圧効率の向上を図ることができる負昇圧回路を提供することができる。
【0070】
また、本発明の請求項4に記載の負昇圧回路によれば、請求項1または請求項2に記載の負昇圧回路において、上記昇圧セルは、第1のN型MOSトランジスタと第2のN型MOSトランジスタと、第1の昇圧容量と第2の昇圧容量とを備え、上記第1のN型MOSトランジスタは、ソースを上記昇圧セルの入力端とし、ドレインを上記昇圧セルの出力端とし、上記第2のN型MOSトランジスタは、その電流経路の一端を上記第1のN型MOSトランジスタのドレインと接続し、その電流経路の他端を上記第1のN型MOSトランジスタのゲートと接続し、上記第2のN型MOSトランジスタのゲートを上記第1のN型MOSトランジスタのソースと接続し、上記第1の昇圧容量は、その一端を上記第1のN型MOSトランジスタのドレインに接続し、他端を第1の昇圧クロック入力端とし、上記第2の昇圧容量は、その一端を上記第1のN型MOSトランジスタのゲートに接続し、他端を第2の昇圧クロック入力端としたので、より低電圧の負電圧VBBを得ることができる。
【0071】
また、本発明の請求項5に記載の負昇圧回路によれば、請求項4記載の負昇圧回路において、上記昇圧セル列の初段の昇圧セルの入力端には、上記第1の昇圧クロック入力端に入力される昇圧クロックと逆位相の昇圧クロックが入力されるようにしたので、対をなす2列の昇圧セル列を互いに逆相の昇圧クロックで動作させることができる。
【0072】
また、本発明の請求項6に記載の負昇圧回路によれば、請求項1または請求項2に記載の負昇圧回路において、上記昇圧セルは、一つのN型MOSトランジスタと一つの昇圧容量とを備え、上記N型MOSトランジスタは、ゲートとドレインとを接続したダイオード接続で、ソースを上記昇圧セルの入力端、ドレインを上記昇圧セルの出力端、バックゲートをバックバイアス入力端とし、上記昇圧容量の一端を上記N型MOSトランジスタのドレインに接続し、他端を昇圧クロックの入力端としたので、上記負昇圧回路の低電圧動作を可能にすることができる。
【0073】
また、本発明の請求項7に記載の負昇圧回路によれば、請求項1ないし請求項6のいずれかに記載の負昇圧回路において、該負昇圧回路は、参照電圧に基づいて定められる検知電圧を求め、当該負昇圧回路から出力される負電圧と比較して、上記昇圧クロックを制御する昇圧クロック制御信号を出力する電圧検知回路を備えるようにしたので、上記負昇圧回路からの出力電圧を制御することにより、所定の出力電圧を得ることができ、また上記出力電圧を制御することにより素子耐圧以上の電圧が出力されることを防ぐことができる。
【0074】
また、本発明の請求項8に記載の負昇圧回路によれば、請求項7記載の負昇圧回路において、上記電圧検知回路は、電源電位につながるカレントミラー回路と、ソースを接地電位に接続し、ドレインを上記カレントミラー回路の電流入力端に接続した第1のN型MOSトランジスタと、ゲートとドレインとを上記第1のN型MOSトランジスタのゲートに接続した第2のN型MOSトランジスタと、一端を当該負昇圧回路の負電圧出力端に接続し、他端を上記第2のN型MOSトランジスタのソースに接続し、直列接続された一つあるいは複数のダイオード接続のN型MOSトランジスタからなるトランジスタ列と、第1の入力端を上記第2のN型MOSトランジスタのドレインに接続し、第2の入力端に上記参照電圧を入力して、上記昇圧クロック制御信号を出力するコンパレータあるいは差動増幅回路とを備え、上記第1のN型MOSトランジスタ、上記第2のN型MOSトランジスタ、及び上記トランジスタ列のトランジスタサイズはいずれも同一であるようにしたので、上記参照電圧に基づいた高精度な電圧検知が可能になり、負昇圧回路から出力される負電圧の電圧レベルを精度良く制御することができる。
【0075】
また、本発明の請求項9に記載の負昇圧回路によれば、請求項7記載の負昇圧回路において、上記電圧検知回路は、電源電位につながるカレントミラー回路と、ソースを接地電位に接続し、ドレインを上記カレントミラー回路の電流入力端に接続した第1のN型MOSトランジスタと、ゲートとドレインとを上記第1のN型MOSトランジスタのゲートに接続した第2のN型MOSトランジスタと、一端を当該負昇圧回路の負電圧出力端に接続し、他端を上記第2のN型MOSトランジスタのソースに接続し、直列接続された一つあるいは複数のダイオード接続のN型MOSトランジスタからなるトランジスタ列と、上記トランジスタ列を構成するいずれかの上記N型MOSトランジスタのドレインに、一方の電流経路を接続し、他方の電流経路を当該負昇圧回路の負電圧出力端に接続した、一つあるいは複数の第3のN型MOSトランジスタと、上記検知電圧を選択する電圧選択信号のレベル変換を行い、上記第3のN型MOSトランジスタのゲートに出力する一つあるいは複数のレベルシフト回路と、第1の入力端を上記第2のN型MOSトランジスタのドレインに接続し、第2の入力端に参照電圧を入力して、上記昇圧クロック制御信号を出力するコンパレータあるいは差動増幅回路とを備え、上記第1のN型MOSトランジスタ、上記第2のN型MOSトランジスタ、及び上記トランジスタ列のトランジスタサイズはいずれも同一とし、当該負昇圧回路の負電圧出力端の電圧値を上記電圧選択信号により切り換えるようにしたので、消去、書き込み等の異なる動作モードにおいて必要な電圧値が異なる場合についても、容易に一つの負電圧回路から供給することができる。
【0076】
また、本発明の請求項10に記載の半導体集積回路によれば、請求項7ないし請求項8のいずれかに記載の負昇圧回路を備えた半導体集積回路であって、該半導体集積回路は、上記参照電圧によって上記負昇圧回路から入力される負電圧を制御し、所定の電圧値の負電圧を出力するレギュレータ回路を備えるようにしたので、上記負昇圧回路の昇圧電圧が、レギュレータ回路の出力電圧との電位差を常に小さくなるように制御されることで、レギュレータ回路での電力ロスを小さくすることができ、電力効率の向上を図ることができる。
【0077】
また、本発明の請求項11に記載の半導体集積回路は、請求項9に記載の負昇圧回路を備えた半導体集積回路であって、該半導体集積回路は、上記参照電圧及び電圧選択信号によって、該負昇圧回路から入力される所定の電圧値を制御し、該電圧値より高電位の負電圧を出力するレギュレータ回路を備えるようにしたので、上記負昇圧回路の出力端より高電位にレギュレートされた負電圧を出力することにより、電圧変動の小さくて安定した高精度な負電圧を得ることができ、不揮発性半導体記憶装置における書き込み・消去等の高精度な制御が可能となる。
【0078】
また、本発明の請求項12に記載の不揮発性半導体記憶装置によれば、負昇圧回路を備えた不揮発性半導体記憶装置であって、該負昇圧回路として、請求項6ないし請求項9のいずれかに記載の負昇圧回路を用いるようにしたので、書き込み・消去時におけるメモリセルの閾値電圧制御を、高精度且つ高い電力効率で行うことができる。
【0079】
また、本発明の請求項13に記載の不揮発性半導体記憶装置によれば、負昇圧回路を備えた不揮発性半導体記憶装置であって、該負昇圧回路として、請求項10または請求項11に記載の半導体集積回路を用いるようにしたので、書き込み・消去時におけるメモリセルの閾値電圧制御を、高精度且つ高い電力効率で行うことができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1における負昇圧回路の回路図である。
【図2】本発明の実施の形態1における負昇圧回路の昇圧クロックの波形を示す図である。
【図3】本発明の実施の形態1における負昇圧回路の電圧波形図である。
【図4】本発明の実施の形態2における負昇圧回路の回路図である。
【図5】本発明の実施の形態2における負昇圧回路の昇圧クロックの波形を示す図である。
【図6】本発明の実施の形態2における負昇圧回路の電圧波形図である。
【図7】本発明の実施の形態3における負昇圧回路の回路図である。
【図8】本発明の実施の形態3における負昇圧回路の昇圧クロックの波形を示す図である。
【図9】本発明の実施の形態4における負昇圧回路のブロック図である。
【図10】本発明の実施の形態4における電圧検知部の詳細な回路図である。
【図11】本発明の実施の形態5における負昇圧回路のブロック図である。
【図12】本発明の実施の形態5における電圧検知部の詳細な回路図である。
【図13】本発明の実施の形態6における半導体集積回路図のブロック図である。
【図14】本発明の実施の形態7における不揮発性半導体記憶装置のブロック図である。
【図15】従来の負昇圧回路の回路図である。
【図16】従来の負昇圧回路の昇圧クロックの波形を示す図である。
【図17】従来の負昇圧回路におけるN型MOSトランジスタの断面構造図である。
【符号の説明】
11〜14、21〜24 昇圧セル
31〜34、41〜44 昇圧セル
15、25、35、45 終段セル
36、46 ブートストラップ回路
51 負昇圧回路
52 負電圧チャージポンプ回路
53 昇圧クロック回路
54 電圧検知回路
55 参照電圧発生回路
56 電圧検知回路
57 負電圧レギュレータ回路
60 比較器あるいは差動増幅回路
61 レベルシフト回路
70 メモリセルアレイ
71 ロウデコーダ
72 ビット線制御回路
73 カラムデコーダ
74 アドレスバッファ
75 データバッファ
76 内部電源回路
77 負電圧発生回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a negative booster circuit that generates a boosted voltage of a negative voltage from a power supply voltage, and more particularly to a negative booster circuit incorporated in a booster power supply circuit of a nonvolatile semiconductor memory device and the nonvolatile semiconductor memory device.
[0002]
[Prior art]
Flash memory or EEPROM, which is a non-volatile semiconductor memory device, boosts the power supply voltage and generates negative voltage on-chip for a single power supply, and supplies an internal voltage necessary for writing, erasing, etc. A generation circuit is built-in. The internal voltage generation circuit is required to be highly efficient as the power supply voltage in the semiconductor integrated circuit is reduced and the power is saved.
As a conventional example of the negative booster circuit, for example, JP-A-11-265593 is cited.
[0003]
FIG. 15 shows a configuration example of a conventional negative booster circuit, and FIG. 16 shows an input clock waveform of the negative booster circuit.
In FIG. 15, M1 to M5 are N-type MOS transistors, and C1 to C4 are boost capacitors. The N-type MOS transistors M1 to M5 are diode-connected, the back gate is connected to the drain, and they are connected in series. The source of the N-type MOS transistor M1, which is one end of this transistor row, is connected to the ground potential VSS, and the drain of the N-type MOS transistor M5, which is the other end of the transistor row, is connected to the negative voltage output end. One end of the boost capacitor C1 is connected to the drain of the N-type MOS transistor M1, and the boost clock CLK1 is input to the other end. One end of the boost capacitor C2 is connected to the drain of the N-type MOS transistor M2, and the boost clock CLK2 is input to the other end. Similarly, one end of the booster capacitor C3 is connected to the drain of the N-type MOS transistor M3, the other end of the booster clock CLK1 is input, and the other end of the booster capacitor C4 is connected to the drain of the N-type MOS transistor M4. The boost clock CLK2 is input to the end.
[0004]
The operation of the conventional negative booster circuit configured as described above will be described below.
As shown in FIG. 16, boosted clocks CLK1 and CLK2 having opposite phases are input to the input terminal, and adjacent boosting capacitors are driven by clocks having opposite phases. For example, focusing on one N-type MOS transistor M2, when the boost clock CLK1 is L and the boost clock CLK2 is H, the node N2 is at a higher potential than the node N1, and the diode-connected N-type MOS transistor M2 is forward biased. As a result, a current flows in the direction from the boost capacitor C2 to the boost capacitor C1, charge is transferred between the boost capacitor C1 and the boost capacitor C2, and the drain potential of the N-type MOS transistor M2 is lowered. On the other hand, when the boost clock CLK1 is H and the boost clock CLK2 is L, the node N2 is at a lower potential than the node N1, and the diode-connected N-type MOS transistor M2 is reverse-biased, so that no current flows, Delivery is not performed. By repeating this charge transfer operation, the potential of the node N2 is lowered. In other words, in the conventional negative booster circuit, the operation as described above is performed in each of the N-type MOS transistors M1 to M5. As a result, a potential lower than the ground potential VSS, that is, a negative voltage is output from the output terminal VBB.
[0005]
[Problems to be solved by the invention]
However, in the conventional negative booster circuit, as shown in FIG. 17, the N-type MOS transistors M1 to M5 form an N-well on a P-type substrate, and further form a P-well therein, It is formed on a triple well structure on which the transistor Mi is formed. With this structure, the back gate and drain of the N-type MOS transistor can be connected.
[0006]
However, in this triple well structure, the parasitic NPN bipolar transistor Qi shown in FIG. 17 is included. When the base P well and the emitter N type diffusion layer are forward biased, the power supply of the collector N well is supplied. Current flows from the voltage VDD. This raises the potential of each of the nodes N1 to N4 and the output voltage VBB, and has the problem that the efficiency of the negative booster circuit decreases.
The present invention has been made to solve the above problems, and an object thereof is to provide a negative booster circuit with improved boosting efficiency.
[0007]
[Means for Solving the Problems]
In order to solve this problem, a negative booster circuit according to a first aspect of the present invention is a negative booster circuit including two booster cells formed of a plurality of booster cell columns connected in series. The boosting cell includes one or a plurality of N-type MOS transistors and one or a plurality of boosting capacitors, and a boosting clock is input to one end of the boosting capacitor, and the boosting cells in the facing boosting cell row face each other. A reverse phase boosting clock is input, and the back gate terminal of at least one N-type MOS transistor in the boosting cell is connected to the output terminal of the boosting cell one stage after the boosting cell in the facing boosting cell row. Is.
[0008]
The negative booster circuit according to claim 2 of the present invention is the negative booster circuit according to
[0009]
According to claim 3 of the present invention, in the negative booster circuit according to
[0010]
A negative booster circuit according to a fourth aspect of the present invention is the negative booster circuit according to the first or second aspect, wherein the booster cell includes a first N-type MOS transistor and a second N-type MOS transistor. A first booster capacitor and a second booster capacitor; the first N-type MOS transistor has a source as an input terminal of the booster cell and a drain as an output terminal of the booster cell; The second N-type MOS transistor has one end of its current path connected to the drain of the first N-type MOS transistor, the other end of the current path connected to the gate of the first N-type MOS transistor, The gate of the second N-type MOS transistor is connected to the source of the first N-type MOS transistor, and one end of the first boost capacitor is connected to the drain of the first N-type MOS transistor. The other end of the second boosting capacitor is connected to the gate of the first N-type MOS transistor, and the other end is connected to the second boosting clock input end. It is a thing.
[0011]
A negative booster circuit according to a fifth aspect of the present invention is the negative booster circuit according to the fourth aspect, wherein the first booster clock input terminal is connected to the input terminal of the first booster cell of the booster cell string. A boost clock having a phase opposite to that of the input boost clock is input.
[0012]
A negative booster circuit according to a sixth aspect of the present invention is the negative booster circuit according to the fourth or fifth aspect, wherein the second boost clock input terminal of the boost cell is connected to a bootstrap circuit. The boosted clock boosted in this way is input.
[0013]
A negative booster circuit according to a seventh aspect of the present invention is the negative booster circuit according to any one of the first to sixth aspects, wherein the negative booster circuit generates a detection voltage determined based on a reference voltage. The voltage detection circuit outputs a boost clock control signal for controlling the boost clock as compared with the negative voltage output from the negative boost circuit.
[0014]
The negative booster circuit according to an eighth aspect of the present invention is the negative booster circuit according to the seventh aspect, wherein the voltage detection circuit includes a current mirror circuit connected to a power supply potential, a source connected to a ground potential, and a drain. Is connected to the current input terminal of the current mirror circuit, a second N-type MOS transistor having a gate and a drain connected to the gate of the first N-type MOS transistor, and one end A transistor string comprising one or a plurality of diode-connected N-type MOS transistors connected in series, connected to the negative voltage output terminal of the negative booster circuit, the other end connected to the source of the second N-type MOS transistor. The first input terminal is connected to the drain of the second N-type MOS transistor, the reference voltage is input to the second input terminal, and the boost clock is input. And a comparator or differential amplifier circuit outputs a control signal, said first N-type MOS transistor, said second N-type MOS transistor, and the transistor size of the transistor array is intended both identical.
[0015]
The negative booster circuit according to claim 9 of the present invention is the negative booster circuit according to claim 7, wherein the voltage detection circuit includes a current mirror circuit connected to a power supply potential, a source connected to a ground potential, and a drain. Is connected to the current input terminal of the current mirror circuit, a second N-type MOS transistor having a gate and a drain connected to the gate of the first N-type MOS transistor, and one end A transistor string comprising one or a plurality of diode-connected N-type MOS transistors connected in series, connected to the negative voltage output terminal of the negative booster circuit, the other end connected to the source of the second N-type MOS transistor. One current path is connected to the drain of one of the N-type MOS transistors constituting the transistor array, and the other current path is connected Level conversion of one or a plurality of third N-type MOS transistors connected to the negative voltage output terminal of the negative booster circuit and a voltage selection signal for selecting the detection voltage is performed, and the third N-type MOS transistor is converted. One or a plurality of level shift circuits to be output to the gate of the transistor, a first input terminal is connected to the drain of the second N-type MOS transistor, a reference voltage is input to the second input terminal, and the booster A comparator or a differential amplifier circuit for outputting a clock control signal, wherein the first N-type MOS transistor, the second N-type MOS transistor, and the transistor row have the same transistor size, and the negative booster The voltage value at the negative voltage output terminal of the circuit is switched by the voltage selection signal.
[0016]
According to a tenth aspect of the present invention, there is provided a semiconductor integrated circuit including the negative booster circuit according to any one of the seventh to eighth aspects, wherein the semiconductor integrated circuit is referred to above. A negative voltage input from the negative booster circuit is controlled by a voltage, and a regulator circuit that outputs a negative voltage having a predetermined voltage value is provided.
[0017]
In addition, a semiconductor integrated circuit according to an eleventh aspect of the present invention is a semiconductor integrated circuit including the negative booster circuit according to the ninth aspect, and the semiconductor integrated circuit is configured by the reference voltage and the voltage selection signal. A regulator circuit that controls a predetermined voltage value input from the negative booster circuit and outputs a negative voltage having a higher potential than the voltage value is provided.
[0018]
A non-volatile semiconductor memory device according to claim 12 of the present invention is a non-volatile semiconductor memory device including a negative booster circuit, and the negative booster circuit is any one of claims 6 to 9. The negative booster circuit described is used.
[0019]
A nonvolatile semiconductor memory device according to claim 13 of the present invention is a nonvolatile semiconductor memory device including a negative booster circuit, and the semiconductor according to claim 10 or 11 is used as the negative booster circuit. An integrated circuit is used.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
(Embodiment 1)
1 is a circuit diagram of a negative booster circuit according to a first embodiment of the present invention.
In FIG. 1, 11-14, 21-24 are boosting cells, 15 and 25 are final stage cells, M11-M16, M21-M26 are N-type MOS transistors, and C11-C15, C21-C25 are boosting capacitors. It is.
[0021]
The boosting cells 11 to 14 and 21 to 24 include diode-connected N-type MOS transistors M11 to M15 and M21 to M26 in which gates and drains are connected, and boosting capacitors C11 to C15 and C21 to C26. One end is connected to the drain of the N-type MOS transistor, the source of the N-type MOS transistor is the input end of the boosting cell, the back gate is the back bias input end, the drain is the output end of the boosting cell, and the other end of the boosting capacitor is the boosting clock. Input end.
[0022]
The booster cells 11 to 14 and the
[0023]
Then, the boosting clock CLK1 is input to the boosting clock input terminals of the boosting
[0024]
The back bias input terminal is connected to the output terminal of the boosting cell in the next stage of the boosting cell array facing the back bias input terminal. For example, the back bias input terminal of the boosting cell 12 is connected to the output terminal of the boosting
[0025]
The
[0026]
The operation of the negative booster circuit configured as described above will be described.
FIG. 2 is a diagram showing the waveform of the boosting clock of the negative booster circuit according to the first embodiment of the present invention. FIG. 3 is a diagram of the negative booster circuit showing the voltage waveform of each node focusing on one booster cell. It is a voltage waveform diagram.
[0027]
The negative booster circuit according to the first embodiment operates in accordance with the boost clocks CLK1 and CLK2 that are in the opposite phases shown in FIG. 2, and as shown in FIG. 3, the negative booster circuit is connected to the input terminal (thin line) of the booster cell. Since the output end (bold line) is driven by the boost clocks CLK1 and CLK2, in the section D2 of FIG. 2, if the input end of the boost cell is on the high potential side, the output end is on the low potential side. In section D1, if the input side of the booster cell is on the low potential side, its output terminal is on the high potential side. At this time, due to the action of the diode-connected N-type MOS transistor in the booster cell, the charge is moved only during the section D1, and the potential of the output terminal is lowered. By performing this operation in the booster cells of each stage, a negative voltage VBB proportional to the number of stages of the negative booster circuit is output to the negative voltage output terminal. This operation is the same as that of the conventional negative booster circuit. However, in the negative booster circuit according to the first embodiment, the booster cell at the next stage of the booster cell row facing the back bias input terminal of one booster cell row. As shown in FIG. 3, the back gate of the N-type MOS transistor is always at a lower potential than the drain and source (dotted line), as shown in FIG. Activation is prevented.
[0028]
As described above, according to the negative booster circuit of the first embodiment, the booster cell array is composed of two pairs of booster cell columns, operates with booster clocks having opposite phases, and the back gate of the N-type MOS transistor in the booster cell. Is connected to the output of the next stage of the boosting cell array facing each other, the loss of charge due to the operation of the parasitic bipolar transistor can be suppressed, and the boosting efficiency can be improved.
[0029]
(Embodiment 2)
4 is a circuit diagram of a negative booster circuit according to the second embodiment of the present invention, FIG. 5 is a diagram showing a waveform of a boost clock input to the negative booster circuit, and FIG. 6 is a voltage waveform diagram of the negative booster circuit. It is.
[0030]
In FIG. 4,
[0031]
Each boosting cell includes two N-type MOS transistors and two boosting capacitors. For example, the boosting
[0032]
The boosting
[0033]
Further, the boost clock CLK1 is input to the first boost clock input terminal which is one end of the first boost capacitors C31, C33, C35 in the odd-numbered
[0034]
The back bias input terminal is connected to the output of the boosting cell in the next stage of the boosting cell row facing, for example, the back bias input terminal of the boosting cell 32 is connected to the output terminal of the boosting
[0035]
Each
[0036]
The operation of the negative booster circuit configured as described above will be described.
The negative booster circuit according to the second embodiment operates in accordance with the four-phase boost clocks CLK1, CLK2, CLK3, and CLK4 shown in FIG. 5, and, as shown in FIG. 6, the input terminal (thin line) of the boost cell. Since the output terminal (thick line) is driven by the boosting clock CLK1 and the boosting clock CLK2 which are in opposite phase to each other, if the input terminal of the boosting cell is on the high potential side in the sections D6 to D8 in FIG. The output terminal of the booster cell is on the high potential side if the input terminal of the booster cell is on the low potential side in the sections D2 to D4. At this time, in the section D3, the gate potential of the first N-type MOS transistor rises (dash-and-dash line) due to the action of the second N-type MOS transistor and the second boosting capacitor, and the first N-type MOS transistor is turned on. When the state is reached and the charge is transferred, the potential at the output terminal of the booster cell is lowered. This operation is performed in the booster cells of each stage, and a negative voltage VBB proportional to the number of stages of the negative booster circuit is output to the negative voltage output terminal.
[0037]
As described above, according to the negative booster circuit according to the second embodiment, two booster cell columns having two N-type MOS transistors and two booster capacitors are paired, and are boosted in opposite phases. Since it operates with a clock and the back gate of the N-type MOS transistor in the boosting cell is connected to the output of the next stage of the boosting cell row facing, the back gate of the N-type MOS transistor is connected to the drain, source as shown in FIG. Since the potential is always lower (dotted line) and the activation of the parasitic bipolar transistor is prevented, in addition to the effect of the first embodiment, the drop of the output voltage by the threshold voltage Vt in each booster cell can be canceled. Therefore, a lower negative voltage VBB can be obtained with the same number of boosting stages.
[0038]
(Embodiment 3)
FIG. 7 is a circuit diagram of a negative booster circuit according to the third embodiment of the present invention, and FIG. 8 is a diagram showing a waveform of a boost clock input to the negative booster circuit.
7, the same reference numerals as those in FIG. 4 denote the same or corresponding parts.
[0039]
The operation of the negative booster circuit configured as described above will be described.
As shown in FIG. 8, the boost clock CLK3 and the boost clock CLK3 ′ obtained by boosting the boost clock CLK4 are supplied to the boost capacitor, so that the gate voltage of the N-type MOS transistor at the time of charge transfer in each boost cell is As a result, the current capability of the transistor is increased, and as a result, the current supply capability of the negative booster circuit as a whole is improved.
[0040]
As described above, according to the negative booster circuit according to the third embodiment, since the booster clock is supplied to the booster capacitor via the
[0041]
(Embodiment 4)
FIG. 9 is a block diagram of a negative booster circuit according to a fourth embodiment of the present invention, and FIG. 10 is a circuit diagram showing a specific example of a voltage detection circuit included in the negative booster circuit.
In FIG. 9, 51 is a negative booster circuit, 52 is a negative voltage charge pump circuit, 53 is a booster clock circuit, 54 is a voltage detection circuit, and 55 is a reference voltage generation circuit.
[0042]
The negative booster circuit 51 includes a
[0043]
In FIG. 10, 60 is a comparator or differential amplifier circuit, MP1 and MP2 are P-type MOS transistors, and MN1, MN2, and MN21 to MN2n are N-type MOS transistors.
[0044]
The P-type MOS transistor MP1 has a source connected to the power supply potential VDD, a gate connected to the drain, the P-type MOS transistor MP2 has a source connected to the power supply potential VDD, and a gate connected to the drain of the P-type MOS transistor MP1. A current mirror circuit is formed by the P-type MOS transistor MP1 and the P-type MOS transistor MP2.
[0045]
The N-type MOS transistor MN1 has a source connected to the ground potential VSS and a drain connected to the drain of the P-type MOS transistor MP1, and the diode-connected N-type MOS transistors MN2, MN21 to MN2n are connected in series. The drain of the N-type MOS transistor MN2 is connected to the gate of the N-type MOS transistor MN1 and the drain of the P-type MOS transistor MP2, and the source of the N-type MOS transistor MN2n is connected to the negative voltage output VBB of the negative booster circuit 51. Yes. Here, the N-type MOS transistor MN1 and the N-type MOS transistors MN21 to MN2n are composed of transistors having the same size as the N-type MOS transistor MN2. The
[0046]
The operation of the negative booster circuit configured as described above will be described.
The
[0047]
In the
[0048]
As described above, according to the negative booster circuit 51 according to the fourth embodiment, the
[0049]
(Embodiment 5)
FIG. 11 is a block diagram of a negative booster circuit according to a fifth embodiment of the present invention, and FIG. 12 is a circuit diagram showing a specific example of a voltage detection circuit included in the negative booster circuit.
11, the same reference numerals as those in FIG. 9 denote the same or corresponding parts.
[0050]
12, the same reference numerals as those in FIG. 10 denote the same or corresponding parts. 61 and 62 are level shift circuits, and MN31 and MN32 are N-type MOS transistors. The N-type MOS transistor MN31 has a source and a back gate connected to the negative voltage VBB, a drain connected to the drain of the N-type MOS transistor MN2n, and the
[0051]
The operation of the negative booster circuit configured as described above will be described. As in the fourth embodiment described above, the negative booster circuit 51 outputs and stops the booster clock according to the booster clock control signal CCP output from the
[0052]
The
In the
[0053]
[0054]
Note that the circuit for realizing the
As described above, according to the negative booster circuit according to the fifth embodiment, the voltage value of the negative voltage VBB can be changed by the voltage selection signal CVBB. Therefore, in the nonvolatile semiconductor memory device, it is necessary in different operation modes such as erasing and writing. Even when different voltage values are different, it can be easily supplied from one negative voltage circuit.
Note that the negative voltage VBB can be changed or adjusted by changing the reference voltage Vref output from the reference
[0055]
(Embodiment 6)
FIG. 13 is a block diagram of a semiconductor integrated circuit diagram according to the sixth embodiment of the present invention.
[0056]
13, the same reference numerals as those in FIG. 11 denote the same or corresponding parts. A
[0057]
The operation of the semiconductor integrated circuit configured as described above will be described.
Negative booster circuit 51 outputs a constant output voltage VBBP in accordance with voltage selection signal CVBB. The
[0058]
As described above, according to the semiconductor integrated circuit according to the sixth embodiment, the
[0059]
In the sixth embodiment, the case where the reference voltage Vref and the voltage selection signal CVBB are input to the
[0060]
(Embodiment 7)
FIG. 14 is a block diagram of a nonvolatile semiconductor memory device according to Embodiment 7 of the present invention.
In FIG. 14, 70 is a nonvolatile memory cell array, 71 is a row decoder, 72 is a bit line control circuit, 73 is a column decoder, 74 is an address buffer, 75 is a data buffer, 76 is an internal power supply circuit, and 77 is a negative voltage generation circuit. It is.
[0061]
The bit
[0062]
The
[0063]
The operation of the nonvolatile semiconductor memory device configured as described above will be described.
First, in the negative voltage generation circuit 77, when the negative booster circuit 51 shown in the fourth or fifth embodiment is used, the negative booster circuit 51 in the fourth and fifth embodiments has improved boosting efficiency. In the nonvolatile semiconductor memory device, power consumption during writing / erasing can be reduced. Further, since the negative booster circuit 51 has improved boosting efficiency, the circuit scale can be reduced, and the area of the nonvolatile semiconductor memory device can be reduced.
[0064]
In addition, when the negative booster circuit 51 described in the sixth embodiment is used for the negative voltage generation circuit 77, the negative booster circuit 51 in the sixth embodiment has a stable negative voltage with small voltage fluctuations in addition to the above effects. Since the voltage VBB is obtained, the accuracy of threshold control of the
[0065]
Further, when the negative booster circuit described in the third embodiment is used for the negative voltage generation circuit 77, the negative booster circuit in the third embodiment can generate a negative voltage at a low voltage. The low-voltage operation of the nonvolatile semiconductor memory device can be enabled.
[0066]
Thus, according to the nonvolatile semiconductor memory device according to the seventh embodiment, a high-accuracy negative voltage having an appropriate voltage value can be stably supplied, and the memory cell in the nonvolatile semiconductor memory device can be programmed / erased. The threshold voltage control can be made highly accurate.
[0067]
【The invention's effect】
As described above, according to the negative booster circuit of the first aspect of the present invention, there is provided a negative booster circuit including two booster cells each made up of a plurality of booster cell columns connected in series. Includes one or a plurality of N-type MOS transistors and one or a plurality of boost capacitors, and a boost clock is input to one end of the boost capacitor, and the boost cells of the boost cell array facing each other are in opposite phases to each other. And the back gate terminal of at least one N-type MOS transistor in the booster cell is connected to the output terminal of the booster cell in the next stage from the booster cell of the booster cell row facing. Therefore, the back gate potential of each N-type MOS transistor is always set lower than the drain and source potentials, preventing forward bias between the drain and the back gate. It is possible to improve the boosting efficiency for suppressing a decrease in boosting efficiency due to the operation of the bipolar transistor.
[0068]
According to a negative booster circuit as set forth in claim 2 of the present invention, in the negative booster circuit as set forth in
[0069]
According to a negative booster circuit according to claim 3 of the present invention, in the negative booster circuit according to
[0070]
According to a negative booster circuit of a fourth aspect of the present invention, in the negative booster circuit of the first or second aspect, the booster cell includes a first N-type MOS transistor and a second N-type MOS transistor. A first booster capacitor and a second booster capacitor. The first N-type MOS transistor has a source as an input terminal of the booster cell and a drain as an output terminal of the booster cell. The second N-type MOS transistor has one end of the current path connected to the drain of the first N-type MOS transistor, and the other end connected to the gate of the first N-type MOS transistor. The gate of the second N-type MOS transistor is connected to the source of the first N-type MOS transistor, and one end of the first booster capacitor is connected to the drain of the first N-type MOS transistor. The other end of the second boost capacitor is connected to the gate of the first N-type MOS transistor, and the other end is connected to the second boost clock input. Since it is an end, a lower negative voltage VBB can be obtained.
[0071]
According to a negative booster circuit of a fifth aspect of the present invention, in the negative booster circuit according to the fourth aspect of the present invention, the first boost clock input is provided at the input terminal of the first booster cell in the booster cell row. Since the boost clock having the opposite phase to that of the boost clock input to the terminal is input, the two boost cell arrays forming a pair can be operated with the boost clocks having opposite phases.
[0072]
According to a negative booster circuit of a sixth aspect of the present invention, in the negative booster circuit of the first or second aspect, the booster cell includes one N-type MOS transistor, one booster capacitor, The N-type MOS transistor has a diode connection in which a gate and a drain are connected, a source as an input terminal of the boosting cell, a drain as an output terminal of the boosting cell, and a back gate as a back bias input terminal. Since one end of the capacitor is connected to the drain of the N-type MOS transistor and the other end is used as the input end of the boost clock, the low voltage operation of the negative boost circuit can be enabled.
[0073]
According to a negative booster circuit of a seventh aspect of the present invention, in the negative booster circuit according to any one of the first to sixth aspects, the negative booster circuit is detected based on a reference voltage. Since a voltage detection circuit for obtaining a voltage and outputting a boost clock control signal for controlling the boost clock compared with the negative voltage output from the negative boost circuit is provided, the output voltage from the negative boost circuit By controlling the output voltage, a predetermined output voltage can be obtained, and by controlling the output voltage, it is possible to prevent a voltage exceeding the element breakdown voltage from being output.
[0074]
Further, according to a negative booster circuit according to an eighth aspect of the present invention, in the negative booster circuit according to the seventh aspect, the voltage detection circuit includes a current mirror circuit connected to a power supply potential and a source connected to a ground potential. A first N-type MOS transistor having a drain connected to a current input terminal of the current mirror circuit; a second N-type MOS transistor having a gate and a drain connected to the gate of the first N-type MOS transistor; One end is connected to the negative voltage output terminal of the negative booster circuit, the other end is connected to the source of the second N-type MOS transistor, and one or a plurality of diode-connected N-type MOS transistors are connected in series. The transistor array and the first input terminal are connected to the drain of the second N-type MOS transistor, the reference voltage is input to the second input terminal, and the booster A comparator or a differential amplifier circuit for outputting a lock control signal is provided, and the transistor sizes of the first N-type MOS transistor, the second N-type MOS transistor, and the transistor array are all the same. Therefore, highly accurate voltage detection based on the reference voltage is possible, and the voltage level of the negative voltage output from the negative booster circuit can be accurately controlled.
[0075]
According to a negative booster circuit of a ninth aspect of the present invention, in the negative booster circuit according to the seventh aspect of the present invention, the voltage detection circuit includes a current mirror circuit connected to a power supply potential and a source connected to a ground potential. A first N-type MOS transistor having a drain connected to a current input terminal of the current mirror circuit; a second N-type MOS transistor having a gate and a drain connected to the gate of the first N-type MOS transistor; One end is connected to the negative voltage output terminal of the negative booster circuit, the other end is connected to the source of the second N-type MOS transistor, and one or a plurality of diode-connected N-type MOS transistors are connected in series. One current path is connected to the drain of the transistor string and one of the N-type MOS transistors constituting the transistor string, and the other current One or a plurality of third N-type MOS transistors having a path connected to the negative voltage output terminal of the negative booster circuit, and level conversion of a voltage selection signal for selecting the detection voltage are performed, and the third N-type is performed. One or a plurality of level shift circuits that output to the gate of the MOS transistor, a first input terminal is connected to the drain of the second N-type MOS transistor, and a reference voltage is input to the second input terminal, A comparator or a differential amplifier circuit that outputs the boost clock control signal, and the transistor sizes of the first N-type MOS transistor, the second N-type MOS transistor, and the transistor row are all the same, Since the voltage value at the negative voltage output terminal of the negative booster circuit is switched by the voltage selection signal, it can be operated in different operation modes such as erasing and writing. For if the necessary voltage value There are different it can also be easily supplied from one of the negative voltage circuit.
[0076]
Further, according to a semiconductor integrated circuit according to claim 10 of the present invention, a semiconductor integrated circuit comprising the negative booster circuit according to any one of claims 7 to 8, wherein the semiconductor integrated circuit comprises: Since the negative voltage input from the negative booster circuit is controlled by the reference voltage and a regulator circuit that outputs a negative voltage of a predetermined voltage value is provided, the boosted voltage of the negative booster circuit is output from the regulator circuit. By controlling so that the potential difference from the voltage is always reduced, power loss in the regulator circuit can be reduced, and power efficiency can be improved.
[0077]
In addition, a semiconductor integrated circuit according to an eleventh aspect of the present invention is a semiconductor integrated circuit including the negative booster circuit according to the ninth aspect, and the semiconductor integrated circuit is configured by the reference voltage and the voltage selection signal. Since a regulator circuit that controls a predetermined voltage value input from the negative booster circuit and outputs a negative voltage higher than the voltage value is provided, the regulator is regulated to a higher potential than the output terminal of the negative booster circuit. By outputting the negative voltage, it is possible to obtain a stable and highly accurate negative voltage with a small voltage fluctuation, and to perform highly accurate control such as writing and erasing in the nonvolatile semiconductor memory device.
[0078]
According to a nonvolatile semiconductor memory device of a twelfth aspect of the present invention, there is provided a nonvolatile semiconductor memory device including a negative booster circuit, wherein the negative booster circuit is any one of the sixth to ninth aspects. Thus, the threshold voltage control of the memory cell at the time of writing / erasing can be performed with high accuracy and high power efficiency.
[0079]
The nonvolatile semiconductor memory device according to claim 13 of the present invention is a nonvolatile semiconductor memory device including a negative booster circuit, wherein the negative booster circuit is described in claim 10 or claim 11. Therefore, the threshold voltage control of the memory cell at the time of writing / erasing can be performed with high accuracy and high power efficiency.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a negative booster circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a waveform of a boost clock of the negative boost circuit according to the first embodiment of the present invention.
FIG. 3 is a voltage waveform diagram of the negative booster circuit according to the first embodiment of the present invention.
FIG. 4 is a circuit diagram of a negative booster circuit according to a second embodiment of the present invention.
FIG. 5 is a diagram showing a waveform of a boost clock of a negative booster circuit according to a second embodiment of the present invention.
FIG. 6 is a voltage waveform diagram of the negative booster circuit according to the second embodiment of the present invention.
FIG. 7 is a circuit diagram of a negative booster circuit according to a third embodiment of the present invention.
FIG. 8 is a diagram showing a waveform of a boost clock of a negative boost circuit according to a third embodiment of the present invention.
FIG. 9 is a block diagram of a negative booster circuit according to a fourth embodiment of the present invention.
FIG. 10 is a detailed circuit diagram of a voltage detection unit according to a fourth embodiment of the present invention.
FIG. 11 is a block diagram of a negative booster circuit according to a fifth embodiment of the present invention.
FIG. 12 is a detailed circuit diagram of a voltage detection unit according to a fifth embodiment of the present invention.
FIG. 13 is a block diagram of a semiconductor integrated circuit diagram according to a sixth embodiment of the present invention.
FIG. 14 is a block diagram of a nonvolatile semiconductor memory device in a seventh embodiment of the present invention.
FIG. 15 is a circuit diagram of a conventional negative booster circuit.
FIG. 16 is a diagram showing a waveform of a boosting clock in a conventional negative boosting circuit.
FIG. 17 is a cross-sectional structure diagram of an N-type MOS transistor in a conventional negative booster circuit.
[Explanation of symbols]
11-14, 21-24 Booster cell
31-34, 41-44 Booster cell
15, 25, 35, 45 Final cell
36, 46 Bootstrap circuit
51 Negative booster circuit
52 Negative Voltage Charge Pump Circuit
53 Boost clock circuit
54 Voltage detection circuit
55 Reference voltage generator
56 Voltage detection circuit
57 Negative Voltage Regulator Circuit
60 Comparator or differential amplifier circuit
61 Level shift circuit
70 memory cell array
71 row decoder
72 bit line control circuit
73 Column decoder
74 Address buffer
75 Data buffer
76 Internal power supply circuit
77 Negative voltage generator
Claims (13)
上記昇圧セルは一つあるいは複数のN型MOSトランジスタと、一つあるいは複数の昇圧容量とを備え、
上記昇圧容量の一端には昇圧クロックが入力され、
対面する上記昇圧セル列の昇圧セルには互いに逆相の昇圧クロックが入力され、
上記昇圧セル内の少なくとも一つのN型MOSトランジスタのバックゲート端子を、対面する上記昇圧セル列の昇圧セルより1段後段の上記昇圧セルの出力端と接続する、
ことを特徴とする負昇圧回路。A negative booster circuit comprising two parallel booster cells composed of a plurality of booster cell columns connected in series,
The boosting cell includes one or a plurality of N-type MOS transistors and one or a plurality of boosting capacitors.
A boost clock is input to one end of the boost capacitor,
The boosting cells in the boosting cell row facing each other are input with boosting clocks having opposite phases to each other,
A back gate terminal of at least one N-type MOS transistor in the booster cell is connected to an output terminal of the booster cell in a stage one stage after the booster cell of the booster cell row facing;
A negative booster circuit.
上記昇圧セル列の最終段セルは、
ゲートとドレインとを接続したダイオード接続で、ソースを上記最終段セルの入力端に接続し、ドレインを上記負昇圧回路の出力端とした第1のN型MOSトランジスタと、
ゲートとドレインとを接続したダイオード接続で、ソースを上記最終段セルの入力端に接続し、バックゲートをドレインに接続した第2のN型MOSトランジスタと、
一端を上記第2のN型MOSトランジスタのドレインに接続し、他端を上記昇圧クロックの入力端とした昇圧容量とを備え、
上記第2のN型MOSトランジスタのドレインをバックバイアス出力端とし、対面する上記昇圧セル列の1段前段の昇圧セル内のN型MOSトランジスタのバックゲート端子に該バックバイアス出力端を接続し、上記第1のN型MOSトランジスタのバックゲートを対面する上記昇圧セル列の最終段セルのバックバイアス出力端に接続する、
ことを特徴とする負昇圧回路。The negative booster circuit according to claim 1,
The last stage cell of the boost cell row is
A first N-type MOS transistor having a diode connected by connecting a gate and a drain, a source connected to the input terminal of the final cell, and a drain output terminal of the negative booster circuit;
A second N-type MOS transistor having a source connected to the input terminal of the final stage cell and a back gate connected to the drain in a diode connection in which the gate and the drain are connected;
A boosting capacitor having one end connected to the drain of the second N-type MOS transistor and the other end serving as an input end of the boosting clock;
The drain of the second N-type MOS transistor is used as a back bias output terminal, and the back bias output terminal is connected to the back gate terminal of the N-type MOS transistor in the boosting cell in the previous stage of the boosting cell line facing the drain. The back gate of the first N-type MOS transistor is connected to the back bias output terminal of the last stage cell of the boost cell array facing the back gate.
A negative booster circuit.
上記昇圧セルは、一つのN型MOSトランジスタと一つの昇圧容量とを備え、
上記N型MOSトランジスタは、ゲートとドレインとを接続したダイオード接続で、ソースを上記昇圧セルの入力端、ドレインを上記昇圧セルの出力端、バックゲートをバックバイアス入力端とし、上記昇圧容量の一端を上記N型MOSトランジスタのドレインに接続し、他端を昇圧クロックの入力端とした、
ことを特徴とする負昇圧回路。In the negative booster circuit according to claim 1 or 2,
The boosting cell includes one N-type MOS transistor and one boosting capacitor,
The N-type MOS transistor has a diode connection in which a gate and a drain are connected, a source as an input terminal of the boosting cell, a drain as an output terminal of the boosting cell, a back gate as a back bias input terminal, and one end of the boosting capacitor. Is connected to the drain of the N-type MOS transistor, and the other end is used as the input terminal of the boost clock.
A negative booster circuit.
上記昇圧セルは、第1のN型MOSトランジスタと第2のN型MOSトランジスタと、第1の昇圧容量と第2の昇圧容量とを備え、
上記第1のN型MOSトランジスタは、ソースを上記昇圧セルの入力端とし、ドレインを上記昇圧セルの出力端とし、上記第2のN型MOSトランジスタは、その電流経路の一端を上記第1のN型MOSトランジスタのドレインと接続し、その電流経路の他端を上記第1のN型MOSトランジスタのゲートと接続し、上記第2のN型MOSトランジスタのゲートを上記第1のN型MOSトランジスタのソースと接続し、上記第1の昇圧容量は、その一端を上記第1のN型MOSトランジスタのドレインに接続し、他端を第1の昇圧クロック入力端とし、上記第2の昇圧容量は、その一端を上記第1のN型MOSトランジスタのゲートに接続し、他端を第2の昇圧クロック入力端とした、
ことを特徴とする負昇圧回路。In the negative booster circuit according to claim 1 or 2,
The boosting cell includes a first N-type MOS transistor, a second N-type MOS transistor, a first boosting capacitor, and a second boosting capacitor,
The first N-type MOS transistor has a source as an input terminal of the boosting cell, a drain as an output terminal of the boosting cell, and the second N-type MOS transistor has one end of its current path as the first end. The drain of the N-type MOS transistor is connected, the other end of the current path is connected to the gate of the first N-type MOS transistor, and the gate of the second N-type MOS transistor is connected to the first N-type MOS transistor. The first booster capacitor is connected at one end thereof to the drain of the first N-type MOS transistor, the other end is used as a first booster clock input terminal, and the second booster capacitor is , One end of which is connected to the gate of the first N-type MOS transistor, and the other end is a second boosted clock input end.
A negative booster circuit.
上記昇圧セル列の初段の昇圧セルの入力端には、上記第1の昇圧クロック入力端に入力される昇圧クロックと逆位相の昇圧クロックが入力される、
ことを特徴とする負昇圧回路。The negative booster circuit according to claim 4, wherein
A boost clock having a phase opposite to that of the boost clock input to the first boost clock input terminal is input to an input terminal of the first boost cell in the boost cell row.
A negative booster circuit.
上記昇圧セルの第2の昇圧クロック入力端には、ブートストラップ回路を介して昇圧された昇圧クロックが入力される、
ことを特徴とする負昇圧回路。In the negative booster circuit according to claim 4 or 5,
The boosted clock boosted via the bootstrap circuit is input to the second boosted clock input terminal of the booster cell.
A negative booster circuit.
該負昇圧回路は、参照電圧に基づいて定められる検知電圧を求め、当該負昇圧回路から出力される負電圧と比較して、上記昇圧クロックを制御する昇圧クロック制御信号を出力する電圧検知回路を備えた、
ことを特徴とする負昇圧回路。The negative booster circuit according to any one of claims 1 to 6,
The negative booster circuit obtains a detection voltage determined based on a reference voltage, and compares the negative voltage output from the negative booster circuit with a voltage detection circuit that outputs a boost clock control signal for controlling the boost clock. Prepared,
A negative booster circuit.
上記電圧検知回路は、
電源電位につながるカレントミラー回路と、
ソースを接地電位に接続し、ドレインを上記カレントミラー回路の電流入力端に接続した第1のN型MOSトランジスタと、
ゲートとドレインとを上記第1のN型MOSトランジスタのゲートに接続した第2のN型MOSトランジスタと、
一端を当該負昇圧回路の負電圧出力端に接続し、他端を上記第2のN型MOSトランジスタのソースに接続し、直列接続された一つあるいは複数のダイオード接続のN型MOSトランジスタからなるトランジスタ列と、
第1の入力端を上記第2のN型MOSトランジスタのドレインに接続し、第2の入力端に上記参照電圧を入力して、上記昇圧クロック制御信号を出力するコンパレータあるいは差動増幅回路とを備え、
上記第1のN型MOSトランジスタ、上記第2のN型MOSトランジスタ、及び上記トランジスタ列のトランジスタサイズはいずれも同一である、
ことを特徴とする負昇圧回路。The negative booster circuit according to claim 7, wherein
The voltage detection circuit is
A current mirror circuit connected to the power supply potential;
A first N-type MOS transistor having a source connected to a ground potential and a drain connected to a current input terminal of the current mirror circuit;
A second N-type MOS transistor having a gate and a drain connected to the gate of the first N-type MOS transistor;
One end is connected to the negative voltage output terminal of the negative booster circuit, the other end is connected to the source of the second N-type MOS transistor, and one or a plurality of diode-connected N-type MOS transistors are connected in series. A transistor array;
A first input terminal connected to the drain of the second N-type MOS transistor, a reference voltage input to the second input terminal, and a comparator or differential amplifier circuit that outputs the boost clock control signal; Prepared,
The transistor sizes of the first N-type MOS transistor, the second N-type MOS transistor, and the transistor array are all the same.
A negative booster circuit.
上記電圧検知回路は、
電源電位につながるカレントミラー回路と、
ソースを接地電位に接続し、ドレインを上記カレントミラー回路の電流入力端に接続した第1のN型MOSトランジスタと、
ゲートとドレインとを上記第1のN型MOSトランジスタのゲートに接続した第2のN型MOSトランジスタと、
一端を当該負昇圧回路の負電圧出力端に接続し、他端を上記第2のN型MOSトランジスタのソースに接続し、直列接続された一つあるいは複数のダイオード接続のN型MOSトランジスタからなるトランジスタ列と、
上記トランジスタ列を構成するいずれかの上記N型MOSトランジスタのドレインに、一方の電流経路を接続し、他方の電流経路を当該負昇圧回路の負電圧出力端に接続した、一つあるいは複数の第3のN型MOSトランジスタと、
上記検知電圧を選択する電圧選択信号のレベル変換を行い、上記第3のN型MOSトランジスタのゲートに出力する一つあるいは複数のレベルシフト回路と、
第1の入力端を上記第2のN型MOSトランジスタのドレインに接続し、第2の入力端に参照電圧を入力して、上記昇圧クロック制御信号を出力するコンパレータあるいは差動増幅回路とを備え、
上記第1のN型MOSトランジスタ、上記第2のN型MOSトランジスタ、及び上記トランジスタ列のトランジスタサイズはいずれも同一とし、当該負昇圧回路の負電圧出力端の電圧値を上記電圧選択信号により切り換える、
ことを特徴とする負昇圧回路。The negative booster circuit according to claim 7, wherein
The voltage detection circuit is
A current mirror circuit connected to the power supply potential;
A first N-type MOS transistor having a source connected to a ground potential and a drain connected to a current input terminal of the current mirror circuit;
A second N-type MOS transistor having a gate and a drain connected to the gate of the first N-type MOS transistor;
One end is connected to the negative voltage output terminal of the negative booster circuit, the other end is connected to the source of the second N-type MOS transistor, and one or a plurality of diode-connected N-type MOS transistors are connected in series. A transistor array;
One or a plurality of second current paths are connected to the drain of one of the N-type MOS transistors constituting the transistor array, and the other current path is connected to the negative voltage output terminal of the negative booster circuit. 3 N-type MOS transistors;
One or a plurality of level shift circuits for performing level conversion of a voltage selection signal for selecting the detection voltage and outputting to the gate of the third N-type MOS transistor;
A first input terminal connected to the drain of the second N-type MOS transistor; a reference voltage input to the second input terminal; and a comparator or differential amplifier circuit for outputting the boosted clock control signal. ,
The first N-type MOS transistor, the second N-type MOS transistor, and the transistor row have the same transistor size, and the voltage value at the negative voltage output terminal of the negative booster circuit is switched by the voltage selection signal. ,
A negative booster circuit.
該半導体集積回路は、上記参照電圧によって上記負昇圧回路から入力される負電圧を制御し、所定の電圧値の負電圧を出力するレギュレータ回路を備えた、
ことを特徴とする半導体集積回路。A semiconductor integrated circuit comprising the negative booster circuit according to any one of claims 7 to 8,
The semiconductor integrated circuit includes a regulator circuit that controls a negative voltage input from the negative booster circuit by the reference voltage and outputs a negative voltage having a predetermined voltage value.
A semiconductor integrated circuit.
該半導体集積回路は、上記参照電圧及び電圧選択信号によって、該負昇圧回路から入力される所定の電圧値を制御し、該電圧値より高電位の負電圧を出力するレギュレータ回路を備えた、
ことを特徴とする半導体集積回路。A semiconductor integrated circuit comprising the negative booster circuit according to claim 9,
The semiconductor integrated circuit includes a regulator circuit that controls a predetermined voltage value input from the negative booster circuit according to the reference voltage and the voltage selection signal, and outputs a negative voltage higher than the voltage value.
A semiconductor integrated circuit.
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