JP3808090B2 - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP3808090B2
JP3808090B2 JP2005355232A JP2005355232A JP3808090B2 JP 3808090 B2 JP3808090 B2 JP 3808090B2 JP 2005355232 A JP2005355232 A JP 2005355232A JP 2005355232 A JP2005355232 A JP 2005355232A JP 3808090 B2 JP3808090 B2 JP 3808090B2
Authority
JP
Japan
Prior art keywords
termination
circuit
pad
impurity region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2005355232A
Other languages
Japanese (ja)
Other versions
JP2006135344A (en
Inventor
貴志 久保
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2005355232A priority Critical patent/JP3808090B2/en
Publication of JP2006135344A publication Critical patent/JP2006135344A/en
Application granted granted Critical
Publication of JP3808090B2 publication Critical patent/JP3808090B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Landscapes

  • Logic Circuits (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

この発明は出力ノードを駆動する半導体装置に関し、特に、バス終端機能を有する半導体装置に関する。   The present invention relates to a semiconductor device for driving an output node, and more particularly to a semiconductor device having a bus termination function.

半導体装置において、ピン端子に接続されるトランジスタは、このピン端子を介して装置外部と直接接続されるため、外部からのノイズの影響を受けやすい。ノイズの中でも、装置(トランジスタ)を破壊するレベルのものは、サージと呼ばれる。このサージによる半導体装置の破壊は、静電破壊(ESD)と呼ばれ、MOSトランジスタ(絶縁ゲート型電界効果トランジスタ)のゲート絶縁膜の破壊などが生じる。半導体装置の信頼性上、したがって、サージに対する必要な程度の耐圧が要求される。   In a semiconductor device, a transistor connected to a pin terminal is directly connected to the outside of the device through the pin terminal, and thus is easily affected by noise from the outside. Among noises, a noise that destroys a device (transistor) is called a surge. The breakdown of the semiconductor device due to the surge is called electrostatic breakdown (ESD), and the breakdown of the gate insulating film of the MOS transistor (insulated gate field effect transistor) occurs. In view of the reliability of the semiconductor device, therefore, a required withstand voltage against a surge is required.

外部信号を受ける入力ピンに対しては、通常、ダイオードまたはダイオード接続されたMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)または、ゲート絶縁膜が十分厚くされたフィールドトランジスタにより、入力保護回路が構成される。この入力保護回路により、サージを電源端子または接地端子へ流し、内部回路へサージが伝達されるのを防止する。   For an input pin that receives an external signal, an input protection circuit is usually constituted by a diode or a diode-connected MOS transistor (insulated gate field effect transistor) or a field transistor having a sufficiently thick gate insulating film. . With this input protection circuit, a surge is passed to the power supply terminal or the ground terminal to prevent the surge from being transmitted to the internal circuit.

出力回路においては、出力トランジスタがサージ吸収用のトランジスタとして機能するため、特別に、保護回路を設ける必要がない。しかしながら、MOSトランジスタで構成されるMOS出力回路において、サージ電圧のために、出力トランジスタに大きな電流が流れ、また高いドレイン電界が発生して静電破壊が生じる可能性がある。このような静電破壊を防止するために、ドレイン電流を低減しかつドレイン電界を低減するために、出力トランジスタにおいては、そのドレイン領域の抵抗値(ドレイン拡散抵抗)を大きくする必要がある。通常、ドレイン抵抗を大きくするために、出力トランジスタのゲートと出力ノードに接続するためのドレインコンタクトの間の距離を十分に長くすることが要求される。すなわち、出力トランジスタのドレイン部の拡散領域の面積が大きくなり、出力トランジスタのサイズが大きくなる。   In the output circuit, since the output transistor functions as a surge absorbing transistor, it is not necessary to provide a special protection circuit. However, in a MOS output circuit composed of MOS transistors, a large current flows through the output transistor due to a surge voltage, and a high drain electric field may be generated to cause electrostatic breakdown. In order to prevent such electrostatic breakdown, in order to reduce the drain current and the drain electric field, it is necessary to increase the resistance value (drain diffusion resistance) of the drain region in the output transistor. Usually, in order to increase the drain resistance, it is required to make the distance between the gate of the output transistor and the drain contact for connecting to the output node sufficiently long. That is, the area of the diffusion region in the drain portion of the output transistor is increased, and the size of the output transistor is increased.

出力回路の面積増大を抑制して、静電破壊を防止する構成が、特許文献1(特開2001−127173号公報)において、提案されている。この特許文献1においては、出力トランジスタにおいて、ドレイン拡散領域の不純物濃度をソース拡散領域のそれと異ならせて、ドレイン拡散抵抗値を大きくすることが行なわれている。   Japanese Patent Application Laid-Open No. 2001-127173 proposes a configuration that suppresses an increase in the area of the output circuit and prevents electrostatic breakdown. In Patent Document 1, in the output transistor, the drain diffusion resistance value is increased by making the impurity concentration of the drain diffusion region different from that of the source diffusion region.

また、特許文献2(特開平11−214621号公報)においては、出力トランジスタと出力パッドの間に、終端抵抗素子と、この終端抵抗素子に対する保護素子を設ける構成が示されている。この特許文献2においては、静電保護素子が.MOSトランジスタで構成され、そのドレイン領域の抵抗、すなわち、ドレイン拡散抵抗を大きくするために、ゲートとドレインコンタクトの間の距離が長くされている。このドレイン拡散領域の面積が大きいことを利用して、この静電保護素子のどレイン領域上部に終端抵抗素子を配置して、出力回路全体のレイアウト面積の増大を抑制している。この終端抵抗素子は、信号伝送時のリンギングなどの反射波などを防止するための電流制限用抵抗素子であり、出力パッドと出力トランジスタの出力ノード(ドレイン)との間に接続される。   Japanese Patent Laid-Open No. 11-214621 discloses a configuration in which a termination resistance element and a protection element for the termination resistance element are provided between an output transistor and an output pad. In this Patent Document 2, an electrostatic protection element is. The distance between the gate and the drain contact is increased in order to increase the resistance of the drain region, that is, the drain diffusion resistance. Taking advantage of the large area of the drain diffusion region, the termination resistance element is disposed above the throat region of the electrostatic protection element to suppress an increase in the layout area of the entire output circuit. This termination resistance element is a current limiting resistance element for preventing reflected waves such as ringing during signal transmission, and is connected between the output pad and the output node (drain) of the output transistor.

特許文献3(特開平10−65744号公報)においては、出力端子と出力回路の間にインピーダンス切換え手段を配置し、このインピーダンス切換え手段を、送信時にはインピーダンスを低くし、また受信時にはインピーダンスを高くすることにより、伝送路の容量性負荷に起因する反射雑音を低減する構成が示されている。
特開2001−127173号公報 特開平11−214621号公報 特開平10−65744号公報
In Patent Document 3 (Japanese Patent Laid-Open No. 10-65744), impedance switching means is arranged between the output terminal and the output circuit, and this impedance switching means lowers the impedance during transmission and increases the impedance during reception. Thus, a configuration for reducing the reflection noise caused by the capacitive load of the transmission path is shown.
JP 2001-127173 A Japanese Patent Laid-Open No. 11-214621 JP-A-10-65744

特許文献1に示す構成においては、出力トランジスタのソースおよびドレインの不純物濃度を変更する必要があり、製造工程数が増大する。このドレイン拡散抵抗は、ピン端子を介して外部バスに常時接続される。ドレイン拡散抵抗が、終端抵抗として機能する場合、信号出力時において、出力信号の駆動が、高いドレイン拡散抵抗を介して行なわれることになり、高速で信号を伝達することができなくなる。   In the configuration shown in Patent Document 1, it is necessary to change the impurity concentration of the source and drain of the output transistor, which increases the number of manufacturing steps. This drain diffusion resistor is always connected to an external bus via a pin terminal. When the drain diffusion resistor functions as a termination resistor, when the signal is output, the output signal is driven through the high drain diffusion resistor, and the signal cannot be transmitted at high speed.

また、特許文献2に示す構成においては、終端抵抗素子に対する保護回路が出力回路に対応して配置されている。この保護回路のMOSトランジスタは、その上部に終端抵抗を配置することができる程度に、ドレインコンタクトとゲート電極との間の距離が十分に大きくされている。したがって、ドレイン領域と基板領域の間の境界の面積が大きく、この保護回路の大きなドレイン接合容量が出力ピン端子に接続され、出力ピン端子の寄生容量が大きくなり、高速で信号を転送することができなくなる。また、終端抵抗素子が、出力トランジスタのドレインと出力パッドとの間に接続されており、出力信号に対する電流制限素子として機能するため、高速で信号を出力することができない。また、この終端抵抗により電圧降下が生じるため、CMOSレベルの信号を伝送することができない。   Further, in the configuration shown in Patent Document 2, a protection circuit for the termination resistance element is arranged corresponding to the output circuit. In the MOS transistor of this protection circuit, the distance between the drain contact and the gate electrode is sufficiently large so that a termination resistor can be arranged on the upper part. Therefore, the area of the boundary between the drain region and the substrate region is large, the large drain junction capacitance of this protection circuit is connected to the output pin terminal, the parasitic capacitance of the output pin terminal is increased, and signals can be transferred at high speed. become unable. In addition, since the terminating resistance element is connected between the drain of the output transistor and the output pad and functions as a current limiting element for the output signal, a signal cannot be output at high speed. In addition, a voltage drop occurs due to this termination resistor, and thus a CMOS level signal cannot be transmitted.

また、特許文献3に示す構成においては、出力ピン端子に対して、インピーダンスを送信時および受信時で切換えるインピーダンス切換回路が配置されている。しかしながら、この場合においても、サージに対する保護素子を設ける必要があり、終端抵抗を動作モードに応じて変更するための回路の占有面積が大きくなる。特に、この終端抵抗制御の回路部分を、ドレイン拡散抵抗を大きくするトランジスタで構成した場合、出力ピンの負荷が同様に増大し、高速で信号を転送することができなくなり、また出力回路の占有面積が増大する。この特許文献3においては、信号送受信時のリンギングを抑制することのみを考慮しており、主力回路の面積低減と伝送路の負荷を軽減する構成については考慮していない。   In the configuration shown in Patent Document 3, an impedance switching circuit that switches the impedance at the time of transmission and at the time of reception is arranged for the output pin terminal. However, even in this case, it is necessary to provide a protection element against surge, and the area occupied by the circuit for changing the termination resistance according to the operation mode increases. In particular, if this termination resistance control circuit part is configured with a transistor that increases the drain diffusion resistance, the load on the output pin will increase in the same manner, making it impossible to transfer signals at high speed, and the area occupied by the output circuit. Will increase. In Patent Document 3, only suppression of ringing at the time of signal transmission / reception is considered, and a configuration for reducing the area of the main circuit and the load on the transmission path is not considered.

それゆえ、この発明の目的は、面積増大および信頼性の低下を生じさせることなく、高速で信号を正確に転送することのできる半導体装置を提供することである。   SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a semiconductor device capable of accurately transferring a signal at high speed without causing an increase in area and a decrease in reliability.

この発明の他の目的は、高速でCMOSレベルの信号を転送することのできる小占有面積で高信頼性の、終端回路を内蔵する出力回路を備える半導体回路装置を提供することである。   Another object of the present invention is to provide a semiconductor circuit device including an output circuit having a built-in termination circuit with a small occupying area and capable of transferring a CMOS level signal at high speed.

この発明の第1の観点に係る半導体装置は、パッドと、このパッドに接続され、内部信号に従ってパッドを駆動する第1の出力トランジスタと、第1の抵抗素子と第1の終端トランジスタとを含む終端回路と、パッドと第1の抵抗素子の一端とを接続する第1の配線とを備える。第1の終端トランジスタは、第1の抵抗素子の他方端と第1の電圧ノードとの間に接続され、終端動作活性化信号に従って選択的に導通状態とされる。第1の出力トランジスタのドレインは、第1の配線において、パッドから第1の抵抗素子の一端に向かう間で第1の配線と接続される。 A semiconductor device according to a first aspect of the present invention includes a pad, a first output transistor connected to the pad and driving the pad according to an internal signal, a first resistance element, and a first termination transistor. A termination circuit; and a first wiring that connects the pad and one end of the first resistance element. The first termination transistor is connected between the other end of the first resistance element and the first voltage node, and is selectively rendered conductive according to the termination operation activation signal. The drain of the first output transistor is connected to the first wiring in the first wiring from the pad toward one end of the first resistance element.

この発明の第2の観点に係る半導体装置は、パッドと、第1の出力トランジスタと、終端抵抗素子と第1の終端トランジスタとを含む終端回路と、終端抵抗素子の一端とパッドとを接続する第1の配線とを備える。第1の出力トランジスタは、第1の不純物領域と、第1の不純物領域と並列に配置された第2の不純物領域と、これらの第1および第2の不純物領域の間に配置されかつ内部信号を受ける第1のゲート電極とを有する。第1の不純物領域は、該第1の不純物領域上に配置される第1のコンタクトを介してパッドに結合される。終端抵抗素子は、一端がパッドに接続される。第1の終端トランジスタは、第3の不純物領域と、この第3の不純物領域と並列に配置された第4の不純物領域と、これらの第3および第4の不純物領域の間に配置されかつ終端動作活性化信号を受ける第2のゲート電極とを有する。第3の不純物領域は、該第3の不純物領域上に配置される第2のコンタクトを介して終端抵抗素子の他方端に結合される。第1の不純物領域は、第1のコンタクトを介して第1の配線にパッドと終端抵抗素子の間で接続される。 A semiconductor device according to a second aspect of the present invention connects a pad, a first output transistor, a termination circuit including a termination resistance element and a first termination transistor, and one end of the termination resistance element and the pad. First wiring. The first output transistor is arranged between the first impurity region, the second impurity region arranged in parallel with the first impurity region, and between the first and second impurity regions and an internal signal. And a first gate electrode. The first impurity region is coupled to the pad via a first contact disposed on the first impurity region. One end of the termination resistance element is connected to the pad. The first termination transistor is disposed between the third impurity region, the fourth impurity region disposed in parallel with the third impurity region, and the third and fourth impurity regions. And a second gate electrode for receiving an operation activation signal. The third impurity region is coupled to the other end of the termination resistance element through a second contact disposed on the third impurity region. The first impurity region is connected to the first wiring between the pad and the termination resistance element via the first contact.

この発明に従えば、終端回路のレイアウト面積を低減することができ、終端回路を内蔵する半導体装置を、レイアウト面積を増大させることなく実現することができる。   According to the present invention, the layout area of the termination circuit can be reduced, and a semiconductor device incorporating the termination circuit can be realized without increasing the layout area.

終端回路を、半導体装置内に配置することにより、システム構成変更時においても、この終端回路を選択的に動作させることによりバスのインピーダンス整合を維持して信号を転送することができる。したがって、配線容量などの影響を受けることなく高速で信号を転送することができる。   By disposing the termination circuit in the semiconductor device, even when the system configuration is changed, the termination circuit can be selectively operated to transfer signals while maintaining the impedance matching of the bus. Therefore, a signal can be transferred at high speed without being affected by the wiring capacity.

終端抵抗を配置することにより、終端トランジスタのサージ耐圧を保証することができる。また、終端回路とパッドの間の配線距離を、パッドと出力トランジスタの間の配線距離より長くすることにより、終端回路に対する配線の寄生容量および寄生抵抗を大きくすることができ、比較的大きなローパスフィルタを接続した構成と等価となり、パッドに突入した大きなサージが緩和され、終端トランジスタに印加される電圧を緩和することができ、終端トランジスタのサイズを低減することができる。これにより、信頼性の高い、小占有面積の、高速で信号を転送することのできる出力回路を備える半導体装置を実現することができる。 By arranging the termination resistor, the surge withstand voltage of the termination transistor can be guaranteed. Moreover, the wiring distance between the termination circuit and the pad, by longer than the wiring distance between the pad and the output transistor, it is possible to increase the parasitic capacitance and parasitic resistance of the wiring for the termination circuit, a relatively large low-pass This is equivalent to a configuration in which a filter is connected, and a large surge entering the pad is alleviated, the voltage applied to the termination transistor can be relaxed, and the size of the termination transistor can be reduced. As a result, a highly reliable semiconductor device including an output circuit that can transfer signals at high speed with a small occupation area can be realized.

[実施の形態1]
図1は、この発明の実施の形態1に従う半導体装置の要部の構成を示す図である。図1において、外部パッド5に対して設けられる出力回路1および終端回路10を代表的に示す。このパッド5は、図示しないピン端子に接続される。
[Embodiment 1]
FIG. 1 shows a structure of a main portion of the semiconductor device according to the first embodiment of the present invention. In FIG. 1, an output circuit 1 and a termination circuit 10 provided for the external pad 5 are representatively shown. The pad 5 is connected to a pin terminal (not shown).

出力回路1は、電源ノードと出力ノード3の間に接続され、出力制御信号ZOTHに従って選択的に導通するPチャネルMOSトランジスタ2aおよび2bと、出力ノード3と接地ノードの間に接続され、出力制御信号OTLに従って選択的に導通するNチャネルMOSトランジスタ4aおよび4bを含む。電源ノードへ、出力回路用の電源電圧VCCQが与えられ、接地ノードへ、出力回路用の接地電圧VSSQが与えられる。出力ノード3が、出力パッド5に接続される。   Output circuit 1 is connected between a power supply node and output node 3, and is connected between P channel MOS transistors 2a and 2b which are selectively turned on according to output control signal ZOTH, and between output node 3 and the ground node. N channel MOS transistors 4a and 4b selectively conducting according to signal OTL are included. Power supply voltage VCCQ for output circuit is applied to the power supply node, and ground voltage VSSQ for output circuit is applied to the ground node. Output node 3 is connected to output pad 5.

出力制御信号ZOTHおよびOTLは、出力回路1の動作状況および内部信号に従ってそれらの論理レベルが設定される。出力制御信号ZOTHがHレベルでありかつ出力制御信号OTLがLレベルのときには、MOSトランジスタ2a、2b、4aおよび4bはすべてオフ状態であり、この出力回路1は、出力ハイインピーダンス状態に設定される。この出力ハイインピーダンス状態においては、出力回路1は、スタンバイ状態にある。出力制御信号ZOTHおよびOTLがともにHレベルとなると、MOSトランジスタ2aおよび2bがともにオフ状態、MOSトランジスタ4aおよび4bがともにオン状態となり、出力ノード3は、接地電圧VSSQレベルに駆動される。   Output control signals ZOTH and OTL have their logic levels set according to the operation state of output circuit 1 and internal signals. When output control signal ZOTH is at H level and output control signal OTL is at L level, MOS transistors 2a, 2b, 4a and 4b are all in an off state, and output circuit 1 is set to an output high impedance state. . In this output high impedance state, the output circuit 1 is in a standby state. When output control signals ZOTH and OTL both attain an H level, MOS transistors 2a and 2b are both turned off and MOS transistors 4a and 4b are both turned on, and output node 3 is driven to the level of ground voltage VSSQ.

出力制御信号ZOTHおよびOTLがともにLレベルのときには、MOSトランジスタ2aおよび2bがオン状態、MOSトランジスタ4aおよび4bがともにオフ状態となる。応じて、出力ノード3は、出力回路用電源電圧VCCQレベルに駆動される。   When output control signals ZOTH and OTL are both at L level, MOS transistors 2a and 2b are turned on, and both MOS transistors 4a and 4b are turned off. In response, output node 3 is driven to output circuit power supply voltage VCCQ level.

この出力回路1の動作時において、出力制御信号ZOTHおよびOTLは、内部信号に従って生成される。この内部信号は、半導体装置がメモリ装置に適用される場合、内部の読出データであり、この内部データと読出動作タイミング制御信号とに基づいてこれらの出力制御信号ZOTHおよびOTLが生成される。   During the operation of the output circuit 1, the output control signals ZOTH and OTL are generated according to internal signals. This internal signal is internal read data when the semiconductor device is applied to a memory device, and output control signals ZOTH and OTL are generated based on the internal data and the read operation timing control signal.

MOSトランジスタ2aおよび2bが2つ並列に設けられ、またはMOSトランジスタ4aおよび4bが2つ並列に設けられているのは、以下の理由による。これらのMOSトランジスタ2a、2b、4aおよび4bを、それぞれ単位MOSトランジスタで構成し、必要な駆動力を出力回路1に与えるために、複数の単位トランジスタを利用する。したがって、出力放電用のプルダウンNチャネルMOSトランジスタの数および出力充電用のプルアップPチャネルトランジスタの数は、この外部パッド5に対して要求される駆動力および単位MOSトランジスタの電流駆動力に応じて適当に定められる。   The reason why two MOS transistors 2a and 2b are provided in parallel or two MOS transistors 4a and 4b are provided in parallel is as follows. Each of these MOS transistors 2a, 2b, 4a and 4b is constituted by a unit MOS transistor, and a plurality of unit transistors are used in order to give a necessary driving force to the output circuit 1. Therefore, the number of pull-down N-channel MOS transistors for output discharge and the number of pull-up P-channel transistors for output charging depend on the driving force required for external pad 5 and the current driving force of the unit MOS transistor. Determined appropriately.

終端回路10は、出力ノード12に一端が接続される抵抗素子13と、抵抗素子13の他方端と電源ノードの間に接続されかつその他のゲートに終端制御信号ZTERMを受けるPチャネルMOSトランジスタ11aおよび11bと、出力ノード14に一端が接続される抵抗素子14と、抵抗素子14の他方端と接地ノードの間に接続されかつそのゲートに終端制御信号TERMを受けるNチャネルMOSトランジスタ15aおよび15bを含む。   Termination circuit 10 includes a resistance element 13 having one end connected to output node 12, a P-channel MOS transistor 11a connected between the other end of resistance element 13 and the power supply node and receiving termination control signal ZTERM at the other gate. 11b, a resistance element 14 having one end connected to output node 14, and N channel MOS transistors 15a and 15b connected between the other end of resistance element 14 and the ground node and receiving termination control signal TERM at its gate. .

この終端回路10に与えられる電圧VCCおよびVSSは、出力回路1へ与えられる電圧VCCQおよびVSSQと異なる電源端子から与えられる電圧である。出力回路1に対し専用に、動作電源電圧VCCQおよびVSSQを与えることにより、出力回路1の動作の安定化を図り、または出力動作時の電源ノイズが他回路に伝達されるのを防止する。しかしながら、この終端回路10へ与えられる電圧VCCおよびVSSは、出力回路1へ与えられる電圧VCCQおよびVSSQと同一電源端子から与えられる電圧であってもよい。また、電圧VCCおよびVCCQは同一電圧レベルであってもよく、また、異なる電圧レベルであってもよい。   Voltages VCC and VSS applied to termination circuit 10 are voltages applied from power supply terminals different from voltages VCCQ and VSSQ applied to output circuit 1. The operation power supply voltages VCCQ and VSSQ are given exclusively to the output circuit 1, thereby stabilizing the operation of the output circuit 1 or preventing the power supply noise during the output operation from being transmitted to other circuits. However, voltages VCC and VSS applied to termination circuit 10 may be voltages supplied from the same power supply terminal as voltages VCCQ and VSSQ applied to output circuit 1. The voltages VCC and VCCQ may be at the same voltage level or may be at different voltage levels.

終端制御信号ZTERMおよびTERMは、互いに相補な制御信号である。終端回路10の終端動作を活性化する場合には、終端制御信号ZTERMがLレベル、終端制御信号TERMがHレベルに設定される。終端回路10の終端動作を停止する場合には、終端制御信号ZTERMがHレベル、終端制御信号TERMがLレベルに設定される。   The termination control signals ZTERM and TERM are mutually complementary control signals. When the termination operation of termination circuit 10 is activated, termination control signal ZTERM is set to L level and termination control signal TERM is set to H level. When stopping the termination operation of the termination circuit 10, the termination control signal ZTERM is set to H level and the termination control signal TERM is set to L level.

この終端回路10において、MOSトランジスタ11a、11bが2つHレベル側に設けられ、またMOSトランジスタ15aおよび15bが2つLレベル側に設けられているのは、出力回路1と同様、単位MOSトランジスタを複数個用いて、それぞれ、終端制御用のPおよびNチャネルのスイッチングMOSトランジスタを形成するためである。   In this termination circuit 10, two MOS transistors 11 a and 11 b are provided on the H level side, and two MOS transistors 15 a and 15 b are provided on the L level side, as in the output circuit 1. Is used to form P and N channel switching MOS transistors for termination control.

この終端回路10においては、MOSトランジスタ11aおよび11bは、抵抗素子13を介して出力ノード12に接続され、またMOSトランジスタ15aおよび15bは、抵抗素子14を介して出力ノード12に接続される。この出力ノード12は、パッド5に接続される。したがって、この終端制御用のMOSトランジスタ11a、11b、15aおよび15bは、出力ピンに直接接続される出力用MOSトランジスタ2a、2b、4aおよび4bのように、その静電破壊に対する信頼性用から規定されるドレインコンタクト−ゲート間距離を遵守する必要が必ずしも要求されない。そこで、MOSトランジスタ11aおよび11bのドレインコンタクト−ゲート間距離を、MOSトランジスタ2aおよび2bのそれよりも短くし、またはMOSトランジスタ15aおよび15bのドレインコンタクト−ゲート間距離を、MOSトランジスタ4aおよび4bのそれよりも短くする。このドレインコンタクト−ゲート間距離を短くすることにより、ドレイン抵抗を低減し、終端トランジスタ11a、11b、15aおよび15bのドレイン領域のレイアウト面積を低減する。   In termination circuit 10, MOS transistors 11 a and 11 b are connected to output node 12 through resistance element 13, and MOS transistors 15 a and 15 b are connected to output node 12 through resistance element 14. The output node 12 is connected to the pad 5. Therefore, the termination controlling MOS transistors 11a, 11b, 15a and 15b are specified from the viewpoint of reliability against electrostatic breakdown like the output MOS transistors 2a, 2b, 4a and 4b directly connected to the output pins. It is not always necessary to comply with the distance between the drain contact and the gate. Therefore, the drain contact-gate distance of MOS transistors 11a and 11b is made shorter than that of MOS transistors 2a and 2b, or the drain contact-gate distance of MOS transistors 15a and 15b is set to that of MOS transistors 4a and 4b. Shorter than. By shortening the distance between the drain contact and the gate, the drain resistance is reduced, and the layout area of the drain region of the termination transistors 11a, 11b, 15a and 15b is reduced.

終端回路10に対する終端制御信号TERMおよびZTERMと出力制御信号ZOTHおよびOTLの関係は、特に規定されない。出力回路1の信号/データ出力動作時に、終端回路10の終端動作が活性化されてもよい。また、出力回路1の信号/データ出力動作時に、この終端回路10の終端動作が停止され、別の図示しない信号バスに接続される回路の終端回路が活性化される構成が用いられてもよい。また、このパッド5が、信号入力ピンにも接続され、このパッド5が図示しない入力回路に接続される場合、この信号入力動作時に終端回路10の終端動作が停止されてもよく、または活性化されてもよい。   The relationship between termination control signals TERM and ZTERM for termination circuit 10 and output control signals ZOTH and OTL is not particularly defined. During the signal / data output operation of the output circuit 1, the termination operation of the termination circuit 10 may be activated. Also, a configuration may be used in which the termination operation of the termination circuit 10 is stopped and the termination circuit of a circuit connected to another signal bus (not shown) is activated during the signal / data output operation of the output circuit 1. . Further, when this pad 5 is also connected to a signal input pin and this pad 5 is connected to an input circuit (not shown), the termination operation of the termination circuit 10 may be stopped or activated during this signal input operation. May be.

また、この終端回路10の終端動作の活性化期間が、外部バスに接続される負荷の条件に応じて設定されてもよい。   Further, the activation period of the termination operation of the termination circuit 10 may be set according to the condition of the load connected to the external bus.

したがって、終端制御信号TERMおよびZTERMの活性/被活性化タイミングおよび期間は、この半導体回路装置が適用されるシステムのバスの終端制御条件に応じて適当に定められる。   Therefore, the activation / activation timing and period of termination control signals TERM and ZTERM are appropriately determined according to the termination control conditions of the bus of the system to which this semiconductor circuit device is applied.

図2は、図1に示す出力回路1および終端回路10のMOSトランジスタの平面レイアウトを概略的に示す図である。図2において、出力回路1のMOSトランジスタ2aおよび2bは、矩形状の活性領域18に形成され、または出力MOSトランジスタ4aおよび4bは、この活性領域18と対向して配置される矩形状の活性領域19に形成される。   FIG. 2 schematically shows a planar layout of the MOS transistors of output circuit 1 and termination circuit 10 shown in FIG. 2, MOS transistors 2a and 2b of output circuit 1 are formed in a rectangular active region 18, or output MOS transistors 4a and 4b are arranged in a rectangular active region facing this active region 18. 19 is formed.

活性領域18は、中央部に形成されるドレイン不純物領域PDaと、その両側に形成されるソース不純物領域PSaおよびPSbを含む。ソース不純物領域PSaとドレイン不純物領域PDaの間に、ゲート電極22aが配設され、ドレイン不純物領域PDaとソース不純物領域PSbの間に、ゲート電極22bが配置される。ドレイン不純物領域PDaは、トランジスタ2aおよび2bにより共有される。これらのゲート電極22aおよび22bには、出力制御信号ZOTHが共通に与えられる。   The active region 18 includes a drain impurity region PDa formed in the central portion and source impurity regions PSa and PSb formed on both sides thereof. A gate electrode 22a is disposed between the source impurity region PSa and the drain impurity region PDa, and a gate electrode 22b is disposed between the drain impurity region PDa and the source impurity region PSb. Drain impurity region PDa is shared by transistors 2a and 2b. An output control signal ZOTH is commonly applied to these gate electrodes 22a and 22b.

ソース不純物領域PSaおよびPSbは、それぞれ、ソースコンタクト20aおよび20bを介して電源ノードに接続される。ドレイン不純物領域PDaは、ドレインコンタクト21aを介して出力ノード3に接続される。このドレインコンタクト21aとゲート電極22aの間の距離は、Lpoであり、同様、明確には示さないが、このドレインコンタクト21aとMOSトランジスタ2bのゲート電極22bの間の距離もLpoである。   Source impurity regions PSa and PSb are connected to a power supply node via source contacts 20a and 20b, respectively. Drain impurity region PDa is connected to output node 3 through drain contact 21a. The distance between the drain contact 21a and the gate electrode 22a is Lpo. Similarly, although not clearly shown, the distance between the drain contact 21a and the gate electrode 22b of the MOS transistor 2b is also Lpo.

活性領域19においても、中央部にN型ドレイン不純物領域NDaが配置され、その両側に、N型ソース不純物領域NSaおよびNSbが配置される。N型ソース不純物領域NSaとN型ドレイン不純物領域NDaの間にゲート電極22cが配置され、ドレイン不純物領域NDaとソース不純物領域NSbの間に、ゲート電極22dが配置される。このドレイン不純物領域NDaは、MOSトランジスタ4aおよび4bに共有される。ドレイン不純物領域NDaは、ドレインコンタクト21bを介して出力ノード3に接続される。このドレインコンタクト21bとゲート電極22cの間の距離は、Lnoである。同様、図2においては、明確には示さないが、ドレインコンタクト21bとゲート電極22bに対しても、同じ距離Lnoが確保される。ソース不純物領域NSaおよびNSbは、それぞれ、ソースコンタクト22cおよび22dを介して接地ノードに電気的に接続される。   Also in active region 19, N-type drain impurity region NDa is arranged at the center, and N-type source impurity regions NSa and NSb are arranged on both sides thereof. A gate electrode 22c is disposed between the N-type source impurity region NSa and the N-type drain impurity region NDa, and a gate electrode 22d is disposed between the drain impurity region NDa and the source impurity region NSb. This drain impurity region NDa is shared by MOS transistors 4a and 4b. Drain impurity region NDa is connected to output node 3 through drain contact 21b. The distance between the drain contact 21b and the gate electrode 22c is Lno. Similarly, although not clearly shown in FIG. 2, the same distance Lno is secured for the drain contact 21b and the gate electrode 22b. Source impurity regions NSa and NSb are electrically connected to the ground node via source contacts 22c and 22d, respectively.

終端回路10においては、終端用のMOSトランジスタ11aおよび11bが、P型活性領域30に形成され、MOSトランジスタ15aおよび15bが、N型活性領域32に形成される。このP型活性領域30においては、中央部にドレイン不純物領域PDbが形成され、その両側に、ソース不純物領域PScおよびPSdが形成される。ドレイン不純物領域PDbとソース不純物領域PScの間にゲート電極22eが配設され、ドレイン不純物領域PDbとソース不純物領域PSdの間に、ゲート電極22fが配置される。   In termination circuit 10, termination MOS transistors 11 a and 11 b are formed in P-type active region 30, and MOS transistors 15 a and 15 b are formed in N-type active region 32. In P type active region 30, drain impurity region PDb is formed at the center, and source impurity regions PSc and PSd are formed on both sides thereof. A gate electrode 22e is disposed between the drain impurity region PDb and the source impurity region PSc, and a gate electrode 22f is disposed between the drain impurity region PDb and the source impurity region PSd.

不純物領域PDbは、MOSトランジスタ11aおよび11bにより共有される。このドレイン不純物領域PDbは、ドレインコンタクト21cを介して抵抗素子13の他方端に接続される。ソース不純物領域PScおよびPSdは、それぞれ、ソースコンタクト20eおよび20fを介して電源ノードに電気的に接続される。このドレインコンタクト21cとゲート電極22eの間の距離は、Lptであり、同様、ドレインコンタクト21cとゲート電極22fの間の距離も、Lptである。図2においては、MOSトランジスタ11aのドレインコンタクト−ゲート間距離を示す。   Impurity region PDb is shared by MOS transistors 11a and 11b. The drain impurity region PDb is connected to the other end of the resistance element 13 through the drain contact 21c. Source impurity regions PSc and PSd are electrically connected to a power supply node via source contacts 20e and 20f, respectively. The distance between the drain contact 21c and the gate electrode 22e is Lpt. Similarly, the distance between the drain contact 21c and the gate electrode 22f is Lpt. FIG. 2 shows the distance between the drain contact and the gate of the MOS transistor 11a.

N型活性領域32において、中央部に、N型ドレイン不純物領域NDbが形成され、その両側に、N型ソース不純物領域NScおよびNSdが配置される。N型ソース不純物領域NScとN型ドレイン不純物領域NDbの間にゲート電極22gが配置され、N型ドレイン不純物領域NDbとN型ソース不純物領域NSdの間に、ゲート電極22hが配置される。ソース不純物領域NScおよびNSdは、それぞれ、ソースコンタクト20gおよび20hを介して接地ノードに電気的に接続される。ドレイン不純物領域NDbは、ドレインコンタクト21dを介して抵抗素子14の他方端に接続される。抵抗素子13および14は、それぞれの一方端がノード12に接続される。このドレインコンタクト21dとMOSトランジスタ15aおよび15bのゲート電極22gおよび22hそれぞれの間の距離は、Lntである。   In the N-type active region 32, an N-type drain impurity region NDb is formed at the center, and N-type source impurity regions NSc and NSd are arranged on both sides thereof. A gate electrode 22g is disposed between the N-type source impurity region NSc and the N-type drain impurity region NDb, and a gate electrode 22h is disposed between the N-type drain impurity region NDb and the N-type source impurity region NSd. Source impurity regions NSc and NSd are electrically connected to the ground node via source contacts 20g and 20h, respectively. Drain impurity region NDb is connected to the other end of resistance element 14 through drain contact 21d. Each of resistance elements 13 and 14 has one end connected to node 12. The distance between drain contact 21d and gate electrodes 22g and 22h of MOS transistors 15a and 15b is Lnt.

MOSトランジスタ2aおよび2bの、ドレインコンタクト−ゲート間距離Lpoは、MOSトランジスタ11aおよび11bのドレインコンタクト−ゲート電極間距離Lptよりも長い。また、MOSトランジスタ4aおよび4bのドレインコンタクト−ゲート間距離Lnoは、MOSトランジスタ15aおよび15bのドレインコンタクト−ゲート電極間距離Lntよりも長い。   MOS transistor 2a and 2b have a drain contact-gate distance Lpo longer than the drain contact-gate electrode distance Lpt of MOS transistors 11a and 11b. Further, the drain contact-gate distance Lno of MOS transistors 4a and 4b is longer than the drain contact-gate electrode distance Lnt of MOS transistors 15a and 15b.

ドレイン不純物領域PDaおよびPDbの不純物濃度が同じであり、ドレイン不純物領域NDaおよびNDbの不純物濃度が同じであれば、ドレインコンタクト−ゲート電極間距離が短い方が、ドレイン抵抗は小さくなる。その場合、抵抗素子13および14による電界緩和により、終端回路10におけるMOSトランジスタ11a、11b、15aおよび15bのドレイン抵抗低減を補償する。   If the drain impurity regions PDa and PDb have the same impurity concentration and the drain impurity regions NDa and NDb have the same impurity concentration, the drain resistance becomes smaller as the distance between the drain contact and the gate electrode is shorter. In this case, the electric field relaxation by the resistance elements 13 and 14 compensates for the drain resistance reduction of the MOS transistors 11a, 11b, 15a and 15b in the termination circuit 10.

終端用抵抗素子13および14が拡散抵抗で構成されてもよく、また、ポリシリコン抵抗で構成されてもよい。   Termination resistor elements 13 and 14 may be formed of a diffused resistor, or may be formed of a polysilicon resistor.

この図2に示すように、P型活性領域30の図2における水平方向の長さは、P型活性領域18よりも、最低2・(Lpo−Lpt)短くなる。同様、N型活性領域32も、N型活性領域19に比べて、その水平方向の長さが、最低、2・(Lno−Lnt)短くなる。したがって、この終端回路10において、出力回路1のMOSトランジスタ2a、2b、4aおよび4bと同様の静電破壊に対する処置を行なう場合に比べて、この活性領域30および32の占有面積を低減することができる。応じて、終端回路10の占有面積を低減でき、この出力回路および終端回路10を含む半導体回路装置の占有面積の増大を抑制することができる。終端トランジスタ11a、11b、15aおよび15bのドレイン電界/電流の緩和が、抵抗素子13および14によりそれぞれ実現され、終端トランジスタ11a、11b、15aおよび15bの静電破壊を防止することができる。   As shown in FIG. 2, the horizontal length of the P-type active region 30 in FIG. 2 is at least 2 · (Lpo−Lpt) shorter than the P-type active region 18. Similarly, the horizontal length of the N-type active region 32 is at least 2 · (Lno−Lnt) shorter than that of the N-type active region 19. Therefore, in this termination circuit 10, the area occupied by active regions 30 and 32 can be reduced as compared to the case where the same electrostatic discharge damage as that of MOS transistors 2a, 2b, 4a and 4b of output circuit 1 is performed. it can. Accordingly, the occupation area of termination circuit 10 can be reduced, and an increase in the occupation area of the semiconductor circuit device including output circuit and termination circuit 10 can be suppressed. Relaxation of the drain electric field / current of termination transistors 11a, 11b, 15a and 15b is realized by resistance elements 13 and 14, respectively, and electrostatic breakdown of termination transistors 11a, 11b, 15a and 15b can be prevented.

また、終端回路10を利用することにより、パッド5を介して高速で、バスとのインピーダンス整合を維持して、高速で信号を伝達することができる。   Further, by using the termination circuit 10, it is possible to transmit signals at high speed via the pad 5 while maintaining impedance matching with the bus.

なお、図2において、ドレインコンタクト−ゲート電極間距離は、以下の式が満たされている。   In FIG. 2, the following formula is satisfied for the distance between the drain contact and the gate electrode.

Lpo>Lpt,Lno>Lnt。
しかしながら、この場合、以下の条件式が満たされてもよい。
Lpo> Lpt, Lno> Lnt.
However, in this case, the following conditional expression may be satisfied.

Lpo>Lpt,Lno>Lpt、
Lpo>Lnt,かつLno>Lnt。
Lpo> Lpt, Lno> Lpt,
Lpo> Lnt and Lno> Lnt.

なお、この図2に示す構成においては、出力トランジスタ2a、2b、4aおよび4bが、2つの単位トランジスタで構成され、また終端回路10においても、MOSトランジスタ11a、11b、15aおよび15bと、2つの単位トランジスタで、それぞれプルアップ用およびプルダウン用の終端トランジスタが形成されている。しかしながら、それらは、パッド5の負荷に応じて、3個以上の単位トランジスタを用いて出力制御トランジスタまたは終端制御トランジスタが形成されてもよい。用いられる単位トランジスタの数が増大すれば、このドレインコンタクト−ゲート電極間距離の低減による面積削減の効果は、より顕著となる。   In the configuration shown in FIG. 2, the output transistors 2a, 2b, 4a, and 4b are configured by two unit transistors. Also in the termination circuit 10, the MOS transistors 11a, 11b, 15a, and 15b, In the unit transistors, termination transistors for pull-up and pull-down are formed, respectively. However, depending on the load of the pad 5, they may be formed as an output control transistor or a termination control transistor using three or more unit transistors. If the number of unit transistors used increases, the effect of area reduction due to the reduction of the distance between the drain contact and the gate electrode becomes more remarkable.

[変更例1]
図3は、この発明の実施の形態1の変更例1に従う出力回路1および終端回路10のトランジスタのレイアウトを概略的に示す図である。この図3に示す半導体回路装置のレイアウトは、図2に示す半導体回路装置のレイアウトと以下の点が異なっている。すなわち、終端回路10において、プルダウンの終端を行なう回路部分は配置されない。終端抵抗素子13と、PチャネルMOSトランジスタ11aおよび11bを形成するP活性化領域30が設けられる。P活性領域30においてドレインコンタクト21cとゲート電極22eおよび22fそれぞれの間の距離Lptは、出力回路1に含まれるPチャネルMOSトランジスタの対応の距離Lpoに比べて十分小さくされる。この場合、また出力回路1のNチャネルMOSトランジスタのドレインコンタクト−ゲート電極間距離Lnoよりも、距離Lptは短くされる。
[Modification 1]
FIG. 3 schematically shows a layout of the transistors of output circuit 1 and termination circuit 10 according to the first modification of the first embodiment of the present invention. The layout of the semiconductor circuit device shown in FIG. 3 differs from the layout of the semiconductor circuit device shown in FIG. 2 in the following points. That is, in the termination circuit 10, a circuit portion that performs pull-down termination is not arranged. Termination resistance element 13 and P activation region 30 for forming P channel MOS transistors 11a and 11b are provided. In P active region 30, distance Lpt between drain contact 21 c and gate electrodes 22 e and 22 f is made sufficiently smaller than the corresponding distance Lpo of the P channel MOS transistor included in output circuit 1. In this case, the distance Lpt is shorter than the drain contact-gate electrode distance Lno of the N-channel MOS transistor of the output circuit 1.

この図3に示す回路レイアウトの他の構成は図2に示す構成と同じであり、対応する部分には同一番号を付して、それらの詳細説明は省略する。   Other configurations of the circuit layout shown in FIG. 3 are the same as those shown in FIG. 2, and corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted.

この図3に示す構成においては、出力回路1の構成は、図2に示す構成と同じである。終端回路10においてプルダウン用の抵抗素子およびNチャネルMOSトランジスタが配置されないため、終端回路10の占有面積を低減することができ、またノード12に結合する寄生容量も低減され、出力回路1は、高速でパッド5を駆動することができる。   In the configuration shown in FIG. 3, the configuration of output circuit 1 is the same as the configuration shown in FIG. Since the pull-down resistance element and the N-channel MOS transistor are not arranged in termination circuit 10, the area occupied by termination circuit 10 can be reduced, and the parasitic capacitance coupled to node 12 is also reduced. Thus, the pad 5 can be driven.

図4は、図3に示す構成の電気的等価回路を示す図である。図4に示すように、終端回路10において、抵抗素子13がノード12にその一端が接続され、この抵抗素子13と電源ノードの間に、終端制御信号ZTERMをゲートに受けるPチャネルMOSトランジスタ11aおよび11bが接続される。   FIG. 4 is a diagram showing an electrical equivalent circuit of the configuration shown in FIG. As shown in FIG. 4, in termination circuit 10, resistance element 13 has one end connected to node 12, and between this resistance element 13 and a power supply node, P channel MOS transistor 11a receiving termination control signal ZTERM at the gate and 11b is connected.

出力回路1は、図1に示す構成と同様、プルアップ用のトランジスタ2aおよび2bと、プルダウン用のトランジスタ4aおよび4bを含む。   The output circuit 1 includes pull-up transistors 2a and 2b and pull-down transistors 4a and 4b, similarly to the configuration shown in FIG.

終端回路10は、MOSトランジスタ11aおよび11bのドレイン拡散抵抗が小さく、また、プルダウン用のトランジスタ15aおよび15bが配置されていないため、高速で、寄生容量が低減されたノード12に対する終端動作を行なうことができる。この終端動作条件は、先に図1を参照して説明したのと同様であり、用いられるシステムのバス終端条件に応じて適当に定められる。   Termination circuit 10 has a low drain diffusion resistance of MOS transistors 11a and 11b and is not provided with pull-down transistors 15a and 15b. Therefore, termination circuit 10 performs a termination operation on node 12 with reduced parasitic capacitance at high speed. Can do. This termination operation condition is the same as that described above with reference to FIG. 1, and is appropriately determined according to the bus termination condition of the system used.

また、この終端回路10において抵抗素子13を介して図1に示すMOSトランジスタ15aおよび15bのドレイン接合容量がパッド5に結合されないため、パッド5の負荷を軽減することができ、高速でパッド5を、出力回路1が駆動することができる。   Further, in this termination circuit 10, the drain junction capacitances of the MOS transistors 15a and 15b shown in FIG. 1 are not coupled to the pad 5 via the resistance element 13, so that the load on the pad 5 can be reduced and the pad 5 can be connected at high speed. The output circuit 1 can be driven.

この出力回路1の構成は、図1に示す出力回路1の構成と同じであり、出力制御信号ZOTHおよびOTLに従って出力ノード3を介してパッド5を駆動する。   The configuration of the output circuit 1 is the same as that of the output circuit 1 shown in FIG. 1, and drives the pad 5 via the output node 3 in accordance with the output control signals ZOTH and OTL.

この図3に示す終端制御回路10において、プルダウン動作時、パッド5を、電源電圧VCCレベルにプルアップしている。この終端電圧VCCは、出力回路1の電源電圧VCCQと同一の電圧であってもよく、また、電源電圧VCCQの電源端子と異なる電源端子から印加される電圧であってもよい。また、電圧VCCおよびVCCQは異なる電圧レベルであってもよく、また、異なる電圧レベルであってもよい。また、終端回路10は、この終端動作時、パッド5を接地電圧レベルに駆動するプルダウン回路のみで構成されてもよい(抵抗素子14とMOSトランジスタ15aおよび15bとで構成する)。   In the termination control circuit 10 shown in FIG. 3, during the pull-down operation, the pad 5 is pulled up to the power supply voltage VCC level. The termination voltage VCC may be the same voltage as the power supply voltage VCCQ of the output circuit 1 or may be a voltage applied from a power supply terminal different from the power supply terminal of the power supply voltage VCCQ. Further, the voltages VCC and VCCQ may be at different voltage levels, or may be at different voltage levels. Termination circuit 10 may be composed of only a pull-down circuit that drives pad 5 to the ground voltage level during this termination operation (consisting of resistance element 14 and MOS transistors 15a and 15b).

[変更例2]
図5は、この発明の実施の形態1の変更例2に従う出力回路および終端回路のレイアウトを概略的に示す図である。この図5に示すレイアウトは、以下の点が、図2に示すレイアウトと異なっている。すなわち、出力回路1においては、N型活性領域19が配置され、P型活性領域18は配置されない。このN型活性領域19におけるドレインコンタクト21bとゲート電極22cの間の距離はLnoに設定される。ソース不純物領域NSaおよびNSbが、それぞれ、ソースコンタクト20cおよび20dを介して接地ノードに結合される。
[Modification 2]
FIG. 5 schematically shows a layout of the output circuit and termination circuit according to the second modification of the first embodiment of the present invention. The layout shown in FIG. 5 is different from the layout shown in FIG. 2 in the following points. That is, in the output circuit 1, the N-type active region 19 is disposed, and the P-type active region 18 is not disposed. The distance between the drain contact 21b and the gate electrode 22c in the N-type active region 19 is set to Lno. Source impurity regions NSa and NSb are coupled to the ground node via source contacts 20c and 20d, respectively.

この出力回路1において、MOSトランジスタ4aおよび4bが配置され、ゲート電極22cおよび22dに与えられる出力制御信号OTLに従って出力ノード3を駆動する。従って、この出力回路は、オープンドレイン方式に従って、出力パッド5を介して外部信号線を駆動する。   In this output circuit 1, MOS transistors 4a and 4b are arranged to drive output node 3 in accordance with output control signal OTL applied to gate electrodes 22c and 22d. Therefore, this output circuit drives the external signal line via the output pad 5 in accordance with the open drain method.

終端回路10の構成は、図2に示す終端回路10のレイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。   The configuration of the termination circuit 10 is the same as the layout of the termination circuit 10 shown in FIG. 2, and corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted.

この図5に示す構成においては、終端回路10に含まれるPチャネルMOSトランジスタ11aおよび11bの、ドレインコンタクト−ゲート電極間距離Lptは、出力回路1に含まれるNチャネルMOSトランジスタのゲート電極−ドレインコンタクト間距離Lnoよりも小さくされる。同様に、終端回路10におけるNチャネルMOSトランジスタ15aおよび15bのドレインコンタクト−ゲート電極間距離Lntは、出力回路1のNチャネルMOSトランジスタ4aおよび4bのドレインコンタクト−ゲート電極間距離Lnoよりも小さくされる。   In the configuration shown in FIG. 5, the drain contact-gate electrode distance Lpt of P channel MOS transistors 11a and 11b included in termination circuit 10 is equal to the gate electrode-drain contact of the N channel MOS transistor included in output circuit 1. It is made smaller than the distance Lno. Similarly, the drain contact-gate electrode distance Lnt of N channel MOS transistors 15a and 15b in termination circuit 10 is made smaller than the drain contact-gate electrode distance Lno of N channel MOS transistors 4a and 4b of output circuit 1. .

この出力回路1においては、出力ノード3を、出力制御信号OTLに従ってプルダウンするオープンドレイン方式の回路が配置されるだけである。出力ノード3には、プルダウン用のNチャネルMOSトランジスタが接続されるだけであり、この出力ノード3の負荷を軽減でき、高速でパッド5を駆動することができる。   In this output circuit 1, only an open drain circuit for pulling down the output node 3 in accordance with the output control signal OTL is arranged. Only the pull-down N-channel MOS transistor is connected to output node 3, the load on output node 3 can be reduced, and pad 5 can be driven at high speed.

図6は、図5に示す構成の、電気的等価回路を示す図である。図6において、出力回路1においては、出力ノード3と接地ノードの間に、出力制御信号OTLをゲートに受けるNチャネルMOSトランジスタ4aおよび4bが並列に配置される。終端回路10は、その回路構成は、図1に示す終端回路10と同じである。終端トランジスタ11a、11b、15aおよび15bと、終端抵抗13および14が配置される。   FIG. 6 is a diagram showing an electrical equivalent circuit of the configuration shown in FIG. In FIG. 6, in output circuit 1, N channel MOS transistors 4a and 4b receiving output control signal OTL at their gates are arranged in parallel between output node 3 and the ground node. Termination circuit 10 has the same circuit configuration as termination circuit 10 shown in FIG. Termination transistors 11a, 11b, 15a and 15b and termination resistors 13 and 14 are arranged.

出力回路1が出力制御信号OTLに従って出力パッド5を接地電圧VSSQレベルに駆動した後、この終端回路10を用いて、再びパッド5を、電源電圧VCCレベルにプリチャージすることができる。またオープンドレイン方式の出力回路を用いているため、出力回路1の負荷が軽減され、高速で出力信号を生成することができる。   After the output circuit 1 drives the output pad 5 to the ground voltage VSSQ level according to the output control signal OTL, the pad 5 can be precharged again to the power supply voltage VCC level using the termination circuit 10. Further, since an open drain type output circuit is used, the load on the output circuit 1 is reduced, and an output signal can be generated at high speed.

このオープンドレイン方式の出力回路1の構成においても、終端回路10においては、その構成要素のMOSトランジスタのゲート電極−ドレインコンタクト間距離が小さくされており、その占有面積が十分に小さくすることができ、回路の占有面積増大を抑制して、高速でかつ正確に、出力信号を生成することができる。   Also in the configuration of the open drain type output circuit 1, in the termination circuit 10, the distance between the gate electrode and the drain contact of the constituent MOS transistor is made small, and the occupied area can be made sufficiently small. It is possible to generate an output signal at high speed and accurately while suppressing an increase in the area occupied by the circuit.

[変更例3]
図7は、この発明の実施の形態1に従う半導体装置の変更例3のレイアウトを概略的に示す図である。図7に示す半導体装置のレイアウトは、図5に示す半導体装置のレイアウトと以下の点が異なっている。すなわち、終端回路10においては、抵抗素子14およびN活性領域32が配置されない。抵抗素子13と、P活性領域30が配置される。すなわち、終端回路10においては、電源電圧レベルに終端するPチャネルMOSトランジスタ11aおよび11bが配置される。これらのPチャネルMOSトランジスタ11aおよび11bの、ドレインコンタクト21cとゲート電極22eおよび22fの間の距離Lptは、出力回路1に含まれるNチャネルMOSトランジスタのドレインコンタクト−ゲート電極間距離Lnoよりも小さくされる。ソース不純物領域PScおよびPSdは、それぞれソースコンタクト20aおよび20fを介して電源ノードに接続される。
[Modification 3]
FIG. 7 schematically shows a layout of a third modification of the semiconductor device according to the first embodiment of the present invention. The layout of the semiconductor device shown in FIG. 7 is different from the layout of the semiconductor device shown in FIG. That is, in termination circuit 10, resistance element 14 and N active region 32 are not arranged. Resistance element 13 and P active region 30 are arranged. That is, in termination circuit 10, P channel MOS transistors 11a and 11b terminating at the power supply voltage level are arranged. The distance Lpt between the drain contact 21c and the gate electrodes 22e and 22f of these P channel MOS transistors 11a and 11b is made smaller than the drain contact-gate electrode distance Lno of the N channel MOS transistor included in the output circuit 1. The Source impurity regions PSc and PSd are connected to a power supply node via source contacts 20a and 20f, respectively.

出力回路1においても、ソース不純物領域NSaおよびNSbは、それぞれソースコンタクト20cおよび20dを介して接地ノードに接続される。すなわち、出力回路1においては、図5に示す構成と同様、NチャネルMOSトランジスタ4aおよび4bが配置され、プルアップ用のPチャネルMOSトランジスタは配置されない。   Also in output circuit 1, source impurity regions NSa and NSb are connected to the ground node via source contacts 20c and 20d, respectively. That is, in the output circuit 1, N channel MOS transistors 4a and 4b are arranged, and a pull-up P channel MOS transistor is not arranged, as in the configuration shown in FIG.

この図7に示す構成においては、パッド5がオープンドレイン方式に従ってNチャネルMOSトランジスタ4aおよび4bにより接地電圧レベルに駆動され、また、パッド5が電源電圧レベルに終端される。   In the configuration shown in FIG. 7, pad 5 is driven to the ground voltage level by N channel MOS transistors 4a and 4b according to the open drain method, and pad 5 is terminated to the power supply voltage level.

この図7に示す終端回路10および出力回路1の構成においては、オープンドレイン方式で、出力パッド5を駆動し、バスの条件に合わせて、適当なタイミングで、この終端回路10が、出力パッド5を電源ノードへ終端する。出力パッド5に対する負荷は、活性領域19および30のドレイン接合容量と配線容量だけであり、終端回路10におけるNチャネルMOSトランジスタのドレイン接合容量をなくすことができ、より高速で、出力パッド5を駆動することができる。   In the configuration of termination circuit 10 and output circuit 1 shown in FIG. 7, output pad 5 is driven in an open drain manner, and termination circuit 10 is connected to output pad 5 at an appropriate timing according to the bus conditions. To the power node. The load on the output pad 5 is only the drain junction capacitance and the wiring capacitance of the active regions 19 and 30, the drain junction capacitance of the N channel MOS transistor in the termination circuit 10 can be eliminated, and the output pad 5 is driven at a higher speed. can do.

図8は、図7に示す半導体装置の電気的等価回路を示す図である。この図8に示すように、終端回路10においては、抵抗素子13と、抵抗素子13を、終端制御信号ZTERMに従って選択的に電源ノードに接続するPチャネルMOSトランジスタ11aおよび11bが配置される。   FIG. 8 is a diagram showing an electrical equivalent circuit of the semiconductor device shown in FIG. As shown in FIG. 8, in termination circuit 10, resistance element 13 and P channel MOS transistors 11a and 11b for selectively connecting resistance element 13 to a power supply node in accordance with termination control signal ZTERM are arranged.

出力回路1においては、出力制御信号OTLに従って出力ノード3を接地電圧VSSQレベルに駆動するNチャネルMOSトランジスタ4aおよび4bが並列に接続される。したがって、オープンドレイン方式で出力パッド5を駆動し、かつこのパッド5を、電源電圧VCCレベルに終端することにより、パッド5の負荷を軽減して、高速で信号を転送することができる。終端回路10へ印加される電源電圧VCCは、電源電圧VCCQであってもよく、また、異なる電圧であってもよい。   In output circuit 1, N channel MOS transistors 4a and 4b for driving output node 3 to ground voltage VSSQ level according to output control signal OTL are connected in parallel. Therefore, by driving the output pad 5 in an open drain manner and terminating the pad 5 at the power supply voltage VCC level, the load on the pad 5 can be reduced and signals can be transferred at high speed. The power supply voltage VCC applied to the termination circuit 10 may be the power supply voltage VCCQ or a different voltage.

この場合においても、終端用のPチャネルMOSトランジスタ11aおよび11bのドレインコンタクト−ゲート電極間距離Lptは、出力回路1のNチャネルMOSトランジスタ4aおよび4bのドレインコンタクト−ゲート電極間距離Lnoよりも十分小さくされており、終端回路10の占有面積を十分小さくすることができる。   Even in this case, the drain contact-gate electrode distance Lpt of termination P-channel MOS transistors 11a and 11b is sufficiently smaller than the drain contact-gate electrode distance Lno of N-channel MOS transistors 4a and 4b of output circuit 1. Thus, the area occupied by the termination circuit 10 can be made sufficiently small.

また、オープンドレイン方式において、一般に、出力パッドは、接地電圧VSSQレベルに駆動される。これに代えて、出力回路1において、電源電圧レベルに出力制御信号に従ってプルアップするプルアップ用のトランジスタが配置され、終端回路10において、接地電圧レベルに終端するトランジスタが配置されてもよい。   In the open drain method, the output pad is generally driven to the ground voltage VSSQ level. Instead, a pull-up transistor that pulls up according to the output control signal may be disposed in the power supply voltage level in the output circuit 1, and a transistor that terminates in the ground voltage level may be disposed in the termination circuit 10.

なお、出力回路1において、PチャネルMOSトランジスタとNチャネルMOSトランジスタ両者が用いられる場合、それらのドレインコンタクト−ゲート電極間距離LpoおよびNチャネルMOSトランジスタのドレインコンタクト−ゲート電極間距離Lnoが互いに等しくなくてもよい。また、終端回路10において、PチャネルMOSトランジスタおよびNチャネルMOSトランジスタが用いられる場合において、それらのドレインコンタクト−ゲート電極間距離LptおよびLntが互いに等しくなくてもよい。   In the output circuit 1, when both the P-channel MOS transistor and the N-channel MOS transistor are used, the drain contact-gate electrode distance Lpo and the N-channel MOS transistor drain contact-gate electrode distance Lno are not equal to each other. May be. In the termination circuit 10, when a P channel MOS transistor and an N channel MOS transistor are used, their drain contact-gate electrode distances Lpt and Lnt may not be equal to each other.

最小限、終端回路のMOSトランジスタのドレインコンタクト−ゲート電極間距離が、出力回路に含まれるMOSトランジスタのドレインコンタクト−ゲート電極間距離よりも小さく、終端用のMOSトランジスタのレイアウト面積が、出力用のMOSトランジスタのレイアウト面積よりも十分小さいという条件が満たされればよい。   At a minimum, the distance between the drain contact and the gate electrode of the MOS transistor of the termination circuit is smaller than the distance between the drain contact and the gate electrode of the MOS transistor included in the output circuit, and the layout area of the termination MOS transistor is the same as that for output. It is sufficient that the condition that it is sufficiently smaller than the layout area of the MOS transistor is satisfied.

以上のように、この発明の実施の形態1に従えば、終端用のMOSトランジスタのドレインコンタクト−ゲート電極間距離を、出力用のMOSトランジスタのドレインコンタクト−ゲート電極間距離を小さくしており、終端回路のレイアウト面積を、通常の静電破壊対策を施す構成に比べて十分に低減することができ、信号出力部の占有面積を低減することができる。   As described above, according to the first embodiment of the present invention, the distance between the drain contact and the gate electrode of the termination MOS transistor is made small, and the distance between the drain contact and the gate electrode of the output MOS transistor is made small. The layout area of the termination circuit can be sufficiently reduced as compared with a configuration in which a general countermeasure against electrostatic breakdown is taken, and the area occupied by the signal output unit can be reduced.

また、半導体装置内に終端回路を配置しており、バスの使用条件に応じてバスの終端条件を最適化することができ、インピーダンス整合を維持して高速でかつ正確に信号/データを転送することができる。   In addition, a termination circuit is arranged in the semiconductor device, and the termination condition of the bus can be optimized according to the use condition of the bus, and signal / data is transferred at high speed and accurately while maintaining impedance matching. be able to.

[実施の形態2]
図9は、この発明の実施の形態2に従う出力回路および終端回路(以下両者をまとめて半導体装置と称す)の構成を概略的に示す図である。この図9に示す構成においては、出力回路1の出力ノード3は、配線50を介してパッド5に電気的に接続される。この出力回路1に対し、パッド5から遠方に、終端回路10が配置される。この終端回路10の終端ノード12が、また同じ配線50に接続される。終端回路10の終端ノード12および出力回路1の出力ノード3は、共通の配線50を介してパッド5に電気的に接続される。
[Embodiment 2]
FIG. 9 schematically shows structures of an output circuit and a termination circuit (hereinafter collectively referred to as a semiconductor device) according to the second embodiment of the present invention. In the configuration shown in FIG. 9, output node 3 of output circuit 1 is electrically connected to pad 5 via wiring 50. A termination circuit 10 is disposed far from the pad 5 with respect to the output circuit 1. The termination node 12 of the termination circuit 10 is connected to the same wiring 50 again. Termination node 12 of termination circuit 10 and output node 3 of output circuit 1 are electrically connected to pad 5 via common wiring 50.

出力回路1は、実施の形態1と同様、プルアップ用のPチャネルMOSトランジスタ2aおよび2bと、プルダウン用のNチャネルMOSトランジスタ4aおよび4bを含み、それぞれ、出力制御信号ZOTHおよびOTLに従って出力ノード3を駆動する。   Output circuit 1 includes pull-up P-channel MOS transistors 2a and 2b and pull-down N-channel MOS transistors 4a and 4b as in the first embodiment, and outputs node 3 according to output control signals ZOTH and OTL, respectively. Drive.

終端回路10は、実施の形態1と同様、その構成要素としては、抵抗素子13および14と、終端制御信号ZTERMに応答して選択的に導通するPチャネルMOSトランジスタ11aおよび11bと、終端制御信号TERMに応答して選択的に導通するNチャネルMOSトランジスタ15aおよび15bを含む。   Termination circuit 10 includes, similarly to the first embodiment, resistance elements 13 and 14, P channel MOS transistors 11a and 11b that are selectively turned on in response to termination control signal ZTERM, and termination control signal. N channel MOS transistors 15a and 15b selectively conducting in response to TERM are included.

この終端回路10および出力回路1の動作自体は、先の実施の形態1と同様であり、パッド5に接続される外部バスの終端条件に応じて出力回路1の動作に応じて終端回路10に対する終端制御信号ZTERMおよびTERMの論理レベルが設定される。   The operations of the termination circuit 10 and the output circuit 1 are the same as those of the first embodiment, and the termination circuit 10 is operated according to the operation of the output circuit 1 according to the termination condition of the external bus connected to the pad 5. The logic levels of termination control signals ZTERM and TERM are set.

この図9に示す構成においては、共通の配線50を介して終端回路10の終端ノード12および出力回路1の出力ノード3がパッド5に接続される。この配線50が、パッド5から、出力回路1を介して終端回路10にまで延在する。したがって、この出力回路1の出力ノード3とパッド5の間の距離L1よりも、終端回路10の終端ノード12とパッド5の間の距離L2が長くなる。   In the configuration shown in FIG. 9, termination node 12 of termination circuit 10 and output node 3 of output circuit 1 are connected to pad 5 through common wiring 50. The wiring 50 extends from the pad 5 to the termination circuit 10 via the output circuit 1. Therefore, the distance L2 between the termination node 12 of the termination circuit 10 and the pad 5 is longer than the distance L1 between the output node 3 of the output circuit 1 and the pad 5.

共通の配線50を介して出力回路1および終端回路10がパッド5を、動作時、駆動する。出力回路1においては、その配線およびMOSトランジスタ2a、2b、4aおよび4bによる接合容量により、パッド5に対する入力容量が存在する。また、配線50においても配線抵抗が存在する。したがって、このパッド5から配線50を介して終端回路10に伝達するまでに、寄生容量と配線抵抗とによるローパスフィルタが形成される。パッド5にサージが発生しても、この急峻なサージは、寄生ローパスフィルタにより緩和されて終端回路10に伝達される。   The output circuit 1 and the termination circuit 10 drive the pad 5 through the common wiring 50 during operation. In the output circuit 1, there is an input capacitance to the pad 5 due to the wiring and the junction capacitance of the MOS transistors 2a, 2b, 4a and 4b. In addition, the wiring 50 also has a wiring resistance. Therefore, a low-pass filter is formed by parasitic capacitance and wiring resistance before transmission from the pad 5 to the termination circuit 10 via the wiring 50. Even if a surge occurs in the pad 5, this steep surge is alleviated by the parasitic low-pass filter and transmitted to the termination circuit 10.

出力回路1において、MOSトランジスタ2a、2b、4aおよび4bは、そのドレインコンタクト−ゲート電極間距離は十分大きくされて、ドレイン抵抗が大きくされて、サージに対する信頼性は保証されている。一方、終端回路10においてはサージは、この出力回路1と配線50により形成される寄生ローパスフィルタにより緩和されて伝達される。したがって、この終端回路10においてMOSトランジスタ11a、11b、15aおよび15bに対するサージに対する信頼性を確保する制約がさらに緩和される。抵抗素子13および14と寄生ローパスフィルタによるサージの緩和が十分な場合、終端回路10においてMOSトランジスタ11a、11b、15aおよび15bのドレインコンタクト−ゲート電極間距離は、設計上の制約、すなわち、最小設計寸法にまで小さくすることができ、より終端回路10の占有面積を低減することができる。   In the output circuit 1, the MOS transistors 2a, 2b, 4a, and 4b have a sufficiently large drain contact-gate electrode distance, a large drain resistance, and a guaranteed reliability against surge. On the other hand, in the termination circuit 10, the surge is mitigated by the parasitic low-pass filter formed by the output circuit 1 and the wiring 50 and transmitted. Therefore, in this termination circuit 10, the constraint for ensuring the reliability against the surge on the MOS transistors 11a, 11b, 15a and 15b is further relaxed. In the termination circuit 10, the distance between the drain contact and the gate electrode of the MOS transistors 11 a, 11 b, 15 a and 15 b in the termination circuit 10 is limited by design, that is, the minimum design, when the resistance elements 13 and 14 and the surge low-pass filter are sufficiently reduced The size can be reduced to the size, and the area occupied by the termination circuit 10 can be further reduced.

図10は、図9に示す半導体装置のレイアウトを概略的に示す図である。図10において、出力回路1がパッド5に近接して配置され、また終端回路10が、このパッド5から出力回路1に比べて遠方に配置される。この終端回路10の終端ノード12および出力回路1の出力ノード3は、共通の配線50によりパッド5に接続される。   FIG. 10 schematically shows a layout of the semiconductor device shown in FIG. In FIG. 10, the output circuit 1 is disposed close to the pad 5, and the termination circuit 10 is disposed farther from the pad 5 than the output circuit 1. Termination node 12 of termination circuit 10 and output node 3 of output circuit 1 are connected to pad 5 by a common wiring 50.

出力回路1は、実施の形態1と同様、PチャネルMOSトランジスタを形成するP活性領域18と、NチャネルMOSトランジスタを形成するN活性領域19を含む。この出力回路1において、図2に示す実施の形態1の出力回路10の構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。   As in the first embodiment, output circuit 1 includes a P active region 18 for forming a P channel MOS transistor and an N active region 19 for forming an N channel MOS transistor. In this output circuit 1, the same reference numerals are assigned to the portions corresponding to the configuration of the output circuit 10 of the first embodiment shown in FIG. 2, and the detailed description thereof is omitted.

P活性領域18において、ドレイン不純物領域PDaに対して形成されるドレインコンタクト21aとゲート電極22aおよび22bの間の距離は、Lpoである。また、N活性領域19において、ドレイン不純物領域NDaに形成されるドレインコンタクト21bとゲート電極22cおよび22dそれぞれとの間の距離は、Lnoである。図10においては、各活性領域において、一方のドレインコンタクト−ゲート電極間距離を示す。これらの距離LpoおよびLnoを長くすることにより、ドレイン抵抗を高くして、パッド5に生じるサージに対する信頼性を確保する。   In the P active region 18, the distance between the drain contact 21a formed for the drain impurity region PDa and the gate electrodes 22a and 22b is Lpo. In the N active region 19, the distance between the drain contact 21b formed in the drain impurity region NDa and each of the gate electrodes 22c and 22d is Lno. FIG. 10 shows the distance between one drain contact and the gate electrode in each active region. By increasing these distances Lpo and Lno, the drain resistance is increased and the reliability against the surge generated in the pad 5 is ensured.

終端回路10は、配線50を介して出力回路1よりもパッド5から離れて配置される点を除いて、そのレイアウトは図2に示す終端回路10のレイアウトと同じである。この終端回路10については、対応する部分には同一参照番号を付しその詳細説明は省略する。   The layout of termination circuit 10 is the same as that of termination circuit 10 shown in FIG. 2 except that termination circuit 10 is arranged farther from pad 5 than output circuit 1 via wiring 50. For the termination circuit 10, corresponding parts are denoted by the same reference numerals, and detailed description thereof is omitted.

P活性領域30において、ドレイン不純物領域PDbに対して形成されるドレインコンタクト21cとMOSトランジスタ11aおよび11bのゲート電極22eおよび22fの間の距離は、Lptである。また、N活性領域32において、ドレイン不純物領域NDbに対して形成されるドレインコンタクト21bと、MOSトランジスタ15aおよび15bのゲート電極22gおよび22hの間の距離は、Lntである。前述のように、終端ノード12が配線50および出力ノード3を介してパッド5に電気的に接続されるため、この終端ノード12に対して寄生ローパスフィルタが等価的に接続される。したがって、ドレインコンタクト−ゲート電極間距離LptおよびLntは、それぞれ設計用の最小設計寸法Lpt(min)およびLnt(min)に設定される。これにより、活性領域30および32のレイアウト面積を低減でき、より終端回路10の占有面積を低減することができる。   In P active region 30, the distance between drain contact 21c formed for drain impurity region PDb and gate electrodes 22e and 22f of MOS transistors 11a and 11b is Lpt. In N active region 32, the distance between drain contact 21b formed for drain impurity region NDb and gate electrodes 22g and 22h of MOS transistors 15a and 15b is Lnt. As described above, since termination node 12 is electrically connected to pad 5 via wiring 50 and output node 3, a parasitic low-pass filter is equivalently connected to termination node 12. Therefore, the drain contact-gate electrode distances Lpt and Lnt are set to the minimum design dimensions Lpt (min) and Lnt (min) for design, respectively. Thereby, the layout area of the active regions 30 and 32 can be reduced, and the area occupied by the termination circuit 10 can be further reduced.

なお、実施の形態2においても、LptおよびLntが互いに等しく設定される必要はなく、またよりLpoおよびLnoが互いに等しくされる必要はない。   In the second embodiment, Lpt and Lnt need not be set equal to each other, and Lpo and Lno need not be set equal to each other.

[変更例1]
図11は、この発明の実施の形態2の変更例1の構成を示す図である。この図11に示す半導体装置においては、終端回路10は、パッド5を電源電圧VCCに終端する。この終端電圧VCCは、出力回路1に与えられる電源電圧VCCQと異なる電源端子から与えられる電圧である。これらの電圧VCCQおよびVCCは、同一電圧レベルであってもよく、異なる電圧レベルであってもよい。
[Modification 1]
FIG. 11 is a diagram showing a configuration of a first modification of the second embodiment of the present invention. In the semiconductor device shown in FIG. 11, termination circuit 10 terminates pad 5 to power supply voltage VCC. This termination voltage VCC is a voltage applied from a power supply terminal different from the power supply voltage VCCQ applied to the output circuit 1. These voltages VCCQ and VCC may be at the same voltage level or different voltage levels.

終端回路10は、終端ノード12に一端が接続される抵抗素子13と、終端制御信号ZTERMに従って抵抗素子13の他方端を電源ノードに接続するPチャネルMOSトランジスタ11aおよび11bを含む。   Termination circuit 10 includes a resistance element 13 having one end connected to termination node 12 and P channel MOS transistors 11a and 11b connecting the other end of resistance element 13 to a power supply node in accordance with termination control signal ZTERM.

終端回路10において、接地に終端するトランジスタは配置されない。出力回路1の構成は、図9に示す出力回路1の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。   In the termination circuit 10, a transistor that terminates at ground is not arranged. The configuration of the output circuit 1 is the same as the configuration of the output circuit 1 shown in FIG. 9, and corresponding portions are denoted by the same reference numerals and detailed description thereof is omitted.

この図11に示す構成においても、終端回路10の終端ノード12は、配線50により、出力回路1が出力ノード3を介してパッド5に接続される。したがって終端回路10の終端ノード12からパッド5までの距離L2は、先の図9に示す構成と同様、出力回路1の出力ノード3とパッド5の間の距離L1よりも十分長い。この配線50において、その寄生抵抗および寄生容量により出力パッド5に突入したサージが緩和され、また、終端抵抗13によりサージ電圧が緩和され、サージによる急峻な電圧が、緩やかな電圧に緩和される。したがって、終端回路10においてMOSトランジスタ11aおよび11bのドレインコンタクト−ゲート電極間距離は、出力回路1のMOSトランジスタ2aおよび2bのそれよりも十分小さくされ、そのドレイン抵抗が低減される。   Also in the configuration shown in FIG. 11, termination circuit 12 of termination circuit 10 has output circuit 1 connected to pad 5 through output node 3 by wiring 50. Therefore, the distance L2 from the termination node 12 of the termination circuit 10 to the pad 5 is sufficiently longer than the distance L1 between the output node 3 of the output circuit 1 and the pad 5 as in the configuration shown in FIG. In this wiring 50, the surge that has entered the output pad 5 is mitigated by the parasitic resistance and parasitic capacitance, and the surge voltage is mitigated by the termination resistor 13, and the steep voltage due to the surge is mitigated to a gentle voltage. Therefore, in the termination circuit 10, the distance between the drain contacts and the gate electrodes of the MOS transistors 11a and 11b is made sufficiently smaller than that of the MOS transistors 2a and 2b of the output circuit 1, and the drain resistance is reduced.

図12は、図11に示す半導体装置のレイアウトを概略的に示す図である。この図12に示す半導体装置のレイアウトは、図10に示すレイアウトと、単に、抵抗素子14およびN活性領域32が終端回路10において取除かれていることを除いて同じである。したがって、図12に示す構成において、図10に示す構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。   FIG. 12 schematically shows a layout of the semiconductor device shown in FIG. The layout of the semiconductor device shown in FIG. 12 is the same as that shown in FIG. 10 except that resistance element 14 and N active region 32 are simply removed in termination circuit 10. Therefore, in the configuration shown in FIG. 12, parts corresponding to those in the configuration shown in FIG.

この終端回路10が、電源に終端する構成においても、ドレインコンタクト−ゲート電極間距離Lptは、出力回路1のMOSトランジスタ2aおよび2bのドレインコンタクト−ゲート電極間距離Lpoよりも小さくされ、好ましくは、この距離Lptは、最小設計寸法Lpt(min)に設定される。この場合、距離Lptは、また出力回路1の導電用のMOSトランジスタのドレインコンタクト−ゲート電極間距離Lnoよりも短く設定されている。   Even in the configuration in which the termination circuit 10 terminates at the power source, the drain contact-gate electrode distance Lpt is made smaller than the drain contact-gate electrode distance Lpo of the MOS transistors 2a and 2b of the output circuit 1, and preferably This distance Lpt is set to the minimum design dimension Lpt (min). In this case, the distance Lpt is set shorter than the drain contact-gate electrode distance Lno of the conductive MOS transistor of the output circuit 1.

したがって、この終端回路10は、電源電圧VCCに終端する構成においても、配線50には、出力回路1の入力容量および配線容量と配線抵抗が存在し、ローパスフィルタが形成され、サージを緩和して、終端回路10に伝達する。主短回路10においてMOSトランジスタ11aおよび11bのドレインコンタクト−ゲート電極間距離が、設計最小寸法Lpt(min)に設定されていても、十分にサージが緩和されて伝達されるため、サージ生成時のこれらのトランジスタ11aおよび11bの信頼性は、十分に確保することができる。   Therefore, even in the configuration in which the termination circuit 10 terminates at the power supply voltage VCC, the wiring 50 has the input capacitance, the wiring capacitance, and the wiring resistance of the output circuit 1, and a low-pass filter is formed to reduce the surge. , To the termination circuit 10. Even if the distance between the drain contact and the gate electrode of the MOS transistors 11a and 11b in the main short circuit 10 is set to the design minimum dimension Lpt (min), the surge is sufficiently relaxed and transmitted. The reliability of these transistors 11a and 11b can be sufficiently ensured.

したがって、先の図9および図10に示す構成と同様の効果を得ることができる。また終端回路10においては電源電圧VCCレベルに終端するだけであり、接地電圧レベルへの終端が行なわれないため、終端回路10の占有面積をより低減することができる。終端回路10の終端電圧VCCは、電源電圧VCCQと同一電圧であってもよく、また、異なる電圧レベルであってもよい。   Therefore, the same effect as the configuration shown in FIGS. 9 and 10 can be obtained. Termination circuit 10 only terminates at power supply voltage VCC level and does not terminate at the ground voltage level, so that the area occupied by termination circuit 10 can be further reduced. Termination voltage VCC of termination circuit 10 may be the same voltage as power supply voltage VCCQ or a different voltage level.

[変更例2]
図13は、この発明の実施の形態2の半導体装置の変更例の構成を示す図である。この図13に示す半導体装置においては、出力回路1としては、出力ノード3を接地電圧レベルに駆動するオープンドレイン方式の出力回路が用いられる。すなわち、出力回路1においては、出力制御信号OTLに応答して出力ノード3を接地電圧レベルに駆動するNチャネルMOSトランジスタ4aおよび4bが設けられる。プルアップ用のPチャネルMOSトランジスタは、出力回路1において配置されない。
[Modification 2]
FIG. 13 shows a structure of a modification of the semiconductor device according to the second embodiment of the present invention. In the semiconductor device shown in FIG. 13, an open drain type output circuit that drives output node 3 to the ground voltage level is used as output circuit 1. In other words, output circuit 1 is provided with N channel MOS transistors 4a and 4b for driving output node 3 to the ground voltage level in response to output control signal OTL. The pull-up P channel MOS transistor is not arranged in the output circuit 1.

終端回路10の構成は、図9に示す終端回路10の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。この終端回路10の終端ノード12は、配線50により、出力回路1の出力ノード3を介してパッド5に接続される。終端ノード12とパッド5との間の距離はL2であり、出力ノード3とパッド5との間の距離はL1である。パッド5においてサージが発生しても、終端回路10へは配線50を介してこのサージが伝達されるため、十分に、このサージを緩和して終端回路10へ転送することができる。   The configuration of termination circuit 10 is the same as the configuration of termination circuit 10 shown in FIG. 9, and corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted. The termination node 12 of the termination circuit 10 is connected to the pad 5 via the output node 3 of the output circuit 1 by the wiring 50. The distance between the termination node 12 and the pad 5 is L2, and the distance between the output node 3 and the pad 5 is L1. Even if a surge occurs in the pad 5, this surge is transmitted to the termination circuit 10 via the wiring 50. Therefore, the surge can be sufficiently relaxed and transferred to the termination circuit 10.

したがって、出力回路1がオープンドレイン方式の出力回路であっても、MOSトランジスタ4aおよび4bのドレイン接合容量に起因する入力容量と配線50の寄生容量が存在し、また配線50の寄生抵抗が存在する。したがって、終端ノード12に対しては、ローパスフィルタが寄生的に接続されるため、これらによりサージ対策が実現されるため、これらの4つのMOSトランジスタ11a、11b、15aおよび15bは、特にサージ対策を必要とせず、それらのドレイン−ゲート電極間距離を短くすることができ、終端回路10のレイアウト面積を低減することができる。   Therefore, even if the output circuit 1 is an open drain type output circuit, the input capacitance and the parasitic capacitance of the wiring 50 due to the drain junction capacitance of the MOS transistors 4a and 4b exist, and the parasitic resistance of the wiring 50 exists. . Therefore, since a low-pass filter is parasitically connected to the termination node 12, a countermeasure against surge is realized by these, so that these four MOS transistors 11a, 11b, 15a and 15b particularly take a countermeasure against surge. This is not necessary, and the distance between the drain and gate electrodes can be shortened, and the layout area of the termination circuit 10 can be reduced.

図14は、図13に示す半導体装置のレイアウトを概略的に示す図である。この図14に示すレイアウトは、図11に示すレイアウトと、P活性領域15が出力回路1において取除かれていることを除いて同じであり、対応する部分には同一参照番号を付し、それらの詳細説明は省略する。   FIG. 14 schematically shows a layout of the semiconductor device shown in FIG. The layout shown in FIG. 14 is the same as the layout shown in FIG. 11 except that the P active region 15 is removed in the output circuit 1. The detailed description of is omitted.

この図14に示すレイアウトは、終端回路10においてPチャネルMOSトランジスタ11aおよび11bのドレインコンタクト−ゲート電極間距離Lptは、出力回路のMOSトランジスタ4aおよび4bのドレインコンタクト−ゲート電極間距離Lnoよりも短くされ、好ましくは、最小設計寸法Lpt(min)に設定される。同様に、終端回路10において、MOSトランジスタ15aおよび15bのドレインコンタクト−ゲート電極間距離Lntが、出力回路1のMOSトランジスタ4aおよび4bのコンタクト−ゲート電極間距離Lnoよりも短くされ、好ましくは最小設計寸法Lnt(min)に設定される。   In the layout shown in FIG. 14, in termination circuit 10, the drain contact-gate electrode distance Lpt of P channel MOS transistors 11a and 11b is shorter than the drain contact-gate electrode distance Lno of MOS transistors 4a and 4b of the output circuit. Preferably, it is set to the minimum design dimension Lpt (min). Similarly, in the termination circuit 10, the drain contact-gate electrode distance Lnt of the MOS transistors 15a and 15b is made shorter than the contact-gate electrode distance Lno of the MOS transistors 4a and 4b of the output circuit 1, and preferably the minimum design. The dimension is set to Lnt (min).

この図14に示すレイアウトにおいて明確に見られるように、終端回路10の活性領域30および32は、レイアウト面積を低減することができ、また、出力回路1においても、活性領域19が配置されるだけであり、レイアウト面積を低減することができる。これにより、オープンドレイン方式に従って小占有面積でかつ高速でパッド5を駆動する出力回路を実現することができる。なお、終端回路10に印加される接地電圧と出力回路1に与えられる接地電圧は、同一端子から与えられてもよく、また、異なる端子から印加されてもよい。   As can be clearly seen in the layout shown in FIG. 14, active areas 30 and 32 of termination circuit 10 can reduce the layout area. In output circuit 1, only active area 19 is arranged. Thus, the layout area can be reduced. Thereby, it is possible to realize an output circuit that drives the pad 5 at a high speed with a small occupation area in accordance with the open drain method. Note that the ground voltage applied to the termination circuit 10 and the ground voltage applied to the output circuit 1 may be applied from the same terminal or may be applied from different terminals.

[変更例3]
図15は、この発明の実施の形態2の変更例3の構成を示す図である。この図15に示す構成は、以下の点が、図13に示す半導体装置とその構成が異なる。すなわち、終端回路10において、電源電圧に終端するためのMOSトランジスタ11aおよび11bと、終端ノード12に接続する抵抗素子13が設けられる。これらのMOSトランジスタ11aおよび11bは、終端制御信号ZTERMに従って抵抗素子13を電源ノードに接続する。
[Modification 3]
FIG. 15 is a diagram showing a configuration of a third modification of the second embodiment of the present invention. The configuration shown in FIG. 15 is different from the semiconductor device shown in FIG. 13 in the following points. That is, in termination circuit 10, MOS transistors 11 a and 11 b for terminating to the power supply voltage and resistance element 13 connected to termination node 12 are provided. These MOS transistors 11a and 11b connect resistance element 13 to the power supply node in accordance with termination control signal ZTERM.

出力回路1は、図13に示す構成と同様の構成を備え、出力制御信号OTLに従って出力ノード3を介してパッド5を接地電圧レベルに駆動するためのNチャネルMOSトランジスタ4aおよび4bを含む。   Output circuit 1 has a configuration similar to that shown in FIG. 13, and includes N channel MOS transistors 4a and 4b for driving pad 5 to the ground voltage level via output node 3 in accordance with output control signal OTL.

この図15に示す構成においても、終端回路10の終端ノード12は、配線50を介して、出力ノード3を介してパッド5に電気的に接続される。この終端ノード12とパッド5の間の距離L2と出力ノード3とパッド5の間の距離L1は、L2>L1の関係を満たし、配線50における寄生ローパスフィルタにより、十分にサージを緩和して、終端回路10に伝達することができる。したがって、終端回路10においてMOSトランジスタ11aおよび11bのドレインコンタクト−ゲート電極間距離は、設計上許容される最小寸法(設計最小寸法)に設定される。   Also in the configuration shown in FIG. 15, termination node 12 of termination circuit 10 is electrically connected to pad 5 via output node 3 via wiring 50. The distance L2 between the termination node 12 and the pad 5 and the distance L1 between the output node 3 and the pad 5 satisfy the relationship of L2> L1, and the surge is sufficiently reduced by the parasitic low-pass filter in the wiring 50. It can be transmitted to the termination circuit 10. Therefore, in the termination circuit 10, the distance between the drain contact and the gate electrode of the MOS transistors 11a and 11b is set to the minimum dimension (design minimum dimension) allowed in design.

図16は、図15に示す半導体装置のレイアウトを概略的に示す図である。この図16に示す半導体装置のレイアウトは、図14に示す半導体装置のレイアウトと、以下の点が異なる。すなわち、終端回路10において、抵抗素子14および活性領域32が配置されず、抵抗素子13とP活性領域30が配置される。他の構成は、図14に示すレイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。   FIG. 16 schematically shows a layout of the semiconductor device shown in FIG. The layout of the semiconductor device shown in FIG. 16 differs from the layout of the semiconductor device shown in FIG. 14 in the following points. That is, in the termination circuit 10, the resistive element 14 and the active region 32 are not disposed, but the resistive element 13 and the P active region 30 are disposed. Other configurations are the same as those in the layout shown in FIG. 14, and corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted.

この図16に示すレイアウトにおいて、PチャネルMOSトランジスタ11aおよび11bのドレインコンタクト−ゲート電極間距離Lptは、出力回路1におけるMOSトランジスタ4aおよび4bのドレインコンタクト−ゲート電極間距離Lnoよりも短くされ、最小設計寸法Lpt(min)に設定される。   In the layout shown in FIG. 16, the drain contact-gate electrode distance Lpt of P-channel MOS transistors 11a and 11b is shorter than the drain contact-gate electrode distance Lno of MOS transistors 4a and 4b in output circuit 1. The design dimension Lpt (min) is set.

この図16に示すように、終端回路10においては、P活性領域30および抵抗素子13が配置されるだけであり、そのレイアウト面積を低減することができ、また出力回路1においても、N活性領域19が配置されるだけであり、レイアウト面積を低減することができる。単に、配線50に対する制約として、終端ノード12と出力ノード3が配線50に共通に接続され、かつ、条件L2>L1を満たす必要がある。   As shown in FIG. 16, in termination circuit 10, only P active region 30 and resistance element 13 are arranged, and the layout area can be reduced. In output circuit 1, N active region can also be reduced. Only 19 is arranged, and the layout area can be reduced. Simply, as a restriction on the wiring 50, the termination node 12 and the output node 3 need to be connected to the wiring 50 in common and satisfy the condition L2> L1.

図17は、この発明に従う半導体回路装置の全体の構成を概略的に示す図である。図17において、半導体回路装置70は、出力制御信号ZOTHおよびOTLに従って出力ノード3を介してパッド5を駆動する出力回路1と、終端制御信号ZTERMおよびTERMに従って終端ノード12を介してパッド5を所定の電圧レベルに終端する終端回路10を含む。   FIG. 17 schematically shows a whole structure of the semiconductor circuit device according to the invention. In FIG. 17, a semiconductor circuit device 70 drives the pad 5 through the output node 3 according to the output control signals ZOTH and OTL, and the pad 5 through the termination node 12 according to the termination control signals ZTERM and TERM. Includes a termination circuit 10 that terminates at a voltage level of.

出力回路1は、出力制御信号ZOTHに従って出力ノード3を電源電圧レベルに駆動するプルアップトランジスタ2と、出力制御信号OTLに従って出力ノード3を接地電圧レベルに駆動するプルダウントランジスタ4を含む。これらのプルアップトランジスタ2およびプルダウントランジスタ4は、先の実施の形態1および2において示すMOSトランジスタ2a、2bおよびMOSトランジスタ4a、4bにそれぞれ対応する。終端回路10は、先の図9に示す構成と同様の構成を備える。   Output circuit 1 includes a pull-up transistor 2 that drives output node 3 to the power supply voltage level in accordance with output control signal ZOTH, and a pull-down transistor 4 that drives output node 3 to the ground voltage level in accordance with output control signal OTL. These pull-up transistor 2 and pull-down transistor 4 correspond to MOS transistors 2a and 2b and MOS transistors 4a and 4b shown in the first and second embodiments, respectively. Termination circuit 10 has a configuration similar to that shown in FIG.

この半導体回路装置70は、さらに、外部からの制御信号に従って各種指定された動作を制御する主制御回路72と、主制御回路72の制御のもとに所定の処理動作を行なって出力制御信号ZOTHおよびOTLを生成する内部回路74と、主制御回路72の制御にもとに、終端制御信号ZTERMおよびTERMを生成する終端制御回路76を含む。   The semiconductor circuit device 70 further includes a main control circuit 72 for controlling various designated operations in accordance with an external control signal, and performs a predetermined processing operation under the control of the main control circuit 72 to output a control signal ZOTH. And an internal circuit 74 for generating OTL and a termination control circuit 76 for generating termination control signals ZTERM and TERM under the control of the main control circuit 72.

内部回路74が、メモリ回路の場合、この出力制御信号ZOTHおよびOTLは、内部読出データと出力制御信号との合成信号として生成する。パッド5は、信号を入力する入力パッドとして用いられる場合には、そのパッド5を介して主制御回路72に内部回路74へ、それぞれ所定の信号/データが与えられる。出力パッドおよび入力パッドは別々に設けられている場合には、図示しない入力パッドを介してこれらの主制御回路72および内部回路71へ、信号/データが与えられる。   When internal circuit 74 is a memory circuit, output control signals ZOTH and OTL are generated as a combined signal of internal read data and output control signal. When the pad 5 is used as an input pad for inputting a signal, a predetermined signal / data is given to the internal circuit 74 to the main control circuit 72 via the pad 5. When the output pad and the input pad are provided separately, signals / data are given to the main control circuit 72 and the internal circuit 71 through an input pad (not shown).

終端制御回路76は、この半導体回路装置70が用いられるバスの使用条件に応じて、その終端制御信号ZTERMおよびTERMの状態を変化させる。   Termination control circuit 76 changes the states of termination control signals ZTERM and TERM in accordance with the bus use conditions in which semiconductor circuit device 70 is used.

図17に示す出力回路1において、オープンドレイン型の出力回路が設けられ、プルダウントランジスタ4のみが配置されてもよい。終端回路10は、図9から図16に示す構成のいずれの構成を備えてもよい。また、終端回路10に対して、電源電圧および/または接地電圧が、出力回路1と同一端子を介して与えられてもよく、また、異なる端子を介して印加されてもよい。   In the output circuit 1 shown in FIG. 17, an open drain type output circuit may be provided, and only the pull-down transistor 4 may be arranged. Termination circuit 10 may have any of the configurations shown in FIGS. 9 to 16. Further, the power supply voltage and / or the ground voltage may be applied to the termination circuit 10 through the same terminal as the output circuit 1 or may be applied through a different terminal.

以上のように、この発明の実施の形態2に従えば、共通の配線を介して終端回路および出力回路を接続し、かつ終端回路を、パッドに対し、出力回路よりも遠方に配置している。したがって、この配線の寄生容量および寄生抵抗によりローパスフィルタが形成され、サージを緩和することができる。これにより、終端回路のトランジスタのドレイン抵抗を低減することができ、ドレインコンタクト−ゲート電極間距離を低減でき、このドレインコンタクトーゲート電極間距離を設計最小寸法に設定することができる。応じて、信号/データの出力部のレイアウト面積を低減することができる。   As described above, according to the second embodiment of the present invention, the termination circuit and the output circuit are connected via the common wiring, and the termination circuit is arranged farther from the output circuit than the output circuit. . Therefore, a low-pass filter is formed by the parasitic capacitance and parasitic resistance of the wiring, and the surge can be mitigated. Thereby, the drain resistance of the transistor of the termination circuit can be reduced, the distance between the drain contact and the gate electrode can be reduced, and the distance between the drain contact and the gate electrode can be set to the minimum design size. Accordingly, the layout area of the signal / data output section can be reduced.

なお、ゲート電極とドレインコンタクト間の距離は、MOSトランジスタのドレインノードが内部ノードに接続する部分からドレイン領域がチャネル領域と接触する部分との間の距離に相当する。MOSトランジスタにおいては、通常、ドレイン領域のゲート電極直下部において、ドレイン高電界が発生する。このドレインとチャネルとの境界部までに信号電荷が伝播する距離を調整することによりサージ発生時のドレイン高電界を緩和することができる。従って、ドレインコンタクトとゲート電極との間の距離は、平面レイアウトで見たときの距離である。   The distance between the gate electrode and the drain contact corresponds to the distance between the portion where the drain node of the MOS transistor is connected to the internal node and the portion where the drain region is in contact with the channel region. In a MOS transistor, a high drain electric field is usually generated immediately below the gate electrode in the drain region. By adjusting the distance that the signal charge propagates to the boundary between the drain and the channel, the high drain electric field when a surge occurs can be relaxed. Therefore, the distance between the drain contact and the gate electrode is a distance when viewed in a planar layout.

なお、上述の構成においては、出力回路はMOSトランジスタで構成されている。しかしながら、出力回路がバイポーラトランジスタで構成されている場合においても、ドレインをコレクタで置換し、ゲートをベースで置換することにより、同様の効果を得ることができる。   In the above configuration, the output circuit is composed of MOS transistors. However, even when the output circuit is composed of bipolar transistors, the same effect can be obtained by replacing the drain with the collector and the gate with the base.

この発明に従う半導体装置は、一般の半導体装置のデータ・信号出力部に適用することにより、サージ耐性に優れた高速で信号を転送することのできる小占有面積の出力段を提供することができ、外部の信号線を駆動することが要求される装置、システムに限定されず、システム・オン・チップのような装置においても適用することにより、システムの規模を低減することができる。   The semiconductor device according to the present invention can provide an output stage having a small occupation area capable of transferring a signal at high speed with excellent surge resistance by being applied to a data / signal output unit of a general semiconductor device. The present invention is not limited to a device and a system that are required to drive an external signal line, but can also be applied to a device such as a system-on-chip, whereby the scale of the system can be reduced.

この発明の実施の形態1に従う半導体装置の構成を示す図である。It is a figure which shows the structure of the semiconductor device according to Embodiment 1 of this invention. 図1に示す半導体装置の平面レイアウトを概略的に示す図である。FIG. 2 schematically shows a planar layout of the semiconductor device shown in FIG. 1. この発明の実施の形態1の変更例1の平面レイアウトを概略的に示す図である。It is a figure which shows roughly the planar layout of the modification 1 of Embodiment 1 of this invention. 図3に示すレイアウトの電気的等価回路を示す図である。It is a figure which shows the electrical equivalent circuit of the layout shown in FIG. この発明の実施の形態1の変更例2の平面レイアウトを概略的に示す図である。It is a figure which shows roughly the planar layout of the modification 2 of Embodiment 1 of this invention. 図5に示す平面レイアウトの電気的等価回路を示す図である。It is a figure which shows the electrical equivalent circuit of the planar layout shown in FIG. この発明の実施の形態1の変更例3の平面レイアウトを概略的に示す図である。It is a figure which shows roughly the planar layout of the modification 3 of Embodiment 1 of this invention. 図7に示すレイアウトの電気的等価回路を示す図である。It is a figure which shows the electrical equivalent circuit of the layout shown in FIG. この発明の実施の形態2に従う半導体装置の構成を示す図である。It is a figure which shows the structure of the semiconductor device according to Embodiment 2 of this invention. 図9に示す回路の平面レイアウトを概略的に示す図である。FIG. 10 schematically shows a planar layout of the circuit shown in FIG. 9. この発明の実施の形態2の変更例1の構成を示す図である。It is a figure which shows the structure of the modification 1 of Embodiment 2 of this invention. 図11に示す回路の平面レイアウトを概略的に示す図である。FIG. 12 schematically shows a planar layout of the circuit shown in FIG. 11. この発明の実施の形態2の変更例2の構成を示す図である。It is a figure which shows the structure of the modification 2 of Embodiment 2 of this invention. 図13に示す回路の平面レイアウトを概略的に示す図である。FIG. 14 schematically shows a planar layout of the circuit shown in FIG. 13. この発明の実施の形態2の変更例3の構成を概略的に示す図である。It is a figure which shows schematically the structure of the modification 3 of Embodiment 2 of this invention. 図15に示す回路の平面レイアウトを概略的に示す図である。FIG. 16 schematically shows a planar layout of the circuit shown in FIG. 15. この発明に従う半導体装置の全体の構成を概略的に示す図である。1 schematically shows an entire configuration of a semiconductor device according to the present invention. FIG.

符号の説明Explanation of symbols

1 出力回路、2a,2b MOSトランジスタ、2 プルアップトランジスタ、3 出力ノード、4a,4b MOSトランジスタ、4 プルダウントランジスタ、5 パッド、10 終端回路、11a,11b MOSトランジスタ、12 終端ノード、13,14 抵抗素子、15a,15b MOSトランジスタ、PDa,PDb,NDa,NDb ドレイン不純物領域、21a,21b,21c,21d ドレインコンタクト、22a−22h ゲート電極、50 配線。   1 output circuit, 2a, 2b MOS transistor, 2 pull-up transistor, 3 output node, 4a, 4b MOS transistor, 4 pull-down transistor, 5 pad, 10 termination circuit, 11a, 11b MOS transistor, 12 termination node, 13, 14 resistance Element, 15a, 15b MOS transistor, PDa, PDb, NDa, NDb Drain impurity region, 21a, 21b, 21c, 21d Drain contact, 22a-22h Gate electrode, 50 wiring.

Claims (20)

パッド、
前記パッドに接続され、内部信号に従って前記パッドを駆動する第1の出力トランジスタ
前記パッドに接続される一端を有する第1の抵抗素子と、前記第1の抵抗素子の他方端と第1の電圧ノードとの間に接続され、終端動作活性化信号に従って選択的に導通状態とされる第1の終端トランジスタとを含む終端回路、および
前記パッドと前記第1の抵抗素子の一端とを接続する第1の配線を備え、前記第1の出力トランジスタのドレインは、前記第1の配線において、前記パッドから前記第1の抵抗素子の一端に向かう間で前記第1の配線と接続される、半導体装置。
pad,
A first output transistor connected to the pad and driving the pad according to an internal signal ;
A first resistive element having one end connected to the pad, the other end of the first resistor and is connected between the first voltage node, and selectively turned according to the termination operation activation signal A first circuit that connects the pad and one end of the first resistance element, and a drain of the first output transistor is connected to the first termination transistor . In the wiring, the semiconductor device is connected to the first wiring from the pad toward one end of the first resistance element .
前記終端回路は、前記パッドに対し前記第1の出力トランジスタよりも遠方に配置される、請求項1記載の半導体装置。 The semiconductor device according to claim 1 , wherein the termination circuit is disposed farther than the first output transistor with respect to the pad . 前記内部信号に従い前記パッドを駆動し、そのドレインおよびドレインコンタクトを前記第1の出力トランジスタのものと共有する第2の出力トランジスタをさらに備え、
前記終端回路は、さらに、前記第1の抵抗素子の他方端と前記第1の電圧ノードとの間に接続され、前記終端動作活性化信号に従って選択的に導通状態とされ、そのドレインおよびドレインコンタクトを前記第1の終端トランジスタのものと共有する第2の終端トランジスタを備える、請求項記載の半導体装置。
A second output transistor that drives the pad in accordance with the internal signal and shares its drain and drain contact with that of the first output transistor;
The termination circuit is further connected between the other end of the first resistance element and the first voltage node, and is selectively rendered conductive according to the termination operation activation signal, and its drain and drain contact The semiconductor device according to claim 2 , further comprising a second termination transistor sharing the same with that of the first termination transistor .
前記第1の出力トランジスタのドレインは、前記第2の出力トランジスタのものと共有される前記ドレインコンタクトを介して前記第1の配線に接続される、請求項3記載の半導体装置。 The semiconductor device according to claim 3, wherein a drain of the first output transistor is connected to the first wiring through the drain contact shared with that of the second output transistor . 前記パッドに接続される入力回路、および
前記入力回路から入力されるデータを記憶するメモリ回路をさらに備え、
前記内部信号は、前記メモリ回路から読出されたデータを含む、請求項4記載の半導体装置。
An input circuit connected to the pad; and
A memory circuit for storing data input from the input circuit;
The semiconductor device according to claim 4, wherein the internal signal includes data read from the memory circuit .
第1の電源電圧を前記第1の電圧ノードに供給する第1の電源端子をさらに備える、請求項記載の半導体装置。 The semiconductor device according to claim 5 , further comprising a first power supply terminal for supplying a first power supply voltage to the first voltage node . 前記内部信号に従い前記パッドを駆動し、そのドレインおよびドレインコンタクトを前記第1の出力トランジスタのものと共有する第2の出力トランジスタをさらに備え、A second output transistor that drives the pad in accordance with the internal signal and shares its drain and drain contact with that of the first output transistor;
前記終端回路は、さらに、前記第1の抵抗素子の他方端と前記第1の電圧ノードとの間に接続され、前記終端動作活性化信号に従って選択的に導通状態とされ、そのドレインおよびドレインコンタクトを前記第1の終端トランジスタのものと共有する第2の終端トランジスタを備える、請求項1記載の半導体装置。The termination circuit is further connected between the other end of the first resistance element and the first voltage node, and is selectively rendered conductive according to the termination operation activation signal, and its drain and drain contact The semiconductor device according to claim 1, further comprising a second termination transistor sharing the same with that of the first termination transistor.
前記第1の出力トランジスタのドレインは、前記第2の出力トランジスタのものと共有される前記ドレインコンタクトを介して前記第1の配線に接続される、請求項7記載の半導体装置。The semiconductor device according to claim 7, wherein a drain of the first output transistor is connected to the first wiring through the drain contact shared with that of the second output transistor. 前記パッドに接続される入力回路、およびAn input circuit connected to the pad; and
前記入力回路から入力されるデータを記憶するメモリ回路をさらに備え、A memory circuit for storing data input from the input circuit;
前記内部信号は、前記メモリ回路から読出されたデータを含む、請求項8記載の半導体装置。The semiconductor device according to claim 8, wherein the internal signal includes data read from the memory circuit.
第1の電源電圧を前記第1の電圧ノードに供給する第1の電源端子をさらに備える、請求項9記載の半導体装置。The semiconductor device according to claim 9, further comprising a first power supply terminal that supplies a first power supply voltage to the first voltage node. パッド、pad,
第1の不純物領域と、前記第1の不純物領域と並列に配置された第2の不純物領域と、前記第1および第2の不純物領域の間の配置されかつ内部信号を受ける第1のゲート電極とを有し、前記第1の不純物領域が、前記第1の不純物領域上に配置される第1のコンタクトを介して前記パッドに結合される第1の出力トランジスタ、A first impurity region; a second impurity region disposed in parallel with the first impurity region; and a first gate electrode disposed between the first and second impurity regions and receiving an internal signal. A first output transistor, wherein the first impurity region is coupled to the pad via a first contact disposed on the first impurity region;
一端が前記パッドに接続される終端抵抗素子、および第3の不純物領域と、前記第3の不純物領域と並列に配置された第4の不純物領域と、前記第3および第4の不純物領域の間に配置されかつ終端動作活性化信号を受ける第2のゲート電極とを有し、前記第3の不純物領域が前記第3の不純物領域上に配置される第2のコンタクトを介して前記終端抵抗素子の他方端に結合される第1の終端トランジスタを含む終端回路、およびA termination resistor element having one end connected to the pad, a third impurity region, a fourth impurity region arranged in parallel with the third impurity region, and the third and fourth impurity regions And a second gate electrode for receiving a termination operation activation signal, and the termination resistor element via the second contact in which the third impurity region is disposed on the third impurity region A termination circuit including a first termination transistor coupled to the other end of
前記終端抵抗素子の一端と前記パッドを接続する第1の配線を備え、前記第1の不純物領域は、前記第1のコンタクトを介して前記第1の配線に前記パッドと前記終端抵抗素子の一端の間で接続される、半導体装置。A first wiring connecting the one end of the termination resistance element and the pad; and the first impurity region is connected to the first wiring via the first contact and one end of the pad and the termination resistance element. A semiconductor device connected between the two.
前記終端回路は、前記パッドに対し前記第1の出力トランジスタよりも遠方に配置される、請求項11記載の半導体装置。The semiconductor device according to claim 11, wherein the termination circuit is disposed farther than the first output transistor with respect to the pad. 前記第1の不純物領域を挟んで前記第2の不純物領域と並列に配置された第5の不純物領域と、前記第1の不純物領域と、前記第1および第5の不純物領域の間に配置されかつ前記内部信号を受ける第3のゲート電極とを有する第2の出力トランジスタをさらに備え、The fifth impurity region arranged in parallel with the second impurity region with the first impurity region in between, the first impurity region, and the first and fifth impurity regions. And a second output transistor having a third gate electrode for receiving the internal signal,
前記終端回路は、前記第3の不純物領域を挟んで前記第4の不純物領域と並列に配置された第6の不純物領域と、前記第3の不純物領域と、前記第3および第6の不純物領域の間に配置されかつ前記終端動作活性化信号を受ける第4のゲート電極とを有する第2の終端トランジスタをさらに備える、請求項12記載の半導体装置。The termination circuit includes a sixth impurity region arranged in parallel with the fourth impurity region with the third impurity region interposed therebetween, the third impurity region, and the third and sixth impurity regions. The semiconductor device according to claim 12, further comprising a second termination transistor having a fourth gate electrode disposed between and receiving the termination operation activation signal.
前記パッドに接続される入力回路、およびAn input circuit connected to the pad; and
前記入力回路から入力されるデータを記憶するメモリ回路をさらに備え、A memory circuit for storing data input from the input circuit;
前記内部信号は、前記メモリ回路から読出されたデータを含む、請求項13記載の半導体装置。The semiconductor device according to claim 13, wherein the internal signal includes data read from the memory circuit.
前記終端動作活性化信号を発生する終端制御回路をさらに備える、請求項14記載の半導体装置。The semiconductor device according to claim 14, further comprising a termination control circuit that generates the termination operation activation signal. 半導体装置外部から与えられる制御信号に応答して、前記メモリ回路の動作制御を行う主制御回路をさらに備え、前記終端制御回路は前記主制御回路に応動する、請求項15記載の半導体装置。16. The semiconductor device according to claim 15, further comprising a main control circuit that controls the operation of the memory circuit in response to a control signal supplied from outside the semiconductor device, wherein the termination control circuit is responsive to the main control circuit. 前記第1の不純物領域を挟んで前記第2の不純物領域と並列に配置された第5の不純物領域と、前記第1の不純物領域と、前記第1および第5の不純物領域の間に配置されかつ前記内部信号を受ける第3のゲート電極とを有する第2の出力トランジスタをさらに備え、The fifth impurity region arranged in parallel with the second impurity region with the first impurity region in between, the first impurity region, and the first and fifth impurity regions. And a second output transistor having a third gate electrode for receiving the internal signal,
前記終端回路は、前記第3の不純物領域を挟んで前記第4の不純物領域と並列に配置された第6の不純物領域と、前記第3の不純物領域と、前記第3および第6の不純物領域の間に配置されかつ前記終端動作活性化信号を受ける第4のゲート電極とを有する第2の終端トランジスタをさらに備える、請求項11記載の半導体装置。The termination circuit includes a sixth impurity region arranged in parallel with the fourth impurity region with the third impurity region interposed therebetween, the third impurity region, and the third and sixth impurity regions. The semiconductor device according to claim 11, further comprising a second termination transistor having a fourth gate electrode disposed between and receiving the termination operation activation signal.
前記パッドに接続される入力回路、およびAn input circuit connected to the pad; and
前記入力回路から入力されるデータを記憶するメモリ回路をさらに備え、A memory circuit for storing data input from the input circuit;
前記内部信号は、前記メモリ回路から読出されたデータを含む、請求項17記載の半導体装置。The semiconductor device according to claim 17, wherein the internal signal includes data read from the memory circuit.
前記終端動作活性化信号を発生する終端制御回路をさらに備える、請求項18記載の半導体装置。19. The semiconductor device according to claim 18, further comprising a termination control circuit that generates the termination operation activation signal. 半導体装置外部から与えられる制御信号に応答して、前記メモリ回路の動作制御を行う主制御回路をさらに備え、前記終端制御回路は前記主制御回路に応動する、請求項19記載の半導体装置。20. The semiconductor device according to claim 19, further comprising a main control circuit that controls operation of the memory circuit in response to a control signal supplied from outside the semiconductor device, wherein the termination control circuit is responsive to the main control circuit.
JP2005355232A 2005-12-08 2005-12-08 Semiconductor device Expired - Lifetime JP3808090B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005355232A JP3808090B2 (en) 2005-12-08 2005-12-08 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005355232A JP3808090B2 (en) 2005-12-08 2005-12-08 Semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2002307961A Division JP3808026B2 (en) 2002-10-23 2002-10-23 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2006135344A JP2006135344A (en) 2006-05-25
JP3808090B2 true JP3808090B2 (en) 2006-08-09

Family

ID=36728542

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005355232A Expired - Lifetime JP3808090B2 (en) 2005-12-08 2005-12-08 Semiconductor device

Country Status (1)

Country Link
JP (1) JP3808090B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5590215B2 (en) * 2011-03-16 2014-09-17 富士通株式会社 Termination circuit, semiconductor device and test system
JP2021086916A (en) 2019-11-27 2021-06-03 ソニーセミコンダクタソリューションズ株式会社 Driver circuit

Also Published As

Publication number Publication date
JP2006135344A (en) 2006-05-25

Similar Documents

Publication Publication Date Title
JP3808026B2 (en) Semiconductor device
US7855593B2 (en) Semiconductor integrated circuit device
US7411267B2 (en) Semiconductor integrated circuit device
US9479154B2 (en) Semiconductor integrated circuit
JP3687422B2 (en) Interface circuit
US8044696B2 (en) Delay circuit having long delay time and semiconductor device comprising the same
US7199490B2 (en) Semiconductor device for preventing noise generation
EP1717955B1 (en) Buffer circuit
US6066971A (en) Integrated circuit having buffering circuitry with slew rate control
US6188243B1 (en) Input/output circuit with high input/output voltage tolerance
JP3808090B2 (en) Semiconductor device
US7180331B2 (en) Voltage tolerant structure for I/O cells
JP4873504B2 (en) Semiconductor integrated circuit device
JP2006216974A (en) Semiconductor device
JP2006041555A (en) Semiconductor device
JP4182065B2 (en) Semiconductor device
JP2006179896A (en) Semiconductor device
US20090284287A1 (en) Output buffer circuit and integrated circuit
JP2541325B2 (en) Output buffer circuit
JP2004179470A (en) Semiconductor input/output circuit
JP2022116735A (en) Semiconductor device
JP4680423B2 (en) Output circuit
JP2005101522A (en) Semiconductor integrated circuit device
JP2946869B2 (en) Output circuit
KR20060020339A (en) Control circuit for pull-up and pull-down resistor in a semiconductor chip

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060412

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060509

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060516

R150 Certificate of patent or registration of utility model

Ref document number: 3808090

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100526

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100526

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20230526

Year of fee payment: 17

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20230526

Year of fee payment: 17

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20230526

Year of fee payment: 17

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term