KR20060020339A - Control circuit for pull-up and pull-down resistor in a semiconductor chip - Google Patents

Control circuit for pull-up and pull-down resistor in a semiconductor chip Download PDF

Info

Publication number
KR20060020339A
KR20060020339A KR1020040069161A KR20040069161A KR20060020339A KR 20060020339 A KR20060020339 A KR 20060020339A KR 1020040069161 A KR1020040069161 A KR 1020040069161A KR 20040069161 A KR20040069161 A KR 20040069161A KR 20060020339 A KR20060020339 A KR 20060020339A
Authority
KR
South Korea
Prior art keywords
pull
signal
resistor
output
control
Prior art date
Application number
KR1020040069161A
Other languages
Korean (ko)
Inventor
김동윤
박혁찬
김태진
임준혁
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040069161A priority Critical patent/KR20060020339A/en
Publication of KR20060020339A publication Critical patent/KR20060020339A/en

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008Arrangements for reducing power consumption
    • H03K19/0016Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008Arrangements for reducing power consumption
    • H03K19/0013Arrangements for reducing power consumption in field effect transistor circuits
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175Coupling arrangements; Interface arrangements
    • H03K19/0185Coupling arrangements; Interface arrangements using field effect transistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 풀업(pull-up) 저항 및 풀다운(pull-down) 저항을 구비한 패드에 있어서 상기 풀업 저항 및 풀다운 저항으로 인한 누설 전류를 방지하기 위한 것으로 본 발명에 따른 누설 전류 방지 패드는 출력제어신호(ENB)를 이용하여 상기 패드의 동작모드에 따라 패드 출력신호를 제어하는 3상태 버퍼(tri-state buffer)를 포함하는 출력신호 제어부와 CMOS로 구현된 상기 풀업 저항 및 풀다운 저항을 포함하는 풀업다운(pull-up/down) 저항부와 상기 출력제어신호(ENB)를 이용하여 상기 풀업/다운 저항을 제어하는 풀업/다운 저항 제어부를 포함하여 구성된다. 본 발명은 별도의 소프트웨어의 제어없이 자동으로 패드에서 풀업/다운(pull-up/down) 저항을 차단시키거나 연결해 줌으로써 반도체 칩의 소비전류를 감소시키는 효과를 갖는다.
The present invention is to prevent the leakage current caused by the pull-up and pull-down resistor in the pad having a pull-up resistor and pull-down resistor. An output signal controller including a tri-state buffer for controlling a pad output signal according to an operation mode of the pad using a signal ENB, and a pull-up including the pull-up resistor and the pull-down resistor implemented in CMOS And a pull-up / down resistor controller configured to control the pull-up / down resistor by using a pull-up / down resistor unit and the output control signal ENB. The present invention has the effect of reducing the current consumption of the semiconductor chip by automatically disconnecting or connecting the pull-up / down resistance at the pad without additional software control.

패드, 풀업 저항(pull-up resistor), 풀다운 저항(pull-down resistor) Pads, Pull-Up Resistors, Pull-Down Resistors

Description

반도체 칩의 풀업 및 풀다운 저항 제어 회로{CONTROL CIRCUIT FOR PULL-UP AND PULL-DOWN RESISTOR IN A SEMICONDUCTOR CHIP} CONTROL CIRCUIT FOR PULL-UP AND PULL-DOWN RESISTOR IN A SEMICONDUCTOR CHIP}             

도 1은 두 개의 반도체 칩간의 연결상태에서 발생되는 누설전류를 나타낸 도면1 is a diagram illustrating a leakage current generated in a connection state between two semiconductor chips.

도 2는 반도체 칩 내부의 3상태 패드의 출력단에 PMOS로 구현된 풀업 저항을 연결 시 발생되는 누설전류를 나타낸 도면2 is a diagram illustrating a leakage current generated when a pull-up resistor implemented with a PMOS is connected to an output terminal of a tri-state pad inside a semiconductor chip.

도 3은 반도체 칩 내부의 3상태 패드의 출력단에 NMOS로 구현된 풀다운 저항을 연결 시 발생되는 누설전류를 나타낸 도면3 is a diagram illustrating a leakage current generated when a pull-down resistor implemented with an NMOS is connected to an output terminal of a tri-state pad inside a semiconductor chip.

도 4는 종래 소프트웨어적으로 스위칭 제어되는 풀업 및 풀다운 저항이 구비된 패드의 회로 구성을 나타낸 도면4 is a diagram illustrating a circuit configuration of a pad having a pull-up and pull-down resistor that is conventionally switched by software.

도 5는 본 발명의 바람직한 실시예에 따른 풀업 저항 제어 회로의 구성을 나타낸 도면5 is a diagram showing the configuration of a pull-up resistor control circuit according to a preferred embodiment of the present invention.

도 6은 본 발명의 바람직한 실시예에 따른 풀다운 저항 제어 회로의 구성을 나타낸 도면6 is a diagram showing the configuration of a pull-down resistor control circuit according to a preferred embodiment of the present invention;

도 7은 본 발명의 바람직한 실시예에 따른 풀업/다운 저항 제어 회로의 구성을 나타낸 도면7 is a view showing the configuration of a pull-up / down resistance control circuit according to a preferred embodiment of the present invention

본 발명은 반도체 칩의 내부 제어 회로에 관한 것으로서, 특히 반도체 칩의 패드(Pad)에 구비된 내장형 풀업(pull-up) 또는 풀다운(pull-down) 저항에서 소모되는 누설전류(Leakage Current)를 방지하기 위한 반도체 칩의 풀업 및 풀다운 저항 제어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an internal control circuit of a semiconductor chip, and in particular, to prevent leakage current consumed by built-in pull-up or pull-down resistors provided in a pad of a semiconductor chip. The present invention relates to a pull-up and pull-down resistor control circuit for a semiconductor chip.

통상적으로 반도체 칩의 입출력을 위한 패드에는 내부 회로가 개방(open)상태로 동작되는 경우 내부 단자 전압의 불확실한 상태(High-Z)에 의해 발생되는 칩의 오동작을 방지하고, 정전기 방전(Electrostatic Discharge : ESD)에 의한 손실을 감소시키기 위해 풀업 또는 풀다운 저항이 구비된 회로가 포함된다. In general, a pad for input / output of a semiconductor chip prevents a chip malfunction caused by an uncertain state (High-Z) of an internal terminal voltage when an internal circuit is operated in an open state, and prevents electrostatic discharge. Circuits with pull-up or pull-down resistors are included to reduce losses caused by ESD).

이러한 풀업 또는 풀다운 저항은 반도체 칩에 구비된 패드의 종류에 따라 고정된 형태로 제공되었으나, 최근에는 제어신호에 따라 온/오프 스위칭되는 전계 효과 트랜지스터 등의 스위칭 소자를 이용하여 구현된다. 그리고 사용자는 반도체 칩간의 연결 상황에 맞춰 상기 스위칭 소자를 프로그래밍하여 풀업 또는 풀다운 저항을 온/오프 제어한다.The pull-up or pull-down resistors have been provided in a fixed form according to the type of pads provided in the semiconductor chip. However, recently, the pull-up or pull-down resistors are implemented using switching elements such as field effect transistors that are switched on / off according to control signals. In addition, the user may program the switching device according to the connection state between the semiconductor chips to control the pull-up or pull-down resistor on / off.

이러한 상기 풀업 및 풀다운 저항이 구비된 패드는 시스템 구현 시 외부 디바이스(device)나 내부 드라이브 값에 따라 누설전류가 흐르게 되어 불필요한 전력소비가 이루어진다. 특히 휴대전화처럼 소비전력이 제품 경쟁력의 중요한 요소로 작용하는 제품에 있어서는 상기 누설전류는 매우 중요한 요소로 고려된다. The pads provided with the pull-up and pull-down resistors have unnecessary power consumption because leakage current flows according to an external device or an internal drive value when the system is implemented. In particular, the leakage current is considered to be a very important factor in a product such as a mobile phone, in which power consumption is an important factor of product competitiveness.                         

먼저 도 1에서 두 개의 반도체 칩을 각각 반도체 칩 A, B라 하였을 때 두 개의 반도체 칩간의 연결상태에서 발생되는 누설전류를 나타내었다. First, in FIG. 1, when two semiconductor chips are referred to as semiconductor chips A and B, the leakage current generated in the connection state between the two semiconductor chips is shown.

상기 도 1을 참조하면, 반도체 칩 A의 제 1패드(101)와 반도체 칩 B의 제 2패드(103)는 각각 패드 단자(109, 111)을 통해 전기적으로 연결된다. 상기 제 1패드(101)는 입출력 패드(in-out pad)로서 출력제어신호(ENB)를 이용하여 입력신호 A의 출력을 단속하는 3상태 버퍼(tri-state buffer)(105)와 풀다운 저항(107) 및 패드 단자(109)를 구비하여 구성된다. 그리고 상기 제 2패드(103)는 입력 패드(input pad)로서 수신버퍼(160)와 패드 단자(111)와 풀업 저항(115)을 구비하여 구성된다.Referring to FIG. 1, the first pad 101 of the semiconductor chip A and the second pad 103 of the semiconductor chip B are electrically connected through the pad terminals 109 and 111, respectively. The first pad 101 is an input / output pad (tri-state buffer) 105 for controlling the output of the input signal A using the output control signal ENB as an in-out pad and a pull-down resistor ( 107 and pad terminals 109. In addition, the second pad 103 is configured to include a receiving buffer 160, a pad terminal 111, and a pull-up resistor 115 as an input pad.

먼저 상기와 같이 구성된 반도체 내의 상기 제 1패드(101)에서 상기 3상태 버퍼(105)의 제어단자로 로우레벨의 출력제어신호(ENB)가 인가되어 상기 3상태 버퍼(301)가 턴온(turn-on) 상태로 된 상태에서 제 2패드(103)가 연결되지 않은 경우를 가정하면, 상기 입력 신호 A가 하이레벨로 드라이브되면 풀다운 저항(107)을 통해 접지단으로 흐르게 되므로 누설 전류가 발생하게 된다. 또한 상기 제 1패드(101)과 상기 제 2패드(103)과 연결시 반도체 칩에 전원이 인가되면, 제 2패드(103)의 동작전압(VD)이 인가된 풀업 저항(115)과 접지된 풀다운 저항(107) 양단 간의 전압차로 인해 화살표방향(113)으로 누설전류가 발생하게 된다.First, a low level output control signal ENB is applied to the control terminal of the three-state buffer 105 from the first pad 101 in the semiconductor configured as described above so that the three-state buffer 301 is turned on. Assuming that the second pad 103 is not connected in the on state, when the input signal A is driven to a high level, a leakage current is generated because the input signal A flows to the ground terminal through the pull-down resistor 107. . In addition, when power is applied to the semiconductor chip when the first pad 101 and the second pad 103 are connected, the pull-up resistor 115 to which the operating voltage V D of the second pad 103 is applied is grounded. The leakage current is generated in the arrow direction 113 due to the voltage difference between the pull-down resistors 107.

도 2는 반도체 칩 내부의 3상태 패드의 출력단에 P 타입 모스 전계 효과 트랜지스터(Metal-Oxide Semiconductor Field-Effect Transistor : 이하, "PMOS"라 칭하기로 한다.)로 구현된 풀업 저항을 연결 시 발생되는 누설전류를 나타낸 도면 이다.FIG. 2 is a diagram illustrating a pull-up resistor implemented as a P-type MOS field-effect transistor (hereinafter referred to as a "PMOS") at an output terminal of a three-state pad in a semiconductor chip. A diagram showing the leakage current.

상기 도 2를 참조하면, 반도체 칩의 패드(200)는 출력제어신호(ENB)의 신호 레벨에 따라 입력신호 A의 출력을 제어하는 3상태 버퍼(201)의 출력단과 외부 장치와의 접속을 위한 패드 단자(205) 사이에 PMOS로 구현된 풀업 저항(203)을 연결하여 구성된다.Referring to FIG. 2, the pad 200 of the semiconductor chip is for connecting the output terminal of the tri-state buffer 201 that controls the output of the input signal A according to the signal level of the output control signal ENB and an external device. The pad terminal 205 is configured by connecting a pull-up resistor 203 implemented with a PMOS.

도 2와 같은 패드(200)에서 3상태 버퍼(201)의 제어단자로 로우레벨의 출력제어신호(ENB)가 인가되어 3상태 버퍼(201)가 턴온(turn-on) 상태로 된 경우 상기 3상태 버퍼(201)의 입력단으로 로우레벨의 입력신호 A가 드라이브되면서, 상기 풀업 저항(203)이 온 상태로 존재하면, 풀업 저항(203)에 인가되는 동작 전압(VD)과 입력신호 A의 전압차이로 인해 화살표(207)방향으로 누설전류가 발생하게 된다.When the low-level output control signal ENB is applied to the control terminal of the tri-state buffer 201 in the pad 200 as shown in FIG. 2, the tri-state buffer 201 is turned on. When the low-level input signal A is driven to an input terminal of the state buffer 201 and the pull-up resistor 203 is in an on state, the operating voltage V D and the input signal A applied to the pull-up resistor 203 Due to the voltage difference, a leakage current is generated in the direction of the arrow 207.

또한 도 3은 반도체 칩 내부의 3상태 패드의 출력단에 NMOS로 구현된 풀다운 저항을 연결 시 발생되는 누설전류를 나타낸 도면이다.3 is a diagram illustrating a leakage current generated when a pull-down resistor implemented with an NMOS is connected to an output terminal of a tri-state pad inside a semiconductor chip.

상기 도 3을 참조하면, 반도체 칩의 패드(300)는 상기 출력제어신호(ENB)의 신호 레벨에 의해 입력신호 A의 출력을 제어하는 3상태 버퍼(301)의 출력단과 외부 장치와의 접속을 위한 패드 단자(505) 사이에 N 타입 모스 전계 효과 트랜지스터(이하, "NMOS"라 칭하기로 한다.)로 구현된 풀다운 저항(303)을 연결하여 구성된다.Referring to FIG. 3, the pad 300 of the semiconductor chip connects an output terminal of the tri-state buffer 301 that controls the output of the input signal A based on the signal level of the output control signal ENB to an external device. The pad terminal 505 is connected to a pull-down resistor 303 implemented by an N-type MOS field effect transistor (hereinafter referred to as "NMOS").

도 3과 같은 패드(300)에서 3상태 버퍼(301)의 제어단자로 로우레벨의 출력제어신호(ENB)가 인가되어 3상태 버퍼(301)가 턴온 상태로 된 경우 상기 3상태 버퍼(301)의 입력단으로 로우레벨의 입력신호 A가 드라이브되면서, 상기 풀다운 저항 (303)이 온 상태로 존재하면, 입력신호 A는 온 구동된 풀다운 저항(303)을 통해 접지단으로 흐르게 되므로 화살표(307)방향으로 누설전류가 발생한다.In the pad 300 as shown in FIG. 3, when the low level output control signal ENB is applied to the control terminal of the tri-state buffer 301 and the tri-state buffer 301 is turned on, the tri-state buffer 301 is turned on. When the pull-down resistor 303 is in an on state while the low level input signal A is driven to the input terminal of the input signal A, the input signal A flows to the ground terminal through the driven-down pull-down resistor 303, so as to the direction of the arrow 307. This causes leakage current.

상술한 도 2 및 도 3의 패드 구성에서는 패드가 턴온된 경우 항시 온 구동 상태로 고정되어 있는 풀업 및 풀다운 저항으로 인해 누설전류가 발생되는 문제점이 발생한다. 이러한 문제점을 해결하기 위해 풀업 저항 또는 풀다운 저항을 소프트웨어적으로 스위칭 제어하는 방법이 있다.In the pad configuration of FIGS. 2 and 3 described above, when the pad is turned on, a problem arises in that a leakage current is generated due to the pull-up and pull-down resistors which are fixed to the driving state at all times. To solve this problem, there is a method of switching control of the pull-up resistor or the pull-down resistor in software.

즉, 도 4는 종래 소프트웨어적으로 스위칭 제어되는 풀업 및 풀다운 저항이 구비된 패드의 회로 구성을 나타낸 도면이다.That is, FIG. 4 is a diagram illustrating a circuit configuration of a pad provided with a pull-up and pull-down resistor that is conventionally controlled by software.

상기 도 4를 참조하면, 도 4의 패드는 출력제어신호(ENB)(421)에 따라 입력신호 A의 출력을 단속하는 3상태 버퍼(401)가 구비된 출력신호제어부(B1)와, CMOS로 구현된 풀업 및 풀다운 저항(415, 417)이 구비된 풀업/다운 저항부(B3)와, 상기 풀업/다운 저항부(B3)를 스위칭 제어하는 저항 제어부(B2)로 구성된다.Referring to FIG. 4, the pad of FIG. 4 includes an output signal controller B1 having a three-state buffer 401 for controlling the output of the input signal A according to the output control signal ENB 421, and a CMOS. The pull-up and down resistors B3 including the implemented pull-up and pull-down resistors 415 and 417 and a resistance controller B2 for switching and controlling the pull-up / down resistor B3.

여기서 상기 저항 제어부(B2)는 미리 정해진 소프트웨어 루틴에 따라 상기 풀업/다운 저항부(B3)의 온/오프 구동을 제어하는 소정 풀/업다운 인에이블(Pull-Up/Down Enable, 이하 'PUDE'라 칭함) 신호가 출력되는 PUDE 단자(403)와, 상기 풀업/다운 저항부(B3)가 온 구동된 경우 풀업 또는 풀다운 저항(415, 417)을 선택적으로 온 구동시키는 소정 풀업/다운 제어(Pull-Up/Down Control,이하 'PUDC'라 칭함) 신호가 출력되는 PUDC 단자(405)를 구비하여 구성된다.Here, the resistance controller B2 is referred to as a pull-up / down enable (PUDE), which controls on / off driving of the pull-up / down resistor B3 according to a predetermined software routine. PUDE terminal 403 to which the signal is output and a predetermined pull-up / down control for selectively driving the pull-up or pull-down resistors 415 and 417 when the pull-up / down resistor unit B3 is turned on. Up / Down Control (hereinafter referred to as “PUDC”) PUPU terminal 405 to which the signal is output.

또한 상기 저항 제어부(B2)는 상기 PUDE 단자(403)로부터 출력되는 PUDE 신호와 상기 PUDC 단자(405)로부터 출력되는 PUDC 신호를 논리 연산하여 풀업 및 풀 다운 저항(415, 417)을 온/오프 스위칭하는 다수의 논리소자들(409, 411, 413)로 구성된다. 다음으로 도 4에 도시된 패드의 동작원리를 서술한다. 상기 패드의 동작을 위해 소프트웨어적으로 결정되는 PUDE 신호와 PUDC 신호의 조건별 신호 레벨을 하기 <표1>에 나타내었다. 여기서 하기 <표1>은 ENB=1인 경우를 나타낸 경우이다.In addition, the resistance controller B2 switches on / off the pull-up and pull-down resistors 415 and 417 by performing a logic operation on the PUDE signal output from the PUDE terminal 403 and the PUDC signal output from the PUDC terminal 405. It consists of a number of logic elements (409, 411, 413). Next, the operation principle of the pad shown in FIG. 4 is described. Table 1 shows the signal levels of the PUDE and PUDC signals determined by software for the pad operation. Here, Table 1 shows a case where ENB = 1.

PUDEPUDE PUDCPUDC 패드pad 00 XX High-ZHigh-z 1One 00 풀다운 저항Pull-down resistor 1One 1One 풀업 저항Pullup resistor

우선 PUDE 단자(403)의 신호 레벨이 '0'인 경우, 상기 PUDC 단자(405)의 신호 레벨과 관계없이 저항 제어부(B2)의 낸드게이트(NAND gate)(409)와 노아게이트(NOR gate)(413)의 출력신호 레벨은 각각 '1'과 '0'으로 일정하게 출력된다. 상기 일정한 출력신호는 CMOS로 구현된 풀업 및 풀다운 저항(415, 417)의 게이트 단자에 인가되어 풀업/다운 저항부(B3)의 동작을 오프시킨다. 그러므로 상기 3상태 버퍼(401)는 입력신호 A를 차단하고 상기 풀업/다운 저항들(415, 417)도 차단되므로 상기 3상태 패드(400)의 패드 단자(419)는 단자 전압이 플로팅 상태로 되는 불확실한 상태(High-Z)가 된다. First, when the signal level of the PUDE terminal 403 is '0', the NAND gate 409 and the NOR gate of the resistor control unit B2 regardless of the signal level of the PUDC terminal 405. The output signal level of 413 is constantly output as '1' and '0'. The constant output signal is applied to gate terminals of the pull-up and pull-down resistors 415 and 417 implemented in CMOS to turn off the operation of the pull-up / down resistor portion B3. Therefore, since the tri-state buffer 401 blocks the input signal A and the pull-up / down resistors 415 and 417, the pad terminal 419 of the tri-state pad 400 has the terminal voltage floating. Indeterminate state (High-Z).

다음으로 상기 PUDE 단자(403)의 신호 레벨이 '1'인 경우, 상기 PUDC 단자(405)의 신호 레벨에 따라 저항 제어부(B2)는 상기 <표1>과 같이 풀업 또는 풀다운 저항(415, 417) 중 하나를 선택적으로 온 구동시킨다. 따라서 상기 도 4의 패드 회로에서 프로그래머가 시스템의 상황에 맞춰 풀업 및 풀다운 저항의 온/오프를 세팅하는 프로그램을 사용하면, 누설전류를 방지할 수 있다. Next, when the signal level of the PUDE terminal 403 is '1', the resistance control unit B2 according to the signal level of the PUDC terminal 405, pull-up or pull-down resistors 415, 417 as shown in Table 1 below. Is selectively turned on. Therefore, in the pad circuit of FIG. 4, when the programmer uses a program to set on / off of the pull-up and pull-down resistors according to the situation of the system, leakage current can be prevented.                         

그러나 도 4의 패드 회로처럼 소프트웨어적으로 풀업 및 풀다운 저항의 온/오프를 제어하는 경우 시스템은 반도체 칩의 동작 모드에 따른 패드의 동작 상태를 항상 감시하여 슬립모드(sleep mode) 진입 시 상기 패드의 동작 상태를 저장한 후, 누설전류가 발생하지 않도록 상기 PUDC 신호와 PUDE 신호 새로이 세팅하고, 동작 모드 복원 시 기저장한 값을 다시 세팅해야 하는 등의 번거로운 작업이 필요하게 된다. 또한 반도체 칩의 동작 모드에 따라 풀업 및 풀다운 저항의 스위칭 동작이 빈번하게 요구되는 경우 누설전류를 적절히 방지하지 못하는 문제점이 발생한다.
However, when the pull-up and pull-down resistors are controlled by software as in the pad circuit of FIG. 4, the system always monitors the operation state of the pad according to the operation mode of the semiconductor chip. After storing the operating state, a cumbersome operation is required, such as newly setting the PUDC signal and the PUDE signal so that leakage current does not occur, and resetting the previously stored values when restoring the operation mode. In addition, when the switching operation of the pull-up and pull-down resistors is frequently required according to the operation mode of the semiconductor chip, there is a problem in that leakage current cannot be prevented properly.

본 발명의 목적은 반도체 칩의 패드에 내장된 풀업 저항을 별도의 소프트웨어 조작없이 용이하게 제어할 수 있는 풀업 저항 제어 회로를 제공하는 것이다.An object of the present invention is to provide a pull-up resistor control circuit that can easily control the pull-up resistor embedded in the pad of the semiconductor chip without a separate software operation.

본 발명의 목적은 반도체 칩의 패드에 내장된 풀다운 저항을 별도의 소프트웨어 조작없이 용이하게 제어할 수 있는 풀다운 저항 제어 회로를 제공하는 것이다.An object of the present invention is to provide a pull-down resistor control circuit that can easily control the pull-down resistor embedded in the pad of the semiconductor chip without a separate software operation.

본 발명의 목적은 반도체 칩의 패드에 내장된 풀업 및 풀다운 저항을 별도의 소프트웨어 조작없이 용이하게 제어할 수 있는 풀업 및 풀다운 저항 제어 회로를 제공하는 것이다.An object of the present invention is to provide a pull-up and pull-down resistor control circuit that can easily control the pull-up and pull-down resistors embedded in the pad of the semiconductor chip without a separate software operation.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 칩의 풀업 저항 제어 회로는 소정 출력제어신호(ENB)에 의해 외부 입력신호의 출력을 제어하는 3상태 버 퍼와 상기 출력제어신호를 이용하여 온/오프 제어되는 전계 효과 트랜지스터로 구현된 풀업 저항을 포함하여 구성됨을 특징으로 한다.Pull-up resistor control circuit of the semiconductor chip according to the present invention for achieving the above object is a three-state buffer for controlling the output of the external input signal by a predetermined output control signal (ENB) and on / off control using the output control signal It is characterized by including a pull-up resistor implemented by the field effect transistor.

본 발명에 따른 반도체 칩의 풀다운 저항 제어 회로는 소정 출력제어신호(ENB)에 의해 외부 입력신호의 출력을 제어하는 3상태 버퍼와 상기 출력제어신호를 이용하여 온/오프 제어되는 전계 효과 트랜지스터로 구현된 풀다운 저항을 포함하여 구성됨을 특징으로 한다.The pull-down resistor control circuit of the semiconductor chip according to the present invention is implemented as a three-state buffer controlling the output of an external input signal by a predetermined output control signal (ENB) and a field effect transistor controlled on / off using the output control signal. It is characterized in that it is configured to include a pull-down resistor.

본 발명에 따른 반도체 칩의 풀업/다운 저항 제어 회로는 제 1제어신호를 이용하여 외부 입력 신호의 출력을 제어하는 3상태 버퍼를 포함하는 출력신호제어부와 제 2제어신호를 이용하여 외부 입력 신호의 출력을 제어하는 3상태 버퍼를 포함하는 출력신호제어부와 제 2제어신호를 이용하여 구동되는 상기 풀업 저항 및 풀다운 저항이 구비된 풀업/다운 저항부와 상기 제 1 및 제 2제어신호를 논리 연산하여 상기 풀업/다운 저항부를 온/오프 제어하는 저항 제어부를 포함하여 구성됨을 특징으로 한다.The pull-up / down-resistance control circuit of the semiconductor chip according to the present invention uses an output signal control unit including a three-state buffer for controlling the output of the external input signal using the first control signal, and the output signal control unit using the second control signal. An output signal control unit including a three-state buffer for controlling an output, a pull-up / down resistor unit including the pull-up resistor and the pull-down resistor driven using a second control signal, and the first and second control signals And a resistance controller configured to control on / off of the pull-up / down resistor unit.

상기 제 2제어신호는 상기 풀업 저항 및 풀다운 저항을 동시에 온/오프 제어하는 풀/업다운 인에이블(PUDE) 신호와, 상기 풀업 저항 및 풀다운 저항을 선택적으로 온/오프 제어하는 풀/업다운 제어(PUDC) 신호를 포함함을 특징으로 한다.The second control signal includes a pull / up-down enable (PUDE) signal for simultaneously controlling on / off of the pull-up resistor and the pull-down resistor, and a pull / up-down control (PUDC) for selectively controlling the pull-up resistor and the pull-down resistor on / off. ) Signal.

상기 풀업 저항은 PMOS 트랜지스터로 구성되고, 상기 풀다운 저항은 NMOS 트랜지스터로 구성됨을 특징으로 한다.The pull-up resistor is composed of a PMOS transistor, the pull-down resistor is characterized in that it is composed of NMOS transistor.

상기 저항 제어부는 상기 제 1제어 신호와 상기 PUDE 신호를 입력으로 갖는 상기 앤드게이트와 상기 앤드게이트의 출력신호와 상기 PUDC 신호를 입력으로하여 상기 PMOS의 게이트단자로 논리 연산된 신호를 출력하는 낸드게이트와 상기 앤드게이트의 출력신호 값을 반전시키는 인버터와 상기 인버터의 출력신호와 상기 PUDC 신호를 입력으로하여 상기 NMOS의 게이트단자로 논리 연산된 신호를 출력하는 노아게이트를 포함하여 구성됨을 특징으로 한다.The resistor controller is configured to output the logic operation to the gate terminal of the PMOS by inputting the AND gate, the output signal of the AND gate, and the PUDC signal as inputs of the first control signal and the PUDE signal. And an invertor for inverting an output signal value of the AND gate, and a noar gate for outputting a logic operation signal to the gate terminal of the NMOS by inputting the output signal of the inverter and the PUDC signal.

상기 PUDE 신호 및 상기 PUDC 신호는 시스템 초기시 한번만 세팅함을 특징으로 한다.
The PUDE signal and the PUDC signal is characterized in that set only once at the time of system initialisation.

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

그리고 후술될 상세한 설명에서는 본 발명에 있어 대표적인 세가지의 실시예를 보일 것이다. 우선 제 1실시예에서는 패드에서 풀업 저항을 제어할 수 있는 회로를 나타내고, 제 2실시예에서는 패드에서 풀다운 저항을 제어할 수 있는 회로를 나타낼 것이다. 마지막으로 제 3실시예에서는 패드에서 풀업 및 풀다운 저항을 동시에 제어할 수 있는 회로를 설명할 것이다. 본 발명으로 제시될 수 있는 다른 실시예들은 본 발명의 구성으로 대체한다.In the detailed description below, three representative embodiments of the present invention will be shown. First, the first embodiment will show a circuit that can control the pull-up resistor in the pad, and the second embodiment will show a circuit that can control the pull-down resistor in the pad. Finally, the third embodiment will be described a circuit that can simultaneously control the pull-up and pull-down resistor in the pad. Other embodiments that may be presented with the present invention are replaced by the configuration of the present invention.

A. 제1실시예A. First Embodiment

도 5는 본 발명의 바람직한 실시예에 따른 풀업 저항 제어 회로의 구성을 나 타낸 도면으로서, 이는 반도체 칩 내부에 구비된 3상태 패드의 출력단에 PMOS로 구현된 풀업 저항을 연결 시 누설 전류를 방지하는 제어 회로를 나타낸 것이다.5 is a diagram showing the configuration of a pull-up resistor control circuit according to a preferred embodiment of the present invention, which prevents leakage current when a pull-up resistor implemented with a PMOS is connected to an output terminal of a tri-state pad provided inside a semiconductor chip. The control circuit is shown.

상기 도 5를 참조하면, 풀업 저항 제어 회로(500)는 출력제어신호(ENB)(501)의 신호 레벨에 따라 입력 신호 A의 출력을 제어하는 3상태 버퍼(507)와, 상기 3상태 버퍼(507)의 출력단과 외부 장치와의 접속을 위한 패드 단자(515)사이에 PMOS로 구현된 풀업 저항(503)과, 상기 출력제어신호(ENB)(501)의 신호 레벨을 반전시켜 상기 PMOS의 게이트로 인가하는 인버터(509)를 포함하여 구성된다. 여기서, 상기 출력제어신호(ENB)(501)는 상기 3상태 버퍼(507)의 제어단자로 인가됨과 아울러 상기 인버터(509)를 경유하여 게이트 단자로 인가된다.Referring to FIG. 5, the pull-up resistor control circuit 500 may include a three-state buffer 507 for controlling the output of the input signal A according to the signal level of the output control signal ENB 501, and the three-state buffer ( A pull-up resistor 503 implemented with a PMOS and a signal level of the output control signal (ENB) 501 are inverted between the output terminal of the input terminal 507 and the pad terminal 515 for connecting to an external device. It is configured to include an inverter 509 to apply. Here, the output control signal (ENB) 501 is applied to the control terminal of the three-state buffer 507 and to the gate terminal via the inverter 509.

상기 풀업 저항 제어 회로(500)의 동작원리는 다음과 같다.The operation principle of the pull-up resistor control circuit 500 is as follows.

상기 풀업 저항 제어 회로(500)에서 3상태 버퍼(507)의 제어단자로 하이레벨의 출력제어신호(ENB)(507)가 인가되어 3상태 버퍼(507)가 턴오프상태인 경우, 입력신호 A는 차단되고, 상기 인버터(509)는 상기 출력제어신호(ENB)(501)를 입력받아 로우레벨('0') 신호를 출력한다. 따라서 상기 PMOS로 구현된 풀업 저항(503)의 게이트 단자에 상기 로우레벨 신호를 인가하게 됨으로써 풀업 저항(503)이 온 구동된다.When the high-level output control signal (ENB) 507 is applied to the control terminal of the tri-state buffer 507 by the pull-up resistor control circuit 500 and the tri-state buffer 507 is turned off, the input signal A Is blocked, and the inverter 509 receives the output control signal (ENB) 501 and outputs a low level '0' signal. Accordingly, the pull-up resistor 503 is driven on by applying the low level signal to the gate terminal of the pull-up resistor 503 implemented with the PMOS.

반면 상기 3상태 버퍼(507)의 제어단자로 로우레벨의 출력제어신호(ENB)(501)가 인가되어 상기 3상태 버퍼(507)가 턴온상태로 된 경우 상기 입력신호 A는 도통되고, 동시에 상기 인버터(509)는 상기 출력제어신호(ENB)(501)의 신호레벨을 반전시켜 상기 풀업 저항(503)의 게이트 단자로 하이레벨('1') 신호를 인가함 으로써 풀업 저항(503)이 차단된다. 따라서 상기 제 1실시예에 의하면, 3상태 버퍼(507)가 턴온상태로 된 경우 풀업 저항(503)을 차단시킴으로써 도 2에서와 같은 누설전류의 발생을 방지하게 된다.
On the other hand, when the low level output control signal (ENB) 501 is applied to the control terminal of the tri-state buffer 507 and the tri-state buffer 507 is turned on, the input signal A is turned on. The inverter 509 inverts the signal level of the output control signal (ENB) 501 to apply a high level ('1') signal to the gate terminal of the pull-up resistor 503 to block the pull-up resistor 503. do. Therefore, according to the first embodiment, when the tri-state buffer 507 is turned on, the pull-up resistor 503 is cut off to prevent the occurrence of leakage current as shown in FIG. 2.

B. 제 2실시예B. Second Embodiment

도 6은 본 발명의 바람직한 실시예에 따른 풀다운 저항 제어 회로의 구성을 나타낸 도면으로서, 이는 반도체 칩 내부에 구비된 패드의 출력단에 NMOS로 구현된 풀다운 저항을 연결 시 누설전류를 방지하는 제어 회로를 나타낸 것이다.6 is a view showing the configuration of a pull-down resistor control circuit according to a preferred embodiment of the present invention, which is a control circuit for preventing leakage current when connecting the pull-down resistor implemented by NMOS to the output terminal of the pad provided inside the semiconductor chip It is shown.

상기 도 6를 참조하면, 풀다운 저항 제어 회로(600)는 출력제어신호(ENB)(609)의 신호 레벨에 따라 입력 신호 A의 출력을 제어하는 3상태 버퍼(607)와, 상기 3상태 버퍼(607)의 출력단과 외부 장치와의 접속을 위한 패드 단자(613)사이에 NMOS로 구현된 풀다운 저항(611)을 포함하여 구성된다. 여기서 상기 출력제어신호(ENB)(609)는 상기 3상태 버퍼(607)의 제어단자로 인가됨과 아울러 상기 풀다운 저항(611)의 게이트 단자로 인가된다.Referring to FIG. 6, the pull-down resistor control circuit 600 includes a three-state buffer 607 for controlling the output of the input signal A according to the signal level of the output control signal (ENB) 609, and the three-state buffer ( Between the output terminal of the 607 and the pad terminal 613 for the connection to the external device is configured to include a pull-down resistor 611 implemented in NMOS. The output control signal ENB 609 is applied to the control terminal of the tri-state buffer 607 and to the gate terminal of the pull-down resistor 611.

상기 풀다운 저항 제어 회로(600)의 동작은 다음과 같다.The operation of the pull-down resistor control circuit 600 is as follows.

먼저 상기 풀업 저항 제어 회로(600)에서 3상태 버퍼(607)의 제어단자로 하이레벨('1')의 출력제어신호(ENB)(609)가 인가되어 3상태 버퍼(607)가 턴오프상태인 경우, 상기 3상태 버퍼(607)는 입력신호 A를 차단시킨다. 또한 상기 하이레벨의 출력제어신호(ENB)(609)는 풀다운 저항(611)의 게이트 단자에 인가되어 상기 풀다운 저항(611)은 온 구동된다. First, the output control signal (ENB) 609 of a high level ('1') is applied to the control terminal of the tri-state buffer 607 in the pull-up resistor control circuit 600, so that the tri-state buffer 607 is turned off. In this case, the tri-state buffer 607 blocks the input signal A. In addition, the high level output control signal ENB 609 is applied to the gate terminal of the pull-down resistor 611 so that the pull-down resistor 611 is driven on.                     

반면 상기 3상태 버퍼(607)의 제어단자로 로우레벨('1')의 출력제어신호(ENB)(609)가 인가되어 상기 3상태 버퍼(607)가 턴온상태인 경우, 상기 입력신호 A는 도통되고, 동시에 상기 풀다운 저항(611)의 게이트 단자에 로우레벨의 신호가 인가되어 풀다운 저항(611)은 차단된다. 따라서 상기 제 2실시예에 의하면, 3상태 버퍼(607)가 턴온상태로 된 경우 풀업 저항(611)을 차단시킴으로써 도 3에서와 같은 누설전류의 발생을 방지하게 된다.
On the other hand, when the low level ('1') output control signal (ENB) 609 is applied to the control terminal of the tri-state buffer 607 and the tri-state buffer 607 is turned on, the input signal A is At the same time, a low level signal is applied to the gate terminal of the pull-down resistor 611 so that the pull-down resistor 611 is cut off. Therefore, according to the second embodiment, when the tri-state buffer 607 is turned on, the pull-up resistor 611 is cut off to prevent the occurrence of leakage current as shown in FIG.

C.제 3실시예 C. Third Embodiment

도 7은 본 발명의 바람직한 실시예에 따른 풀업/다운 저항 제어 회로의 구성을 나타낸 도면으로서, 이는 반도체 칩 내부에 구비된 패드의 출력단에 CMOS(Complementary Metal-Oxide Semiconductor)로 구현된 풀업/다운 저항을 연결 시 누설전류를 방지하는 제어 회로를 나타낸 것이다.FIG. 7 is a diagram illustrating a configuration of a pull-up / down-resistance control circuit according to a preferred embodiment of the present invention, which is implemented by a complementary metal-oxide semiconductor (CMOS) at an output terminal of a pad provided inside a semiconductor chip. Shows a control circuit that prevents leakage current when connected.

상기 도 7을 참조하면, 본 실시예에 따른 풀업/다운 저항 제어 회로(700)는 출력제어신호(ENB)(707)의 신호레벨에 의해 입출력을 제어하는 3상태 버퍼(709)가 구비된 출력신호 제어부(B4)와, PMOS로 구현된 풀업 저항(723) 및 NMOS로 구현된 풀다운 저항(725)으로 구성된 풀업/다운 저항부(B6)와, 상기 출력제어신호(ENB)(707)신호에 의해 상기 풀업/다운 저항부(B6)의 풀업 및 풀다운 저항들(723, 725)을 제어하는 저항 제어부(B5)를 포함하여 구성된다.Referring to FIG. 7, the pull-up / down resistance control circuit 700 according to the present embodiment has an output including a three-state buffer 709 that controls input and output based on a signal level of an output control signal ENB 707. A pull-up / down-resistor section B6 composed of a signal controller B4, a pull-up resistor 723 implemented with a PMOS and a pull-down resistor 725 implemented with an NMOS, and the output control signal (ENB) 707. And a resistance controller B5 for controlling the pull-up and pull-down resistors 723 and 725 of the pull-up / down resistor unit B6.

여기서 상기 출력 신호 제어부(B4)는 패드의 입력모드 동작을 위해 도 7과 같이 수신 버퍼(729)를 구비할 수 있다. 그리고 상기 풀업/다운 저항 제어부(B5)는 상기 출력제어신호(ENB)(707)와 전술한 풀/업다운 인에이블(PUDE) 신호를 출력하는 PUDE 단자(711)의 신호를 입력으로 갖는 앤드게이트(715)와, 상기 앤드게이트(715)의 출력신호와 전술한 풀/업다운 제어(PUDC) 신호를 입력으로 하고 상기 풀업 저항(723)를 온/오프 제어하기 위한 제어신호를 출력하는 낸드게이트(717)를 구비한다. 또한 상기 풀업/다운 저항 제어부(B5)는 상기 앤드게이트(711)의 출력신호레벨을 반전시키는 인버터(719)와, 상기 인버터(719)의 출력신호와 상기 PUDC 신호를 입력으로 하고 상기 풀다운 저항(725)을 온/오프 제어하기 위한 제어신호를 출력하는 노아게이트(721)를 포함하여 구성된다.In this case, the output signal controller B4 may include a reception buffer 729 as shown in FIG. 7 to operate the input mode of the pad. The pull-up / down-resistance control unit B5 has an input gate having a signal of the output control signal (ENB) 707 and a signal of the PUDE terminal 711 for outputting the above-described pull / up-down enable (PUDE) signal. 715 and a NAND gate 717 for inputting the output signal of the AND gate 715 and the aforementioned pull / up-down control (PUDC) signal and outputting a control signal for controlling the pull-up resistor 723 on / off. ). In addition, the pull-up / down resistor controller B5 receives an inverter 719 for inverting the output signal level of the AND gate 711, an output signal of the inverter 719, and the PUDC signal, and the pull-down resistor ( And a noble gate 721 for outputting a control signal for controlling the on / off of the 725.

다음으로 상기 풀업/다운 저항 제어 회로(700)의 동작원리를 서술한다. 상기 풀업/다운 저항 제어 회로(700)의 출력제어신호(ENB)(707), 상기 PUDE 신호와 PUDC 신호의 조건별 신호 레벨을 하기 <표2>에 나타내었다. 먼저 하기 설명에서는 반도체 칩 내부의 패드가 출력모드일 때 동작하는 경우의 동작을 살펴보기로 한다.Next, the operation principle of the pull-up / down resistance control circuit 700 will be described. The output level control signal (ENB) 707 of the pull-up / down resistance control circuit 700 and the signal level for each condition of the PUDE signal and the PUDC signal are shown in Table 2 below. In the following description, an operation in the case where the pad in the semiconductor chip operates in the output mode will be described.

ENBENB PUDEPUDE PUDCPUDC 패드pad 00 ×× ×× 입력신호Input signal 1One 1One 00 풀다운 저항Pull-down resistor 1One 1One 1One 풀업 저항Pullup resistor 1One 00 ×× High-ZHigh-z

상기 <표2>를 참조하면, 첫 번째로 출력제어신호(ENB)(707)가 로우레벨인 경우, 상기 출력제어신호(ENB)(707)는 상기 3상태 버퍼(709)의 제어단자에 인가되어 입력신호 A를 도통시키고, 동시에 상기 풀업/다운저항 제어부(B5)의 앤드게이트(715)의 입력신호로 인가된다. 이 경우 상기 앤드 게이트(715)의 출력레벨은 상기 PUDE 신호의 신호레벨에 관계없이 항상 '0'이 된다. Referring to Table 2, first, when the output control signal (ENB) 707 is at a low level, the output control signal (ENB) 707 is applied to the control terminal of the three-state buffer 709. To conduct the input signal A, and at the same time, it is applied as an input signal of the AND gate 715 of the pull-up / down-resistance control unit B5. In this case, the output level of the AND gate 715 is always '0' regardless of the signal level of the PUDE signal.                     

그리고 상기 앤드게이트(715)의 출력레벨이 항상 '0'이 되면 낸드게이트(717)의 출력레벨은 '1'이 된다. 따라서 상기 낸드게이트(717)로부터 출력되는 하이레벨 신호는 풀업 저항(723)의 게이트 단자에 인가되어 상기 풀업 저항(723)은 차단된다. 또한 인버터(719)는 상기 앤드게이트(715)의 출력레벨을 반전시키므로 노아게이트(721)의 출력레벨은 항상 '0'이 된다. 결국 상기 노아게이트(721)로부터 출력되는 로우레벨 신호는 풀다운 저항(725)의 게이트 단자에 인가되어 상기 풀다운 저항(725)역시 차단된다. 이 경우 패드의 신호 레벨은 입력 신호 A의 따라 결정된다.When the output level of the AND gate 715 is always '0', the output level of the NAND gate 717 is '1'. Therefore, the high level signal output from the NAND gate 717 is applied to the gate terminal of the pull-up resistor 723 so that the pull-up resistor 723 is cut off. In addition, since the inverter 719 inverts the output level of the AND gate 715, the output level of the NOA gate 721 is always '0'. As a result, the low-level signal output from the noble gate 721 is applied to the gate terminal of the pull-down resistor 725 to block the pull-down resistor 725. In this case, the signal level of the pad is determined according to the input signal A.

두 번째로 상기 출력제어신호(ENB)(707)가 하이레벨인 경우, 상기 출력제어신호(ENB)(707)는 상기 3상태 버퍼(709)의 제어단자에 인가되어 입력신호 A를 차단시키고 동시에 상기 풀업/다운 저항 제어부(B5)의 앤드게이트(715)의 입력신호로 인가된다. 이 경우 상기 앤드게이트(715)의 출력레벨은 상기 PUDE단자(711)로부터 출력되는 PUDE 신호가 '1'이 되면, PUDC(713)단자로부터 출력되는 PUDC 신호의 신호 레벨에 따라 풀업 및 풀다운 저항들(723, 725)을 선택적으로 온/오프 시키게 된다.Secondly, when the output control signal (ENB) 707 is at a high level, the output control signal (ENB) 707 is applied to the control terminal of the tri-state buffer 709 to block the input signal A and simultaneously. The input signal is applied to the AND gate 715 of the pull-up / down resistance controller B5. In this case, when the PUDE signal output from the PUDE terminal 711 becomes '1', the output level of the AND gate 715 is pulled up and pulled down according to the signal level of the PUDC signal output from the PUDC 713 terminal. 723 and 725 are selectively turned on and off.

여기서 우선 상기 PUDC신호레벨이 '0'이면 상기 낸드게이트(717)의 출력레벨은 '1'이 되어 상기 풀업 저항(723)은 오프 구동되고, 반면 상기 노아게이트(721)의 출력레벨은 '0'이 되어 상기 풀다운 저항(725)은 온 구동된다. 다음으로 상기 PUDC 신호레벨이 '1'이면, 상기 낸드게이트(717) 및 상기 노아게이트(721)은 첫 번째 경우와 반대로 동작하여 상기 풀업 저항(723)을 온 구동시키고, 상기 풀다운 저 항(725)를 오프 구동시킨다.Here, if the PUDC signal level is '0', the output level of the NAND gate 717 becomes '1' so that the pull-up resistor 723 is driven off, while the output level of the NOR gate 721 is '0'. ', The pull-down resistor 725 is turned on. Next, when the PUDC signal level is '1', the NAND gate 717 and the noble gate 721 operate in the opposite manner to the first case to drive the pull-up resistor 723 on, and the pull-down resistor 725 ) Off.

다음으로 반도체 칩 내부의 패드가 입력모드일 때 동작하는 경우를 설명하면 상기 출력제어신호(ENB)(707)가 하이레벨이므로 3상태 버퍼(709)는 차단된다. 그리고 상기 PUDE신호가 로우레벨인 경우이다. 이 경우 상기 PUDE 신호가 로우레벨이므로 상기 첫 번째 동작과 같이 모든 풀업/다운 저항(723, 725)은 오프 구동되어 차단된다. 그러므로 입력 모드시 풀업/다운 저항에서 발생하는 누설전류를 차단할 수 있다.Next, a case in which the pad in the semiconductor chip operates in the input mode will be described. Since the output control signal ENB 707 is at a high level, the tri-state buffer 709 is blocked. The PUDE signal is at a low level. In this case, since the PUDE signal is low level, as in the first operation, all pull-up / down resistors 723 and 725 are driven off and cut off. Thus, in input mode, the leakage current from the pullup / down resistors can be cut off.

상술한 바와 같이 도 7의 풀업/다운 저항 제어 회로(700)는 상기 3상태 버퍼(709)가 턴온이 된 경우 즉 출력제어신호(ENB)가 로우레벨로 인가되면, 시스템 동작 모드의 변경 시 매번 패드의 동작 상태를 저장한 후, PUDC 신호와 PUDE 신호를 새로이 세팅해야 하는 등의 별도의 제어 동작을 수행하지 않고도 풀업 및 풀다운 저항을 차단할 수 있다. 그리고 턴오프된 경우에는 시스템 초기 구동 시 풀업 또는 풀다운 저항을 한 번만 세팅하면 누설 전류의 발생을 방지할 수 있게 된다.As described above, the pull-up / down-resistance control circuit 700 of FIG. 7 performs a change every time the system operation mode is changed when the three-state buffer 709 is turned on, that is, when the output control signal ENB is applied at a low level. After the operation state of the pad is stored, the pull-up and pull-down resistors can be blocked without performing separate control operations such as newly setting the PUDC signal and the PUDE signal. When turned off, setting the pull-up or pull-down resistor only once during initial system startup prevents leakage currents.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다, 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments. It should be determined not only by the scope of the following claims, but also by those equivalent to the scope of the claims.

이상 설명한 바와 같이 본 발명에 의한 패드 회로는 입력신호의 출력을 제어하는 출력제어신호의 신호 레벨 변화를 감지하여 패드에서 풀업 및 풀다운 저항을 차단시키거나 연결해 줌으로써 별도의 소프트웨어적인 제어 없이도 누설 전류의 발생을 방지하고, 이를 통해 반도체 칩의 소비전류를 감소시키는 효과를 갖는다. As described above, the pad circuit according to the present invention detects a signal level change of an output control signal for controlling the output of the input signal, and disconnects or connects pull-up and pull-down resistors on the pad to generate leakage current without additional software control. And thereby reduce the current consumption of the semiconductor chip.

Claims (7)

풀업 저항 및 풀다운 저항을 구비한 패드에 구비되는 제어 회로에 있어서,In a control circuit provided in a pad having a pull-up resistor and a pull-down resistor, 제 1제어신호를 이용하여 외부 입력 신호의 출력을 제어하는 3상태 버퍼를 포함하는 출력 신호 제어부와,An output signal controller including a three-state buffer that controls the output of the external input signal by using the first control signal; 제 2제어신호를 이용하여 구동되는 상기 풀업 저항 및 풀다운 저항이 구비된 풀업/다운 저항부와,A pull-up / down resistor unit having the pull-up resistor and the pull-down resistor driven using a second control signal; 상기 제 1 및 제 2제어신호를 논리 연산하여 상기 풀업/다운 저항부를 온/오프 제어하는 저항 제어부를 포함하여 구성됨을 특징으로 하는 상기 회로.And a resistance controller configured to perform logic operations on the first and second control signals to control on / off of the pull-up / down resistor unit. 제 1항에 있어서, 상기 제 2제어신호는,The method of claim 1, wherein the second control signal, 상기 풀업 저항 및 풀다운 저항을 동시에 온/오프 제어하는 풀/업다운 인에이블(PUDE) 신호와, 상기 풀업 저항 및 풀다운 저항을 선택적으로 온/오프 제어하는 풀/업다운 제어(PUDC) 신호를 포함함을 특징으로 하는 상기 회로.And a pull / up-down enable (PUDE) signal for simultaneously controlling the pull-up resistor and the pull-down resistor on / off, and a pull / up-down control (PUDC) signal for selectively controlling the pull-up resistor and the pull-down resistor. Said circuit. 제 1항에 있어서, 상기 풀업 저항은,The method of claim 1, wherein the pull-up resistor, PMOS 트랜지스터로 구성되고, 상기 풀다운 저항은 NMOS 트랜지스터로 구성됨을 특징으로 하는 상기 회로.Wherein said pull-down resistor is comprised of an NMOS transistor. 제 3항에 있어서, 상기 저항 제어부는,The method of claim 3, wherein the resistance control unit, 상기 제 1제어 신호와 상기 PUDE 신호를 입력으로 갖는 상기 앤드게이트와,The AND gate having the first control signal and the PUDE signal as inputs; 상기 앤드게이트의 출력신호와 상기 PUDC 신호를 입력으로하여 상기 PMOS의 게이트단자로 논리 연산된 신호를 출력하는 낸드게이트와,A NAND gate which outputs a logic operation signal to the gate terminal of the PMOS by inputting the output signal of the AND gate and the PUDC signal; 상기 앤드게이트의 출력신호 값을 반전시키는 인버터와,An inverter for inverting an output signal value of the AND gate; 상기 인버터의 출력신호와 상기 PUDC 신호를 입력으로하여 상기 NMOS의 게이트단자로 논리 연산된 신호를 출력하는 노아게이트를 포함하여 구성됨을 특징으로 하는 상기 회로.And a NOR gate configured to output a logic operation signal to a gate terminal of the NMOS by inputting an output signal of the inverter and the PUDC signal. 제 2항에 있어서, 상기 PUDE 신호 및 상기 PUDC 신호는,The method of claim 2, wherein the PUDE signal and the PUDC signal, 시스템 초기시 한번만 세팅함을 특징으로 하는 상기 회로.Said circuit being set only once at the beginning of the system. 풀업 저항을 구비한 패드에 구비되는 제어 회로에 있어서,In the control circuit provided in the pad provided with a pull-up resistor, 소정 출력제어신호(ENB)에 의해 외부 입력신호의 출력을 제어하는 3상태 버퍼와,A three-state buffer that controls the output of the external input signal by a predetermined output control signal ENB, 상기 출력제어신호를 이용하여 온/오프 제어되는 전계 효과 트랜지스터로 구현된 풀업 저항을 포함하여 구성됨을 특징으로 하는 상기 회로.And a pull-up resistor implemented by a field effect transistor controlled on / off using the output control signal. 풀다운 저항을 구비한 패드에 구비되는 제어 회로에 있어서,In the control circuit provided in the pad provided with a pull-down resistor, 소정 출력제어신호(ENB)에 의해 외부 입력신호의 출력을 제어하는 3상태 버퍼와,A three-state buffer that controls the output of the external input signal by a predetermined output control signal ENB, 상기 출력제어신호를 이용하여 온/오프 제어되는 전계 효과 트랜지스터로 구현된 풀다운 저항을 포함하여 구성됨을 특징으로 하는 상기 회로.And a pull-down resistor implemented by a field effect transistor controlled on / off using the output control signal.
KR1020040069161A 2004-08-31 2004-08-31 Control circuit for pull-up and pull-down resistor in a semiconductor chip KR20060020339A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040069161A KR20060020339A (en) 2004-08-31 2004-08-31 Control circuit for pull-up and pull-down resistor in a semiconductor chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040069161A KR20060020339A (en) 2004-08-31 2004-08-31 Control circuit for pull-up and pull-down resistor in a semiconductor chip

Publications (1)

Publication Number Publication Date
KR20060020339A true KR20060020339A (en) 2006-03-06

Family

ID=37127500

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040069161A KR20060020339A (en) 2004-08-31 2004-08-31 Control circuit for pull-up and pull-down resistor in a semiconductor chip

Country Status (1)

Country Link
KR (1) KR20060020339A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115033050A (en) * 2022-05-25 2022-09-09 苏州华太电子技术有限公司 Anti-backflow circuit, GPIO circuit, chip and electronic equipment
KR20230111164A (en) * 2015-12-30 2023-07-25 에스케이하이닉스 주식회사 Data output circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230111164A (en) * 2015-12-30 2023-07-25 에스케이하이닉스 주식회사 Data output circuit
CN115033050A (en) * 2022-05-25 2022-09-09 苏州华太电子技术有限公司 Anti-backflow circuit, GPIO circuit, chip and electronic equipment
CN115033050B (en) * 2022-05-25 2023-09-26 苏州华太电子技术股份有限公司 Anti-backflow circuit, GPIO circuit, chip and electronic equipment

Similar Documents

Publication Publication Date Title
JPH08237102A (en) Input/output buffer circuit device
JP4852598B2 (en) Integrated circuit, electronic device, and integrated circuit control method
US6577153B2 (en) Semiconductor integrated circuit
JP2006311201A (en) Buffer circuit
US6335648B1 (en) Circuit using internal pull-up/pull-down resistor during reset
US6870407B2 (en) Thin gate oxide output drive
JPWO2004107578A1 (en) Semiconductor device
JP3636848B2 (en) CMOS hysteresis circuit
JPH06276085A (en) Programmable pin for using in programmable logical device
KR100759775B1 (en) Input/output buffer circuit
EP1454414B1 (en) High-speed output circuit with low voltage capability
JPH06311012A (en) Transistor logic circuit with power consumption reduced therefrom
US9755647B1 (en) Techniques for handling high voltage circuitry in an integrated circuit
KR20060020339A (en) Control circuit for pull-up and pull-down resistor in a semiconductor chip
US6578185B1 (en) Power-supply-configurable outputs
JP3831270B2 (en) Logic circuit and semiconductor integrated circuit
JP2002533971A (en) Overvoltage protection I / O buffer
US20020180495A1 (en) CMOS output circuit
JP2004180241A (en) Analog switch circuit
JP4680423B2 (en) Output circuit
JP2018142894A (en) Output buffer and semiconductor device
JP2767909B2 (en) Output buffer circuit
KR20080066296A (en) Adaptive leakage-preventing buffer
KR101231125B1 (en) Pmos transistor gate voltage control circuit of cmos transistor
JP2001118993A (en) Power supply voltage detecting circuit

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination