JP3800826B2 - Display drive integrated circuit - Google Patents

Display drive integrated circuit Download PDF

Info

Publication number
JP3800826B2
JP3800826B2 JP26748398A JP26748398A JP3800826B2 JP 3800826 B2 JP3800826 B2 JP 3800826B2 JP 26748398 A JP26748398 A JP 26748398A JP 26748398 A JP26748398 A JP 26748398A JP 3800826 B2 JP3800826 B2 JP 3800826B2
Authority
JP
Japan
Prior art keywords
circuit
signal
circuit block
power supply
analog
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP26748398A
Other languages
Japanese (ja)
Other versions
JP2000105566A (en
Inventor
英樹 指田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP26748398A priority Critical patent/JP3800826B2/en
Publication of JP2000105566A publication Critical patent/JP2000105566A/en
Application granted granted Critical
Publication of JP3800826B2 publication Critical patent/JP3800826B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Control Of Voltage And Current In General (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は液晶表示駆動回路のような表示駆動集積回路装置の電源シーケンス制御手段の改良に関する。
【０００２】
【従来の技術】
液晶表示駆動回路を有する従来の集積回路の構成例を図６に示す。図６に示した例は信号ラインを駆動するアナログ信号ドライバに対応する。この集積回路４５は内部ロジック回路ブロック４１とアナログ回路ブロック４２とから構成される。各々の回路ブロックには通常、異なる電源が供給されており、内部ロジック回路ブロック４１へは電源ＶＤＤが供給され、アナログ回路ブロック４２へは電源ＶＳＨが供給される。スイッチ４３，４４は前記電源ＶＤＤ，ＶＳＨの集積回路４５への接続をオン、オフするスイッチであり、集積回路４５の外部に配置されている。スイッチ４３はＶＤＤに、スイッチ４４はＶＳＨの接続に対応する。また、各々の回路ブロックへは各々駆動信号が供給され、内部ロジック回路ブロック４１へはクロック信号、スタート信号等の駆動タイミング信号を含むロジック部信号線４９が接続され、アナログ回路ブロック４２はアナログの表示画像信号データを含むアナログ部信号線５０が接続されている。駆動信号出力はＬＣＤ等の表示デバイスへ接続される。また、ＧＮＤは各回路ブロックの接地電位である。
この集積回路４５に電源を投入して動作させる際は、内部ロジック回路ブロック４１の電源ＶＤＤを先に投入してロジック部信号線４９から信号を印加し、次にアナログ回路ブロック４２の電源ＶＳＨを投入してアナログ部信号線５０から信号を印加する、即ちスイッチ４３を先にオンにして、次にスイッチ４４をオンにする、というような電源及び信号の投入順序が定められている。これは、ラッチアップ発生による破壊や誤動作を防止するためである。
【０００３】
【発明が解決しようとする課題】
上述した電源の投入順序のコントロールのためには電源シーケンス制御手段が必要であるが、従来の表示駆動回路装置では係る電源シーケンス制御手段を備えておらず、電源のシーケンス制御を外部で行うため外付け回路を用いる必要があった。そのため、表示駆動回路全体の実装占有面積の増大や、外付け部品によるコスト増加が発生していた。
【０００４】
本発明の目的は各回路部分の電源（及び信号入力）の投入順序を制御する電源シーケンス制御手段を内蔵して一体化させた表示駆動集積回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明の表示駆動集積回路は夫々異なる電源を用いるロジック回路ブロック及びアナログ回路ブロックよりなる表示駆動集積回路において、前記各回路ブロックへ前記各電源を接続する場合に、前記ロジック回路ブロックに接続した後に前記アナログ回路ブロックに接続する電源接続手段を内蔵していることを要旨とする。
【０００６】
この発明によれば、電源接続手段は駆動装置内で各電源を前記ロジック回路ブロックに接続した後に前記アナログ回路ブロックに接続する。その結果、外付け回路を用いることなく駆動装置を用いることができる。
【０００７】
また本発明の表示駆動集積回路において、前記ロジック回路ブロックは液晶表示駆動回路のロジック回路部分を含み、前記アナログ回路ブロックは、駆動信号発生用アナログ回路部分を含む。
【０００８】
また本発明の表示駆動集積回路において、前記各回路ブロックへ夫々対応する駆動信号線を、当該回路ブロックへ前記各電源が接続された後に接続する信号接続手段を更に内蔵させてもよい。
【００１０】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態にかかる表示駆動集積回路を説明する。図１は本発明の実施の形態にかかる表示駆動集積回路の第一の実施例を示すブロック図である。図１に示した例は従来例として図６に示した信号ラインを駆動するアナログ信号ドライバと同様の構成を有するものである。この集積回路４５は内部ロジック回路ブロック４１、アナログ回路ブロック４２、電源接続用スイッチ４６から構成される。内部ロジック回路ブロック４１へは電源ＶＤＤが供給され、アナログ回路ブロック４２へは電源接続用スイッチ４６を介して電源ＶＳＨが供給される。また、各々の回路ブロックへは各々駆動信号が供給され、内部ロジック回路ブロック４１へは駆動タイミング信号を含むロジック部信号線４９が接続され、アナログ回路ブロック４２へはアナログの表示画像信号データを含むアナログ部信号線５０が接続されている。従って、図６の従来の構成に対して電源接続用スイッチ４６が集積回路内に内蔵されている点が異なっている。
【００１１】
上記集積回路４５において、内部ロジック回路ブロック４１に電源ＶＤＤが投入されると、その時だけＶＤＤによって電源接続スイッチ４６がオンとなる。それによって、アナログ回路ブロック４２に電源ＶＳＨが投入される。これによって、ＶＤＤが先にオンとなり、次にＶＳＨがオンとなる、というラッチアップ発生による破壊や誤動作が発生しない電源投入シーケンスが生成される。この動作は集積回路４５の電源端子に電源ＶＤＤ，ＶＳＨのどちらが先に接続されても、必ずＶＤＤが先に投入されることになる。
【００１２】
図２は本発明の実施の形態にかかる表示駆動集積回路の第二の実施例を示すブロック図である。図２に示した例は上記図１と同じく信号ラインを駆動するアナログ信号ドライバと同様の構成を有するものである。この集積回路４５は内部ロジック回路ブロック４１、アナログ回路ブロック４２、電源接続用スイッチ４６、ロジック部信号線接続用スイッチ４７、アナログ部信号線接続用スイッチ４８から構成される。内部ロジック回路ブロック４１へは電源ＶＤＤが供給され、アナログ回路ブロック４２へは電源接続用スイッチ４６を介して電源ＶＳＨが供給される。また、各々の回路ブロックへは各々駆動信号が供給され、内部ロジック回路ブロック４１へは駆動タイミング信号を含むロジック部信号線４９がロジック部信号線接続用スイッチ４７を介して接続され、アナログ回路ブロック４２へはアナログの表示画像信号データを含むアナログ部信号線５０がアナログ部信号線接続用スイッチ４８を介して接続されている。従って、図１に示した本発明の第一の実施例に対してロジック部信号線接続用スイッチ４７とアナログ部信号線接続用スイッチ４８が集積回路に内蔵されている点が異なっている。また、図６の従来の構成に対しては、電源接続用スイッチ４６、ロジック部信号線接続用スイッチ４７、アナログ部信号線接続用スイッチ４８が付加されており、これらをまとめて電源シーケンス制御回路５１とする。
【００１３】
上記集積回路４５において、内部ロジック回路ブロック４１に電源ＶＤＤが投入されると、その時だけＶＤＤによってロジック部信号線接続用スイッチ４７がオンとなる。それによって、ロジック部信号線４９が内部ロジック回路ブロック４１に接続される。これと共に電源接続用スイッチ４６にＶＤＤが与えられてオンとなる。これによってアナログ回路ブロック４２に電源ＶＳＨが投入される。これに続いて、アナログ部信号線接続用スイッチ４８にＶＳＨが与えられてオンとなる。これによって、アナログ部信号線５０がアナログ回路ブロック４２に接続される。この動作によってＶＤＤが最初にオンとなり、次にロジック部信号線が接続され、次にＶＳＨがオンとなり、最後にアナログ部信号線が接続される、というラッチアップ発生による破壊や誤動作が発生しない電源・信号線投入シーケンスが生成される。
【００１４】
この動作は集積回路４５の電源端子への電源ＶＤＤ，ＶＳＨの接続や、信号入力端子へのロジック部信号線、アナログ部信号線の接続の順序にかかわらず、必ず上記の電源・信号線投入シーケンスによって電源・信号線の接続が行われる。
【００１５】
このようにして電源接続手段及び信号接続手段は外部電源及び外部駆動信号線の接続順序に関係なく、誤動作が発生しない順序で電源及び信号線を各回路ブロックに接続することができる。
【００１６】
以下に本発明の液晶表示駆動回路を備えた液晶テレビの一実施例を説明する。
図４はこの液晶テレビの全体構成を示す。
【００１７】
この図３において、液晶テレビ１は、アンテナ２、チューナー３、ＩＦ回路４、クロマ回路５、コントローラ６、走査電極駆動回路７、信号電極駆動回路８、ＴＦＴ液晶表示パネル９、駆動電圧発生回路１０及びスイッチ部１１により構成されている。
【００１８】
アンテナ２は、受信電波をチューナー３に供給し、チューナー３は、コントローラ６から入力されるチューニング制御信号ＶＴに従って指定チャンネルを選択し、アンテナ２から供給される受信電波を中間周波信号に変換してＩＦ回路４に出力する。
【００１９】
ＩＦ回路４は、中間周波増幅回路、映像検波回路、映像増幅回路等により構成され、チューナー３から入力される中間周波信号を映像検波回路により映像検波を行ってカラー映像信号を取り出し、このカラー映像信号の中から音声信号を取り出して図示しない音声回路に出力し、映像増幅回路によりカラー映像信号を増幅してクロマ回路５に出力し、また、カラー映像信号の中から水平同期信号Ｈｓｙｎｃと垂直同期信号Ｖｓｙｎｃを取り出してコントローラ６に出力する。
【００２０】
クロマ回路５は、ＩＦ回路４から入力されるカラー映像信号からＲ，Ｇ，Ｂの各色映像信号を分離して信号電極駆動回路８に出力する。
【００２１】
コントローラ６は、走査電極駆動回路７及び信号電極駆動回路８を制御するＣＰＵ（Control Processing Unit）等から構成され、スイッチ部１１で操作されるチューニングキー操作に従ってチューナー３にチューニング制御信号ＶＴを出力し、ＩＦ回路４から入力される水平同期信号Ｈｓｙｎｃと垂直同期信号Ｖｓｙｎｃに基づいて走査電極駆動回路７及び信号電極駆動回路８を制御する各種タイミング制御信号を生成して、走査電極駆動回路７へ垂直制御信号１２を供給し、信号電極駆動回路８に水平制御信号１３を供給する。また、信号電極駆動回路８には映像信号１６が供給される。これらの制御信号により走査電極駆動回路７における１フレーム内の１フィールド毎の走査電極の順次走査タイミングを制御すると共に、信号電極駆動回路８における１フレーム内の１フィールド毎の信号電極の映像信号１６のサンプリングタイミングを制御する。
【００２２】
走査電極駆動回路７は、図４にブロック構成を示すように、タイミング作成回路２１、シフトレジスタ２２、ゲート回路２３、レベルシフタ２４、出力バッファ２５及び電源シーケンス制御回路２６により構成され、シフトレジスタ２２、ゲート回路２３、レベルシフタ２４及び出力バッファ２５は、ＴＦＴ液晶表示パネル９に設けられた２２０本の走査電極を順次走査するように構成されている。
【００２３】
信号電極駆動回路８は、図５にブロック構成を示すように、タイミング作成回路３１、シフトレジスタ３２、レベルシフタ３３、サンプルホールド回路３４、出力バッファ３５及び電源シーケンス制御回路３６により構成され、シフトレジスタ３２、レベルシフタ３３、サンプルホールド回路３４及び出力バッファ３５は、ＴＦＴ液晶表示パネル９に設けられた２８０本の信号電極を順次駆動するように構成されている。
【００２４】
図４に示した走査電極駆動回路７には駆動電圧発生回路１０から回路駆動用の複数の電源１４が供給される。この電源１４は電源シーケンス制御回路２６を介して走査電極駆動回路７の内部の各回路ブロックへ接続される。この電源シーケンス制御回路２６は図２に示した実施例での電源シーケンス制御回路５１で示したような複数のスイッチにより構成されたものである。上記走査電極駆動回路７では電源シーケンス制御回路２６によってロジック回路ブロックであるタイミング作成回路２１、シフトレジスタ２２、ゲート回路２３、レベルシフタ２４及びアナログ回路ブロックである出力バッファ２５の順に、誤動作が発生しない順序で、対応する駆動電圧が投入される。
【００２５】
同様に図５に示した信号電極駆動回路８には駆動電圧発生回路１０から回路駆動用の複数の電源１５が供給される。この電源１５は電源シーケンス制御回路３６を介して信号電極駆動回路８の内部の各回路ブロックへ接続される。上記信号電極駆動回路８ではロジック回路ブロックであるタイミング作成回路３１、シフトレジスタ３２、レベルシフタ３３、サンプルホールド回路３４及びアナログ回路ブロックである出力バッファ３５の順に、誤動作が発生しない順序で、対応する駆動電圧が投入される。
【００２６】
【発明の効果】
以上説明したように本発明によれば、夫々異なる電源を用いるロジック回路ブロック及びアナログ回路ブロックよりなる表示駆動集積回路において、電源及び又は駆動信号線をロジック回路ブロックに接続した後にアナログ回路ブロックに接続する手段を表示駆動集積回路に内蔵させたので、外部の外付けの制御回路が不要となり、部品点数削減によるコスト低減、占有面積の削減、誤使用による故障防止及び信頼性向上等多大の効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】本発明の他の実施形態を示すブロック図である。
【図３】本発明を適用した液晶テレビの全体構成を示すブロック図である。
【図４】上記液晶テレビの走査電極駆動回路の構成を示すブロック図である。
【図５】上記液晶テレビの信号電極駆動回路の構成を示すブロック図である。
【図６】従来の表示駆動集積回路の一例を示すブロック図である。
【符号の説明】
４１ 内部ロジック回路ブロック
４２ アナログ回路ブロック
４３ スイッチ
４４ スイッチ
４５ 表示駆動集積回路
４６ スイッチ
４７ スイッチ
４８ スイッチ
４９ ロジック部信号線
５０ アナログ部信号線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an improvement in power supply sequence control means of a display driving integrated circuit device such as a liquid crystal display driving circuit.
[0002]
[Prior art]
A configuration example of a conventional integrated circuit having a liquid crystal display driving circuit is shown in FIG. The example shown in FIG. 6 corresponds to an analog signal driver that drives a signal line. The integrated circuit 45 includes an internal logic circuit block 41 and an analog circuit block 42. Each circuit block is normally supplied with a different power supply, the power supply VDD is supplied to the internal logic circuit block 41, and the power supply VSH is supplied to the analog circuit block 42. The switches 43 and 44 are switches for turning on and off the connection of the power supplies VDD and VSH to the integrated circuit 45, and are arranged outside the integrated circuit 45. The switch 43 corresponds to the connection of VDD, and the switch 44 corresponds to the connection of VSH. Each circuit block is supplied with a drive signal, and the internal logic circuit block 41 is connected to a logic part signal line 49 including a drive timing signal such as a clock signal and a start signal, and the analog circuit block 42 is an analog circuit block 42. An analog signal line 50 including display image signal data is connected. The drive signal output is connected to a display device such as an LCD. GND is the ground potential of each circuit block.
When the integrated circuit 45 is operated by turning on the power, the power VDD of the internal logic circuit block 41 is first turned on and a signal is applied from the logic part signal line 49, and then the power VSH of the analog circuit block 42 is turned on. The power supply and signal input sequence is determined such that the signal is applied and the signal is applied from the analog signal line 50, that is, the switch 43 is turned on first and then the switch 44 is turned on. This is to prevent destruction or malfunction due to the occurrence of latch-up.
[0003]
[Problems to be solved by the invention]
A power supply sequence control means is necessary for controlling the power-on sequence described above. However, the conventional display drive circuit device does not include the power supply sequence control means, and the power supply sequence control means is externally used to perform the power supply sequence control. It was necessary to use an attached circuit. For this reason, an increase in the mounting area of the entire display drive circuit and an increase in cost due to external components have occurred.
[0004]
An object of the present invention is to provide a display driving integrated circuit in which a power supply sequence control means for controlling the turn-on order of power supplies (and signal inputs) in each circuit portion is incorporated.
[0005]
[Means for Solving the Problems]
In order to achieve the above object, the display drive integrated circuit of the present invention is a display drive integrated circuit comprising a logic circuit block and an analog circuit block using different power supplies, and when the power supplies are connected to the circuit blocks, The gist of the invention is that power supply connection means for connecting to the analog circuit block after being connected to the logic circuit block is incorporated.
[0006]
According to the present invention, the power supply connection means connects each power supply to the logic circuit block in the driving device and then connects to the analog circuit block . As a result, the driving device can be used without using an external circuit.
[0007]
In the display driving integrated circuit of the present invention, the logic circuit block includes a logic circuit portion of the liquid crystal display driving circuit, the analog circuit block, the drive signal generating analog circuit portions including.
[0008]
The display drive integrated circuit of the present invention may further include signal connection means for connecting drive signal lines corresponding to the respective circuit blocks after the respective power supplies are connected to the circuit blocks .
[0010]
DETAILED DESCRIPTION OF THE INVENTION
A display driving integrated circuit according to an embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a first example of a display driving integrated circuit according to an embodiment of the present invention. The example shown in FIG. 1 has the same configuration as the analog signal driver for driving the signal line shown in FIG. 6 as a conventional example. The integrated circuit 45 includes an internal logic circuit block 41, an analog circuit block 42, and a power supply connection switch 46. The power supply VDD is supplied to the internal logic circuit block 41, and the power supply VSH is supplied to the analog circuit block 42 via the power connection switch 46. Each circuit block is supplied with a drive signal, the internal logic circuit block 41 is connected to a logic part signal line 49 including a drive timing signal, and the analog circuit block 42 includes analog display image signal data. An analog signal line 50 is connected. 6 differs from the conventional configuration of FIG. 6 in that the power connection switch 46 is built in the integrated circuit.
[0011]
In the integrated circuit 45, when the power supply VDD is turned on to the internal logic circuit block 41, the power supply connection switch 46 is turned on only by VDD. As a result, the power supply VSH is turned on to the analog circuit block 42. As a result, a power-on sequence is generated in which VDD is turned on first and then VSH is turned on. In this operation, regardless of which of the power supply VDD and VSH is connected to the power supply terminal of the integrated circuit 45, VDD is always turned on first.
[0012]
FIG. 2 is a block diagram showing a second example of the display driving integrated circuit according to the embodiment of the present invention. The example shown in FIG. 2 has the same configuration as that of the analog signal driver that drives the signal line as in FIG. The integrated circuit 45 includes an internal logic circuit block 41, an analog circuit block 42, a power supply connection switch 46, a logic part signal line connection switch 47, and an analog part signal line connection switch 48. The power supply VDD is supplied to the internal logic circuit block 41, and the power supply VSH is supplied to the analog circuit block 42 via the power connection switch 46. In addition, each circuit block is supplied with a drive signal, and a logic part signal line 49 including a drive timing signal is connected to the internal logic circuit block 41 via a logic part signal line connection switch 47, and an analog circuit block. An analog part signal line 50 including analog display image signal data is connected to 42 via an analog part signal line connection switch 48. Therefore, the first embodiment of the present invention shown in FIG. 1 is different in that the logic part signal line connection switch 47 and the analog part signal line connection switch 48 are built in the integrated circuit. Further, a power supply connection switch 46, a logic part signal line connection switch 47, and an analog part signal line connection switch 48 are added to the conventional configuration of FIG. 51.
[0013]
In the integrated circuit 45, when the power supply VDD is turned on to the internal logic circuit block 41, the logic part signal line connection switch 47 is turned on only by VDD. Thereby, the logic part signal line 49 is connected to the internal logic circuit block 41. At the same time, VDD is given to the power connection switch 46 to turn it on. As a result, the power source VSH is turned on to the analog circuit block 42. Subsequently, VSH is applied to the analog part signal line connection switch 48 to turn it on. As a result, the analog part signal line 50 is connected to the analog circuit block 42. By this operation, VDD is turned on first, the logic part signal line is connected next, VSH is turned on next, and the analog part signal line is connected last.・ Signal line insertion sequence is generated.
[0014]
This operation is always performed regardless of the connection sequence of the power supply VDD and VSH to the power supply terminal of the integrated circuit 45 and the connection order of the logic part signal line and the analog part signal line to the signal input terminal. The connection of the power source / signal line is performed.
[0015]
In this way, the power supply connection means and the signal connection means can connect the power supply and the signal line to each circuit block in the order in which no malfunction occurs regardless of the connection order of the external power supply and the external drive signal line.
[0016]
An embodiment of a liquid crystal television having the liquid crystal display driving circuit of the present invention will be described below.
FIG. 4 shows the overall configuration of this liquid crystal television.
[0017]
In FIG. 3, a liquid crystal television 1 includes an antenna 2, a tuner 3, an IF circuit 4, a chroma circuit 5, a controller 6, a scan electrode driving circuit 7, a signal electrode driving circuit 8, a TFT liquid crystal display panel 9, and a driving voltage generating circuit 10. And the switch unit 11.
[0018]
The antenna 2 supplies the received radio wave to the tuner 3, and the tuner 3 selects a designated channel according to the tuning control signal VT input from the controller 6, and converts the received radio wave supplied from the antenna 2 into an intermediate frequency signal. Output to the IF circuit 4.
[0019]
The IF circuit 4 includes an intermediate frequency amplifier circuit, a video detector circuit, a video amplifier circuit, and the like. The intermediate frequency signal input from the tuner 3 is detected by the video detector circuit to extract a color video signal. An audio signal is taken out from the signal and output to an audio circuit (not shown), a color video signal is amplified by a video amplification circuit and output to the chroma circuit 5, and a horizontal synchronization signal Hsync is synchronized with the horizontal synchronization signal Hsync from the color video signal. The signal Vsync is extracted and output to the controller 6.
[0020]
The chroma circuit 5 separates the R, G, and B color video signals from the color video signal input from the IF circuit 4 and outputs them to the signal electrode drive circuit 8.
[0021]
The controller 6 includes a CPU (Control Processing Unit) that controls the scanning electrode driving circuit 7 and the signal electrode driving circuit 8 and outputs a tuning control signal VT to the tuner 3 in accordance with a tuning key operation operated by the switch unit 11. Based on the horizontal synchronizing signal Hsync and the vertical synchronizing signal Vsync input from the IF circuit 4, various timing control signals for controlling the scan electrode driving circuit 7 and the signal electrode driving circuit 8 are generated, and the vertical timing to the scanning electrode driving circuit 7 is generated. A control signal 12 is supplied, and a horizontal control signal 13 is supplied to the signal electrode drive circuit 8. The video signal 16 is supplied to the signal electrode drive circuit 8. By these control signals, the sequential scanning timing of the scanning electrodes for each field in one frame in the scanning electrode driving circuit 7 is controlled, and the video signal 16 of the signal electrode for each field in one frame in the signal electrode driving circuit 8. Control sampling timing.
[0022]
As shown in the block configuration of FIG. 4, the scan electrode driving circuit 7 includes a timing generation circuit 21, a shift register 22, a gate circuit 23, a level shifter 24, an output buffer 25, and a power supply sequence control circuit 26. The gate circuit 23, the level shifter 24, and the output buffer 25 are configured to sequentially scan 220 scan electrodes provided on the TFT liquid crystal display panel 9.
[0023]
As shown in the block configuration of FIG. 5, the signal electrode drive circuit 8 includes a timing generation circuit 31, a shift register 32, a level shifter 33, a sample hold circuit 34, an output buffer 35, and a power supply sequence control circuit 36. The level shifter 33, the sample hold circuit 34, and the output buffer 35 are configured to sequentially drive 280 signal electrodes provided in the TFT liquid crystal display panel 9.
[0024]
A plurality of power sources 14 for circuit drive are supplied from the drive voltage generation circuit 10 to the scan electrode drive circuit 7 shown in FIG. The power supply 14 is connected to each circuit block in the scan electrode driving circuit 7 through a power supply sequence control circuit 26. The power sequence control circuit 26 is composed of a plurality of switches as shown by the power sequence control circuit 51 in the embodiment shown in FIG. In the scan electrode drive circuit 7, the power sequence control circuit 26 causes the timing generation circuit 21, which is a logic circuit block, the shift register 22, the gate circuit 23, the level shifter 24, and the output buffer 25, which is an analog circuit block, in this order so that no malfunction occurs. Then, the corresponding drive voltage is input.
[0025]
Similarly, the signal electrode drive circuit 8 shown in FIG. 5 is supplied with a plurality of circuit drive power supplies 15 from a drive voltage generation circuit 10. The power supply 15 is connected to each circuit block inside the signal electrode drive circuit 8 through a power supply sequence control circuit 36. In the signal electrode driving circuit 8, the timing generation circuit 31 that is a logic circuit block, the shift register 32, the level shifter 33, the sample hold circuit 34, and the output buffer 35 that is an analog circuit block are sequentially driven in the order in which no malfunction occurs. Voltage is applied.
[0026]
【The invention's effect】
As described above, according to the present invention, in a display drive integrated circuit comprising a logic circuit block and an analog circuit block using different power supplies, the power supply and / or drive signal lines are connected to the logic circuit block and then connected to the analog circuit block. Since the display driver integrated circuit incorporates an external control circuit, there is no need for an external external control circuit, and there are great effects such as cost reduction by reducing the number of parts, reduction of occupied area, failure prevention by misuse, and improvement of reliability. can get.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of the present invention.
FIG. 2 is a block diagram showing another embodiment of the present invention.
FIG. 3 is a block diagram showing an overall configuration of a liquid crystal television to which the present invention is applied.
FIG. 4 is a block diagram showing a configuration of a scan electrode driving circuit of the liquid crystal television.
FIG. 5 is a block diagram showing a configuration of a signal electrode driving circuit of the liquid crystal television.
FIG. 6 is a block diagram showing an example of a conventional display drive integrated circuit.
[Explanation of symbols]
41 Internal logic circuit block 42 Analog circuit block 43 Switch 44 Switch 45 Display drive integrated circuit 46 Switch 47 Switch 48 Switch 49 Logic part signal line 50 Analog part signal line

Claims (3)

夫々異なる電源を用いるロジック回路ブロック及びアナログ回路ブロックよりなる表示駆動集積回路において、
前記各回路ブロックへ前記各電源を接続する場合に、前記ロジック回路ブロックに接続した後に前記アナログ回路ブロックに接続する電源接続手段を内蔵していることを特徴とする表示駆動集積回路。In a display drive integrated circuit comprising a logic circuit block and an analog circuit block using different power supplies,
A display drive integrated circuit comprising a power supply connection means for connecting to each analog circuit block after connecting to each logic block when connecting each power supply to each circuit block . 前記ロジック回路ブロックは液晶表示駆動回路のロジック回路部分を含み、前記アナログ回路ブロックは、駆動信号発生用アナログ回路部分を含むことを特徴とする請求項１に記載の表示駆動集積回路。The logic circuit block includes a logic circuit portion of the liquid crystal display driving circuit, the analog circuit block, the display driving integrated circuit of claim 1, wherein the driving signal generating analog circuit portion, characterized in including it. 前記各回路ブロックへ夫々対応する駆動信号線を、当該回路ブロックへ前記各電源が接続された後に接続する信号接続手段を内蔵したことを特徴とする請求項１又は２に記載の表示駆動集積回路。 3. The display driving integrated circuit according to claim 1 , further comprising a signal connecting means for connecting a driving signal line corresponding to each circuit block after the power supply is connected to the circuit block. .
JP26748398A 1998-07-29 1998-09-04 Display drive integrated circuit Expired - Fee Related JP3800826B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26748398A JP3800826B2 (en) 1998-07-29 1998-09-04 Display drive integrated circuit

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP22941798 1998-07-29
JP10-229417 1998-07-29
JP26748398A JP3800826B2 (en) 1998-07-29 1998-09-04 Display drive integrated circuit

Publications (2)

Publication Number Publication Date
JP2000105566A JP2000105566A (en) 2000-04-11
JP3800826B2 true JP3800826B2 (en) 2006-07-26

Family

ID=26528784

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26748398A Expired - Fee Related JP3800826B2 (en) 1998-07-29 1998-09-04 Display drive integrated circuit

Country Status (1)

Country Link
JP (1) JP3800826B2 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4513289B2 (en) * 2003-08-22 2010-07-28 セイコーエプソン株式会社 ELECTRO-OPTICAL DEVICE, ELECTRONIC DEVICE, AND POWER CONTROL METHOD FOR ELECTRO-OPTICAL DEVICE
JP4507777B2 (en) * 2004-09-10 2010-07-21 株式会社リコー Power control device
JP4161226B2 (en) 2006-04-12 2008-10-08 船井電機株式会社 LCD television equipment
KR101272335B1 (en) 2006-10-20 2013-06-07 삼성디스플레이 주식회사 Display device and driving method thereof
JP2009128601A (en) 2007-11-22 2009-06-11 Canon Inc Display device and integrated circuit
KR101938762B1 (en) 2012-01-06 2019-01-16 삼성디스플레이 주식회사 Driver IC of Display apparatus and Method for generating logic power using Driver IC

Also Published As

Publication number Publication date
JP2000105566A (en) 2000-04-11

Similar Documents

Publication Publication Date Title
KR100968985B1 (en) Liquid crystal display device, method for controlling the same, and portable terminal
US5844539A (en) Image display system
US20120032935A1 (en) Driving device of flat panel display and driving method thereof
US20140002438A1 (en) Source driver and liquid crystal display device
KR100318979B1 (en) Controller and control method for liquid-crystal display panel, and liquid-crystal display device
JPS62226192A (en) Driving circuit for liquid crystal display unit
JP3800826B2 (en) Display drive integrated circuit
JP4145988B2 (en) Analog buffer and display device
KR100768834B1 (en) Dual monitor board
JPH1010489A (en) Liquid crystal display device
US6593918B2 (en) Matrix-type panel driving circuit and method and liquid crystal display device
JP2003150132A (en) Display
KR0147597B1 (en) The liquid crystal driving device for a wide tv receiving set
KR100339377B1 (en) Controlling device and method for stabile driving of LCD Panel
KR100555913B1 (en) Display device having dual liquid crystal display
JPH08234698A (en) Liquid crystal display device and liquid crystal display method
KR960012011B1 (en) On-screen switching circuit of pip tv sub-screen
KR100767359B1 (en) Liquid crystal display having a pip function and driving method thereof
JPH07160226A (en) Liquid crystal display device
KR100331816B1 (en) Apparatus for controlling brightness of monitor
KR100989349B1 (en) Liquid crystal display device and driver device having the same
JPH10274763A (en) Driving method of liquid crystal display device
KR20050080608A (en) Apparatus and method for adjusting common electode voltage in liquid crystal display
JP2001209350A (en) Digital image signal processing circuit
TWI298861B (en) Display apparatus and its source driver

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20040507

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040924

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040928

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041126

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060202

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060411

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060424

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090512

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100512

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110512

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110512

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120512

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120512

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130512

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130512

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees