JP3798568B2 - Semiconductor element - Google Patents
Semiconductor element Download PDFInfo
- Publication number
- JP3798568B2 JP3798568B2 JP04039999A JP4039999A JP3798568B2 JP 3798568 B2 JP3798568 B2 JP 3798568B2 JP 04039999 A JP04039999 A JP 04039999A JP 4039999 A JP4039999 A JP 4039999A JP 3798568 B2 JP3798568 B2 JP 3798568B2
- Authority
- JP
- Japan
- Prior art keywords
- bump
- bumps
- semiconductor element
- internal wiring
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、半導体素子に関し、特に半導体素子表面の配線に関するものである。
【0002】
【従来の技術】
半導体素子の素子形成面に電極を設けて、キャリヤテープなどの配線基板の電極との間で直接接続し、この配線基板の電極を、プリント基板やセラミック基板に接続するワイヤレスボンディング技術が通常行われている。
また、半導体素子の一層の集積化を図るため、複数の半導体素子を2層に重ね合わせる、チップオンチップ構造の半導体素子が注目されている。
【0003】
前記いずれの技術の場合も、配線基板の電極、又は半導体素子の素子形成面の電極の上に、「バンプ」という突起電極を設ける必要がある。
【0004】
【発明が解決しようとする課題】
一方、半導体素子の素子形成面には、素子の機能を実現するための多数の配線がなされており、素子設計をするときには、これらの配線が錯綜しないように設計をしなければならない。
しかし、限られた素子形成面に配線を縦横に巡らせるのには限度があり、このため素子の小型化、集積化に制約を受けるという不都合を来していた。
【0005】
そこで、本発明者は、前記バンプを素子の配線に利用するという発想に至った。本発明は、素子上の配線の自由度を増し、小型化、集積化を可能にする半導体素子を実現することを目的とする。
【0006】
【課題を解決するための手段及び発明の効果】
(1)本発明の半導体素子は、半導体素子形成領域に外部接続用バンプを配置しているとともに、素子内配線を行うために、外部接続用バンプの高さよりも低い高さの内部配線用バンプを配置し、当該内部配線用バンプを外部接続用バンプに接続しているものである(請求項1)。
【0007】
この構成によれば、素子内配線の一部を、内部配線用バンプによる配線で行えるので、素子内配線が簡単になる。また、バンプの低抵抗、高熱伝導率という特性を利用すれば、比較的大きな電流が流せるので、内部配線用バンプを接地配線や電源配線に好適に利用することができる。
また、前記内部配線用バンプの高さは、外部接続用バンプの高さよりも低いので、2つの半導体素子を貼り合わせてチップオンチップ構造とするときなどに、内部配線用バンプ同士が接触することはない。
【0008】
前記内部配線用バンプは、外部接続用バンプに接続されているので、外部接続用バンプ間の配線が行える。
(2)本発明の半導体素子は、半導体基板の半導体素子形成領域外に周囲バンプを配置しているとともに、素子内配線を行うために、周囲バンプの高さよりも低い高さの内部配線用バンプを配置し、前記内部配線用バンプを周囲バンプに接続しているものである(請求項2)。
【0009】
この構成であれば、周囲バンプを、接地と同電位に接続すれば、内部配線用バンプを簡単に接地することができる。周囲バンプを、電源と同電位に接続すれば、内部配線用バンプに簡単に電源を供給することができる。
また、前記内部配線用バンプの高さは、周囲バンプの高さよりも低いので、2つの半導体素子を貼り合わせてチップオンチップ構造とするときなどに、内部配線用バンプ同士が接触することを避けることができる。
【0010】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。本発明の実施の形態では、半導体の種類として、Siを使用することを前提として説明するが、他にGaAs、Geなどの半導体を使用してもよい。
本実施形態に係る半導体素子11は、図1に示すように、半導体素子11の上面に、外部接続用バンプ8,9が形成されているとともに、内部配線用バンプ6が形成されている。
【0011】
この内部配線用バンプ6の高さは、外部接続用バンプ8,9の高さよりも低くなっている。このため、図2に示すように半導体素子11を、他の半導体素子12と、いわゆるフェイスツーフェイスの形で2層構造にする場合、又は半導体素子11をTAB(Tape Automated Bonding)のフィルムキャリアのインナーリード側に接続する場合に、内部配線用バンプ6同士のくっつきをなくすための、一定のクリアランスCを確保することができる。
【0012】
図3は、半導体基板1にバンプ配線を形成する工程を説明するための断面図である。
図3(a)に示すように、半導体基板1上には、SiO2膜2を介して所定の部位にAl電極3a,3b,3c,3dが形成されている。ここでは、電極3a、電極3cは外部接続用バンプを形成する電極、電極3bと電極3cは内部配線用バンプにより接続される電極とする。電極3dはバンプと接続しない電極である。電極3cは内部配線用バンプによる接続と外部接続用バンプを形成する電極を兼ねる。電極3a,3b,3c以外の部分はSiN,SiON,SiO2,PSG等のパッシベーション膜4に覆われている。
【0013】
なお、バンプと接続しない電極3dの上は、パッシベーション膜4を除去する必要がないことはもちろんである。したがって、電極3dが半導体基板1上で内部配線用バンプとクロスしても、絶縁は確保される。
この上に、Al電極とバンプとの密着性をよくするためのTiW合金層、及び給電のためのAu,Ptなどの層を積層したシード層(図示せず)をスパッタなどの方法で蒸着する。
【0014】
次に、フォトレジスト5を塗布し、内部配線用バンプのメッキのための孔あけを配線したい部位に行う(図3(b))。
そして電解メッキ法にてバンプ用金属をメッキする(図3(c))。このバンプ用金属として、Au,Pd,Pt,Ag,Ir(イリジウム)等をあげることができる。形成された内部配線用バンプを番号6で示す。なお、電解メッキ法に代えて、化学反応による還元作用を利用した金属のメッキ成膜方法である無電解メッキ法を採用してもよい。この内部配線用バンプ6の高さは、例えば1μmである。
【0015】
次に、フォトレジスト5を除去し表面のシード層を除去して、フォトレジスト7を塗布し、外部接続用バンプのための孔あけを、電極3a、電極3cの部位に行う(図3(d))。
そして、シード層(図示せず)を蒸着し、バンプ用金属をメッキし、フォトレジスト7を除去し表面のシード層を除去して、アニール処理を行うことにより、電極3a、電極3cに外部接続用バンプ8,9がそれぞれ形成された半導体素子を得る(図3(e))。この外部接続用バンプ8,9の高さは、例えば20μmである。
【0016】
図4は、本発明の他の実施形態を示す斜視図である。半導体素子11の上面に、外部接続用バンプ8,9が形成されているとともに、半導体素子11の周囲に接地用バンプ10a又は電源用バンプ10b(総称するときは「周囲バンプ10」という)が形成され、これらの間を結ぶ内部配線用バンプ6が形成されている。
【0017】
この周囲バンプ10は、半導体素子11の、抵抗の低い接地線として利用することにより、他の外部接続用バンプを簡単に接地することができる。また、抵抗の低い電源線として利用することにより、他の外部接続用バンプを簡単に電源につなぐことができる。また、図4に示したように、周囲バンプ10の途中に切れ目Dを作ることにより、一方の周囲バンプ13aを接地に、他方の周囲バンプ13bを電源につなぐことができる。
【0018】
図5は、周囲バンプ10付きの半導体素子11を、いわゆるチップオンチップの形で2層構造にする場合の断面図である。周囲バンプ10が接合することにより、完全なシールド構造ができるので、静電誘導に強い半導体素子とすることができる。また、実装時もしくは実装後、半導体素子にかかる応力を、周囲バンプ10が緩和する作用もある。
【0019】
この図5の場合、内部配線用バンプ6の高さは、外部接続用バンプ9、周囲バンプ10の高さよりも低くなっているので、半導体素子11を、他の半導体素子12と、いわゆるチップオンチップの形で2層構造にする場合などに、内部配線用バンプ6同士のくっつきをなくすための、一定のクリアランスCを確保することができる。
【0020】
図6は、バンプ配線を形成する工程を説明するための断面図である。この実施形態では、半導体基板1の素子形成領域Aの中の外部接続用バンプと、素子形成領域の外(例えばスクライブ線の領域B)に設けた周囲バンプとの間を内部配線用バンプで接続することを想定している。
図6(a)に示すように、半導体基板1の素子形成領域A上には、SiO2膜2を介して所定の部位にAl電極3が形成されている。Al電極3以外の部分はパッシベーション膜4に覆われている。また、スクライブ線領域Bは、オーミック接触又は絶縁を確保するため、所定極性の不純物13を高濃度に注入しておく。不純物の極性は、オーミック接触させる場合は、基板と同極性、絶縁させる場合は基板と異極性とする。
【0021】
この素子形成領域A及びスクライブ線領域Bに、Al電極とバンプとの密着性をよくするためのTiW合金層、給電のためのAu,Ptなどの層を積層したシード層(図示せず)をスパッタなどの方法で蒸着しておく。
次に、フォトレジスト5を塗布し、内部配線用バンプのメッキのための孔あけを素子形成領域A及びスクライブ線領域Bにまたがって行う(図6(b))。
【0022】
そして電解メッキ法又は無電解メッキ法にてバンプ用金属6を薄くメッキする(図6(c))。このバンプ用金属として、Au,Pd,Pt,Ag,Ir(イリジウム)等をあげることができる。
次に、フォトレジスト5を除去し表面のシード層も除去して、フォトレジスト7を塗布し、外部接続用バンプ9,10のための孔あけを、電極3及びスクライブ線の部位に行う(図6(d))。
【0023】
そして、シード層(図示せず)を蒸着し、バンプ用金属を厚くメッキし、フォトレジスト7を除去し表面のシード層を除去して、アニール処理を行うことにより、電極3に外部接続用バンプ9が形成され、スクライブ線の領域に周囲バンプ10が形成された半導体素子を得る(図6(e))。最後に、スクライブ線領域Bの切削部をカッター15で切り出す。
【図面の簡単な説明】
【図1】発明の実施の形態に係る半導体素子の要部斜視図である。
【図2】半導体素子11を、他の半導体素子12と、いわゆるチップオンチップの形で2層構造にした場合の断面図である。
【図3】半導体基板1にバンプ配線を形成する工程を説明するための断面図である。
【図4】発明の他の実施の形態に係る半導体素子の要部斜視図である。
【図5】半導体素子11を、他の半導体素子12と、いわゆるチップオンチップの形で2層構造にした場合の断面図である。
【図6】バンプ配線を形成する工程を説明するための断面図である。
【符号の説明】
1 半導体基板
2 SiO2膜
3a〜3d Al電極
4 パッシベーション膜
5,7 フォトレジスト
6 内部配線用バンプ
8,9 外部接続用バンプ
10 周囲バンプ
11,12 半導体素子
13 不純物層
15 カッター
A 素子形成領域
B スクライブ線領域
C クリアランス
D 周囲バンプ途中の切れ目[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor element, and more particularly to wiring on the surface of a semiconductor element.
[0002]
[Prior art]
Generally, a wireless bonding technique is used in which an electrode is provided on the element formation surface of a semiconductor element and is directly connected to an electrode of a wiring board such as a carrier tape, and the electrode of the wiring board is connected to a printed board or a ceramic board. ing.
Further, in order to further integrate semiconductor elements, a semiconductor element having a chip-on-chip structure in which a plurality of semiconductor elements are stacked in two layers has been attracting attention.
[0003]
In any of the above techniques, it is necessary to provide a bump electrode called “bump” on the electrode of the wiring board or the electrode on the element formation surface of the semiconductor element.
[0004]
[Problems to be solved by the invention]
On the other hand, a large number of wirings for realizing the function of the element are formed on the element forming surface of the semiconductor element, and when designing the element, the wiring must be designed so as not to be complicated.
However, there is a limit in routing the wiring vertically and horizontally on a limited element formation surface, which causes the inconvenience of being restricted by downsizing and integration of elements.
[0005]
Therefore, the present inventor has come up with the idea of using the bumps for element wiring. An object of the present invention is to realize a semiconductor element that increases the degree of freedom of wiring on the element and enables miniaturization and integration.
[0006]
[Means for Solving the Problems and Effects of the Invention]
(1) In the semiconductor element of the present invention, external connection bumps are disposed in the semiconductor element formation region, and internal wiring bumps having a height lower than the height of the external connection bumps are used for wiring in the element. And the internal wiring bumps are connected to the external connection bumps (Claim 1).
[0007]
According to this configuration, part of the intra-element wiring can be performed by wiring using the internal wiring bumps, so that the intra-element wiring is simplified. Moreover, if the characteristics of the bumps such as low resistance and high thermal conductivity are used, a relatively large current can be flowed, so that the internal wiring bumps can be suitably used for ground wiring and power supply wiring.
Also, since the height of the internal wiring bump is lower than the height of the external connection bump, when the two semiconductor elements are bonded to form a chip-on-chip structure, the internal wiring bumps are in contact with each other. There is no.
[0008]
Since the internal wiring bumps are connected to the external connection bumps, wiring between the external connection bumps can be performed.
(2) In the semiconductor element of the present invention, the peripheral bump is disposed outside the semiconductor element formation region of the semiconductor substrate, and the internal wiring bump having a height lower than the height of the peripheral bump is used for wiring in the element. And the internal wiring bumps are connected to the surrounding bumps (claim 2).
[0009]
With this configuration, the internal wiring bump can be easily grounded by connecting the peripheral bump to the same potential as the ground. If the peripheral bumps are connected to the same potential as the power supply, the power can be easily supplied to the internal wiring bumps.
In addition, since the height of the internal wiring bump is lower than the height of the surrounding bump, when the two semiconductor elements are bonded to form a chip-on-chip structure, the internal wiring bumps are prevented from contacting each other. be able to.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The embodiment of the present invention will be described on the assumption that Si is used as the type of semiconductor, but other semiconductors such as GaAs and Ge may be used.
As shown in FIG. 1, the
[0011]
The height of the
[0012]
FIG. 3 is a cross-sectional view for explaining a process of forming bump wiring on the
As shown in FIG. 3 (a),
[0013]
Of course, it is not necessary to remove the
On top of this, a TiW alloy layer for improving the adhesion between the Al electrode and the bump, and a seed layer (not shown) in which a layer of Au, Pt or the like for power feeding is laminated is deposited by a method such as sputtering. .
[0014]
Next, a
Then, bump metal is plated by electrolytic plating (FIG. 3C). Examples of the bump metal include Au, Pd, Pt, Ag, Ir (iridium), and the like. The formed internal wiring bump is denoted by
[0015]
Next, the
Then, a seed layer (not shown) is deposited, a bump metal is plated, the
[0016]
FIG. 4 is a perspective view showing another embodiment of the present invention. External connection bumps 8 and 9 are formed on the upper surface of the
[0017]
By using the
[0018]
FIG. 5 is a cross-sectional view in the case where the
[0019]
In the case of FIG. 5, the height of the
[0020]
FIG. 6 is a cross-sectional view for explaining a process of forming bump wiring. In this embodiment, an internal wiring bump is connected between an external connection bump in the element formation area A of the
As shown in FIG. 6A, an
[0021]
In the element formation region A and the scribe line region B, a seed layer (not shown) in which a TiW alloy layer for improving the adhesion between the Al electrode and the bump and a layer of Au, Pt or the like for feeding is laminated. Evaporation is performed by a method such as sputtering.
Next, a
[0022]
Then, the
Next, the
[0023]
Then, a seed layer (not shown) is vapor-deposited, the bump metal is thickly plated, the
[Brief description of the drawings]
FIG. 1 is a perspective view of a main part of a semiconductor device according to an embodiment of the invention.
FIG. 2 is a cross-sectional view in the case where a
FIG. 3 is a cross-sectional view for explaining a step of forming a bump wiring on the
FIG. 4 is a perspective view of a main part of a semiconductor device according to another embodiment of the invention.
FIG. 5 is a cross-sectional view of a
FIG. 6 is a cross-sectional view for explaining a step of forming a bump wiring.
[Explanation of symbols]
1
Claims (2)
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04039999A JP3798568B2 (en) | 1999-02-18 | 1999-02-18 | Semiconductor element |
US09/504,874 US6707159B1 (en) | 1999-02-18 | 2000-02-16 | Semiconductor chip and production process therefor |
US10/767,439 US7329562B2 (en) | 1999-02-18 | 2004-01-30 | Process of producing semiconductor chip with surface interconnection at bump |
US12/068,596 US20080138976A1 (en) | 1999-02-18 | 2008-02-08 | Semiconductor chip and production process therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04039999A JP3798568B2 (en) | 1999-02-18 | 1999-02-18 | Semiconductor element |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000243771A JP2000243771A (en) | 2000-09-08 |
JP3798568B2 true JP3798568B2 (en) | 2006-07-19 |
Family
ID=12579594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04039999A Expired - Lifetime JP3798568B2 (en) | 1999-02-18 | 1999-02-18 | Semiconductor element |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3798568B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6727533B2 (en) | 2000-11-29 | 2004-04-27 | Fujitsu Limited | Semiconductor apparatus having a large-size bus connection |
JP4904619B2 (en) * | 2000-11-29 | 2012-03-28 | 富士通セミコンダクター株式会社 | Semiconductor device |
US6646347B2 (en) * | 2001-11-30 | 2003-11-11 | Motorola, Inc. | Semiconductor power device and method of formation |
KR20110124993A (en) | 2010-05-12 | 2011-11-18 | 삼성전자주식회사 | Semiconductor chip and semiconductor package including the same and method of manufacturing the same |
-
1999
- 1999-02-18 JP JP04039999A patent/JP3798568B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000243771A (en) | 2000-09-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6707159B1 (en) | Semiconductor chip and production process therefor | |
US6683380B2 (en) | Integrated circuit with bonding layer over active circuitry | |
US20170317000A1 (en) | Electronic component and manufacturing method thereof | |
JP2002164437A (en) | Integrated power circuit with dispersed bonding and current distribution and its method | |
CN110444482A (en) | Semiconductor structure and method for forming semiconductor structure | |
JP2007096315A (en) | Solder bump structure for flip chip semiconductor device and its manufacturing method | |
JP2002319587A (en) | Semiconductor device | |
US6404061B1 (en) | Semiconductor device and semiconductor chip | |
JP4251164B2 (en) | Semiconductor device and semiconductor chip | |
KR20200035197A (en) | Semiconductor device and method for manufacturing the same | |
JP3798568B2 (en) | Semiconductor element | |
JPH09205114A (en) | Semiconductor device | |
JP3365743B2 (en) | Semiconductor device | |
JP6548187B2 (en) | Semiconductor device | |
JP4238694B2 (en) | Manufacturing method of semiconductor wafer and semiconductor chip | |
JP2007048887A (en) | Semiconductor device and its manufacturing method | |
JP4334652B2 (en) | Semiconductor device | |
JP4495189B2 (en) | Semiconductor device | |
JP4018848B2 (en) | Semiconductor device | |
JP4520478B2 (en) | Semiconductor device | |
JP4575928B2 (en) | Semiconductor device | |
US20220238468A1 (en) | Semiconductor device and method for fabricating the same | |
JP4520479B2 (en) | Semiconductor device | |
JP3321427B2 (en) | Semiconductor device | |
JP4215654B2 (en) | Bumped semiconductor device and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040614 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060418 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060420 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 8 |
|
EXPY | Cancellation because of completion of term |