JP3796710B2 - 半導体スイッチ素子を用いた内部放電回路 - Google Patents
半導体スイッチ素子を用いた内部放電回路 Download PDFInfo
- Publication number
- JP3796710B2 JP3796710B2 JP2000143991A JP2000143991A JP3796710B2 JP 3796710 B2 JP3796710 B2 JP 3796710B2 JP 2000143991 A JP2000143991 A JP 2000143991A JP 2000143991 A JP2000143991 A JP 2000143991A JP 3796710 B2 JP3796710 B2 JP 3796710B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor switch
- switch element
- terminal
- discharge circuit
- internal discharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61N—ELECTROTHERAPY; MAGNETOTHERAPY; RADIATION THERAPY; ULTRASOUND THERAPY
- A61N1/00—Electrotherapy; Circuits therefor
- A61N1/18—Applying electric currents by contact electrodes
- A61N1/32—Applying electric currents by contact electrodes alternating or intermittent currents
- A61N1/38—Applying electric currents by contact electrodes alternating or intermittent currents for producing shock effects
- A61N1/39—Heart defibrillators
- A61N1/3925—Monitoring; Protecting
- A61N1/3931—Protecting, e.g. back-up systems
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体スイッチ素子を用いた内部放電回路に関し、特に、除細動を目的とした電気的治療装置に使用される半導体スイッチ素子を用いた内部放電回路に関する。
【０００２】
【従来の技術】
心臓疾患の患者において、心臓に発生する不整脈、特に心室細動は、患者を突然死に至らしめる。この細動を除去するために、患者の心臓に電気パルスによるショックを与え、細動を除去する電気的治療装置（除細動器とも云う）が一般的に用いられている。
このような電気的治療装置は、高電圧の電気パルスを発生させる電気エネルギー蓄積部（コンデンサ等）を備えている。そして、電気的治療装置の使用後に、装置内部（電気エネルギー蓄積部）に残った高電圧の電気エネルギーを強制的に放電して、安全性を確保する方法が考えられてきた。
その１つの方法として、半導体スイッチ素子を用いた内部放電回路を備えるという方法がある。
【０００３】
以下、従来の電気的治療装置における半導体スイッチを用いた内部放電回路による放電方法について、図を用いて説明する。
【０００４】
図７は、従来の電気的治療装置における半導体スイッチを用いた内部放電回路による内部放電方法を説明するための概略図である。
図７において、半導体スイッチ２０１は、マイクロプロセッサ２０２からの制御信号２０６により制御された半導体スイッチ駆動部２０３により、導通または遮断動作が制御される。
そして、高電圧の電気エネルギーを蓄積するための電気エネルギー蓄積部（コンデンサ）２０４と半導体スイッチ２０１の間に、内部放電抵抗２０５が挿入されており、半導体スイッチ２０１を導通状態にすることにより、内部放電抵抗２０５を介して、接地端子２０８へ電流が流れて電気エネルギーが内部放電される。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の電気的治療装置における半導体スイッチを用いた内部放電回路内部による放電方法は、以下のような問題点を生ずる。
上述の半導体スイッチ２０１の制御は、マイクロプロセッサ２０２からの制御信号により制御された半導体スイッチ駆動部２０３によって行われており、このため、予期しない電源の遮断（バッテリはずれ等）や、何らかの装置の異常（制御回路の単一故障等）によって半導体スイッチ２０１の制御が不可能になると、半導体スイッチ２０１は遮断状態となり、電気エネルギー蓄積部２０４に蓄積されたエネルギーは内部放電されない。
よって、従来の電気的治療装置における半導体スイッチを用いた内部放電回路による内部放電方法では、何らかの原因でスイッチの制御が不可能な状態に陥った場合、高電圧の電気エネルギーが放電されないまま残り、電気的治療装置を操作や修理をする際に、操作者や修理者が感電してしまう可能性があるという安全性に対する問題点があった。
【０００６】
本発明は、前記従来の技術の問題点に鑑みてなされたものであって、電気的治療装置において、何らかの原因で半導体スイッチの制御が不可能な状態に陥った場合においても、内部放電できることにより、電気的治療装置の安全性を確保できる半導体スイッチ素子を用いた内部放電回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の半導体スイッチ素子を用いた内部放電回路は、制御回路からの制御信号で半導体スイッチ素子を導通／非導通状態にし、前記半導体スイッチ素子が導通状態のときに、電気エネルギー蓄積部に蓄積された電気エネルギーを、前記電気エネルギー蓄積部の一方の電極と、前記半導体スイッチ素子の第一端子との間に具備した内部放電抵抗により放電する半導体スイッチ素子を用いた内部放電回路において、前記制御回路には、少なくともトランスを具備し、前記トランスの一次側に、半導体スイッチ素子を制御するための制御信号により、前記トランスの一次側電流を制御する一次側領域を具備し、前記トランスの二次側に、半導体スイッチ素子を直接駆動する二次側領域を具備すると共に、前記電気エネルギー蓄積部の一方の電極と、前記半導体スイッチ素子の制御端子との間に、該制御端子から見たインピーダンスが、前記トランスの二次側領域に比べて高い安全安全性確保用抵抗を具備したことで、電気エネルギー蓄積部の内部放電を行う際に、何らかの原因で半導体スイッチの制御が不可能な状態に陥った場合において、蓄積された電気エネルギーが、自動的に半導体スイッチ素子を導通状態にすることにより、電気エネルギー蓄積部に蓄積された電気エネルギーを内部放電抵抗により放電する。
【０００８】
請求項２記載の半導体スイッチ素子を用いた内部放電回路は、請求項１に記載の半導体スイッチ素子を用いた内部放電回路において、前記トランスの一次側領域は、制御信号を入力し、半導体スイッチ素子を制御するための電力を、前記二次側領域に伝達し、前記トランスの一次巻線を流れる電流が遮断されたときに発生する逆起電力を抑制するように構成されたことで、トランスを流れる電流が遮断されたときに発生する逆起電力を抑制する。
【０００９】
請求項３記載の半導体スイッチ素子を用いた内部放電回路における、前記二次側領域は、前記一次側領域から供給された電力を受け、前記半導体スイッチ素子を制御するための電力を前記半導体スイッチに伝達し、前記トランスの一次巻線を流れる電流が遮断されたときに発生する逆起電力によって生ずる電圧を遮断し、前記安全性確保用抵抗に比べてインピーダンスが低くなるように構成されたことで、電気エネルギー蓄積部に電気エネルギーが蓄積された状態においても、制御信号による半導体スイッチ素子の制御が優先して行われる。
【００１０】
請求項４記載の半導体スイッチ素子を用いた内部放電回路における、前記二次側領域は、前記トランスの二次巻き線の一端の端子が、第一の定電圧ツェナーダイオードのアノードに接続され、前記第一の定電圧ツェナーダイオードと互いにカソード同士が向かい合わせで接続された第二の定電圧ツェナーダイオードのアノードが抵抗を介して、前記半導体スイッチ素子の制御端子に接続され、前記トランスの二次巻き線の他端の端子が、前記半導体スイッチ素子の第二端子に接続され、
前記第二の定電圧ツェナーダイオードのアノードと、前記半導体スイッチ素子の第二端子との間に、コンデンサが接続されたことで、一次側領域から供給された電力を受け、制御するための電力を半導体スイッチ素子に伝達する。
【００１１】
請求項５記載の半導体スイッチ素子を用いた内部放電回路は、前記半導体スイッチ素子および前記二次側領域を複数具備したことで、高電圧印加に対する耐圧が、各段のスイッチ素子自体の耐圧を加算した値となる。
【００１２】
請求項６記載の半導体スイッチ素子を用いた内部放電回路は、前記電気エネルギー蓄積部の一方の電極と、複数の前記半導体スイッチ素子のそれぞれの制御端子との間に、前記安全性確保用抵抗をそれぞれ接続したことで、高電圧印加に対する耐圧が、各段のスイッチ素子自体の耐圧を加算した値となる。
【００１３】
請求項７記載の半導体スイッチ素子を用いた内部放電回路は、複数の前記半導体スイッチ素子の第一端子と、第二端子との間に、それぞれの半導体スイッチ素子の特性のばらつきを補正するための補正用抵抗をそれぞれ接続したことで、印加される高電圧を各半導体スイッチ素子に均等に分散させることができる。
【００１４】
請求項８記載の半導体スイッチ素子を用いた内部放電回路は、前記電気エネルギー蓄積部の一方の電極と、第一段目の前記半導体スイッチ素子の制御端子との間に、第一段目用の前記安全性確保用抵抗を接続し、前記半導体スイッチ素子の第二端子と、次段の前記半導体スイッチ素子の制御端子との間に、第二段目以降用の安全性確保用抵抗をそれぞれ接続したことで、高電圧印加に対する耐圧が各段のスイッチ素子自体の耐圧を加算した値となり、かつ印加される高電圧を各半導体スイッチ素子に均等に分散させることができ、各安全性確保用抵抗の耐圧を分散させることができる。
【００１５】
請求項９記載の半導体スイッチ素子を用いた内部放電回路は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を前記半導体スイッチ素子として用い、前記第一端子がコレクタであり、前記第二端子がエミッタであり、前記制御端子がゲートであり、前記電気エネルギー蓄積部の一方の電極が正極であることで、バイポーラトランジスタの低飽和電圧特性、パワーＭＯＳＦＥＴの高速スイッチング特性を併せ持つ素子（ＩＧＢＴ）を使用することができる。
【００１６】
請求項１０記載の半導体スイッチ素子を用いた内部放電回路は、ＫタイプＮ型ＭＯＳＦＥＴを前記半導体スイッチ素子として用い、前記第一端子がドレインであり、前記第二端子がソースであり、前記制御端子がゲートであり、前記電気エネルギー蓄積部の一方の電極が正極であることで、ＫタイプＮ型ＭＯＳＦＥＴを半導体スイッチ素子として使用することができる。
【００１７】
請求項１１記載の半導体スイッチ素子を用いた内部放電回路は、ＪタイプＰ型ＭＯＳＦＥＴを前記半導体スイッチ素子として用い、前記第一端子がドレインであり、前記第二端子がソースであり、前記制御端子がゲートであり、前記電気エネルギー蓄積部の一方の電極が負極であることで、ＪタイプＰ型ＭＯＳＦＥＴを半導体スイッチ素子として使用することができる。
【００１８】
請求項１２記載の電気的治療装置は、請求項１〜１１のいずれかに記載の半導体スイッチ素子を用いた内部放電回路と、電気的刺激の波形を生成して生体（患者）への電気エネルギー出力をおこなう外部放電回路と、電気エネルギー蓄積部と、電気エネルギー蓄積部への充電を行う充電回路と、を有することで、電気エネルギー蓄積部の内部放電を行う際に、何らかの原因で半導体スイッチの制御が不可能な状態に陥った場合においても、内部放電できることにより、電気的治療装置の安全性を確保できる。
【００１９】
【発明の実施の形態】
以下に、本発明に係る半導体スイッチ素子を用いた内部放電回路の実施の形態について、図面を参照しながら詳細に説明する。
図１は、本発明に係る半導体スイッチ素子を用いた内部放電回路を含む、電気的治療装置の放電回路の構成を説明するための回路図である。
図２は、本実施の形態の係る半導体スイッチ素子を用いた内部放電回路の各動作におけるタイミング図である。
【００２０】
図１において、本実施の形態の電気的治療装置の構成は、電気エネルギー蓄積部１４２と、その充電回路１４５と、電気エネルギー蓄積部１４２への充電時および充電完了状態での充電回路への電流の逆流を防止するダイオード１４３、１４４、生体（患者）へ電気パルスを与えるための外部放電回路１４６、内部に残った高電圧の電気エネルギーを強制的に放電して装置の安全性を確保するための半導体スイッチ素子を用いた内部放電回路１４７を有する。
本実施の形態の半導体スイッチ素子を用いた内部放電回路１４７は、トランス１０３と、その一次側領域１０１と、二次側領域１０２と、半導体スイッチ素子１３３から構成され、電気エネルギー蓄積部の一方の電極（正極）と、半導体スイッチ素子の第一端子（コレクタ）との間に接続された内部放電抵抗１４１を具備している。そして、この二次側領域１０２は、蓄積された電気エネルギーにより、自動的に半導体スイッチ素子１３３を導通状態にするための安全性確保用抵抗１４０が、電気エネルギー蓄積部１４２の一方の電極（正極）と、半導体スイッチ素子１３３の制御端子（ゲート）との間に接続されたことを特徴としている。
【００２１】
次に、内部放電回路１４７の詳細な構成を説明する。
一次側領域１０１は、以下に述べるように構成されている。
制御信号入力端子ＰＬは、並列接続された抵抗１０５とコンデンサ１０４とを介して、ＮＰＮバイポーラトランジスタ１０８のベースに接続され、ＮＰＮバイポーラトランジスタ１０８のベースとエミッタは、抵抗１０６を介して接続されかつ接地端子ＧＮＤに接続されている。
また、ＮＰＮバイポーラトランジスタ１０８のコレクタは、抵抗１０７を介して、ＪタイプＰ型ＭＯＳＦＥＴ１１０のゲートに接続され、ＪタイプＰ型ＭＯＳＦＥＴ１１０のゲートとソースは、抵抗１０９を介して接続されかつソースは電源端子ＶＤＤに接続されている。
また、ＪタイプＰ型ＭＯＳＦＥＴ１１０のドレインは、ダイオード１１１のアノードに接続され、ダイオード１１１のカソードは、ＫタイプＮ型ＭＯＳＦＥＴ１１４のドレイン及びトランス１０３の一次巻き線の端子１２７ａに接続されている。
また、ＫタイプＮ型ＭＯＳＦＥＴ１１４のゲートとソースは、抵抗１１３を介して接続されかつソースは接地端子ＧＮＤに接続されている。また、制御信号入力端子Ｎは、このＫタイプＮ型ＭＯＳＦＥＴ１１４のゲートに抵抗１１２を介して接続されている。
また、制御信号入力端子ＮＬは、並列接続された抵抗１１７とコンデンサ１１６とを介して、ＮＰＮバイポーラトランジスタ１２０のベースに接続され、ＮＰＮバイポーラトランジスタ１２０のベースとエミッタは、抵抗１１８を介して接続されかつエミッタは接地端子ＧＮＤに接続されている。
また、ＮＰＮバイポーラトランジスタ１２０のコレクタは、抵抗１１９を介して、ＪタイプＰ型ＭＯＳＦＥＴ１２２のゲートに接続され、このＪタイプＰ型ＭＯＳＦＥＴ１２２のゲートとソースは、抵抗１２１を介して接続されかつソースは電源端子ＶＤＤに接続されている。
また、ＪタイプＰ型ＭＯＳＦＥＴ１２２のドレインは、ダイオード１２３のアノードに接続され、ダイオード１２３のカソードは、ＫタイプＮ型ＭＯＳＦＥＴ１２６のドレイン及びトランス１０３の一次巻き線の端子１２７ｄに接続されている。
また、ＫタイプＮ型ＭＯＳＦＥＴ１２６のゲートとソースは、抵抗１２５を介して接続されかつソースは接地端子ＧＮＤに接続されている。また、制御信号入力端子Ｐは、このＫタイプＮ型ＭＯＳＦＥＴ１２６のゲートに抵抗１２４を介して接続されている。
また、トランス１０３の一次巻き線の端子１２７ｂ、１２７ｃは、センタータップ１３５に接続され、さらにセンタータップ１３５は電源端子ＶＤＤに接続されかつコンデンサ１１５を介して接地端子ＧＮＤに接続されている。
【００２２】
二次側領域１０２は、以下に述べるように構成されている。
二次側領域１０２は、トランス１０３の二次巻き線の一端の端子１２７ｅに、（第一の）定電圧ツェナーダイオード１２８のアノードに接続され、互いにカソード同士が向かい合わせで接続された（第二の）定電圧ツェナーダイオード１２９のアノードが、抵抗１３２を介して、半導体スイッチ素子１３３の制御端子（ゲート）に接続され、二次巻き線の他端の端子１２７ｆが半導体スイッチ素子１３３の第二端子（エミッタ）に接続され、（第二の）定電圧ツェナーダイオード１２９のアノードと、半導体スイッチ素子１３３の第二端子（エミッタ）との間に、コンデンサ１３１が、接続されている。
さらに、電気エネルギー蓄積部１４２の正極と、半導体スイッチ素子１３３のゲートとの間に、安全性確保用抵抗１４０が接続されている。
【００２３】
次に、各領域・回路の機能の説明を以下に記す。
内部放電回路の一次側領域１０１は、制御信号を入力し、半導体スイッチ素子１３３を制御するための電力を内部放電回路の二次側領域１０２に伝達する。さらに、トランス１０３の一次巻線を流れる電流が遮断されたときに発生する逆起電力を抑制する。
【００２４】
内部放電回路の二次側領域１０２は、内部放電回路一次側領域１０１から供給された電力を受け、制御するための電力を半導体スイッチ素子１３３に伝達する。
さらに、トランス１０３の一次巻線を流れる電流が遮断されたときに発生する逆起電力によって生ずる電圧を遮断する。
そして、一次側領域１０１から供給された電力を受けて、半導体スイッチ素子１３３による電流経路の導通または遮断を行う。
充電回路１４５は、ダイオード１４３、１４４を介して、電気エネルギー蓄積部１４２への充電を行う。
外部放電回路１４６は除細動の波形を生成し、生体（患者）への出力を行う。
【００２５】
さらに、各回路部品の機能の説明を以下に記す。
コンデンサ１０４は、バイボーラトランジスタ１０８のターンオン／ターンオフ時のスピードアップを図る。
抵抗１０５は、バイボーラトランジスタ１０８のベース電流制限を行う。
抵抗１０６は、バイボーラトランジスタ１０８のベース電位をエミッタと同電位にする。
抵抗１０７は、バイボーラトランジスタ１０８のコレクタ電流制限を行う。
バイボーラトランジスタ１０８は、ＪタイプＰ型ＭＯＳＦＥＴ１１０のオン／オフ制御を行う。
抵抗１０９は、ＪタイプＰ型ＭＯＳＦＥＴ１１０のゲート電位をソースと同電位にする。
ＪタイプＰ型ＭＯＳＦＥＴ１１０は、ＫタイプＮ型ＭＯＳＦＥＴ１２６ターンオフ時の逆起電力によってトランス１０３の一次側巻き線の端子１２７ａに発生する電圧を抑制する。
ダイオード１１１は、ＫタイプＮ型ＭＯＳＦＥＴ１２６のターンオフ時の逆起電力によってトランス１０３の一次側巻き線の端子１２７ａに発生する電圧を最適なレベルに抑制する。また、ＫタイプＮ型ＭＯＳＦＥＴ１２６の導通時にトランス１０３の端子１２７ａに発生する電源電圧より高い電圧により、ＪタイプＰ型ＭＯＳＦＥＴ１１０に逆向きの電流が流れるのを防ぐ。
抵抗１１２は、ＫタイプＮ型ＭＯＳＦＥＴ１１４のゲート電流制限を行う。
抵抗１１３は、ＫタイプＮ型ＭＯＳＦＥＴ１１４のゲート電位をソースと同電位にする。
ＫタイプＮ型ＭＯＳＦＥＴ１１４は、トランス１０３の一次巻線への電流供給制御を行う。
コンデンサ１１５は、トランス１０３へ供給する電源電圧の平滑化を行う。
コンデンサ１１６は、バイボーラトランジスタ１２０のターンオン／ターンオフ時のスピードアップに寄与する。
抵抗１１７は、バイボーラトランジスタ１２０のべ一ス電流制限をおこなう。
抵抗１１８は、バイボーラトランジスタ１２０のベース電位をコレクタと同電位にする。
抵抗１１９は、バイボーラトランジスタ１２０のコレクタ電流制限を行う。
バイボーラトランジスタ１２０は、ＪタイプＰ型ＭＯＳＦＥＴ１２２のオン／オフ制御を行う。
抵抗１２１は、ＪタイプＰ型ＭＯＳＦＥＴ１２２のゲート電位をソースと同電位にする。
ＪタイプＰ型ＭＯＳＦＥＴ１２２は、ＫタイプＮ型ＭＯＳＦＥＴ１１４ターンオフ時の逆起電力によってトランス１０３の一次巻き線の端子１２７ｄに発生する電圧を抑制する。
ダイオード１２３は、ＫタイプＮ型ＭＯＳＦＥＴ１１４ターンオフ時の逆起電力によってトランス１０３の一次巻き線の端子１２７ｄに発生する電圧を最適なレベルに抑制する。また、ＫタイプＮ型ＭＯＳＦＥＴ１１４導通時にトランス１０３の端子１２７ｄに発生する電源電圧より高い電圧により、ＪタイプＰ型ＭＯＳＦＥＴ１２２に逆向きの電流が流れるのを防ぐ。
抵抗１２４は、ＫタイプＮ型ＭＯＳＦＥＴ１２６のベース電流制限を行う。
抵抗１２５は、ＫタイプＮ型ＭＯＳＦＥＴ１２６のゲート電位をソースと同電位にする。
ＫタイプＮ型ＭＯＳＦＥＴ１２６は、トランス１０３の一次巻線への電流供給制御を行う。
トランス１０３は、内部放電回路の一次側−二次側間の絶縁、二次側−二次側間の絶縁、および一次側から二次側への電力の伝達を行う。
定電圧ツェナーダイオード１２８は、半導体スイッチ素子１３３への正電圧供給経路の接続、およびトランス１０３の逆起電力によってトランス１０３の二次巻き線の端子１２７ｅ、１２７ｆ間に発生する電圧の遮断を行う。
定電圧ツェナーダイオード１２９は、半導体スイッチ素子１３３への負電圧供給経路の接続、およびトランス１０３の逆起電力によってトランス１０３の二次巻き線の端子１２７ｅ、１２７ｆ間に発生する電圧の遮断を行う。
コンデンサ１３１は、半導体スイッチ素子１３３のゲート電圧の保持をおこなう。
さらに、図示しないが、複数の半導体スイッチ素子が直列接続された半導体スイッチ素子を用いた場合には、各半導体スイッチ素子のゲート容量間のばらつきを補正できる。
抵抗１３２は、半導体スイッチ素子１３３のゲート電流を制限する。
半導体スイッチ素子１３３は、スイッチ経路１３４を導通または遮断する。
安全性確保用抵抗１４０は電気エネルギー蓄積部１４２のエネルギーを、電流を制限して半導体スイッチ素子１３３のゲートヘ伝達する。
内部放電抵抗１４１は半導体スイッチ素子１３３が導通し、スイッチ経路１３４が導通状態になることで、電気エネルギー蓄積部１４２のエネルギーを消費する。
電気エネルギー蓄積部１４２は、除細動に使用する電気エネルギーを蓄積する。
ダイオード１４３および１４４は、電気エネルギー蓄積部１４２への充電時、および充電完了状態での、充電回路への電流の逆流を防止する。
【００２６】
次に、本実施の形態に係る内部放電回路の動作を、図１の回路図を参照して説明する。
１．制御信号Ｐ、ＰＬ、Ｎ、ＮＬによって制御する場合
半導体スイッチ素子１３３のゲートから見ると、抵抗１３２側の１２８、１２９、１３１、１３２およびトランス１０３の二次巻線１２７ｅから１２７ｆ、から成る回路（トランス二次側領域）は安全性確保用抵抗１４０に比べてインピーダンスが低い。
このため、電気エネルギー蓄積部に電気エネルギーが蓄積された状態においても、制御信号による半導体スイッチ素子の制御が優先して行われ、制御信号Ｐ、ＰＬ、Ｎ、ＮＬによる半導体スイッチ素子１３３のオン／オフ制御が可能である。
１ａ．半導体スイッチの導通状態を維持する（正電圧の連続供給）動作（図２の（ａ））
本動作における、内部放電回路の一次側領域１０１の動作は、以下の（１ａ−１〜１ａ−８）のとおりである。
１ａ−１：内部放電回路の一次側領域１０１の制御信号Ｎ、ＮＬを回路上の０Ｖレベルに保つ。
１ａ−２：制御信号ＰＬを、０Ｖレベルからバイボーラトランジスタ１０８が導通できるレベル（例えば＋５Ｖ）に設定する。
１ａ−３：バイボーラトランジスタ１０８が導通状態となる。
１ａ−４：ＪタイプＰ型ＭＯＳＦＥＴ１１０が導通状態になる。
１ａ−５：１ａ−１において制御信号ＮＬを０Ｖレベルに設定してから、バイボーラトランジスタ１２０およびＪタイプＰ型ＭＯＳＦＥＴ１２２がオフするのに十分な時間が経過した後（例えば１μｓ後）に、制御信号Ｐを０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１２６が導通できるレベル（例えば＋５Ｖ）に設定する。
１ａ−６：ＫタイプＮ型ＭＯＳＦＥＴ１２６が導通状態になる。
１ａ−７：トランス１０３の一次巻き線に、センタータップ１３５からＫタイプＮ型ＭＯＳＦＥＴ１２６に向かって１２７ｃから１２７ｄへ電流が流れる。
１ａ−８：トランス１０３の各二次巻き線両端に、端子１２７ｅ側を正、端子１２７ｆ側を負、とした起電力Ｖ２p が発生する（数１参照）。
【００２７】
【数１】
Ｖ２ｐ＝Ｖｌ×Ｎ２／Ｎｌ
【００２８】
なお、数１において、Ｖｌは、トランス１０３の端子１２７ｃ、１２７ｄ間にかかる電圧、Ｎｌは、トランス１０３の端子１２７ｃ、１２７ｄ間（および１２７ａ、１２７ｂ間）の巻数、Ｎ２は、トランス１０３の端子１２７ｅ、１２７ｆ間の巻数である。
【００２９】
次に、本動作における、内部放電回路の二次側領域１０２の動作は、以下の（１ａ−９〜１ａ−１８）のとおりである。
【００３０】
１ａ−９：各二次巻き線両端の起電力Ｖ２ｐが増加し、定電圧ツェナーダイオード１２９のツェナー電圧Ｖz29と定電圧ツェナーダイオード１２８の順方向ドロップ電圧Ｖf28を加えた電圧を越える（数２参照）。
【００３１】
【数２】
Ｖ２ｐ＞Ｖz29＋Ｖf28
【００３２】
１ａ−１０：定電圧ツェナーダイオード１２９が導通状態になる。
１ａ−１１：コンデンサ１３１への充電（定電圧ツェナーダイオード１２９側が正）と、抵抗１３２を通した半導体スイッチ素子１３３のゲート容量に対する充電（ゲート側が正）が行われる。
１ａ−１２：半導体スイッチ素子１３３のゲート電圧ＶGEがゲートしきい値電圧ＶGE(TH)を越え（数３の条件）、半導体スイッチ素子１３３が導通状態になる。
【００３３】
【数３】
ＶGE33＞ＶGE(TH)
【００３４】
１ａ−１３：半導体スイッチ素子１３３のゲート電圧ＶGE33が、導通状態を保つのに十分なレベル（例えば＋１５Ｖ）になった後（例えば２．５μｓ後）に、制御信号Ｐを０Ｖレベルに設定する。
１ａ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１２６が導通状態になる。
１ａ−１５：トランス１０３の一次巻き線に、端子１２７ｄ側が正、端子１２７ａ側を負とした逆起電力が発生するが、巻き線の片側の端子１２７ａ側が、導通状態のＪタイプＰ型ＭＯＳＦＥＴ１１０とダイオード１１１によって電源に接続されているため、端子１２７ａ、１２７ｄ間に発生する逆起電力Ｖ１revは、数４に示すように抑制される。
【００３５】
【数４】
Ｖ１rev＝（Ｖds10＋Ｖf11）×２
【００３６】
なお、Ｖds10は、ＪタイプＰ型ＭＯＳＦＥＴ１１０のドロップ電圧、Ｖf11は、ダイオード１１１の順方向のドロップ電圧である。
【００３７】
１ａ−１６：トランス１０３の一次巻き線に発生する逆起電力Ｖ１revによって、二次巻き線にも端子１２７ｆ側を正、端子１２７ｅ側を負とした起電力Ｖ２ｐrevが発生するが、そのレベルは定電圧ツェナーダイオード１２８のツェナー電圧Ｖz28以下であり、二次側回路は定電圧ツェナーダイオード１２８によって遮断された状態になる（数５参照）。
【００３８】
【数５】
Ｖ２ｐrev＝（Ｖ１rev×Ｎ２／Ｎｌ）＜Ｖz28
【００３９】
１ａ−１７：半導体スイッチ素子１３３のゲート電圧ＶGE33が、コンデンサ１３１、抵抗１３２、および半導体スイッチ素子１３３のゲート容量によって決定される時定数で減少する。
この時定数は、トランス１０３のコアに蓄積された磁気エネルギが消費されるのに十分な時間の問、半導体スイッチ素子１３３のゲート電圧ＶGE33が、導通状態を保つのに十分な電圧を維持し続けられるように決定されている。
１ａ−１８：半導体スイッチ素子１３３のゲート電圧ＶGE33がゲートしきい値電圧ＶGE(TH)以下に下がるよりも前、かつ、トランス１０３のコアに蓄積された磁気エネルギが消費された後に、制御信号Ｐを０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１２６が導通できるレベル（例えば＋５Ｖ）に設定する。
以降、１ａ−６〜１ａ−１８を繰り返す。
【００４０】
１ｂ．半導体スイッチの遮断状態を維持する（負電圧の連続供給）動作（図２の（ｂ））
本動作における、内部放電回路の一次側領域１０１の動作は、以下の（１ｂ−１〜１ｂ−８）のとおりである。
１ｂ−１：内部放電回路の一次側領域１０１の制御信号Ｐ、ＰＬを回路上の０Ｖレベルに保つ。
１ｂ−２：制御信号ＮＬを、０Ｖレベルからバイボーラトランジスタ１２０が導通できるレベル（例えば＋５Ｖ）に設定する。
１ｂ−３：バイポーラトランジスタ１２０が導通状態となる。
１ｂ−４：ＪタイプＰ型ＭＯＳＦＥＴ１２２が導通状態になる。
１ｂ−５：１ｂ−１において制御信号ＰＬを０Ｖレベルに設定してから、バイボーラトランジスタ１０８およびＪタイプＰ型ＭＯＳＦＥＴ１１０がオフするのに十分な時間が経過した後（例えば１μｓ後）に、制御信号Ｎを０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１１４が導通できるレベル（例えば＋５Ｖ）に設定する。
１ｂ−６：ＫタイプＮ型ＭＯＳＦＥＴ１１４が導通状態になる。
１ｂ−７：トランス１０３の一次巻き線に、センタータップからＫタイプＮ型ＭＯＳＦＥＴ１１４に向かって（１２７ｂから１２７ａへ）電流が流れる。
１ｂ−８：トランス１０３の各二次巻き線両端に、端子１２７ｆ側を正、端子１２７ｅ側を負、とした起電力Ｖ２nが発生する（以下、数６参照）。
【００４１】
【数６】
Ｖ２n＝Ｖｌ×Ｎ２／Ｎｌ
【００４２】
なお、Ｖｌは、トランス１０３の端子１２７ｂ、１２７ａ間にかかる電圧、Ｎｌは、トランス１０３端子１２７ａ、１２７ｂ間（および１２７ｃ、１２７ｄ間）の巻数、Ｎ２は、トランス１０３端子１２７ｅ、１２７ｆ間の巻数である。
【００４３】
次に、本動作における、内部放電回路の二次側領域１０２の動作は、以下の（１ｂ−９〜１ｂ−１８）のとおりである。
【００４４】
１ｂ−９：各二次巻き線両端の起電力Ｖ2nが増加し、定電圧ツェナーダイオード１２８のツェナー電圧Ｖz28と定電圧ツェナーダイオード１２９の順方向ドロップ電圧Ｖf29を加えた電圧を越える。
【００４５】
【数７】
Ｖ2n＞Ｖz28＋Ｖf29
【００４６】
１ｂ−１０：定電圧ツェナーダイオード１２８が導通状態になる。
１ｂ−１１：コンデンサ１３１への充電（定電圧ツェナーダイオード１２９側が負）と、抵抗１３２を通した半導体スイッチ素子１３３のゲート容量に対する充電（ゲート側が負）が行われる。
１ｂ−１２：半導体スイッチ素子１３３のゲート電圧ＶGEが負になり、強制的な遮断状態となる。
１ｂ−１３：半導体スイッチ素子１３３のゲート電圧ＶGEが遮断状態を保つのに十分なレベル（例えば−１５Ｖ）になった後（例えば２．５μｓ後）に、制御信号Ｎを０Ｖレベルに設定する。
１ｂ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１１４が遮断状態になる。
１ｂ−１５：トランス１０３の一次巻き線に、端子１２７ａ側を正、端子１２７ｄ側を負とした逆起電力が発生するが、巻き線の片端の端子１２７ｄ側が、導通状態のＪタイプＰ型ＭＯＳＦＥＴ１２２とダイオード１２３によって電源に接続されているため、発生する逆起電力Ｖ１revは、以下の数８に示すように抑制される。
【００４７】
【数８】
Ｖ１rev＝（Ｖds22＋Ｖf23）×２
【００４８】
なお、Ｖds22は、ＪタイプＰ型ＭＯＳＦＥＴ１２２のドロップ電圧、Ｖf23は、ダイオード１２３の順方向のドロップ電圧である。
【００４９】
１ｂ−１６：トランス１０３一次巻き線に発生する逆起電力Ｖ１revによって、二次巻き線にも端子１２７ｅ側を正、端子１２７ｆ側を負とした起電力Ｖ２nrevが発生するが、そのレベルは定電圧ツェナーダイオード１２９のツェナー電圧Ｖz29以下であり、二次側領域の回路は定電圧ツェナーダイオード１２９によって遮断された状態になる（数９参照）。
【００５０】
【数９】
Ｖ２nrev＝（Ｖ１rev×Ｎ２／Ｎｌ）＜Ｖz29
【００５１】
１ｂ−１７：半導体スイッチ素子１３３のゲート電圧ＶGE33が、コンデンサ１３１、抵抗１３２、および半導体スイッチ素子１３３のゲート容量によって決定される時定数で増加する。
この時定数は、トランス１０３のコアに蓄積された磁気エネルギーが消費されるのに十分な時間の間、半導体スイッチ素子１３３のゲート電圧ＶGE33が、遮断状態を保つのに十分な電圧を維持し続けられるように決定されている。
１ｂ−１８：半導体スイッチ素子１３３のゲート電圧ＶGE33がしきい値０Ｖ以上に上がるよりも前、かつ、トランス１０３のコアに蓄積された磁気エネルギが消費された後に、制御信号Ｎを０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１１４が導通できるレベル（例えば＋５Ｖ）に設定する。
以降、１ｂ−６〜１ｂ−１８を繰り返す。
【００５２】
２．制御信号Ｐ、ＰＬ、Ｎ、ＮＬによる半導体スイッチの制御が不可能になった場合の動作（図２の（ｃ））
予期しない装置の電源遮断（バッテリはずれ）や、何らかの装置の異常（制御回路の単一故障等）によって制御信号Ｐ、ＰＬ、Ｎ、ＮＬによる半導体スイッチの制御が不可能になった場合、半導体スイッチは、内部放電回路の二次側領域１０２のみによって行われる。
【００５３】
以下に、制御信号Ｐ、ＰＬ、Ｎ、ＮＬによって半導体スイッチが遮断状態にあり、電気エネルギー蓄積部１４２に電気的エネルギが蓄積された状態で、４つの制御信号が回路中の０Ｖレベルに落ちた場合の回路動作を説明する。
【００５４】
２−０： 電気エネルギー蓄積部１４２には電気的エネルギーが蓄積されており、両端の電位差はＶcapとなっている。半導体スイッチ素子１３３のゲートには制御信号Ｐ、ＰＬ、Ｎ、ＮＬによって負の電圧（安全性確保用抵抗１４０側が負）が与えられている。
【００５５】
【数１０】
ＶGE33＜０
【００５６】
２−１： 制御信号Ｐ、ＰＬ、Ｎ、ＮＬが０Ｖレベルに落ちる。
２−２： ＫタイプＮ型ＭＯＳＦＥＴ１１４、バイボーラトランジスタ１０８、ＪタイプＰ型ＭＯＳＦＥＴ１１０、ＫタイプＮ型ＭＯＳＦＥＴ１２６、バイボーラトランジスタ１２０、ＪタイプＰ型ＭＯＳＦＥＴ１２２が遮断状態になる。
２−３： トランス１０３の一次巻き線に電流が流れなくなる。
２−４： トランス１０３の二次巻き線両端に発生していた起電力が徐々に減少し０Ｖとなる。
２−５： これに従って、半導体スイッチ素子１３３のゲート電圧が負から徐々に上昇し０Ｖになる。
【００５７】
【数１１】
ＶGE33＝０
【００５８】
２−６： 電気エネルギー蓄積部１４２から以下に記す順の経路で電流が流れる。
電気エネルギー蓄積部１４２の正極、安全性確保用抵抗１４０、抵抗１３２、定電圧ツェナーダイオード１２９、定電圧ツェナーダイオード１２８、トランス１０３の二次巻き線（端子１２７ｅから端子１２７ｆ）、電気エネルギー蓄積部１４２の負極。
２−７：この電流によって、半導体スイッチ素子１３３のゲート エミッタ間には定電圧ツェナーダイオード１２８のツェナー電圧Ｖz28と定電圧ツェナーダイオード１２９の順方向ドロップＶf29によって決定される正の電圧が与えられる（数１２）。
【００５９】
【数１２】
ＶGE33＝Ｖz28＋Ｖf29
【００６０】
２−８： このときの半導体スイッチ素子１３３のゲート電圧ＶGE33はゲートしきい値電圧ＶGE（TH）より大きい（数１３）。
【００６１】
【数１３】
ＶGE33＝（Ｖz28＋Ｖf29）＞ＶGE（TH）
【００６２】
よって、半導体スイッチ素子１３３が導通状態となる。
２−９： 電気エネルギー蓄積部１４２から以下に記す順の経路で電流が流れる。
電気エネルギー蓄積部１４２の正極、内部放電抵抗１４１、半導体スイッチ素子１３３、電気エネルギー蓄積部１４２の負極。
２−１０：電気エネルギー蓄積部１４２に蓄積されていたエネルギーが内部放電抵抗１４１によって消費され、電気エネルギー蓄積部１４２の両端電圧Ｖcapが減少する。
２−１１：電気エネルギー蓄積部１４２の両端電圧Ｖcapが、以下数１４に示す値まで減少する。
【００６３】
【数１４】
Ｖcap＜Ｖz28＋Ｖf29
【００６４】
２−１２：定電圧ツェナーダイオード１２８が遮断状態になる。
２−１３：半導体スイッチ素子１３３のゲート電圧ＶGE33がゲートしきい値電圧ＶGE（TH）を下回り（数１５）、半導体スイッチ素子１３３が遮断状態になる。
【００６５】
【数１５】
ＶGE33＜ＶGE（TH）
【００６６】
上述の本実施の形態に係る半導体スイッチ素子を用いた内部放電回路は、半導体スイッチ素子１３３を一段構成としたが、複数の半導体スイッチ素子を直列に接続することにより耐圧を高めた、多段構成とすることもできる。このような場合は、半導体スイッチ素子を直接駆動する二次側領域も、半導体スイッチ素子と同数必要である。
以下、半導体スイッチ素子および前記二次側領域を複数具備した多段回路構成例１、２を挙げて具体的に説明する。図１と同一部分には同一符号を付し、その説明を省略する。
【００６７】
（多段回路構成例１）
図３に多段回路構成例１を示す。図３に示すように、電気エネルギー蓄積部１４２の一方の電極（正極）と、複数の半導体スイッチ素子１３３のそれぞれの制御端子（ゲート）との間に、安全性確保用抵抗１４０ａをそれぞれ接続した構成例である。
好ましくは、複数の前記半導体スイッチ素子１３３の第一端子（コレクタ）と、第二端子（エミッタ）との間に、それぞれの半導体スイッチ素子の特性のばらつきを補正するための補正用抵抗１４８をそれぞれ接続する。
本構成例では、複数の半導体スイッチ素子を直列に接続したので、半導体スイッチの高電圧印加に対する耐圧が、各段のスイッチ素子自体の耐圧を加算した値となり、印加される高電圧を各半導体スイッチ素子に均等に分散させることができるため、高耐圧の半導体スイッチが実現でき、よって、高電圧のエネルギーを内部放電可能な内部放電回路が提供できる。
なお、他の部分の構成は図１の回路と同様である。動作も、図１の回路と同様である。
【００６８】
（多段回路構成例２）
図４に多段回路構成例２を示す。図４に示すように、電気エネルギー蓄積部１４２の一方の電極（正極）と、第一段目の半導体スイッチ素子１３３の制御端子（ゲート）との間に、第一段目用の前記安全性確保用抵抗１４０ｂを接続し、半導体スイッチ素子の第二端子（エミッタ）と、次段の半導体スイッチ素子１３３の制御端子（ゲート）との間に、第二段目以降用の安全性確保用抵抗１４０ｂをそれぞれ接続した回路構成例である。
本構成例では、安全性確保用抵抗は各段の半導体スイッチ素子の制御回路を介して各段の半導体スイッチ素子の制御端子（ゲート）に接続された構成となっているため、各安全性確保用抵抗の耐圧は、半導体スイッチ素子が１段の場合や、多段回路構成例１の場合に比べて、段数分だけ耐圧を分散させることができる。
つまり、高電圧印加に対する耐圧が各段のスイッチ素子自体の耐圧を加算した値となり、かつ印加される高電圧を各半導体スイッチ素子に均等に分散させることができるのである。
例えば、３ｋＶの耐圧が必要とした場合、段数を３段にすると、各安全性確保用抵抗の耐圧は１ｋＶで良い。
なお、他の部分の構成は図１の回路と同様である。動作も、図１の回路と同様である。
【００６９】
上述の説明は、半導体スイッチ素子に絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を用いた例を説明したが、半導体スイッチ素子は、ＭＯＳＦＥＴを使用しても良く、その回路構成例を以下に説明する。図１と同一部分には同一符号を付し、その説明を省略する。
【００７０】
（ＫタイプＮ型ＭＯＳＦＥＴの場合の回路構成例）
ＭＯＳＦＥＴがＫタイプＮ型ＭＯＳＦＥＴの場合の構成例を図５に示す。
図５に示すように、ＫタイプＮ型ＭＯＳＦＥＴ１３３ａを半導体スイッチ素子として用い、第一端子がドレイン、第二端子がソース、制御端子がゲートであり、電気エネルギー蓄積部の一方の電極が正極である。
なお、他の部分の構成は図１の回路と同様である。動作も、図１の回路と同様である。
【００７１】
（ＪタイプＰ型ＭＯＳＦＥＴの場合の回路構成例）
ＭＯＳＦＥＴがＪタイプＰ型ＭＯＳＦＥＴの場合の構成例を図６に示す。
図６に示すように、ＪタイプＰ型ＭＯＳＦＥＴ１３３ｂを半導体スイッチ素子として用い、第一端子がドレイン、第二端子がソース、制御端子がゲートであり、電気エネルギー蓄積部の一方の電極が負極である。
なお、他の部分の構成は図１の回路と同様である。動作も、図１の回路と同様である。
【００７２】
【発明の効果】
以上詳述したとおり、請求項１記載の半導体スイッチ素子を用いた内部放電回路は、
上記課題を解決するために、請求項１記載の半導体スイッチ素子を用いた内部放電回路は、制御回路からの制御信号で半導体スイッチ素子を導通／非導通状態にし、前記半導体スイッチ素子が導通状態のときに、電気エネルギー蓄積部に蓄積された電気エネルギーを、前記電気エネルギー蓄積部の一方の電極と、前記半導体スイッチ素子の第一端子との間に具備した内部放電抵抗により放電する半導体スイッチ素子を用いた内部放電回路において、前記制御回路には、少なくともトランスを具備し、前記トランスの一次側に、半導体スイッチ素子を制御するための制御信号により、前記トランスの一次側電流を制御する一次側領域を具備し、前記トランスの二次側に、半導体スイッチ素子を直接駆動する二次側領域を具備すると共に、前記電気エネルギー蓄積部の一方の電極と、前記半導体スイッチ素子の制御端子との間に、該制御端子から見たインピーダンスが、前記トランスの二次側領域に比べて高い安全安全性確保用抵抗を具備したことにより、電気エネルギー蓄積部の内部放電を行う際に、何らかの原因で半導体スイッチの制御が不可能な状態に陥った場合において、蓄積された電気エネルギーが自動的に半導体スイッチ素子を導通状態にする。これにより、予期しない電源の遮断（バッテリはずれ等）や、何らかの装置の異常（制御回路の単一故障等）によって半導体スイッチが制御不能状態になっても、蓄積された電気エネルギーが自動的に半導体スイッチ素子を導通状態にするので、確実に電気エネルギー蓄積部に蓄積された電気エネルギーを、内部放電抵抗により放電することができる。
【００７３】
請求項２記載の半導体スイッチ素子を用いた内部放電回路によれば、請求項１に記載の半導体スイッチ素子を用いた内部放電回路において、前記トランスの一次側領域は、制御信号を入力し、半導体スイッチ素子を制御するための電力を、前記二次側領域に伝達し、前記トランスの一次巻線を流れる電流が遮断されたときに発生する逆起電力を抑制するように構成されたことで、トランスを流れる電流が遮断されたときに発生する逆起電力を抑制することができる。
【００７４】
請求項３記載の半導体スイッチ素子を用いた内部放電回路によれば、前記二次側領域が、前記一次側領域から供給された電力を受け、前記半導体スイッチ素子を制御するための電力を前記半導体スイッチに伝達し、前記トランスの一次巻線を流れる電流が遮断されたときに発生する逆起電力によって生ずる電圧を遮断し、前記安全性確保用抵抗に比べてインピーダンスが低くなるように構成されたことで、電気エネルギー蓄積部に電気エネルギーが蓄積された状態においても、制御信号による半導体スイッチ素子の制御が優先して行うことができる。
【００７５】
請求項４記載の半導体スイッチ素子を用いた内部放電回路によれば、上述の二次側領域の構成により、一次側領域から供給された電力を受け、制御するための電力を半導体スイッチ素子に伝達し、トランスの一次巻線が遮断されたときに発生する逆起電力によって生ずる電圧を遮断することができる。
【００７６】
請求項５記載の半導体スイッチ素子を用いた内部放電回路によれば、前記半導体スイッチ素子および前記二次側領域を複数具備したことで、高電圧印加に対する耐圧が、各段のスイッチ素子自体の耐圧を加算した値となる。これにより、より高電圧のエネルギーを内部放電可能な内部放電回路が提供できる。
【００７７】
請求項６記載の半導体スイッチ素子を用いた内部放電回路によれば、前記電気エネルギー蓄積部の一方の電極と、複数の前記半導体スイッチ素子のそれぞれの制御端子との間に、前記安全性確保用抵抗をそれぞれ接続したことで、高電圧印加に対する耐圧が、各段のスイッチ素子自体の耐圧を加算した値となる。これにより、より高電圧のエネルギーを内部放電可能な内部放電回路が提供できる。
【００７８】
請求項７記載の半導体スイッチ素子を用いた内部放電回路によれば、複数の前記半導体スイッチ素子の第一端子と、第二端子との間に、それぞれの半導体スイッチ素子の特性のばらつきを補正するための補正用抵抗をそれぞれ接続したことで、印加される高電圧を各半導体スイッチ素子に均等に分散させることができ、各半導体スイッチ素子の特性のばらつきを補正することができる。
【００７９】
請求項８記載の半導体スイッチ素子を用いた内部放電回路によれば、前記電気エネルギー蓄積部の一方の電極と、第一段目の前記半導体スイッチ素子の制御端子との間に、第一段目用の前記安全性確保用抵抗を接続し、前記半導体スイッチ素子の第二端子と、次段の前記半導体スイッチ素子の制御端子との間に、第二段目以降用の安全性確保用抵抗をそれぞれ接続したことで、高電圧印加に対する耐圧が各段のスイッチ素子自体の耐圧を加算した値となり、かつ印加される高電圧を各半導体スイッチ素子に均等に分散させることができ、各安全性確保用抵抗の耐圧を分散させることができる。
【００８０】
請求項９記載の半導体スイッチ素子を用いた内部放電回路によれば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を前記半導体スイッチ素子として用いたことで、バイポーラトランジスタの低飽和電圧特性、パワーＭＯＳＦＥＴの高速スイッチング特性を併せ持つ素子（ＩＧＢＴ）を使用する。これにより、低損失かつ高速スイッチング動作が可能な、半導体スイッチ素子を用いた内部放電回路が提供できる。
【００８１】
請求項１０記載の半導体スイッチ素子を用いた内部放電回路によれば、ＫタイプＮ型ＭＯＳＦＥＴを前記半導体スイッチ素子として用い、前記第一端子がドレインであり、前記第二端子がソースであり、前記制御端子がゲートであり、前記電気エネルギー蓄積部の一方の電極が正極であることで、ＫタイプＮ型ＭＯＳＦＥＴを半導体スイッチ素子として使用することができる。
【００８２】
請求項１１記載の半導体スイッチ素子を用いた内部放電回路によれば、ＪタイプＰ型ＭＯＳＦＥＴを前記半導体スイッチ素子として用い、前記第一端子がドレインであり、前記第二端子がソースであり、前記制御端子がゲートであり、前記電気エネルギー蓄積部の一方の電極が負極であることで、ＪタイプＰ型ＭＯＳＦＥＴを半導体スイッチ素子として使用することができる。
【００８３】
請求項１２記載の電気的治療装置は、請求項１〜１１のいずれかに記載の半導体スイッチ素子を用いた内部放電回路と、電気的刺激の波形を生成して生体（患者）への電気エネルギー出力をおこなう外部放電回路と、電気エネルギー蓄積部と、電気エネルギー蓄積部への充電を行う充電回路と、を有する。
これにより、予期しない電源の遮断（バッテリはずれ等）や、何らかの装置の異常（制御回路の単一故障等）によって半導体スイッチがオフ状態のままになっても、確実に電気エネルギー蓄積部に蓄積された電気エネルギーを、内部放電抵抗により放電でき、電気的治療装置を操作や修理をする際に、操作者や修理者が感電してしまうことのない安全性に優れた電気的治療装置を提供できる。
【図面の簡単な説明】
【図１】本発明に係る半導体スイッチ素子を用いた内部放電回路および電気的治療装置の実施の形態を説明するための回路図である。
【図２】本実施の形態に係る半導体スイッチ素子を用いた内部放電回路の各動作におけるタイミング図である。
【図３】本実施の形態に係る多段回路構成例１を説明するための回路図である。
【図４】本実施の形態に係る多段回路構成例２を説明するための回路図である。
【図５】本実施の形態に係るＫタイプＮ型ＭＯＳＦＥＴの場合の回路構成例を説明するための回路図である。
【図６】本実施の形態に係るＪタイプＰ型ＭＯＳＦＥＴの場合の回路構成例を説明するための回路図である。
【図７】従来の電気的治療装置における半導体スイッチを用いた内部放電方法を説明する概略図である。
【符号の説明】
１０１ （トランスの）一次側領域
１０２ （トランスの）二次側領域
１０３ トランス
１０４、１１５、１１６、１３１ コンデンサ
１０５、１０６、１０７、１０９ 抵抗
１０８、１２０ バイポーラトランジスタ
１１０、１２２ ＪタイプＰ型ＭＯＳＦＥＴ
１１４、１２６ ＫタイプＮ型ＭＯＳＦＥＴ
１１１、１２３、１４３、１４４ ダイオード
１１２、１１３、１１７、１１８ 抵抗
１１９、１２１、１２４、１２５ 抵抗
１２７ａ、１２７ｂ、１２７ｃ、１２７ｄ 一次巻き線の端子
１２７ｅ、１２７ｆ 二次巻き線の端子端子
１２８、１２９ 定電圧ツェナーダイオード
１３２ 抵抗
１３３、１３３ａ、１３３ｂ 半導体スイッチ素子
１３４ スイッチ経路
１３５ センタータップ
１４０ 安全性確保用抵抗
１４１ 内部放電抵抗
１４２ 電気エネルギー蓄積部
１４５ 充電回路
１４６ 外部放電回路
１４７ 内部放電回路
１４８ 補正用抵抗
２０１ 半導体スイッチ
２０２ マイクロプロセッサ
２０３ 半導体スイッチ駆動部
２０４ 内部放電抵抗
ＧＮＤ 接地端子
ＮＬ、Ｎ、ＰＬ、Ｐ 制御信号（その入力端子）
ＶＤＤ 電源端子
【発明の属する技術分野】
本発明は、半導体スイッチ素子を用いた内部放電回路に関し、特に、除細動を目的とした電気的治療装置に使用される半導体スイッチ素子を用いた内部放電回路に関する。
【０００２】
【従来の技術】
心臓疾患の患者において、心臓に発生する不整脈、特に心室細動は、患者を突然死に至らしめる。この細動を除去するために、患者の心臓に電気パルスによるショックを与え、細動を除去する電気的治療装置（除細動器とも云う）が一般的に用いられている。
このような電気的治療装置は、高電圧の電気パルスを発生させる電気エネルギー蓄積部（コンデンサ等）を備えている。そして、電気的治療装置の使用後に、装置内部（電気エネルギー蓄積部）に残った高電圧の電気エネルギーを強制的に放電して、安全性を確保する方法が考えられてきた。
その１つの方法として、半導体スイッチ素子を用いた内部放電回路を備えるという方法がある。
【０００３】
以下、従来の電気的治療装置における半導体スイッチを用いた内部放電回路による放電方法について、図を用いて説明する。
【０００４】
図７は、従来の電気的治療装置における半導体スイッチを用いた内部放電回路による内部放電方法を説明するための概略図である。
図７において、半導体スイッチ２０１は、マイクロプロセッサ２０２からの制御信号２０６により制御された半導体スイッチ駆動部２０３により、導通または遮断動作が制御される。
そして、高電圧の電気エネルギーを蓄積するための電気エネルギー蓄積部（コンデンサ）２０４と半導体スイッチ２０１の間に、内部放電抵抗２０５が挿入されており、半導体スイッチ２０１を導通状態にすることにより、内部放電抵抗２０５を介して、接地端子２０８へ電流が流れて電気エネルギーが内部放電される。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の電気的治療装置における半導体スイッチを用いた内部放電回路内部による放電方法は、以下のような問題点を生ずる。
上述の半導体スイッチ２０１の制御は、マイクロプロセッサ２０２からの制御信号により制御された半導体スイッチ駆動部２０３によって行われており、このため、予期しない電源の遮断（バッテリはずれ等）や、何らかの装置の異常（制御回路の単一故障等）によって半導体スイッチ２０１の制御が不可能になると、半導体スイッチ２０１は遮断状態となり、電気エネルギー蓄積部２０４に蓄積されたエネルギーは内部放電されない。
よって、従来の電気的治療装置における半導体スイッチを用いた内部放電回路による内部放電方法では、何らかの原因でスイッチの制御が不可能な状態に陥った場合、高電圧の電気エネルギーが放電されないまま残り、電気的治療装置を操作や修理をする際に、操作者や修理者が感電してしまう可能性があるという安全性に対する問題点があった。
【０００６】
本発明は、前記従来の技術の問題点に鑑みてなされたものであって、電気的治療装置において、何らかの原因で半導体スイッチの制御が不可能な状態に陥った場合においても、内部放電できることにより、電気的治療装置の安全性を確保できる半導体スイッチ素子を用いた内部放電回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の半導体スイッチ素子を用いた内部放電回路は、制御回路からの制御信号で半導体スイッチ素子を導通／非導通状態にし、前記半導体スイッチ素子が導通状態のときに、電気エネルギー蓄積部に蓄積された電気エネルギーを、前記電気エネルギー蓄積部の一方の電極と、前記半導体スイッチ素子の第一端子との間に具備した内部放電抵抗により放電する半導体スイッチ素子を用いた内部放電回路において、前記制御回路には、少なくともトランスを具備し、前記トランスの一次側に、半導体スイッチ素子を制御するための制御信号により、前記トランスの一次側電流を制御する一次側領域を具備し、前記トランスの二次側に、半導体スイッチ素子を直接駆動する二次側領域を具備すると共に、前記電気エネルギー蓄積部の一方の電極と、前記半導体スイッチ素子の制御端子との間に、該制御端子から見たインピーダンスが、前記トランスの二次側領域に比べて高い安全安全性確保用抵抗を具備したことで、電気エネルギー蓄積部の内部放電を行う際に、何らかの原因で半導体スイッチの制御が不可能な状態に陥った場合において、蓄積された電気エネルギーが、自動的に半導体スイッチ素子を導通状態にすることにより、電気エネルギー蓄積部に蓄積された電気エネルギーを内部放電抵抗により放電する。
【０００８】
請求項２記載の半導体スイッチ素子を用いた内部放電回路は、請求項１に記載の半導体スイッチ素子を用いた内部放電回路において、前記トランスの一次側領域は、制御信号を入力し、半導体スイッチ素子を制御するための電力を、前記二次側領域に伝達し、前記トランスの一次巻線を流れる電流が遮断されたときに発生する逆起電力を抑制するように構成されたことで、トランスを流れる電流が遮断されたときに発生する逆起電力を抑制する。
【０００９】
請求項３記載の半導体スイッチ素子を用いた内部放電回路における、前記二次側領域は、前記一次側領域から供給された電力を受け、前記半導体スイッチ素子を制御するための電力を前記半導体スイッチに伝達し、前記トランスの一次巻線を流れる電流が遮断されたときに発生する逆起電力によって生ずる電圧を遮断し、前記安全性確保用抵抗に比べてインピーダンスが低くなるように構成されたことで、電気エネルギー蓄積部に電気エネルギーが蓄積された状態においても、制御信号による半導体スイッチ素子の制御が優先して行われる。
【００１０】
請求項４記載の半導体スイッチ素子を用いた内部放電回路における、前記二次側領域は、前記トランスの二次巻き線の一端の端子が、第一の定電圧ツェナーダイオードのアノードに接続され、前記第一の定電圧ツェナーダイオードと互いにカソード同士が向かい合わせで接続された第二の定電圧ツェナーダイオードのアノードが抵抗を介して、前記半導体スイッチ素子の制御端子に接続され、前記トランスの二次巻き線の他端の端子が、前記半導体スイッチ素子の第二端子に接続され、
前記第二の定電圧ツェナーダイオードのアノードと、前記半導体スイッチ素子の第二端子との間に、コンデンサが接続されたことで、一次側領域から供給された電力を受け、制御するための電力を半導体スイッチ素子に伝達する。
【００１１】
請求項５記載の半導体スイッチ素子を用いた内部放電回路は、前記半導体スイッチ素子および前記二次側領域を複数具備したことで、高電圧印加に対する耐圧が、各段のスイッチ素子自体の耐圧を加算した値となる。
【００１２】
請求項６記載の半導体スイッチ素子を用いた内部放電回路は、前記電気エネルギー蓄積部の一方の電極と、複数の前記半導体スイッチ素子のそれぞれの制御端子との間に、前記安全性確保用抵抗をそれぞれ接続したことで、高電圧印加に対する耐圧が、各段のスイッチ素子自体の耐圧を加算した値となる。
【００１３】
請求項７記載の半導体スイッチ素子を用いた内部放電回路は、複数の前記半導体スイッチ素子の第一端子と、第二端子との間に、それぞれの半導体スイッチ素子の特性のばらつきを補正するための補正用抵抗をそれぞれ接続したことで、印加される高電圧を各半導体スイッチ素子に均等に分散させることができる。
【００１４】
請求項８記載の半導体スイッチ素子を用いた内部放電回路は、前記電気エネルギー蓄積部の一方の電極と、第一段目の前記半導体スイッチ素子の制御端子との間に、第一段目用の前記安全性確保用抵抗を接続し、前記半導体スイッチ素子の第二端子と、次段の前記半導体スイッチ素子の制御端子との間に、第二段目以降用の安全性確保用抵抗をそれぞれ接続したことで、高電圧印加に対する耐圧が各段のスイッチ素子自体の耐圧を加算した値となり、かつ印加される高電圧を各半導体スイッチ素子に均等に分散させることができ、各安全性確保用抵抗の耐圧を分散させることができる。
【００１５】
請求項９記載の半導体スイッチ素子を用いた内部放電回路は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を前記半導体スイッチ素子として用い、前記第一端子がコレクタであり、前記第二端子がエミッタであり、前記制御端子がゲートであり、前記電気エネルギー蓄積部の一方の電極が正極であることで、バイポーラトランジスタの低飽和電圧特性、パワーＭＯＳＦＥＴの高速スイッチング特性を併せ持つ素子（ＩＧＢＴ）を使用することができる。
【００１６】
請求項１０記載の半導体スイッチ素子を用いた内部放電回路は、ＫタイプＮ型ＭＯＳＦＥＴを前記半導体スイッチ素子として用い、前記第一端子がドレインであり、前記第二端子がソースであり、前記制御端子がゲートであり、前記電気エネルギー蓄積部の一方の電極が正極であることで、ＫタイプＮ型ＭＯＳＦＥＴを半導体スイッチ素子として使用することができる。
【００１７】
請求項１１記載の半導体スイッチ素子を用いた内部放電回路は、ＪタイプＰ型ＭＯＳＦＥＴを前記半導体スイッチ素子として用い、前記第一端子がドレインであり、前記第二端子がソースであり、前記制御端子がゲートであり、前記電気エネルギー蓄積部の一方の電極が負極であることで、ＪタイプＰ型ＭＯＳＦＥＴを半導体スイッチ素子として使用することができる。
【００１８】
請求項１２記載の電気的治療装置は、請求項１〜１１のいずれかに記載の半導体スイッチ素子を用いた内部放電回路と、電気的刺激の波形を生成して生体（患者）への電気エネルギー出力をおこなう外部放電回路と、電気エネルギー蓄積部と、電気エネルギー蓄積部への充電を行う充電回路と、を有することで、電気エネルギー蓄積部の内部放電を行う際に、何らかの原因で半導体スイッチの制御が不可能な状態に陥った場合においても、内部放電できることにより、電気的治療装置の安全性を確保できる。
【００１９】
【発明の実施の形態】
以下に、本発明に係る半導体スイッチ素子を用いた内部放電回路の実施の形態について、図面を参照しながら詳細に説明する。
図１は、本発明に係る半導体スイッチ素子を用いた内部放電回路を含む、電気的治療装置の放電回路の構成を説明するための回路図である。
図２は、本実施の形態の係る半導体スイッチ素子を用いた内部放電回路の各動作におけるタイミング図である。
【００２０】
図１において、本実施の形態の電気的治療装置の構成は、電気エネルギー蓄積部１４２と、その充電回路１４５と、電気エネルギー蓄積部１４２への充電時および充電完了状態での充電回路への電流の逆流を防止するダイオード１４３、１４４、生体（患者）へ電気パルスを与えるための外部放電回路１４６、内部に残った高電圧の電気エネルギーを強制的に放電して装置の安全性を確保するための半導体スイッチ素子を用いた内部放電回路１４７を有する。
本実施の形態の半導体スイッチ素子を用いた内部放電回路１４７は、トランス１０３と、その一次側領域１０１と、二次側領域１０２と、半導体スイッチ素子１３３から構成され、電気エネルギー蓄積部の一方の電極（正極）と、半導体スイッチ素子の第一端子（コレクタ）との間に接続された内部放電抵抗１４１を具備している。そして、この二次側領域１０２は、蓄積された電気エネルギーにより、自動的に半導体スイッチ素子１３３を導通状態にするための安全性確保用抵抗１４０が、電気エネルギー蓄積部１４２の一方の電極（正極）と、半導体スイッチ素子１３３の制御端子（ゲート）との間に接続されたことを特徴としている。
【００２１】
次に、内部放電回路１４７の詳細な構成を説明する。
一次側領域１０１は、以下に述べるように構成されている。
制御信号入力端子ＰＬは、並列接続された抵抗１０５とコンデンサ１０４とを介して、ＮＰＮバイポーラトランジスタ１０８のベースに接続され、ＮＰＮバイポーラトランジスタ１０８のベースとエミッタは、抵抗１０６を介して接続されかつ接地端子ＧＮＤに接続されている。
また、ＮＰＮバイポーラトランジスタ１０８のコレクタは、抵抗１０７を介して、ＪタイプＰ型ＭＯＳＦＥＴ１１０のゲートに接続され、ＪタイプＰ型ＭＯＳＦＥＴ１１０のゲートとソースは、抵抗１０９を介して接続されかつソースは電源端子ＶＤＤに接続されている。
また、ＪタイプＰ型ＭＯＳＦＥＴ１１０のドレインは、ダイオード１１１のアノードに接続され、ダイオード１１１のカソードは、ＫタイプＮ型ＭＯＳＦＥＴ１１４のドレイン及びトランス１０３の一次巻き線の端子１２７ａに接続されている。
また、ＫタイプＮ型ＭＯＳＦＥＴ１１４のゲートとソースは、抵抗１１３を介して接続されかつソースは接地端子ＧＮＤに接続されている。また、制御信号入力端子Ｎは、このＫタイプＮ型ＭＯＳＦＥＴ１１４のゲートに抵抗１１２を介して接続されている。
また、制御信号入力端子ＮＬは、並列接続された抵抗１１７とコンデンサ１１６とを介して、ＮＰＮバイポーラトランジスタ１２０のベースに接続され、ＮＰＮバイポーラトランジスタ１２０のベースとエミッタは、抵抗１１８を介して接続されかつエミッタは接地端子ＧＮＤに接続されている。
また、ＮＰＮバイポーラトランジスタ１２０のコレクタは、抵抗１１９を介して、ＪタイプＰ型ＭＯＳＦＥＴ１２２のゲートに接続され、このＪタイプＰ型ＭＯＳＦＥＴ１２２のゲートとソースは、抵抗１２１を介して接続されかつソースは電源端子ＶＤＤに接続されている。
また、ＪタイプＰ型ＭＯＳＦＥＴ１２２のドレインは、ダイオード１２３のアノードに接続され、ダイオード１２３のカソードは、ＫタイプＮ型ＭＯＳＦＥＴ１２６のドレイン及びトランス１０３の一次巻き線の端子１２７ｄに接続されている。
また、ＫタイプＮ型ＭＯＳＦＥＴ１２６のゲートとソースは、抵抗１２５を介して接続されかつソースは接地端子ＧＮＤに接続されている。また、制御信号入力端子Ｐは、このＫタイプＮ型ＭＯＳＦＥＴ１２６のゲートに抵抗１２４を介して接続されている。
また、トランス１０３の一次巻き線の端子１２７ｂ、１２７ｃは、センタータップ１３５に接続され、さらにセンタータップ１３５は電源端子ＶＤＤに接続されかつコンデンサ１１５を介して接地端子ＧＮＤに接続されている。
【００２２】
二次側領域１０２は、以下に述べるように構成されている。
二次側領域１０２は、トランス１０３の二次巻き線の一端の端子１２７ｅに、（第一の）定電圧ツェナーダイオード１２８のアノードに接続され、互いにカソード同士が向かい合わせで接続された（第二の）定電圧ツェナーダイオード１２９のアノードが、抵抗１３２を介して、半導体スイッチ素子１３３の制御端子（ゲート）に接続され、二次巻き線の他端の端子１２７ｆが半導体スイッチ素子１３３の第二端子（エミッタ）に接続され、（第二の）定電圧ツェナーダイオード１２９のアノードと、半導体スイッチ素子１３３の第二端子（エミッタ）との間に、コンデンサ１３１が、接続されている。
さらに、電気エネルギー蓄積部１４２の正極と、半導体スイッチ素子１３３のゲートとの間に、安全性確保用抵抗１４０が接続されている。
【００２３】
次に、各領域・回路の機能の説明を以下に記す。
内部放電回路の一次側領域１０１は、制御信号を入力し、半導体スイッチ素子１３３を制御するための電力を内部放電回路の二次側領域１０２に伝達する。さらに、トランス１０３の一次巻線を流れる電流が遮断されたときに発生する逆起電力を抑制する。
【００２４】
内部放電回路の二次側領域１０２は、内部放電回路一次側領域１０１から供給された電力を受け、制御するための電力を半導体スイッチ素子１３３に伝達する。
さらに、トランス１０３の一次巻線を流れる電流が遮断されたときに発生する逆起電力によって生ずる電圧を遮断する。
そして、一次側領域１０１から供給された電力を受けて、半導体スイッチ素子１３３による電流経路の導通または遮断を行う。
充電回路１４５は、ダイオード１４３、１４４を介して、電気エネルギー蓄積部１４２への充電を行う。
外部放電回路１４６は除細動の波形を生成し、生体（患者）への出力を行う。
【００２５】
さらに、各回路部品の機能の説明を以下に記す。
コンデンサ１０４は、バイボーラトランジスタ１０８のターンオン／ターンオフ時のスピードアップを図る。
抵抗１０５は、バイボーラトランジスタ１０８のベース電流制限を行う。
抵抗１０６は、バイボーラトランジスタ１０８のベース電位をエミッタと同電位にする。
抵抗１０７は、バイボーラトランジスタ１０８のコレクタ電流制限を行う。
バイボーラトランジスタ１０８は、ＪタイプＰ型ＭＯＳＦＥＴ１１０のオン／オフ制御を行う。
抵抗１０９は、ＪタイプＰ型ＭＯＳＦＥＴ１１０のゲート電位をソースと同電位にする。
ＪタイプＰ型ＭＯＳＦＥＴ１１０は、ＫタイプＮ型ＭＯＳＦＥＴ１２６ターンオフ時の逆起電力によってトランス１０３の一次側巻き線の端子１２７ａに発生する電圧を抑制する。
ダイオード１１１は、ＫタイプＮ型ＭＯＳＦＥＴ１２６のターンオフ時の逆起電力によってトランス１０３の一次側巻き線の端子１２７ａに発生する電圧を最適なレベルに抑制する。また、ＫタイプＮ型ＭＯＳＦＥＴ１２６の導通時にトランス１０３の端子１２７ａに発生する電源電圧より高い電圧により、ＪタイプＰ型ＭＯＳＦＥＴ１１０に逆向きの電流が流れるのを防ぐ。
抵抗１１２は、ＫタイプＮ型ＭＯＳＦＥＴ１１４のゲート電流制限を行う。
抵抗１１３は、ＫタイプＮ型ＭＯＳＦＥＴ１１４のゲート電位をソースと同電位にする。
ＫタイプＮ型ＭＯＳＦＥＴ１１４は、トランス１０３の一次巻線への電流供給制御を行う。
コンデンサ１１５は、トランス１０３へ供給する電源電圧の平滑化を行う。
コンデンサ１１６は、バイボーラトランジスタ１２０のターンオン／ターンオフ時のスピードアップに寄与する。
抵抗１１７は、バイボーラトランジスタ１２０のべ一ス電流制限をおこなう。
抵抗１１８は、バイボーラトランジスタ１２０のベース電位をコレクタと同電位にする。
抵抗１１９は、バイボーラトランジスタ１２０のコレクタ電流制限を行う。
バイボーラトランジスタ１２０は、ＪタイプＰ型ＭＯＳＦＥＴ１２２のオン／オフ制御を行う。
抵抗１２１は、ＪタイプＰ型ＭＯＳＦＥＴ１２２のゲート電位をソースと同電位にする。
ＪタイプＰ型ＭＯＳＦＥＴ１２２は、ＫタイプＮ型ＭＯＳＦＥＴ１１４ターンオフ時の逆起電力によってトランス１０３の一次巻き線の端子１２７ｄに発生する電圧を抑制する。
ダイオード１２３は、ＫタイプＮ型ＭＯＳＦＥＴ１１４ターンオフ時の逆起電力によってトランス１０３の一次巻き線の端子１２７ｄに発生する電圧を最適なレベルに抑制する。また、ＫタイプＮ型ＭＯＳＦＥＴ１１４導通時にトランス１０３の端子１２７ｄに発生する電源電圧より高い電圧により、ＪタイプＰ型ＭＯＳＦＥＴ１２２に逆向きの電流が流れるのを防ぐ。
抵抗１２４は、ＫタイプＮ型ＭＯＳＦＥＴ１２６のベース電流制限を行う。
抵抗１２５は、ＫタイプＮ型ＭＯＳＦＥＴ１２６のゲート電位をソースと同電位にする。
ＫタイプＮ型ＭＯＳＦＥＴ１２６は、トランス１０３の一次巻線への電流供給制御を行う。
トランス１０３は、内部放電回路の一次側−二次側間の絶縁、二次側−二次側間の絶縁、および一次側から二次側への電力の伝達を行う。
定電圧ツェナーダイオード１２８は、半導体スイッチ素子１３３への正電圧供給経路の接続、およびトランス１０３の逆起電力によってトランス１０３の二次巻き線の端子１２７ｅ、１２７ｆ間に発生する電圧の遮断を行う。
定電圧ツェナーダイオード１２９は、半導体スイッチ素子１３３への負電圧供給経路の接続、およびトランス１０３の逆起電力によってトランス１０３の二次巻き線の端子１２７ｅ、１２７ｆ間に発生する電圧の遮断を行う。
コンデンサ１３１は、半導体スイッチ素子１３３のゲート電圧の保持をおこなう。
さらに、図示しないが、複数の半導体スイッチ素子が直列接続された半導体スイッチ素子を用いた場合には、各半導体スイッチ素子のゲート容量間のばらつきを補正できる。
抵抗１３２は、半導体スイッチ素子１３３のゲート電流を制限する。
半導体スイッチ素子１３３は、スイッチ経路１３４を導通または遮断する。
安全性確保用抵抗１４０は電気エネルギー蓄積部１４２のエネルギーを、電流を制限して半導体スイッチ素子１３３のゲートヘ伝達する。
内部放電抵抗１４１は半導体スイッチ素子１３３が導通し、スイッチ経路１３４が導通状態になることで、電気エネルギー蓄積部１４２のエネルギーを消費する。
電気エネルギー蓄積部１４２は、除細動に使用する電気エネルギーを蓄積する。
ダイオード１４３および１４４は、電気エネルギー蓄積部１４２への充電時、および充電完了状態での、充電回路への電流の逆流を防止する。
【００２６】
次に、本実施の形態に係る内部放電回路の動作を、図１の回路図を参照して説明する。
１．制御信号Ｐ、ＰＬ、Ｎ、ＮＬによって制御する場合
半導体スイッチ素子１３３のゲートから見ると、抵抗１３２側の１２８、１２９、１３１、１３２およびトランス１０３の二次巻線１２７ｅから１２７ｆ、から成る回路（トランス二次側領域）は安全性確保用抵抗１４０に比べてインピーダンスが低い。
このため、電気エネルギー蓄積部に電気エネルギーが蓄積された状態においても、制御信号による半導体スイッチ素子の制御が優先して行われ、制御信号Ｐ、ＰＬ、Ｎ、ＮＬによる半導体スイッチ素子１３３のオン／オフ制御が可能である。
１ａ．半導体スイッチの導通状態を維持する（正電圧の連続供給）動作（図２の（ａ））
本動作における、内部放電回路の一次側領域１０１の動作は、以下の（１ａ−１〜１ａ−８）のとおりである。
１ａ−１：内部放電回路の一次側領域１０１の制御信号Ｎ、ＮＬを回路上の０Ｖレベルに保つ。
１ａ−２：制御信号ＰＬを、０Ｖレベルからバイボーラトランジスタ１０８が導通できるレベル（例えば＋５Ｖ）に設定する。
１ａ−３：バイボーラトランジスタ１０８が導通状態となる。
１ａ−４：ＪタイプＰ型ＭＯＳＦＥＴ１１０が導通状態になる。
１ａ−５：１ａ−１において制御信号ＮＬを０Ｖレベルに設定してから、バイボーラトランジスタ１２０およびＪタイプＰ型ＭＯＳＦＥＴ１２２がオフするのに十分な時間が経過した後（例えば１μｓ後）に、制御信号Ｐを０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１２６が導通できるレベル（例えば＋５Ｖ）に設定する。
１ａ−６：ＫタイプＮ型ＭＯＳＦＥＴ１２６が導通状態になる。
１ａ−７：トランス１０３の一次巻き線に、センタータップ１３５からＫタイプＮ型ＭＯＳＦＥＴ１２６に向かって１２７ｃから１２７ｄへ電流が流れる。
１ａ−８：トランス１０３の各二次巻き線両端に、端子１２７ｅ側を正、端子１２７ｆ側を負、とした起電力Ｖ２p が発生する（数１参照）。
【００２７】
【数１】
Ｖ２ｐ＝Ｖｌ×Ｎ２／Ｎｌ
【００２８】
なお、数１において、Ｖｌは、トランス１０３の端子１２７ｃ、１２７ｄ間にかかる電圧、Ｎｌは、トランス１０３の端子１２７ｃ、１２７ｄ間（および１２７ａ、１２７ｂ間）の巻数、Ｎ２は、トランス１０３の端子１２７ｅ、１２７ｆ間の巻数である。
【００２９】
次に、本動作における、内部放電回路の二次側領域１０２の動作は、以下の（１ａ−９〜１ａ−１８）のとおりである。
【００３０】
１ａ−９：各二次巻き線両端の起電力Ｖ２ｐが増加し、定電圧ツェナーダイオード１２９のツェナー電圧Ｖz29と定電圧ツェナーダイオード１２８の順方向ドロップ電圧Ｖf28を加えた電圧を越える（数２参照）。
【００３１】
【数２】
Ｖ２ｐ＞Ｖz29＋Ｖf28
【００３２】
１ａ−１０：定電圧ツェナーダイオード１２９が導通状態になる。
１ａ−１１：コンデンサ１３１への充電（定電圧ツェナーダイオード１２９側が正）と、抵抗１３２を通した半導体スイッチ素子１３３のゲート容量に対する充電（ゲート側が正）が行われる。
１ａ−１２：半導体スイッチ素子１３３のゲート電圧ＶGEがゲートしきい値電圧ＶGE(TH)を越え（数３の条件）、半導体スイッチ素子１３３が導通状態になる。
【００３３】
【数３】
ＶGE33＞ＶGE(TH)
【００３４】
１ａ−１３：半導体スイッチ素子１３３のゲート電圧ＶGE33が、導通状態を保つのに十分なレベル（例えば＋１５Ｖ）になった後（例えば２．５μｓ後）に、制御信号Ｐを０Ｖレベルに設定する。
１ａ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１２６が導通状態になる。
１ａ−１５：トランス１０３の一次巻き線に、端子１２７ｄ側が正、端子１２７ａ側を負とした逆起電力が発生するが、巻き線の片側の端子１２７ａ側が、導通状態のＪタイプＰ型ＭＯＳＦＥＴ１１０とダイオード１１１によって電源に接続されているため、端子１２７ａ、１２７ｄ間に発生する逆起電力Ｖ１revは、数４に示すように抑制される。
【００３５】
【数４】
Ｖ１rev＝（Ｖds10＋Ｖf11）×２
【００３６】
なお、Ｖds10は、ＪタイプＰ型ＭＯＳＦＥＴ１１０のドロップ電圧、Ｖf11は、ダイオード１１１の順方向のドロップ電圧である。
【００３７】
１ａ−１６：トランス１０３の一次巻き線に発生する逆起電力Ｖ１revによって、二次巻き線にも端子１２７ｆ側を正、端子１２７ｅ側を負とした起電力Ｖ２ｐrevが発生するが、そのレベルは定電圧ツェナーダイオード１２８のツェナー電圧Ｖz28以下であり、二次側回路は定電圧ツェナーダイオード１２８によって遮断された状態になる（数５参照）。
【００３８】
【数５】
Ｖ２ｐrev＝（Ｖ１rev×Ｎ２／Ｎｌ）＜Ｖz28
【００３９】
１ａ−１７：半導体スイッチ素子１３３のゲート電圧ＶGE33が、コンデンサ１３１、抵抗１３２、および半導体スイッチ素子１３３のゲート容量によって決定される時定数で減少する。
この時定数は、トランス１０３のコアに蓄積された磁気エネルギが消費されるのに十分な時間の問、半導体スイッチ素子１３３のゲート電圧ＶGE33が、導通状態を保つのに十分な電圧を維持し続けられるように決定されている。
１ａ−１８：半導体スイッチ素子１３３のゲート電圧ＶGE33がゲートしきい値電圧ＶGE(TH)以下に下がるよりも前、かつ、トランス１０３のコアに蓄積された磁気エネルギが消費された後に、制御信号Ｐを０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１２６が導通できるレベル（例えば＋５Ｖ）に設定する。
以降、１ａ−６〜１ａ−１８を繰り返す。
【００４０】
１ｂ．半導体スイッチの遮断状態を維持する（負電圧の連続供給）動作（図２の（ｂ））
本動作における、内部放電回路の一次側領域１０１の動作は、以下の（１ｂ−１〜１ｂ−８）のとおりである。
１ｂ−１：内部放電回路の一次側領域１０１の制御信号Ｐ、ＰＬを回路上の０Ｖレベルに保つ。
１ｂ−２：制御信号ＮＬを、０Ｖレベルからバイボーラトランジスタ１２０が導通できるレベル（例えば＋５Ｖ）に設定する。
１ｂ−３：バイポーラトランジスタ１２０が導通状態となる。
１ｂ−４：ＪタイプＰ型ＭＯＳＦＥＴ１２２が導通状態になる。
１ｂ−５：１ｂ−１において制御信号ＰＬを０Ｖレベルに設定してから、バイボーラトランジスタ１０８およびＪタイプＰ型ＭＯＳＦＥＴ１１０がオフするのに十分な時間が経過した後（例えば１μｓ後）に、制御信号Ｎを０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１１４が導通できるレベル（例えば＋５Ｖ）に設定する。
１ｂ−６：ＫタイプＮ型ＭＯＳＦＥＴ１１４が導通状態になる。
１ｂ−７：トランス１０３の一次巻き線に、センタータップからＫタイプＮ型ＭＯＳＦＥＴ１１４に向かって（１２７ｂから１２７ａへ）電流が流れる。
１ｂ−８：トランス１０３の各二次巻き線両端に、端子１２７ｆ側を正、端子１２７ｅ側を負、とした起電力Ｖ２nが発生する（以下、数６参照）。
【００４１】
【数６】
Ｖ２n＝Ｖｌ×Ｎ２／Ｎｌ
【００４２】
なお、Ｖｌは、トランス１０３の端子１２７ｂ、１２７ａ間にかかる電圧、Ｎｌは、トランス１０３端子１２７ａ、１２７ｂ間（および１２７ｃ、１２７ｄ間）の巻数、Ｎ２は、トランス１０３端子１２７ｅ、１２７ｆ間の巻数である。
【００４３】
次に、本動作における、内部放電回路の二次側領域１０２の動作は、以下の（１ｂ−９〜１ｂ−１８）のとおりである。
【００４４】
１ｂ−９：各二次巻き線両端の起電力Ｖ2nが増加し、定電圧ツェナーダイオード１２８のツェナー電圧Ｖz28と定電圧ツェナーダイオード１２９の順方向ドロップ電圧Ｖf29を加えた電圧を越える。
【００４５】
【数７】
Ｖ2n＞Ｖz28＋Ｖf29
【００４６】
１ｂ−１０：定電圧ツェナーダイオード１２８が導通状態になる。
１ｂ−１１：コンデンサ１３１への充電（定電圧ツェナーダイオード１２９側が負）と、抵抗１３２を通した半導体スイッチ素子１３３のゲート容量に対する充電（ゲート側が負）が行われる。
１ｂ−１２：半導体スイッチ素子１３３のゲート電圧ＶGEが負になり、強制的な遮断状態となる。
１ｂ−１３：半導体スイッチ素子１３３のゲート電圧ＶGEが遮断状態を保つのに十分なレベル（例えば−１５Ｖ）になった後（例えば２．５μｓ後）に、制御信号Ｎを０Ｖレベルに設定する。
１ｂ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１１４が遮断状態になる。
１ｂ−１５：トランス１０３の一次巻き線に、端子１２７ａ側を正、端子１２７ｄ側を負とした逆起電力が発生するが、巻き線の片端の端子１２７ｄ側が、導通状態のＪタイプＰ型ＭＯＳＦＥＴ１２２とダイオード１２３によって電源に接続されているため、発生する逆起電力Ｖ１revは、以下の数８に示すように抑制される。
【００４７】
【数８】
Ｖ１rev＝（Ｖds22＋Ｖf23）×２
【００４８】
なお、Ｖds22は、ＪタイプＰ型ＭＯＳＦＥＴ１２２のドロップ電圧、Ｖf23は、ダイオード１２３の順方向のドロップ電圧である。
【００４９】
１ｂ−１６：トランス１０３一次巻き線に発生する逆起電力Ｖ１revによって、二次巻き線にも端子１２７ｅ側を正、端子１２７ｆ側を負とした起電力Ｖ２nrevが発生するが、そのレベルは定電圧ツェナーダイオード１２９のツェナー電圧Ｖz29以下であり、二次側領域の回路は定電圧ツェナーダイオード１２９によって遮断された状態になる（数９参照）。
【００５０】
【数９】
Ｖ２nrev＝（Ｖ１rev×Ｎ２／Ｎｌ）＜Ｖz29
【００５１】
１ｂ−１７：半導体スイッチ素子１３３のゲート電圧ＶGE33が、コンデンサ１３１、抵抗１３２、および半導体スイッチ素子１３３のゲート容量によって決定される時定数で増加する。
この時定数は、トランス１０３のコアに蓄積された磁気エネルギーが消費されるのに十分な時間の間、半導体スイッチ素子１３３のゲート電圧ＶGE33が、遮断状態を保つのに十分な電圧を維持し続けられるように決定されている。
１ｂ−１８：半導体スイッチ素子１３３のゲート電圧ＶGE33がしきい値０Ｖ以上に上がるよりも前、かつ、トランス１０３のコアに蓄積された磁気エネルギが消費された後に、制御信号Ｎを０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１１４が導通できるレベル（例えば＋５Ｖ）に設定する。
以降、１ｂ−６〜１ｂ−１８を繰り返す。
【００５２】
２．制御信号Ｐ、ＰＬ、Ｎ、ＮＬによる半導体スイッチの制御が不可能になった場合の動作（図２の（ｃ））
予期しない装置の電源遮断（バッテリはずれ）や、何らかの装置の異常（制御回路の単一故障等）によって制御信号Ｐ、ＰＬ、Ｎ、ＮＬによる半導体スイッチの制御が不可能になった場合、半導体スイッチは、内部放電回路の二次側領域１０２のみによって行われる。
【００５３】
以下に、制御信号Ｐ、ＰＬ、Ｎ、ＮＬによって半導体スイッチが遮断状態にあり、電気エネルギー蓄積部１４２に電気的エネルギが蓄積された状態で、４つの制御信号が回路中の０Ｖレベルに落ちた場合の回路動作を説明する。
【００５４】
２−０： 電気エネルギー蓄積部１４２には電気的エネルギーが蓄積されており、両端の電位差はＶcapとなっている。半導体スイッチ素子１３３のゲートには制御信号Ｐ、ＰＬ、Ｎ、ＮＬによって負の電圧（安全性確保用抵抗１４０側が負）が与えられている。
【００５５】
【数１０】
ＶGE33＜０
【００５６】
２−１： 制御信号Ｐ、ＰＬ、Ｎ、ＮＬが０Ｖレベルに落ちる。
２−２： ＫタイプＮ型ＭＯＳＦＥＴ１１４、バイボーラトランジスタ１０８、ＪタイプＰ型ＭＯＳＦＥＴ１１０、ＫタイプＮ型ＭＯＳＦＥＴ１２６、バイボーラトランジスタ１２０、ＪタイプＰ型ＭＯＳＦＥＴ１２２が遮断状態になる。
２−３： トランス１０３の一次巻き線に電流が流れなくなる。
２−４： トランス１０３の二次巻き線両端に発生していた起電力が徐々に減少し０Ｖとなる。
２−５： これに従って、半導体スイッチ素子１３３のゲート電圧が負から徐々に上昇し０Ｖになる。
【００５７】
【数１１】
ＶGE33＝０
【００５８】
２−６： 電気エネルギー蓄積部１４２から以下に記す順の経路で電流が流れる。
電気エネルギー蓄積部１４２の正極、安全性確保用抵抗１４０、抵抗１３２、定電圧ツェナーダイオード１２９、定電圧ツェナーダイオード１２８、トランス１０３の二次巻き線（端子１２７ｅから端子１２７ｆ）、電気エネルギー蓄積部１４２の負極。
２−７：この電流によって、半導体スイッチ素子１３３のゲート エミッタ間には定電圧ツェナーダイオード１２８のツェナー電圧Ｖz28と定電圧ツェナーダイオード１２９の順方向ドロップＶf29によって決定される正の電圧が与えられる（数１２）。
【００５９】
【数１２】
ＶGE33＝Ｖz28＋Ｖf29
【００６０】
２−８： このときの半導体スイッチ素子１３３のゲート電圧ＶGE33はゲートしきい値電圧ＶGE（TH）より大きい（数１３）。
【００６１】
【数１３】
ＶGE33＝（Ｖz28＋Ｖf29）＞ＶGE（TH）
【００６２】
よって、半導体スイッチ素子１３３が導通状態となる。
２−９： 電気エネルギー蓄積部１４２から以下に記す順の経路で電流が流れる。
電気エネルギー蓄積部１４２の正極、内部放電抵抗１４１、半導体スイッチ素子１３３、電気エネルギー蓄積部１４２の負極。
２−１０：電気エネルギー蓄積部１４２に蓄積されていたエネルギーが内部放電抵抗１４１によって消費され、電気エネルギー蓄積部１４２の両端電圧Ｖcapが減少する。
２−１１：電気エネルギー蓄積部１４２の両端電圧Ｖcapが、以下数１４に示す値まで減少する。
【００６３】
【数１４】
Ｖcap＜Ｖz28＋Ｖf29
【００６４】
２−１２：定電圧ツェナーダイオード１２８が遮断状態になる。
２−１３：半導体スイッチ素子１３３のゲート電圧ＶGE33がゲートしきい値電圧ＶGE（TH）を下回り（数１５）、半導体スイッチ素子１３３が遮断状態になる。
【００６５】
【数１５】
ＶGE33＜ＶGE（TH）
【００６６】
上述の本実施の形態に係る半導体スイッチ素子を用いた内部放電回路は、半導体スイッチ素子１３３を一段構成としたが、複数の半導体スイッチ素子を直列に接続することにより耐圧を高めた、多段構成とすることもできる。このような場合は、半導体スイッチ素子を直接駆動する二次側領域も、半導体スイッチ素子と同数必要である。
以下、半導体スイッチ素子および前記二次側領域を複数具備した多段回路構成例１、２を挙げて具体的に説明する。図１と同一部分には同一符号を付し、その説明を省略する。
【００６７】
（多段回路構成例１）
図３に多段回路構成例１を示す。図３に示すように、電気エネルギー蓄積部１４２の一方の電極（正極）と、複数の半導体スイッチ素子１３３のそれぞれの制御端子（ゲート）との間に、安全性確保用抵抗１４０ａをそれぞれ接続した構成例である。
好ましくは、複数の前記半導体スイッチ素子１３３の第一端子（コレクタ）と、第二端子（エミッタ）との間に、それぞれの半導体スイッチ素子の特性のばらつきを補正するための補正用抵抗１４８をそれぞれ接続する。
本構成例では、複数の半導体スイッチ素子を直列に接続したので、半導体スイッチの高電圧印加に対する耐圧が、各段のスイッチ素子自体の耐圧を加算した値となり、印加される高電圧を各半導体スイッチ素子に均等に分散させることができるため、高耐圧の半導体スイッチが実現でき、よって、高電圧のエネルギーを内部放電可能な内部放電回路が提供できる。
なお、他の部分の構成は図１の回路と同様である。動作も、図１の回路と同様である。
【００６８】
（多段回路構成例２）
図４に多段回路構成例２を示す。図４に示すように、電気エネルギー蓄積部１４２の一方の電極（正極）と、第一段目の半導体スイッチ素子１３３の制御端子（ゲート）との間に、第一段目用の前記安全性確保用抵抗１４０ｂを接続し、半導体スイッチ素子の第二端子（エミッタ）と、次段の半導体スイッチ素子１３３の制御端子（ゲート）との間に、第二段目以降用の安全性確保用抵抗１４０ｂをそれぞれ接続した回路構成例である。
本構成例では、安全性確保用抵抗は各段の半導体スイッチ素子の制御回路を介して各段の半導体スイッチ素子の制御端子（ゲート）に接続された構成となっているため、各安全性確保用抵抗の耐圧は、半導体スイッチ素子が１段の場合や、多段回路構成例１の場合に比べて、段数分だけ耐圧を分散させることができる。
つまり、高電圧印加に対する耐圧が各段のスイッチ素子自体の耐圧を加算した値となり、かつ印加される高電圧を各半導体スイッチ素子に均等に分散させることができるのである。
例えば、３ｋＶの耐圧が必要とした場合、段数を３段にすると、各安全性確保用抵抗の耐圧は１ｋＶで良い。
なお、他の部分の構成は図１の回路と同様である。動作も、図１の回路と同様である。
【００６９】
上述の説明は、半導体スイッチ素子に絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を用いた例を説明したが、半導体スイッチ素子は、ＭＯＳＦＥＴを使用しても良く、その回路構成例を以下に説明する。図１と同一部分には同一符号を付し、その説明を省略する。
【００７０】
（ＫタイプＮ型ＭＯＳＦＥＴの場合の回路構成例）
ＭＯＳＦＥＴがＫタイプＮ型ＭＯＳＦＥＴの場合の構成例を図５に示す。
図５に示すように、ＫタイプＮ型ＭＯＳＦＥＴ１３３ａを半導体スイッチ素子として用い、第一端子がドレイン、第二端子がソース、制御端子がゲートであり、電気エネルギー蓄積部の一方の電極が正極である。
なお、他の部分の構成は図１の回路と同様である。動作も、図１の回路と同様である。
【００７１】
（ＪタイプＰ型ＭＯＳＦＥＴの場合の回路構成例）
ＭＯＳＦＥＴがＪタイプＰ型ＭＯＳＦＥＴの場合の構成例を図６に示す。
図６に示すように、ＪタイプＰ型ＭＯＳＦＥＴ１３３ｂを半導体スイッチ素子として用い、第一端子がドレイン、第二端子がソース、制御端子がゲートであり、電気エネルギー蓄積部の一方の電極が負極である。
なお、他の部分の構成は図１の回路と同様である。動作も、図１の回路と同様である。
【００７２】
【発明の効果】
以上詳述したとおり、請求項１記載の半導体スイッチ素子を用いた内部放電回路は、
上記課題を解決するために、請求項１記載の半導体スイッチ素子を用いた内部放電回路は、制御回路からの制御信号で半導体スイッチ素子を導通／非導通状態にし、前記半導体スイッチ素子が導通状態のときに、電気エネルギー蓄積部に蓄積された電気エネルギーを、前記電気エネルギー蓄積部の一方の電極と、前記半導体スイッチ素子の第一端子との間に具備した内部放電抵抗により放電する半導体スイッチ素子を用いた内部放電回路において、前記制御回路には、少なくともトランスを具備し、前記トランスの一次側に、半導体スイッチ素子を制御するための制御信号により、前記トランスの一次側電流を制御する一次側領域を具備し、前記トランスの二次側に、半導体スイッチ素子を直接駆動する二次側領域を具備すると共に、前記電気エネルギー蓄積部の一方の電極と、前記半導体スイッチ素子の制御端子との間に、該制御端子から見たインピーダンスが、前記トランスの二次側領域に比べて高い安全安全性確保用抵抗を具備したことにより、電気エネルギー蓄積部の内部放電を行う際に、何らかの原因で半導体スイッチの制御が不可能な状態に陥った場合において、蓄積された電気エネルギーが自動的に半導体スイッチ素子を導通状態にする。これにより、予期しない電源の遮断（バッテリはずれ等）や、何らかの装置の異常（制御回路の単一故障等）によって半導体スイッチが制御不能状態になっても、蓄積された電気エネルギーが自動的に半導体スイッチ素子を導通状態にするので、確実に電気エネルギー蓄積部に蓄積された電気エネルギーを、内部放電抵抗により放電することができる。
【００７３】
請求項２記載の半導体スイッチ素子を用いた内部放電回路によれば、請求項１に記載の半導体スイッチ素子を用いた内部放電回路において、前記トランスの一次側領域は、制御信号を入力し、半導体スイッチ素子を制御するための電力を、前記二次側領域に伝達し、前記トランスの一次巻線を流れる電流が遮断されたときに発生する逆起電力を抑制するように構成されたことで、トランスを流れる電流が遮断されたときに発生する逆起電力を抑制することができる。
【００７４】
請求項３記載の半導体スイッチ素子を用いた内部放電回路によれば、前記二次側領域が、前記一次側領域から供給された電力を受け、前記半導体スイッチ素子を制御するための電力を前記半導体スイッチに伝達し、前記トランスの一次巻線を流れる電流が遮断されたときに発生する逆起電力によって生ずる電圧を遮断し、前記安全性確保用抵抗に比べてインピーダンスが低くなるように構成されたことで、電気エネルギー蓄積部に電気エネルギーが蓄積された状態においても、制御信号による半導体スイッチ素子の制御が優先して行うことができる。
【００７５】
請求項４記載の半導体スイッチ素子を用いた内部放電回路によれば、上述の二次側領域の構成により、一次側領域から供給された電力を受け、制御するための電力を半導体スイッチ素子に伝達し、トランスの一次巻線が遮断されたときに発生する逆起電力によって生ずる電圧を遮断することができる。
【００７６】
請求項５記載の半導体スイッチ素子を用いた内部放電回路によれば、前記半導体スイッチ素子および前記二次側領域を複数具備したことで、高電圧印加に対する耐圧が、各段のスイッチ素子自体の耐圧を加算した値となる。これにより、より高電圧のエネルギーを内部放電可能な内部放電回路が提供できる。
【００７７】
請求項６記載の半導体スイッチ素子を用いた内部放電回路によれば、前記電気エネルギー蓄積部の一方の電極と、複数の前記半導体スイッチ素子のそれぞれの制御端子との間に、前記安全性確保用抵抗をそれぞれ接続したことで、高電圧印加に対する耐圧が、各段のスイッチ素子自体の耐圧を加算した値となる。これにより、より高電圧のエネルギーを内部放電可能な内部放電回路が提供できる。
【００７８】
請求項７記載の半導体スイッチ素子を用いた内部放電回路によれば、複数の前記半導体スイッチ素子の第一端子と、第二端子との間に、それぞれの半導体スイッチ素子の特性のばらつきを補正するための補正用抵抗をそれぞれ接続したことで、印加される高電圧を各半導体スイッチ素子に均等に分散させることができ、各半導体スイッチ素子の特性のばらつきを補正することができる。
【００７９】
請求項８記載の半導体スイッチ素子を用いた内部放電回路によれば、前記電気エネルギー蓄積部の一方の電極と、第一段目の前記半導体スイッチ素子の制御端子との間に、第一段目用の前記安全性確保用抵抗を接続し、前記半導体スイッチ素子の第二端子と、次段の前記半導体スイッチ素子の制御端子との間に、第二段目以降用の安全性確保用抵抗をそれぞれ接続したことで、高電圧印加に対する耐圧が各段のスイッチ素子自体の耐圧を加算した値となり、かつ印加される高電圧を各半導体スイッチ素子に均等に分散させることができ、各安全性確保用抵抗の耐圧を分散させることができる。
【００８０】
請求項９記載の半導体スイッチ素子を用いた内部放電回路によれば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を前記半導体スイッチ素子として用いたことで、バイポーラトランジスタの低飽和電圧特性、パワーＭＯＳＦＥＴの高速スイッチング特性を併せ持つ素子（ＩＧＢＴ）を使用する。これにより、低損失かつ高速スイッチング動作が可能な、半導体スイッチ素子を用いた内部放電回路が提供できる。
【００８１】
請求項１０記載の半導体スイッチ素子を用いた内部放電回路によれば、ＫタイプＮ型ＭＯＳＦＥＴを前記半導体スイッチ素子として用い、前記第一端子がドレインであり、前記第二端子がソースであり、前記制御端子がゲートであり、前記電気エネルギー蓄積部の一方の電極が正極であることで、ＫタイプＮ型ＭＯＳＦＥＴを半導体スイッチ素子として使用することができる。
【００８２】
請求項１１記載の半導体スイッチ素子を用いた内部放電回路によれば、ＪタイプＰ型ＭＯＳＦＥＴを前記半導体スイッチ素子として用い、前記第一端子がドレインであり、前記第二端子がソースであり、前記制御端子がゲートであり、前記電気エネルギー蓄積部の一方の電極が負極であることで、ＪタイプＰ型ＭＯＳＦＥＴを半導体スイッチ素子として使用することができる。
【００８３】
請求項１２記載の電気的治療装置は、請求項１〜１１のいずれかに記載の半導体スイッチ素子を用いた内部放電回路と、電気的刺激の波形を生成して生体（患者）への電気エネルギー出力をおこなう外部放電回路と、電気エネルギー蓄積部と、電気エネルギー蓄積部への充電を行う充電回路と、を有する。
これにより、予期しない電源の遮断（バッテリはずれ等）や、何らかの装置の異常（制御回路の単一故障等）によって半導体スイッチがオフ状態のままになっても、確実に電気エネルギー蓄積部に蓄積された電気エネルギーを、内部放電抵抗により放電でき、電気的治療装置を操作や修理をする際に、操作者や修理者が感電してしまうことのない安全性に優れた電気的治療装置を提供できる。
【図面の簡単な説明】
【図１】本発明に係る半導体スイッチ素子を用いた内部放電回路および電気的治療装置の実施の形態を説明するための回路図である。
【図２】本実施の形態に係る半導体スイッチ素子を用いた内部放電回路の各動作におけるタイミング図である。
【図３】本実施の形態に係る多段回路構成例１を説明するための回路図である。
【図４】本実施の形態に係る多段回路構成例２を説明するための回路図である。
【図５】本実施の形態に係るＫタイプＮ型ＭＯＳＦＥＴの場合の回路構成例を説明するための回路図である。
【図６】本実施の形態に係るＪタイプＰ型ＭＯＳＦＥＴの場合の回路構成例を説明するための回路図である。
【図７】従来の電気的治療装置における半導体スイッチを用いた内部放電方法を説明する概略図である。
【符号の説明】
１０１ （トランスの）一次側領域
１０２ （トランスの）二次側領域
１０３ トランス
１０４、１１５、１１６、１３１ コンデンサ
１０５、１０６、１０７、１０９ 抵抗
１０８、１２０ バイポーラトランジスタ
１１０、１２２ ＪタイプＰ型ＭＯＳＦＥＴ
１１４、１２６ ＫタイプＮ型ＭＯＳＦＥＴ
１１１、１２３、１４３、１４４ ダイオード
１１２、１１３、１１７、１１８ 抵抗
１１９、１２１、１２４、１２５ 抵抗
１２７ａ、１２７ｂ、１２７ｃ、１２７ｄ 一次巻き線の端子
１２７ｅ、１２７ｆ 二次巻き線の端子端子
１２８、１２９ 定電圧ツェナーダイオード
１３２ 抵抗
１３３、１３３ａ、１３３ｂ 半導体スイッチ素子
１３４ スイッチ経路
１３５ センタータップ
１４０ 安全性確保用抵抗
１４１ 内部放電抵抗
１４２ 電気エネルギー蓄積部
１４５ 充電回路
１４６ 外部放電回路
１４７ 内部放電回路
１４８ 補正用抵抗
２０１ 半導体スイッチ
２０２ マイクロプロセッサ
２０３ 半導体スイッチ駆動部
２０４ 内部放電抵抗
ＧＮＤ 接地端子
ＮＬ、Ｎ、ＰＬ、Ｐ 制御信号（その入力端子）
ＶＤＤ 電源端子
Claims (12)
- 制御回路からの制御信号で半導体スイッチ素子を導通／非導通状態にし、前記半導体スイッチ素子が導通状態のときに、電気エネルギー蓄積部に蓄積された電気エネルギーを、前記電気エネルギー蓄積部の一方の電極と、前記半導体スイッチ素子の第一端子との間に具備した内部放電抵抗により放電する半導体スイッチ素子を用いた内部放電回路において、
前記制御回路には、少なくともトランスを具備し、前記トランスの一次側に、半導体スイッチ素子を制御するための制御信号により、前記トランスの一次側電流を制御する一次側領域を具備し、前記トランスの二次側に、半導体スイッチ素子を直接駆動する二次側領域を具備すると共に、
前記電気エネルギー蓄積部の一方の電極と、前記半導体スイッチ素子の制御端子との間に、該制御端子から見たインピーダンスが、前記トランスの二次側領域に比べて高い安全安全性確保用抵抗を具備したことを特徴とする半導体スイッチ素子を用いた内部放電回路。 - 請求項１に記載の半導体スイッチ素子を用いた内部放電回路において、前記トランスの一次側領域は、制御信号を入力し、半導体スイッチ素子を制御するための電力を、前記二次側領域に伝達し、前記トランスの一次巻線を流れる電流が遮断されたときに発生する逆起電力を抑制するように構成されたことを特徴とする半導体スイッチ素子を用いた内部放電回路。
- 請求項２に記載の半導体スイッチ素子を用いた内部放電回路において、前記二次側領域は、前記一次側領域から供給された電力を受け、前記半導体スイッチ素子を制御するための電力を前記半導体スイッチに伝達し、前記トランスの一次巻線を流れる電流が遮断されたときに発生する逆起電力によって生ずる電圧を遮断し、前記安全性確保用抵抗に比べてインピーダンスが低くなるように構成されたことを特徴とする半導体スイッチ素子を用いた内部放電回路。
- 請求項３に記載の半導体スイッチ素子を用いた内部放電回路において、前記二次側領域は、前記トランスの二次巻き線の一端の端子が、第一の定電圧ツェナーダイオードのアノードに接続され、前記第一の定電圧ツェナーダイオードと互いにカソード同士が向かい合わせで接続された第二の定電圧ツェナーダイオードのアノードが抵抗を介して、前記半導体スイッチ素子の制御端子に接続され、前記トランスの二次巻き線の他端の端子が、前記半導体スイッチ素子の第二端子に接続され、前記第二の定電圧ツェナーダイオードのアノードと、前記半導体スイッチ素子の第二端子との間に、コンデンサが接続されたことを特徴とする半導体スイッチ素子を用いた内部放電回路。
- 請求項２〜４のいずれかに記載の半導体スイッチ素子を用いた内部放電回路において、前記半導体スイッチ素子および前記二次側領域を複数具備したことを特徴とする半導体スイッチ素子を用いた内部放電回路。
- 請求項５に記載の半導体スイッチ素子を用いた内部放電回路において、前記電気エネルギー蓄積部の一方の電極と、複数の前記半導体スイッチ素子のそれぞれの制御端子との間に、前記安全性確保用抵抗をそれぞれ接続したことを特徴とする半導体スイッチ素子を用いた内部放電回路。
- 請求項６に記載の半導体スイッチ素子を用いた内部放電回路において、複数の前記半導体スイッチ素子の第一端子と、第二端子との間に、それぞれの半導体スイッチ素子の特性のばらつきを補正するための補正用抵抗をそれぞれ接続したことを特徴とする半導体スイッチ素子を用いた内部放電回路。
- 請求項５に記載の半導体スイッチ素子を用いた内部放電回路において、前記電気エネルギー蓄積部の一方の電極と、第一段目の前記半導体スイッチ素子の制御端子との間に、第一段目用の前記安全性確保用抵抗を接続し、前記半導体スイッチ素子の第二端子と、次段の前記半導体スイッチ素子の制御端子との間に、第二段目以降用の安全性確保用抵抗をそれぞれ接続したことを特徴とする半導体スイッチ素子を用いた内部放電回路。
- 請求項１〜８のいずれかに記載の半導体スイッチ素子を用いた内部放電回路において、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を前記半導体スイッチ素子として用い、前記第一端子がコレクタであり、前記第二端子がエミッタであり、前記制御端子がゲートであり、前記電気エネルギー蓄積部の一方の電極が正極であることを特徴とする半導体スイッチ素子を用いた内部放電回路。
- 請求項１〜８のいずれかに記載の半導体スイッチ素子を用いた内部放電回路において、ＫタイプＮ型ＭＯＳＦＥＴを前記半導体スイッチ素子として用い、前記第一端子がドレインであり、前記第二端子がソースであり、前記制御端子がゲートであり、前記電気エネルギー蓄積部の一方の電極が正極であることを特徴とする半導体スイッチ素子を用いた内部放電回路。
- 請求項１〜８のいずれかに記載の半導体スイッチ素子を用いた内部放電回路において、ＪタイプＰ型ＭＯＳＦＥＴを前記半導体スイッチ素子として用い、前記第一端子がドレインであり、前記第二端子がソースであり、前記制御端子がゲートであり、前記電気エネルギー蓄積部の一方の電極が負極であることを特徴とする半導体スイッチ素子を用いた内部放電回路。
- 請求項１〜１１のいずれかに記載の半導体スイッチ素子を用いた内部放電回路と、電気的刺激の波形を生成して生体（患者）への電気エネルギー出力をおこなう外部放電回路と、電気エネルギー蓄積部と、電気エネルギー蓄積部への充電を行う充電回路と、を有することを特徴とする電気的治療装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000143991A JP3796710B2 (ja) | 2000-05-16 | 2000-05-16 | 半導体スイッチ素子を用いた内部放電回路 |
| DE60136412T DE60136412D1 (de) | 2000-05-16 | 2001-05-15 | Entschärfungsschalter unter Verwendung einer Halbleiterschaltvorrichtung |
| EP01111766A EP1156571B1 (en) | 2000-05-16 | 2001-05-15 | Disarm circuit using semiconductor switch device |
| US09/854,664 US6628492B2 (en) | 2000-05-16 | 2001-05-15 | Disarm circuit using semiconductor switch device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000143991A JP3796710B2 (ja) | 2000-05-16 | 2000-05-16 | 半導体スイッチ素子を用いた内部放電回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001321452A JP2001321452A (ja) | 2001-11-20 |
| JP2001321452A5 JP2001321452A5 (ja) | 2005-10-20 |
| JP3796710B2 true JP3796710B2 (ja) | 2006-07-12 |
Family
ID=18650728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000143991A Expired - Fee Related JP3796710B2 (ja) | 2000-05-16 | 2000-05-16 | 半導体スイッチ素子を用いた内部放電回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6628492B2 (ja) |
| EP (1) | EP1156571B1 (ja) |
| JP (1) | JP3796710B2 (ja) |
| DE (1) | DE60136412D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1542503B1 (en) | 2003-12-11 | 2011-08-24 | Sony Deutschland GmbH | Dynamic sweet spot tracking |
| US8140165B2 (en) | 2005-01-28 | 2012-03-20 | Encore Medical Asset Corporation | Independent protection system for an electrical muscle stimulation apparatus and method of using same |
| WO2006113801A2 (en) | 2005-04-19 | 2006-10-26 | Compex Technologies, Inc. | Electrical stimulation device and method for therapeutic treatment and pain management |
| US8620438B1 (en) | 2007-02-13 | 2013-12-31 | Encore Medical Asset Corporation | Method and apparatus for applying neuromuscular electrical stimulation |
| JP2010279225A (ja) * | 2009-06-01 | 2010-12-09 | Shindengen Electric Mfg Co Ltd | スイッチ素子の制御手段 |
| US9307592B2 (en) * | 2014-06-20 | 2016-04-05 | Optromax Electronics Co., Ltd | Constant current driving device |
| KR102079749B1 (ko) * | 2016-04-27 | 2020-02-20 | 주식회사메디아나 | 심장 제세동용 고전압 충전 시간 절감을 위한 제어 방법 및 이를 적용한 장치 |
| KR101872882B1 (ko) * | 2017-03-24 | 2018-06-29 | 건국대학교 글로컬산학협력단 | 구동전류 절감을 위한 방전회로를 포함하는 제세동기 및 이의 구동방법 |
| KR101940112B1 (ko) * | 2017-03-24 | 2019-01-18 | 건국대학교 글로컬산학협력단 | 충전전압의 조절이 가능한 방전회로를 포함하는 제세동기 및 이의 구동방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4535275A (en) * | 1981-12-23 | 1985-08-13 | Papst-Motoren Gmbh & Co., Kg | Brushless D-C motor system with improved commutation circuit |
| US5023542A (en) * | 1989-08-03 | 1991-06-11 | The United States Of America As Represented By The Secretary Of The Navy | Current limiting arrangement in a power converter |
| US5645572A (en) * | 1996-03-12 | 1997-07-08 | Angeion Corporation | Implantable cardioverter defibrillator with slew rate limiting |
| US5698973A (en) * | 1996-07-31 | 1997-12-16 | Data General Corporation | Soft-start switch with voltage regulation and current limiting |
| US6104584A (en) * | 1999-02-18 | 2000-08-15 | Lucent Technologies, Inc. | Voltage feedback inrush current limit circuit having increased tolerance for component value variation |
| US6166530A (en) * | 2000-02-11 | 2000-12-26 | Advanced Analogic Technologies, Inc. | Current-Limited switch with fast transient response |
| US6498466B1 (en) * | 2000-05-23 | 2002-12-24 | Linear Technology Corp. | Cancellation of slope compensation effect on current limit |
-
2000
- 2000-05-16 JP JP2000143991A patent/JP3796710B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-15 US US09/854,664 patent/US6628492B2/en not_active Expired - Lifetime
- 2001-05-15 EP EP01111766A patent/EP1156571B1/en not_active Expired - Lifetime
- 2001-05-15 DE DE60136412T patent/DE60136412D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1156571B1 (en) | 2008-11-05 |
| EP1156571A2 (en) | 2001-11-21 |
| DE60136412D1 (de) | 2008-12-18 |
| EP1156571A3 (en) | 2003-12-10 |
| US6628492B2 (en) | 2003-09-30 |
| JP2001321452A (ja) | 2001-11-20 |
| US20010043451A1 (en) | 2001-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5470341A (en) | High voltage switch drive for implantable cardioverter/defibrillator | |
| US6175765B1 (en) | H-bridge circuit for generating a high-energy biphasic waveform in an external defibrillator | |
| US6522920B2 (en) | System and method of protecting transformer-driven switches from external magnetic fields | |
| US5824017A (en) | H-bridge circuit for generating a high-energy biphasic waveform in an external defibrillator | |
| US6208896B1 (en) | Method and apparatus for providing variable defibrillation waveforms using switch-mode amplification | |
| US5833710A (en) | Protection circuit for implantable electronic device | |
| US6963773B2 (en) | H-bridge circuit for generating a high-energy biphasic waveform in an external defibrillator using single SCR and IGBT switches in an integrated package | |
| US4800883A (en) | Apparatus for generating multiphasic defibrillation pulse waveform | |
| US8467872B2 (en) | Fault-tolerant high voltage delivery in an implantable medical device | |
| US20010027330A1 (en) | Circuit for performing external pacing and biphasic defibrillation | |
| JPH0651067B2 (ja) | 患者に植え込み可能な装置用の保護装置 | |
| US6968230B2 (en) | H-bridge circuit for generating a high-energy biphasic and external pacing waveform in an external defibrillator | |
| US5620465A (en) | External defibrillator for producing and testing biphasic waveforms | |
| WO1997022382A1 (en) | Optically controlled high-voltage switch for an implantable defibrillator | |
| JP3796710B2 (ja) | 半導体スイッチ素子を用いた内部放電回路 | |
| US6104953A (en) | Method and apparatus for delivering defibrillation and pacing energy from a single power source | |
| US5909138A (en) | Fast isolated IGBT driver for high voltage switching circuitry | |
| US5674266A (en) | Biphasic defibrillation isolation circuit and method | |
| US6947793B2 (en) | Electrotherapy apparatus and its electric energy delivering method | |
| US20040044371A1 (en) | Defibrillator with H-bridge output circuit referenced to common ground | |
| EP1981591B1 (en) | Energy efficient defibrillation current limiter | |
| US5836972A (en) | Parallel charging of mixed capacitors | |
| US20130241628A1 (en) | Methods and systems for implementing an scr topology in a high voltage switching circuit | |
| CN109966644B (zh) | 除颤器用放电保护电路、除颤器放电系统和除颤器 | |
| JPH0392178A (ja) | 埋込み形心臓治療装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050622 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050622 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20051125 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20051221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060111 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060306 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060306 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060329 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060406 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3796710 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |