JP2001321452A - 半導体スイッチ素子を用いた内部放電回路 - Google Patents
半導体スイッチ素子を用いた内部放電回路Info
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- A61N1/32—Applying electric currents by contact electrodes alternating or intermittent currents
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Abstract
(57)【要約】
【課題】 何らかの原因で半導体スイッチの制御が不可
能な状態に陥った場合においても、内部放電できること
により、電気的治療装置の安全性を確保できる半導体ス
イッチ素子を用いた内部放電回路を提供する。 【解決手段】 内部放電回路１４７は、トランス１０３
と、その一次側領域１０１と、二次側領域１０２と、内
部放電抵抗１４１、半導体スイッチ素子１３３から構成
され、二次側領域１０２は、蓄積された電気エネルギー
により、自動的に半導体スイッチ素子１３３を導通状態
にするための安全性確保用抵抗１４０が、電気エネルギ
ー蓄積部１４２の正極と、半導体スイッチ素子１３３の
ゲートとの間に接続されたことを特徴とする。
能な状態に陥った場合においても、内部放電できること
により、電気的治療装置の安全性を確保できる半導体ス
イッチ素子を用いた内部放電回路を提供する。 【解決手段】 内部放電回路１４７は、トランス１０３
と、その一次側領域１０１と、二次側領域１０２と、内
部放電抵抗１４１、半導体スイッチ素子１３３から構成
され、二次側領域１０２は、蓄積された電気エネルギー
により、自動的に半導体スイッチ素子１３３を導通状態
にするための安全性確保用抵抗１４０が、電気エネルギ
ー蓄積部１４２の正極と、半導体スイッチ素子１３３の
ゲートとの間に接続されたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体スイッチ素
子を用いた内部放電回路に関し、特に、除細動を目的と
した電気的治療装置に使用される半導体スイッチ素子を
用いた内部放電回路に関する。
子を用いた内部放電回路に関し、特に、除細動を目的と
した電気的治療装置に使用される半導体スイッチ素子を
用いた内部放電回路に関する。
【０００２】
【従来の技術】心臓疾患の患者において、心臓に発生す
る不整脈、特に心室細動は、患者を突然死に至らしめ
る。この細動を除去するために、患者の心臓に電気パル
スによるショックを与え、細動を除去する電気的治療装
置（除細動器とも云う）が一般的に用いられている。こ
のような電気的治療装置は、高電圧の電気パルスを発生
させる電気エネルギー蓄積部（コンデンサ等）を備えて
いる。そして、電気的治療装置の使用後に、装置内部
（電気エネルギー蓄積部）に残った高電圧の電気エネル
ギーを強制的に放電して、安全性を確保する方法が考え
られてきた。その１つの方法として、半導体スイッチ素
子を用いた内部放電回路を備えるという方法がある。
る不整脈、特に心室細動は、患者を突然死に至らしめ
る。この細動を除去するために、患者の心臓に電気パル
スによるショックを与え、細動を除去する電気的治療装
置（除細動器とも云う）が一般的に用いられている。こ
のような電気的治療装置は、高電圧の電気パルスを発生
させる電気エネルギー蓄積部（コンデンサ等）を備えて
いる。そして、電気的治療装置の使用後に、装置内部
（電気エネルギー蓄積部）に残った高電圧の電気エネル
ギーを強制的に放電して、安全性を確保する方法が考え
られてきた。その１つの方法として、半導体スイッチ素
子を用いた内部放電回路を備えるという方法がある。
【０００３】以下、従来の電気的治療装置における半導
体スイッチを用いた内部放電回路による放電方法につい
て、図を用いて説明する。
体スイッチを用いた内部放電回路による放電方法につい
て、図を用いて説明する。
【０００４】図７は、従来の電気的治療装置における半
導体スイッチを用いた内部放電回路による内部放電方法
を説明するための概略図である。図７において、半導体
スイッチ２０１は、マイクロプロセッサ２０２からの制
御信号２０６により制御された半導体スイッチ駆動部２
０３により、導通または遮断動作が制御される。そし
て、高電圧の電気エネルギーを蓄積するための電気エネ
ルギー蓄積部（コンデンサ）２０４と半導体スイッチ２
０１の間に、内部放電抵抗２０５が挿入されており、半
導体スイッチ２０１を導通状態にすることにより、内部
放電抵抗２０５を介して、接地端子２０８へ電流が流れ
て電気エネルギーが内部放電される。
導体スイッチを用いた内部放電回路による内部放電方法
を説明するための概略図である。図７において、半導体
スイッチ２０１は、マイクロプロセッサ２０２からの制
御信号２０６により制御された半導体スイッチ駆動部２
０３により、導通または遮断動作が制御される。そし
て、高電圧の電気エネルギーを蓄積するための電気エネ
ルギー蓄積部（コンデンサ）２０４と半導体スイッチ２
０１の間に、内部放電抵抗２０５が挿入されており、半
導体スイッチ２０１を導通状態にすることにより、内部
放電抵抗２０５を介して、接地端子２０８へ電流が流れ
て電気エネルギーが内部放電される。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
電気的治療装置における半導体スイッチを用いた内部放
電回路内部による放電方法は、以下のような問題点を生
ずる。上述の半導体スイッチ２０１の制御は、マイクロ
プロセッサ２０２からの制御信号により制御された半導
体スイッチ駆動部２０３によって行われており、このた
め、予期しない電源の遮断（バッテリはずれ等）や、何
らかの装置の異常（制御回路の単一故障等）によって半
導体スイッチ２０１の制御が不可能になると、半導体ス
イッチ２０１は遮断状態となり、電気エネルギー蓄積部
２０４に蓄積されたエネルギーは内部放電されない。よ
って、従来の電気的治療装置における半導体スイッチを
用いた内部放電回路による内部放電方法では、何らかの
原因でスイッチの制御が不可能な状態に陥った場合、高
電圧の電気エネルギーが放電されないまま残り、電気的
治療装置を操作や修理をする際に、操作者や修理者が感
電してしまう可能性があるという安全性に対する問題点
があった。
電気的治療装置における半導体スイッチを用いた内部放
電回路内部による放電方法は、以下のような問題点を生
ずる。上述の半導体スイッチ２０１の制御は、マイクロ
プロセッサ２０２からの制御信号により制御された半導
体スイッチ駆動部２０３によって行われており、このた
め、予期しない電源の遮断（バッテリはずれ等）や、何
らかの装置の異常（制御回路の単一故障等）によって半
導体スイッチ２０１の制御が不可能になると、半導体ス
イッチ２０１は遮断状態となり、電気エネルギー蓄積部
２０４に蓄積されたエネルギーは内部放電されない。よ
って、従来の電気的治療装置における半導体スイッチを
用いた内部放電回路による内部放電方法では、何らかの
原因でスイッチの制御が不可能な状態に陥った場合、高
電圧の電気エネルギーが放電されないまま残り、電気的
治療装置を操作や修理をする際に、操作者や修理者が感
電してしまう可能性があるという安全性に対する問題点
があった。
【０００６】本発明は、前記従来の技術の問題点に鑑み
てなされたものであって、電気的治療装置において、何
らかの原因で半導体スイッチの制御が不可能な状態に陥
った場合においても、内部放電できることにより、電気
的治療装置の安全性を確保できる半導体スイッチ素子を
用いた内部放電回路を提供することを目的とする。
てなされたものであって、電気的治療装置において、何
らかの原因で半導体スイッチの制御が不可能な状態に陥
った場合においても、内部放電できることにより、電気
的治療装置の安全性を確保できる半導体スイッチ素子を
用いた内部放電回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の半導体スイッチ素子を用いた内部放
電回路は、制御回路からの制御信号で半導体スイッチ素
子を導通状態にすることにより、電気エネルギー蓄積部
に蓄積された電気エネルギーを、前記電気エネルギー蓄
積部の一方の電極と、前記半導体スイッチ素子の第一端
子との間に具備した内部放電抵抗により放電する半導体
スイッチ素子を用いた内部放電回路において、前記電気
エネルギー蓄積部の一方の電極と、前記半導体スイッチ
素子の制御端子との間に、前記電気エネルギー蓄積部の
一方の電極から、電流を制限して前記半導体スイッチ素
子の制御端子へ伝達する安全性確保用抵抗を具備したこ
とで、電気エネルギー蓄積部の内部放電を行う際に、何
らかの原因で半導体スイッチの制御が不可能な状態に陥
った場合において、蓄積された電気エネルギーが、自動
的に半導体スイッチ素子を導通状態にすることにより、
電気エネルギー蓄積部に蓄積された電気エネルギーを内
部放電抵抗により放電する。
に、請求項１記載の半導体スイッチ素子を用いた内部放
電回路は、制御回路からの制御信号で半導体スイッチ素
子を導通状態にすることにより、電気エネルギー蓄積部
に蓄積された電気エネルギーを、前記電気エネルギー蓄
積部の一方の電極と、前記半導体スイッチ素子の第一端
子との間に具備した内部放電抵抗により放電する半導体
スイッチ素子を用いた内部放電回路において、前記電気
エネルギー蓄積部の一方の電極と、前記半導体スイッチ
素子の制御端子との間に、前記電気エネルギー蓄積部の
一方の電極から、電流を制限して前記半導体スイッチ素
子の制御端子へ伝達する安全性確保用抵抗を具備したこ
とで、電気エネルギー蓄積部の内部放電を行う際に、何
らかの原因で半導体スイッチの制御が不可能な状態に陥
った場合において、蓄積された電気エネルギーが、自動
的に半導体スイッチ素子を導通状態にすることにより、
電気エネルギー蓄積部に蓄積された電気エネルギーを内
部放電抵抗により放電する。
【０００８】請求項２記載の半導体スイッチ素子を用い
た内部放電回路は、少なくともトランスを具備し、前記
トランスの一次側に、半導体スイッチ素子を制御するた
めの制御信号により、前記トランスの一次側電流を制御
する一次側領域を具備し、前記トランスの二次側に、半
導体スイッチ素子を直接駆動する二次側領域を具備し、
前記一次側領域は、制御信号を入力し、半導体スイッチ
素子を制御するための電力を、前記二次側領域に伝達
し、前記トランスの一次巻線を流れる電流が遮断された
ときに発生する逆起電力を抑制するように構成されたこ
とで、トランスを流れる電流が遮断されたときに発生す
る逆起電力を抑制する。
た内部放電回路は、少なくともトランスを具備し、前記
トランスの一次側に、半導体スイッチ素子を制御するた
めの制御信号により、前記トランスの一次側電流を制御
する一次側領域を具備し、前記トランスの二次側に、半
導体スイッチ素子を直接駆動する二次側領域を具備し、
前記一次側領域は、制御信号を入力し、半導体スイッチ
素子を制御するための電力を、前記二次側領域に伝達
し、前記トランスの一次巻線を流れる電流が遮断された
ときに発生する逆起電力を抑制するように構成されたこ
とで、トランスを流れる電流が遮断されたときに発生す
る逆起電力を抑制する。
【０００９】請求項３記載の半導体スイッチ素子を用い
た内部放電回路における、前記二次側領域は、前記一次
側領域から供給された電力を受け、前記半導体スイッチ
素子を制御するための電力を前記半導体スイッチに伝達
し、前記トランスの一次巻線を流れる電流が遮断された
ときに発生する逆起電力によって生ずる電圧を遮断し、
前記安全性確保用抵抗に比べてインピーダンスが低くな
るように構成されたことで、電気エネルギー蓄積部に電
気エネルギーが蓄積された状態においても、制御信号に
よる半導体スイッチ素子の制御が優先して行われる。
た内部放電回路における、前記二次側領域は、前記一次
側領域から供給された電力を受け、前記半導体スイッチ
素子を制御するための電力を前記半導体スイッチに伝達
し、前記トランスの一次巻線を流れる電流が遮断された
ときに発生する逆起電力によって生ずる電圧を遮断し、
前記安全性確保用抵抗に比べてインピーダンスが低くな
るように構成されたことで、電気エネルギー蓄積部に電
気エネルギーが蓄積された状態においても、制御信号に
よる半導体スイッチ素子の制御が優先して行われる。
【００１０】請求項４記載の半導体スイッチ素子を用い
た内部放電回路における、前記二次側領域は、前記トラ
ンスの二次巻き線の一端の端子が、第一の定電圧ツェナ
ーダイオードのアノードに接続され、前記第一の定電圧
ツェナーダイオードと互いにカソード同士が向かい合わ
せで接続された第二の定電圧ツェナーダイオードのアノ
ードが抵抗を介して、前記半導体スイッチ素子の制御端
子に接続され、前記トランスの二次巻き線の他端の端子
が、前記半導体スイッチ素子の第二端子に接続され、前
記第二の定電圧ツェナーダイオードのアノードと、前記
半導体スイッチ素子の第二端子との間に、コンデンサが
接続されたことで、一次側領域から供給された電力を受
け、制御するための電力を半導体スイッチ素子に伝達す
る。
た内部放電回路における、前記二次側領域は、前記トラ
ンスの二次巻き線の一端の端子が、第一の定電圧ツェナ
ーダイオードのアノードに接続され、前記第一の定電圧
ツェナーダイオードと互いにカソード同士が向かい合わ
せで接続された第二の定電圧ツェナーダイオードのアノ
ードが抵抗を介して、前記半導体スイッチ素子の制御端
子に接続され、前記トランスの二次巻き線の他端の端子
が、前記半導体スイッチ素子の第二端子に接続され、前
記第二の定電圧ツェナーダイオードのアノードと、前記
半導体スイッチ素子の第二端子との間に、コンデンサが
接続されたことで、一次側領域から供給された電力を受
け、制御するための電力を半導体スイッチ素子に伝達す
る。
【００１１】請求項５記載の半導体スイッチ素子を用い
た内部放電回路は、前記半導体スイッチ素子および前記
二次側領域を複数具備したことで、高電圧印加に対する
耐圧が、各段のスイッチ素子自体の耐圧を加算した値と
なる。
た内部放電回路は、前記半導体スイッチ素子および前記
二次側領域を複数具備したことで、高電圧印加に対する
耐圧が、各段のスイッチ素子自体の耐圧を加算した値と
なる。
【００１２】請求項６記載の半導体スイッチ素子を用い
た内部放電回路は、前記電気エネルギー蓄積部の一方の
電極と、複数の前記半導体スイッチ素子のそれぞれの制
御端子との間に、前記安全性確保用抵抗をそれぞれ接続
したことで、高電圧印加に対する耐圧が、各段のスイッ
チ素子自体の耐圧を加算した値となる。
た内部放電回路は、前記電気エネルギー蓄積部の一方の
電極と、複数の前記半導体スイッチ素子のそれぞれの制
御端子との間に、前記安全性確保用抵抗をそれぞれ接続
したことで、高電圧印加に対する耐圧が、各段のスイッ
チ素子自体の耐圧を加算した値となる。
【００１３】請求項７記載の半導体スイッチ素子を用い
た内部放電回路は、複数の前記半導体スイッチ素子の第
一端子と、第二端子との間に、それぞれの半導体スイッ
チ素子の特性のばらつきを補正するための補正用抵抗を
それぞれ接続したことで、印加される高電圧を各半導体
スイッチ素子に均等に分散させることができる。
た内部放電回路は、複数の前記半導体スイッチ素子の第
一端子と、第二端子との間に、それぞれの半導体スイッ
チ素子の特性のばらつきを補正するための補正用抵抗を
それぞれ接続したことで、印加される高電圧を各半導体
スイッチ素子に均等に分散させることができる。
【００１４】請求項８記載の半導体スイッチ素子を用い
た内部放電回路は、前記電気エネルギー蓄積部の一方の
電極と、第一段目の前記半導体スイッチ素子の制御端子
との間に、第一段目用の前記安全性確保用抵抗を接続
し、前記半導体スイッチ素子の第二端子と、次段の前記
半導体スイッチ素子の制御端子との間に、第二段目以降
用の安全性確保用抵抗をそれぞれ接続したことで、高電
圧印加に対する耐圧が各段のスイッチ素子自体の耐圧を
加算した値となり、かつ印加される高電圧を各半導体ス
イッチ素子に均等に分散させることができ、各安全性確
保用抵抗の耐圧を分散させることができる。
た内部放電回路は、前記電気エネルギー蓄積部の一方の
電極と、第一段目の前記半導体スイッチ素子の制御端子
との間に、第一段目用の前記安全性確保用抵抗を接続
し、前記半導体スイッチ素子の第二端子と、次段の前記
半導体スイッチ素子の制御端子との間に、第二段目以降
用の安全性確保用抵抗をそれぞれ接続したことで、高電
圧印加に対する耐圧が各段のスイッチ素子自体の耐圧を
加算した値となり、かつ印加される高電圧を各半導体ス
イッチ素子に均等に分散させることができ、各安全性確
保用抵抗の耐圧を分散させることができる。
【００１５】請求項９記載の半導体スイッチ素子を用い
た内部放電回路は、絶縁ゲート型バイポーラトランジス
タ（ＩＧＢＴ）を前記半導体スイッチ素子として用い、
前記第一端子がコレクタであり、前記第二端子がエミッ
タであり、前記制御端子がゲートであり、前記電気エネ
ルギー蓄積部の一方の電極が正極であることで、バイポ
ーラトランジスタの高耐圧特性、パワーＭＯＳＦＥＴの
高速スイッチング特性を併せ持つ素子（ＩＧＢＴ）を使
用することができる。
た内部放電回路は、絶縁ゲート型バイポーラトランジス
タ（ＩＧＢＴ）を前記半導体スイッチ素子として用い、
前記第一端子がコレクタであり、前記第二端子がエミッ
タであり、前記制御端子がゲートであり、前記電気エネ
ルギー蓄積部の一方の電極が正極であることで、バイポ
ーラトランジスタの高耐圧特性、パワーＭＯＳＦＥＴの
高速スイッチング特性を併せ持つ素子（ＩＧＢＴ）を使
用することができる。
【００１６】請求項１０記載の半導体スイッチ素子を用
いた内部放電回路は、ＫタイプＮ型ＭＯＳＦＥＴを前記
半導体スイッチ素子として用い、前記第一端子がドレイ
ンであり、前記第二端子がソースであり、前記制御端子
がゲートであり、前記電気エネルギー蓄積部の一方の電
極が正極であることで、ＫタイプＮ型ＭＯＳＦＥＴを半
導体スイッチ素子として使用することができる。
いた内部放電回路は、ＫタイプＮ型ＭＯＳＦＥＴを前記
半導体スイッチ素子として用い、前記第一端子がドレイ
ンであり、前記第二端子がソースであり、前記制御端子
がゲートであり、前記電気エネルギー蓄積部の一方の電
極が正極であることで、ＫタイプＮ型ＭＯＳＦＥＴを半
導体スイッチ素子として使用することができる。
【００１７】請求項１１記載の半導体スイッチ素子を用
いた内部放電回路は、ＪタイプＰ型ＭＯＳＦＥＴを前記
半導体スイッチ素子として用い、前記第一端子がドレイ
ンであり、前記第二端子がソースであり、前記制御端子
がゲートであり、前記電気エネルギー蓄積部の一方の電
極が負極であることで、ＪタイプＰ型ＭＯＳＦＥＴを半
導体スイッチ素子として使用することができる。
いた内部放電回路は、ＪタイプＰ型ＭＯＳＦＥＴを前記
半導体スイッチ素子として用い、前記第一端子がドレイ
ンであり、前記第二端子がソースであり、前記制御端子
がゲートであり、前記電気エネルギー蓄積部の一方の電
極が負極であることで、ＪタイプＰ型ＭＯＳＦＥＴを半
導体スイッチ素子として使用することができる。
【００１８】請求項１２記載の電気的治療装置は、請求
項１〜１１のいずれかに記載の半導体スイッチ素子を用
いた内部放電回路と、電気的刺激の波形を生成して生体
（患者）への電気エネルギー出力をおこなう外部放電回
路と、電気エネルギー蓄積部と、電気エネルギー蓄積部
への充電を行う充電回路と、を有することで、電気エネ
ルギー蓄積部の内部放電を行う際に、何らかの原因で半
導体スイッチの制御が不可能な状態に陥った場合におい
ても、内部放電できることにより、電気的治療装置の安
全性を確保できる。
項１〜１１のいずれかに記載の半導体スイッチ素子を用
いた内部放電回路と、電気的刺激の波形を生成して生体
（患者）への電気エネルギー出力をおこなう外部放電回
路と、電気エネルギー蓄積部と、電気エネルギー蓄積部
への充電を行う充電回路と、を有することで、電気エネ
ルギー蓄積部の内部放電を行う際に、何らかの原因で半
導体スイッチの制御が不可能な状態に陥った場合におい
ても、内部放電できることにより、電気的治療装置の安
全性を確保できる。
【００１９】
【発明の実施の形態】以下に、本発明に係る半導体スイ
ッチ素子を用いた内部放電回路の実施の形態について、
図面を参照しながら詳細に説明する。図１は、本発明に
係る半導体スイッチ素子を用いた内部放電回路を含む、
電気的治療装置の放電回路の構成を説明するための回路
図である。図２は、本実施の形態の係る半導体スイッチ
素子を用いた内部放電回路の各動作におけるタイミング
図である。
ッチ素子を用いた内部放電回路の実施の形態について、
図面を参照しながら詳細に説明する。図１は、本発明に
係る半導体スイッチ素子を用いた内部放電回路を含む、
電気的治療装置の放電回路の構成を説明するための回路
図である。図２は、本実施の形態の係る半導体スイッチ
素子を用いた内部放電回路の各動作におけるタイミング
図である。
【００２０】図１において、本実施の形態の電気的治療
装置の構成は、電気エネルギー蓄積部１４２と、その充
電回路１４５と、電気エネルギー蓄積部１４２への充電
時および充電完了状態での充電回路への電流の逆流を防
止するダイオード１４３、１４４、生体（患者）へ電気
パルスを与えるための外部放電回路１４６、内部に残っ
た高電圧の電気エネルギーを強制的に放電して装置の安
全性を確保するための半導体スイッチ素子を用いた内部
放電回路１４７を有する。本実施の形態の半導体スイッ
チ素子を用いた内部放電回路１４７は、トランス１０３
と、その一次側領域１０１と、二次側領域１０２と、半
導体スイッチ素子１３３から構成され、電気エネルギー
蓄積部の一方の電極（正極）と、半導体スイッチ素子の
第一端子（コレクタ）との間に接続された内部放電抵抗
１４１を具備している。そして、この二次側領域１０２
は、蓄積された電気エネルギーにより、自動的に半導体
スイッチ素子１３３を導通状態にするための安全性確保
用抵抗１４０が、電気エネルギー蓄積部１４２の一方の
電極（正極）と、半導体スイッチ素子１３３の制御端子
（ゲート）との間に接続されたことを特徴としている。
装置の構成は、電気エネルギー蓄積部１４２と、その充
電回路１４５と、電気エネルギー蓄積部１４２への充電
時および充電完了状態での充電回路への電流の逆流を防
止するダイオード１４３、１４４、生体（患者）へ電気
パルスを与えるための外部放電回路１４６、内部に残っ
た高電圧の電気エネルギーを強制的に放電して装置の安
全性を確保するための半導体スイッチ素子を用いた内部
放電回路１４７を有する。本実施の形態の半導体スイッ
チ素子を用いた内部放電回路１４７は、トランス１０３
と、その一次側領域１０１と、二次側領域１０２と、半
導体スイッチ素子１３３から構成され、電気エネルギー
蓄積部の一方の電極（正極）と、半導体スイッチ素子の
第一端子（コレクタ）との間に接続された内部放電抵抗
１４１を具備している。そして、この二次側領域１０２
は、蓄積された電気エネルギーにより、自動的に半導体
スイッチ素子１３３を導通状態にするための安全性確保
用抵抗１４０が、電気エネルギー蓄積部１４２の一方の
電極（正極）と、半導体スイッチ素子１３３の制御端子
（ゲート）との間に接続されたことを特徴としている。
【００２１】次に、内部放電回路１４７の詳細な構成を
説明する。一次側領域１０１は、以下に述べるように構
成されている。制御信号入力端子ＰＬは、並列接続され
た抵抗１０５とコンデンサ１０４とを介して、ＮＰＮバ
イポーラトランジスタ１０８のベースに接続され、ＮＰ
Ｎバイポーラトランジスタ１０８のベースとエミッタ
は、抵抗１０６を介して接続されかつ接地端子ＧＮＤに
接続されている。また、ＮＰＮバイポーラトランジスタ
１０８のコレクタは、抵抗１０７を介して、ＪタイプＰ
型ＭＯＳＦＥＴ１１０のゲートに接続され、ＪタイプＰ
型ＭＯＳＦＥＴ１１０のゲートとソースは、抵抗１０９
を介して接続されかつソースは電源端子ＶＤＤに接続さ
れている。また、ＪタイプＰ型ＭＯＳＦＥＴ１１０のド
レインは、ダイオード１１１のアノードに接続され、ダ
イオード１１１のカソードは、ＫタイプＮ型ＭＯＳＦＥ
Ｔ１１４のドレイン及びトランス１０３の一次巻き線の
端子１２７ａに接続されている。また、ＫタイプＮ型Ｍ
ＯＳＦＥＴ１１４のゲートとソースは、抵抗１１３を介
して接続されかつソースは接地端子ＧＮＤに接続されて
いる。また、制御信号入力端子Ｎは、このＫタイプＮ型
ＭＯＳＦＥＴ１１４のゲートに抵抗１１２を介して接続
されている。また、制御信号入力端子ＮＬは、並列接続
された抵抗１１７とコンデンサ１１６とを介して、ＮＰ
Ｎバイポーラトランジスタ１２０のベースに接続され、
ＮＰＮバイポーラトランジスタ１２０のベースとエミッ
タは、抵抗１１８を介して接続されかつエミッタは接地
端子ＧＮＤに接続されている。また、ＮＰＮバイポーラ
トランジスタ１２０のコレクタは、抵抗１１９を介し
て、ＪタイプＰ型ＭＯＳＦＥＴ１２２のゲートに接続さ
れ、このＪタイプＰ型ＭＯＳＦＥＴ１２２のゲートとソ
ースは、抵抗１２１を介して接続されかつソースは電源
端子ＶＤＤに接続されている。また、ＪタイプＰ型ＭＯ
ＳＦＥＴ１２２のドレインは、ダイオード１２３のアノ
ードに接続され、ダイオード１２３のカソードは、Ｋタ
イプＮ型ＭＯＳＦＥＴ１２６のドレイン及びトランス１
０３の一次巻き線の端子１２７ｄに接続されている。ま
た、ＫタイプＮ型ＭＯＳＦＥＴ１２６のゲートとソース
は、抵抗１２５を介して接続されかつソースは接地端子
ＧＮＤに接続されている。また、制御信号入力端子Ｐ
は、このＫタイプＮ型ＭＯＳＦＥＴ１２６のゲートに抵
抗１２４を介して接続されている。また、トランス１０
３の一次巻き線の端子１２７ｂ、１２７ｃは、センター
タップ１３５に接続され、さらにセンタータップ１３５
は電源端子ＶＤＤに接続されかつコンデンサ１１５を介
して接地端子ＧＮＤに接続されている。
説明する。一次側領域１０１は、以下に述べるように構
成されている。制御信号入力端子ＰＬは、並列接続され
た抵抗１０５とコンデンサ１０４とを介して、ＮＰＮバ
イポーラトランジスタ１０８のベースに接続され、ＮＰ
Ｎバイポーラトランジスタ１０８のベースとエミッタ
は、抵抗１０６を介して接続されかつ接地端子ＧＮＤに
接続されている。また、ＮＰＮバイポーラトランジスタ
１０８のコレクタは、抵抗１０７を介して、ＪタイプＰ
型ＭＯＳＦＥＴ１１０のゲートに接続され、ＪタイプＰ
型ＭＯＳＦＥＴ１１０のゲートとソースは、抵抗１０９
を介して接続されかつソースは電源端子ＶＤＤに接続さ
れている。また、ＪタイプＰ型ＭＯＳＦＥＴ１１０のド
レインは、ダイオード１１１のアノードに接続され、ダ
イオード１１１のカソードは、ＫタイプＮ型ＭＯＳＦＥ
Ｔ１１４のドレイン及びトランス１０３の一次巻き線の
端子１２７ａに接続されている。また、ＫタイプＮ型Ｍ
ＯＳＦＥＴ１１４のゲートとソースは、抵抗１１３を介
して接続されかつソースは接地端子ＧＮＤに接続されて
いる。また、制御信号入力端子Ｎは、このＫタイプＮ型
ＭＯＳＦＥＴ１１４のゲートに抵抗１１２を介して接続
されている。また、制御信号入力端子ＮＬは、並列接続
された抵抗１１７とコンデンサ１１６とを介して、ＮＰ
Ｎバイポーラトランジスタ１２０のベースに接続され、
ＮＰＮバイポーラトランジスタ１２０のベースとエミッ
タは、抵抗１１８を介して接続されかつエミッタは接地
端子ＧＮＤに接続されている。また、ＮＰＮバイポーラ
トランジスタ１２０のコレクタは、抵抗１１９を介し
て、ＪタイプＰ型ＭＯＳＦＥＴ１２２のゲートに接続さ
れ、このＪタイプＰ型ＭＯＳＦＥＴ１２２のゲートとソ
ースは、抵抗１２１を介して接続されかつソースは電源
端子ＶＤＤに接続されている。また、ＪタイプＰ型ＭＯ
ＳＦＥＴ１２２のドレインは、ダイオード１２３のアノ
ードに接続され、ダイオード１２３のカソードは、Ｋタ
イプＮ型ＭＯＳＦＥＴ１２６のドレイン及びトランス１
０３の一次巻き線の端子１２７ｄに接続されている。ま
た、ＫタイプＮ型ＭＯＳＦＥＴ１２６のゲートとソース
は、抵抗１２５を介して接続されかつソースは接地端子
ＧＮＤに接続されている。また、制御信号入力端子Ｐ
は、このＫタイプＮ型ＭＯＳＦＥＴ１２６のゲートに抵
抗１２４を介して接続されている。また、トランス１０
３の一次巻き線の端子１２７ｂ、１２７ｃは、センター
タップ１３５に接続され、さらにセンタータップ１３５
は電源端子ＶＤＤに接続されかつコンデンサ１１５を介
して接地端子ＧＮＤに接続されている。
【００２２】二次側領域１０２は、以下に述べるように
構成されている。二次側領域１０２は、トランス１０３
の二次巻き線の一端の端子１２７ｅに、（第一の）定電
圧ツェナーダイオード１２８のアノードに接続され、互
いにカソード同士が向かい合わせで接続された（第二
の）定電圧ツェナーダイオード１２９のアノードが、抵
抗１３２を介して、半導体スイッチ素子１３３の制御端
子（ゲート）に接続され、二次巻き線の他端の端子１２
７ｆが半導体スイッチ素子１３３の第二端子（エミッ
タ）に接続され、（第二の）定電圧ツェナーダイオード
１２９のアノードと、半導体スイッチ素子１３３の第二
端子（エミッタ）との間に、コンデンサ１３１が、接続
されている。さらに、電気エネルギー蓄積部１４２の正
極と、半導体スイッチ素子１３３のゲートとの間に、安
全性確保用抵抗１４０が接続されている。
構成されている。二次側領域１０２は、トランス１０３
の二次巻き線の一端の端子１２７ｅに、（第一の）定電
圧ツェナーダイオード１２８のアノードに接続され、互
いにカソード同士が向かい合わせで接続された（第二
の）定電圧ツェナーダイオード１２９のアノードが、抵
抗１３２を介して、半導体スイッチ素子１３３の制御端
子（ゲート）に接続され、二次巻き線の他端の端子１２
７ｆが半導体スイッチ素子１３３の第二端子（エミッ
タ）に接続され、（第二の）定電圧ツェナーダイオード
１２９のアノードと、半導体スイッチ素子１３３の第二
端子（エミッタ）との間に、コンデンサ１３１が、接続
されている。さらに、電気エネルギー蓄積部１４２の正
極と、半導体スイッチ素子１３３のゲートとの間に、安
全性確保用抵抗１４０が接続されている。
【００２３】次に、各領域・回路の機能の説明を以下に
記す。内部放電回路の一次側領域１０１は、制御信号を
入力し、半導体スイッチ素子１３３を制御するための電
力を内部放電回路の二次側領域１０２に伝達する。さら
に、トランス１０３の一次巻線を流れる電流が遮断され
たときに発生する逆起電力を抑制する。
記す。内部放電回路の一次側領域１０１は、制御信号を
入力し、半導体スイッチ素子１３３を制御するための電
力を内部放電回路の二次側領域１０２に伝達する。さら
に、トランス１０３の一次巻線を流れる電流が遮断され
たときに発生する逆起電力を抑制する。
【００２４】内部放電回路の二次側領域１０２は、内部
放電回路一次側領域１０１から供給された電力を受け、
制御するための電力を半導体スイッチ素子１３３に伝達
する。さらに、トランス１０３の一次巻線を流れる電流
が遮断されたときに発生する逆起電力によって生ずる電
圧を遮断する。そして、一次側領域１０１から供給され
た電力を受けて、半導体スイッチ素子１３３による電流
経路の導通または遮断を行う。充電回路１４５は、ダイ
オード１４３、１４４を介して、電気エネルギー蓄積部
１４２への充電を行う。外部放電回路１４６は除細動の
波形を生成し、生体（患者）への出力を行う。
放電回路一次側領域１０１から供給された電力を受け、
制御するための電力を半導体スイッチ素子１３３に伝達
する。さらに、トランス１０３の一次巻線を流れる電流
が遮断されたときに発生する逆起電力によって生ずる電
圧を遮断する。そして、一次側領域１０１から供給され
た電力を受けて、半導体スイッチ素子１３３による電流
経路の導通または遮断を行う。充電回路１４５は、ダイ
オード１４３、１４４を介して、電気エネルギー蓄積部
１４２への充電を行う。外部放電回路１４６は除細動の
波形を生成し、生体（患者）への出力を行う。
【００２５】さらに、各回路部品の機能の説明を以下に
記す。コンデンサ１０４は、バイボーラトランジスタ１
０８のターンオン／ターンオフ時のスピードアップを図
る。抵抗１０５は、バイボーラトランジスタ１０８のベ
ース電流制限を行う。抵抗１０６は、バイボーラトラン
ジスタ１０８のベース電位をエミッタと同電位にする。
抵抗１０７は、バイボーラトランジスタ１０８のコレク
タ電流制限を行う。バイボーラトランジスタ１０８は、
ＪタイプＰ型ＭＯＳＦＥＴ１１０のオン／オフ制御を行
う。抵抗１０９は、ＪタイプＰ型ＭＯＳＦＥＴ１１０の
ゲート電位をソースと同電位にする。ＪタイプＰ型ＭＯ
ＳＦＥＴ１１０は、ＫタイプＮ型ＭＯＳＦＥＴ１２６タ
ーンオフ時の逆起電力によってトランス１０３の一次側
巻き線の端子１２７ａに発生する電圧を抑制する。ダイ
オード１１１は、ＫタイプＮ型ＭＯＳＦＥＴ１２６のタ
ーンオフ時の逆起電力によってトランス１０３の一次側
巻き線の端子１２７ａに発生する電圧を最適なレベルに
抑制する。また、ＫタイプＮ型ＭＯＳＦＥＴ１２６の導
通時にトランス１０３の端子１２７ａに発生する電源電
圧より高い電圧により、ＪタイプＰ型ＭＯＳＦＥＴ１１
０に逆向きの電流が流れるのを防ぐ。抵抗１１２は、Ｋ
タイプＮ型ＭＯＳＦＥＴ１１４のゲート電流制限を行
う。抵抗１１３は、ＫタイプＮ型ＭＯＳＦＥＴ１１４の
ゲート電位をソースと同電位にする。ＫタイプＮ型ＭＯ
ＳＦＥＴ１１４は、トランス１０３の一次巻線への電流
供給制御を行う。コンデンサ１１５は、トランス１０３
へ供給する電源電圧の平滑化を行う。コンデンサ１１６
は、バイボーラトランジスタ１２０のターンオン／ター
ンオフ時のスピードアップに寄与する。抵抗１１７は、
バイボーラトランジスタ１２０のべ一ス電流制限をおこ
なう。抵抗１１８は、バイボーラトランジスタ１２０の
ベース電位をコレクタと同電位にする。抵抗１１９は、
バイボーラトランジスタ１２０のコレクタ電流制限を行
う。バイボーラトランジスタ１２０は、ＪタイプＰ型Ｍ
ＯＳＦＥＴ１２２のオン／オフ制御を行う。抵抗１２１
は、ＪタイプＰ型ＭＯＳＦＥＴ１２２のゲート電位をソ
ースと同電位にする。ＪタイプＰ型ＭＯＳＦＥＴ１２２
は、ＫタイプＮ型ＭＯＳＦＥＴ１１４ターンオフ時の逆
起電力によってトランス１０３の一次巻き線の端子１２
７ｄに発生する電圧を抑制する。ダイオード１２３は、
ＫタイプＮ型ＭＯＳＦＥＴ１１４ターンオフ時の逆起電
力によってトランス１０３の一次巻き線の端子１２７ｄ
に発生する電圧を最適なレベルに抑制する。また、Ｋタ
イプＮ型ＭＯＳＦＥＴ１１４導通時にトランス１０３の
端子１２７ｄに発生する電源電圧より高い電圧により、
ＪタイプＰ型ＭＯＳＦＥＴ１２２に逆向きの電流が流れ
るのを防ぐ。抵抗１２４は、ＫタイプＮ型ＭＯＳＦＥＴ
１２６のベース電流制限を行う。抵抗１２５は、Ｋタイ
プＮ型ＭＯＳＦＥＴ１２６のゲート電位をソースと同電
位にする。ＫタイプＮ型ＭＯＳＦＥＴ１２６は、トラン
ス１０３の一次巻線への電流供給制御を行う。トランス
１０３は、内部放電回路の一次側−二次側間の絶縁、二
次側−二次側間の絶縁、および一次側から二次側への電
力の伝達を行う。定電圧ツェナーダイオード１２８は、
半導体スイッチ素子１３３への正電圧供給経路の接続、
およびトランス１０３の逆起電力によってトランス１０
３の二次巻き線の端子１２７ｅ、１２７ｆ間に発生する
電圧の遮断を行う。定電圧ツェナーダイオード１２９
は、半導体スイッチ素子１３３への負電圧供給経路の接
続、およびトランス１０３の逆起電力によってトランス
１０３の二次巻き線の端子１２７ｅ、１２７ｆ間に発生
する電圧の遮断を行う。コンデンサ１３１は、半導体ス
イッチ素子１３３のゲート電圧の保持をおこなう。さら
に、図示しないが、複数の半導体スイッチ素子が直列接
続された半導体スイッチ素子を用いた場合には、各半導
体スイッチ素子のゲート容量間のばらつきを補正でき
る。抵抗１３２は、半導体スイッチ素子１３３のゲート
電流を制限する。半導体スイッチ素子１３３は、スイッ
チ経路１３４を導通または遮断する。安全性確保用抵抗
１４０は電気エネルギー蓄積部１４２のエネルギーを、
電流を制限して半導体スイッチ素子１３３のゲートヘ伝
達する。内部放電抵抗１４１は半導体スイッチ素子１３
３が導通し、スイッチ経路１３４が導通状態になること
で、電気エネルギー蓄積部１４２のエネルギーを消費す
る。電気エネルギー蓄積部１４２は、除細動に使用する
電気エネルギーを蓄積する。ダイオード１４３および１
４４は、電気エネルギー蓄積部１４２への充電時、およ
び充電完了状態での、充電回路への電流の逆流を防止す
る。
記す。コンデンサ１０４は、バイボーラトランジスタ１
０８のターンオン／ターンオフ時のスピードアップを図
る。抵抗１０５は、バイボーラトランジスタ１０８のベ
ース電流制限を行う。抵抗１０６は、バイボーラトラン
ジスタ１０８のベース電位をエミッタと同電位にする。
抵抗１０７は、バイボーラトランジスタ１０８のコレク
タ電流制限を行う。バイボーラトランジスタ１０８は、
ＪタイプＰ型ＭＯＳＦＥＴ１１０のオン／オフ制御を行
う。抵抗１０９は、ＪタイプＰ型ＭＯＳＦＥＴ１１０の
ゲート電位をソースと同電位にする。ＪタイプＰ型ＭＯ
ＳＦＥＴ１１０は、ＫタイプＮ型ＭＯＳＦＥＴ１２６タ
ーンオフ時の逆起電力によってトランス１０３の一次側
巻き線の端子１２７ａに発生する電圧を抑制する。ダイ
オード１１１は、ＫタイプＮ型ＭＯＳＦＥＴ１２６のタ
ーンオフ時の逆起電力によってトランス１０３の一次側
巻き線の端子１２７ａに発生する電圧を最適なレベルに
抑制する。また、ＫタイプＮ型ＭＯＳＦＥＴ１２６の導
通時にトランス１０３の端子１２７ａに発生する電源電
圧より高い電圧により、ＪタイプＰ型ＭＯＳＦＥＴ１１
０に逆向きの電流が流れるのを防ぐ。抵抗１１２は、Ｋ
タイプＮ型ＭＯＳＦＥＴ１１４のゲート電流制限を行
う。抵抗１１３は、ＫタイプＮ型ＭＯＳＦＥＴ１１４の
ゲート電位をソースと同電位にする。ＫタイプＮ型ＭＯ
ＳＦＥＴ１１４は、トランス１０３の一次巻線への電流
供給制御を行う。コンデンサ１１５は、トランス１０３
へ供給する電源電圧の平滑化を行う。コンデンサ１１６
は、バイボーラトランジスタ１２０のターンオン／ター
ンオフ時のスピードアップに寄与する。抵抗１１７は、
バイボーラトランジスタ１２０のべ一ス電流制限をおこ
なう。抵抗１１８は、バイボーラトランジスタ１２０の
ベース電位をコレクタと同電位にする。抵抗１１９は、
バイボーラトランジスタ１２０のコレクタ電流制限を行
う。バイボーラトランジスタ１２０は、ＪタイプＰ型Ｍ
ＯＳＦＥＴ１２２のオン／オフ制御を行う。抵抗１２１
は、ＪタイプＰ型ＭＯＳＦＥＴ１２２のゲート電位をソ
ースと同電位にする。ＪタイプＰ型ＭＯＳＦＥＴ１２２
は、ＫタイプＮ型ＭＯＳＦＥＴ１１４ターンオフ時の逆
起電力によってトランス１０３の一次巻き線の端子１２
７ｄに発生する電圧を抑制する。ダイオード１２３は、
ＫタイプＮ型ＭＯＳＦＥＴ１１４ターンオフ時の逆起電
力によってトランス１０３の一次巻き線の端子１２７ｄ
に発生する電圧を最適なレベルに抑制する。また、Ｋタ
イプＮ型ＭＯＳＦＥＴ１１４導通時にトランス１０３の
端子１２７ｄに発生する電源電圧より高い電圧により、
ＪタイプＰ型ＭＯＳＦＥＴ１２２に逆向きの電流が流れ
るのを防ぐ。抵抗１２４は、ＫタイプＮ型ＭＯＳＦＥＴ
１２６のベース電流制限を行う。抵抗１２５は、Ｋタイ
プＮ型ＭＯＳＦＥＴ１２６のゲート電位をソースと同電
位にする。ＫタイプＮ型ＭＯＳＦＥＴ１２６は、トラン
ス１０３の一次巻線への電流供給制御を行う。トランス
１０３は、内部放電回路の一次側−二次側間の絶縁、二
次側−二次側間の絶縁、および一次側から二次側への電
力の伝達を行う。定電圧ツェナーダイオード１２８は、
半導体スイッチ素子１３３への正電圧供給経路の接続、
およびトランス１０３の逆起電力によってトランス１０
３の二次巻き線の端子１２７ｅ、１２７ｆ間に発生する
電圧の遮断を行う。定電圧ツェナーダイオード１２９
は、半導体スイッチ素子１３３への負電圧供給経路の接
続、およびトランス１０３の逆起電力によってトランス
１０３の二次巻き線の端子１２７ｅ、１２７ｆ間に発生
する電圧の遮断を行う。コンデンサ１３１は、半導体ス
イッチ素子１３３のゲート電圧の保持をおこなう。さら
に、図示しないが、複数の半導体スイッチ素子が直列接
続された半導体スイッチ素子を用いた場合には、各半導
体スイッチ素子のゲート容量間のばらつきを補正でき
る。抵抗１３２は、半導体スイッチ素子１３３のゲート
電流を制限する。半導体スイッチ素子１３３は、スイッ
チ経路１３４を導通または遮断する。安全性確保用抵抗
１４０は電気エネルギー蓄積部１４２のエネルギーを、
電流を制限して半導体スイッチ素子１３３のゲートヘ伝
達する。内部放電抵抗１４１は半導体スイッチ素子１３
３が導通し、スイッチ経路１３４が導通状態になること
で、電気エネルギー蓄積部１４２のエネルギーを消費す
る。電気エネルギー蓄積部１４２は、除細動に使用する
電気エネルギーを蓄積する。ダイオード１４３および１
４４は、電気エネルギー蓄積部１４２への充電時、およ
び充電完了状態での、充電回路への電流の逆流を防止す
る。
【００２６】次に、本実施の形態に係る内部放電回路の
動作を、図１の回路図を参照して説明する。 １．制御信号Ｐ、ＰＬ、Ｎ、ＮＬによって制御する場合 半導体スイッチ素子１３３のゲートから見ると、抵抗１
３２側の１２８、１２９、１３１、１３２およびトラン
ス１０３の二次巻線１２７ｅから１２７ｆ、から成る回
路（トランス二次側領域）は安全性確保用抵抗１４０に
比べてインピーダンスが低い。このため、電気エネルギ
ー蓄積部に電気エネルギーが蓄積された状態において
も、制御信号による半導体スイッチ素子の制御が優先し
て行われ、制御信号Ｐ、ＰＬ、Ｎ、ＮＬによる半導体ス
イッチ素子１３３のオン／オフ制御が可能である。 １ａ．半導体スイッチの導通状態を維持する（正電圧の
連続供給）動作（図２の（ａ）） 本動作における、内部放電回路の一次側領域１０１の動
作は、以下の（１ａ−１〜１ａ−８）のとおりである。 １ａ−１：内部放電回路の一次側領域１０１の制御信号
Ｎ、ＮＬを回路上の０Ｖレベルに保つ。 １ａ−２：制御信号ＰＬを、０Ｖレベルからバイボーラ
トランジスタ１０８が導通できるレベル（例えば＋５
Ｖ）に設定する。 １ａ−３：バイボーラトランジスタ１０８が導通状態と
なる。 １ａ−４：ＪタイプＰ型ＭＯＳＦＥＴ１１０が導通状態
になる。 １ａ−５：１ａ−１において制御信号ＮＬを０Ｖレベル
に設定してから、バイボーラトランジスタ１２０および
ＪタイプＰ型ＭＯＳＦＥＴ１２２がオフするのに十分な
時間が経過した後（例えば１μｓ後）に、制御信号Ｐを
０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１２６が導通
できるレベル（例えば＋５Ｖ）に設定する。 １ａ−６：ＫタイプＮ型ＭＯＳＦＥＴ１２６が導通状態
になる。 １ａ−７：トランス１０３の一次巻き線に、センタータ
ップ１３５からＫタイプＮ型ＭＯＳＦＥＴ１２６に向か
って１２７ｃから１２７ｄへ電流が流れる。 １ａ−８：トランス１０３の各二次巻き線両端に、端子
１２７ｅ側を正、端子１２７ｆ側を負、とした起電力Ｖ
２p が発生する（数１参照）。
動作を、図１の回路図を参照して説明する。 １．制御信号Ｐ、ＰＬ、Ｎ、ＮＬによって制御する場合 半導体スイッチ素子１３３のゲートから見ると、抵抗１
３２側の１２８、１２９、１３１、１３２およびトラン
ス１０３の二次巻線１２７ｅから１２７ｆ、から成る回
路（トランス二次側領域）は安全性確保用抵抗１４０に
比べてインピーダンスが低い。このため、電気エネルギ
ー蓄積部に電気エネルギーが蓄積された状態において
も、制御信号による半導体スイッチ素子の制御が優先し
て行われ、制御信号Ｐ、ＰＬ、Ｎ、ＮＬによる半導体ス
イッチ素子１３３のオン／オフ制御が可能である。 １ａ．半導体スイッチの導通状態を維持する（正電圧の
連続供給）動作（図２の（ａ）） 本動作における、内部放電回路の一次側領域１０１の動
作は、以下の（１ａ−１〜１ａ−８）のとおりである。 １ａ−１：内部放電回路の一次側領域１０１の制御信号
Ｎ、ＮＬを回路上の０Ｖレベルに保つ。 １ａ−２：制御信号ＰＬを、０Ｖレベルからバイボーラ
トランジスタ１０８が導通できるレベル（例えば＋５
Ｖ）に設定する。 １ａ−３：バイボーラトランジスタ１０８が導通状態と
なる。 １ａ−４：ＪタイプＰ型ＭＯＳＦＥＴ１１０が導通状態
になる。 １ａ−５：１ａ−１において制御信号ＮＬを０Ｖレベル
に設定してから、バイボーラトランジスタ１２０および
ＪタイプＰ型ＭＯＳＦＥＴ１２２がオフするのに十分な
時間が経過した後（例えば１μｓ後）に、制御信号Ｐを
０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１２６が導通
できるレベル（例えば＋５Ｖ）に設定する。 １ａ−６：ＫタイプＮ型ＭＯＳＦＥＴ１２６が導通状態
になる。 １ａ−７：トランス１０３の一次巻き線に、センタータ
ップ１３５からＫタイプＮ型ＭＯＳＦＥＴ１２６に向か
って１２７ｃから１２７ｄへ電流が流れる。 １ａ−８：トランス１０３の各二次巻き線両端に、端子
１２７ｅ側を正、端子１２７ｆ側を負、とした起電力Ｖ
２p が発生する（数１参照）。
【００２７】
【数１】Ｖ２ｐ＝Ｖｌ×Ｎ２／Ｎｌ
【００２８】なお、数１において、Ｖｌは、トランス１
０３の端子１２７ｃ、１２７ｄ間にかかる電圧、Ｎｌ
は、トランス１０３の端子１２７ｃ、１２７ｄ間（およ
び１２７ａ、１２７ｂ間）の巻数、Ｎ２は、トランス１
０３の端子１２７ｅ、１２７ｆ間の巻数である。
０３の端子１２７ｃ、１２７ｄ間にかかる電圧、Ｎｌ
は、トランス１０３の端子１２７ｃ、１２７ｄ間（およ
び１２７ａ、１２７ｂ間）の巻数、Ｎ２は、トランス１
０３の端子１２７ｅ、１２７ｆ間の巻数である。
【００２９】次に、本動作における、内部放電回路の二
次側領域１０２の動作は、以下の（１ａ−９〜１ａ−１
８）のとおりである。
次側領域１０２の動作は、以下の（１ａ−９〜１ａ−１
８）のとおりである。
【００３０】１ａ−９：各二次巻き線両端の起電力Ｖ２
ｐが増加し、定電圧ツェナーダイオード１２９のツェナ
ー電圧Ｖz29と定電圧ツェナーダイオード１２８の順方
向ドロップ電圧Ｖf28を加えた電圧を越える（数２参
照）。
ｐが増加し、定電圧ツェナーダイオード１２９のツェナ
ー電圧Ｖz29と定電圧ツェナーダイオード１２８の順方
向ドロップ電圧Ｖf28を加えた電圧を越える（数２参
照）。
【００３１】
【数２】Ｖ２ｐ＞Ｖz29＋Ｖf28
【００３２】１ａ−１０：定電圧ツェナーダイオード１
２９が導通状態になる。 １ａ−１１：コンデンサ１３１への充電（定電圧ツェナ
ーダイオード１２９側が正）と、抵抗１３２を通した半
導体スイッチ素子１３３のゲート容量に対する充電（ゲ
ート側が正）が行われる。 １ａ−１２：半導体スイッチ素子１３３のゲート電圧Ｖ
GEがゲートしきい値電圧ＶGE(TH)を越え（数３の条
件）、半導体スイッチ素子１３３が導通状態になる。
２９が導通状態になる。 １ａ−１１：コンデンサ１３１への充電（定電圧ツェナ
ーダイオード１２９側が正）と、抵抗１３２を通した半
導体スイッチ素子１３３のゲート容量に対する充電（ゲ
ート側が正）が行われる。 １ａ−１２：半導体スイッチ素子１３３のゲート電圧Ｖ
GEがゲートしきい値電圧ＶGE(TH)を越え（数３の条
件）、半導体スイッチ素子１３３が導通状態になる。
【００３３】
【数３】ＶGE33＞ＶGE(TH)
【００３４】１ａ−１３：半導体スイッチ素子１３３の
ゲート電圧ＶGE33が、導通状態を保つのに十分なレベル
（例えば＋１５Ｖ）になった後（例えば２．５μｓ後）
に、制御信号Ｐを０Ｖレベルに設定する。 １ａ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１２６が導通状
態になる。 １ａ−１５：トランス１０３の一次巻き線に、端子１２
７ｄ側が正、端子１２７ａ側を負とした逆起電力が発生
するが、巻き線の片側の端子１２７ａ側が、導通状態の
ＪタイプＰ型ＭＯＳＦＥＴ１１０とダイオード１１１に
よって電源に接続されているため、端子１２７ａ、１２
７ｄ間に発生する逆起電力Ｖ１revは、数４に示すよう
に抑制される。
ゲート電圧ＶGE33が、導通状態を保つのに十分なレベル
（例えば＋１５Ｖ）になった後（例えば２．５μｓ後）
に、制御信号Ｐを０Ｖレベルに設定する。 １ａ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１２６が導通状
態になる。 １ａ−１５：トランス１０３の一次巻き線に、端子１２
７ｄ側が正、端子１２７ａ側を負とした逆起電力が発生
するが、巻き線の片側の端子１２７ａ側が、導通状態の
ＪタイプＰ型ＭＯＳＦＥＴ１１０とダイオード１１１に
よって電源に接続されているため、端子１２７ａ、１２
７ｄ間に発生する逆起電力Ｖ１revは、数４に示すよう
に抑制される。
【００３５】
【数４】Ｖ１rev＝（Ｖds10＋Ｖf11）×２
【００３６】なお、Ｖds10は、ＪタイプＰ型ＭＯＳＦＥ
Ｔ１１０のドロップ電圧、Ｖf11は、ダイオード１１１
の順方向のドロップ電圧である。
Ｔ１１０のドロップ電圧、Ｖf11は、ダイオード１１１
の順方向のドロップ電圧である。
【００３７】１ａ−１６：トランス１０３の一次巻き線
に発生する逆起電力Ｖ１revによって、二次巻き線にも
端子１２７ｆ側を正、端子１２７ｅ側を負とした起電力
Ｖ２ｐrevが発生するが、そのレベルは定電圧ツェナー
ダイオード１２８のツェナー電圧Ｖz28以下であり、二
次側回路は定電圧ツェナーダイオード１２８によって遮
断された状態になる（数５参照）。
に発生する逆起電力Ｖ１revによって、二次巻き線にも
端子１２７ｆ側を正、端子１２７ｅ側を負とした起電力
Ｖ２ｐrevが発生するが、そのレベルは定電圧ツェナー
ダイオード１２８のツェナー電圧Ｖz28以下であり、二
次側回路は定電圧ツェナーダイオード１２８によって遮
断された状態になる（数５参照）。
【００３８】
【数５】Ｖ２ｐrev＝（Ｖ１rev×Ｎ２／Ｎｌ）＜Ｖz28
【００３９】１ａ−１７：半導体スイッチ素子１３３の
ゲート電圧ＶGE33が、コンデンサ１３１、抵抗１３２、
および半導体スイッチ素子１３３のゲート容量によって
決定される時定数で減少する。この時定数は、トランス
１０３のコアに蓄積された磁気エネルギが消費されるの
に十分な時間の問、半導体スイッチ素子１３３のゲート
電圧ＶGE33が、導通状態を保つのに十分な電圧を維持し
続けられるように決定されている。 １ａ−１８：半導体スイッチ素子１３３のゲート電圧Ｖ
GE33がゲートしきい値電圧ＶGE(TH)以下に下がるよりも
前、かつ、トランス１０３のコアに蓄積された磁気エネ
ルギが消費された後に、制御信号Ｐを０ＶレベルからＫ
タイプＮ型ＭＯＳＦＥＴ１２６が導通できるレベル（例
えば＋５Ｖ）に設定する。以降、１ａ−６〜１ａ−１８
を繰り返す。
ゲート電圧ＶGE33が、コンデンサ１３１、抵抗１３２、
および半導体スイッチ素子１３３のゲート容量によって
決定される時定数で減少する。この時定数は、トランス
１０３のコアに蓄積された磁気エネルギが消費されるの
に十分な時間の問、半導体スイッチ素子１３３のゲート
電圧ＶGE33が、導通状態を保つのに十分な電圧を維持し
続けられるように決定されている。 １ａ−１８：半導体スイッチ素子１３３のゲート電圧Ｖ
GE33がゲートしきい値電圧ＶGE(TH)以下に下がるよりも
前、かつ、トランス１０３のコアに蓄積された磁気エネ
ルギが消費された後に、制御信号Ｐを０ＶレベルからＫ
タイプＮ型ＭＯＳＦＥＴ１２６が導通できるレベル（例
えば＋５Ｖ）に設定する。以降、１ａ−６〜１ａ−１８
を繰り返す。
【００４０】１ｂ．半導体スイッチの遮断状態を維持す
る（負電圧の連続供給）動作（図２の（ｂ）） 本動作における、内部放電回路の一次側領域１０１の動
作は、以下の（１ｂ−１〜１ｂ−８）のとおりである。 １ｂ−１：内部放電回路の一次側領域１０１の制御信号
Ｐ、ＰＬを回路上の０Ｖレベルに保つ。 １ｂ−２：制御信号ＮＬを、０Ｖレベルからバイボーラ
トランジスタ１２０が導通できるレベル（例えば＋５
Ｖ）に設定する。 １ｂ−３：バイポーラトランジスタ１２０が導通状態と
なる。 １ｂ−４：ＪタイプＰ型ＭＯＳＦＥＴ１２２が導通状態
になる。 １ｂ−５：１ｂ−１において制御信号ＰＬを０Ｖレベル
に設定してから、バイボーラトランジスタ１０８および
ＪタイプＰ型ＭＯＳＦＥＴ１１０がオフするのに十分な
時間が経過した後（例えば１μｓ後）に、制御信号Ｎを
０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１１４が導通
できるレベル（例えば＋５Ｖ）に設定する。 １ｂ−６：ＫタイプＮ型ＭＯＳＦＥＴ１１４が導通状態
になる。 １ｂ−７：トランス１０３の一次巻き線に、センタータ
ップからＫタイプＮ型ＭＯＳＦＥＴ１１４に向かって
（１２７ｂから１２７ａへ）電流が流れる。 １ｂ−８：トランス１０３の各二次巻き線両端に、端子
１２７ｆ側を正、端子１２７ｅ側を負、とした起電力Ｖ
２nが発生する（以下、数６参照）。
る（負電圧の連続供給）動作（図２の（ｂ）） 本動作における、内部放電回路の一次側領域１０１の動
作は、以下の（１ｂ−１〜１ｂ−８）のとおりである。 １ｂ−１：内部放電回路の一次側領域１０１の制御信号
Ｐ、ＰＬを回路上の０Ｖレベルに保つ。 １ｂ−２：制御信号ＮＬを、０Ｖレベルからバイボーラ
トランジスタ１２０が導通できるレベル（例えば＋５
Ｖ）に設定する。 １ｂ−３：バイポーラトランジスタ１２０が導通状態と
なる。 １ｂ−４：ＪタイプＰ型ＭＯＳＦＥＴ１２２が導通状態
になる。 １ｂ−５：１ｂ−１において制御信号ＰＬを０Ｖレベル
に設定してから、バイボーラトランジスタ１０８および
ＪタイプＰ型ＭＯＳＦＥＴ１１０がオフするのに十分な
時間が経過した後（例えば１μｓ後）に、制御信号Ｎを
０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１１４が導通
できるレベル（例えば＋５Ｖ）に設定する。 １ｂ−６：ＫタイプＮ型ＭＯＳＦＥＴ１１４が導通状態
になる。 １ｂ−７：トランス１０３の一次巻き線に、センタータ
ップからＫタイプＮ型ＭＯＳＦＥＴ１１４に向かって
（１２７ｂから１２７ａへ）電流が流れる。 １ｂ−８：トランス１０３の各二次巻き線両端に、端子
１２７ｆ側を正、端子１２７ｅ側を負、とした起電力Ｖ
２nが発生する（以下、数６参照）。
【００４１】
【数６】Ｖ２n＝Ｖｌ×Ｎ２／Ｎｌ
【００４２】なお、Ｖｌは、トランス１０３の端子１２
７ｂ、１２７ａ間にかかる電圧、Ｎｌは、トランス１０
３端子１２７ａ、１２７ｂ間（および１２７ｃ、１２７
ｄ間）の巻数、Ｎ２は、トランス１０３端子１２７ｅ、
１２７ｆ間の巻数である。
７ｂ、１２７ａ間にかかる電圧、Ｎｌは、トランス１０
３端子１２７ａ、１２７ｂ間（および１２７ｃ、１２７
ｄ間）の巻数、Ｎ２は、トランス１０３端子１２７ｅ、
１２７ｆ間の巻数である。
【００４３】次に、本動作における、内部放電回路の二
次側領域１０２の動作は、以下の（１ｂ−９〜１ｂ−１
８）のとおりである。
次側領域１０２の動作は、以下の（１ｂ−９〜１ｂ−１
８）のとおりである。
【００４４】１ｂ−９：各二次巻き線両端の起電力Ｖ2n
が増加し、定電圧ツェナーダイオード１２８のツェナー
電圧Ｖz28と定電圧ツェナーダイオード１２９の順方向
ドロップ電圧Ｖf29を加えた電圧を越える。
が増加し、定電圧ツェナーダイオード１２８のツェナー
電圧Ｖz28と定電圧ツェナーダイオード１２９の順方向
ドロップ電圧Ｖf29を加えた電圧を越える。
【００４５】
【数７】Ｖ2n＞Ｖz28＋Ｖf29
【００４６】１ｂ−１０：定電圧ツェナーダイオード１
２８が導通状態になる。 １ｂ−１１：コンデンサ１３１への充電（定電圧ツェナ
ーダイオード１２９側が負）と、抵抗１３２を通した半
導体スイッチ素子１３３のゲート容量に対する充電（ゲ
ート側が負）が行われる。 １ｂ−１２：半導体スイッチ素子１３３のゲート電圧Ｖ
GEが負になり、強制的な遮断状態となる。 １ｂ−１３：半導体スイッチ素子１３３のゲート電圧Ｖ
GEが遮断状態を保つのに十分なレベル（例えば−１５
Ｖ）になった後（例えば２．５μｓ後）に、制御信号Ｎ
を０Ｖレベルに設定する。 １ｂ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１１４が遮断状
態になる。 １ｂ−１５：トランス１０３の一次巻き線に、端子１２
７ａ側を正、端子１２７ｄ側を負とした逆起電力が発生
するが、巻き線の片端の端子１２７ｄ側が、導通状態の
ＪタイプＰ型ＭＯＳＦＥＴ１２２とダイオード１２３に
よって電源に接続されているため、発生する逆起電力Ｖ
１revは、以下の数８に示すように抑制される。
２８が導通状態になる。 １ｂ−１１：コンデンサ１３１への充電（定電圧ツェナ
ーダイオード１２９側が負）と、抵抗１３２を通した半
導体スイッチ素子１３３のゲート容量に対する充電（ゲ
ート側が負）が行われる。 １ｂ−１２：半導体スイッチ素子１３３のゲート電圧Ｖ
GEが負になり、強制的な遮断状態となる。 １ｂ−１３：半導体スイッチ素子１３３のゲート電圧Ｖ
GEが遮断状態を保つのに十分なレベル（例えば−１５
Ｖ）になった後（例えば２．５μｓ後）に、制御信号Ｎ
を０Ｖレベルに設定する。 １ｂ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１１４が遮断状
態になる。 １ｂ−１５：トランス１０３の一次巻き線に、端子１２
７ａ側を正、端子１２７ｄ側を負とした逆起電力が発生
するが、巻き線の片端の端子１２７ｄ側が、導通状態の
ＪタイプＰ型ＭＯＳＦＥＴ１２２とダイオード１２３に
よって電源に接続されているため、発生する逆起電力Ｖ
１revは、以下の数８に示すように抑制される。
【００４７】
【数８】Ｖ１rev＝（Ｖds22＋Ｖf23）×２
【００４８】なお、Ｖds22は、ＪタイプＰ型ＭＯＳＦＥ
Ｔ１２２のドロップ電圧、Ｖf23は、ダイオード１２３
の順方向のドロップ電圧である。
Ｔ１２２のドロップ電圧、Ｖf23は、ダイオード１２３
の順方向のドロップ電圧である。
【００４９】１ｂ−１６：トランス１０３一次巻き線に
発生する逆起電力Ｖ１revによって、二次巻き線にも端
子１２７ｅ側を正、端子１２７ｆ側を負とした起電力Ｖ
２nrevが発生するが、そのレベルは定電圧ツェナーダイ
オード１２９のツェナー電圧Ｖz29以下であり、二次側
領域の回路は定電圧ツェナーダイオード１２９によって
遮断された状態になる（数９参照）。
発生する逆起電力Ｖ１revによって、二次巻き線にも端
子１２７ｅ側を正、端子１２７ｆ側を負とした起電力Ｖ
２nrevが発生するが、そのレベルは定電圧ツェナーダイ
オード１２９のツェナー電圧Ｖz29以下であり、二次側
領域の回路は定電圧ツェナーダイオード１２９によって
遮断された状態になる（数９参照）。
【００５０】
【数９】Ｖ２nrev＝（Ｖ１rev×Ｎ２／Ｎｌ）＜Ｖz29
【００５１】１ｂ−１７：半導体スイッチ素子１３３の
ゲート電圧ＶGE33が、コンデンサ１３１、抵抗１３２、
および半導体スイッチ素子１３３のゲート容量によって
決定される時定数で増加する。この時定数は、トランス
１０３のコアに蓄積された磁気エネルギーが消費される
のに十分な時間の間、半導体スイッチ素子１３３のゲー
ト電圧ＶGE33が、遮断状態を保つのに十分な電圧を維持
し続けられるように決定されている。 １ｂ−１８：半導体スイッチ素子１３３のゲート電圧Ｖ
GE33がしきい値０Ｖ以上に上がるよりも前、かつ、トラ
ンス１０３のコアに蓄積された磁気エネルギが消費され
た後に、制御信号Ｎを０ＶレベルからＫタイプＮ型ＭＯ
ＳＦＥＴ１１４が導通できるレベル（例えば＋５Ｖ）に
設定する。以降、１ｂ−６〜１ｂ−１８を繰り返す。
ゲート電圧ＶGE33が、コンデンサ１３１、抵抗１３２、
および半導体スイッチ素子１３３のゲート容量によって
決定される時定数で増加する。この時定数は、トランス
１０３のコアに蓄積された磁気エネルギーが消費される
のに十分な時間の間、半導体スイッチ素子１３３のゲー
ト電圧ＶGE33が、遮断状態を保つのに十分な電圧を維持
し続けられるように決定されている。 １ｂ−１８：半導体スイッチ素子１３３のゲート電圧Ｖ
GE33がしきい値０Ｖ以上に上がるよりも前、かつ、トラ
ンス１０３のコアに蓄積された磁気エネルギが消費され
た後に、制御信号Ｎを０ＶレベルからＫタイプＮ型ＭＯ
ＳＦＥＴ１１４が導通できるレベル（例えば＋５Ｖ）に
設定する。以降、１ｂ−６〜１ｂ−１８を繰り返す。
【００５２】２．制御信号Ｐ、ＰＬ、Ｎ、ＮＬによる半
導体スイッチの制御が不可能になった場合の動作（図２
の（ｃ）） 予期しない装置の電源遮断（バッテリはずれ）や、何ら
かの装置の異常（制御回路の単一故障等）によって制御
信号Ｐ、ＰＬ、Ｎ、ＮＬによる半導体スイッチの制御が
不可能になった場合、半導体スイッチは、内部放電回路
の二次側領域１０２のみによって行われる。
導体スイッチの制御が不可能になった場合の動作（図２
の（ｃ）） 予期しない装置の電源遮断（バッテリはずれ）や、何ら
かの装置の異常（制御回路の単一故障等）によって制御
信号Ｐ、ＰＬ、Ｎ、ＮＬによる半導体スイッチの制御が
不可能になった場合、半導体スイッチは、内部放電回路
の二次側領域１０２のみによって行われる。
【００５３】以下に、制御信号Ｐ、ＰＬ、Ｎ、ＮＬによ
って半導体スイッチが遮断状態にあり、電気エネルギー
蓄積部１４２に電気的エネルギが蓄積された状態で、４
つの制御信号が回路中の０Ｖレベルに落ちた場合の回路
動作を説明する。
って半導体スイッチが遮断状態にあり、電気エネルギー
蓄積部１４２に電気的エネルギが蓄積された状態で、４
つの制御信号が回路中の０Ｖレベルに落ちた場合の回路
動作を説明する。
【００５４】２−０： 電気エネルギー蓄積部１４２に
は電気的エネルギーが蓄積されており、両端の電位差は
Ｖcapとなっている。半導体スイッチ素子１３３のゲー
トには制御信号Ｐ、ＰＬ、Ｎ、ＮＬによって負の電圧
（安全性確保用抵抗１４０側が負）が与えられている。
は電気的エネルギーが蓄積されており、両端の電位差は
Ｖcapとなっている。半導体スイッチ素子１３３のゲー
トには制御信号Ｐ、ＰＬ、Ｎ、ＮＬによって負の電圧
（安全性確保用抵抗１４０側が負）が与えられている。
【００５５】
【数１０】ＶGE33＜０
【００５６】２−１： 制御信号Ｐ、ＰＬ、Ｎ、ＮＬが
０Ｖレベルに落ちる。 ２−２： ＫタイプＮ型ＭＯＳＦＥＴ１１４、バイボー
ラトランジスタ１０８、ＪタイプＰ型ＭＯＳＦＥＴ１１
０、ＫタイプＮ型ＭＯＳＦＥＴ１２６、バイボーラトラ
ンジスタ１２０、ＪタイプＰ型ＭＯＳＦＥＴ１２２が遮
断状態になる。 ２−３： トランス１０３の一次巻き線に電流が流れな
くなる。 ２−４： トランス１０３の二次巻き線両端に発生して
いた起電力が徐々に減少し０Ｖとなる。 ２−５： これに従って、半導体スイッチ素子１３３の
ゲート電圧が負から徐々に上昇し０Ｖになる。
０Ｖレベルに落ちる。 ２−２： ＫタイプＮ型ＭＯＳＦＥＴ１１４、バイボー
ラトランジスタ１０８、ＪタイプＰ型ＭＯＳＦＥＴ１１
０、ＫタイプＮ型ＭＯＳＦＥＴ１２６、バイボーラトラ
ンジスタ１２０、ＪタイプＰ型ＭＯＳＦＥＴ１２２が遮
断状態になる。 ２−３： トランス１０３の一次巻き線に電流が流れな
くなる。 ２−４： トランス１０３の二次巻き線両端に発生して
いた起電力が徐々に減少し０Ｖとなる。 ２−５： これに従って、半導体スイッチ素子１３３の
ゲート電圧が負から徐々に上昇し０Ｖになる。
【００５７】
【数１１】ＶGE33＝０
【００５８】２−６： 電気エネルギー蓄積部１４２か
ら以下に記す順の経路で電流が流れる。電気エネルギー
蓄積部１４２の正極、安全性確保用抵抗１４０、抵抗１
３２、定電圧ツェナーダイオード１２９、定電圧ツェナ
ーダイオード１２８、トランス１０３の二次巻き線（端
子１２７ｅから端子１２７ｆ）、電気エネルギー蓄積部
１４２の負極。 ２−７：この電流によって、半導体スイッチ素子１３３
のゲート エミッタ間には定電圧ツェナーダイオード１
２８のツェナー電圧Ｖz28と定電圧ツェナーダイオード
１２９の順方向ドロップＶf29によって決定される正の
電圧が与えられる（数１２）。
ら以下に記す順の経路で電流が流れる。電気エネルギー
蓄積部１４２の正極、安全性確保用抵抗１４０、抵抗１
３２、定電圧ツェナーダイオード１２９、定電圧ツェナ
ーダイオード１２８、トランス１０３の二次巻き線（端
子１２７ｅから端子１２７ｆ）、電気エネルギー蓄積部
１４２の負極。 ２−７：この電流によって、半導体スイッチ素子１３３
のゲート エミッタ間には定電圧ツェナーダイオード１
２８のツェナー電圧Ｖz28と定電圧ツェナーダイオード
１２９の順方向ドロップＶf29によって決定される正の
電圧が与えられる（数１２）。
【００５９】
【数１２】ＶGE33＝Ｖz28＋Ｖf29
【００６０】２−８： このときの半導体スイッチ素子
１３３のゲート電圧ＶGE33はゲートしきい値電圧ＶGE
（TH）より大きい（数１３）。
１３３のゲート電圧ＶGE33はゲートしきい値電圧ＶGE
（TH）より大きい（数１３）。
【００６１】
【数１３】ＶGE33＝（Ｖz28＋Ｖf29）＞ＶGE（TH）
【００６２】よって、半導体スイッチ素子１３３が導通
状態となる。 ２−９： 電気エネルギー蓄積部１４２から以下に記す
順の経路で電流が流れる。電気エネルギー蓄積部１４２
の正極、内部放電抵抗１４１、半導体スイッチ素子１３
３、電気エネルギー蓄積部１４２の負極。 ２−１０：電気エネルギー蓄積部１４２に蓄積されてい
たエネルギーが内部放電抵抗１４１によって消費され、
電気エネルギー蓄積部１４２の両端電圧Ｖcapが減少す
る。 ２−１１：電気エネルギー蓄積部１４２の両端電圧Ｖca
pが、以下数１４に示す値まで減少する。
状態となる。 ２−９： 電気エネルギー蓄積部１４２から以下に記す
順の経路で電流が流れる。電気エネルギー蓄積部１４２
の正極、内部放電抵抗１４１、半導体スイッチ素子１３
３、電気エネルギー蓄積部１４２の負極。 ２−１０：電気エネルギー蓄積部１４２に蓄積されてい
たエネルギーが内部放電抵抗１４１によって消費され、
電気エネルギー蓄積部１４２の両端電圧Ｖcapが減少す
る。 ２−１１：電気エネルギー蓄積部１４２の両端電圧Ｖca
pが、以下数１４に示す値まで減少する。
【００６３】
【数１４】Ｖcap＜Ｖz28＋Ｖf29
【００６４】２−１２：定電圧ツェナーダイオード１２
８が遮断状態になる。 ２−１３：半導体スイッチ素子１３３のゲート電圧ＶGE
33がゲートしきい値電圧ＶGE（TH）を下回り（数１
５）、半導体スイッチ素子１３３が遮断状態になる。
８が遮断状態になる。 ２−１３：半導体スイッチ素子１３３のゲート電圧ＶGE
33がゲートしきい値電圧ＶGE（TH）を下回り（数１
５）、半導体スイッチ素子１３３が遮断状態になる。
【００６５】
【数１５】ＶGE33＜ＶGE（TH）
【００６６】上述の本実施の形態に係る半導体スイッチ
素子を用いた内部放電回路は、半導体スイッチ素子１３
３を一段構成としたが、複数の半導体スイッチ素子を直
列に接続することにより耐圧を高めた、多段構成とする
こともできる。このような場合は、半導体スイッチ素子
を直接駆動する二次側領域も、半導体スイッチ素子と同
数必要である。以下、半導体スイッチ素子および前記二
次側領域を複数具備した多段回路構成例１、２を挙げて
具体的に説明する。図１と同一部分には同一符号を付
し、その説明を省略する。
素子を用いた内部放電回路は、半導体スイッチ素子１３
３を一段構成としたが、複数の半導体スイッチ素子を直
列に接続することにより耐圧を高めた、多段構成とする
こともできる。このような場合は、半導体スイッチ素子
を直接駆動する二次側領域も、半導体スイッチ素子と同
数必要である。以下、半導体スイッチ素子および前記二
次側領域を複数具備した多段回路構成例１、２を挙げて
具体的に説明する。図１と同一部分には同一符号を付
し、その説明を省略する。
【００６７】（多段回路構成例１）図３に多段回路構成
例１を示す。図３に示すように、電気エネルギー蓄積部
１４２の一方の電極（正極）と、複数の半導体スイッチ
素子１３３のそれぞれの制御端子（ゲート）との間に、
安全性確保用抵抗１４０ａをそれぞれ接続した構成例で
ある。好ましくは、複数の前記半導体スイッチ素子１３
３の第一端子（コレクタ）と、第二端子（エミッタ）と
の間に、それぞれの半導体スイッチ素子の特性のばらつ
きを補正するための補正用抵抗１４８をそれぞれ接続す
る。本構成例では、複数の半導体スイッチ素子を直列に
接続したので、半導体スイッチの高電圧印加に対する耐
圧が、各段のスイッチ素子自体の耐圧を加算した値とな
り、印加される高電圧を各半導体スイッチ素子に均等に
分散させることができるため、高耐圧の半導体スイッチ
が実現でき、よって、高電圧のエネルギーを内部放電可
能な内部放電回路が提供できる。なお、他の部分の構成
は図１の回路と同様である。動作も、図１の回路と同様
である。
例１を示す。図３に示すように、電気エネルギー蓄積部
１４２の一方の電極（正極）と、複数の半導体スイッチ
素子１３３のそれぞれの制御端子（ゲート）との間に、
安全性確保用抵抗１４０ａをそれぞれ接続した構成例で
ある。好ましくは、複数の前記半導体スイッチ素子１３
３の第一端子（コレクタ）と、第二端子（エミッタ）と
の間に、それぞれの半導体スイッチ素子の特性のばらつ
きを補正するための補正用抵抗１４８をそれぞれ接続す
る。本構成例では、複数の半導体スイッチ素子を直列に
接続したので、半導体スイッチの高電圧印加に対する耐
圧が、各段のスイッチ素子自体の耐圧を加算した値とな
り、印加される高電圧を各半導体スイッチ素子に均等に
分散させることができるため、高耐圧の半導体スイッチ
が実現でき、よって、高電圧のエネルギーを内部放電可
能な内部放電回路が提供できる。なお、他の部分の構成
は図１の回路と同様である。動作も、図１の回路と同様
である。
【００６８】（多段回路構成例２）図４に多段回路構成
例２を示す。図４に示すように、電気エネルギー蓄積部
１４２の一方の電極（正極）と、第一段目の半導体スイ
ッチ素子１３３の制御端子（ゲート）との間に、第一段
目用の前記安全性確保用抵抗１４０ｂを接続し、半導体
スイッチ素子の第二端子（ソース）と、次段の半導体ス
イッチ素子１３３の制御端子（ゲート）との間に、第二
段目以降用の安全性確保用抵抗１４０ｂをそれぞれ接続
した回路構成例である。本構成例では、安全性確保用抵
抗は各段の半導体スイッチ素子の制御回路を介して各段
の半導体スイッチ素子の制御端子（ゲート）に接続され
た構成となっているため、各安全性確保用抵抗の耐圧
は、半導体スイッチ素子が１段の場合や、多段回路構成
例１の場合に比べて、段数分だけ耐圧を分散させること
ができる。つまり、高電圧印加に対する耐圧が各段のス
イッチ素子自体の耐圧を加算した値となり、かつ印加さ
れる高電圧を各半導体スイッチ素子に均等に分散させる
ことができるのである。例えば、３ｋＶの耐圧が必要と
した場合、段数を３段にすると、各安全性確保用抵抗の
耐圧は１ｋＶで良い。なお、他の部分の構成は図１の回
路と同様である。動作も、図１の回路と同様である。
例２を示す。図４に示すように、電気エネルギー蓄積部
１４２の一方の電極（正極）と、第一段目の半導体スイ
ッチ素子１３３の制御端子（ゲート）との間に、第一段
目用の前記安全性確保用抵抗１４０ｂを接続し、半導体
スイッチ素子の第二端子（ソース）と、次段の半導体ス
イッチ素子１３３の制御端子（ゲート）との間に、第二
段目以降用の安全性確保用抵抗１４０ｂをそれぞれ接続
した回路構成例である。本構成例では、安全性確保用抵
抗は各段の半導体スイッチ素子の制御回路を介して各段
の半導体スイッチ素子の制御端子（ゲート）に接続され
た構成となっているため、各安全性確保用抵抗の耐圧
は、半導体スイッチ素子が１段の場合や、多段回路構成
例１の場合に比べて、段数分だけ耐圧を分散させること
ができる。つまり、高電圧印加に対する耐圧が各段のス
イッチ素子自体の耐圧を加算した値となり、かつ印加さ
れる高電圧を各半導体スイッチ素子に均等に分散させる
ことができるのである。例えば、３ｋＶの耐圧が必要と
した場合、段数を３段にすると、各安全性確保用抵抗の
耐圧は１ｋＶで良い。なお、他の部分の構成は図１の回
路と同様である。動作も、図１の回路と同様である。
【００６９】上述の説明は、半導体スイッチ素子に絶縁
ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulate
d Gate Bipolar Transistor）を用いた例を説明した
が、半導体スイッチ素子は、ＭＯＳＦＥＴを使用しても
良く、その回路構成例を以下に説明する。図１と同一部
分には同一符号を付し、その説明を省略する。
ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulate
d Gate Bipolar Transistor）を用いた例を説明した
が、半導体スイッチ素子は、ＭＯＳＦＥＴを使用しても
良く、その回路構成例を以下に説明する。図１と同一部
分には同一符号を付し、その説明を省略する。
【００７０】（ＫタイプＮ型ＭＯＳＦＥＴの場合の回路
構成例）ＭＯＳＦＥＴがＫタイプＮ型ＭＯＳＦＥＴの場
合の構成例を図５に示す。図５に示すように、Ｋタイプ
Ｎ型ＭＯＳＦＥＴ１３３ａを半導体スイッチ素子として
用い、第一端子がドレイン、第二端子がソース、制御端
子がゲートであり、電気エネルギー蓄積部の一方の電極
が正極である。なお、他の部分の構成は図１の回路と同
様である。動作も、図１の回路と同様である。
構成例）ＭＯＳＦＥＴがＫタイプＮ型ＭＯＳＦＥＴの場
合の構成例を図５に示す。図５に示すように、Ｋタイプ
Ｎ型ＭＯＳＦＥＴ１３３ａを半導体スイッチ素子として
用い、第一端子がドレイン、第二端子がソース、制御端
子がゲートであり、電気エネルギー蓄積部の一方の電極
が正極である。なお、他の部分の構成は図１の回路と同
様である。動作も、図１の回路と同様である。
【００７１】（ＪタイプＰ型ＭＯＳＦＥＴの場合の回路
構成例）ＭＯＳＦＥＴがＪタイプＰ型ＭＯＳＦＥＴの場
合の構成例を図６に示す。図６に示すように、Ｊタイプ
Ｐ型ＭＯＳＦＥＴ１３３ｂを半導体スイッチ素子として
用い、第一端子がドレイン、第二端子がソース、制御端
子がゲートであり、電気エネルギー蓄積部の一方の電極
が負極である。なお、他の部分の構成は図１の回路と同
様である。動作も、図１の回路と同様である。
構成例）ＭＯＳＦＥＴがＪタイプＰ型ＭＯＳＦＥＴの場
合の構成例を図６に示す。図６に示すように、Ｊタイプ
Ｐ型ＭＯＳＦＥＴ１３３ｂを半導体スイッチ素子として
用い、第一端子がドレイン、第二端子がソース、制御端
子がゲートであり、電気エネルギー蓄積部の一方の電極
が負極である。なお、他の部分の構成は図１の回路と同
様である。動作も、図１の回路と同様である。
【００７２】
【発明の効果】以上詳述したとおり、請求項１記載の半
導体スイッチ素子を用いた内部放電回路は、制御回路か
らの制御信号で半導体スイッチ素子を導通状態にするこ
とにより、電気エネルギー蓄積部に蓄積された電気エネ
ルギーを、前記電気エネルギー蓄積部の一方の電極と、
前記半導体スイッチ素子の第一端子との間に具備した内
部放電抵抗により放電する半導体スイッチ素子を用いた
内部放電回路において、前記電気エネルギー蓄積部の一
方の電極と、前記半導体スイッチ素子の制御端子との間
に、前記電気エネルギー蓄積部の一方の電極から、電流
を制限して前記半導体スイッチ素子の制御端子へ伝達す
る安全性確保用抵抗を具備したことにより、電気エネル
ギー蓄積部の内部放電を行う際に、何らかの原因で半導
体スイッチの制御が不可能な状態に陥った場合におい
て、蓄積された電気エネルギーが自動的に半導体スイッ
チ素子を導通状態にする。これにより、予期しない電源
の遮断（バッテリはずれ等）や、何らかの装置の異常
（制御回路の単一故障等）によって半導体スイッチが制
御不能状態になっても、蓄積された電気エネルギーが自
動的に半導体スイッチ素子を導通状態にするので、確実
に電気エネルギー蓄積部に蓄積された電気エネルギー
を、内部放電抵抗により放電することができる。
導体スイッチ素子を用いた内部放電回路は、制御回路か
らの制御信号で半導体スイッチ素子を導通状態にするこ
とにより、電気エネルギー蓄積部に蓄積された電気エネ
ルギーを、前記電気エネルギー蓄積部の一方の電極と、
前記半導体スイッチ素子の第一端子との間に具備した内
部放電抵抗により放電する半導体スイッチ素子を用いた
内部放電回路において、前記電気エネルギー蓄積部の一
方の電極と、前記半導体スイッチ素子の制御端子との間
に、前記電気エネルギー蓄積部の一方の電極から、電流
を制限して前記半導体スイッチ素子の制御端子へ伝達す
る安全性確保用抵抗を具備したことにより、電気エネル
ギー蓄積部の内部放電を行う際に、何らかの原因で半導
体スイッチの制御が不可能な状態に陥った場合におい
て、蓄積された電気エネルギーが自動的に半導体スイッ
チ素子を導通状態にする。これにより、予期しない電源
の遮断（バッテリはずれ等）や、何らかの装置の異常
（制御回路の単一故障等）によって半導体スイッチが制
御不能状態になっても、蓄積された電気エネルギーが自
動的に半導体スイッチ素子を導通状態にするので、確実
に電気エネルギー蓄積部に蓄積された電気エネルギー
を、内部放電抵抗により放電することができる。
【００７３】請求項２記載の半導体スイッチ素子を用い
た内部放電回路によれば、少なくともトランスを具備
し、前記トランスの一次側に、半導体スイッチ素子を制
御するための制御信号により、前記トランスの一次側電
流を制御する一次側領域を具備し、前記トランスの二次
側に、半導体スイッチ素子を直接駆動する二次側領域を
具備し、前記一次側領域は、制御信号を入力し、半導体
スイッチ素子を制御するための電力を、前記二次側領域
に伝達し、前記トランスの一次巻線を流れる電流が遮断
されたときに発生する逆起電力を抑制するように構成さ
れたことで、トランスを流れる電流が遮断されたときに
発生する逆起電力を抑制することができる。
た内部放電回路によれば、少なくともトランスを具備
し、前記トランスの一次側に、半導体スイッチ素子を制
御するための制御信号により、前記トランスの一次側電
流を制御する一次側領域を具備し、前記トランスの二次
側に、半導体スイッチ素子を直接駆動する二次側領域を
具備し、前記一次側領域は、制御信号を入力し、半導体
スイッチ素子を制御するための電力を、前記二次側領域
に伝達し、前記トランスの一次巻線を流れる電流が遮断
されたときに発生する逆起電力を抑制するように構成さ
れたことで、トランスを流れる電流が遮断されたときに
発生する逆起電力を抑制することができる。
【００７４】請求項３記載の半導体スイッチ素子を用い
た内部放電回路によれば、前記二次側領域が、前記一次
側領域から供給された電力を受け、前記半導体スイッチ
素子を制御するための電力を前記半導体スイッチに伝達
し、前記トランスの一次巻線を流れる電流が遮断された
ときに発生する逆起電力によって生ずる電圧を遮断し、
前記安全性確保用抵抗に比べてインピーダンスが低くな
るように構成されたことで、電気エネルギー蓄積部に電
気エネルギーが蓄積された状態においても、制御信号に
よる半導体スイッチ素子の制御が優先して行うことがで
きる。
た内部放電回路によれば、前記二次側領域が、前記一次
側領域から供給された電力を受け、前記半導体スイッチ
素子を制御するための電力を前記半導体スイッチに伝達
し、前記トランスの一次巻線を流れる電流が遮断された
ときに発生する逆起電力によって生ずる電圧を遮断し、
前記安全性確保用抵抗に比べてインピーダンスが低くな
るように構成されたことで、電気エネルギー蓄積部に電
気エネルギーが蓄積された状態においても、制御信号に
よる半導体スイッチ素子の制御が優先して行うことがで
きる。
【００７５】請求項４記載の半導体スイッチ素子を用い
た内部放電回路によれば、上述の二次側領域の構成によ
り、一次側領域から供給された電力を受け、制御するた
めの電力を半導体スイッチ素子に伝達し、トランスの一
次巻線が遮断されたときに発生する逆起電力によって生
ずる電圧を遮断することができる。
た内部放電回路によれば、上述の二次側領域の構成によ
り、一次側領域から供給された電力を受け、制御するた
めの電力を半導体スイッチ素子に伝達し、トランスの一
次巻線が遮断されたときに発生する逆起電力によって生
ずる電圧を遮断することができる。
【００７６】請求項５記載の半導体スイッチ素子を用い
た内部放電回路によれば、前記半導体スイッチ素子およ
び前記二次側領域を複数具備したことで、高電圧印加に
対する耐圧が、各段のスイッチ素子自体の耐圧を加算し
た値となる。これにより、より高電圧のエネルギーを内
部放電可能な内部放電回路が提供できる。
た内部放電回路によれば、前記半導体スイッチ素子およ
び前記二次側領域を複数具備したことで、高電圧印加に
対する耐圧が、各段のスイッチ素子自体の耐圧を加算し
た値となる。これにより、より高電圧のエネルギーを内
部放電可能な内部放電回路が提供できる。
【００７７】請求項６記載の半導体スイッチ素子を用い
た内部放電回路によれば、前記電気エネルギー蓄積部の
一方の電極と、複数の前記半導体スイッチ素子のそれぞ
れの制御端子との間に、前記安全性確保用抵抗をそれぞ
れ接続したことで、高電圧印加に対する耐圧が、各段の
スイッチ素子自体の耐圧を加算した値となる。これによ
り、より高電圧のエネルギーを内部放電可能な内部放電
回路が提供できる。
た内部放電回路によれば、前記電気エネルギー蓄積部の
一方の電極と、複数の前記半導体スイッチ素子のそれぞ
れの制御端子との間に、前記安全性確保用抵抗をそれぞ
れ接続したことで、高電圧印加に対する耐圧が、各段の
スイッチ素子自体の耐圧を加算した値となる。これによ
り、より高電圧のエネルギーを内部放電可能な内部放電
回路が提供できる。
【００７８】請求項７記載の半導体スイッチ素子を用い
た内部放電回路によれば、複数の前記半導体スイッチ素
子の第一端子と、第二端子との間に、それぞれの半導体
スイッチ素子の特性のばらつきを補正するための補正用
抵抗をそれぞれ接続したことで、印加される高電圧を各
半導体スイッチ素子に均等に分散させることができ、各
半導体スイッチ素子の特性のばらつきを補正することが
できる。
た内部放電回路によれば、複数の前記半導体スイッチ素
子の第一端子と、第二端子との間に、それぞれの半導体
スイッチ素子の特性のばらつきを補正するための補正用
抵抗をそれぞれ接続したことで、印加される高電圧を各
半導体スイッチ素子に均等に分散させることができ、各
半導体スイッチ素子の特性のばらつきを補正することが
できる。
【００７９】請求項８記載の半導体スイッチ素子を用い
た内部放電回路によれば、前記電気エネルギー蓄積部の
一方の電極と、第一段目の前記半導体スイッチ素子の制
御端子との間に、第一段目用の前記安全性確保用抵抗を
接続し、前記半導体スイッチ素子の第二端子と、次段の
前記半導体スイッチ素子の制御端子との間に、第二段目
以降用の安全性確保用抵抗をそれぞれ接続したことで、
高電圧印加に対する耐圧が各段のスイッチ素子自体の耐
圧を加算した値となり、かつ印加される高電圧を各半導
体スイッチ素子に均等に分散させることができ、各安全
性確保用抵抗の耐圧を分散させることができる。
た内部放電回路によれば、前記電気エネルギー蓄積部の
一方の電極と、第一段目の前記半導体スイッチ素子の制
御端子との間に、第一段目用の前記安全性確保用抵抗を
接続し、前記半導体スイッチ素子の第二端子と、次段の
前記半導体スイッチ素子の制御端子との間に、第二段目
以降用の安全性確保用抵抗をそれぞれ接続したことで、
高電圧印加に対する耐圧が各段のスイッチ素子自体の耐
圧を加算した値となり、かつ印加される高電圧を各半導
体スイッチ素子に均等に分散させることができ、各安全
性確保用抵抗の耐圧を分散させることができる。
【００８０】請求項９記載の半導体スイッチ素子を用い
た内部放電回路によれば、絶縁ゲート型バイポーラトラ
ンジスタ（ＩＧＢＴ）を前記半導体スイッチ素子として
用いたことで、バイポーラトランジスタの低飽和電圧特
性、パワーＭＯＳＦＥＴの高速スイッチング特性を併せ
持つ素子（ＩＧＢＴ）を使用する。これにより、低損失
かつ高速スイッチング動作が可能な、半導体スイッチ素
子を用いた内部放電回路が提供できる。
た内部放電回路によれば、絶縁ゲート型バイポーラトラ
ンジスタ（ＩＧＢＴ）を前記半導体スイッチ素子として
用いたことで、バイポーラトランジスタの低飽和電圧特
性、パワーＭＯＳＦＥＴの高速スイッチング特性を併せ
持つ素子（ＩＧＢＴ）を使用する。これにより、低損失
かつ高速スイッチング動作が可能な、半導体スイッチ素
子を用いた内部放電回路が提供できる。
【００８１】請求項１０記載の半導体スイッチ素子を用
いた内部放電回路によれば、ＫタイプＮ型ＭＯＳＦＥＴ
を前記半導体スイッチ素子として用い、前記第一端子が
ドレインであり、前記第二端子がソースであり、前記制
御端子がゲートであり、前記電気エネルギー蓄積部の一
方の電極が正極であることで、ＫタイプＮ型ＭＯＳＦＥ
Ｔを半導体スイッチ素子として使用することができる。
いた内部放電回路によれば、ＫタイプＮ型ＭＯＳＦＥＴ
を前記半導体スイッチ素子として用い、前記第一端子が
ドレインであり、前記第二端子がソースであり、前記制
御端子がゲートであり、前記電気エネルギー蓄積部の一
方の電極が正極であることで、ＫタイプＮ型ＭＯＳＦＥ
Ｔを半導体スイッチ素子として使用することができる。
【００８２】請求項１１記載の半導体スイッチ素子を用
いた内部放電回路によれば、ＪタイプＰ型ＭＯＳＦＥＴ
を前記半導体スイッチ素子として用い、前記第一端子が
ドレインであり、前記第二端子がソースであり、前記制
御端子がゲートであり、前記電気エネルギー蓄積部の一
方の電極が負極であることで、ＪタイプＰ型ＭＯＳＦＥ
Ｔを半導体スイッチ素子として使用することができる。
いた内部放電回路によれば、ＪタイプＰ型ＭＯＳＦＥＴ
を前記半導体スイッチ素子として用い、前記第一端子が
ドレインであり、前記第二端子がソースであり、前記制
御端子がゲートであり、前記電気エネルギー蓄積部の一
方の電極が負極であることで、ＪタイプＰ型ＭＯＳＦＥ
Ｔを半導体スイッチ素子として使用することができる。
【００８３】請求項１２記載の電気的治療装置は、請求
項１〜１１のいずれかに記載の半導体スイッチ素子を用
いた内部放電回路と、電気的刺激の波形を生成して生体
（患者）への電気エネルギー出力をおこなう外部放電回
路と、電気エネルギー蓄積部と、電気エネルギー蓄積部
への充電を行う充電回路と、を有する。これにより、予
期しない電源の遮断（バッテリはずれ等）や、何らかの
装置の異常（制御回路の単一故障等）によって半導体ス
イッチがオフ状態のままになっても、確実に電気エネル
ギー蓄積部に蓄積された電気エネルギーを、内部放電抵
抗により放電でき、電気的治療装置を操作や修理をする
際に、操作者や修理者が感電してしまうことのない安全
性に優れた電気的治療装置を提供できる。
項１〜１１のいずれかに記載の半導体スイッチ素子を用
いた内部放電回路と、電気的刺激の波形を生成して生体
（患者）への電気エネルギー出力をおこなう外部放電回
路と、電気エネルギー蓄積部と、電気エネルギー蓄積部
への充電を行う充電回路と、を有する。これにより、予
期しない電源の遮断（バッテリはずれ等）や、何らかの
装置の異常（制御回路の単一故障等）によって半導体ス
イッチがオフ状態のままになっても、確実に電気エネル
ギー蓄積部に蓄積された電気エネルギーを、内部放電抵
抗により放電でき、電気的治療装置を操作や修理をする
際に、操作者や修理者が感電してしまうことのない安全
性に優れた電気的治療装置を提供できる。
【図１】本発明に係る半導体スイッチ素子を用いた内部
放電回路および電気的治療装置の実施の形態を説明する
ための回路図である。
放電回路および電気的治療装置の実施の形態を説明する
ための回路図である。
【図２】本実施の形態に係る半導体スイッチ素子を用い
た内部放電回路の各動作におけるタイミング図である。
た内部放電回路の各動作におけるタイミング図である。
【図３】本実施の形態に係る多段回路構成例１を説明す
るための回路図である。
るための回路図である。
【図４】本実施の形態に係る多段回路構成例２を説明す
るための回路図である。
るための回路図である。
【図５】本実施の形態に係るＫタイプＮ型ＭＯＳＦＥＴ
の場合の回路構成例を説明するための回路図である。
の場合の回路構成例を説明するための回路図である。
【図６】本実施の形態に係るＪタイプＰ型ＭＯＳＦＥＴ
の場合の回路構成例を説明するための回路図である。
の場合の回路構成例を説明するための回路図である。
【図７】従来の電気的治療装置における半導体スイッチ
を用いた内部放電方法を説明する概略図である。
を用いた内部放電方法を説明する概略図である。
１０１ （トランスの）一次側領域 １０２ （トランスの）二次側領域 １０３ トランス １０４、１１５、１１６、１３１ コンデンサ １０５、１０６、１０７、１０９ 抵抗 １０８、１２０ バイポーラトランジスタ １１０、１２２ ＪタイプＰ型ＭＯＳＦＥＴ １１４、１２６ ＫタイプＮ型ＭＯＳＦＥＴ １１１、１２３、１４３、１４４ ダイオード １１２、１１３、１１７、１１８ 抵抗 １１９、１２１、１２４、１２５ 抵抗 １２７ａ、１２７ｂ、１２７ｃ、１２７ｄ 一次巻き線
の端子 １２７ｅ、１２７ｆ 二次巻き線の端子端子 １２８、１２９ 定電圧ツェナーダイオード １３２ 抵抗 １３３、１３３ａ、１３３ｂ 半導体スイッチ素子 １３４ スイッチ経路 １３５ センタータップ １４０ 安全性確保用抵抗 １４１ 内部放電抵抗 １４２ 電気エネルギー蓄積部 １４５ 充電回路 １４６ 外部放電回路 １４７ 内部放電回路 １４８ 補正用抵抗 ２０１ 半導体スイッチ ２０２ マイクロプロセッサ ２０３ 半導体スイッチ駆動部 ２０４ 内部放電抵抗 ＧＮＤ 接地端子 ＮＬ、Ｎ、ＰＬ、Ｐ 制御信号（その入力端子） ＶＤＤ 電源端子
の端子 １２７ｅ、１２７ｆ 二次巻き線の端子端子 １２８、１２９ 定電圧ツェナーダイオード １３２ 抵抗 １３３、１３３ａ、１３３ｂ 半導体スイッチ素子 １３４ スイッチ経路 １３５ センタータップ １４０ 安全性確保用抵抗 １４１ 内部放電抵抗 １４２ 電気エネルギー蓄積部 １４５ 充電回路 １４６ 外部放電回路 １４７ 内部放電回路 １４８ 補正用抵抗 ２０１ 半導体スイッチ ２０２ マイクロプロセッサ ２０３ 半導体スイッチ駆動部 ２０４ 内部放電抵抗 ＧＮＤ 接地端子 ＮＬ、Ｎ、ＰＬ、Ｐ 制御信号（その入力端子） ＶＤＤ 電源端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 津村 育洋 東京都新宿区西落合１丁目31番４号 日本 光電工業株式会社内 Ｆターム(参考） 4C053 JJ01 JJ23 5H740 BA12 BB07 HH05 JA28 KK03
Claims (12)
- 【請求項１】 制御回路からの制御信号で半導体スイッ
チ素子を導通状態にすることにより、電気エネルギー蓄
積部に蓄積された電気エネルギーを、前記電気エネルギ
ー蓄積部の一方の電極と、前記半導体スイッチ素子の第
一端子との間に具備した内部放電抵抗により放電する半
導体スイッチ素子を用いた内部放電回路において、 前記電気エネルギー蓄積部の一方の電極と、前記半導体
スイッチ素子の制御端子との間に、前記電気エネルギー
蓄積部の一方の電極から、電流を制限して前記半導体ス
イッチ素子の制御端子へ伝達する安全性確保用抵抗を具
備したことを特徴とする半導体スイッチ素子を用いた内
部放電回路。 - 【請求項２】 請求項１に記載の半導体スイッチ素子を
用いた内部放電回路において、 少なくともトランスを具備し、 前記トランスの一次側に、半導体スイッチ素子を制御す
るための制御信号により、前記トランスの一次側電流を
制御する一次側領域を具備し、 前記トランスの二次側に、半導体スイッチ素子を直接駆
動する二次側領域を具備し、 前記一次側領域は、制御信号を入力し、半導体スイッチ
素子を制御するための電力を、前記二次側領域に伝達
し、前記トランスの一次巻線を流れる電流が遮断された
ときに発生する逆起電力を抑制するように構成されたこ
とを特徴とする半導体スイッチ素子を用いた内部放電回
路。 - 【請求項３】 請求項２に記載の半導体スイッチ素子を
用いた内部放電回路において、 前記二次側領域は、前記一次側領域から供給された電力
を受け、前記半導体スイッチ素子を制御するための電力
を前記半導体スイッチに伝達し、前記トランスの一次巻
線を流れる電流が遮断されたときに発生する逆起電力に
よって生ずる電圧を遮断し、前記安全性確保用抵抗に比
べてインピーダンスが低くなるように構成されたことを
特徴とする半導体スイッチ素子を用いた内部放電回路。 - 【請求項４】 請求項３に記載の半導体スイッチ素子を
用いた内部放電回路において、 前記二次側領域は、前記トランスの二次巻き線の一端の
端子が、第一の定電圧ツェナーダイオードのアノードに
接続され、 前記第一の定電圧ツェナーダイオードと互いにカソード
同士が向かい合わせで接続された第二の定電圧ツェナー
ダイオードのアノードが抵抗を介して、前記半導体スイ
ッチ素子の制御端子に接続され、 前記トランスの二次巻き線の他端の端子が、前記半導体
スイッチ素子の第二端子に接続され、 前記第二の定電圧ツェナーダイオードのアノードと、前
記半導体スイッチ素子の第二端子との間に、コンデンサ
が接続されたことを特徴とする半導体スイッチ素子を用
いた内部放電回路。 - 【請求項５】 請求項２〜４のいずれかに記載の半導体
スイッチ素子を用いた内部放電回路において、 前記半導体スイッチ素子および前記二次側領域を複数具
備したことを特徴とする半導体スイッチ素子を用いた内
部放電回路。 - 【請求項６】 請求項５に記載の半導体スイッチ素子を
用いた内部放電回路において、 前記電気エネルギー蓄積部の一方の電極と、複数の前記
半導体スイッチ素子のそれぞれの制御端子との間に、前
記安全性確保用抵抗をそれぞれ接続したことを特徴とす
る半導体スイッチ素子を用いた内部放電回路。 - 【請求項７】 請求項６に記載の半導体スイッチ素子を
用いた内部放電回路において、 複数の前記半導体スイッチ素子の第一端子と、第二端子
との間に、それぞれの半導体スイッチ素子の特性のばら
つきを補正するための補正用抵抗をそれぞれ接続したこ
とを特徴とする半導体スイッチ素子を用いた内部放電回
路。 - 【請求項８】 請求項５に記載の半導体スイッチ素子を
用いた内部放電回路において、 前記電気エネルギー蓄積部の一方の電極と、第一段目の
前記半導体スイッチ素子の制御端子との間に、第一段目
用の前記安全性確保用抵抗を接続し、 前記半導体スイッチ素子の第二端子と、次段の前記半導
体スイッチ素子の制御端子との間に、第二段目以降用の
安全性確保用抵抗をそれぞれ接続したことを特徴とする
半導体スイッチ素子を用いた内部放電回路。 - 【請求項９】 請求項１〜８のいずれかに記載の半導体
スイッチ素子を用いた内部放電回路において、 絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を前
記半導体スイッチ素子として用い、前記第一端子がコレ
クタであり、前記第二端子がエミッタであり、前記制御
端子がゲートであり、前記電気エネルギー蓄積部の一方
の電極が正極であることを特徴とする半導体スイッチ素
子を用いた内部放電回路。 - 【請求項１０】 請求項１〜８のいずれかに記載の半導
体スイッチ素子を用いた内部放電回路において、 ＫタイプＮ型ＭＯＳＦＥＴを前記半導体スイッチ素子と
して用い、前記第一端子がドレインであり、前記第二端
子がソースであり、前記制御端子がゲートであり、前記
電気エネルギー蓄積部の一方の電極が正極であることを
特徴とする半導体スイッチ素子を用いた内部放電回路。 - 【請求項１１】 請求項１〜８のいずれかに記載の半導
体スイッチ素子を用いた内部放電回路において、 ＪタイプＰ型ＭＯＳＦＥＴを前記半導体スイッチ素子と
して用い、前記第一端子がドレインであり、前記第二端
子がソースであり、前記制御端子がゲートであり、前記
電気エネルギー蓄積部の一方の電極が負極であることを
特徴とする半導体スイッチ素子を用いた内部放電回路。 - 【請求項１２】 請求項１〜１１のいずれかに記載の半
導体スイッチ素子を用いた内部放電回路と、電気的刺激
の波形を生成して生体（患者）への電気エネルギー出力
をおこなう外部放電回路と、電気エネルギー蓄積部と、
電気エネルギー蓄積部への充電を行う充電回路と、を有
することを特徴とする電気的治療装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000143991A JP3796710B2 (ja) | 2000-05-16 | 2000-05-16 | 半導体スイッチ素子を用いた内部放電回路 |
| EP01111766A EP1156571B1 (en) | 2000-05-16 | 2001-05-15 | Disarm circuit using semiconductor switch device |
| DE60136412T DE60136412D1 (de) | 2000-05-16 | 2001-05-15 | Entschärfungsschalter unter Verwendung einer Halbleiterschaltvorrichtung |
| US09/854,664 US6628492B2 (en) | 2000-05-16 | 2001-05-15 | Disarm circuit using semiconductor switch device |
Applications Claiming Priority (1)
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