JP3794889B2 - 判定帰還等化におけるエラー伝搬抑制方法及び装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は判定帰還等化器（ＭＤＦＥ：Multi-level Decision Feedback
Equalization) において、誤り伝搬抑制を行うための誤り伝播抑制方法及び装置に関し、特に、Ｍ３ＤＥＦに好適な誤り伝播抑制方法及び装置に関する。
【０００２】
近年、磁気ディスク装置、磁気テープ装置等の面記録密度が飛躍的に増加している。面記録密度の増加は、転送速度の増加を意味する。信号処理方式が同じであれば、転送速度の増加は、記録周波数の増加を導き、書き込みヘッドに起因する記録の限界に達してしまう。このため、信号処理の改良がなされている。
【０００３】
この信号処理において、判定帰還等化技術（ＭＤＦＥ：Multi-level Decision Feedback Equalization) が提案されている。この方法では、ビット間の狭まりや、これに起因する符号間干渉による、信号対雑音比（ＳＮＲ）を改善できる。
【０００４】
更に、このＭＤＦＥの判定パスを複数設けるＭ３ＤＦＥ方式が提案されている（INTERMAG'99 Conference AD-8)。この方法では、ＭＤＦＥより更に、ＳＮＲを改善できる。
【０００５】
【従来の技術】
図１３は、従来のＭ３ＤＦＥシステムの機能ブロック図、図１４及び図１５は、そのパス選択シーケンス説明図である。
【０００６】
図１３に示すように、Ｍ３ＤＦＥシステム９０では、複数のＭＤＦＥの判定パス８０、８１を有する。一のＭＤＦＥ（判定帰還型等価器）８０は、基本的な構成として、フィードバックフィルタ９３と、加算回路９１と、検出器９２と、バッファメモリ９４とを有する。
【０００７】
他のＭＤＦＥ（判定帰還型等価器）８１も同一構造であり、フィードバックフィルタ９７と、加算回路９５と、検出器９６と、バッファメモリ９８とを有する。フィードバックフィルタ９３、９７は、検出器９２、９６の判定出力を、加算回路９１、９５にフィードバックする。フィードバックフィルタ９３、９７の出力は、入力パルス極性と逆極性となるように変化する。すなわち、フィードバックフィルタ９３、９７は、入力再生信号パルスの極性は交番するものと仮定している。
【０００８】
したがって、通常、フィードバックフィルタの出力極性は、前段の図示しないフォワードフィルタに入力されると予想する極性と逆方向にある。加算回路９１、９５は、フォワードフィルタの出力とフィードバックフィルタ９３、９７の出力の差を求める。これにより加算回路９１、９５の出力は、“０”レベルを中心とした波形となる。
【０００９】
ついで、検出器９２、９６により、所定のスレッシュホールド値（例えば、「０」レベル）で、加算回路９１、９５の出力が二値判定される。検出器（判定器）の出力は、二値符号系列となるが、Ｍ３ＤＦＥ回路により１ビット畳込みにより、４値状態とされる。
【００１０】
このＭ３ＤＦＥでは、一方のＭＤＦＥパスの検出結果を出力するＭＤＦＥ動作と、そのパスで、誤り確率に高いと判断した時に、２つのＭＤＦＥパスの検出結果の内、誤り信号の小さいパスの検出信号を選択するＭ３ＤＦＥ動作を選択する。このため、パスコントローラ９９が設けられている。
【００１１】
この動作を、図１４により説明する。イレージャ領域とイレージャ外領域とで動作が異なる。先ず、イレージャ外領域で、ＭＤＦＥパス８０の検出結果をバッファ９４を介して出力する。この間に、パスコントローラ９９は、加算器９１の出力Ｙｔ（ｎ）を監視し、絶対値ａｂｓ（Ｙｔ（ｎ））が、所定のレベルαｔより小さくなった場合に、イレージャ点として、イレージャ領域が開始される。
【００１２】
これは、判定器９２の入力Ｙｔ（ｎ）が、理想サンプルよりある距離離れてしまい、つまり誤り確率が高いことを検出して、イレージャを開始する。イレージャ外では、ＭＤＥＦと同一動作であるが、イレージャ領域では、イレージャ開始点から、判定結果を両パスで異ならせる。そして、フィードバックフィルタ９３、９７で、誤ったパスの誤り信号を増加させる。
【００１３】
具体的に、他のＭＤＥＦパス８１に、ビット反転器（ｂｉｔ ｆｌｉｐ）８２を設け、ビット反転器８２により、他のＭＤＥＦパス８１の判定器９６の判定結果を反転する。通常は、イレージャ点から数サンプル後（例えば、バッファ９４の長さ）に、イレージャを終了する。このイレージャ終了点を、マージと呼ぶ。
【００１４】
従って、バッファメモリ９４、９５には、異なる判定結果が格納される。パスコントローラ９９は、そのマージ点での誤り信号の小さい方のパス（ベストパス）を選択する。例えば、ＭＤＥＦパス８０の誤りが小さいと、バッファ９４の検出結果を出力する。逆に、ＭＤＥＦパス８１の誤りが小さいと、バッファ９８の検出結果をバッファ９４にコピーした後、バッファ９４のデータを出力する。
【００１５】
更に、図１５に示すように、イレージャ領域内で、更に誤り確率の高いサンプルが存在する時は、一旦ベストパスを選択し、更に、イレージャ領域を継続する場合がある。この継続点を、リスプリットと呼ぶ。
【００１６】
このようにして、Ｍ３ＤＦＥ方式は、誤りの少ない検出結果を出力するため、ＭＤＦＥ方式に対して、約２ｄＢの利得を有している。
【００１７】
【発明が解決しようとする課題】
しかしながら、従来のＭ３ＤＦＥ方式では、エラー伝搬抑制機能を持たないため、エラーがあると、これが他のデータに伝搬し、検出不能となるという問題があった。このため、特に、磁気記録分野への適用の最大の障害となっていた。
【００１８】
又、ＭＤＦＥ方式に適用できるエラー伝搬抑制方法は、周知であるが、これは、単一の帰還型等化器に適用できるものの、複数のパスを持つ判定帰還型等化器にそのまま適用できないという問題があった。
【００１９】
従って、本発明の目的は、複数のパスを持つ判定帰還型等化器に、エラー伝搬抑制機能を付与するための誤り伝搬抑制方法及び装置を提供することにある。
【００２０】
又、本発明の他の目的は、複数のパスを持つ判定帰還型等化器に、単一の帰還型等化器に適用されるエラー伝搬抑制技術を適用するためのエラー伝搬抑制シーケンスを提供するための誤り伝搬抑制方法及び装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記の課題を達成する本発明の構成は、複数の判定帰還型パスを持つ判定帰還型等化器のエラー伝搬抑制方法において、第１の判定帰還型パスのエラー伝搬検出を行う第１のエラー伝搬検出ステップと、第２の判定帰還型パスのエラー伝搬検出を行う第２のエラー伝搬検出ステップと、イレージャ領域外では、第１のエラー伝搬検出ステップによるエラー伝搬検出に応じて、前記第１の判定帰還型パスのエラー伝搬抑制を行うステップと、イレージャ終了時点では、選択されたパスのエラー伝搬検出結果により、選択されたパスのエラー伝搬抑制を行うステップとを有する。
【００２２】
本発明のエラー伝搬抑制装置は、第１の判定帰還型パスのエラー伝搬検出を行う第１のエラー伝搬検出器と、第２の判定帰還型パスのエラー伝搬検出を行う第２のエラー伝搬検出器と、イレージャ領域外では、第１のエラー伝搬検出器によるエラー伝搬検出に応じて、前記第１の判定帰還型パスのエラー伝搬抑制を行い、イレージャ終了時点では、選択されたパスのエラー伝搬検出結果により、選択されたパスのエラー伝搬抑制を行う制御部とを有する。
【００２３】
この本発明の態様では、各々のパスに、エラー伝搬検出器を設けて、各パスのエラー伝搬を独立して検出できるように構成し、且つイレージャ終了時点で、選択パスのエラー伝搬検出に応じて、選択パスのエラー伝搬を抑制するため、選択パスのエラー伝搬を抑制できる。又、誤りの確率の高い選択されないパスのエラー伝搬抑制を禁止するため、不必要な伝搬抑制を防止できる。
【００２４】
又、本発明の他の態様のエラー伝搬抑制方法は、前記イレージャ開始時点で、前記エラー伝搬検出をリセットするステップを有する。エラー伝搬抑制装置は、前記制御部は、前記イレージャ開始時点で、前記エラー伝搬検出器をリセットする。
【００２５】
イレージャ開始時点での不安定な状態でのエラー伝搬検出をリセットするため、正確にエラー伝搬を検出できる。
【００２６】
本発明の更なる特徴は、以下の図面を参照して説明される本発明の実施の形態から明らかになる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を、記録再生装置、Ｍ３ＤＥＦ回路、エラー伝播抑制、パスコントローラの順で、図面に従い説明する。なお、図において、同一又は類似のものには同一の参照番号又は参照記号を付して説明する。
【００２８】
・・記録再生装置・・
図１は、本発明を適用する磁気記録再生装置のブロック図、図２は、その信号処理回路のブロック図である。
【００２９】
図１は、磁気ディスクドライブの制御回路を示し、本発明のＭ３ＤＥＦ回路は、制御用ＬＳＩ１００に設けられる。装置全体は、マイクロコントローラ（ＭＣＵ）２００により制御される。作業用ＲＡＭ２０１、制御プログラムを格納するＲＯＭ２０２を有する。リード／ライトヘッド３の位置制御は、サーボ制御回路３００により駆動制御されるキャリッジモータ（ＶＣＭ）３０１により制御される。サーボ制御回路３００により駆動制御されるスピンドルモータ３０２は、磁気ディスク（図示せず）を回転する。
【００３０】
磁気ディスク書き込み又は読み出されるデータは、ハードディスクコントローラ（ＨＤＣ）２０３によりＳＣＳＩあるいはＩＤＥ等のインタフェース２０４を通して、図示しないホストとの間で送受される。
【００３１】
図２にて、後述するヘッドプリアンプ回路４及びＡＧＣアンプ５は、ヘッドＩＣ１０１に設けられる。また、制御用ＬＳＩ１００は、（１−７）符号器１、（1/1-D ）mod ２回路２、Ｍ３ＤＥＦ回路１０及び、（１−Ｄ）mod ２回路１１、（１−７）復号器１２を有する。
【００３２】
図２により、ヘッドＩＣ１０１及び制御用ＬＳＩ１００を詳細に説明する。図２において、１，０ビット列からなる入力ＮＲＺ信号は、（１−７）符号器１により、同極性符号の連続が最大８であり、連続交番数が１である符号則を有する（１−７）符号に変換される。（１−７）符号器１の出力は、１／Ｔのタイミングでサンプルされた±１の値を有する。（１−７）符号器１の出力に対し、書き込みＦＦ回路２では、(1/1-D)mod２の演算をして、リード／ライトヘッド３に送り、ディスクに書き込む。
【００３３】
さらに、図２において、ディスクに書き込まれているデータは、リード／ライトヘッド３により読み取られ、ヘッドプリアンプ回路４及びＡＧＣアンプ５を
通して一定レベルに増幅される。さらに、ＡＧＣアンプ５の出力は、Ｍ３ＤＦＥ回路１０のフォワードフィルタ６に入力され、（−２，０，＋１）の３値信号に変換される。
【００３４】
判定帰還型等価器８は、図３にて後述するように、基本的な構成として、フィードバックフィルタと加算回路と検出器を有する。フィードバックフィルタは、検出器の判定出力を加算回路にフィードバックする。フィードバックフィルタの出力は、入力パルス極性と逆極性となるように変化する。すなわち、フィードバックフィルタは、入力再生信号パルスの極性は交番するものと仮定している。
【００３５】
したがって、通常、フィードバックフィルタの出力極性は、フォワードフィルタ６に入力されると予想する極性と逆方向にある。加算回路は、フォワードフィルタ６の出力とフィードバックフィルタの出力の差を求める。これにより加算回路の出力は、“０”レベルを中心とした波形となる。
【００３６】
ついで、検出器により加算回路の出力が二値判定される。検出器の出力は、二値符号系列となるが、Ｍ３ＤＦＥ回路１０により１ビット畳込みにより、４値状態とされる。(1-D)mod２回路１１は、書き込みＦＦ回路２の処理と逆の処理(1-D)mod２の演算をし、さらに、（１−７）復号器１２により（１−７）符号を復号する。これにより読み出し信号が再生される。
【００３７】
上記の様に、判定帰還型等化においては検出器から判定結果をフィードバックフィルタを通して、入力側に帰還する構成である。このために、誤判定による誤りが伝播するという問題が存在する。
【００３８】
尚、本発明の適用分野は、磁気ディスクドライブに限らず、磁気テープドライブ、光ディスクドライブ、光磁気ディスクドライブ等の他の記録再生装置に適用できる。
【００３９】
・・Ｍ３ＤＥＦ回路・・
次に、図２の判定帰還型等化器８について、説明する。図３は、図２の判定帰還型等化器８の詳細ブロック図である。
【００４０】
図３に示すように、Ｍ３ＤＦＥ８では、複数のＭＤＦＥの判定パス１３、１４を有する。一のＭＤＦＥ（判定帰還型等価器）１３は、基本的な構成として、フィードバックフィルタ２２と、加算回路２０と、判定器２１と、バッファメモリ２３とを有する。
【００４１】
他のＭＤＦＥ（判定帰還型等価器）１４も同一構造であり、フィードバックフィルタ２７と、加算回路２５と、判定器２６と、バッファメモリ２９とを有する。フィードバックフィルタ２２、２７は、判定器２１、２６の判定出力を、加算回路２０、２５にフィードバックする。フィードバックフィルタ２２、２７の出力は、入力パルス極性と逆極性となるように変化する。すなわち、フィードバックフィルタ２２、２７は、入力再生信号パルスの極性は交番するものと仮定している。
【００４２】
したがって、通常、フィードバックフィルタの出力極性は、前段のフォワードフィルタ６に入力されると予想する極性と逆方向にある。加算回路２０、２５は、フォワードフィルタ６の出力とフィードバックフィルタ２２、２７の出力の差を求める。これにより加算回路２０、２５の出力は、“０”レベルを中心とした波形となる。
【００４３】
ついで、判定器２１、２２により、所定のスレッシュホールド値（本発明では、後述するように、エラー伝搬制御部３１で制御される）で、加算回路２０、２７の出力が二値判定される。検出器（判定器）２１、２６の出力は、二値符号系列となるが、Ｍ３ＤＦＥ回路により１ビット畳込みにより、４値状態とされる。
【００４４】
このＭ３ＤＦＥでは、一方のＭＤＦＥパスの検出結果を出力するＭＤＦＥ動作と、そのパスで、誤り確率に高いと判断した時に、２つのＭＤＦＥパスの検出結果の内、誤り信号の小さいパスの検出信号を選択するＭ３ＤＦＥ動作を選択する。このため、パスコントローラ３０が設けられている。
【００４５】
パスコントローラ３０の詳細ブロックは、図１２にて後述するが、その動作を説明する。パスコントローラ３０の動作は、図１４で前述したように、イレージャ領域とイレージャ外領域とで動作が異なる。先ず、イレージャ外領域で、ＭＤＦＥ動作し、ＭＤＦＥパス１３の検出結果をバッファ２３を介して出力する。この間に、パスコントローラ３０は、加算器２０の出力Ｙｔ（ｎ）を監視し、絶対値ａｂｓ（Ｙｔ（ｎ））が、所定のレベルαｔより小さくなった場合に、イレージャ点として、イレージャ領域が開始される。
【００４６】
これは、判定器２０の入力Ｙｔ（ｎ）が、理想サンプルよりある距離離れてしまい、つまり誤り確率が高いことを検出して、イレージャを開始することを意味する。イレージャ外では、ＭＤＥＦと同一動作であるが、イレージャ領域では、イレージャ開始点から、Ｍ３ＤＦＥ動作し、判定結果を両パスで異ならせる。そして、フィードバックフィルタ２２、２７で、誤ったパスの誤り信号を増加させる。
【００４７】
具体的に、他のＭＤＥＦパス１４に、ビット反転器（ｂｉｔ ｆｌｉｐ）３２を設け、ビット反転器３２により、他のＭＤＥＦパス１４の判定器２６の判定結果を反転する。通常は、イレージャ点から数サンプル後（例えば、バッファ９４の長さ）に、イレージャを終了する。このイレージャ終了点を、マージと呼ぶ。
【００４８】
従って、バッファメモリ２３、２９には、異なる判定結果か格納される。パスコントローラ３０は、そのマージ点での誤り信号の小さい方のパスを選択する。例えば、ＭＤＥＦパス１３の誤りが小さいと、バッファ２３の検出結果を出力する。逆に、ＭＤＥＦパス１４の誤りが小さいと、バッファ２９の検出結果をバッファ２３にコピーした後、バッファ２３のデータを出力する。
【００４９】
更に、図１５に示すように、イレージャ領域内で、更に誤り確率の高いサンプルが存在する時は、一旦ベストパスを選択し、更に、イレージャ領域を継続する場合がある。この継続点をリスプリットと呼ぶ。
【００５０】
このＭ３ＤＦＥ構成に対し、本発明では、更に、各パス１３、１４に、各々エラー伝搬検出部２４、２８が設けられている。エラー伝搬検出部２４、２８は、ＭＤＦＥ方式に適用できるエラー伝搬検出部であり、例えば、先の出願（ＰＣＴ／９８ＪＰ／０５２７８）で提案しており、図６以下で後述する。
【００５１】
又、エラー伝搬検出部２４、２８を、Ｍ３ＤＦＥでも動作するように、エラー伝搬制御部３１が設けられている。エラー伝搬制御部３１は、エラー伝搬検出部２４、２８からのエラー伝搬検出信号から有効なエラー伝搬抑制シーケンス（図４及び図５にて後述する）で、エラー伝搬抑制を開始する。
【００５２】
更に、エラー伝搬制御部３１は、パスコントローラ３０に対し、イレージャ領域の終了、イレージャ領域の禁止を指示し、エラー伝搬検出部２４、２８に対して、エラー伝搬検出のリセットやエラー伝搬検出禁止信号を提供する。
【００５３】
図４は、本発明の一実施の態様のエラー伝搬抑制処理フロー図であり、エラー伝搬制御部３１が実行するシーケンスを示す。
【００５４】
（Ｓ１）先ず、データをリードし、そのリード情報から前述のエラー伝搬検出部２４、２８がエラー伝搬の有無を各々のパスで検出する。リード終了なら、終了する。
【００５５】
（Ｓ２）リード終了でなく、且つエラー伝搬を検出しないと、ステップＳ１に戻る。
【００５６】
（Ｓ３）エラー伝搬制御部３１は、エラー伝搬検出部２４、２８からエラー伝搬検出信号を受けると、パスコントローラ３０からの状態信号により、イレージャ領域内かを判定する。イレージャ領域外と判定すると、ＭＤＦＥ動作中に、エラー伝搬が発生したことを意味する。このため、パスコントローラ３０は、ＭＤＦＥと同様に、エラー伝搬抑制を行う。即ち、図１０で後述するように、第１のパス１３の判定器２１のスライスレベルを変化する。そして、ステップＳ１に戻る。
【００５７】
（Ｓ４）エラー伝搬制御部３１は、イレージャ領域内と判定すると、パスコントローラ３０からの状態信号により、リスプリット又はマージかを判定する。リスプリット又はマージでない時は、ベストパスが判明していないため、エラー伝搬抑制を行わずに、ステップＳ１に戻る。
【００５８】
（Ｓ５）エラー伝搬制御部３１は、リスプリット又はマージであると判定すると、ベストパスが選択されたため、そのエラー伝搬検出がベストパスでのエラー伝搬検出かを判定する。ベストパスでのエラー伝搬検出でないと、エラー伝搬抑制を行わずに、ステップＳ１に戻る。
【００５９】
逆に、ベストパスでのエラー伝搬検出であると、そのパスに、エラー伝搬抑制を行い、ステップＳ１に戻る。
【００６０】
このように、Ｍ３ＤＦＥ動作中は、ベストパスが判明しておらず、誤ったパスは、エラー伝搬し易いため、エラー伝搬抑制しても、無駄である。このため、ベストパスが選択された時点で、ベストパス側にエラー伝搬検出があった時に、そのパスに、エラー伝搬抑制する。このようにして、Ｍ３ＤＦＥでも、エラー伝搬抑制を有効に実行できる。
【００６１】
図５は、本発明の他の実施の態様のエラー伝搬抑制処理フロー図であり、エラー伝搬制御部３１が実行するシーケンスを示す。
【００６２】
（Ｓ１０）先ず、データをリードし、そのリード情報から前述のエラー伝搬検出部２４、２８がエラー伝搬の有無を各々のパスで検出する。リード終了なら、終了する。
【００６３】
（Ｓ１１）リード終了でなく、且つエラー伝搬を検出しないと、エラー伝搬制御部３１は、パスコントローラ３０からの状態信号により、イレージャ開始点かを判定する。イレージャ開始点でないと、ステップＳ１０に戻る。一方、イレージャ開始点であると、エラー伝搬検出部２４、２８をリセットし、ステップＳ１０に戻る。この理由は、イレージャ開始は、前述のように、判定器の入力信号の誤り確率が高いことにより、開始するため、エラー伝搬検出も、誤ったエラー伝搬検出する可能性が高い。このため、イレージャ点では、エラー伝搬検出部２４、２８をリセットする。
【００６４】
（Ｓ１２）エラー伝搬制御部３１は、エラー伝搬検出部２４、２８からエラー伝搬検出信号を受けると、パスコントローラ３０からの状態信号により、イレージャ領域内かを判定する。イレージャ領域外と判定すると、ＭＤＦＥ動作中に、エラー伝搬が発生したことを意味する。このため、パスコントローラ３０は、ＭＤＦＥと同様に、エラー伝搬抑制を行う。即ち、図１０で後述するように、第１のパス１３の判定器２１のスライスレベルを変化する。そして、ステップＳ１０に戻る。
【００６５】
（Ｓ１３）エラー伝搬制御部３１は、イレージャ領域内と判定すると、パスコントローラ３０からの状態信号により、リスプリット又はマージかを判定する。リスプリット又はマージでない時は、ベストパスが判明していないため、エラー伝搬抑制を行わずに、ステップＳ１０に戻る。
【００６６】
（Ｓ１４）エラー伝搬制御部３１は、リスプリット又はマージであると判定すると、ベストパスが選択されたため、そのエラー伝搬検出がベストパスでのエラー伝搬検出かを判定する。ベストパスでのエラー伝搬検出でないと、エラー伝搬抑制を行わずに、ステップＳ１０に戻る。
【００６７】
逆に、ベストパスでのエラー伝搬検出であると、そのパスに、エラー伝搬抑制を行い、ステップＳ１０に戻る。
【００６８】
この実施の態様は、図４の態様に、ステップＳ１１のイレージャ点でのリセット動作を付加したものであり、その他の作用は、図４のものと同一である。
【００６９】
又、上記エラー伝搬抑制中は、判定器入力信号が不安定となってしまうため、エラー伝搬抑制中や、それに継続する数クロック間は、パスコントローラ３０のイレージャ判定（Ｍ３ＤＦＥ動作）を禁止することが有効である。このため、図３のように、エラー伝搬制御部３１は、パスコントローラ３０に、イレージャ禁止信号を提供する。
【００７０】
又、上記と同様に、エラー伝搬抑制中は、判定器入力信号が不安定となってしまうため、エラー伝搬抑制終了直後に、再度エラー伝搬を過検出してしまう場合がある。これを防止するため、エラー伝搬抑制終了後数クロック間は、エラー伝搬検出を禁止することも有効である。このため、図３のように、エラー伝搬制御部３１は、エラー伝搬検出部２４、２８に、エラー伝搬検出禁止信号を提供する。
【００７１】
更に、リスプリット点で、エラー伝搬と判定した場合には、Ｍ３ＤＦＥ動作を終了する（イレージャ領域を抜ける）必要があるため、エラー伝搬制御部３１は、パスコントローラ３０に、Ｍ３ＤＦＥ動作を終了させるイレージャ終了信号を供給する。
【００７２】
このようにして、Ｍ３ＤＦＥパスにおいても、エラー伝搬抑制を有効に実行でき、ＭＤＦＥのエラー伝搬抑制方法を適用できる。
【００７３】
・・エラー伝搬抑制・・
次に、図３のエラー伝播抑制について、エラー伝播の検出及び抑制の順で説明する。
【００７４】
先ず、本発明の正しい理解のためにＭＤＦＥ方式における誤り伝播の特性について考察する。誤り伝播は、図３の比較判定器２１、２６における誤判定による誤った値がフィードバック値として比較判定器２１、２６の入力に帰還されてしまうことに起因する。しかしながら、ＭＤＦＥ方式においては、図６に示すダイビットで示される読取り波形Ｂのインパルス応答Ａの０以下のレベル( Ｘマーク) がフィードバック係数となる。
【００７５】
このため、比較判定器２１、２６による判定が誤ったフィードバック値は片極性となり、エラー伝播の際の入力信号は一方向へのオフセットとして現れてくる。これを利用して、先の出願（ＰＣＴ／９８ＪＰ／０５２７８）では、判定帰還等化における誤り伝播の発生を、符号変換規則( ｄ, ｋ) を用いて検出し、且つ比較判定器のスライスレベルを可変とすることで、誤り伝播を抑制することを提案している。
【００７６】
即ち、先の出願（ＰＣＴ／９８ＪＰ／０５２７８）を利用して、符号変換規則を違反したことによるエラー伝播検出結果により、比較判定器２１、２６のスライスレベルを一方向にオフセットさせる方法、もしくはＤＣオフセットとして比較判定器２１、２６の入力信号に加算することにより、エラー伝搬を抑制することが可能である。本願発明のＭ３ＤＥＦにおいても、同様の手段方法により、エラー伝播の抑制は可能である。
【００７７】
ここで、ＭＤＦＥ方式での状態遷移と誤判定による比較判定器の入力信号と比較判定器のスライスレベルの関係を図７に示す。ここで、ＭＤＦＥの比較判定器の入力の特徴として、理想(Noiseless：ノイズ零) の入力信号は４値を持ち、そのレベルは図７Ａに示されるように“０”を中点とし、内側のレベルを±１とすると、外側のレベルは±２のレベルとなる。
【００７８】
誤り判定による比較判定器２１、２６の入力信号と判定器スライスレベルの関係は、図７Ｂに示すように、仮に「＋１」の判定を「−１」と誤判定する、即ち、ビット「１」をビット「０」と判定すると、スライスレベルは「＋１」側に接近し、「−１」側から遠ざかる方向に動く。このため、次の判定では「＋１」を「−１」と誤る可能性が高まる。
【００７９】
よって、図７Ａの状態遷移図において、▲３▼又は▲１▼の内側レベルの判定誤りの可能性が高まる。そして、誤り伝播が発生するための必要条件としては判定器のスライスレベルが、判定器の入力信号の±１レベルの範囲を超えることである。
【００８０】
ここで、ＭＤＦＥではフィードバック係数（図６に示すインパルス応答Ａのテールの部分）が０．５未満になるように制限するために、１ビットの誤りでは前記必要条件を満足しない。
【００８１】
例えば、「＋１」を「−１」と判定する１ビットの誤判定をした場合、フィードバック値は、本来であれば最大“−０．５未満”であるが、誤判定のためフィードバック値は、“＋０．５未満”となる。この結果、誤判定のために総計“＋１未満”の値が、入力に誤って帰還される。
【００８２】
しかし、誤帰還値が“＋１未満”であるために、前記必要条件（±１レベルの範囲を超えること）を満足しない。このためフィードバックされるデータ内における２ビット以上の誤りが必要である。つまりスライスレベルが、図７Ａ中の▲３▼又は▲１▼以上、もしくは▲４▼又は▲６▼以下になった時である。
【００８３】
かかるエラー伝播モードと状態遷移の関係を図８に示す。ここでは、誤り( エラー) 伝播モード（Mode）１は、判定結果が（１，７）符号の場合に同一符号が９シンボル以上であるk 拘束違反(violation k constraints) を侵した場合の誤り伝播を示し、エラー伝播モード２は判定結果が（１，７）符号の場合に連続符号極性交番長が、２シンボル以上であるd 拘束違反(violation d constraints) を侵した場合の誤り伝播を示している。
【００８４】
さらに、図８において、エラー伝播モード３が、(d，k)符号制限を満たした状態での誤り伝播を示す。ここでは、正規判定結果( データパターン：Data pattern) である“０”を“１”と誤って判定してしまった場合を記述している。例として“００００１１”の正規判定結果を、誤りパターンとして、“１００１１１”のごとく初めの１ビット目と４ビット目を誤った場合である。
【００８５】
これは、(d，k)符号制限を満足している誤り伝播パターンの一つである。ここでのパターン“００００１１”は、図８中の信号状態遷移図のエラー伝播信号において、モード３の誤り伝播信号として示される▲４▼→▲５▼→▲５▼→▲６▼→▲１▼→▲３▼を通るパターンである。
【００８６】
そして、▲４▼と▲６▼は本来「−１」である値が、これを「＋１」と誤って判定されている。 これは、判定器スライスレベルが" −１" と“−２”のレベルの間に位置しているからである。これにより“１００１１１１”と誤り伝播が発生してしまう。
【００８７】
かかる誤り伝播の特徴は、判定器スライスレベルが、判定器入力信号の「＋１」と「＋２」の領域内に、もしくは「−１」と「−２」の領域内に位置することである。よって、誤り伝播がない場合のノイズ零での判定器スライスレベルと判定器入力信号の内側の距離は“＋１”であるが、誤り伝播が発生した場合の同距離は平均値で“+ ０．５”となり、明らかに距離（振幅）が異なる。
【００８８】
ここで入力信号内側とは、状態遷移図で判定器スライスレベルに最も近い判定結果“＋１”と“−１”である。誤り伝播がない場合は、状態遷移図の▲１▼又は▲３▼と▲４▼又は▲６▼を意味し、誤りのある伝播では、判定器スライスレベルが▲２▼と▲１▼又は▲３▼の領域内に位置する場合は、▲２▼と▲１▼又は▲３▼を、もしくは判定器スライスレベルが▲５▼と▲４▼又は▲６▼の領域内に位置する場合は、▲５▼と▲４▼又は▲６▼を意味する。
【００８９】
これらは状態遷移図でも分かるように、スライスレベルを横切った際の直前と直後の判定器入力信号の状態を意味する。また、ＭＤＦＥでは、符号変換規則がｄ＝１であるため、判定結果は同極性が２回以上連続する。よって、判定器スライスレベルを横切った後の判定結果を、a(k+1)とすると、その直前の判定結果a(k)は、a(k)≠ a(k+1) である。また、その１クロック前の判定結果a(k-1)は、a(k-1)≠a(k+1)と表すことが出来る。
【００９０】
したがって、この誤り伝播の検出を行うためには、以下の方法をとる。先ず、下記（１）式のように、判定器の判定結果a(k+1)と、２クロック前の判定結果a(k-1)とが異なる場合に、a(k)に対応する判定器入力信号y(k)のスライスレベルからの振幅ｅｖを計算する。この式において、入力信号y(k)と、ノイズがない場合の理想値y(k)(Ideal y (k)と表記する) との差分をとることで、誤り伝播がない場合には、スライスレベルからの振幅は平均値としてゼロ（零）となり、誤り伝播がある場合には、平均で０．５となる。
【００９１】
ｅｖ＝（y(k)ーIdeal y (k))・Sign(a(k)) (1)
このため、上式の誤差信号ev(k) を用いることで、誤り伝播を検出することが可能である。ところで、上記式（１）は振幅誤差算出式と同等であり、ＭＤＦＥ方式では一般的に使用されている（論文：Design, Implementation and Performance Evaluation of An MDFE Read Channel ，１９９７）。
【００９２】
したがって、本エラー伝播の検出には、振幅誤差演算結果を直接使用することも可能である。また、誤り伝播過検出(miss-detection)確率を下げるためには誤差信号ev(k) 、もしくは同等の振幅誤差演算結果が、a(k-1)≠ a(k+1) の条件を満たした複数の誤差信号を積分した値を用いることが有効である。
【００９３】
他の手段として前記積分した誤差信号では、信号値が大きすぎる場合も考えられるため、平均値を用いることもできる。このようにして求めた誤差信号ev(k) もしくは振幅誤差信号の積分値もしくは平均値を、誤り伝播発生比較基準信号と比較することで、誤り伝播を、低い誤り伝播過検出の条件の下で、安定して検出することが出来る。
【００９４】
又、誤り伝播を検出した際の処理として、前述の先の出願の発明で採用した判定器スライスレベルのオフセットもしくは判定器入力信号に直流オフセットを加えることが、誤り伝搬の抑制に有効である。
【００９５】
その際には、オフセット方向を決める必要がある。その方法を図９に示す。図９では、本願発明の対象とする誤り伝播で発生頻度の高いデータパターン３種類について記載している。
【００９６】
最上段は、データパターン“１１００００”が、誤り伝播により“１１１００１”となってしまった場合であり、スライスレベルが下方にオフセットした、言い換えると信号が上方にオフセットした場合に相当する。
【００９７】
エラー伝播有無でのスライスレベルの上方と下方でのサンプル数比は、エラー伝播なしで２：４となり、エラー伝播有りで４：２となる。即ち、エラー伝播後では、上方の方が多く、信号のオフセット方向と同じになっている。
【００９８】
中段に示すのは、“１１１００００”が、“１１１１００１”とエラー伝播してしまった場合の例であり、サンプル数比はエラー伝播なしで３：４となり、エラー伝播有りで５：２となる。上記と同様に、エラー伝播後では上方の方が多く、信号も同方向にオフセットしている。
【００９９】
また、下段に示すのは、“１１０００００”が“１１１０００１”とエラー伝播した場合であり、この場合も、サンプル数比はエラー伝播なしで２：５であるのが、エラー伝播有りで４：３となる。即ち、エラー伝播後では、上方の方が多く、信号も同方向にオフセットしている。
【０１００】
このようにエラー伝播した際には、エラー伝播状態での判定結果におけるスライスレベルが、上方（＋１）と下方（−１）にいずれか多い方に信号がオフセットしていることがわかる。
【０１０１】
したがって、エラー伝播を検出した際の判定結果「＋１」と「−１」の多数決を採ることで、誤り伝播による入力信号のオフセット方向を検出することが可能である。検出された方向に、比較器スライスレベルをオフセットさせることで、もしくは多数決の逆極性へのＤＣオフセット値を差回路入力信号に加算することで、エラー伝播を抑制することが可能となる。
【０１０２】
このように、比較器入力誤差信号ev(k) もしくは振幅誤差信号を用いることで、上記先の出願の発明では検出出来なかった誤り伝播を検出することが可能となる。また、判定結果の多数決を採ることで誤り伝播時の入力信号のオフセット方向も検出可能となり、上記先の出願の発明による誤り伝播抑制方法を用いることで誤り伝播を抑制することができる。
【０１０３】
図１０は、図３のエラー伝搬検出部２４、２８及びエラー伝搬制御部３１の要部のブロック図、図１１は、図１０のエラー伝搬オフセット方向検出器２１４のブロック図である。
【０１０４】
図１０に示すように、図３のエラー伝播検出器２４、２８は、判定器２１、２６の出力から、（１、７）ＲＬＬ符号規則に反していることを検出して、エラー伝搬検出する第１のエラー伝搬検出部２０１と、加算器２０、２５の出力からエラー伝播を検出する第２のエラー伝播検出器２００と、比較判定器２１、２６の出力からエラー伝播オフセットの方向を検出するエラー伝播オフセット方向検出器２１４を有する。
【０１０５】
又、エラー伝搬制御部３１には、これらエラー伝播検出器２００及びエラー伝播オフセット方向検出器２１４の出力に基づき、比較判定器２１、２６のスライスオフセット値を生成出力するスライスオフセット制御部２０１が設けられいてる。
【０１０６】
尚、スライスオフセットを制御する代わりに、加算器２０、２５に付加するＤＣオフセット値を制御するようにしても良い。この場合、エラー伝播検出器２００及びエラー伝播オフセット方向検出器２１４の出力に基づき、加算器２０、２５のＤＣオフセット値を制御する構成となる。即ち、図１０の構成におけるスライスオフセット制御部２０１の代わりに、加算器２０、２５に付加するＤＣオフセット値を生成するＤＣオフセット制御器を設ける。
【０１０７】
図１０において、加算器２０、２５には、フィードフォワードフィルタ６の出力と、フィードバックフィルタ２２、２７の出力が反転されて入力される。そしてこれらを加算する機能を有する。したがって、加算器２０、２５は、フィードフォワードフィルタ６の出力とフィードバックフィルタ２２、２７の出力の差分を出力し、比較判定器２１、２６に入力する。
【０１０８】
比較判定器２１、２６は、スライスレベルを基準にして、比較判定器２１、２６の入力レベルを比較判定し“１”又は“０”に２値化して出力する。そして、比較判定器２１、２６の判定結果は、比較判定器２１、２６への入力信号とともに、エラー伝播検出器２００へ入力される。さらに、比較判定器２１、２６の判定結果は、第１のエラー伝搬検出部２０１、エラー伝播オフセット方向検出器２１４に入力される。
【０１０９】
第１のエラー伝搬検出部２０１は、先の出願とものと同一であり、同極性連続が最大８を越えているか否か、即ち、同極性が９シンボル以上継続しているか否かを検出し、或いは２シンボル以上連続した極性交番があるか否かを検出して、（１、７）ＲＬＬ規則違反によるエラー伝搬検出を行う。この検出部２０１は、先の出願にも開示されているように、プリセット付きカウンタを用いると良い。
【０１１０】
第２のエラー伝播検出器２００では、エラーの伝播が検出される。さらに、エラー伝播オフセット方向検出器２１４では、エラーの検出されるエラー伝播の起因となる先に説明したオフセットの方向が検出される。
【０１１１】
したがって、図１０においては、エラー伝播検出器２００、２０１により検出されるエラーの伝播と、エラー伝播オフセット方向検出器２１４で検出されるオフセット方向に基づき、スライスオフセット制御器２０１が、オフセットをゼロとする方向に比較判定器２１、２６のスライスレベルを制御する。
【０１１２】
第２のエラー伝播出器２００は、誤差演算回路２１０、誤差演算回路２１０の誤差演算結果を複数サンプル分遅延する遅延回路２１１と、遅延回路２１１からの複数のサンプリング分の誤差演算結果を累積する累積回路２１２を有する。
【０１１３】
誤差演算回路２１０は、振幅誤差を算出し、誤差信号ｅｖとして出力する。すなわち、エラー伝播検出部２００は、先に説明した式（１）の演算を行なう機能を有する。演算回路２１０は、ａ(k-1) ≠ａ(k+1) である場合の加算器２０、２５の出力と、ノイズがない時の理想値との差分（ｙk −Ideal ｙk ）に、ａk の符号を乗算し、誤差信号ｅv を演算する。
【０１１４】
この様に演算された誤差信号ｅv は、実施例として１２サンプルの値を求める遅延回路２１１に入力される。遅延回路２１１の各タップからの１２サンプル値の累積が累積回路２１２で求められる。さらに、エラー伝播検出部２００の比較器２１３は、累積回路２１２の出力を誤り伝播比較基準（sliceEP ３）と比較する。
【０１１５】
この比較器２１３により、前記累積値がこの比較基準（sliceEP ３）以下となると、誤り伝播が検出される(detMD３) 。この検出信号は、第１のエラー伝搬検出部２０１の検出信号とオアゲート２１５でオアが取られた後、アンドゲート２１６に入力する。ゲート２１６には、図３で前述したエラー伝搬制御部３１からの検出禁止信号が入力されている。この検出禁止信号が、検出禁止を示すときは、ゲート２１６から検出信号が出力されない。逆に、検出禁止信号が、検出禁止を示さないときは、ゲート２１６から検出信号が出力される。
【０１１６】
また、誤り伝播検出とともに、図３で前述したエラー伝搬制御部３１からの検出リセット信号により、誤り伝播検出をリセットするため、１２サンプルの誤差信号即ち、比較器２１３の入力はクリアされる。
【０１１７】
一方、比較判定器２１、２６の判定結果は、エラー伝播オフセット方向検出器２１４に入力される。エラー伝播オフセット方向検出器２１４は、誤り伝播による入力信号のオフセット方向を検出するために、機能として多数決判定機能を有する。
【０１１８】
この多数決判定機能を有するエラー伝播オフセット方向検出器２１４の一実施例を図１１に示す。比較判定器２１、２６の出力ａk と、それをインバータ２３０で反転した信号とを、それぞれ、シフトレジスタ２３１、２３２に入力する。さらに、シフトレジスタ２３１、２３２のそれぞれに対応するビットカウンタ２３３、２３４を有する。
【０１１９】
ビットカウンタ２３３、２３４は、それぞれシフトレジスタ２３１、２３２のシフト量に対応する計数値を出力する。したがって、ビットカウンタ２３３は入力“Ｈ”論理の個数を計数し、ビットカウンタ２３４は入力“Ｌ”論理の個数を計数する。
【０１２０】
これらのビットカウンタ２３２，２３４の出力の差分が、差回路２３５において、求められる。したがって、差回路２３５の出力(slofst)は、多数決論理により、入力“Ｈ”又は“Ｌ”論理のいずれの方向にオフセットしているかを意味することになる。
【０１２１】
なお、多数決をとる値は、シフトレジスタ２３１、２３２の段数で決まり、その最適値はＭＤＦＥ回路への入力信号の信号状態（記録密度）に応じて異なるため可変できるようにすることが望ましい。
【０１２２】
図１０に戻り説明すると、エラー伝播オフセット方向検出器２１４の出力(slofst)は、スライスオフセット制御部２０１の選択器(Selector)２２１に入力される。選択器(Selector)２２１は、比較器２１３の出力(det#MD3) と、エラー伝播オフセット方向検出器２１４の出力(slofst)に基づき、下表に示す論理値テーブルを基に判定器スライスレベルの値を選択する。
【０１２３】
【表１】
【０１２４】
誤り伝播がない場合((detMD3＝０) には、選択器出力は“０”であり、誤り伝播を検出した際(det#MD ３= １) に、多数決判定部出力(slofst)が“０”である時は、選択器２２１は−Ｓ３の判定器スライスレベルを出力する。反対に、エラーオフセット方向検出器２１４である多数決判定部の出力(slofst)が“１”である時は、選択器２２１は＋Ｓ３の判定器スライスレベルを出力する。
【０１２５】
ここで−Ｓ３，+ Ｓ３は判定器スライスレベルをオフセットさせたい所望の値である。この選択器出力は、判定器スライスレベルのタイミング（オフセット区間）を制御するスライスオフセット時刻発生器（slice offset time generator ）２２２に入力される。そこで生成されたタイミング信号を伴う判定器スライスレベルが比較判定のスライスレベルである比較基準信号として、比較判定器２１、２６に入力される。
【０１２６】
ここで、上記図１０の実施例において、遅延回路２１１と累積回路２１２により１２サンプル分の誤差信号の累積値を求めるように説明した。本発明においては、実施例として、かかる場合に限定されない。すなわち、先に式（１）に関して説明したように、回路２１０の振幅誤差演算結果を直接用い、比較器２１３で基準値（slice#EP3 ）と比較するようにしてもよい。
【０１２７】
また、累積値を求める代わりに、回路２１０の振幅誤差演算結果の複数のサンプル分の誤差信号の積分値あるいは、平均値を用いることも可能である。かかる場合、それぞれ、遅延回路２１１と累積回路２１２に代わり、積分回路あるいは平均化回路が用いられる。
【０１２８】
さらに、図３のＭ３ＤＦＥを考慮すると、エラ−伝播の検出方法は、基本的にＭＤＦＥの場合と同様である。しかし、Ｍ３ＤＦＥでは、要求されるＢＥＲ（ビットエラー率）において、ＭＤＦＥよりＳＮＲ（信号対雑音比）が必要であるので、ＭＤＦＥ用の誤差伝播抑制方法をＭ３ＤＦＥに用いる場合、バーストエラー長が長くなる。
【０１２９】
したがって、誤差伝播抑制作用は、Ｍ３ＤＦＥではより強化する必要がある。エラー伝播の要因は、判定器の入力におけるＤＣオフセットであるから、エラ−伝播の検出能力を高めるにはＤＣオフセットを効率的に検知することが必要である。
【０１３０】
したがって、実施例として、下記式（２）に示すように、2 乗ＤＣオフセットエラー信号を所定数分累積するように構成することが可能である。
【０１３１】
【数１】
【０１３２】
ここで、εsqErr(n)は、2 乗誤差である。
【０１３３】
したがって、かかる実施例に対応する構成は、図１０において、演算回路２１０において、εsqErr(n-i)・ａ(n-i) を求め、累積回路２１１、２１２にεsqErr(n-i)・ａ(n-i) がｍサンプル分累積される。
【０１３４】
・・パスコントローラ・・
次に、図３のパスコントローラの内部構成を説明する。図１２は、図３のパスコントローラ３０の内部回路図である。この構成自体は、前述したINTERMAG'99 Conference AD-8 で、公開されたものであり、詳細は省略し、簡単に説明する。
【０１３５】
ＲＬＬ検出／訂正回路３００は、第１のパス１３の判定器２１の検出結果をＲＬＬ検出して、且つ訂正する。絶対値回路３０１は、第１のパス１３の判定器２１の入力Yn(t) を絶対値化する。判定器３０２は、絶対値Yn(t) が、前述イレージャ基準値αｔでスライスし、イレージャ検出信号をパス制御部３０９に通知する。
【０１３６】
遅延器３０３は、第１のパス１３の判定器２１の入力Yn(t) を遅延する。自乗エラー検出器３０４は、第１のパス１３のバッファ２３の検出結果と、遅延され入力Yn(t) との自乗誤差を計算し、累積する。
【０１３７】
ＲＬＬ検出／訂正回路３１１は、第２のパス１４の判定器２６の検出結果をＲＬＬ検出して、且つ訂正する。絶対値回路３１２は、第２のパス１４の判定器２６の入力Yn(t) を絶対値化する。判定器３１５は、絶対値Yn(t) が、前述イレージャ基準値αｔでスライスし、イレージャ検出信号をパス制御部３０９に通知する。
【０１３８】
遅延器３１３は、第２のパス１４の判定器２６の入力Yn(t) を遅延する。自乗エラー検出器３１４は、第２のパス１４のバッファ２９の検出結果と、遅延され入力Yn(t) との自乗誤差を計算し、累積する。
【０１３９】
差分器３０５は、第１のパス１３の自乗誤差と、第２のパス１４の自乗誤差とを差し引き、加算する。絶対値回路３０６は、この加算値を絶対値化する。判定器３０７は、絶対値を所定のスライスγでスライスする。判定器３０８は、加算値をゼロスライスして、いずれのパスが誤差が大きいかを示す信号を、パス制御部３０９に通知する。
【０１４０】
パス制御部３０９は、判定器３０２、３１５の出力からイレージャの開始を検出し、判定器３０８の出力から、ベストパスを選択する。従って、パス制御部３０９は、ベストパス選択信号、スプリット信号、リスプリット信号、マージ信号を、制御信号として出力する。更に、前述したように、エラー伝搬制御部３１からの制御信号（イレージャ禁止、イレージャ終了）により、イレージャ動作を制御する。
【０１４１】
以上図面に従い説明した本発明の実施の形態は、本発明の理解のためのものであり、本発明の適用はこれに限定されない。本発明の保護の範囲は特許請求の記載により定められ、特許請求の範囲の記載と均等のものも本発明の保護の範囲に含まれるものである。
【０１４２】
【発明の効果】
以上説明したように、本発明では、以下の効果を奏する。
【０１４３】
(1) 各々のパスに、エラー伝搬検出器を設けて、各パスのエラー伝搬を独立して検出できるように構成し、且つイレージャ終了時点で、選択パスのエラー伝搬検出に応じて、選択パスのエラー伝搬を抑制するため、選択パスのエラー伝搬を抑制できる。
【０１４４】
(2) 又、誤りの確率の高い選択されないパスのエラー伝搬抑制を禁止するため、不必要な伝搬抑制を防止できる。
【図面の簡単な説明】
【図１】本発明を適用する磁気記録再生装置のブロック図である。
【図２】図１の制御用ＬＳＩの信号処理系のブロック図である。
【図３】本発明の一実施の形態のブロック図である。
【図４】本発明の一実施の態様のエラー伝搬検出、抑制処理フロー図である。
【図５】本発明の他の実施の態様のエラー伝搬検出、抑制処理フロー図である。
【図６】読取信号のインパルス応答を示す図である。
【図７】ＭＤＦＥ方式での状態遷移と誤判定による比較判定器の入力信号と判定器スライスレベルの関係を示す図である。
【図８】エラー伝播モードと状態遷移の関係を示す図である。
【図９】誤り伝播で発生頻度の高いデータパターン３種類について説明する図である。
【図１０】図３のエラー伝搬検出部のブロック図である。
【図１１】図１０のオフセット方向検出部のブロック図である。
【図１２】図３のパスコントローラのブロック図である。
【図１３】従来のＭ３ＤＦＥのブロック図である。
【図１４】従来のＭ３ＤＦＥのパス選択シーケンス図である。
【図１５】従来のＭ３ＤＦＥの他のパス選択シーケンス図である。
【符号の説明】
６ フォワードフィルタ
１３、１４ 判定帰還型パス
２４、２８ エラー伝搬検出部
３０ エラー伝搬制御部
【発明の属する技術分野】
本発明は判定帰還等化器（ＭＤＦＥ：Multi-level Decision Feedback
Equalization) において、誤り伝搬抑制を行うための誤り伝播抑制方法及び装置に関し、特に、Ｍ３ＤＥＦに好適な誤り伝播抑制方法及び装置に関する。
【０００２】
近年、磁気ディスク装置、磁気テープ装置等の面記録密度が飛躍的に増加している。面記録密度の増加は、転送速度の増加を意味する。信号処理方式が同じであれば、転送速度の増加は、記録周波数の増加を導き、書き込みヘッドに起因する記録の限界に達してしまう。このため、信号処理の改良がなされている。
【０００３】
この信号処理において、判定帰還等化技術（ＭＤＦＥ：Multi-level Decision Feedback Equalization) が提案されている。この方法では、ビット間の狭まりや、これに起因する符号間干渉による、信号対雑音比（ＳＮＲ）を改善できる。
【０００４】
更に、このＭＤＦＥの判定パスを複数設けるＭ３ＤＦＥ方式が提案されている（INTERMAG'99 Conference AD-8)。この方法では、ＭＤＦＥより更に、ＳＮＲを改善できる。
【０００５】
【従来の技術】
図１３は、従来のＭ３ＤＦＥシステムの機能ブロック図、図１４及び図１５は、そのパス選択シーケンス説明図である。
【０００６】
図１３に示すように、Ｍ３ＤＦＥシステム９０では、複数のＭＤＦＥの判定パス８０、８１を有する。一のＭＤＦＥ（判定帰還型等価器）８０は、基本的な構成として、フィードバックフィルタ９３と、加算回路９１と、検出器９２と、バッファメモリ９４とを有する。
【０００７】
他のＭＤＦＥ（判定帰還型等価器）８１も同一構造であり、フィードバックフィルタ９７と、加算回路９５と、検出器９６と、バッファメモリ９８とを有する。フィードバックフィルタ９３、９７は、検出器９２、９６の判定出力を、加算回路９１、９５にフィードバックする。フィードバックフィルタ９３、９７の出力は、入力パルス極性と逆極性となるように変化する。すなわち、フィードバックフィルタ９３、９７は、入力再生信号パルスの極性は交番するものと仮定している。
【０００８】
したがって、通常、フィードバックフィルタの出力極性は、前段の図示しないフォワードフィルタに入力されると予想する極性と逆方向にある。加算回路９１、９５は、フォワードフィルタの出力とフィードバックフィルタ９３、９７の出力の差を求める。これにより加算回路９１、９５の出力は、“０”レベルを中心とした波形となる。
【０００９】
ついで、検出器９２、９６により、所定のスレッシュホールド値（例えば、「０」レベル）で、加算回路９１、９５の出力が二値判定される。検出器（判定器）の出力は、二値符号系列となるが、Ｍ３ＤＦＥ回路により１ビット畳込みにより、４値状態とされる。
【００１０】
このＭ３ＤＦＥでは、一方のＭＤＦＥパスの検出結果を出力するＭＤＦＥ動作と、そのパスで、誤り確率に高いと判断した時に、２つのＭＤＦＥパスの検出結果の内、誤り信号の小さいパスの検出信号を選択するＭ３ＤＦＥ動作を選択する。このため、パスコントローラ９９が設けられている。
【００１１】
この動作を、図１４により説明する。イレージャ領域とイレージャ外領域とで動作が異なる。先ず、イレージャ外領域で、ＭＤＦＥパス８０の検出結果をバッファ９４を介して出力する。この間に、パスコントローラ９９は、加算器９１の出力Ｙｔ（ｎ）を監視し、絶対値ａｂｓ（Ｙｔ（ｎ））が、所定のレベルαｔより小さくなった場合に、イレージャ点として、イレージャ領域が開始される。
【００１２】
これは、判定器９２の入力Ｙｔ（ｎ）が、理想サンプルよりある距離離れてしまい、つまり誤り確率が高いことを検出して、イレージャを開始する。イレージャ外では、ＭＤＥＦと同一動作であるが、イレージャ領域では、イレージャ開始点から、判定結果を両パスで異ならせる。そして、フィードバックフィルタ９３、９７で、誤ったパスの誤り信号を増加させる。
【００１３】
具体的に、他のＭＤＥＦパス８１に、ビット反転器（ｂｉｔ ｆｌｉｐ）８２を設け、ビット反転器８２により、他のＭＤＥＦパス８１の判定器９６の判定結果を反転する。通常は、イレージャ点から数サンプル後（例えば、バッファ９４の長さ）に、イレージャを終了する。このイレージャ終了点を、マージと呼ぶ。
【００１４】
従って、バッファメモリ９４、９５には、異なる判定結果が格納される。パスコントローラ９９は、そのマージ点での誤り信号の小さい方のパス（ベストパス）を選択する。例えば、ＭＤＥＦパス８０の誤りが小さいと、バッファ９４の検出結果を出力する。逆に、ＭＤＥＦパス８１の誤りが小さいと、バッファ９８の検出結果をバッファ９４にコピーした後、バッファ９４のデータを出力する。
【００１５】
更に、図１５に示すように、イレージャ領域内で、更に誤り確率の高いサンプルが存在する時は、一旦ベストパスを選択し、更に、イレージャ領域を継続する場合がある。この継続点を、リスプリットと呼ぶ。
【００１６】
このようにして、Ｍ３ＤＦＥ方式は、誤りの少ない検出結果を出力するため、ＭＤＦＥ方式に対して、約２ｄＢの利得を有している。
【００１７】
【発明が解決しようとする課題】
しかしながら、従来のＭ３ＤＦＥ方式では、エラー伝搬抑制機能を持たないため、エラーがあると、これが他のデータに伝搬し、検出不能となるという問題があった。このため、特に、磁気記録分野への適用の最大の障害となっていた。
【００１８】
又、ＭＤＦＥ方式に適用できるエラー伝搬抑制方法は、周知であるが、これは、単一の帰還型等化器に適用できるものの、複数のパスを持つ判定帰還型等化器にそのまま適用できないという問題があった。
【００１９】
従って、本発明の目的は、複数のパスを持つ判定帰還型等化器に、エラー伝搬抑制機能を付与するための誤り伝搬抑制方法及び装置を提供することにある。
【００２０】
又、本発明の他の目的は、複数のパスを持つ判定帰還型等化器に、単一の帰還型等化器に適用されるエラー伝搬抑制技術を適用するためのエラー伝搬抑制シーケンスを提供するための誤り伝搬抑制方法及び装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記の課題を達成する本発明の構成は、複数の判定帰還型パスを持つ判定帰還型等化器のエラー伝搬抑制方法において、第１の判定帰還型パスのエラー伝搬検出を行う第１のエラー伝搬検出ステップと、第２の判定帰還型パスのエラー伝搬検出を行う第２のエラー伝搬検出ステップと、イレージャ領域外では、第１のエラー伝搬検出ステップによるエラー伝搬検出に応じて、前記第１の判定帰還型パスのエラー伝搬抑制を行うステップと、イレージャ終了時点では、選択されたパスのエラー伝搬検出結果により、選択されたパスのエラー伝搬抑制を行うステップとを有する。
【００２２】
本発明のエラー伝搬抑制装置は、第１の判定帰還型パスのエラー伝搬検出を行う第１のエラー伝搬検出器と、第２の判定帰還型パスのエラー伝搬検出を行う第２のエラー伝搬検出器と、イレージャ領域外では、第１のエラー伝搬検出器によるエラー伝搬検出に応じて、前記第１の判定帰還型パスのエラー伝搬抑制を行い、イレージャ終了時点では、選択されたパスのエラー伝搬検出結果により、選択されたパスのエラー伝搬抑制を行う制御部とを有する。
【００２３】
この本発明の態様では、各々のパスに、エラー伝搬検出器を設けて、各パスのエラー伝搬を独立して検出できるように構成し、且つイレージャ終了時点で、選択パスのエラー伝搬検出に応じて、選択パスのエラー伝搬を抑制するため、選択パスのエラー伝搬を抑制できる。又、誤りの確率の高い選択されないパスのエラー伝搬抑制を禁止するため、不必要な伝搬抑制を防止できる。
【００２４】
又、本発明の他の態様のエラー伝搬抑制方法は、前記イレージャ開始時点で、前記エラー伝搬検出をリセットするステップを有する。エラー伝搬抑制装置は、前記制御部は、前記イレージャ開始時点で、前記エラー伝搬検出器をリセットする。
【００２５】
イレージャ開始時点での不安定な状態でのエラー伝搬検出をリセットするため、正確にエラー伝搬を検出できる。
【００２６】
本発明の更なる特徴は、以下の図面を参照して説明される本発明の実施の形態から明らかになる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を、記録再生装置、Ｍ３ＤＥＦ回路、エラー伝播抑制、パスコントローラの順で、図面に従い説明する。なお、図において、同一又は類似のものには同一の参照番号又は参照記号を付して説明する。
【００２８】
・・記録再生装置・・
図１は、本発明を適用する磁気記録再生装置のブロック図、図２は、その信号処理回路のブロック図である。
【００２９】
図１は、磁気ディスクドライブの制御回路を示し、本発明のＭ３ＤＥＦ回路は、制御用ＬＳＩ１００に設けられる。装置全体は、マイクロコントローラ（ＭＣＵ）２００により制御される。作業用ＲＡＭ２０１、制御プログラムを格納するＲＯＭ２０２を有する。リード／ライトヘッド３の位置制御は、サーボ制御回路３００により駆動制御されるキャリッジモータ（ＶＣＭ）３０１により制御される。サーボ制御回路３００により駆動制御されるスピンドルモータ３０２は、磁気ディスク（図示せず）を回転する。
【００３０】
磁気ディスク書き込み又は読み出されるデータは、ハードディスクコントローラ（ＨＤＣ）２０３によりＳＣＳＩあるいはＩＤＥ等のインタフェース２０４を通して、図示しないホストとの間で送受される。
【００３１】
図２にて、後述するヘッドプリアンプ回路４及びＡＧＣアンプ５は、ヘッドＩＣ１０１に設けられる。また、制御用ＬＳＩ１００は、（１−７）符号器１、（1/1-D ）mod ２回路２、Ｍ３ＤＥＦ回路１０及び、（１−Ｄ）mod ２回路１１、（１−７）復号器１２を有する。
【００３２】
図２により、ヘッドＩＣ１０１及び制御用ＬＳＩ１００を詳細に説明する。図２において、１，０ビット列からなる入力ＮＲＺ信号は、（１−７）符号器１により、同極性符号の連続が最大８であり、連続交番数が１である符号則を有する（１−７）符号に変換される。（１−７）符号器１の出力は、１／Ｔのタイミングでサンプルされた±１の値を有する。（１−７）符号器１の出力に対し、書き込みＦＦ回路２では、(1/1-D)mod２の演算をして、リード／ライトヘッド３に送り、ディスクに書き込む。
【００３３】
さらに、図２において、ディスクに書き込まれているデータは、リード／ライトヘッド３により読み取られ、ヘッドプリアンプ回路４及びＡＧＣアンプ５を
通して一定レベルに増幅される。さらに、ＡＧＣアンプ５の出力は、Ｍ３ＤＦＥ回路１０のフォワードフィルタ６に入力され、（−２，０，＋１）の３値信号に変換される。
【００３４】
判定帰還型等価器８は、図３にて後述するように、基本的な構成として、フィードバックフィルタと加算回路と検出器を有する。フィードバックフィルタは、検出器の判定出力を加算回路にフィードバックする。フィードバックフィルタの出力は、入力パルス極性と逆極性となるように変化する。すなわち、フィードバックフィルタは、入力再生信号パルスの極性は交番するものと仮定している。
【００３５】
したがって、通常、フィードバックフィルタの出力極性は、フォワードフィルタ６に入力されると予想する極性と逆方向にある。加算回路は、フォワードフィルタ６の出力とフィードバックフィルタの出力の差を求める。これにより加算回路の出力は、“０”レベルを中心とした波形となる。
【００３６】
ついで、検出器により加算回路の出力が二値判定される。検出器の出力は、二値符号系列となるが、Ｍ３ＤＦＥ回路１０により１ビット畳込みにより、４値状態とされる。(1-D)mod２回路１１は、書き込みＦＦ回路２の処理と逆の処理(1-D)mod２の演算をし、さらに、（１−７）復号器１２により（１−７）符号を復号する。これにより読み出し信号が再生される。
【００３７】
上記の様に、判定帰還型等化においては検出器から判定結果をフィードバックフィルタを通して、入力側に帰還する構成である。このために、誤判定による誤りが伝播するという問題が存在する。
【００３８】
尚、本発明の適用分野は、磁気ディスクドライブに限らず、磁気テープドライブ、光ディスクドライブ、光磁気ディスクドライブ等の他の記録再生装置に適用できる。
【００３９】
・・Ｍ３ＤＥＦ回路・・
次に、図２の判定帰還型等化器８について、説明する。図３は、図２の判定帰還型等化器８の詳細ブロック図である。
【００４０】
図３に示すように、Ｍ３ＤＦＥ８では、複数のＭＤＦＥの判定パス１３、１４を有する。一のＭＤＦＥ（判定帰還型等価器）１３は、基本的な構成として、フィードバックフィルタ２２と、加算回路２０と、判定器２１と、バッファメモリ２３とを有する。
【００４１】
他のＭＤＦＥ（判定帰還型等価器）１４も同一構造であり、フィードバックフィルタ２７と、加算回路２５と、判定器２６と、バッファメモリ２９とを有する。フィードバックフィルタ２２、２７は、判定器２１、２６の判定出力を、加算回路２０、２５にフィードバックする。フィードバックフィルタ２２、２７の出力は、入力パルス極性と逆極性となるように変化する。すなわち、フィードバックフィルタ２２、２７は、入力再生信号パルスの極性は交番するものと仮定している。
【００４２】
したがって、通常、フィードバックフィルタの出力極性は、前段のフォワードフィルタ６に入力されると予想する極性と逆方向にある。加算回路２０、２５は、フォワードフィルタ６の出力とフィードバックフィルタ２２、２７の出力の差を求める。これにより加算回路２０、２５の出力は、“０”レベルを中心とした波形となる。
【００４３】
ついで、判定器２１、２２により、所定のスレッシュホールド値（本発明では、後述するように、エラー伝搬制御部３１で制御される）で、加算回路２０、２７の出力が二値判定される。検出器（判定器）２１、２６の出力は、二値符号系列となるが、Ｍ３ＤＦＥ回路により１ビット畳込みにより、４値状態とされる。
【００４４】
このＭ３ＤＦＥでは、一方のＭＤＦＥパスの検出結果を出力するＭＤＦＥ動作と、そのパスで、誤り確率に高いと判断した時に、２つのＭＤＦＥパスの検出結果の内、誤り信号の小さいパスの検出信号を選択するＭ３ＤＦＥ動作を選択する。このため、パスコントローラ３０が設けられている。
【００４５】
パスコントローラ３０の詳細ブロックは、図１２にて後述するが、その動作を説明する。パスコントローラ３０の動作は、図１４で前述したように、イレージャ領域とイレージャ外領域とで動作が異なる。先ず、イレージャ外領域で、ＭＤＦＥ動作し、ＭＤＦＥパス１３の検出結果をバッファ２３を介して出力する。この間に、パスコントローラ３０は、加算器２０の出力Ｙｔ（ｎ）を監視し、絶対値ａｂｓ（Ｙｔ（ｎ））が、所定のレベルαｔより小さくなった場合に、イレージャ点として、イレージャ領域が開始される。
【００４６】
これは、判定器２０の入力Ｙｔ（ｎ）が、理想サンプルよりある距離離れてしまい、つまり誤り確率が高いことを検出して、イレージャを開始することを意味する。イレージャ外では、ＭＤＥＦと同一動作であるが、イレージャ領域では、イレージャ開始点から、Ｍ３ＤＦＥ動作し、判定結果を両パスで異ならせる。そして、フィードバックフィルタ２２、２７で、誤ったパスの誤り信号を増加させる。
【００４７】
具体的に、他のＭＤＥＦパス１４に、ビット反転器（ｂｉｔ ｆｌｉｐ）３２を設け、ビット反転器３２により、他のＭＤＥＦパス１４の判定器２６の判定結果を反転する。通常は、イレージャ点から数サンプル後（例えば、バッファ９４の長さ）に、イレージャを終了する。このイレージャ終了点を、マージと呼ぶ。
【００４８】
従って、バッファメモリ２３、２９には、異なる判定結果か格納される。パスコントローラ３０は、そのマージ点での誤り信号の小さい方のパスを選択する。例えば、ＭＤＥＦパス１３の誤りが小さいと、バッファ２３の検出結果を出力する。逆に、ＭＤＥＦパス１４の誤りが小さいと、バッファ２９の検出結果をバッファ２３にコピーした後、バッファ２３のデータを出力する。
【００４９】
更に、図１５に示すように、イレージャ領域内で、更に誤り確率の高いサンプルが存在する時は、一旦ベストパスを選択し、更に、イレージャ領域を継続する場合がある。この継続点をリスプリットと呼ぶ。
【００５０】
このＭ３ＤＦＥ構成に対し、本発明では、更に、各パス１３、１４に、各々エラー伝搬検出部２４、２８が設けられている。エラー伝搬検出部２４、２８は、ＭＤＦＥ方式に適用できるエラー伝搬検出部であり、例えば、先の出願（ＰＣＴ／９８ＪＰ／０５２７８）で提案しており、図６以下で後述する。
【００５１】
又、エラー伝搬検出部２４、２８を、Ｍ３ＤＦＥでも動作するように、エラー伝搬制御部３１が設けられている。エラー伝搬制御部３１は、エラー伝搬検出部２４、２８からのエラー伝搬検出信号から有効なエラー伝搬抑制シーケンス（図４及び図５にて後述する）で、エラー伝搬抑制を開始する。
【００５２】
更に、エラー伝搬制御部３１は、パスコントローラ３０に対し、イレージャ領域の終了、イレージャ領域の禁止を指示し、エラー伝搬検出部２４、２８に対して、エラー伝搬検出のリセットやエラー伝搬検出禁止信号を提供する。
【００５３】
図４は、本発明の一実施の態様のエラー伝搬抑制処理フロー図であり、エラー伝搬制御部３１が実行するシーケンスを示す。
【００５４】
（Ｓ１）先ず、データをリードし、そのリード情報から前述のエラー伝搬検出部２４、２８がエラー伝搬の有無を各々のパスで検出する。リード終了なら、終了する。
【００５５】
（Ｓ２）リード終了でなく、且つエラー伝搬を検出しないと、ステップＳ１に戻る。
【００５６】
（Ｓ３）エラー伝搬制御部３１は、エラー伝搬検出部２４、２８からエラー伝搬検出信号を受けると、パスコントローラ３０からの状態信号により、イレージャ領域内かを判定する。イレージャ領域外と判定すると、ＭＤＦＥ動作中に、エラー伝搬が発生したことを意味する。このため、パスコントローラ３０は、ＭＤＦＥと同様に、エラー伝搬抑制を行う。即ち、図１０で後述するように、第１のパス１３の判定器２１のスライスレベルを変化する。そして、ステップＳ１に戻る。
【００５７】
（Ｓ４）エラー伝搬制御部３１は、イレージャ領域内と判定すると、パスコントローラ３０からの状態信号により、リスプリット又はマージかを判定する。リスプリット又はマージでない時は、ベストパスが判明していないため、エラー伝搬抑制を行わずに、ステップＳ１に戻る。
【００５８】
（Ｓ５）エラー伝搬制御部３１は、リスプリット又はマージであると判定すると、ベストパスが選択されたため、そのエラー伝搬検出がベストパスでのエラー伝搬検出かを判定する。ベストパスでのエラー伝搬検出でないと、エラー伝搬抑制を行わずに、ステップＳ１に戻る。
【００５９】
逆に、ベストパスでのエラー伝搬検出であると、そのパスに、エラー伝搬抑制を行い、ステップＳ１に戻る。
【００６０】
このように、Ｍ３ＤＦＥ動作中は、ベストパスが判明しておらず、誤ったパスは、エラー伝搬し易いため、エラー伝搬抑制しても、無駄である。このため、ベストパスが選択された時点で、ベストパス側にエラー伝搬検出があった時に、そのパスに、エラー伝搬抑制する。このようにして、Ｍ３ＤＦＥでも、エラー伝搬抑制を有効に実行できる。
【００６１】
図５は、本発明の他の実施の態様のエラー伝搬抑制処理フロー図であり、エラー伝搬制御部３１が実行するシーケンスを示す。
【００６２】
（Ｓ１０）先ず、データをリードし、そのリード情報から前述のエラー伝搬検出部２４、２８がエラー伝搬の有無を各々のパスで検出する。リード終了なら、終了する。
【００６３】
（Ｓ１１）リード終了でなく、且つエラー伝搬を検出しないと、エラー伝搬制御部３１は、パスコントローラ３０からの状態信号により、イレージャ開始点かを判定する。イレージャ開始点でないと、ステップＳ１０に戻る。一方、イレージャ開始点であると、エラー伝搬検出部２４、２８をリセットし、ステップＳ１０に戻る。この理由は、イレージャ開始は、前述のように、判定器の入力信号の誤り確率が高いことにより、開始するため、エラー伝搬検出も、誤ったエラー伝搬検出する可能性が高い。このため、イレージャ点では、エラー伝搬検出部２４、２８をリセットする。
【００６４】
（Ｓ１２）エラー伝搬制御部３１は、エラー伝搬検出部２４、２８からエラー伝搬検出信号を受けると、パスコントローラ３０からの状態信号により、イレージャ領域内かを判定する。イレージャ領域外と判定すると、ＭＤＦＥ動作中に、エラー伝搬が発生したことを意味する。このため、パスコントローラ３０は、ＭＤＦＥと同様に、エラー伝搬抑制を行う。即ち、図１０で後述するように、第１のパス１３の判定器２１のスライスレベルを変化する。そして、ステップＳ１０に戻る。
【００６５】
（Ｓ１３）エラー伝搬制御部３１は、イレージャ領域内と判定すると、パスコントローラ３０からの状態信号により、リスプリット又はマージかを判定する。リスプリット又はマージでない時は、ベストパスが判明していないため、エラー伝搬抑制を行わずに、ステップＳ１０に戻る。
【００６６】
（Ｓ１４）エラー伝搬制御部３１は、リスプリット又はマージであると判定すると、ベストパスが選択されたため、そのエラー伝搬検出がベストパスでのエラー伝搬検出かを判定する。ベストパスでのエラー伝搬検出でないと、エラー伝搬抑制を行わずに、ステップＳ１０に戻る。
【００６７】
逆に、ベストパスでのエラー伝搬検出であると、そのパスに、エラー伝搬抑制を行い、ステップＳ１０に戻る。
【００６８】
この実施の態様は、図４の態様に、ステップＳ１１のイレージャ点でのリセット動作を付加したものであり、その他の作用は、図４のものと同一である。
【００６９】
又、上記エラー伝搬抑制中は、判定器入力信号が不安定となってしまうため、エラー伝搬抑制中や、それに継続する数クロック間は、パスコントローラ３０のイレージャ判定（Ｍ３ＤＦＥ動作）を禁止することが有効である。このため、図３のように、エラー伝搬制御部３１は、パスコントローラ３０に、イレージャ禁止信号を提供する。
【００７０】
又、上記と同様に、エラー伝搬抑制中は、判定器入力信号が不安定となってしまうため、エラー伝搬抑制終了直後に、再度エラー伝搬を過検出してしまう場合がある。これを防止するため、エラー伝搬抑制終了後数クロック間は、エラー伝搬検出を禁止することも有効である。このため、図３のように、エラー伝搬制御部３１は、エラー伝搬検出部２４、２８に、エラー伝搬検出禁止信号を提供する。
【００７１】
更に、リスプリット点で、エラー伝搬と判定した場合には、Ｍ３ＤＦＥ動作を終了する（イレージャ領域を抜ける）必要があるため、エラー伝搬制御部３１は、パスコントローラ３０に、Ｍ３ＤＦＥ動作を終了させるイレージャ終了信号を供給する。
【００７２】
このようにして、Ｍ３ＤＦＥパスにおいても、エラー伝搬抑制を有効に実行でき、ＭＤＦＥのエラー伝搬抑制方法を適用できる。
【００７３】
・・エラー伝搬抑制・・
次に、図３のエラー伝播抑制について、エラー伝播の検出及び抑制の順で説明する。
【００７４】
先ず、本発明の正しい理解のためにＭＤＦＥ方式における誤り伝播の特性について考察する。誤り伝播は、図３の比較判定器２１、２６における誤判定による誤った値がフィードバック値として比較判定器２１、２６の入力に帰還されてしまうことに起因する。しかしながら、ＭＤＦＥ方式においては、図６に示すダイビットで示される読取り波形Ｂのインパルス応答Ａの０以下のレベル( Ｘマーク) がフィードバック係数となる。
【００７５】
このため、比較判定器２１、２６による判定が誤ったフィードバック値は片極性となり、エラー伝播の際の入力信号は一方向へのオフセットとして現れてくる。これを利用して、先の出願（ＰＣＴ／９８ＪＰ／０５２７８）では、判定帰還等化における誤り伝播の発生を、符号変換規則( ｄ, ｋ) を用いて検出し、且つ比較判定器のスライスレベルを可変とすることで、誤り伝播を抑制することを提案している。
【００７６】
即ち、先の出願（ＰＣＴ／９８ＪＰ／０５２７８）を利用して、符号変換規則を違反したことによるエラー伝播検出結果により、比較判定器２１、２６のスライスレベルを一方向にオフセットさせる方法、もしくはＤＣオフセットとして比較判定器２１、２６の入力信号に加算することにより、エラー伝搬を抑制することが可能である。本願発明のＭ３ＤＥＦにおいても、同様の手段方法により、エラー伝播の抑制は可能である。
【００７７】
ここで、ＭＤＦＥ方式での状態遷移と誤判定による比較判定器の入力信号と比較判定器のスライスレベルの関係を図７に示す。ここで、ＭＤＦＥの比較判定器の入力の特徴として、理想(Noiseless：ノイズ零) の入力信号は４値を持ち、そのレベルは図７Ａに示されるように“０”を中点とし、内側のレベルを±１とすると、外側のレベルは±２のレベルとなる。
【００７８】
誤り判定による比較判定器２１、２６の入力信号と判定器スライスレベルの関係は、図７Ｂに示すように、仮に「＋１」の判定を「−１」と誤判定する、即ち、ビット「１」をビット「０」と判定すると、スライスレベルは「＋１」側に接近し、「−１」側から遠ざかる方向に動く。このため、次の判定では「＋１」を「−１」と誤る可能性が高まる。
【００７９】
よって、図７Ａの状態遷移図において、▲３▼又は▲１▼の内側レベルの判定誤りの可能性が高まる。そして、誤り伝播が発生するための必要条件としては判定器のスライスレベルが、判定器の入力信号の±１レベルの範囲を超えることである。
【００８０】
ここで、ＭＤＦＥではフィードバック係数（図６に示すインパルス応答Ａのテールの部分）が０．５未満になるように制限するために、１ビットの誤りでは前記必要条件を満足しない。
【００８１】
例えば、「＋１」を「−１」と判定する１ビットの誤判定をした場合、フィードバック値は、本来であれば最大“−０．５未満”であるが、誤判定のためフィードバック値は、“＋０．５未満”となる。この結果、誤判定のために総計“＋１未満”の値が、入力に誤って帰還される。
【００８２】
しかし、誤帰還値が“＋１未満”であるために、前記必要条件（±１レベルの範囲を超えること）を満足しない。このためフィードバックされるデータ内における２ビット以上の誤りが必要である。つまりスライスレベルが、図７Ａ中の▲３▼又は▲１▼以上、もしくは▲４▼又は▲６▼以下になった時である。
【００８３】
かかるエラー伝播モードと状態遷移の関係を図８に示す。ここでは、誤り( エラー) 伝播モード（Mode）１は、判定結果が（１，７）符号の場合に同一符号が９シンボル以上であるk 拘束違反(violation k constraints) を侵した場合の誤り伝播を示し、エラー伝播モード２は判定結果が（１，７）符号の場合に連続符号極性交番長が、２シンボル以上であるd 拘束違反(violation d constraints) を侵した場合の誤り伝播を示している。
【００８４】
さらに、図８において、エラー伝播モード３が、(d，k)符号制限を満たした状態での誤り伝播を示す。ここでは、正規判定結果( データパターン：Data pattern) である“０”を“１”と誤って判定してしまった場合を記述している。例として“００００１１”の正規判定結果を、誤りパターンとして、“１００１１１”のごとく初めの１ビット目と４ビット目を誤った場合である。
【００８５】
これは、(d，k)符号制限を満足している誤り伝播パターンの一つである。ここでのパターン“００００１１”は、図８中の信号状態遷移図のエラー伝播信号において、モード３の誤り伝播信号として示される▲４▼→▲５▼→▲５▼→▲６▼→▲１▼→▲３▼を通るパターンである。
【００８６】
そして、▲４▼と▲６▼は本来「−１」である値が、これを「＋１」と誤って判定されている。 これは、判定器スライスレベルが" −１" と“−２”のレベルの間に位置しているからである。これにより“１００１１１１”と誤り伝播が発生してしまう。
【００８７】
かかる誤り伝播の特徴は、判定器スライスレベルが、判定器入力信号の「＋１」と「＋２」の領域内に、もしくは「−１」と「−２」の領域内に位置することである。よって、誤り伝播がない場合のノイズ零での判定器スライスレベルと判定器入力信号の内側の距離は“＋１”であるが、誤り伝播が発生した場合の同距離は平均値で“+ ０．５”となり、明らかに距離（振幅）が異なる。
【００８８】
ここで入力信号内側とは、状態遷移図で判定器スライスレベルに最も近い判定結果“＋１”と“−１”である。誤り伝播がない場合は、状態遷移図の▲１▼又は▲３▼と▲４▼又は▲６▼を意味し、誤りのある伝播では、判定器スライスレベルが▲２▼と▲１▼又は▲３▼の領域内に位置する場合は、▲２▼と▲１▼又は▲３▼を、もしくは判定器スライスレベルが▲５▼と▲４▼又は▲６▼の領域内に位置する場合は、▲５▼と▲４▼又は▲６▼を意味する。
【００８９】
これらは状態遷移図でも分かるように、スライスレベルを横切った際の直前と直後の判定器入力信号の状態を意味する。また、ＭＤＦＥでは、符号変換規則がｄ＝１であるため、判定結果は同極性が２回以上連続する。よって、判定器スライスレベルを横切った後の判定結果を、a(k+1)とすると、その直前の判定結果a(k)は、a(k)≠ a(k+1) である。また、その１クロック前の判定結果a(k-1)は、a(k-1)≠a(k+1)と表すことが出来る。
【００９０】
したがって、この誤り伝播の検出を行うためには、以下の方法をとる。先ず、下記（１）式のように、判定器の判定結果a(k+1)と、２クロック前の判定結果a(k-1)とが異なる場合に、a(k)に対応する判定器入力信号y(k)のスライスレベルからの振幅ｅｖを計算する。この式において、入力信号y(k)と、ノイズがない場合の理想値y(k)(Ideal y (k)と表記する) との差分をとることで、誤り伝播がない場合には、スライスレベルからの振幅は平均値としてゼロ（零）となり、誤り伝播がある場合には、平均で０．５となる。
【００９１】
ｅｖ＝（y(k)ーIdeal y (k))・Sign(a(k)) (1)
このため、上式の誤差信号ev(k) を用いることで、誤り伝播を検出することが可能である。ところで、上記式（１）は振幅誤差算出式と同等であり、ＭＤＦＥ方式では一般的に使用されている（論文：Design, Implementation and Performance Evaluation of An MDFE Read Channel ，１９９７）。
【００９２】
したがって、本エラー伝播の検出には、振幅誤差演算結果を直接使用することも可能である。また、誤り伝播過検出(miss-detection)確率を下げるためには誤差信号ev(k) 、もしくは同等の振幅誤差演算結果が、a(k-1)≠ a(k+1) の条件を満たした複数の誤差信号を積分した値を用いることが有効である。
【００９３】
他の手段として前記積分した誤差信号では、信号値が大きすぎる場合も考えられるため、平均値を用いることもできる。このようにして求めた誤差信号ev(k) もしくは振幅誤差信号の積分値もしくは平均値を、誤り伝播発生比較基準信号と比較することで、誤り伝播を、低い誤り伝播過検出の条件の下で、安定して検出することが出来る。
【００９４】
又、誤り伝播を検出した際の処理として、前述の先の出願の発明で採用した判定器スライスレベルのオフセットもしくは判定器入力信号に直流オフセットを加えることが、誤り伝搬の抑制に有効である。
【００９５】
その際には、オフセット方向を決める必要がある。その方法を図９に示す。図９では、本願発明の対象とする誤り伝播で発生頻度の高いデータパターン３種類について記載している。
【００９６】
最上段は、データパターン“１１００００”が、誤り伝播により“１１１００１”となってしまった場合であり、スライスレベルが下方にオフセットした、言い換えると信号が上方にオフセットした場合に相当する。
【００９７】
エラー伝播有無でのスライスレベルの上方と下方でのサンプル数比は、エラー伝播なしで２：４となり、エラー伝播有りで４：２となる。即ち、エラー伝播後では、上方の方が多く、信号のオフセット方向と同じになっている。
【００９８】
中段に示すのは、“１１１００００”が、“１１１１００１”とエラー伝播してしまった場合の例であり、サンプル数比はエラー伝播なしで３：４となり、エラー伝播有りで５：２となる。上記と同様に、エラー伝播後では上方の方が多く、信号も同方向にオフセットしている。
【００９９】
また、下段に示すのは、“１１０００００”が“１１１０００１”とエラー伝播した場合であり、この場合も、サンプル数比はエラー伝播なしで２：５であるのが、エラー伝播有りで４：３となる。即ち、エラー伝播後では、上方の方が多く、信号も同方向にオフセットしている。
【０１００】
このようにエラー伝播した際には、エラー伝播状態での判定結果におけるスライスレベルが、上方（＋１）と下方（−１）にいずれか多い方に信号がオフセットしていることがわかる。
【０１０１】
したがって、エラー伝播を検出した際の判定結果「＋１」と「−１」の多数決を採ることで、誤り伝播による入力信号のオフセット方向を検出することが可能である。検出された方向に、比較器スライスレベルをオフセットさせることで、もしくは多数決の逆極性へのＤＣオフセット値を差回路入力信号に加算することで、エラー伝播を抑制することが可能となる。
【０１０２】
このように、比較器入力誤差信号ev(k) もしくは振幅誤差信号を用いることで、上記先の出願の発明では検出出来なかった誤り伝播を検出することが可能となる。また、判定結果の多数決を採ることで誤り伝播時の入力信号のオフセット方向も検出可能となり、上記先の出願の発明による誤り伝播抑制方法を用いることで誤り伝播を抑制することができる。
【０１０３】
図１０は、図３のエラー伝搬検出部２４、２８及びエラー伝搬制御部３１の要部のブロック図、図１１は、図１０のエラー伝搬オフセット方向検出器２１４のブロック図である。
【０１０４】
図１０に示すように、図３のエラー伝播検出器２４、２８は、判定器２１、２６の出力から、（１、７）ＲＬＬ符号規則に反していることを検出して、エラー伝搬検出する第１のエラー伝搬検出部２０１と、加算器２０、２５の出力からエラー伝播を検出する第２のエラー伝播検出器２００と、比較判定器２１、２６の出力からエラー伝播オフセットの方向を検出するエラー伝播オフセット方向検出器２１４を有する。
【０１０５】
又、エラー伝搬制御部３１には、これらエラー伝播検出器２００及びエラー伝播オフセット方向検出器２１４の出力に基づき、比較判定器２１、２６のスライスオフセット値を生成出力するスライスオフセット制御部２０１が設けられいてる。
【０１０６】
尚、スライスオフセットを制御する代わりに、加算器２０、２５に付加するＤＣオフセット値を制御するようにしても良い。この場合、エラー伝播検出器２００及びエラー伝播オフセット方向検出器２１４の出力に基づき、加算器２０、２５のＤＣオフセット値を制御する構成となる。即ち、図１０の構成におけるスライスオフセット制御部２０１の代わりに、加算器２０、２５に付加するＤＣオフセット値を生成するＤＣオフセット制御器を設ける。
【０１０７】
図１０において、加算器２０、２５には、フィードフォワードフィルタ６の出力と、フィードバックフィルタ２２、２７の出力が反転されて入力される。そしてこれらを加算する機能を有する。したがって、加算器２０、２５は、フィードフォワードフィルタ６の出力とフィードバックフィルタ２２、２７の出力の差分を出力し、比較判定器２１、２６に入力する。
【０１０８】
比較判定器２１、２６は、スライスレベルを基準にして、比較判定器２１、２６の入力レベルを比較判定し“１”又は“０”に２値化して出力する。そして、比較判定器２１、２６の判定結果は、比較判定器２１、２６への入力信号とともに、エラー伝播検出器２００へ入力される。さらに、比較判定器２１、２６の判定結果は、第１のエラー伝搬検出部２０１、エラー伝播オフセット方向検出器２１４に入力される。
【０１０９】
第１のエラー伝搬検出部２０１は、先の出願とものと同一であり、同極性連続が最大８を越えているか否か、即ち、同極性が９シンボル以上継続しているか否かを検出し、或いは２シンボル以上連続した極性交番があるか否かを検出して、（１、７）ＲＬＬ規則違反によるエラー伝搬検出を行う。この検出部２０１は、先の出願にも開示されているように、プリセット付きカウンタを用いると良い。
【０１１０】
第２のエラー伝播検出器２００では、エラーの伝播が検出される。さらに、エラー伝播オフセット方向検出器２１４では、エラーの検出されるエラー伝播の起因となる先に説明したオフセットの方向が検出される。
【０１１１】
したがって、図１０においては、エラー伝播検出器２００、２０１により検出されるエラーの伝播と、エラー伝播オフセット方向検出器２１４で検出されるオフセット方向に基づき、スライスオフセット制御器２０１が、オフセットをゼロとする方向に比較判定器２１、２６のスライスレベルを制御する。
【０１１２】
第２のエラー伝播出器２００は、誤差演算回路２１０、誤差演算回路２１０の誤差演算結果を複数サンプル分遅延する遅延回路２１１と、遅延回路２１１からの複数のサンプリング分の誤差演算結果を累積する累積回路２１２を有する。
【０１１３】
誤差演算回路２１０は、振幅誤差を算出し、誤差信号ｅｖとして出力する。すなわち、エラー伝播検出部２００は、先に説明した式（１）の演算を行なう機能を有する。演算回路２１０は、ａ(k-1) ≠ａ(k+1) である場合の加算器２０、２５の出力と、ノイズがない時の理想値との差分（ｙk −Ideal ｙk ）に、ａk の符号を乗算し、誤差信号ｅv を演算する。
【０１１４】
この様に演算された誤差信号ｅv は、実施例として１２サンプルの値を求める遅延回路２１１に入力される。遅延回路２１１の各タップからの１２サンプル値の累積が累積回路２１２で求められる。さらに、エラー伝播検出部２００の比較器２１３は、累積回路２１２の出力を誤り伝播比較基準（sliceEP ３）と比較する。
【０１１５】
この比較器２１３により、前記累積値がこの比較基準（sliceEP ３）以下となると、誤り伝播が検出される(detMD３) 。この検出信号は、第１のエラー伝搬検出部２０１の検出信号とオアゲート２１５でオアが取られた後、アンドゲート２１６に入力する。ゲート２１６には、図３で前述したエラー伝搬制御部３１からの検出禁止信号が入力されている。この検出禁止信号が、検出禁止を示すときは、ゲート２１６から検出信号が出力されない。逆に、検出禁止信号が、検出禁止を示さないときは、ゲート２１６から検出信号が出力される。
【０１１６】
また、誤り伝播検出とともに、図３で前述したエラー伝搬制御部３１からの検出リセット信号により、誤り伝播検出をリセットするため、１２サンプルの誤差信号即ち、比較器２１３の入力はクリアされる。
【０１１７】
一方、比較判定器２１、２６の判定結果は、エラー伝播オフセット方向検出器２１４に入力される。エラー伝播オフセット方向検出器２１４は、誤り伝播による入力信号のオフセット方向を検出するために、機能として多数決判定機能を有する。
【０１１８】
この多数決判定機能を有するエラー伝播オフセット方向検出器２１４の一実施例を図１１に示す。比較判定器２１、２６の出力ａk と、それをインバータ２３０で反転した信号とを、それぞれ、シフトレジスタ２３１、２３２に入力する。さらに、シフトレジスタ２３１、２３２のそれぞれに対応するビットカウンタ２３３、２３４を有する。
【０１１９】
ビットカウンタ２３３、２３４は、それぞれシフトレジスタ２３１、２３２のシフト量に対応する計数値を出力する。したがって、ビットカウンタ２３３は入力“Ｈ”論理の個数を計数し、ビットカウンタ２３４は入力“Ｌ”論理の個数を計数する。
【０１２０】
これらのビットカウンタ２３２，２３４の出力の差分が、差回路２３５において、求められる。したがって、差回路２３５の出力(slofst)は、多数決論理により、入力“Ｈ”又は“Ｌ”論理のいずれの方向にオフセットしているかを意味することになる。
【０１２１】
なお、多数決をとる値は、シフトレジスタ２３１、２３２の段数で決まり、その最適値はＭＤＦＥ回路への入力信号の信号状態（記録密度）に応じて異なるため可変できるようにすることが望ましい。
【０１２２】
図１０に戻り説明すると、エラー伝播オフセット方向検出器２１４の出力(slofst)は、スライスオフセット制御部２０１の選択器(Selector)２２１に入力される。選択器(Selector)２２１は、比較器２１３の出力(det#MD3) と、エラー伝播オフセット方向検出器２１４の出力(slofst)に基づき、下表に示す論理値テーブルを基に判定器スライスレベルの値を選択する。
【０１２３】
【表１】
誤り伝播がない場合((detMD3＝０) には、選択器出力は“０”であり、誤り伝播を検出した際(det#MD ３= １) に、多数決判定部出力(slofst)が“０”である時は、選択器２２１は−Ｓ３の判定器スライスレベルを出力する。反対に、エラーオフセット方向検出器２１４である多数決判定部の出力(slofst)が“１”である時は、選択器２２１は＋Ｓ３の判定器スライスレベルを出力する。
【０１２５】
ここで−Ｓ３，+ Ｓ３は判定器スライスレベルをオフセットさせたい所望の値である。この選択器出力は、判定器スライスレベルのタイミング（オフセット区間）を制御するスライスオフセット時刻発生器（slice offset time generator ）２２２に入力される。そこで生成されたタイミング信号を伴う判定器スライスレベルが比較判定のスライスレベルである比較基準信号として、比較判定器２１、２６に入力される。
【０１２６】
ここで、上記図１０の実施例において、遅延回路２１１と累積回路２１２により１２サンプル分の誤差信号の累積値を求めるように説明した。本発明においては、実施例として、かかる場合に限定されない。すなわち、先に式（１）に関して説明したように、回路２１０の振幅誤差演算結果を直接用い、比較器２１３で基準値（slice#EP3 ）と比較するようにしてもよい。
【０１２７】
また、累積値を求める代わりに、回路２１０の振幅誤差演算結果の複数のサンプル分の誤差信号の積分値あるいは、平均値を用いることも可能である。かかる場合、それぞれ、遅延回路２１１と累積回路２１２に代わり、積分回路あるいは平均化回路が用いられる。
【０１２８】
さらに、図３のＭ３ＤＦＥを考慮すると、エラ−伝播の検出方法は、基本的にＭＤＦＥの場合と同様である。しかし、Ｍ３ＤＦＥでは、要求されるＢＥＲ（ビットエラー率）において、ＭＤＦＥよりＳＮＲ（信号対雑音比）が必要であるので、ＭＤＦＥ用の誤差伝播抑制方法をＭ３ＤＦＥに用いる場合、バーストエラー長が長くなる。
【０１２９】
したがって、誤差伝播抑制作用は、Ｍ３ＤＦＥではより強化する必要がある。エラー伝播の要因は、判定器の入力におけるＤＣオフセットであるから、エラ−伝播の検出能力を高めるにはＤＣオフセットを効率的に検知することが必要である。
【０１３０】
したがって、実施例として、下記式（２）に示すように、2 乗ＤＣオフセットエラー信号を所定数分累積するように構成することが可能である。
【０１３１】
【数１】
ここで、εsqErr(n)は、2 乗誤差である。
【０１３３】
したがって、かかる実施例に対応する構成は、図１０において、演算回路２１０において、εsqErr(n-i)・ａ(n-i) を求め、累積回路２１１、２１２にεsqErr(n-i)・ａ(n-i) がｍサンプル分累積される。
【０１３４】
・・パスコントローラ・・
次に、図３のパスコントローラの内部構成を説明する。図１２は、図３のパスコントローラ３０の内部回路図である。この構成自体は、前述したINTERMAG'99 Conference AD-8 で、公開されたものであり、詳細は省略し、簡単に説明する。
【０１３５】
ＲＬＬ検出／訂正回路３００は、第１のパス１３の判定器２１の検出結果をＲＬＬ検出して、且つ訂正する。絶対値回路３０１は、第１のパス１３の判定器２１の入力Yn(t) を絶対値化する。判定器３０２は、絶対値Yn(t) が、前述イレージャ基準値αｔでスライスし、イレージャ検出信号をパス制御部３０９に通知する。
【０１３６】
遅延器３０３は、第１のパス１３の判定器２１の入力Yn(t) を遅延する。自乗エラー検出器３０４は、第１のパス１３のバッファ２３の検出結果と、遅延され入力Yn(t) との自乗誤差を計算し、累積する。
【０１３７】
ＲＬＬ検出／訂正回路３１１は、第２のパス１４の判定器２６の検出結果をＲＬＬ検出して、且つ訂正する。絶対値回路３１２は、第２のパス１４の判定器２６の入力Yn(t) を絶対値化する。判定器３１５は、絶対値Yn(t) が、前述イレージャ基準値αｔでスライスし、イレージャ検出信号をパス制御部３０９に通知する。
【０１３８】
遅延器３１３は、第２のパス１４の判定器２６の入力Yn(t) を遅延する。自乗エラー検出器３１４は、第２のパス１４のバッファ２９の検出結果と、遅延され入力Yn(t) との自乗誤差を計算し、累積する。
【０１３９】
差分器３０５は、第１のパス１３の自乗誤差と、第２のパス１４の自乗誤差とを差し引き、加算する。絶対値回路３０６は、この加算値を絶対値化する。判定器３０７は、絶対値を所定のスライスγでスライスする。判定器３０８は、加算値をゼロスライスして、いずれのパスが誤差が大きいかを示す信号を、パス制御部３０９に通知する。
【０１４０】
パス制御部３０９は、判定器３０２、３１５の出力からイレージャの開始を検出し、判定器３０８の出力から、ベストパスを選択する。従って、パス制御部３０９は、ベストパス選択信号、スプリット信号、リスプリット信号、マージ信号を、制御信号として出力する。更に、前述したように、エラー伝搬制御部３１からの制御信号（イレージャ禁止、イレージャ終了）により、イレージャ動作を制御する。
【０１４１】
以上図面に従い説明した本発明の実施の形態は、本発明の理解のためのものであり、本発明の適用はこれに限定されない。本発明の保護の範囲は特許請求の記載により定められ、特許請求の範囲の記載と均等のものも本発明の保護の範囲に含まれるものである。
【０１４２】
【発明の効果】
以上説明したように、本発明では、以下の効果を奏する。
【０１４３】
(1) 各々のパスに、エラー伝搬検出器を設けて、各パスのエラー伝搬を独立して検出できるように構成し、且つイレージャ終了時点で、選択パスのエラー伝搬検出に応じて、選択パスのエラー伝搬を抑制するため、選択パスのエラー伝搬を抑制できる。
【０１４４】
(2) 又、誤りの確率の高い選択されないパスのエラー伝搬抑制を禁止するため、不必要な伝搬抑制を防止できる。
【図面の簡単な説明】
【図１】本発明を適用する磁気記録再生装置のブロック図である。
【図２】図１の制御用ＬＳＩの信号処理系のブロック図である。
【図３】本発明の一実施の形態のブロック図である。
【図４】本発明の一実施の態様のエラー伝搬検出、抑制処理フロー図である。
【図５】本発明の他の実施の態様のエラー伝搬検出、抑制処理フロー図である。
【図６】読取信号のインパルス応答を示す図である。
【図７】ＭＤＦＥ方式での状態遷移と誤判定による比較判定器の入力信号と判定器スライスレベルの関係を示す図である。
【図８】エラー伝播モードと状態遷移の関係を示す図である。
【図９】誤り伝播で発生頻度の高いデータパターン３種類について説明する図である。
【図１０】図３のエラー伝搬検出部のブロック図である。
【図１１】図１０のオフセット方向検出部のブロック図である。
【図１２】図３のパスコントローラのブロック図である。
【図１３】従来のＭ３ＤＦＥのブロック図である。
【図１４】従来のＭ３ＤＦＥのパス選択シーケンス図である。
【図１５】従来のＭ３ＤＦＥの他のパス選択シーケンス図である。
【符号の説明】
６ フォワードフィルタ
１３、１４ 判定帰還型パス
２４、２８ エラー伝搬検出部
３０ エラー伝搬制御部
Claims (4)
- 複数の判定帰還型パスを持つ判定帰還型等化器のエラー伝搬抑制方法において、
第１の判定帰還型パスのエラー伝搬検出を行う第１のエラー伝搬検出ステップと、
第２の判定帰還型パスのエラー伝搬検出を行う第２のエラー伝搬検出ステップと、
イレージャ領域外では、第１のエラー伝搬検出ステップによるエラー伝搬検出に応じて、前記第１の判定帰還型パスのエラー伝搬抑制を行うステップと、
イレージャ終了時点では、選択されたパスのエラー伝搬検出結果により、選択されたパスのエラー伝搬抑制を行うステップとを有することを
特徴とする判定帰還等化におけるエラー伝搬抑制方法。 - 請求項１のエラー伝搬抑制方法において、
前記イレージャ開始時点で、前記エラー伝搬検出をリセットするステップを有することを
特徴とする判定帰還等化におけるエラー伝搬抑制方法。 - 複数の判定帰還型パスを持つ判定帰還型等化器のエラー伝搬抑制装置において、
第１の判定帰還型パスのエラー伝搬検出を行う第１のエラー伝搬検出器と、
第２の判定帰還型パスのエラー伝搬検出を行う第２のエラー伝搬検出器と、
イレージャ領域外では、第１のエラー伝搬検出器によるエラー伝搬検出に応じて、前記第１の判定帰還型パスのエラー伝搬抑制を行い、イレージャ終了時点では、選択されたパスのエラー伝搬検出結果により、選択されたパスのエラー伝搬抑制を行う制御部とを有することを
特徴とする判定帰還等化におけるエラー伝搬抑制装置。 - 請求項３のエラー伝搬抑制装置において、
前記制御部は、
前記イレージャ開始時点で、前記エラー伝搬検出器をリセットすることを
特徴とする判定帰還等化におけるエラー伝搬抑制装置。
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