JP3792470B2

JP3792470B2 - Image transfer method and apparatus, and image processing apparatus

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Publication number: JP3792470B2
Application number: JP2000050150A
Authority: JP
Inventors: 俊行前川
Original assignee: Digital Electronics Corp
Current assignee: Schneider Electric Japan Holdings Ltd
Priority date: 2000-02-25
Filing date: 2000-02-25
Publication date: 2006-07-05
Anticipated expiration: 2020-02-25
Also published as: JP2001245207A

Description

【０００１】
【発明の属する技術分野】
本発明は、一旦画像メモリに取り込んだ入力画像を、表示装置に表示する一方で、ＣＰＵなどの処理装置において処理するために、画像メモリから入力画像が読み出されるときの表示装置の表示タイミングと異なる所望のタイミングでその処理装置に転送する画像転送方法およびその装置ならびにその装置を用いた画像処理装置に関するものである。
【０００２】
【従来の技術】
従来、ビデオキャプチャー装置などの画像合成装置においては、外部から入力されたビデオ画像を取り込んで、表示装置に表示されている表示画像上に重畳して表示する際に、ビデオ画像のデジタルデータを一旦画像メモリに蓄えた後、所定の表示タイミングで表示装置に表示された表示画像上に設けられたウインドウに表示する。このような装置において、ビデオ画像を拡大して表示する場合、図３に示すような構成が用いられる。
【０００３】
この構成においては、ビデオカメラ２１から出力された、例えばＮＴＳＣ方式やＰＡＬ方式のビデオ信号は、ビデオデコーダ２２で処理される。ここでは、ビデオ信号から同期信号と画像信号とが分離され、その画像信号がデジタル信号に変換される。そのデジタルの画像データは、画像メモリ２３に書き込まれる。
【０００４】
画像メモリ２３から読み出された画像データは、拡大処理回路２４で水平方向および垂直方向に指定された倍率で拡大処理が施された後、表示装置２５の表示部２５ａに表示されている表示画像上に拡大画像として表示される。
【０００５】
一般に、画像メモリのアクセスバンド幅は、ライン当たりのドット数×動作速度で定められるので、アクセスバンド幅を大きくしないためには、ドット数または／および動作速度を制限する必要がある。そこで、通常、メモリへの書き込みの前ではなく後に画像データを拡大することによって、ドット数および動作速度を不要に上昇させることなく、アクセスバンド幅を小さくしている。
【０００６】
また、上記のような画像合成装置においては、入力画像の所望の部分を抜き出して（クリッピングして）、表示装置２５に表示されたベース画面に入力画像を併せて表示することができる。入力画像の抜き出しは、図示しない表示コントローラによって、指定された期間で画像メモリ２３から読み出すことで行われる。
【０００７】
【発明が解決しようとする課題】
ところで、画像メモリ２３から読み出された画像データをＣＰＵなどの処理装置を用いてソフトウェアによって所望の画像処理を行う場合、画像メモリ２３に格納された画像データをＣＰＵで直接読み出している。
【０００８】
しかしながら、上記の構成では、表示装置２５に表示される拡大画像と同じ拡大画像をソフトウェアによって処理する場合、表示装置２５の表示タイミングで読み出された画像データが拡大処理回路２４で拡大されるため、その拡大画像データをＣＰＵのタイミングで取り込むことができない。このため、画像メモリ２３からＣＰＵによって直接読み出された画像データに、拡大処理回路２４で行う同等の拡大処理をソフトウェアで施さなければならず、それだけＣＰＵの負担が増大するという問題がある。
【０００９】
しかも、拡大（または縮小）処理をソフトウェアで行うためのアルゴリズムが拡大の手法の相違によって微妙に異なるので、そのアルゴリズムを正確に適用しないと、回路処理で得られた拡大画像データと同一の拡大画像データを得ることができない。
【００１０】
また、画像メモリ２３に格納された入力画像の所望の部分を取り込むためにソフトウェアによるクリッピング処理を行う場合、所望の部分をＣＰＵによって画像メモリ２３から直接読み出すためのアドレス設定などをソフトウェアで行わなければならない。したがって、この場合もやはりＣＰＵの負担を増大させるという問題がある。
【００１１】
本発明は、上記の事情に鑑みてなされたものであって、ＣＰＵなどの処理装置の負担を軽減するため、かつ表示装置に表示される画像と同じ画像を処理装置に取り込むために、処理装置にハードウェアで拡大・縮小やクリッピングの処理が施された画像を取り込む方法およびその装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】
本発明の画像転送方法は、外部から取り込まれて一旦メモリに書き込まれた入力画像データを表示装置の表示タイミングによって上記メモリから読み出して上記表示装置に表示する一方、上記メモリから読み出されて上記表示装置に表示される上記入力画像データにＣＰＵが実行する画像処理プログラムによって画像処理を施すように、当該入力画像データを上記ＣＰＵに取り込む画像転送方法であって、上記ＣＰＵで指定された、上記入力画像データにおいて取り込むべき画素データの位置を示す指定位置データと、メモリから読み出された上記入力画像データを表示装置において表示する表示タイミングによって定まる、上記入力画像データにおける画素データの位置を示す表示位置データとが一致したときに、上記表示タイミングでメモリから読み出された入力画像データにおける上記表示位置データの位置の画素データをバッファメモリに一時的に書き込む一方、上記ＣＰＵの読出タイミングで上記画素データを上記バッファメモリから上記ＣＰＵに読み出すことを特徴としている。
【００１３】
上記の方法では、入力画像データを表示装置に表示させるために、メモリから表示タイミングで読み出される。一方、両位置データが一致したときに、その表示位置の画像データをバッファメモリに書き込んだ後、ＣＰＵの読出タイミングで読み出すので、入力画像データのうちＣＰＵで指定された所望の表示位置の画像がバッファメモリを介して取り込まれる。それゆえ、ソフトウェアによってクリッピング処理を行う必要がなくなり、ＣＰＵの負担を軽減することができる。
【００１４】
上記の画像転送方法においては、上記メモリから読み出された入力画像データに拡大または縮小処理を施してから上記バッファメモリに書き込むことが好ましい。このようにすれば、拡大画像データまたは縮小画像データがバッファメモリを介して取り込まれるので、表示タイミングと異なるＣＰＵの読出タイミングで拡大または縮小画像データを読み出すことができる。それゆえ、ソフトウェアによって拡大または縮小処理を行う必要がなくなるので、ＣＰＵの負担をさらに軽減することができるとともに、回路（ハードウェア）処理によって得られた拡大または縮小画像データをそのまま処理装置で利用できる。
【００１５】
本発明の画像転送装置は、外部から取り込まれて一旦メモリに書き込まれた入力画像データを表示装置の表示タイミングによって上記メモリから読み出して上記表示装置に表示する一方、上記メモリから読み出されて上記表示装置に表示される上記入力画像データにＣＰＵが実行する画像処理プログラムによって画像処理を施すように、当該入力画像データを上記ＣＰＵに取り込む画像転送装置であって、上記ＣＰＵの指定した、上記入力画像データにおいて取り込むべき画素データの位置を示す指定位置データと、メモリから読み出された上記入力画像データを表示装置において表示する表示タイミングによって定まる、上記入力画像データにおける画素データの位置を示す表示位置データとが一致したことを検出する一致検出回路と、上記一致検出回路により上記両位置データの一致が検出されたときに、上記表示装置の表示タイミングで上記メモリから読み出された入力画像データにおける上記表示位置データの位置の画素データを一時的に書き込む一方、書き込んだ画素データを上記ＣＰＵの読出タイミングで上記ＣＰＵに読み出すバッファメモリとを備えていることを特徴としている。
【００１６】
上記の構成では、一致検出回路によって両位置データの一致が検出されると、メモリから読み出された入力画像データにおける画素データのうち、その表示位置の画素データがバッファメモリに書き込まれた後、ＣＰＵの読出タイミングで読み出される。これにより、入力画像データのうちＣＰＵで指定された所望の表示位置の画素データがバッファメモリを介して取り込まれる。それゆえ、ソフトウェアによってクリッピング処理を行う必要がなくなり、ＣＰＵの負担を軽減することができる。
【００１７】
上記の画像転送装置においては、上記バッファメモリの記憶容量が１水平ライン分よりも小さいことが好ましい。このように、バッファメモリの記憶容量を設定することによって、例えば通常の１水平ライン分より多い１水平ライン分のデータを有する拡大画像データを出力するには、複数回の書き込みと読み出しとを必要とするが、画像転送装置の作製コストの削減するとともに、実装面積を小さくすることができる。これにより、画像転送装置を集積回路で構成する場合に、その集積回路の規模を小さくすることができる。
【００１８】
本発明の画像処理装置は、入力画像データを格納するメモリと、上記メモリから入力画像データを表示装置の表示タイミングで読み出す読出制御回路と、上記メモリから読み出された入力画像データに画像処理を施す画像処理プログラムを実行するＣＰＵと、外部から取り込まれて一旦メモリに書き込まれた入力画像データを表示装置の表示タイミングによって上記メモリから読み出して上記表示装置に表示する一方、上記メモリから読み出されて上記表示装置に表示される上記入力画像データにＣＰＵが実行する画像処理プログラムによって画像処理を施すように、当該入力画像データを上記ＣＰＵに取り込む画像転送装置であって、上記ＣＰＵの指定した、上記入力画像データにおいて取り込むべき画素データの位置を示す指定位置データと、上記メモリから読み出された上記入力画像データを表示装置において表示する表示タイミングによって定まる、上記入力画像データにおける画素データの位置を示す表示位置データとが一致したことを検出する一致検出回路と、該一致検出回路により上記両位置データの一致が検出されたときに、上記メモリから読み出された入力画像データにおける上記表示位置データの位置の画素データを一時的に書き込む一方、書き込んだ画素のデータを上記ＣＰＵの読出タイミングで上記ＣＰＵに読み出すバッファメモリとを有する画像転送装置とを備えていることを特徴としている。
【００１９】
上記の構成では、入力画像データは、表示装置に表示されるために、メモリから表示タイミングで読み出される一方、画像転送装置に取り込まれる。画像転送装置において、一致検出回路によって両位置データの一致が検出されると、メモリから読出制御回路によって読み出された入力画像データのうち、その表示位置の画素データがバッファメモリに書き込まれた後、ＣＰＵの読出タイミングで読み出される。これにより、入力画像データのうちＣＰＵで指定された所望の表示位置の画素データがバッファメモリを介して取り込まれる。それゆえ、ソフトウェアによってクリッピング処理を行う必要がなくなり、ＣＰＵの負担を軽減することができる。
【００２０】
上記の画像処理装置においては、上記メモリから読み出された入力画像データに拡大または縮小処理を施して上記バッファメモリに出力する拡大／縮小回路をさらに備えていることが好ましい。このようにすれば、拡大／縮小回路によって得られた拡大画像データまたは縮小画像データがバッファメモリを介して取り込まれるので、表示タイミングと異なるＣＰＵの読出タイミングで拡大または縮小画像データを読み出すことができる。それゆえ、ソフトウェアによって拡大または縮小処理を行う必要がなくなるので、ＣＰＵの負担をさらに軽減することができるとともに、回路（ハードウェア）処理によって得られた拡大または縮小画像データをそのままＣＰＵで利用できる。
【００２１】
あるいは、上記の画像処理装置においては、上記バッファメモリの記憶容量が１水平ライン分よりも小さいことが好ましい。このように、バッファメモリの記憶容量を設定することによって、前述のように、画像転送装置の作製コストの削減するとともに、実装面積を小さくすることができる。これにより、画像転送装置を集積回路で構成する場合に、その集積回路の規模を小さくすることができる。
【００２２】
【発明の実施の形態】
本発明の実施の一形態について図１および図２に基づいて説明すれば、以下の通りである。
【００２３】
本実施の形態では、画像転送装置が画像処理装置としてのビデオキャプチャー装置に組み込まれた構成について説明する。
【００２４】
本実施の形態に係るビデオキャプチャー装置は、図２に示すように、ビデオカメラ１、ビデオデコーダ２、ＦＩＦＯメモリ（図中、ＦＩＦＯ）３、画像メモリ４、拡大／縮小処理回路５およびバッファ回路６を備えている。
【００２５】
ビデオカメラ１としては、白黒で画像を撮影する産業用のビデオカメラが用いられる。ビデオデコーダ２は、ビデオカメラ１から出力されたアナログのＮＴＳＣ方式やＰＡＬ方式といったビデオ信号（コンポジットビデオ信号）から抽出された画像信号のデジタルへの変換、ビデオ信号からの水平同期信号および垂直同期信号の分離等を行う装置である。
【００２６】
ＦＩＦＯメモリ３は、ビデオデコーダ２から出力される入力画像データを書き込まれた順に読み出すメモリである。このＦＩＦＯメモリ３は、画像メモリ４からの入力画像データの読み出しを優先させるために、後述の表示コントローラ９（図１参照）によって制御される表示装置８の表示タイミングに応じて、ビデオデコーダ２から出力される入力画像データの画像メモリ４への読み出しのタイミングが制御される。
【００２７】
メモリ（メモリ手段）としての画像メモリ４は、入力画像データを蓄える半導体メモリ（ビデオＲＡＭなど）である。この画像メモリ４は、ＦＩＦＯメモリ３から読み出された入力画像データを順次蓄えていき、表示装置８の表示タイミングに合わせて読み出していくように、書き込みおよび読み出しが制御される。
【００２８】
画像メモリ４への書き込みに用いられる書込アドレスは、例えば、１ラインにおける各画素に割り当てられた下位の１０ビットと、各ラインに割り当てられた上位の９ビットとによって構成されている。下位の１０ビットは、１水平ラインにおける各ドットに対応したドットクロックをカウントするカウンタによって生成される。一方、上位の９ビットのうち８ビットは、水平同期信号をカウントするカウンタによって生成される。残余の１ビットは奇数フィールドと偶数フィールドとを区別するために設けられ、垂直同期信号に基づいて与えられる。
【００２９】
なお、上記のドットクロックは、１水平走査期間内の有効表示期間において各画素が供給されるタイミングに同期したクロックであり、外部から供給される（またはビデオデコーダで生成される）。
【００３０】
画像メモリ４からの読み出しに用いられる読出アドレスは、予め別途用意されている。この読出アドレスは、表示コントローラ９から供給される１画素毎に対応したドットクロックをカウンタでカウントすることによって得られた下位の１０ビット（水平位置に対応）と、１水平走査期間において有効な画像データが存在する期間でアクティブとなる信号をカウンタでカウントすることによって得られた上位の９ビット（垂直位置に対応）からなる。このような読出アドレスは、後述する読出アドレス発生回路１１で生成される。
【００３１】
拡大／縮小手段としての拡大／縮小処理回路５は、画像メモリ４から読み出された入力画像データを水平方向および垂直方向に予め設定された倍率で拡大または縮小する。拡大の方法としては、例えば、入力画像データを用いて、隣接する画素データに適当に重み付けされた係数を乗算した値を加算して隣接する画素データ間に補間すべきデータを生成する方法が挙げられる。また、縮小の方法としては、例えば、入力画像データを用いて、隣接する画素データに適当に重み付けされた係数を乗算した値を加算して元の画素数より少ない新たな画素データを生成する方法が挙げられる。
【００３２】
なお、以降の説明では、画像を拡大する例について説明する。
【００３３】
バッファ回路６は、拡大／縮小処理回路５から出力された拡大画像データにおいて、ＣＰＵ７により指定された位置のデータと上記の表示タイミングで定まる位置のデータとが一致したときに、その位置の画素データを一時的に蓄え、ＣＰＵ７の要求するタイミングで出力するように構成されている。このバッファ回路６については、後にさらに詳しく説明する。
【００３４】
バッファ回路６は、図１に示すように、Ｄフリップフロップ６１、ＦＩＦＯメモリ（図中、ＦＩＦＯ）６２、デコーダ６３、書込制御部６４、読出制御部６５および出力インターフェース部６６を備えている。
【００３５】
Ｄフリップフロップ６１は、表示タイミングで入力される拡大／縮小処理回路５からの拡大画像データをラッチして出力する回路である。このＤフリップフロップ６１は、ＦＩＦＯメモリ６２と共通するシステムクロックＳＹＳＣＬＫに同期して拡大画像データをＦＩＦＯメモリ６２に出力する。
【００３６】
バッファメモリ（バッファメモリ手段）としてのＦＩＦＯメモリ６２は、拡大／縮小処理回路５からの拡大画像データを書き込み順に読み出すデータレジスタ的動作をするメモリである。このＦＩＦＯメモリ６２は、書込制御端子ＷＲに書込制御部６４からのハイレベルの書込制御信号が入力されると、Ｄフリップフロップ６１からの拡大画像データを順次書き込んでいき、書き込み順に第１ワードのレジスタから第ｎ（最終）ワードのレジスタまでシフトさせる。一方、ＦＩＦＯメモリ６２は、読出制御端子ＲＤに読出制御部６５からのハイレベルの書込制御信号が入力されると、蓄えていた拡大画像データを第ｎワードのレジスタから順次読み出していく。また、ＦＩＦＯメモリ６２は、拡大または縮小されていない入力画像データの１水平ライン分（ＮＴＳＣ方式やＰＡＬ方式といった一般のビデオ信号における標準的な１水平ライン分）よりも少ない画像データの記憶容量を有している。このため、ＦＩＦＯメモリ６２は、１水平ライン分の拡大画像データを出力するために、複数回の書き込みおよび読み出しを行う。
【００３７】
上記のＦＩＦＯメモリ６２は、画像データが第ｎワードのレジスタまで書き込まれたとき（画像データが全レジスタに書き込まれたとき）に満端子ＦＵＬＬからハイレベルの信号（出力許可信号）を出力する一方、第ｎワードのレジスタにデータが書き込まれていないときに満端子ＦＵＬＬからローレベルの信号（出力禁止信号）を出力する。また、ＦＩＦＯメモリ６２は、画像データが全てのレジスタに書き込まれていないときに空き端子ＥＭＰＴＹからハイレベルの信号（入力許可信号）を出力する一方、画像データが全てのレジスタに書き込まれているときに空き端子ＥＭＰＴＹからローレベルの信号（入力禁止信号）を出力する。
【００３８】
なお、上記の出力許可信号は、ＣＰＵ７の割り込み端子ＩＮＴＲに割り込み要求信号として入力される。
【００３９】
デコーダ６３は、ＣＰＵ７のアドレス端子ＡＤＤから出力されるアドレスおよびコントロール端子ＣＮＴ（実際は信号毎に出力端子が異なる）から出力される各種のコントロール信号に基づいて次の各種の制御信号を生成する回路である。これらの制御信号は、それぞれローアクティブの垂直位置セット信号ＳＥＴＶＰＯＳＣＳ^*、水平位置セット信号ＳＥＴＨＰＯＳＣＳ^*、読出選択信号ＲＤＤＡＴＡＣＳ^*および読出ステータス信号ＲＤＳＴＡＴＣＳ^*である。
【００４０】
垂直位置セット信号ＳＥＴＶＰＯＳＣＳ^*は読み出したいデータの垂直方向の位置（ライン位置）を与える信号であり、水平位置セット信号ＳＥＴＨＰＯＳＣＳ^*は読み出したデータの水平方向の位置（画素位置）を与える信号である。また、読出選択信号ＲＤＤＡＴＡＣＳ^*はＦＩＦＯメモリ６２からの読み出しのタイミングを与えるための基礎となる制御信号であり、ＦＩＦＯメモリ６２の満状態（出力禁止信号）が割込要求信号としてＣＰＵ７に通知されることによりＣＰＵ７で発生する読出ストローブ信号（コントロール信号の一種）に基づいている。さらに、読出ステータス信号ＲＤＳＴＡＴＣＳ^*は、アプリケーションプログラム（画像処理プログラムなど）による拡大画像データの読み込みが可能な状態になったときにＣＰＵ７から出力されるステータス信号（コントロール信号の一種）に基づいている。
【００４１】
垂直位置セット信号ＳＥＴＶＰＯＳＣＳ^*および水平位置セット信号ＳＥＴＨＰＯＳＣＳ^*を得るためには、アドレスだけではなくコントロール信号が組み合わされて用いられる。これは、アドレスが前述のようにドットクロックおよび水平同期信号に基づいて作成されることから画素（表示ドット）の位置に対応していること、および安定した期間（アドレス信号の立ち上がり時などの過渡的な不安定期間を除いた期間）でアドレスを利用できるように上記の読出ストローブ信号などのコントロール信号が必要であることによる。
【００４２】
書込制御部６４は、インバータ６４ａ・６４ｂ、垂直位置レジスタ（図中、ＶＰＲ）６４ｃ、水平位置レジスタ（図中、ＨＰＲ）６４ｄ、一致検出コンパレータ（図中、ＣＭＰ）６４ｅ・６４ｆ、ＡＮＤゲート６４ｇおよびＪＫフリップフロップ６４ｈを備えている。
【００４３】
垂直位置レジスタ６４ｃは、ＣＰＵ７から出力された、読み出すべき画像データ（画素データ）の垂直位置のデータをラッチする回路であり、インバータ６４ａで反転された前述の垂直位置セット信号ＳＥＴＶＰＯＳＣＳ^*（入力クロック）に同期して上記の垂直位置データをセットする。一方、水平位置レジスタ６４ｄは、上記の読み出すべき画像データの水平位置のデータをラッチする回路であり、インバータ６４ｂで反転された前述の水平位置セット信号ＳＥＴＨＰＯＳＣＳ^*（入力クロック）に同期して上記の水平位置データをセットする。
【００４４】
一致検出手段としての一致検出コンパレータ６４ｅは、表示コントローラ９から出力された、表示装置８に表示される拡大画像データの垂直位置データＶＰＯＳと、ＣＰＵ７からの垂直位置データとを比較して、両者が一致したときにハイレベルの一致検出信号を出力する。一方、一致検出手段としての一致検出コンパレータ６４ｇは、表示コントローラ９から出力される、表示装置８に表示される拡大画像データの水平位置データＨＰＯＳと、ＣＰＵ７からの水平位置データとを比較して、両者が一致したときにハイレベルの一致検出信号を出力する。
【００４５】
ＡＮＤゲート６４ｇは、一致検出コンパレータ６４ｆ・６４ｇからの両一致検出信号の論理積を出力する。ＪＫフリップフロップ６４ｈは、入力端子Ｊに入力されるＡＮＤゲート６４ｇのハイレベルの出力により、システムクロックＳＹＳＣＬＫに同期して出力端子Ｑの出力をセットし（ハイレベル）、ＦＩＦＯメモリ６２の満端子ＦＵＬＬのハイレベルの出力により、システムクロックＳＹＳＣＬＫに同期して出力端子Ｑの出力をリセットする（ローレベル）。このようにして得られる出力端子Ｑの出力は、ＦＩＦＯメモリ６２の書込制御端子ＷＲに書込制御信号として与えられる。
【００４６】
読出制御部６５は、インバータ６５ａ、Ｄフリップフロップ６５ｂ・６５ｃおよびＡＮＤゲート６５ｄを備えている。
【００４７】
インバータ６５ａは、前述の読出選択信号ＲＤＤＡＴＡＣＳ^*を反転する。Ｄフリップフロップ６５ｂは、入力端子Ｄ₁に入力されるインバータ６５ａの出力をシステムクロックＳＹＳＣＬＫの立ち上がりエッジに同期して出力端子Ｑ₁から出力する。Ｄフリップフロップ６５ｃは、上記の出力端子Ｑ₁からの出力を同様にシステムクロックＳＹＳＣＬＫの立ち上がりエッジに同期して出力端子Ｑ₂から出力する。これにより、出力端子Ｑ₂の出力は出力端子Ｑ₁の出力に対して１クロック分シフトしている。ＡＮＤゲート６５ｄは、その出力端子Ｑ₂の出力と、Ｄフリップフロップ６５ｂにおける反転出力端子／Ｑ₁の出力との論理積をとることによって、読出選択信号ＲＤＤＡＴＡＣＳ^*の立ち下がりエッジで立ち上がる１クロック幅のパルスを出力する。このパルスは、ＦＩＦＯメモリ６２の読出制御端子ＲＤに読出制御信号として与えられる。
【００４８】
出力インターフェース部６６は、バッファ６６ａ〜６６ｃからなっている。バッファ６６ａは、前述の読出選択信号ＲＤＤＡＴＡＣＳ^*（ローレベル）によってＦＩＦＯメモリ６２の出力端子ＯＵＴから出力される拡大画像データをＣＰＵ７のデータ端子ＤＡＴＡに出力する。バッファ６６ｂ・６６ｃは、前述の読出ステータス信号ＲＤＳＴＡＴＣＳ^*（ローレベル）によって、それぞれＦＩＦＯメモリ６２の空き端子ＥＭＰＴＹからの信号と、満端子ＦＵＬＬからの信号とをＣＰＵ７のデータ端子ＤＡＴＡに拡大画像データとともに入力する。
【００４９】
続いて、上記のように構成されるビデオキャプチャー装置における拡大画像データのＣＰＵ７への取り込みの動作について説明する。
【００５０】
まず、ビデオカメラ１に取り込まれた画像は、ビデオ信号としてビデオデコーダ２に出力される。ビデオデコーダ２では、ビデオ信号から画像信号が抽出されるとともにデジタル化される。その入力画像データは、ビデオデコーダ２からの出力タイミングに合わせてＦＩＦＯメモリ３に順次書き込まれていき、画像メモリ４への書込タイミングに合わせて順次読み出されていく。このＦＩＦＯメモリ３による入力画像データの書き込みおよび読み出しによって、画像メモリ４からの入力画像データの読み出しが、ＦＩＦＯメモリ３からの入力画像データの書き込みに対して優先して行われる。したがって、ＦＩＦＯメモリ３の次段に設けられるバッファ１０は、画像メモリ４への入力画像データの出力可能な期間が、バッファ１０のイネーブル端子に入力されるイネーブル信号がローレベルとなる期間に制限される。
【００５１】
画像メモリ４への入力画像データの書き込みは、前述の書込アドレスがマルチプレクサ（図中、ＭＰＸ）１２を介して画像メモリ４のアドレス端子ＡＤＤに入力されることによって行われる。画像メモリ４からの画像データの読み出しは、読出制御手段としての読出アドレス発生回路１１から出力される前述の読出アドレスがマルチプレクサ（図中、ＭＰＸ）１２を介して画像メモリ４のアドレス端子ＡＤＤに入力されることによって行われる。
【００５２】
画像メモリ４から読み出された画像データは、拡大／縮小処理回路５に入力される。拡大／縮小処理回路５では、画像データが垂直方向および垂直方向に所定の倍率で拡大される。この結果得られた拡大画像データは、表示装置８に送出される。表示装置８では、表示部８ａの全面に表示された画像上の予め定められた領域に設けられたウインドウに、上記の拡大画像データが、元画像（表示部８ａにおける左側の画像）から拡大された拡大画像として表示される。この拡大画像は、必要に応じて、表示コントローラ９で制御される表示タイミングによって、元画像における予め指定された領域がクリッピングされた画像として表示される。
【００５３】
また、上記の拡大画像データは、バッファ回路６にも入力される。このバッファ回路６では、拡大画像データにおける必要な部分の画素データの位置（垂直位置および水平位置）についてのデータが、画像処理プログラムによってＣＰＵ７で予め設定されており、データ端子ＤＡＴＡから出力される。この位置データのうち垂直位置データが、垂直位置セット信号ＳＥＴＶＰＯＳＣＳ^*に同期して垂直位置レジスタ６４ｃにセットされる一方、水平位置データが水平位置セット信号ＳＥＴＨＰＯＳＣＳ^*に同期して水平位置レジスタ６４ｄにセットされる。
【００５４】
一方、表示コントローラ９からは、垂直位置データＶＰＯＳおよび水平位置データＨＰＯＳが出力される。一致検出コンパレータ６４ｅでは、上記の垂直位置データＶＰＯＳと、垂直位置レジスタ６４ｃから出力された垂直位置データとが比較され、両者が一致するとハイレベルの一致検出信号が出力される。また、一致検出コンパレータ６４ｆでは、上記の水平位置データＨＰＯＳと、水平位置レジスタ６４ｄから出力された水平位置データとが比較され、両者が一致するとハイレベルの一致検出信号が出力される。
【００５５】
これにより、ＡＮＤゲート６４ｇからＪＫフリップフロップ６４ｈにハイレベルの信号が入力されると、ＪＫフリップフロップ６４ｈがセットされ、ＦＩＦＯメモリ６２の書込制御端子ＷＲにハイレベルの書込制御信号が与えられる。ＦＩＦＯメモリ６２は、この書込制御信号が入力されている期間にシステムクロックＳＹＳＣＬＫのタイミングで、Ｄフリップフロップ６１にラッチされた、上記の位置の画素データがＦＩＦＯメモリ６２に書き込まれる。
【００５６】
このようにして、表示コントローラ９およびＣＰＵ７で指定された両垂直位置および両水平位置がそれぞれ一致する毎に、画素データが１つずつＦＩＦＯメモリ６２に書き込まれるとともに出力側にシフトしていく。このとき、新たな垂直位置データおよび水平位置データは、垂直位置セット信号ＳＥＴＶＰＯＳＣＳ^*および水平位置セット信号ＳＥＴＨＰＯＳＣＳ^*がデコーダ６３からそれぞれ出力される毎にセットされる。
【００５７】
そして、画素データがＦＩＦＯメモリ６２における最後のレジスタに達すると、全レジスタに画素データが書き込まれたことになるので、満端子ＦＵＬＬから、ハイレベルの出力許可信号が出力される。このとき、ＪＫフリップフロップ６４ｈがリセットされるので、ＦＩＦＯメモリ６２の書込制御端子ＷＲの状態がローレベルに変化して、画素データの書き込みが停止する。
【００５８】
一方、ＣＰＵ７は、上記の出力許可信号を割り込み要求信号として受けると、読出ストローブ信号を出力する。デコーダ６３が、この読出ストローブ信号に基づいてローレベルの読出選択信号ＲＤＤＡＴＡＣＳ^*を出力すると、ハイレベルの読出制御信号が読出制御部６５から出力されてＦＩＦＯメモリ６２の読出制御端子ＲＤに与えられる。その結果、読出制御信号が入力されている期間にシステムクロックＳＹＳＣＬＫのタイミングで、ＦＩＦＯメモリ６２に蓄えられている画素データがバッファ６６ａを介して１つずつ出力されて、ＣＰＵ７のデータ端子ＤＡＴＡに入力される。
【００５９】
このようにして画素データが順次読み出されていくと、やがてＦＩＦＯメモリ６２の全てのレジスタに空きが生じる。このとき、空き端子ＥＭＰＴＹからハイレベルの入力許可信号がバッファ６６ｂを介してＣＰＵ７に入力されると、ＣＰＵ７から出力されるアドレスなどに基づいて、デコーダ６３から垂直位置セット信号ＳＥＴＶＰＯＳＣＳ^*および水平位置セット信号ＳＥＴＨＰＯＳＣＳ^*が出力される。これにより、垂直位置データおよび垂直位置データが、それぞれ両位置レジスタ６４ｃ・６４ｄにセットされると、前述のように、垂直位置データＶＰＯＳおよび水平位置データＨＰＯＳとの比較が行われ、両者が一致したときに画素データがＦＩＦＯメモリ６２に書き込まれる。
【００６０】
そして、このような画素データの満状態に至るまでの書き込みと空き状態に至るまでの読み出しとが複数回繰り返されることによって１水平ライン分の画素データが読み出される。読み出された画素データは、拡大画像データとしてまとめられて、画像処理プログラムによって所定の画像処理が施される。
【００６１】
以上のように、本実施の形態に係るビデオキャプチャー装置では、拡大／縮小処理回路５からの拡大画像データを表示装置８に送出するだけでなく、バッファ回路６におけるＦＩＦＯメモリ６２に一旦書き込んで、ＣＰＵ７のタイミングで読み出している。このようにして拡大画像データをＣＰＵ７に取り込むことにより、ソフトウェア（画像処理プログラム）で拡大処理を行う必要がない。それゆえ、ＣＰＵ７の負担を軽減することができるだけでなく、拡大／縮小処理回路５で得られた拡大画像と同じ拡大画像を得るために画像処理プログラムで拡大処理アルゴリズムを正確に適用する必要がなくなり、プログラム作成の複雑化を避けることができる。これは、入力画像を縮小した場合でも同様である。
【００６２】
また、本ビデオキャプチャー装置では、ＣＰＵ７側で設定された垂直位置データおよび水平位置データを、表示コントローラ９で設定された垂直位置データおよび水平位置データとそれぞれ比較して、両者がともに一致したときに、その位置の画像データ（画素データ）をＦＩＦＯメモリ６２に書き込んでいる。これにより、拡大画像から画像処理プログラムで設定された所定の領域を取り出すクリッピングが行われるので、その処理を画像処理プログラムで行う必要がなくなり、それだけＣＰＵ７の負担が軽減する。
【００６３】
さらに、ＦＩＦＯメモリ６２の記憶容量が１水平ライン分の入力画像データより小さいので、１水平ライン分の拡大画像データを出力するには、前述のように書き込みと読み出しとを複数回繰り返す必要があるが、バッファ回路６の製作コストを削減するとともに、実装面積を小さくすることができる。これにより、バッファ回路６をＡＳＩＣ(Application-Specific Integrated Circuit) などの集積回路で構成する場合に、バッファ回路６の規模を縮小化を容易に図ることができる。この結果、バッファ回路６およびビデオキャプチャー装置のコストを低下させることができる。
【００６４】
なお、拡大／縮小処理回路５で入力画像データに縮小処理を施す場合は、入力画像データが圧縮されるので、縮小率によっては１水平ライン分の縮小画像データを１回の書き込みと読み出しとでＦＩＦＯメモリ６２から出力することができる。
【００６５】
【発明の効果】
以上のように、本発明の画像転送方法は、外部から取り込まれて一旦メモリに書き込まれた入力画像データを表示装置の表示タイミングによって上記メモリから読み出して上記表示装置に表示する一方、上記メモリから読み出されて上記表示装置に表示される上記入力画像データにＣＰＵが実行する画像処理プログラムによって画像処理を施すように、当該入力画像データを上記ＣＰＵに取り込む画像転送方法であって、上記ＣＰＵで指定された、上記入力画像データにおいて取り込むべき画素データの位置を示す指定位置データと、メモリから読み出された上記入力画像データを表示装置において表示する表示タイミングによって定まる、上記入力画像データにおける画素データの位置を示す表示位置データとが一致したときに、上記表示タイミングでメモリから読み出された入力画像データにおける上記表示位置データの位置の画素データをバッファメモリに一時的に書き込む一方、上記ＣＰＵの読出タイミングで上記画素データを上記バッファメモリから上記ＣＰＵに読み出すので、入力画像データのうちＣＰＵで指定された所望の表示位置の画素データがバッファメモリを介して取り込まれる。それゆえ、ソフトウェアによってクリッピング処理を行う必要がなくなり、ＣＰＵの負担を軽減することができる。したがって、処理能力の高い画像処理を行うことができるという効果を奏する。
【００６６】
上記の画像転送方法においては、上記メモリから読み出された入力画像データに拡大または縮小処理を施してから上記バッファメモリに書き込むことにより、拡大画像データまたは縮小画像データがバッファメモリを介して取り込まれるので、表示タイミングと異なるＣＰＵの読出タイミングで拡大または縮小画像データを読み出すことができる。それゆえ、ソフトウェアによって拡大または縮小処理を行う必要がなくなり、ＣＰＵの負担をさらに軽減することができるとともに、ハードウェア処理によって得られた拡大または縮小画像データをそのまま処理装置で利用できる。したがって、より一層処理能力の高い画像処理を行うことができるとともに、拡大または縮小アルゴリズムの適正化が不要になるためにソフトウェア作成の複雑化を回避することができるという効果を奏する。
【００６７】
本発明の画像転送装置は、外部から取り込まれて一旦メモリに書き込まれた入力画像データを表示装置の表示タイミングによって上記メモリから読み出して上記表示装置に表示する一方、上記メモリから読み出されて上記表示装置に表示される上記入力画像データにＣＰＵが実行する画像処理プログラムによって画像処理を施すように、当該入力画像データを上記ＣＰＵに取り込む画像転送装置であって、上記ＣＰＵの指定した、上記入力画像データにおいて取り込むべき画素データの位置を示す指定位置データと、メモリから読み出された上記入力画像データを表示装置において表示する表示タイミングによって定まる、上記入力画像データにおける画素データの位置を示す表示位置データとが一致したことを検出する一致検出回路と、上記一致検出回路により上記両位置データの一致が検出されたときに、上記表示装置の表示タイミングで上記メモリから読み出された入力画像データにおける上記表示位置データの位置の画素データを一時的に書き込む一方、書き込んだ画素データを上記ＣＰＵの読出タイミングで上記ＣＰＵに読み出すバッファメモリとを備えている構成である。
【００６８】
これにより、入力画像データのうちＣＰＵで指定された所望の表示位置の画素データがバッファメモリを介して取り込まれるので、ソフトウェアによってクリッピング処理を行う必要がなくなり、ＣＰＵの負担を軽減することができる。したがって、処理能力の高い画像処理を行うことができるという効果を奏する。
【００６９】
上記の画像転送装置においては、上記バッファメモリの記憶容量が１水平ライン分よりも小さいことにより、画像転送装置の作製コストの削減するとともに、実装面積を小さくすることができる。それゆえ、画像転送装置を集積回路で構成する場合に、その集積回路の規模を小さくすることができる。したがって、画像転送装置およびそれを実装する装置のコストを低下させることができるという効果を奏する。
【００７０】
本発明の画像処理装置は、入力画像データを格納するメモリと、上記メモリから入力画像データを表示装置の表示タイミングで読み出す読出制御回路と、上記メモリから読み出された入力画像データに画像処理を施す画像処理プログラムを実行するＣＰＵと、外部から取り込まれて一旦メモリに書き込まれた入力画像データを表示装置の表示タイミングによって上記メモリから読み出して上記表示装置に表示する一方、上記メモリから読み出されて上記表示装置に表示される上記入力画像データにＣＰＵが実行する画像処理プログラムによって画像処理を施すように、当該入力画像データを上記ＣＰＵに取り込む画像転送装置であって、上記ＣＰＵの指定した、上記入力画像データにおいて取り込むべき画素データの位置を示す指定位置データと、上記メモリから読み出された上記入力画像データを表示装置において表示する表示タイミングによって定まる、上記入力画像データにおける画素データの位置を示す表示位置データとが一致したことを検出する一致検出回路と、該一致検出回路により上記両位置データの一致が検出されたときに、上記メモリから読み出された入力画像データにおける上記表示位置データの位置の画素データを一時的に書き込む一方、書き込んだ画素のデータを上記ＣＰＵの読出タイミングで上記ＣＰＵに読み出すバッファメモリとを有する画像転送装置とを備えている構成である。
【００７１】
これにより、入力画像データのうちＣＰＵで指定された所望の表示位置の画素データがバッファメモリを介して取り込まれるので、ソフトウェアによってクリッピング処理を行う必要がなくなり、ＣＰＵの負担を軽減することができる。したがって、処理能力の高い画像処理を行うことができるという効果を奏する。
【００７２】
上記の画像処理装置においては、上記メモリから読み出された入力画像データを拡大または縮小処理を施して上記バッファメモリに出力する拡大／縮小回路をさらに備えていることにより、拡大／縮小回路によって得られた拡大画像データまたは縮小画像データがバッファメモリを介して取り込まれるので、表示タイミングと異なる処理装置の読出タイミングで拡大または縮小画像データを読み出すことができる。それゆえ、ソフトウェアによって拡大または縮小処理を行う必要がなくなり、ＣＰＵの負担をさらに軽減することができる。したがって、より一層処理能力の高い画像処理を行うことができるとともに、拡大または縮小アルゴリズムの適正化が不要になるためにソフトウェア作成の複雑化を回避することができるという効果を奏する。
【００７３】
あるいは、上記の画像処理装置においては、上記バッファメモリの記憶容量が１水平ライン分よりも小さいことにより、画像転送装置の作製コストの削減するとともに、実装面積を小さくすることができる。これにより、画像転送装置を集積回路で構成する場合に、その集積回路の規模を小さくすることができる。したがって、画像転送装置およびそれを実装する装置のコストを低下させることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係るビデオキャプチャー装置の要部の構成を示すブロック図である。
【図２】上記ビデオキャプチャー装置の概略構成を示すブロック図である。
【図３】従来のビデオキャプチャー装置の概略構成を示すブロック図である。
【符号の説明】
４画像メモリ（メモリ）
５拡大／縮小処理回路（拡大／縮小回路）
８表示装置
６バッファ回路（画像転送装置）
７ＣＰＵ（処理装置）
９表示コントローラ
１１読出アドレス発生回路（読出制御回路）
６２ＦＩＦＯメモリ（バッファメモリ）
６４読出制御部
６４ｅ一致検出コンパレータ（一致検出回路）
６４ｆ一致検出コンパレータ（一致検出回路）
６５書込制御部[0001]
BACKGROUND OF THE INVENTION
In the present invention, an input image once captured in an image memory is While displaying on the display device, In order to perform processing in a processing device such as a CPU, The processing device has a desired timing different from the display timing of the display device when the input image is read from the image memory. The present invention relates to an image transfer method and apparatus for transferring, and an image processing apparatus using the apparatus.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in an image composition device such as a video capture device, when a video image input from the outside is captured and superimposed on a display image displayed on a display device, the digital data of the video image is temporarily stored. After being stored in the image memory, the image is displayed in a window provided on the display image displayed on the display device at a predetermined display timing. In such an apparatus, when a video image is enlarged and displayed, a configuration as shown in FIG. 3 is used.
[0003]
In this configuration, for example, an NTSC or PAL video signal output from the video camera 21 is processed by the video decoder 22. Here, the synchronization signal and the image signal are separated from the video signal, and the image signal is converted into a digital signal. The digital image data is written into the image memory 23.
[0004]
The image data read from the image memory 23 is subjected to enlargement processing at a magnification specified in the horizontal direction and the vertical direction by the enlargement processing circuit 24, and then displayed on the display unit 25 a of the display device 25. It is displayed as an enlarged image on the top.
[0005]
In general, the access bandwidth of the image memory is determined by the number of dots per line × the operation speed. Therefore, in order not to increase the access bandwidth, it is necessary to limit the number of dots and / or the operation speed. Therefore, the access bandwidth is usually reduced without unnecessarily increasing the number of dots and the operation speed by enlarging the image data not before writing into the memory but after.
[0006]
Further, in the image composition device as described above, a desired portion of the input image can be extracted (clipped) and displayed together on the base screen displayed on the display device 25. The input image is extracted by reading it from the image memory 23 during a specified period by a display controller (not shown).
[0007]
[Problems to be solved by the invention]
Incidentally, when desired image processing is performed on the image data read from the image memory 23 by software using a processing device such as a CPU, the image data stored in the image memory 23 is directly read by the CPU.
[0008]
However, in the above configuration, Same as enlarged image displayed on display device 25 When the enlarged image is processed by software, the image data read at the display timing of the display device 25 is enlarged by the enlargement processing circuit 24, so that the enlarged image data cannot be captured at the timing of the CPU. For this reason, the image data directly read from the image memory 23 by the CPU must be subjected to equivalent enlargement processing performed by the enlargement processing circuit 24 by software, and there is a problem that the burden on the CPU increases accordingly.
[0009]
In addition, an algorithm for performing enlargement (or reduction) processing by software is an enlargement method. Differences Therefore, unless the algorithm is applied accurately, the same enlarged image data as the enlarged image data obtained by the circuit processing cannot be obtained.
[0010]
Also, Stored in the image memory 23 When performing clipping processing by software in order to capture a desired portion of the input image, it is necessary to perform software such as address setting for directly reading out the desired portion from the image memory 23 by the CPU. Therefore, in this case, there is also a problem that the burden on the CPU is increased.
[0011]
The present invention has been made in view of the above circumstances and is intended to reduce the burden on a processing apparatus such as a CPU. In order to capture the same image as that displayed on the display device to the processing device In addition, hardware in the processing unit Enlargement / reduction and clipping It is an object of the present invention to provide a method and an apparatus for capturing a captured image.
[0012]
[Means for Solving the Problems]
The image transfer method of the present invention includes: The input image data captured from the outside and once written in the memory is read from the memory at the display timing of the display device and displayed on the display device, while the input is read from the memory and displayed on the display device. An image transfer method for fetching input image data into the CPU so that the image data is subjected to image processing by an image processing program executed by the CPU. Specified in The designated position data indicating the position of the pixel data to be captured in the input image data and the input image data read from the memory are displayed on the display device. Determined by display timing Display position data indicating the position of pixel data in the input image data When matches the above The above display position in the input image data read from the memory at the display timing Pixel at the data position While temporarily writing data to the buffer memory, the above CPU At the read timing of Pixel Data from above buffer memory CPU It is characterized by being read out.
[0013]
In the above method, the input image data is read from the memory at the display timing in order to be displayed on the display device. on the other hand, Both position data When the images match, after writing the image data of the display position to the buffer memory, CPU Of the input image data. CPU The image at the desired display position specified in (1) is taken in via the buffer memory. Therefore, there is no need to perform clipping processing by software, and CP U's The burden can be reduced.
[0014]
In the above image transfer method, it is preferable that the input image data read from the memory is subjected to enlargement or reduction processing and then written to the buffer memory. In this way, enlarged image data or reduced image data is taken in via the buffer memory, which is different from the display timing. CPU The enlarged or reduced image data can be read at the read timing. Therefore, it is not necessary to perform enlargement or reduction processing by software. U's The burden can be further reduced, and the enlarged or reduced image data obtained by the circuit (hardware) processing can be used as it is by the processing device.
[0015]
The image transfer apparatus of the present invention The input image data captured from the outside and once written in the memory is read from the memory at the display timing of the display device and displayed on the display device, while the input is read from the memory and displayed on the display device. An image transfer apparatus for fetching input image data into the CPU so that the image data is subjected to image processing by an image processing program executed by the CPU. Specified by The designated position data indicating the position of the pixel data to be captured in the input image data and the input image data read from the memory are displayed on the display device. Determined by display timing Display position data indicating the position of pixel data in the input image data Match detection to detect that and match circuit And the above match detection circuit By the above Both position data When a match is detected, the memo is displayed at the display timing of the display device. Or Display position in the input image data read out from Pixel at the data position Write data temporarily while writing Pixel Data above CPU At the read timing of CPU Read buffer memo to With It is characterized by having.
[0016]
In the above configuration, match detection circuit By Match both position data Is detected, a note Or Input image data read out from Pixel data at Of the display position Pixel Data is buffer memo To After being written CPU Is read at the read timing. As a result, of the input image data CPU Of the desired display position specified by Pixel data Are taken in via the buffer memory. Therefore, there is no need to perform clipping processing by software, and CP U's The burden can be reduced.
[0017]
In the image transfer device, the buffer memo Li The storage capacity is preferably smaller than one horizontal line. Buffer memo like this Li By setting the storage capacity, for example, to output enlarged image data having data for one horizontal line that is larger than one normal horizontal line, a plurality of times of writing and reading are required. The manufacturing cost can be reduced and the mounting area can be reduced. As a result, when the image transfer apparatus is configured by an integrated circuit, the scale of the integrated circuit can be reduced.
[0018]
An image processing apparatus according to the present invention stores a memo that stores input image data. With , Note above Or Et Input image data Read control to read at the display timing of the display device circuit And the above note Or Input image data read from image Process CPU for executing image processing program When, The input image data captured from the outside and once written in the memory is read from the memory at the display timing of the display device and displayed on the display device, while the input is read from the memory and displayed on the display device. An image transfer apparatus that captures input image data into the CPU so as to perform image processing on the image data by an image processing program executed by the CPU. the above CPU Specified by The display device displays designated position data indicating the position of pixel data to be captured in the input image data and the input image data read from the memory. Determined by display timing Display position data indicating the position of pixel data in the input image data Match detection to detect that and match circuit And the match detection circuit By the above Both position data When a match is detected, Or Display position in the input image data read out from Pixel at the data position Write data temporarily while writing Pixel The above data CPU At the read timing of CPU Read buffer memo to With And an image transfer apparatus having the above.
[0019]
In the above configuration, the input image data is read from the memory at the display timing and is taken into the image transfer device in order to be displayed on the display device. Match detection in image transfer device circuit By Match both position data Is detected, a note Or Read control circuit Of the input image data read by the Pixel Data is buffer memo To After being written CPU Is read at the read timing. As a result, of the input image data CPU Of the desired display position specified by Pixel data Are taken in via the buffer memory. Therefore, there is no need to perform clipping processing by software, and CP U's The burden can be reduced.
[0020]
In the above image processing apparatus, the above memo Or The input image data read out from To Enlarging / reducing output circuit Is preferably further provided. In this way, enlargement / reduction circuit Since the enlarged image data or reduced image data obtained by the above is taken in through the buffer memory, the display timing differs CPU The enlarged or reduced image data can be read at the read timing. Therefore, it is not necessary to perform enlargement or reduction processing by software. U's The load can be further reduced, and the enlarged or reduced image data obtained by the circuit (hardware) processing can be used as it is. CPU Available at.
[0021]
Alternatively, in the image processing apparatus, the buffer memory Li The storage capacity is preferably smaller than one horizontal line. Buffer memo like this Li By setting the storage capacity, as described above, the manufacturing cost of the image transfer apparatus can be reduced and the mounting area can be reduced. As a result, when the image transfer apparatus is configured by an integrated circuit, the scale of the integrated circuit can be reduced.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
One embodiment of the present invention will be described with reference to FIGS. 1 and 2 as follows.
[0023]
In the present embodiment, a configuration in which an image transfer device is incorporated in a video capture device as an image processing device will be described.
[0024]
As shown in FIG. 2, the video capture device according to the present embodiment includes a video camera 1, a video decoder 2, a FIFO memory (FIFO in the figure) 3, an image memory 4, an enlargement / reduction processing circuit 5, and a buffer circuit 6. It has.
[0025]
As the video camera 1, an industrial video camera that captures images in black and white is used. The video decoder 2 converts an image signal extracted from a video signal (composite video signal) such as an analog NTSC system or PAL system output from the video camera 1 into a digital signal, a horizontal synchronization signal and a vertical synchronization signal from the video signal. Is a device for performing separation and the like.
[0026]
The FIFO memory 3 is a memory that reads input image data output from the video decoder 2 in the order of writing. In order to prioritize the reading of the input image data from the image memory 4, the FIFO memory 3 receives from the video decoder 2 in accordance with the display timing of the display device 8 controlled by a display controller 9 (see FIG. 1) described later. The timing of reading the output input image data to the image memory 4 is controlled.
[0027]
The image memory 4 as a memory (memory means) is a semiconductor memory (video RAM or the like) that stores input image data. The image memory 4 is controlled to write and read so that the input image data read from the FIFO memory 3 is sequentially stored and read according to the display timing of the display device 8.
[0028]
The write address used for writing to the image memory 4 is composed of, for example, the lower 10 bits assigned to each pixel in one line and the upper 9 bits assigned to each line. The lower 10 bits are generated by a counter that counts the dot clock corresponding to each dot in one horizontal line. On the other hand, 8 bits out of the upper 9 bits are generated by a counter that counts the horizontal synchronization signal. The remaining 1 bit is provided to distinguish between the odd field and the even field, and is given based on the vertical synchronizing signal.
[0029]
The dot clock is a clock synchronized with the timing at which each pixel is supplied in an effective display period within one horizontal scanning period, and is supplied from the outside (or generated by a video decoder).
[0030]
A read address used for reading from the image memory 4 is prepared separately in advance. This read address is the lower 10 bits (corresponding to the horizontal position) obtained by counting the dot clock corresponding to each pixel supplied from the display controller 9 by the counter, and an image effective in one horizontal scanning period. It consists of the upper 9 bits (corresponding to the vertical position) obtained by counting with a counter the signal that is active during the period in which data exists. Such a read address is generated by a read address generation circuit 11 described later.
[0031]
The enlargement / reduction processing circuit 5 as enlargement / reduction means enlarges or reduces the input image data read from the image memory 4 at a preset magnification in the horizontal direction and the vertical direction. As an enlargement method, for example, a method of adding data obtained by multiplying adjacent pixel data by an appropriately weighted coefficient using input image data to generate data to be interpolated between adjacent pixel data can be cited. It is done. Further, as a reduction method, for example, a method of generating new pixel data smaller than the original number of pixels by adding a value obtained by multiplying adjacent pixel data by an appropriately weighted coefficient using input image data Is mentioned.
[0032]
In the following description, an example of enlarging an image will be described.
[0033]
When the enlarged image data output from the enlargement / reduction processing circuit 5 matches the position data specified by the CPU 7 and the position data determined by the display timing, the buffer circuit 6 outputs the pixel data at that position. Is temporarily stored and output at a timing requested by the CPU 7. The buffer circuit 6 will be described in more detail later.
[0034]
As shown in FIG. 1, the buffer circuit 6 includes a D flip-flop 61, a FIFO memory (FIFO in the figure) 62, a decoder 63, a write control unit 64, a read control unit 65, and an output interface unit 66.
[0035]
The D flip-flop 61 is a circuit that latches and outputs the enlarged image data from the enlargement / reduction processing circuit 5 input at the display timing. The D flip-flop 61 outputs the enlarged image data to the FIFO memory 62 in synchronization with the system clock SYSCLK common to the FIFO memory 62.
[0036]
The FIFO memory 62 as a buffer memory (buffer memory means) is a memory that performs a data register operation for reading the enlarged image data from the enlargement / reduction processing circuit 5 in the order of writing. When the high level write control signal from the write control unit 64 is input to the write control terminal WR, the FIFO memory 62 sequentially writes the enlarged image data from the D flip-flop 61, and in the order of writing. Shift from the 1-word register to the n-th (last) word register. On the other hand, when the high level write control signal from the read control unit 65 is input to the read control terminal RD, the FIFO memory 62 sequentially reads the stored enlarged image data from the n-th word register. Further, the FIFO memory 62 has a storage capacity of image data that is smaller than one horizontal line of input image data that has not been enlarged or reduced (one horizontal line in a standard video signal such as the NTSC system or PAL system). Have. Therefore, the FIFO memory 62 performs writing and reading a plurality of times in order to output enlarged image data for one horizontal line.
[0037]
The FIFO memory 62 outputs a high level signal (output permission signal) from the full terminal FULL when the image data is written up to the register of the nth word (when the image data is written to all the registers). When data is not written in the n-th word register, a low level signal (output inhibition signal) is output from the full terminal FULL. The FIFO memory 62 outputs a high-level signal (input permission signal) from the empty terminal EMPTY when the image data is not written to all the registers, while the image data is written to all the registers. A low level signal (input inhibition signal) is output from the empty terminal EMPTY.
[0038]
The output permission signal is input to the interrupt terminal INTR of the CPU 7 as an interrupt request signal.
[0039]
The decoder 63 is a circuit that generates the following various control signals based on the address output from the address terminal ADD of the CPU 7 and the various control signals output from the control terminal CNT (actually the output terminal differs for each signal). is there. These control signals are respectively a low active vertical position set signal SETTVPOSCS. ^* , Horizontal position set signal SETHPOSCS ^* Read selection signal RDDATACS ^* And read status signal RDSTATCS ^* It is.
[0040]
Vertical position set signal SETTVPOSCS ^* Is a signal for giving a vertical position (line position) of data to be read, and a horizontal position set signal SETHPOSCS. ^* Is a signal that gives the position (pixel position) of the read data in the horizontal direction. Further, the read selection signal RDDATACS ^* Is a control signal serving as a basis for giving the timing of reading from the FIFO memory 62, and a read generated by the CPU 7 when the full state (output inhibition signal) of the FIFO memory 62 is notified to the CPU 7 as an interrupt request signal. Based on a strobe signal (a kind of control signal). Further, the read status signal RDSTATCS ^* Is based on a status signal (a type of control signal) output from the CPU 7 when it becomes possible to read enlarged image data by an application program (image processing program or the like).
[0041]
Vertical position set signal SETTVPOSCS ^* And horizontal position set signal SETHPOSCS ^* In order to obtain data, not only an address but also a control signal is used in combination. This is because the address is generated based on the dot clock and the horizontal synchronization signal as described above, so that it corresponds to the position of the pixel (display dot) and a stable period (transient such as when the address signal rises). This is because a control signal such as the above read strobe signal is necessary so that the address can be used in a period excluding a typical unstable period.
[0042]
The write control unit 64 includes inverters 64a and 64b, a vertical position register (VPR in the figure) 64c, a horizontal position register (HPR in the figure) 64d, a coincidence detection comparator (CMP in the figure) 64e and 64f, and an AND gate 64g. And a JK flip-flop 64h.
[0043]
The vertical position register 64c is a circuit for latching the vertical position data of the image data (pixel data) to be read output from the CPU 7, and the above-described vertical position set signal SETTVPOSCS inverted by the inverter 64a. ^* The vertical position data is set in synchronization with (input clock). On the other hand, the horizontal position register 64d is a circuit for latching the horizontal position data of the image data to be read out, and the horizontal position set signal SETHPOSCS inverted by the inverter 64b. ^* The horizontal position data is set in synchronization with (input clock).
[0044]
The coincidence detection comparator 64e as the coincidence detection means compares the vertical position data VPOS of the enlarged image data output from the display controller 9 and displayed on the display device 8 with the vertical position data from the CPU 7, and both are compared. When they match, a high level match detection signal is output. On the other hand, the coincidence detection comparator 64g serving as a coincidence detecting unit compares the horizontal position data HPOS of the enlarged image data output from the display controller 9 and displayed on the display device 8 with the horizontal position data from the CPU 7, When the two coincide, a high level coincidence detection signal is output.
[0045]
The AND gate 64g outputs a logical product of both coincidence detection signals from the coincidence detection comparators 64f and 64g. The JK flip-flop 64h sets the output of the output terminal Q in synchronization with the system clock SYSCLK (high level) by the high level output of the AND gate 64g input to the input terminal J, and the full terminal FULL of the FIFO memory 62 The output of the output terminal Q is reset in synchronization with the system clock SYSCLK by the high level output (low level). The output of the output terminal Q obtained in this way is given to the write control terminal WR of the FIFO memory 62 as a write control signal.
[0046]
The read control unit 65 includes an inverter 65a, D flip-flops 65b and 65c, and an AND gate 65d.
[0047]
The inverter 65a receives the above-described read selection signal RDDATACS. ^* Invert. The D flip-flop 65b has an input terminal D ₁ The output of the inverter 65a input to the output terminal Q is synchronized with the rising edge of the system clock SYSCLK. ₁ Output from. The D flip-flop 65c has the output terminal Q described above. ₁ Similarly, the output from the output terminal Q is synchronized with the rising edge of the system clock SYSCLK. ₂ Output from. As a result, the output terminal Q ₂ Output is output terminal Q ₁ The output is shifted by one clock. The AND gate 65d has its output terminal Q ₂ And the inverting output terminal / Q in the D flip-flop 65b. ₁ The read selection signal RDDATACS is obtained by ANDing the output of ^* A pulse of 1 clock width rising at the falling edge of is output. This pulse is applied to the read control terminal RD of the FIFO memory 62 as a read control signal.
[0048]
The output interface unit 66 includes buffers 66a to 66c. The buffer 66a receives the above-described read selection signal RDDATACS. ^* The enlarged image data output from the output terminal OUT of the FIFO memory 62 is output to the data terminal DATA of the CPU 7 by (low level). The buffers 66b and 66c store the read status signal RDSTATCS described above. ^* (Low level), the signal from the empty terminal EMPTY of the FIFO memory 62 and the signal from the full terminal FULL are input to the data terminal DATA of the CPU 7 together with the enlarged image data.
[0049]
Next, an operation of capturing the enlarged image data into the CPU 7 in the video capture device configured as described above will be described.
[0050]
First, an image captured by the video camera 1 is output to the video decoder 2 as a video signal. In the video decoder 2, an image signal is extracted from the video signal and digitized. The input image data is sequentially written in the FIFO memory 3 in accordance with the output timing from the video decoder 2 and is sequentially read out in accordance with the write timing in the image memory 4. By writing and reading the input image data by the FIFO memory 3, the input image data is read from the image memory 4 with priority over the writing of the input image data from the FIFO memory 3. Therefore, in the buffer 10 provided in the next stage of the FIFO memory 3, the period during which the input image data can be output to the image memory 4 is limited to the period during which the enable signal input to the enable terminal of the buffer 10 is at a low level. The
[0051]
The input image data is written into the image memory 4 by inputting the above-described write address to the address terminal ADD of the image memory 4 via the multiplexer (MPX in the figure) 12. Reading of the image data from the image memory 4 is performed by inputting the aforementioned read address output from the read address generation circuit 11 as read control means to the address terminal ADD of the image memory 4 via the multiplexer (MPX in the figure) 12. Is done.
[0052]
The image data read from the image memory 4 is input to the enlargement / reduction processing circuit 5. In the enlargement / reduction processing circuit 5, the image data is enlarged at a predetermined magnification in the vertical direction and the vertical direction. The enlarged image data obtained as a result is sent to the display device 8. In the display device 8, the enlarged image data is enlarged from the original image (the left image in the display unit 8a) in a window provided in a predetermined area on the image displayed on the entire surface of the display unit 8a. Displayed as an enlarged image. The enlarged image is displayed as an image in which a predetermined area in the original image is clipped at a display timing controlled by the display controller 9 as necessary.
[0053]
The enlarged image data is also input to the buffer circuit 6. In the buffer circuit 6, data about the position (vertical position and horizontal position) of pixel data of a necessary portion in the enlarged image data is preset by the CPU 7 by the image processing program and is output from the data terminal DATA. Among the position data, the vertical position data is the vertical position set signal SETTVPOSCS. ^* The horizontal position data is set in the vertical position register 64c in synchronization with the horizontal position set signal SETHPOSCS. ^* In synchronization with the horizontal position register 64d.
[0054]
On the other hand, the display controller 9 outputs vertical position data VPOS and horizontal position data HPOS. The coincidence detection comparator 64e compares the vertical position data VPOS and the vertical position data output from the vertical position register 64c, and outputs a high level coincidence detection signal when the two coincide. The coincidence detection comparator 64f compares the horizontal position data HPOS with the horizontal position data output from the horizontal position register 64d, and outputs a high level coincidence detection signal when the two coincide.
[0055]
Thus, when a high level signal is input from the AND gate 64g to the JK flip-flop 64h, the JK flip-flop 64h is set and a high-level write control signal is applied to the write control terminal WR of the FIFO memory 62. . In the FIFO memory 62, the pixel data at the above-mentioned position latched in the D flip-flop 61 is written into the FIFO memory 62 at the timing of the system clock SYSCLK during the period when the write control signal is input.
[0056]
In this way, every time the vertical position and the horizontal position specified by the display controller 9 and the CPU 7 match, pixel data is written to the FIFO memory 62 one by one and shifted to the output side. At this time, the new vertical position data and horizontal position data are used as the vertical position set signal SETTVPOSCS. ^* And horizontal position set signal SETHPOSCS ^* Is set whenever it is output from the decoder 63.
[0057]
When the pixel data reaches the last register in the FIFO memory 62, the pixel data is written in all the registers, so that a high-level output permission signal is output from the full terminal FULL. At this time, since the JK flip-flop 64h is reset, the state of the write control terminal WR of the FIFO memory 62 changes to the low level, and the writing of the pixel data is stopped.
[0058]
On the other hand, when the CPU 7 receives the output permission signal as an interrupt request signal, it outputs a read strobe signal. Based on the read strobe signal, the decoder 63 reads the low level read selection signal RDDATACS. ^* Is output from the read control unit 65 and applied to the read control terminal RD of the FIFO memory 62. As a result, the pixel data stored in the FIFO memory 62 is output one by one through the buffer 66a at the timing of the system clock SYSCLK during the period in which the readout control signal is input, and input to the data terminal DATA of the CPU 7 Is done.
[0059]
When the pixel data is sequentially read out in this manner, all the registers in the FIFO memory 62 will eventually become empty. At this time, when a high-level input permission signal is input from the empty terminal EMPTY to the CPU 7 via the buffer 66b, the vertical position set signal SETTVPOSCS is output from the decoder 63 based on the address output from the CPU 7 and the like. ^* And horizontal position set signal SETHPOSCS ^* Is output. As a result, when the vertical position data and the vertical position data are respectively set in both the position registers 64c and 64d, the vertical position data VPOS and the horizontal position data HPOS are compared with each other as described above. Sometimes pixel data is written into the FIFO memory 62.
[0060]
Then, pixel data for one horizontal line is read by repeating such writing until the pixel data is full and reading until the pixel data is full. The read pixel data is collected as enlarged image data and subjected to predetermined image processing by an image processing program.
[0061]
As described above, in the video capture device according to the present embodiment, not only the enlarged image data from the enlargement / reduction processing circuit 5 is sent to the display device 8, but also temporarily written into the FIFO memory 62 in the buffer circuit 6, Reading is performed at the timing of the CPU 7. By taking the enlarged image data into the CPU 7 in this way, it is not necessary to perform enlargement processing by software (image processing program). Therefore, not only can the burden on the CPU 7 be reduced, but it is not necessary to accurately apply the enlargement processing algorithm in the image processing program in order to obtain the same enlarged image as the enlarged image obtained by the enlargement / reduction processing circuit 5. This avoids complications in program creation. This is the same even when the input image is reduced.
[0062]
In this video capture device, the vertical position data and the horizontal position data set on the CPU 7 side are respectively compared with the vertical position data and the horizontal position data set on the display controller 9 and when both coincide with each other. The image data (pixel data) at that position is written in the FIFO memory 62. As a result, clipping is performed to extract a predetermined area set by the image processing program from the enlarged image, so that the processing need not be performed by the image processing program, and the burden on the CPU 7 is reduced accordingly.
[0063]
Further, since the storage capacity of the FIFO memory 62 is smaller than the input image data for one horizontal line, it is necessary to repeat writing and reading a plurality of times as described above in order to output enlarged image data for one horizontal line. However, the manufacturing cost of the buffer circuit 6 can be reduced and the mounting area can be reduced. Thereby, when the buffer circuit 6 is configured by an integrated circuit such as an ASIC (Application-Specific Integrated Circuit), the size of the buffer circuit 6 can be easily reduced. As a result, the cost of the buffer circuit 6 and the video capture device can be reduced.
[0064]
When the enlargement / reduction processing circuit 5 performs the reduction process on the input image data, the input image data is compressed. Depending on the reduction ratio, the reduced image data for one horizontal line can be written and read out once. The data can be output from the FIFO memory 62.
[0065]
【The invention's effect】
As described above, the image transfer method of the present invention is The input image data captured from the outside and once written in the memory is read from the memory at the display timing of the display device and displayed on the display device, while the input is read from the memory and displayed on the display device. An image transfer method for fetching input image data into the CPU so that the image data is subjected to image processing by an image processing program executed by the CPU. Specified in The designated position data indicating the position of the pixel data to be captured in the input image data and the input image data read from the memory are displayed on the display device. Determined by display timing Display position data indicating the position of pixel data in the input image data When matches the above The above display position in the input image data read from the memory at the display timing Pixel at the data position While temporarily writing data to the buffer memory, the above CPU At the read timing of Pixel Data from above buffer memory CPU Of the input image data. CPU Of the desired display position specified by Pixel data Are taken in via the buffer memory. Therefore, there is no need to perform clipping processing by software, and CP U's The burden can be reduced. Therefore, there is an effect that image processing with high processing capability can be performed.
[0066]
In the above image transfer method, the enlarged image data or the reduced image data is captured via the buffer memory by performing the enlargement or reduction process on the input image data read from the memory and then writing the input image data into the buffer memory. So different from the display timing CPU The enlarged or reduced image data can be read at the read timing. Therefore, it is not necessary to perform enlargement or reduction processing by software, and CP U's The burden can be further reduced, and the enlarged or reduced image data obtained by the hardware processing can be used as it is in the processing apparatus. Therefore, it is possible to perform image processing with higher processing capability, and it is possible to avoid complication of software creation because it is not necessary to optimize the enlargement or reduction algorithm.
[0067]
The image transfer apparatus of the present invention The input image data captured from the outside and once written in the memory is read from the memory at the display timing of the display device and displayed on the display device, while the input is read from the memory and displayed on the display device. An image transfer apparatus for fetching input image data into the CPU so that the image data is subjected to image processing by an image processing program executed by the CPU. Specified by The designated position data indicating the position of the pixel data to be captured in the input image data and the input image data read from the memory are displayed on the display device. Determined by display timing Display position data indicating the position of pixel data in the input image data Match detection to detect that and match circuit And the above match detection circuit By the above Both position data When a match is detected, the memo is displayed at the display timing of the display device. Or Display position in the input image data read out from Pixel at the data position Write data temporarily while writing Pixel Data above CPU At the read timing of CPU Read buffer memo to With It is the structure equipped with.
[0068]
As a result, of the input image data CPU Of the desired display position specified by Pixel data Is taken in via the buffer memory, so there is no need to perform clipping processing by software. U's The burden can be reduced. Therefore, there is an effect that image processing with high processing capability can be performed.
[0069]
In the image transfer device, the buffer memo Li Since the storage capacity is smaller than one horizontal line, the manufacturing cost of the image transfer apparatus can be reduced and the mounting area can be reduced. Therefore, when the image transfer apparatus is constituted by an integrated circuit, the scale of the integrated circuit can be reduced. Therefore, there is an effect that the cost of the image transfer apparatus and the apparatus for mounting the image transfer apparatus can be reduced.
[0070]
An image processing apparatus according to the present invention stores a memo that stores input image data. With , Note above Or Et Input image data Read control to read at the display timing of the display device circuit And the above note Or Input image data read from image Process CPU for executing image processing program When, The input image data captured from the outside and once written in the memory is read from the memory at the display timing of the display device and displayed on the display device, while the input is read from the memory and displayed on the display device. An image transfer apparatus that captures input image data into the CPU so as to perform image processing on the image data by an image processing program executed by the CPU. the above CPU Specified by The display device displays designated position data indicating the position of pixel data to be captured in the input image data and the input image data read from the memory. Determined by display timing Display position data indicating the position of pixel data in the input image data Match detection to detect that and match circuit And the match detection circuit By the above Both position data When a match is detected, Or Display position in the input image data read out from Pixel at the data position Write data temporarily while writing Pixel The above data CPU At the read timing of CPU Read buffer memo to With And an image transfer apparatus having the above.
[0071]
As a result, of the input image data CPU Of the desired display position specified by Pixel data Is taken in via the buffer memory, so there is no need to perform clipping processing by software. U's The burden can be reduced. Therefore, there is an effect that image processing with high processing capability can be performed.
[0072]
In the above image processing apparatus, the above memo Or The input image data read from the To Enlarging / reducing output circuit By further providing circuit Since the enlarged image data or the reduced image data obtained by the above is taken in via the buffer memory, the enlarged or reduced image data can be read out at a reading timing of the processing device different from the display timing. Therefore, it is not necessary to perform enlargement or reduction processing by software, and CP U's The burden can be further reduced. Therefore, it is possible to perform image processing with higher processing capability, and it is possible to avoid complication of software creation because it is not necessary to optimize the enlargement or reduction algorithm.
[0073]
Alternatively, in the image processing apparatus, the buffer memory Li Since the storage capacity is smaller than one horizontal line, the manufacturing cost of the image transfer apparatus can be reduced and the mounting area can be reduced. As a result, when the image transfer apparatus is configured by an integrated circuit, the scale of the integrated circuit can be reduced. Therefore, there is an effect that the cost of the image transfer apparatus and the apparatus for mounting the image transfer apparatus can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a main part of a video capture device according to an embodiment of the present invention.
FIG. 2 is a block diagram showing a schematic configuration of the video capture device.
FIG. 3 is a block diagram showing a schematic configuration of a conventional video capture device.
[Explanation of symbols]
4 Image memory (memo Re )
5 Enlargement / reduction processing circuit (enlargement / reduction circuit )
8 display devices
6 Buffer circuit (image transfer device)
7 CPU (Processor)
9 Display controller
11 Read address generation circuit (read control circuit )
62 FIFO memory (buffer memo Re )
64 Read controller
64e Match detection comparator (match detection circuit )
64f coincidence detection comparator (coincidence detection circuit )
65 Write controller

Claims

The input image data captured from the outside and once written in the memory is read from the memory at the display timing of the display device and displayed on the display device, while the input is read from the memory and displayed on the display device. An image transfer method for capturing input image data into the CPU so as to perform image processing on the image data by an image processing program executed by the CPU,
Specified above CPU, a designated position data indicating the position of the pixel data to be fetched in the input image data determined by the display timing for displaying on the display device the input image data read out from the memory, the input image data while when the display position data indicating the position of the pixel data match, writes the pixel data of the position of the display position data in the input image data read out from the memory at the display timing temporarily in a buffer memory in, An image transfer method, wherein the pixel data is read from the buffer memory to the CPU at a read timing of the CPU .

2. The image transfer method according to claim 1, wherein the input image data read from the memory is subjected to enlargement or reduction processing and then written to the buffer memory.

The input image data captured from the outside and once written in the memory is read from the memory at the display timing of the display device and displayed on the display device, while the input is read from the memory and displayed on the display device. An image transfer apparatus that captures input image data into the CPU so as to perform image processing on the image data by an image processing program executed by the CPU.
Specified above CPU, a designated position data indicating the position of the pixel data to be fetched in the input image data determined by the display timing for displaying on the display device the input image data read out from the memory, in the input image data A coincidence detection circuit for detecting that the display position data indicating the position of the pixel data coincides;
When a match of both the position data is detected by the coincidence detection circuit, temporary pixel data of the position of the display position data in the input image data read out the memory or al the display timing of the display device while writing the image transfer device, characterized in that a buffer memory for reading out to the CPU pixel data written in the read timing of the CPU.

Image transfer apparatus according to claim 3, wherein the storage capacity of the buffer memory is smaller than one horizontal line.

A memory for storing the input image data,
A read control circuit for reading the display timing of the display device the memory or et input image data,
A CPU for executing an image processing program for performing image processing on the input image data read out the memory or al,
The input image data captured from the outside and once written in the memory is read from the memory at the display timing of the display device and displayed on the display device, while the input is read from the memory and displayed on the display device. An image transfer apparatus that captures the input image data into the CPU so that the image data is subjected to image processing by an image processing program executed by the CPU , and the pixel data to be captured in the input image data specified by the CPU The specified position data indicating the position matches the display position data indicating the position of the pixel data in the input image data, which is determined by the display timing for displaying the input image data read from the memory on the display device. a coincidence detecting circuit for detecting that the upper by the coincidence detection circuit When the coincidence of both the position data is detected, while writing the pixel data of the position of the display position data in the memory or we read the input image data temporarily, data of pixels written in the CPU the image processing apparatus characterized by at read timing and an image transfer device having a buffer memory for reading out the above CPU.

The image processing apparatus according to claim 5, characterized in that subjected to enlargement or reduction processing to the input image data read out the memory or we further comprising enlargement / reduction circuit which outputs to the buffer memory .

The image processing apparatus according to claim 5, wherein the storage capacity of the buffer memory is smaller than one horizontal line.