JP3643020B2

JP3643020B2 - Data transfer method and apparatus, and data processing apparatus using the apparatus

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Publication number: JP3643020B2
Application number: JP2000232176A
Authority: JP
Inventors: 俊行前川
Original assignee: Digital Electronics Corp
Current assignee: Schneider Electric Japan Holdings Ltd
Priority date: 2000-07-31
Filing date: 2000-07-31
Publication date: 2005-04-27
Anticipated expiration: 2020-07-31
Also published as: JP2002041450A

Description

【０００１】
【発明の属する技術分野】
本発明は、一旦メモリに取り込んだ入力データをＣＰＵなどの処理装置において処理するために、その処理装置に所望のタイミングで転送するデータ転送方法およびその装置ならびにその装置を用いたデータ処理装置に関するものである。
【０００２】
【従来の技術】
従来、ビデオキャプチャー装置などの画像合成装置においては、外部から入力されたビデオ画像を取り込んで、表示装置に表示されている表示画像上に重畳して表示する際に、ビデオ画像のデジタルデータを一旦画像メモリに蓄えた後、所定の表示タイミングで表示装置に表示された表示画像上に設けられたウインドウに表示する。このような装置において、ビデオ画像を拡大して表示する場合、図７に示すような構成が用いられる。
【０００３】
この構成においては、ビデオカメラ２１から出力された、例えばＮＴＳＣ方式やＰＡＬ方式のビデオ信号は、ビデオデコーダ２２で処理される。ここでは、ビデオ信号から同期信号と画像信号とが分離され、その画像信号がデジタル信号に変換される。そのデジタルの画像データは、画像メモリ２３に書き込まれる。
【０００４】
画像メモリ２３から読み出された画像データは、拡大処理回路２４で水平方向および垂直方向に指定された倍率で拡大処理が施された後、表示装置２５の表示部２５ａに表示されている表示画像上に拡大画像として表示される。
【０００５】
一般に、画像メモリのアクセスバンド幅は、ライン当たりのドット数×動作速度で定められるので、アクセスバンド幅を大きくしないためには、ドット数または／および動作速度を制限する必要がある。そこで、通常、メモリへの書き込みの前ではなく後に画像データを拡大することによって、ドット数および動作速度を不要に上昇させることなく、アクセスバンド幅を小さくしている。
【０００６】
また、上記のような画像合成装置においては、入力画像の所望の部分を抜き出して（クリッピングして）、表示装置２５に表示されたベース画面に入力画像を併せて表示することができる。入力画像の抜き出しは、図示しない表示コントローラによって、指定された期間で画像メモリ２３から読み出すことで行われる。
【０００７】
【発明が解決しようとする課題】
ところで、画像メモリ２３から読み出された画像データをＣＰＵなどの処理装置を用いてソフトウェアによって所望の画像処理を行う場合、画像メモリ２３に格納された画像データをＣＰＵで直接読み出している。
【０００８】
しかしながら、上記の構成では、拡大画像をソフトウェアによって処理する場合、表示装置２５の表示タイミングで読み出された画像データが拡大処理回路２４で拡大されるため、その拡大画像データをＣＰＵのタイミングで取り込むことができない。このため、画像メモリ２３からＣＰＵによって直接読み出された画像データに、拡大処理回路２４で行う同等の拡大処理をソフトウェアで施さなければならず、それだけＣＰＵの負担が増大するという問題がある。
【０００９】
しかも、拡大（または縮小）処理をソフトウェアで行うためのアルゴリズムが拡大の手法によって微妙に異なるので、そのアルゴリズムを正確に適用しないと、回路処理で得られた拡大画像データと同一の拡大画像データを得ることができない。
【００１０】
また、入力画像の所望の部分を取り込むためにソフトウェアによるクリッピング処理を行う場合、所望の部分をＣＰＵによって画像メモリ２３から直接読み出すためのアドレス設定などをソフトウェアで行わなければならない。したがって、この場合もやはりＣＰＵの負担を増大させるという問題がある。
【００１１】
ＣＰＵのタイミングで画像データを取り込む方法としては、表示タイミングで画像メモリ２３から読み出された画像データを他のメモリなどに一旦蓄えた上でＣＰＵのタイミングで読み出すことも考えられる。しかしながら、その場合、メモリが１画面分といった記憶容量を有しておれば、１画面分の画像データの書き込みおよび読み出しの時間が短くなって、ＣＰＵに取り込まれるまでの速度を比較的高くすることができる。しかしながら、メモリの記憶容量を大きくするほど装置のコストが高くなるという不都合がある。
【００１２】
なお、上記のような課題は、画像データに限らず、周期的に繰り返すデータ、例えばハードディスクへの書き込みデータのようなデータをハードウェアで処理する場合にも生じる。したがって、このようなデータについても、画像データと同様に上記の課題が解決されることが望まれる。
【００１３】
本発明は、上記の事情に鑑みてなされたものであって、ＣＰＵなどの処理装置の負担を軽減するために、ハードウェアで処理されたデータを処理装置に取り込むとともに、その取り込む速度を低コストの構成で高めることができるデータ転送方法およびその装置を提供することを目的としている。
【００１４】
【課題を解決するための手段】
本発明のデータ転送方法およびデータ転送装置は、上記の課題を解決するために、周期的に繰り返して連続するデータを出力先のタイミングでメモリから読み出して１周期分のデータより小さい記憶容量を有するバッファメモリに一時的に書き込む一方、バッファメモリへの書き込みのタイミングと非同期な処理装置の読出タイミングで上記データを上記バッファメモリから読み出すと共に、上記データが画像データであり、上記出力先としての表示装置の表示タイミングで上記メモリから画像データを読み出す一方、上記記憶容量が画像データの１水平ライン分よりも小さく、さらに、１周期の間に上記バッファメモリへの上記記憶容量分の書き込みを、予め定められたスキップライン数のラインを飛び越して行うことによって、上記メモリから読み出されるタイミングで定まる速度に合わせて複数回行うことを特徴としている。
【００１５】
また、本発明のデータ処理装置は、周期的に繰り返して連続するデータを格納するメモリ手段と、上記メモリ手段から出力先のタイミングで読み出す読出制御手段と、上記メモリ手段から読み出されたデータに所定の処理を施す処理手段と、上記データ転送装置とを備えていることを特徴としている。
【００１６】
上記の方法および装置では、データを出力先に出力させるために、メモリから出力先のタイミングで読み出される。一方、そのデータは、読み出されたタイミングでバッファメモリに書き込まれた後、処理装置の読出タイミングで書き込みとは非同期に読み出される。また、データがバッファから読み出される際にも、メモリからデータが読み出されているので、そのデータをバッファメモリに書き込むことができない。しかしながら、１周期の間にバッファメモリへの記憶容量分の書き込みをメモリから読み出されるタイミングで定まる速度に合わせて複数回行うことにより、データの１周期分をバッファメモリに書き込むために、同じ１周期のデータをメモリから読み出す回数が少なくなり、１周期のデータをバッファメモリから読み出す速度を高めることができる。しかも、１周期分のデータより小さい記憶容量を有するバッファメモリにデータを書き込むことから、１周期の間におけるバッファメモリへのデータの書き込み回数が多くなるほどバッファメモリの記憶容量が小さくなり、バッファメモリを集積回路で構成する場合に、その集積回路の規模が小さくなり、コストを低減することができる。
【００１７】
また、上記の方法および装置においては、上記データが画像データであり、上記出力先としての表示装置の表示タイミングで上記メモリから画像データを読み出す一方、上記記憶容量が画像データの１水平ライン分よりも小さいので、１画面分の画像データを表示装置に出力する際に、表示装置の表示タイミングでバッファメモリに書き込まれた画像データが、処理装置のタイミングで読み出される。それゆえ、ソフトウェアによってクリッピング処理を行う必要がなくなり、ＣＰＵなどの処理装置の負担を軽減することができる。また、バッファメモリの記憶容量が１水平ライン分よりも小さいので、例えば、表示速度に合わせて１フレーム期間で数ライン飛び越すようにバッファメモリに書き込むようにすれば、多数回書き込みを行うことができる。
【００１８】
上記の画像データを転送する方法および装置においては、上記メモリから読み出された画像データに拡大または縮小処理を施してから上記バッファメモリに書き込むことが好ましい。このようにすれば、拡大画像データまたは縮小画像データがバッファメモリを介して取り込まれるので、表示タイミングと異なる処理装置の読出タイミングで拡大または縮小画像データを読み出すことができる。それゆえ、ソフトウェアによって拡大または縮小処理を行う必要がなくなるので、ＣＰＵなどの処理装置の負担をさらに軽減することができるとともに、回路（ハードウェア）処理によって得られた拡大または縮小画像データをそのまま処理装置で利用できる。また、上記スキップライン数は、上記バッファメモリが記憶容量分の画素データを取り込む間に出力される画像データのライン数よりも１つ多いライン数に設定されていてもよい。これにより、バッファメモリの取り込みを確実に行うとともに、取り込みの待ち時間を長引くことが回避できる。
【００１９】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図６に基づいて説明すれば、以下の通りである。
【００２０】
本実施の形態では、データ転送装置が画像処理装置としてのビデオキャプチャー装置に組み込まれた構成について説明する。
【００２１】
本実施の形態に係るビデオキャプチャー装置は、図２に示すように、ビデオカメラ１、ビデオデコーダ２、ＦＩＦＯメモリ（図中、ＦＩＦＯ）３、画像メモリ４、拡大／縮小処理回路５およびバッファ回路６を備えている。
【００２２】
ビデオカメラ１としては、白黒で画像を撮影する産業用のビデオカメラが用いられる。ビデオデコーダ２は、ビデオカメラ１から出力されたアナログのＮＴＳＣ方式やＰＡＬ方式といったビデオ信号（コンポジットビデオ信号）から抽出された画像信号のデジタルへの変換、ビデオ信号からの水平同期信号および垂直同期信号の分離等を行う装置である。
【００２３】
ＦＩＦＯメモリ３は、ビデオデコーダ２から出力される入力画像データを書き込まれた順に読み出すメモリである。このＦＩＦＯメモリ３は、画像メモリ４からの入力画像データの読み出しを優先させるために、後述の表示コントローラ９（図３参照）によって制御される表示装置８の表示タイミングに応じて、ビデオデコーダ２から出力される入力画像データの画像メモリ４への読み出しのタイミングが制御される。
【００２４】
メモリ（メモリ手段）としての画像メモリ４は、入力画像データを蓄える半導体メモリ（ビデオＲＡＭなど）である。この画像メモリ４は、ＦＩＦＯメモリ３から読み出された入力画像データを順次蓄えていき、表示装置８の表示タイミングに合わせて読み出していくように、書き込みおよび読み出しが制御される。
【００２５】
画像メモリ４への書き込みに用いられる書込アドレスは、例えば、１ラインにおける各画素に割り当てられた下位の１０ビットと、各ラインに割り当てられた上位の９ビットとによって構成されている。下位の１０ビットは、１水平ラインにおける各ドットに対応したドットクロックをカウントするカウンタによって生成される。一方、上位の９ビットのうち８ビットは、水平同期信号をカウントするカウンタによって生成される。残余の１ビットは奇数フィールドと偶数フィールドとを区別するために設けられ、垂直同期信号に基づいて与えられる。
【００２６】
なお、上記のドットクロックは、１水平走査期間内の有効表示期間において各画素が供給されるタイミングに同期したクロックであり、外部から供給される（またはビデオデコーダで生成される）。
【００２７】
画像メモリ４からの読み出しに用いられる読出アドレスは、予め別途用意されている。この読出アドレスは、表示コントローラ９から供給される１画素毎に対応したドットクロックをカウンタでカウントすることによって得られた下位の１０ビット（水平位置に対応）と、１水平走査期間において有効な画像データが存在する期間でアクティブとなる信号をカウンタでカウントすることによって得られた上位の９ビット（垂直位置に対応）からなる。このような読出アドレスは、後述する読出アドレス発生回路１１で生成される。
【００２８】
拡大／縮小手段としての拡大／縮小処理回路５は、画像メモリ４から読み出された入力画像データを水平方向および垂直方向に予め設定された倍率で拡大または縮小する。拡大の方法としては、例えば、入力画像データを用いて、隣接する画素データに適当に重み付けされた係数を乗算した値を加算して隣接する画素データ間に補間すべきデータを生成する方法が挙げられる。また、縮小の方法としては、例えば、入力画像データを用いて、隣接する画素データに適当に重み付けされた係数を乗算した値を加算して元の画素数より少ない新たな画素データを生成する方法が挙げられる。
【００２９】
なお、以降の説明では、画像を拡大する例について説明する。
【００３０】
バッファ回路６は、拡大／縮小処理回路５から出力された拡大画像データにおいて、ＣＰＵ７により指定された位置のデータと上記の表示タイミングで定まる位置のデータとが一致したときに、その位置の画素データを一時的に蓄え、ＣＰＵ７の要求するタイミングで出力するように構成されている。このバッファ回路６については、後にさらに詳しく説明する。
【００３１】
バッファ回路６は、図３に示すように、Ｄフリップフロップ６１、ＦＩＦＯメモリ（図中、ＦＩＦＯ）６２、デコーダ６３、書込制御部６４、読出制御部６５および出力インターフェース部６６を備えている。
【００３２】
Ｄフリップフロップ６１は、表示タイミングで入力される拡大／縮小処理回路５からの拡大画像データをラッチして出力する回路である。このＤフリップフロップ６１は、ＦＩＦＯメモリ６２と共通するシステムクロックＳＹＳＣＬＫに同期して拡大画像データをＦＩＦＯメモリ６２に出力する。
【００３３】
バッファメモリ（バッファメモリ手段）としてのＦＩＦＯメモリ６２は、拡大／縮小処理回路５からの拡大画像データを書き込み順に読み出すデータレジスタ的動作をするメモリである。このＦＩＦＯメモリ６２は、書込制御端子ＷＲに書込制御部６４からのハイレベルの書込制御信号が入力されると、Ｄフリップフロップ６１からの拡大画像データを順次書き込んでいき、書き込み順に第１ワードのレジスタから第ｎ（最終）ワードのレジスタまでシフトさせる。一方、ＦＩＦＯメモリ６２は、読出制御端子ＲＤに読出制御部６５からのハイレベルの書込制御信号が入力されると、蓄えていた拡大画像データを第ｎワードのレジスタから順次読み出していく。また、ＦＩＦＯメモリ６２は、拡大または縮小されていない入力画像データの１水平ライン分（ＮＴＳＣ方式やＰＡＬ方式といった一般のビデオ信号における標準的な１水平ライン分）よりも少ない画像データの記憶容量を有している。このため、ＦＩＦＯメモリ６２は、１水平ライン分の拡大画像データを出力するために、複数回の書き込みおよび読み出しを行う。
【００３４】
上記のＦＩＦＯメモリ６２は、画像データが第ｎワードのレジスタまで書き込まれたとき（画像データが全レジスタに書き込まれたとき）に満端子ＦＵＬＬからハイレベルの信号（出力許可信号）を出力する一方、第ｎワードのレジスタにデータが書き込まれていないときに満端子ＦＵＬＬからローレベルの信号（出力禁止信号）を出力する。また、ＦＩＦＯメモリ６２は、画像データが全てのレジスタに書き込まれていないときに空き端子ＥＭＰＴＹからハイレベルの信号（入力許可信号）を出力する一方、画像データが全てのレジスタに書き込まれているときに空き端子ＥＭＰＴＹからローレベルの信号（入力禁止信号）を出力する。
【００３５】
なお、上記の出力許可信号は、ＣＰＵ７の割り込み端子ＩＮＴＲに割り込み要求信号として入力される。
【００３６】
デコーダ６３は、ＣＰＵ７のアドレス端子ＡＤＤから出力されるアドレスおよびコントロール端子ＣＮＴ（実際は信号毎に出力端子が異なる）から出力される各種のコントロール信号に基づいて次の各種の制御信号を生成する回路である。これらの制御信号は、それぞれローアクティブの垂直位置セット信号ＳＥＴＶＰＯＳＣＳ^*、水平位置セット信号ＳＥＴＨＰＯＳＣＳ^*、読出選択信号ＲＤＤＡＴＡＣＳ^*および読出ステータス信号ＲＤＳＴＡＴＣＳ^*である。
【００３７】
垂直位置セット信号ＳＥＴＶＰＯＳＣＳ^*は読み出したいデータの垂直方向の位置（ライン位置）を与える信号であり、水平位置セット信号ＳＥＴＨＰＯＳＣＳ^*は読み出したデータの水平方向の位置（画素位置）を与える信号である。また、読出選択信号ＲＤＤＡＴＡＣＳ^*はＦＩＦＯメモリ６２からの読み出しのタイミングを与えるための基礎となる制御信号であり、ＦＩＦＯメモリ６２の満状態（出力禁止信号）が割込要求信号としてＣＰＵ７に通知されることによりＣＰＵ７で発生する読出ストローブ信号（コントロール信号の一種）に基づいている。さらに、読出ステータス信号ＲＤＳＴＡＴＣＳ^*は、アプリケーションプログラム（画像処理プログラムなど）による拡大画像データの読み込みが可能な状態になったときにＣＰＵ７から出力されるステータス信号（コントロール信号の一種）に基づいている。
【００３８】
垂直位置セット信号ＳＥＴＶＰＯＳＣＳ^*および水平位置セット信号ＳＥＴＨＰＯＳＣＳ^*を得るためには、アドレスだけではなくコントロール信号が組み合わされて用いられる。これは、アドレスが前述のようにドットクロックおよび水平同期信号に基づいて作成されることから画素（表示ドット）の位置に対応していること、および安定した期間（アドレス信号の立ち上がり時などの過渡的な不安定期間を除いた期間）でアドレスを利用できるように上記の読出ストローブ信号などのコントロール信号が必要であることによる。
【００３９】
書込制御部６４は、インバータ６４ａ・６４ｂ、垂直位置レジスタ（図中、ＶＰＲ）６４ｃ、水平位置レジスタ（図中、ＨＰＲ）６４ｄ、一致検出コンパレータ（図中、ＣＭＰ）６４ｅ・６４ｆ、ＡＮＤゲート６４ｇおよびＪＫフリップフロップ６４ｈを備えている。
【００４０】
垂直位置レジスタ６４ｃは、ＣＰＵ７から出力された、読み出すべき画像データ（画素データ）の垂直位置のデータをラッチする回路であり、インバータ６４ａで反転された前述の垂直位置セット信号ＳＥＴＶＰＯＳＣＳ^*（入力クロック）に同期して上記の垂直位置データをセットする。一方、水平位置レジスタ６４ｄは、上記の読み出すべき画像データの水平位置のデータをラッチする回路であり、インバータ６４ｂで反転された前述の水平位置セット信号ＳＥＴＨＰＯＳＣＳ^*（入力クロック）に同期して上記の水平位置データをセットする。
【００４１】
一致検出手段としての一致検出コンパレータ６４ｅは、表示コントローラ９から出力された、表示装置８に表示される拡大画像データの垂直位置データＶＰＯＳと、ＣＰＵ７からの垂直位置データとを比較して、両者が一致したときにハイレベルの一致検出信号を出力する。一方、一致検出手段としての一致検出コンパレータ６４ｇは、表示コントローラ９から出力される、表示装置８に表示される拡大画像データの水平位置データＨＰＯＳと、ＣＰＵ７からの水平位置データとを比較して、両者が一致したときにハイレベルの一致検出信号を出力する。
【００４２】
ＡＮＤゲート６４ｇは、一致検出コンパレータ６４ｆ・６４ｇからの両一致検出信号の論理積を出力する。ＪＫフリップフロップ６４ｈは、入力端子Ｊに入力されるＡＮＤゲート６４ｇのハイレベルの出力により、システムクロックＳＹＳＣＬＫに同期して出力端子Ｑの出力をセットし（ハイレベル）、ＦＩＦＯメモリ６２の満端子ＦＵＬＬのハイレベルの出力により、システムクロックＳＹＳＣＬＫに同期して出力端子Ｑの出力をリセットする（ローレベル）。このようにして得られる出力端子Ｑの出力は、ＦＩＦＯメモリ６２の書込制御端子ＷＲに書込制御信号として与えられる。
【００４３】
読出制御部６５は、インバータ６５ａ、Ｄフリップフロップ６５ｂ・６５ｃおよびＡＮＤゲート６５ｄを備えている。
【００４４】
インバータ６５ａは、前述の読出選択信号ＲＤＤＡＴＡＣＳ^*を反転する。Ｄフリップフロップ６５ｂは、入力端子Ｄ₁に入力されるインバータ６５ａの出力をシステムクロックＳＹＳＣＬＫの立ち上がりエッジに同期して出力端子Ｑ₁から出力する。Ｄフリップフロップ６５ｃは、上記の出力端子Ｑ₁からの出力を同様にシステムクロックＳＹＳＣＬＫの立ち上がりエッジに同期して出力端子Ｑ₂から出力する。これにより、出力端子Ｑ₂の出力は出力端子Ｑ₁の出力に対して１クロック分シフトしている。ＡＮＤゲート６５ｄは、その出力端子Ｑ₂の出力と、Ｄフリップフロップ６５ｂにおける反転出力端子／Ｑ₁の出力との論理積をとることによって、読出選択信号ＲＤＤＡＴＡＣＳ^*の立ち下がりエッジで立ち上がる１クロック幅のパルスを出力する。このパルスは、ＦＩＦＯメモリ６２の読出制御端子ＲＤに読出制御信号として与えられる。
【００４５】
出力インターフェース部６６は、バッファ６６ａ〜６６ｃからなっている。バッファ６６ａは、前述の読出選択信号ＲＤＤＡＴＡＣＳ^*（ローレベル）によってＦＩＦＯメモリ６２の出力端子ＯＵＴから出力される拡大画像データをＣＰＵ７のデータ端子ＤＡＴＡに出力する。バッファ６６ｂ・６６ｃは、前述の読出ステータス信号ＲＤＳＴＡＴＣＳ^*（ローレベル）によって、それぞれＦＩＦＯメモリ６２の空き端子ＥＭＰＴＹからの信号と、満端子ＦＵＬＬからの信号とをＣＰＵ７のデータ端子ＤＡＴＡに拡大画像データとともに入力する。
【００４６】
続いて、上記のように構成されるビデオキャプチャー装置における拡大画像データのＣＰＵ７への取り込みの動作について説明する。
【００４７】
まず、ビデオカメラ１に取り込まれた画像は、ビデオ信号としてビデオデコーダ２に出力される。ビデオデコーダ２では、ビデオ信号から画像信号が抽出されるとともにデジタル化される。その入力画像データは、ビデオデコーダ２からの出力タイミングに合わせてＦＩＦＯメモリ３に順次書き込まれていき、画像メモリ４への書込タイミングに合わせて順次読み出されていく。このＦＩＦＯメモリ３による入力画像データの書き込みおよび読み出しによって、画像メモリ４からの入力画像データの読み出しが、ＦＩＦＯメモリ３からの入力画像データの書き込みに対して優先して行われる。したがって、ＦＩＦＯメモリ３の次段に設けられるバッファ１０は、画像メモリ４への入力画像データの出力可能な期間が、バッファ１０のイネーブル端子に入力されるイネーブル信号がローレベルとなる期間に制限される。
【００４８】
画像メモリ４への入力画像データの書き込みは、前述の書込アドレスがマルチプレクサ（図中、ＭＰＸ）１２を介して画像メモリ４のアドレス端子ＡＤＤに入力されることによって行われる。画像メモリ４からの画像データの読み出しは、読出制御手段としての読出アドレス発生回路１１から出力される前述の読出アドレスがマルチプレクサ（図中、ＭＰＸ）１２を介して画像メモリ４のアドレス端子ＡＤＤに入力されることによって行われる。
【００４９】
画像メモリ４から読み出された画像データは、拡大／縮小処理回路５に入力される。拡大／縮小処理回路５では、画像データが垂直方向および垂直方向に所定の倍率で拡大される。この結果得られた拡大画像データは、表示装置８に送出される。表示装置８では、表示部８ａの全面に表示された画像上の予め定められた領域に設けられたウインドウに、上記の拡大画像データが、元画像（表示部８ａにおける左側の画像）から拡大された拡大画像として表示される。この拡大画像は、必要に応じて、表示コントローラ９で制御される表示タイミングによって、元画像における予め指定された領域がクリッピングされた画像として表示される。
【００５０】
また、上記の拡大画像データは、バッファ回路６にも入力される。このバッファ回路６では、拡大画像データにおける必要な部分の画素データの位置（垂直位置および水平位置）についてのデータが、画像処理プログラムによってＣＰＵ７で予め設定されており、データ端子ＤＡＴＡから出力される。この位置データのうち垂直位置データが、垂直位置セット信号ＳＥＴＶＰＯＳＣＳ^*に同期して垂直位置レジスタ６４ｃにセットされる一方、水平位置データが水平位置セット信号ＳＥＴＨＰＯＳＣＳ^*に同期して水平位置レジスタ６４ｄにセットされる。
【００５１】
一方、表示コントローラ９からは、垂直位置データＶＰＯＳおよび水平位置データＨＰＯＳが出力される。一致検出コンパレータ６４ｅでは、上記の垂直位置データＶＰＯＳと、垂直位置レジスタ６４ｃから出力された垂直位置データとが比較され、両者が一致するとハイレベルの一致検出信号が出力される。また、一致検出コンパレータ６４ｆでは、上記の水平位置データＨＰＯＳと、水平位置レジスタ６４ｄから出力された水平位置データとが比較され、両者が一致するとハイレベルの一致検出信号が出力される。
【００５２】
これにより、ＡＮＤゲート６４ｇからＪＫフリップフロップ６４ｈにハイレベルの信号が入力されると、ＪＫフリップフロップ６４ｈがセットされ、ＦＩＦＯメモリ６２の書込制御端子ＷＲにハイレベルの書込制御信号が与えられる。ＦＩＦＯメモリ６２は、この書込制御信号が入力されている期間にシステムクロックＳＹＳＣＬＫのタイミングで、Ｄフリップフロップ６１にラッチされた、上記の位置の画素データがＦＩＦＯメモリ６２に書き込まれる。
【００５３】
このようにして、表示コントローラ９およびＣＰＵ７で指定された両垂直位置および両水平位置がそれぞれ一致する毎に、画素データが１つずつＦＩＦＯメモリ６２に書き込まれるとともに出力側にシフトしていく。このとき、新たな垂直位置データおよび水平位置データは、垂直位置セット信号ＳＥＴＶＰＯＳＣＳ^*および水平位置セット信号ＳＥＴＨＰＯＳＣＳ^*がデコーダ６３からそれぞれ出力される毎にセットされる。
【００５４】
そして、画素データがＦＩＦＯメモリ６２における最後のレジスタに達すると、全レジスタに画素データが書き込まれたことになるので、満端子ＦＵＬＬから、ハイレベルの出力許可信号が出力される。このとき、ＪＫフリップフロップ６４ｈがリセットされるので、ＦＩＦＯメモリ６２の書込制御端子ＷＲの状態がローレベルに変化して、画素データの書き込みが停止する。
【００５５】
一方、ＣＰＵ７は、上記の出力許可信号を割り込み要求信号として受けると、読出ストローブ信号を出力する。デコーダ６３が、この読出ストローブ信号に基づいてローレベルの読出選択信号ＲＤＤＡＴＡＣＳ^*を出力すると、ハイレベルの読出制御信号が読出制御部６５から出力されてＦＩＦＯメモリ６２の読出制御端子ＲＤに与えられる。その結果、読出制御信号が入力されている期間にシステムクロックＳＹＳＣＬＫのタイミングで、ＦＩＦＯメモリ６２に蓄えられている画素データがバッファ６６ａを介して１つずつ出力されて、ＣＰＵ７のデータ端子ＤＡＴＡに入力される。
【００５６】
このようにして画素データが順次読み出されていくと、やがてＦＩＦＯメモリ６２の全てのレジスタに空きが生じる。このとき、空き端子ＥＭＰＴＹからハイレベルの入力許可信号がバッファ６６ｂを介してＣＰＵ７に入力されると、ＣＰＵ７から出力されるアドレスなどに基づいて、デコーダ６３から垂直位置セット信号ＳＥＴＶＰＯＳＣＳ^*および水平位置セット信号ＳＥＴＨＰＯＳＣＳ^*が出力される。これにより、垂直位置データおよび水平位置データが、それぞれ両位置レジスタ６４ｃ・６４ｄにセットされると、前述のように、垂直位置データＶＰＯＳおよび水平位置データＨＰＯＳとの比較が行われ、両者が一致したときに画素データがＦＩＦＯメモリ６２に書き込まれる。
【００５７】
そして、このような画素データの満状態に至るまでの書き込みと空き状態に至るまでの読み出しとが複数回繰り返されることによって１水平ライン分の画素データが読み出される。読み出された画素データは、１画面分の拡大画像データとしてメインメモリ１３にまとめられて、画像処理プログラムによって所定の画像処理が施される。
【００５８】
上記のような画像データのＦＩＦＯメモリ６２への取り込みからメインメモリ１３への移動に至る処理は、所定の画像転送プログラムによって実行される。以下に、その処理の手順を図４のフローチャートを参照して説明する。下記の例は、ＶＧＡ（４８０ライン×６８０画素）の画像データを扱う場合である。
【００５９】
まず、現在のライン番号を表すカレントライン番号ＣＵＲＬＮを０にセットするとともに、バッファサイズＢＳＺ（ＦＩＦＯメモリ６２の記憶容量）を６３画素にセットし（Ｓ１）、現在の水平位置を表すカレント水平位置ＣＵＲＨＰＯＳを０にセットする（Ｓ２）。
【００６０】
次いで、カレントライン番号ＣＵＲＬＮ（垂直位置データＶＰＯＳ）およびカレント水平位置ＣＵＲＨＰＯＳ（水平位置データＨＰＯＳ）に基づいて、前述のように画素データを１つずつバッファサイズＢＳＺが満たされるまでＦＩＦＯメモリ６２に取り込むようにＦＩＦＯメモリ６２の動作を制御する（Ｓ３）。ＦＩＦＯメモリ６２に蓄えられたバッファサイズＢＳＺ分の画素データをＣＰＵ７によって読み出してメインメモリ１３における画像記憶領域内のカレントライン番号ＣＵＲＬＮおよびカレント水平位置ＣＵＲＨＰＯＳに対応する画素データを順次書き込んでいく（Ｓ４）。
【００６１】
さらに、カレント水平位置ＣＵＲＨＰＯＳをバッファサイズＢＳＺ分の画素数だけ加算して更新し（Ｓ５）、カレント水平位置ＣＵＲＨＰＯＳが６４０未満であるか否かを判定する（Ｓ６）。ここで、カレント水平位置ＣＵＲＨＰＯＳが６４０未満である場合、処理をＳ３に戻す一方、カレント水平位置ＣＵＲＨＰＯＳが６４０に達するまでＳ３ないしＳ６の処理を繰り返す。
【００６２】
カレント水平位置ＣＵＲＨＰＯＳが６４０に達すると、カレントライン番号ＣＵＲＬＮを１だけ加算して更新し（Ｓ７）、カレントライン番号ＣＵＲＬＮが４８０未満であるか否かを判定する（Ｓ８）。ここで、カレントライン番号ＣＵＲＬＮが４８０未満である場合は処理をＳ２に戻し、カレントライン番号ＣＵＲＬＮが４８０に達するまでＳ２ないしＳ８の処理を繰り返して、処理を終える。
【００６３】
以上のように、本実施の形態に係るビデオキャプチャー装置では、拡大／縮小処理回路５からの拡大画像データを表示装置８に送出するだけでなく、バッファ回路６におけるＦＩＦＯメモリ６２に一旦書き込んで、ＣＰＵ７のタイミングで読み出している。このようにして拡大画像データをＣＰＵ７に取り込むことにより、ソフトウェア（画像処理プログラム）で拡大処理を行う必要がない。それゆえ、ＣＰＵ７の負担を軽減することができるだけでなく、拡大／縮小処理回路５で得られた拡大画像と同じ拡大画像を得るために画像処理プログラムで拡大処理アルゴリズムを正確に適用する必要がなくなり、プログラム作成の複雑化を避けることができる。これは、入力画像を縮小した場合でも同様である。
【００６４】
また、本ビデオキャプチャー装置では、ＣＰＵ７側で設定された垂直位置データおよび水平位置データを、表示コントローラ９で設定された垂直位置データおよび水平位置データとそれぞれ比較して、両者がともに一致したときに、その位置の画像データ（画素データ）をＦＩＦＯメモリ６２に書き込んでいる。これにより、拡大画像から画像処理プログラムで設定された所定の領域を取り出すクリッピングが行われるので、その処理を画像処理プログラムで行う必要がなくなり、それだけＣＰＵ７の負担が軽減する。
【００６５】
さらに、ＦＩＦＯメモリ６２の記憶容量が１水平ライン分の入力画像データより小さいので、１水平ライン分の拡大画像データを出力するには、前述のように書き込みと読み出しとを複数回繰り返す必要があるが、バッファ回路６の製作コストを削減するとともに、実装面積を小さくすることができる。これにより、バッファ回路６をＡＳＩＣ(Application-Specific Integrated Circuit) などの集積回路で構成する場合に、バッファ回路６の規模を縮小化を容易に図ることができる。この結果、バッファ回路６およびビデオキャプチャー装置のコストを低下させることができる。
【００６６】
なお、拡大／縮小処理回路５で入力画像データに縮小処理を施す場合は、入力画像データが圧縮されるので、縮小率によっては１水平ライン分の縮小画像データを１回の書き込みと読み出しとでＦＩＦＯメモリ６２から出力することができる。
【００６７】
ところで、ＦＩＦＯメモリ６２への画像データの取り込みが表示タイミングで行われるため、上記のようにバッファサイズＢＳＺが１水平ライン分に対してかなり小さく設定された場合は、画像メモリ４から取り出せるのは、１フレーム時間（約１６ｍsec ）にバッファサイズＢＳＺ分の画素データである。したがって、１画面分の画素データを取り出すには多大な時間を要する。
【００６８】
例えば、バッファサイズＢＳＺが６３画素である場合、１６ｍsec の間に６３画素を取り出すので、４８０×６８０個の画素を取り出すには、次の計算により約８４．５sec を要する。なお、１ライン６８０個の画素をバッファサイズＢＳＺに取り込む場合、１１回の取り込みが必要である。
【００６９】
１１×４８０×１６×１０^-3≒８４．５
これに対し、画像メモリ４から直接ＣＰＵ７によって画像データを取り出す場合、１画面分の画像データを１０ｍsec 程度で取り出すことができる。したがって、バッファサイズＢＳＺが６３画素である場合の取り出し時間は、ＣＰＵ７による直接取り出し時間の８４５０倍もの時間を要することになる。
【００７０】
このように画像データの取り出しに多大な時間を要すると、１画面分の画像データをメインメモリ１３に蓄えてプリンタ１４（図１参照）に印刷出力する場合、出力に長時間を要する。このような不都合を解消するには、取り出し時間の短縮を図るにはバッファサイズＢＳＺを大きくすればよいが、バッファサイズＢＳＺが大きくなるとバッファ回路６のコストが高くなる。
【００７１】
そこで、本実施の形態では、バッファサイズＢＳＺを大きくすることなく、また、バッファ回路６の構成を変更することなく高速で画像データを画像メモリ４から取り出すために前述の画像転送プログラムに改良を加えている。以下に、その画像転送プログラムを含む構成について説明する。
【００７２】
図１に示すように、画像転送プログラム１５は、メモリ転送部１５ａ、カレントライン番号設定部１５ｂ、カレント水平位置設定部１５ｃおよびインライン番号設定部１５ｄを有している。
【００７３】
メモリ転送部１５ａは、ＦＩＦＯメモリ６２からメインメモリ１３への画像データの移動を制御する。具体的には、ＦＩＦＯメモリ６２からＣＰＵ７によって読み出された画像データを、メインメモリ１３における画像記憶領域内のカレントライン番号ＣＵＲＬＮおよびカレント水平位置ＣＵＲＨＰＯＳに対応する位置に書き込させる。
【００７４】
カレントライン番号設定部１５ａは、メモリ転送部１５ａによるバッファサイズＢＳＺ分の画素データのメインメモリ１３への書き込みが終了すると、前述のカレントライン番号ＣＵＲＬＮを新たに設定（更新）する。カレントライン番号ＣＵＲＬＮの更新は、カレントライン番号ＣＵＲＬＮに後述するスキップライン数ｓｋを加算することによって行われる。
【００７５】
カレント水平位置設定部１５ｃは、メモリ転送部１５ａによるバッファサイズＢＳＺ分の画素データのメインメモリ１３への書き込みが終了に、１水平ライン内で前述のカレント水平位置ＣＵＲＨＰＯＳを新たに設定（更新）する。カレント水平位置ＣＵＲＨＰＯＳの更新は、カレント水平位置ＣＵＲＨＰＯＳにバッファサイズＢＳＺの画素数を加算することによって行われる。
【００７６】
インライン番号設定部１５ｄは、１フレーム期間にＦＩＦＯメモリ６２が所定のスキップライン数ｓｋずつ飛び越して画像データを取り込むように、スキップライン数ｓｋの間隔で定まる各区間におけるインラインの番号を表すインライン番号ＩｎＬＮを、１フレーム期間でのメインメモリ１３への画像データ書き込みが終了した後に新たに設定（更新）する。インライン番号ＩｎＬＮの更新は、インライン番号ＩｎＬＮに“１”を加算することによって行われる。
【００７７】
スキップライン数ｓｋは、表示タイミングで決まる表示速度と、画像転送プログラム１５に基づくＣＰＵ７によってＦＩＦＯメモリ６２から画像データを読み出す速度とによって決まる。スキップライン数ｓｋは、ＦＩＦＯメモリ６２がバッファサイズＢＳＺの画素データを取り込むの間に出力される画像データのライン数よりも１つ多いライン数に設定される。これにより、ＦＩＦＯメモリ６２の取り込みを確実に行うとともに、取り込みの待ち時間を長引くことが回避できる。
【００７８】
図５は、画像メモリ４における１画面分の画像データの配置を示している。具体的には、例えば、スキップライン数ｓｋとした場合、ライン番号“０”からライン番号“３”までの区間、ライン番号“４”からライン番号“７”までの区間、ライン番号“８”からライン番号“１１”までの区間、ライン番号“１２”からライン番号“１５”までの区間のそれぞれにおけるラインがインラインとなる。１フレーム期間では、（１），（２），（３），（４），…，（ｊ）のバッファサイズＢＳＺ分の画素データが画像メモリ４からＦＩＦＯ６２に読み出されるようになっている。
【００７９】
同じ１フレーム期間に読み出される異なるライン番号の画素データ群（バッファサイズＢＳＺ分）は、図示した例では水平方向で同じ位置にあるが、必ずしも水平方向で位置が一致していなくてもよい。しかしながら、位置計算などの容易性から、図示した配置が好ましい。
【００８０】
上記のような画像転送プログラム１５の処理の手順を図６のフローチャートを参照して説明する。下記の例も、図４のフローチャートで示した場合と同様、ＶＧＡ（４８０ライン×６８０画素）の画像データを扱う場合である。
【００８１】
まず、インライン番号ＩｎＬＮを０にセットし、スキップライン数ｓｋを４にセットし、バッファサイズＢＳＺを６３画素にセットする（Ｓ１１）。また、現在の水平位置を表すカレント水平位置ＣＵＲＨＰＯＳを０にセットし（Ｓ１２）、カレントライン番号ＣＵＲＬＮをインライン番号ＩｎＬＮにセットする（Ｓ１３）。
【００８２】
次いで、カレントライン番号ＣＵＲＬＮ（垂直位置データＶＰＯＳ）およびカレント水平位置ＣＵＲＨＰＯＳ（水平位置データＨＰＯＳ）に基づいて、前述のように画素データを１つずつバッファサイズＢＳＺが満たされるまでＦＩＦＯメモリ６２に取り込むようにＦＩＦＯメモリ６２の動作を制御する（Ｓ１４）。ＦＩＦＯメモリ６２に蓄えられたバッファサイズＢＳＺ分の画素データをＣＰＵ７によって読み出してメインメモリ１３における画像記憶領域内のカレントライン番号ＣＵＲＬＮおよびカレント水平位置ＣＵＲＨＰＯＳに対応する画素データを順次書き込んでいく（Ｓ１５）。
【００８３】
さらに、カレントライン番号ＣＵＲＬＮをスキップライン数ｓｋだけ加算して更新し（Ｓ１６）、カレントライン番号ＣＵＲＬＮが４８０未満であるか否かを判定する（Ｓ１７）。ここで、カレントライン番号ＣＵＲＬＮが４８０未満である場合は処理をＳ１４に戻し、カレントライン番号ＣＵＲＬＮが４８０に達すると、カレント水平位置ＣＵＲＨＰＯＳをバッファサイズＢＳＺ分の画素数だけ加算して更新する（Ｓ１８）。
【００８４】
そして、カレント水平位置ＣＵＲＨＰＯＳが６４０未満であるか否かを判定し（Ｓ１９）、ここで、カレント水平位置ＣＵＲＨＰＯＳが６４０未満である場合、処理をＳ１３に戻して、カレント水平位置ＣＵＲＨＰＯＳが６４０に達するまでＳ１３ないしＳ１９の処理を繰り返す。カレント水平位置ＣＵＲＨＰＯＳが６４０に達すると、１を加算してインライン番号ＩｎＬＮを更新する（Ｓ２０）。
【００８５】
最後に、インライン番号ＩｎＬＮがスキップライン数ｓｋに達したか否かを判定し（Ｓ２１）、達していない場合は、処理をＳ１２に戻してインライン番号ＩｎＬＮがスキップライン数ｓｋに達するまでＳ１２ないしＳ２１の処理を繰り返す。一方、インライン番号ＩｎＬＮがスキップライン数ｓｋに達している場合は、そのまま処理を終える。
【００８６】
このように、上記の画像転送プログラム１５は、画像メモリ４から表示タイミングで取り出されて拡大または縮小処理が施された画像データを、スキップライン数のラインを飛び越してＦＩＦＯメモリ６２に書き込むようにしている。これにより、ＦＩＦＯメモリ６２にバッファサイズＢＳＺ分の画素データが蓄えられた後に、その画素データが読み出される間にも画像メモリ４から画像データが読みだされているが、ＦＩＦＯメモリ６２への画像データの書き込みが飛び越して行われるので、１フレーム期間において表示タイミングに合わせて複数回書き込みを行うことができる。それゆえ、図４の処理手順を実行する画像転送プログラムに比べて、１フレーム期間にＦＩＦＯメモリ６２に画像データを書き込む回数を大幅に増加させることができる。
【００８７】
例えば、４８０ライン×６８０画素の画像データを転送し、スキップライン数を４とする場合、バッファサイズＢＳＺが６３画素であると、図５における（ｊ）が１２０（＝４８０／４）となり、画像メモリ４からＦＩＦＯメモリ６２への画像データの取り出しを１フレーム期間に１２０回行うことができる。これにより、次の計算で７０４ｍsec で１画面分の画素データを取り出すことができる。
【００８８】
１１×（４８０／１２０）×１６＝７０４
この結果、図４の処理手順を実行する画像転送プログラムでの例（約８４．５sec ）に比べて１２０倍速く画像データをＦＩＦＯメモリ６２へ取り込むことができる。また、この速度は、画像メモリ４からＣＰＵ７によって直接画像データを読み出す場合の速度（１０ｍsec ）の約７０倍にまで高められている。
【００８９】
したがって、図１に示すバッファ回路６の構成を変更することなく、すなわちバッファサイズＢＳＺを大きくすることなく、拡大／縮小処理回路５からの画像データを高速でＣＰＵ７に取り込むことができる。これにより、上記の画像データをプリンタ１４で印刷出力する場合の速度を高めることができる。
【００９０】
なお、本実施の形態では、画像データを転送する例について説明したが、本発明は、転送するデータが画像データに限らず周期的に繰り返すように連続するデータであればよい。例えば、このようなデータとしては、ハードディスクへの書き込みデータが挙げられる。
【００９１】
【発明の効果】
以上のように、本発明のデータ転送方法および装置は、周期的に繰り返して連続するデータを出力先のタイミングでメモリから読み出して１周期分のデータより小さい記憶容量を有するバッファメモリに一時的に書き込む一方、バッファメモリへの書き込みのタイミングと非同期な処理装置の読出タイミングで上記データを上記バッファメモリから読み出すと共に、上記データが画像データであり、上記出力先としての表示装置の表示タイミングで上記メモリから画像データを読み出す一方、上記記憶容量が画像データの１水平ライン分よりも小さく、さらに、１周期の間に上記バッファメモリへの上記記憶容量分の書き込みを、予め定められたスキップライン数のラインを飛び越して行うことによって、上記メモリから読み出されるタイミングで定まる速度に合わせて複数回行う構成である。
【００９２】
また、本発明のデータ処理装置は、周期的に繰り返して連続するデータを格納するメモリ手段と、上記メモリ手段から出力先のタイミングで読み出す読出制御手段と、上記メモリ手段から読み出されたデータに所定の処理を施す処理手段と、上記データ転送装置とを備えている構成である。
【００９３】
これにより、メモリから出力先のタイミングで読み出されたデータがバッファメモリに書き込まれた後、処理装置の読出タイミングで書き込みとは非同期に読み出され、その読み出しの際にも、メモリからデータが読み出されるので、そのデータをバッファメモリに書き込めないが、１周期の間にバッファメモリへの記憶容量分の書き込みを上記のように複数回行うことで、データの１周期分をバッファメモリに書き込むために、同じ１周期のデータをメモリから読み出す回数が少なくなり、１周期のデータをバッファメモリから読み出す速度を高めることができる。しかも、１周期分のデータより小さい記憶容量を有するバッファメモリにデータを書き込むことから、１周期の間におけるバッファメモリへのデータの書き込み回数が多くなるほどバッファメモリの記憶容量が小さくなり、バッファメモリを集積回路で構成する場合に、その集積回路の規模が小さくなる。したがって、ハードウェアのコスト上昇を抑えた構成によって、出力先とは異なる経路でＣＰＵなどの処理装置にデータを高速に取り込むことができるという効果を奏する。
【００９４】
また、上記の方法および装置においては、上記データが画像データであり、上記出力先としての表示装置の表示タイミングで上記メモリから画像データを読み出す一方、上記記憶容量が画像データの１水平ライン分よりも小さいので、１画面分の画像データを表示装置に出力する際に、表示装置の表示タイミングでバッファメモリに書き込まれた画像データが、処理装置のタイミングで読み出される。それゆえ、ソフトウェアによってクリッピング処理を行う必要がなくなり、ＣＰＵなどの処理装置の負担を軽減することができる。また、バッファメモリの記憶容量が１水平ライン分よりも小さいので、例えば、表示速度に合わせて１フレーム期間で数ライン飛び越すようにバッファメモリに書き込むようにすれば、多数回書き込みを行うことができる。画像データの処理装置への転送を高速に行うことができるという効果を奏する。
【００９５】
上記の画像データを転送する方法および装置においては、上記メモリから読み出された画像データに拡大または縮小処理を施してから上記バッファメモリに書き込むことが好ましい。このようにすれば、拡大画像データまたは縮小画像データがバッファメモリを介して取り込まれるので、表示タイミングと異なる処理装置の読出タイミングで拡大または縮小画像データを読み出すことができる。それゆえ、ソフトウェアによって拡大または縮小処理を行う必要がなくなるので、ＣＰＵなどの処理装置の負担をさらに軽減することができるとともに、回路（ハードウェア）処理によって得られた拡大または縮小画像データをそのまま処理装置で利用できる。したがって、より一層処理能力の高い画像処理を行うことができるとともに、拡大または縮小アルゴリズムの適正化が不要になるためにソフトウェア作成の複雑化を回避することができるという効果を奏する。また、上記スキップライン数は、上記バッファメモリが記憶容量分の画素データを取り込む間に出力される画像データのライン数よりも１つ多いライン数に設定されていれば、バッファメモリの取り込みを確実に行うとともに、取り込みの待ち時間を長引くことが回避できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る、改良された転送プログラムを含むビデオキャプチャー装置の構成を示すブロック図である。
【図２】上記ビデオキャプチャー装置の基本構成を示すブロック図である。
【図３】上記ビデオキャプチャー装置のバッファ回路を中心とする詳細な構成を示すブロック図である。
【図４】上記バッファ回路による画像転送の手順を示すフローチャートである。
【図５】上記バッファ回路による画像を行う画像転送プログラムが実現する高速画像転送の概念を画像メモリに展開された画素で示す説明図である。
【図６】上記バッファ回路による改良された画像転送の手順を示すフローチャートである。
【図７】従来のビデオキャプチャー装置の概略構成を示すブロック図である。
【符号の説明】
４画像メモリ（メモリ、メモリ手段）
５拡大／縮小処理回路（処理手段、拡大／縮小手段）
８表示装置（出力先）
６バッファ回路（データ転送装置）
７ＣＰＵ（処理装置）
９表示コントローラ
１１読出アドレス発生回路（読出制御手段）
１５ｂカレントライン番号設定部（書込制御手段）
６２ＦＩＦＯメモリ（バッファメモリ、バッファメモリ手段）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data transfer method for transferring input data once fetched into a memory to a processing device such as a CPU at a desired timing, a device for the same, and a data processing device using the device. It is.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in an image composition device such as a video capture device, when a video image input from the outside is captured and superimposed on a display image displayed on a display device, the digital data of the video image is temporarily stored. After being stored in the image memory, the image is displayed in a window provided on the display image displayed on the display device at a predetermined display timing. In such an apparatus, when a video image is enlarged and displayed, a configuration as shown in FIG. 7 is used.
[0003]
In this configuration, for example, an NTSC or PAL video signal output from the video camera 21 is processed by the video decoder 22. Here, the synchronization signal and the image signal are separated from the video signal, and the image signal is converted into a digital signal. The digital image data is written into the image memory 23.
[0004]
The image data read from the image memory 23 is subjected to enlargement processing at a magnification specified in the horizontal direction and the vertical direction by the enlargement processing circuit 24, and then displayed on the display unit 25 a of the display device 25. It is displayed as an enlarged image on the top.
[0005]
In general, the access bandwidth of the image memory is determined by the number of dots per line × the operation speed. Therefore, in order not to increase the access bandwidth, it is necessary to limit the number of dots and / or the operation speed. Therefore, the access bandwidth is normally reduced without unnecessarily increasing the number of dots and the operation speed by enlarging the image data not before writing into the memory but after.
[0006]
Further, in the image composition device as described above, a desired portion of the input image can be extracted (clipped) and displayed together on the base screen displayed on the display device 25. The input image is extracted by reading it from the image memory 23 during a specified period by a display controller (not shown).
[0007]
[Problems to be solved by the invention]
Incidentally, when desired image processing is performed on the image data read from the image memory 23 by software using a processing device such as a CPU, the image data stored in the image memory 23 is directly read by the CPU.
[0008]
However, in the above configuration, when the enlarged image is processed by software, the image data read at the display timing of the display device 25 is enlarged by the enlargement processing circuit 24. Therefore, the enlarged image data is captured at the timing of the CPU. I can't. For this reason, the image data directly read from the image memory 23 by the CPU must be subjected to equivalent enlargement processing performed by the enlargement processing circuit 24 by software, and there is a problem that the burden on the CPU increases accordingly.
[0009]
In addition, the algorithm for performing enlargement (or reduction) processing with software is slightly different depending on the enlargement method. If the algorithm is not applied correctly, the same enlarged image data as the enlarged image data obtained by the circuit processing is obtained. Can't get.
[0010]
In addition, when performing clipping processing by software in order to capture a desired portion of the input image, it is necessary to perform software such as address setting for directly reading out the desired portion from the image memory 23 by the CPU. Therefore, in this case, there is also a problem that the burden on the CPU is increased.
[0011]
As a method for capturing image data at the timing of the CPU, it is also conceivable that the image data read from the image memory 23 at the display timing is temporarily stored in another memory and then read out at the timing of the CPU. However, in this case, if the memory has a storage capacity of one screen, the time for writing and reading image data for one screen is shortened, and the speed until it is taken into the CPU is relatively high. Can do. However, there is a disadvantage that the cost of the apparatus increases as the storage capacity of the memory increases.
[0012]
The above-described problem occurs not only in the case of image data, but also in the case where data that is periodically repeated, such as data written to a hard disk, is processed by hardware. Therefore, it is desired that the above-described problems be solved for such data as well as image data.
[0013]
The present invention has been made in view of the above circumstances. In order to reduce the burden on a processing device such as a CPU, data processed by hardware is loaded into the processing device, and the loading speed is low. It is an object of the present invention to provide a data transfer method and apparatus that can be enhanced with the above configuration.
[0014]
[Means for Solving the Problems]
  In order to solve the above problems, a data transfer method and a data transfer apparatus according to the present invention have a storage capacity smaller than one cycle of data by reading data that is repeated continuously and periodically from the memory at the output destination timing. While temporarily writing to the buffer memory, the data is read from the buffer memory at the timing of writing to the buffer memory and asynchronously with the reading timing of the processing device.The data is image data, and the image data is read from the memory at the display timing of the display device as the output destination, while the storage capacity is smaller than one horizontal line of the image data,Write the storage capacity to the buffer memory in one cycleBy skipping over a predetermined number of skip lines,It is characterized in that it is performed a plurality of times in accordance with the speed determined by the timing of reading from the memory.
[0015]
Further, the data processing apparatus of the present invention comprises a memory means for storing data that repeats periodically and repeatedly, a read control means for reading data from the memory means at an output destination timing, and data read from the memory means. A processing means for performing a predetermined process and the data transfer device are provided.
[0016]
In the above method and apparatus, in order to output data to the output destination, the data is read from the memory at the timing of the output destination. On the other hand, the data is written into the buffer memory at the read timing, and then read out asynchronously with the write at the read timing of the processing device. Also, when data is read from the buffer, the data cannot be written to the buffer memory because the data is read from the memory. However, in order to write one cycle of data to the buffer memory by writing multiple times of the storage capacity to the buffer memory in one cycle at a speed determined by the timing of reading from the memory, the same cycle The number of times data is read from the memory is reduced, and the speed of reading one cycle of data from the buffer memory can be increased. In addition, since data is written to the buffer memory having a storage capacity smaller than the data for one cycle, the storage capacity of the buffer memory decreases as the number of times of writing data to the buffer memory during one cycle increases. In the case of using an integrated circuit, the scale of the integrated circuit is reduced, and the cost can be reduced.
[0017]
  Also,In the above method and apparatus, the data is image data, and the image data is read from the memory at the display timing of the display device as the output destination, while the storage capacity is smaller than one horizontal line of the image data.1When outputting the image data for the screen to the display device, the image data written in the buffer memory at the display timing of the display device is read at the timing of the processing device. Therefore, it is not necessary to perform clipping processing by software, and the burden on a processing device such as a CPU can be reduced. In addition, since the storage capacity of the buffer memory is smaller than one horizontal line, for example, if writing is performed in the buffer memory so that several lines are skipped in one frame period in accordance with the display speed, writing can be performed many times. .
[0018]
  In the method and apparatus for transferring the image data, it is preferable that the image data read from the memory is subjected to enlargement or reduction processing and then written to the buffer memory. In this way, since the enlarged image data or the reduced image data is taken in via the buffer memory, the enlarged or reduced image data can be read out at a reading timing of the processing device different from the display timing. Therefore, since it is not necessary to perform enlargement or reduction processing by software, it is possible to further reduce the load on a processing device such as a CPU, and to directly process enlargement or reduction image data obtained by circuit (hardware) processing. Available on the device.The number of skip lines may be set to one more than the number of lines of image data output while the buffer memory captures pixel data for the storage capacity. This makes it possible to reliably fetch the buffer memory and to avoid prolonging the waiting time for fetching.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described with reference to FIGS. 1 to 6 as follows.
[0020]
In this embodiment, a configuration in which a data transfer device is incorporated in a video capture device as an image processing device will be described.
[0021]
As shown in FIG. 2, the video capture device according to the present embodiment includes a video camera 1, a video decoder 2, a FIFO memory (FIFO in the figure) 3, an image memory 4, an enlargement / reduction processing circuit 5, and a buffer circuit 6. It has.
[0022]
As the video camera 1, an industrial video camera that captures images in black and white is used. The video decoder 2 converts an image signal extracted from a video signal (composite video signal) such as an analog NTSC system or PAL system output from the video camera 1 into a digital signal, a horizontal synchronization signal and a vertical synchronization signal from the video signal. Is a device for performing separation and the like.
[0023]
The FIFO memory 3 is a memory that reads input image data output from the video decoder 2 in the order of writing. In order to prioritize the reading of the input image data from the image memory 4, the FIFO memory 3 receives from the video decoder 2 in accordance with the display timing of the display device 8 controlled by a display controller 9 (see FIG. 3) described later. The timing of reading the output input image data to the image memory 4 is controlled.
[0024]
The image memory 4 as a memory (memory means) is a semiconductor memory (video RAM or the like) that stores input image data. The image memory 4 is controlled to write and read so that the input image data read from the FIFO memory 3 is sequentially stored and read according to the display timing of the display device 8.
[0025]
The write address used for writing to the image memory 4 is composed of, for example, the lower 10 bits assigned to each pixel in one line and the upper 9 bits assigned to each line. The lower 10 bits are generated by a counter that counts the dot clock corresponding to each dot in one horizontal line. On the other hand, 8 bits out of the upper 9 bits are generated by a counter that counts the horizontal synchronization signal. The remaining 1 bit is provided to distinguish between the odd field and the even field, and is given based on the vertical synchronizing signal.
[0026]
The dot clock is a clock synchronized with the timing at which each pixel is supplied in the effective display period within one horizontal scanning period, and is supplied from the outside (or generated by a video decoder).
[0027]
A read address used for reading from the image memory 4 is prepared separately in advance. This read address is the lower 10 bits (corresponding to the horizontal position) obtained by counting the dot clock corresponding to each pixel supplied from the display controller 9 by the counter, and an image effective in one horizontal scanning period. It consists of the upper 9 bits (corresponding to the vertical position) obtained by counting with a counter the signal that is active during the period in which data exists. Such a read address is generated by a read address generation circuit 11 described later.
[0028]
The enlargement / reduction processing circuit 5 as enlargement / reduction means enlarges or reduces the input image data read from the image memory 4 at a preset magnification in the horizontal direction and the vertical direction. As an enlargement method, for example, a method of adding data obtained by multiplying adjacent pixel data by an appropriately weighted coefficient using input image data to generate data to be interpolated between adjacent pixel data can be cited. It is done. Further, as a reduction method, for example, a method of generating new pixel data smaller than the original number of pixels by adding a value obtained by multiplying adjacent pixel data by an appropriately weighted coefficient using input image data Is mentioned.
[0029]
In the following description, an example of enlarging an image will be described.
[0030]
When the enlarged image data output from the enlargement / reduction processing circuit 5 matches the position data specified by the CPU 7 and the position data determined by the display timing, the buffer circuit 6 outputs the pixel data at that position. Is temporarily stored and output at a timing requested by the CPU 7. The buffer circuit 6 will be described in more detail later.
[0031]
As shown in FIG. 3, the buffer circuit 6 includes a D flip-flop 61, a FIFO memory (FIFO in the figure) 62, a decoder 63, a write control unit 64, a read control unit 65, and an output interface unit 66.
[0032]
The D flip-flop 61 is a circuit that latches and outputs the enlarged image data from the enlargement / reduction processing circuit 5 input at the display timing. The D flip-flop 61 outputs enlarged image data to the FIFO memory 62 in synchronization with the system clock SYSCLK common to the FIFO memory 62.
[0033]
The FIFO memory 62 serving as a buffer memory (buffer memory means) is a memory that performs a data register-like operation of reading the enlarged image data from the enlargement / reduction processing circuit 5 in the order of writing. The FIFO memory 62 sequentially writes the enlarged image data from the D flip-flop 61 when the high-level write control signal from the write control unit 64 is input to the write control terminal WR, and the first order in the write order. Shift from the 1-word register to the n-th (last) word register. On the other hand, when a high-level write control signal from the read control unit 65 is input to the read control terminal RD, the FIFO memory 62 sequentially reads the stored enlarged image data from the nth word register. Further, the FIFO memory 62 has a storage capacity of image data smaller than that of one horizontal line of input image data that has not been enlarged or reduced (one standard horizontal line in a general video signal such as the NTSC system or the PAL system). Have. Therefore, the FIFO memory 62 performs writing and reading a plurality of times in order to output enlarged image data for one horizontal line.
[0034]
The FIFO memory 62 outputs a high level signal (output permission signal) from the full terminal FULL when the image data is written up to the register of the nth word (when the image data is written to all the registers). When data is not written in the n-th word register, a low level signal (output inhibition signal) is output from the full terminal FULL. The FIFO memory 62 outputs a high-level signal (input permission signal) from the empty terminal EMPTY when the image data is not written to all the registers, while the image data is written to all the registers. A low level signal (input inhibition signal) is output from the empty terminal EMPTY.
[0035]
The output permission signal is input to the interrupt terminal INTR of the CPU 7 as an interrupt request signal.
[0036]
The decoder 63 is a circuit that generates the following various control signals based on the address output from the address terminal ADD of the CPU 7 and the various control signals output from the control terminal CNT (actually the output terminal differs for each signal). is there. These control signals are respectively a low active vertical position set signal SETTVPOSCS.^*, Horizontal position set signal SETHPOSCS^*Read selection signal RDDATACS^*And read status signal RDSTATCS^*It is.
[0037]
Vertical position set signal SETTVPOSCS^*Is a signal for giving a vertical position (line position) of data to be read, and a horizontal position set signal SETHPOSCS.^*Is a signal that gives the position (pixel position) of the read data in the horizontal direction. Further, the read selection signal RDDATACS^*Is a control signal serving as a basis for giving the timing of reading from the FIFO memory 62, and a read generated by the CPU 7 when the full state (output inhibition signal) of the FIFO memory 62 is notified to the CPU 7 as an interrupt request signal. Based on a strobe signal (a kind of control signal). Further, the read status signal RDSTATCS^*Is based on a status signal (a type of control signal) output from the CPU 7 when the enlarged image data can be read by an application program (image processing program or the like).
[0038]
Vertical position set signal SETTVPOSCS^*And horizontal position set signal SETHPOSCS^*In order to obtain data, not only an address but also a control signal is used in combination. This is because the address is generated based on the dot clock and the horizontal synchronization signal as described above, so that it corresponds to the position of the pixel (display dot) and a stable period (transient such as when the address signal rises). This is because a control signal such as the above read strobe signal is necessary so that the address can be used in a period excluding a typical unstable period.
[0039]
The write control unit 64 includes inverters 64a and 64b, a vertical position register (VPR in the figure) 64c, a horizontal position register (HPR in the figure) 64d, a coincidence detection comparator (CMP in the figure) 64e and 64f, and an AND gate 64g. And a JK flip-flop 64h.
[0040]
The vertical position register 64c is a circuit for latching the vertical position data of the image data (pixel data) to be read output from the CPU 7, and the above-described vertical position set signal SETTVPOSCS inverted by the inverter 64a.^*The vertical position data is set in synchronization with (input clock). On the other hand, the horizontal position register 64d is a circuit for latching the horizontal position data of the image data to be read out, and the horizontal position set signal SETHPOSCS inverted by the inverter 64b.^*The horizontal position data is set in synchronization with (input clock).
[0041]
The coincidence detection comparator 64e as the coincidence detection means compares the vertical position data VPOS of the enlarged image data output from the display controller 9 and displayed on the display device 8 with the vertical position data from the CPU 7, and both are compared. When they match, a high level match detection signal is output. On the other hand, the coincidence detection comparator 64g serving as a coincidence detecting unit compares the horizontal position data HPOS of the enlarged image data output from the display controller 9 and displayed on the display device 8 with the horizontal position data from the CPU 7, When the two coincide, a high level coincidence detection signal is output.
[0042]
The AND gate 64g outputs a logical product of both coincidence detection signals from the coincidence detection comparators 64f and 64g. The JK flip-flop 64h sets the output of the output terminal Q in synchronization with the system clock SYSCLK (high level) by the high level output of the AND gate 64g input to the input terminal J, and the full terminal FULL of the FIFO memory 62 The output of the output terminal Q is reset in synchronization with the system clock SYSCLK by the high level output (low level). The output of the output terminal Q obtained in this way is given to the write control terminal WR of the FIFO memory 62 as a write control signal.
[0043]
The read control unit 65 includes an inverter 65a, D flip-flops 65b and 65c, and an AND gate 65d.
[0044]
The inverter 65a receives the above-described read selection signal RDDATACS.^*Invert. The D flip-flop 65b has an input terminal D₁The output of the inverter 65a input to the output terminal Q is synchronized with the rising edge of the system clock SYSCLK.₁Output from. The D flip-flop 65c has the output terminal Q described above.₁Similarly, the output from the output terminal Q is synchronized with the rising edge of the system clock SYSCLK.₂Output from. As a result, the output terminal Q₂Output is output terminal Q₁The output is shifted by one clock. The AND gate 65d has its output terminal Q₂And the inverting output terminal / Q in the D flip-flop 65b.₁The read selection signal RDDATACS is obtained by ANDing the output of^*A pulse of 1 clock width rising at the falling edge of is output. This pulse is applied to the read control terminal RD of the FIFO memory 62 as a read control signal.
[0045]
The output interface unit 66 includes buffers 66a to 66c. The buffer 66a receives the above-described read selection signal RDDATACS.^*The enlarged image data output from the output terminal OUT of the FIFO memory 62 is output to the data terminal DATA of the CPU 7 by (low level). The buffers 66b and 66c store the read status signal RDSTATCS described above.^*(Low level), the signal from the empty terminal EMPTY of the FIFO memory 62 and the signal from the full terminal FULL are input to the data terminal DATA of the CPU 7 together with the enlarged image data.
[0046]
Next, an operation of capturing the enlarged image data into the CPU 7 in the video capture device configured as described above will be described.
[0047]
First, an image captured by the video camera 1 is output to the video decoder 2 as a video signal. In the video decoder 2, an image signal is extracted from the video signal and digitized. The input image data is sequentially written in the FIFO memory 3 in accordance with the output timing from the video decoder 2 and sequentially read out in accordance with the write timing in the image memory 4. By writing and reading the input image data by the FIFO memory 3, the reading of the input image data from the image memory 4 is performed with priority over the writing of the input image data from the FIFO memory 3. Therefore, in the buffer 10 provided in the next stage of the FIFO memory 3, the period during which the input image data can be output to the image memory 4 is limited to the period during which the enable signal input to the enable terminal of the buffer 10 is at a low level. The
[0048]
The input image data is written into the image memory 4 by inputting the above-described write address to the address terminal ADD of the image memory 4 via the multiplexer (MPX in the figure) 12. Reading of the image data from the image memory 4 is performed by inputting the aforementioned read address output from the read address generation circuit 11 as read control means to the address terminal ADD of the image memory 4 via the multiplexer (MPX in the figure) 12. Is done.
[0049]
The image data read from the image memory 4 is input to the enlargement / reduction processing circuit 5. In the enlargement / reduction processing circuit 5, the image data is enlarged at a predetermined magnification in the vertical direction and the vertical direction. The enlarged image data obtained as a result is sent to the display device 8. In the display device 8, the enlarged image data is enlarged from the original image (the left image in the display unit 8a) in a window provided in a predetermined area on the image displayed on the entire surface of the display unit 8a. Displayed as an enlarged image. The enlarged image is displayed as an image in which a predetermined area in the original image is clipped at a display timing controlled by the display controller 9 as necessary.
[0050]
The enlarged image data is also input to the buffer circuit 6. In the buffer circuit 6, data about the position (vertical position and horizontal position) of pixel data of a necessary portion in the enlarged image data is preset by the CPU 7 by the image processing program and is output from the data terminal DATA. Among the position data, the vertical position data is the vertical position set signal SETTVPOSCS.^*The horizontal position data is set in the vertical position register 64c in synchronization with the horizontal position set signal SETHPOSCS.^*In synchronization with the horizontal position register 64d.
[0051]
On the other hand, the display controller 9 outputs vertical position data VPOS and horizontal position data HPOS. The coincidence detection comparator 64e compares the vertical position data VPOS and the vertical position data output from the vertical position register 64c, and outputs a high level coincidence detection signal when the two coincide. The coincidence detection comparator 64f compares the horizontal position data HPOS with the horizontal position data output from the horizontal position register 64d, and outputs a high level coincidence detection signal when the two coincide.
[0052]
Thus, when a high level signal is input from the AND gate 64g to the JK flip-flop 64h, the JK flip-flop 64h is set, and a high level write control signal is applied to the write control terminal WR of the FIFO memory 62. . In the FIFO memory 62, the pixel data at the above-mentioned position, which is latched in the D flip-flop 61, is written into the FIFO memory 62 at the timing of the system clock SYSCLK while the write control signal is input.
[0053]
In this way, every time the vertical position and the horizontal position specified by the display controller 9 and the CPU 7 match, pixel data is written to the FIFO memory 62 one by one and shifted to the output side. At this time, the new vertical position data and horizontal position data are used as the vertical position set signal SETTVPOSCS.^*And horizontal position set signal SETHPOSCS^*Is set whenever it is output from the decoder 63.
[0054]
When the pixel data reaches the last register in the FIFO memory 62, the pixel data is written in all the registers, so that a high-level output permission signal is output from the full terminal FULL. At this time, since the JK flip-flop 64h is reset, the state of the write control terminal WR of the FIFO memory 62 changes to the low level, and the writing of the pixel data is stopped.
[0055]
On the other hand, when the CPU 7 receives the output permission signal as an interrupt request signal, it outputs a read strobe signal. Based on the read strobe signal, the decoder 63 reads the low level read selection signal RDDATACS.^*Is output from the read control unit 65 and applied to the read control terminal RD of the FIFO memory 62. As a result, the pixel data stored in the FIFO memory 62 is output one by one through the buffer 66a at the timing of the system clock SYSCLK during the period in which the readout control signal is input, and input to the data terminal DATA of the CPU 7 Is done.
[0056]
When the pixel data is sequentially read out in this manner, all the registers in the FIFO memory 62 will eventually become empty. At this time, when a high-level input permission signal is input from the empty terminal EMPTY to the CPU 7 via the buffer 66b, the vertical position set signal SETTVPOSCS is output from the decoder 63 based on the address output from the CPU 7 and the like.^*And horizontal position set signal SETHPOSCS^*Is output. As a result, when the vertical position data and the horizontal position data are respectively set in both position registers 64c and 64d, the vertical position data VPOS and the horizontal position data HPOS are compared with each other as described above. Sometimes pixel data is written into the FIFO memory 62.
[0057]
Then, pixel data for one horizontal line is read by repeating such writing until the pixel data is full and reading until the pixel data is full. The read pixel data is collected in the main memory 13 as enlarged image data for one screen and subjected to predetermined image processing by an image processing program.
[0058]
The processing from taking the image data into the FIFO memory 62 and moving to the main memory 13 as described above is executed by a predetermined image transfer program. The processing procedure will be described below with reference to the flowchart of FIG. In the following example, image data of VGA (480 lines × 680 pixels) is handled.
[0059]
First, the current line number CURLN representing the current line number is set to 0, the buffer size BSZ (storage capacity of the FIFO memory 62) is set to 63 pixels (S1), and the current horizontal position CURHPOS representing the current horizontal position is set. Is set to 0 (S2).
[0060]
Next, based on the current line number CURLN (vertical position data VPOS) and the current horizontal position CURHPOS (horizontal position data HPOS), the pixel data is fetched into the FIFO memory 62 one by one until the buffer size BSZ is filled as described above. The operation of the FIFO memory 62 is controlled (S3). The pixel data corresponding to the buffer size BSZ stored in the FIFO memory 62 is read out by the CPU 7, and the pixel data corresponding to the current line number CURLN and the current horizontal position CURHPOS in the image storage area in the main memory 13 are sequentially written (S4). .
[0061]
Further, the current horizontal position CURHPOS is updated by adding the number of pixels corresponding to the buffer size BSZ (S5), and it is determined whether or not the current horizontal position CURHPOS is less than 640 (S6). If the current horizontal position CURHPOS is less than 640, the process returns to S3, while the processes of S3 to S6 are repeated until the current horizontal position CURHPOS reaches 640.
[0062]
When the current horizontal position CURHPOS reaches 640, the current line number CURLN is updated by adding 1 (S7), and it is determined whether or not the current line number CURLN is less than 480 (S8). If the current line number CURLN is less than 480, the process returns to S2, and the processes of S2 to S8 are repeated until the current line number CURLN reaches 480, thereby completing the process.
[0063]
As described above, in the video capture device according to the present embodiment, not only the enlarged image data from the enlargement / reduction processing circuit 5 is sent to the display device 8, but also temporarily written into the FIFO memory 62 in the buffer circuit 6, Reading is performed at the timing of the CPU 7. By taking the enlarged image data into the CPU 7 in this way, it is not necessary to perform enlargement processing by software (image processing program). Therefore, not only can the burden on the CPU 7 be reduced, but it is not necessary to accurately apply the enlargement processing algorithm in the image processing program in order to obtain the same enlarged image as the enlarged image obtained by the enlargement / reduction processing circuit 5. This avoids complications in program creation. This is the same even when the input image is reduced.
[0064]
In this video capture device, the vertical position data and the horizontal position data set on the CPU 7 side are respectively compared with the vertical position data and the horizontal position data set on the display controller 9 and when both coincide with each other. The image data (pixel data) at that position is written in the FIFO memory 62. As a result, clipping is performed to extract a predetermined area set by the image processing program from the enlarged image, so that the processing need not be performed by the image processing program, and the burden on the CPU 7 is reduced accordingly.
[0065]
Further, since the storage capacity of the FIFO memory 62 is smaller than the input image data for one horizontal line, it is necessary to repeat writing and reading a plurality of times as described above in order to output enlarged image data for one horizontal line. However, the manufacturing cost of the buffer circuit 6 can be reduced and the mounting area can be reduced. Thereby, when the buffer circuit 6 is configured by an integrated circuit such as an ASIC (Application-Specific Integrated Circuit), the size of the buffer circuit 6 can be easily reduced. As a result, the cost of the buffer circuit 6 and the video capture device can be reduced.
[0066]
When the enlargement / reduction processing circuit 5 performs the reduction process on the input image data, the input image data is compressed. Depending on the reduction ratio, the reduced image data for one horizontal line can be written and read out once. The data can be output from the FIFO memory 62.
[0067]
By the way, since the capture of the image data into the FIFO memory 62 is performed at the display timing, when the buffer size BSZ is set to be considerably small with respect to one horizontal line as described above, it is possible to retrieve from the image memory 4 as follows. This is pixel data corresponding to the buffer size BSZ in one frame time (about 16 msec). Therefore, it takes a long time to extract pixel data for one screen.
[0068]
For example, when the buffer size BSZ is 63 pixels, 63 pixels are extracted during 16 msec. Therefore, to extract 480 × 680 pixels, about 84.5 seconds are required by the following calculation. In addition, when 680 pixels per line are captured in the buffer size BSZ, 11 captures are required.
[0069]
11 x 480 x 16 x 10^-3≒ 84.5
On the other hand, when image data is extracted directly from the image memory 4 by the CPU 7, image data for one screen can be extracted in about 10 msec. Accordingly, the extraction time when the buffer size BSZ is 63 pixels requires 8450 times as long as the direct extraction time by the CPU 7.
[0070]
As described above, if it takes a long time to take out the image data, it takes a long time to output the image data for one screen when it is stored in the main memory 13 and printed out to the printer 14 (see FIG. 1). In order to eliminate such inconvenience, the buffer size BSZ may be increased in order to shorten the extraction time. However, as the buffer size BSZ increases, the cost of the buffer circuit 6 increases.
[0071]
Therefore, in the present embodiment, the above-described image transfer program is improved in order to retrieve image data from the image memory 4 at a high speed without increasing the buffer size BSZ and without changing the configuration of the buffer circuit 6. ing. The configuration including the image transfer program will be described below.
[0072]
As shown in FIG. 1, the image transfer program 15 includes a memory transfer unit 15a, a current line number setting unit 15b, a current horizontal position setting unit 15c, and an inline number setting unit 15d.
[0073]
The memory transfer unit 15 a controls the movement of image data from the FIFO memory 62 to the main memory 13. Specifically, the image data read by the CPU 7 from the FIFO memory 62 is written in a position corresponding to the current line number CURLN and the current horizontal position CURHPOS in the image storage area in the main memory 13.
[0074]
The current line number setting unit 15a newly sets (updates) the above-described current line number CURLN when the writing of pixel data for the buffer size BSZ to the main memory 13 by the memory transfer unit 15a is completed. The current line number CURLN is updated by adding a skip line number sk described later to the current line number CURLN.
[0075]
The current horizontal position setting unit 15c newly sets (updates) the above-described current horizontal position CURHPOS within one horizontal line after the writing of pixel data for the buffer size BSZ to the main memory 13 by the memory transfer unit 15a is completed. . The current horizontal position CURHPOS is updated by adding the number of pixels of the buffer size BSZ to the current horizontal position CURHPOS.
[0076]
The inline number setting unit 15d represents an inline number InLN that represents an inline number in each section determined by an interval of the number of skip lines sk so that the FIFO memory 62 captures image data by skipping the predetermined number of skip lines sk in one frame period. Is newly set (updated) after the writing of the image data to the main memory 13 in one frame period is completed. The inline number InLN is updated by adding “1” to the inline number InLN.
[0077]
The skip line number sk is determined by the display speed determined by the display timing and the speed at which the image data is read from the FIFO memory 62 by the CPU 7 based on the image transfer program 15. The number of skip lines sk is set to one more than the number of lines of image data output while the FIFO memory 62 takes in pixel data of the buffer size BSZ. As a result, it is possible to reliably fetch the FIFO memory 62 and to avoid prolonging the waiting time for fetching.
[0078]
FIG. 5 shows the arrangement of image data for one screen in the image memory 4. Specifically, for example, when the number of skip lines sk is set, the section from the line number “0” to the line number “3”, the section from the line number “4” to the line number “7”, the line number “8”. The lines in the section from the line number “11” to the line number “11” and the section from the line number “12” to the line number “15” are inline. In one frame period, pixel data corresponding to the buffer size BSZ of (1), (2), (3), (4),..., (J) is read from the image memory 4 to the FIFO 62.
[0079]
The pixel data groups (buffer size BSZ) of different line numbers read out during the same one frame period are at the same position in the horizontal direction in the illustrated example, but the positions do not necessarily match in the horizontal direction. However, the illustrated arrangement is preferable because of ease of position calculation and the like.
[0080]
The processing procedure of the image transfer program 15 will be described with reference to the flowchart of FIG. The following example is also a case of handling VGA (480 lines × 680 pixels) image data as in the case shown in the flowchart of FIG.
[0081]
First, the inline number InLN is set to 0, the skip line number sk is set to 4, and the buffer size BSZ is set to 63 pixels (S11). Further, the current horizontal position CURHPOS representing the current horizontal position is set to 0 (S12), and the current line number CURLN is set to the inline number InLN (S13).
[0082]
Next, based on the current line number CURLN (vertical position data VPOS) and the current horizontal position CURHPOS (horizontal position data HPOS), the pixel data is fetched into the FIFO memory 62 one by one until the buffer size BSZ is filled as described above. The operation of the FIFO memory 62 is controlled (S14). The pixel data corresponding to the buffer size BSZ stored in the FIFO memory 62 is read by the CPU 7 and the pixel data corresponding to the current line number CURLN and the current horizontal position CURHPOS in the image storage area in the main memory 13 are sequentially written (S15). .
[0083]
Further, the current line number CURLN is updated by adding the skip line number sk (S16), and it is determined whether or not the current line number CURLN is less than 480 (S17). If the current line number CURLN is less than 480, the process returns to S14. When the current line number CURLN reaches 480, the current horizontal position CURHPOS is updated by adding the number of pixels corresponding to the buffer size BSZ (S18). ).
[0084]
Then, it is determined whether or not the current horizontal position CURHPOS is less than 640 (S19). If the current horizontal position CURHPOS is less than 640, the process returns to S13 and the current horizontal position CURHPOS reaches 640. The processes from S13 to S19 are repeated. When the current horizontal position CURHPOS reaches 640, 1 is added to update the inline number InLN (S20).
[0085]
Finally, it is determined whether or not the inline number InLN has reached the skip line number sk (S21). If not, the process returns to S12 and S12 to S21 until the inline number InLN reaches the skip line number sk. Repeat the process. On the other hand, when the inline number InLN has reached the skip line number sk, the processing is finished as it is.
[0086]
In this way, the image transfer program 15 writes the image data taken out from the image memory 4 at the display timing and subjected to the enlargement / reduction process to the FIFO memory 62 by skipping the number of skip lines. Yes. Thus, after the pixel data for the buffer size BSZ is stored in the FIFO memory 62, the image data is read from the image memory 4 while the pixel data is read. Therefore, the writing can be performed a plurality of times in accordance with the display timing in one frame period. Therefore, compared with the image transfer program that executes the processing procedure of FIG. 4, the number of times that image data is written to the FIFO memory 62 during one frame period can be greatly increased.
[0087]
For example, when image data of 480 lines × 680 pixels is transferred and the number of skip lines is 4, and the buffer size BSZ is 63 pixels, (j) in FIG. 5 becomes 120 (= 480/4), and the image Extraction of image data from the memory 4 to the FIFO memory 62 can be performed 120 times in one frame period. Thereby, pixel data for one screen can be taken out in 704 msec in the next calculation.
[0088]
11 × (480/120) × 16 = 704
As a result, the image data can be taken into the FIFO memory 62 120 times faster than the example (about 84.5 sec) in the image transfer program for executing the processing procedure of FIG. This speed is increased to about 70 times the speed (10 msec) when the image data is directly read from the image memory 4 by the CPU 7.
[0089]
Therefore, the image data from the enlargement / reduction processing circuit 5 can be taken into the CPU 7 at high speed without changing the configuration of the buffer circuit 6 shown in FIG. 1, that is, without increasing the buffer size BSZ. As a result, the speed when the image data is printed out by the printer 14 can be increased.
[0090]
In the present embodiment, an example in which image data is transferred has been described. However, the present invention is not limited to image data, but may be any data that is continuous so as to repeat periodically. For example, such data includes write data to a hard disk.
[0091]
【The invention's effect】
  As described above, according to the data transfer method and apparatus of the present invention, continuous data is read periodically from the memory at the timing of the output destination, and temporarily stored in the buffer memory having a storage capacity smaller than the data for one cycle. On the other hand, the data is read from the buffer memory at the timing of writing to the buffer memory and the reading timing of the processing device asynchronously.The data is image data, and the image data is read from the memory at the display timing of the display device as the output destination, while the storage capacity is smaller than one horizontal line of the image data,Write the storage capacity to the buffer memory in one cycleBy skipping over a predetermined number of skip lines,This is a configuration that is performed a plurality of times according to the speed determined by the timing of reading from the memory.
[0092]
Further, the data processing apparatus of the present invention comprises a memory means for storing data that repeats periodically and repeatedly, a read control means for reading data from the memory means at an output destination timing, and data read from the memory means. It is the structure provided with the processing means which performs a predetermined process, and the said data transfer apparatus.
[0093]
Thus, after the data read from the memory at the output destination timing is written to the buffer memory, it is read asynchronously with the writing at the reading timing of the processing device. Since the data is read, the data cannot be written to the buffer memory. However, since one cycle of data is written to the buffer memory a plurality of times in one cycle as described above, one cycle of data is written to the buffer memory. In addition, the number of times of reading the same period of data from the memory is reduced, and the speed of reading the period of data from the buffer memory can be increased. In addition, since data is written to the buffer memory having a storage capacity smaller than the data for one cycle, the storage capacity of the buffer memory decreases as the number of times of writing data to the buffer memory during one cycle increases. In the case of an integrated circuit, the scale of the integrated circuit is reduced. Therefore, the configuration that suppresses the increase in the cost of hardware has an effect that data can be taken into a processing device such as a CPU at a high speed through a path different from the output destination.
[0094]
  Also,In the above method and apparatus, the data is image data, and the image data is read from the memory at the display timing of the display device as the output destination, while the storage capacity is smaller than one horizontal line of the image data. Therefore, when outputting image data for one screen to the display device, the image data written in the buffer memory at the display timing of the display device is read at the timing of the processing device. Therefore, it is not necessary to perform clipping processing by software, and the burden on a processing device such as a CPU can be reduced. In addition, since the storage capacity of the buffer memory is smaller than one horizontal line, for example, if writing is performed in the buffer memory so that several lines are skipped in one frame period in accordance with the display speed, writing can be performed many times. . There is an effect that the image data can be transferred to the processing device at high speed.
[0095]
  In the method and apparatus for transferring the image data, it is preferable that the image data read from the memory is subjected to enlargement or reduction processing and then written to the buffer memory. In this way, since the enlarged image data or the reduced image data is taken in via the buffer memory, the enlarged or reduced image data can be read out at a reading timing of the processing device different from the display timing. Therefore, since it is not necessary to perform enlargement or reduction processing by software, it is possible to further reduce the load on a processing device such as a CPU, and to directly process enlargement or reduction image data obtained by circuit (hardware) processing. Available on the device. Therefore, it is possible to perform image processing with higher processing capability, and it is possible to avoid complication of software creation because it is not necessary to optimize the enlargement or reduction algorithm.In addition, if the number of skip lines is set to one more than the number of lines of image data output while the buffer memory captures pixel data corresponding to the storage capacity, it is ensured that the buffer memory is captured. In addition, there is an effect that it is possible to avoid prolonging the waiting time for capturing.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a video capture device including an improved transfer program according to an embodiment of the present invention.
FIG. 2 is a block diagram showing a basic configuration of the video capture device.
FIG. 3 is a block diagram showing a detailed configuration centering on a buffer circuit of the video capture device;
FIG. 4 is a flowchart showing a procedure of image transfer by the buffer circuit.
FIG. 5 is an explanatory diagram showing the concept of high-speed image transfer realized by an image transfer program for performing an image by the buffer circuit, using pixels developed in an image memory.
FIG. 6 is a flowchart showing a procedure of improved image transfer by the buffer circuit.
FIG. 7 is a block diagram showing a schematic configuration of a conventional video capture device.
[Explanation of symbols]
4 Image memory (memory, memory means)
5 Enlargement / reduction processing circuit (processing means, enlargement / reduction means)
8 Display device (output destination)
6 Buffer circuit (data transfer device)
7 CPU (Processor)
9 Display controller
11 Read address generation circuit (read control means)
15b Current line number setting unit (writing control means)
62 FIFO memory (buffer memory, buffer memory means)

Claims

A processing device that reads cyclically repeated data from the memory at the timing of the output destination and temporarily writes it in a buffer memory having a storage capacity smaller than the data for one cycle, while asynchronous with the timing of writing to the buffer memory A data transfer method for reading the data from the buffer memory at a read timing of
While the data is image data and the image data is read from the memory at the display timing of the display device as the output destination,
The storage capacity is smaller than one horizontal line of image data,
Further, by writing over the storage capacity to the buffer memory in one cycle by skipping a predetermined number of skip lines, the buffer memory is written a plurality of times in accordance with the speed determined by the timing of reading from the memory. A data transfer method characterized in that:

2. The data transfer method according to claim 1, wherein the image data before being read from the memory and written to the buffer memory is subjected to enlargement or reduction processing.

3. The number of skip lines is set to be one more than the number of lines of image data output while the buffer memory captures pixel data for a storage capacity. The data transfer method described.

A processing device that reads cyclically repeated data from the memory at the timing of the output destination and temporarily writes it in a buffer memory having a storage capacity smaller than the data for one cycle, while asynchronous with the timing of writing to the buffer memory A data transfer device for reading the data from the buffer memory at a read timing of
While the data is image data and the image data is read from the memory at the display timing of the display device as the output destination,
The storage capacity is smaller than one horizontal line of image data,
Further, by writing over the storage capacity to the buffer memory in one cycle by skipping a predetermined number of skip lines, the buffer memory is written a plurality of times in accordance with the speed determined by the timing of reading from the memory. A data transfer apparatus comprising write control means for performing.

5. The data transfer device according to claim 4, wherein the image data before being read from the memory and written to the buffer memory is subjected to enlargement or reduction processing.

6. The number of skip lines is set to be one more than the number of lines of image data output while the buffer memory captures pixel data for a storage capacity. The data transfer device described.

Memory means for storing periodically repeated data; and
Read control means for reading from the memory means at the timing of the output destination;
Processing means for performing predetermined processing on the data read from the memory means ,
While the data is image data and the image data is read from the memory at the display timing of the display device as the output destination,
Further, the storage capacity is smaller than one horizontal line of image data, and temporarily write Muba Ffamemori the data read out from said memory means, said storage capacity of the buffer memory during one cycle Write control means for performing writing a plurality of times according to the speed determined by the timing of reading from the memory by skipping a predetermined number of skip lines, and the timing of writing to the buffer memory A data processing apparatus comprising: a data transfer device having asynchronous reading means for reading the data from the buffer memory at a read timing of the asynchronous processing device.

8. The data processing apparatus according to claim 7, wherein the processing means is enlargement / reduction means for performing enlargement / reduction processing on image data.

9. The skip line number is set to a line number that is one more than the line number of image data output while the buffer memory captures pixel data for a storage capacity. The data processing apparatus described.