JP3780621B2

JP3780621B2 - Transistor manufacturing method, active matrix substrate manufacturing method, and display device manufacturing method

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Publication number: JP3780621B2
Application number: JP12269797A
Authority: JP
Inventors: 一夫湯田坂
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-05-13
Filing date: 1997-05-13
Publication date: 2006-05-31
Anticipated expiration: 2017-05-13
Also published as: JPH10311985A

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴという。）の製造方法、およびそれを用いた液晶表示装置用アクティブマトリクス基板の製造方法に関するものである。さらに詳しくは、ＬＤＤ構造またはオフセットゲート構造のＴＦＴの製造技術に関するものである。
【０００２】
【従来の技術】
液晶表示装置に用いる駆動回路内蔵型のアクティブマトリクス基板では、相補型のＴＦＴを用いて駆動回路が構成されているとともに、画素領域には画素スイッチング用のＴＦＴが構成される。ここで、ＴＦＴをセルフアライン構造で構成すると、図９にセルフアライン構造のＮ型のＴＦＴおよびＰ型のＴＦＴの伝達特性をそれぞれ実線Ｌ１、Ｌ２で示すように、オフリーク電流が大きいという問題点がある。このように、オフリーク電流が大きなＴＦＴを画素スイッチング用に用いると、コントラスト低下、表示むら、フリッカなどの原因となる。また、オフリーク電流が大きなＴＦＴで駆動回路を構成すると、誤作動を引き起こす原因となる。
【０００３】
そこで、アクティブマトリクス基板に用いられるＴＦＴとしては、ＬＤＤ構造またはオフセットゲート構造のＴＦＴが用いられる傾向にある。このタイプのＴＦＴでは、ドレイン端での電界強度が緩和されるので、図１０にＬＤＤ構造のＮ型のＴＦＴおよびＰ型のＴＦＴの伝達特性をそれぞれ実線Ｌ３、Ｌ４で示すように、オフリーク電流を低減できる。従って、ＬＤＤ構造のＴＦＴを画素スイッチング用に用いると、コントラスト低下などを防止できる。また、ＬＤＤ構造のＴＦＴで駆動回路を構成すると、誤作動を防止できるとともに、耐電圧が高い分、チャネル長を短くできるので、動作速度の向上や信頼性の向上を図ることができる。
【０００４】
このような構造のアクティブマトリクス基板を製造するにあたっては、図１１を参照して簡単に説明するように、４回の不純物導入工程を行ってＬＤＤ構造のソース・ドレイン領域を形成する。ここでは、アクティブマトリクス基板の基体たる絶縁基板２の表面側に、左側から右側に向かって、Ｎ型の画素用ＴＦＴ、Ｎ型の駆動回路用ＴＦＴ、Ｐ型の駆動回路用ＴＦＴを形成していくものとして説明する。
【０００５】
まず、図１１（ａ）に示すように、ＴＦＴの能動層を構成するための島状のポリシリコン薄膜の各々に対して、ゲート絶縁膜１４、２４、３４、およびゲート電極１５、２５、３５を順次、形成した以降、Ｐ型の駆動回路用ＴＦＴの形成予定領域をレジストマスク５３で覆った状態で、画素用ＴＦＴおよびＮ型の駆動回路用ＴＦＴの形成予定領域に対して、低濃度のドナー型の不純物をイオン注入し、ゲート電極１５、２５に対して自己整合的に低濃度のソース領域１１ｂ、２１ｂ、および低濃度のドレイン領域１２ｂ、２２ｂを形成する。不純物が導入されなかった部分はチャネル形成領域１３、２３となる。しかる後に、レジストマスク５３を除去する。
【０００６】
次に、図１１（ｂ）に示すように、Ｐ型の駆動回路用ＴＦＴの形成予定領域に加えて、画素用ＴＦＴおよびＮ型の駆動回路用ＴＦＴのゲート電極１５、２５をも広めに覆うレジストマスク５４を形成した後、高濃度のドナー型の不純物をイオン注入する。その結果、低濃度のソース領域１１ｂ、２１ｂ、および低濃度のドレイン領域１２ｂ、２２ｂには、高濃度ソース領域１１２、２１２、および高濃度ドレイン領域１２２、２２２が形成される。一方、低濃度のソース領域１１および低濃度のドレイン領域１２のうち、レジストマスク５４で覆われていた部分は、そのまま低濃度ソース領域１１１、２１１、および低濃度ドレイン領域１２１、２２１となる。このようにして、ＬＤＤ構造の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク５４を除去する。
【０００７】
次に、図１１（ｃ）に示すように、画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０をレジストマスク５５で覆った状態で、Ｐ型の駆動回路用ＴＦＴの形成予定領域に対して、低濃度のアクセプター型の不純物をイオン注入して、ゲート電極３５に対して自己整合的に低濃度のソース領域３１ｂ、および低濃度のドレイン領域３２ｂを形成する。なお、不純物が導入されなかった部分はチャネル形成領域３３となる。しかる後にレジストマスク５５を除去する。
【０００８】
次に、図１１（ｄ）に示すように、画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０に加えて、Ｐ型の駆動回路用ＴＦＴ３０のゲート電極３５をも広めに覆うレジストマスク５６を形成した後、高濃度のアクセプター型の不純物をイオン注入する。その結果、低濃度のソース領域３１ｂ、および低濃度のドレイン領域３２ｂには高濃度ソース領域３１２、および高濃度ドレイン領域３２２が形成される。一方、低濃度のソース領域３１およびドレイン領域３２のうち、レジストマスク５６で覆われていた部分は、そのまま低濃度ソース３１１、および低濃度ドレイン領域３２１となる。このようにして、ＬＤＤ構造のＰ型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク５６を除去する。
【０００９】
なお、図１１（ａ）、（ｃ）に示す低濃度の不純物導入工程を省略すれば、ＬＤＤ構造のＴＦＴに代えて、オフセットゲート構造のＴＦＴを形成できる。
【００１０】
このようなＴＦＴの製造方法において、イオン注入を行う際には絶縁膜上に島状の導電領域（ゲート電極、ゲート配線、不純物の導入された半導体領域など）が形成される。この状態で高濃度のイオンを注入すると、島状の導電領域や絶縁膜上に電荷が蓄積される。但し、各島状の導電領域の形状や大きさ、あるいは各領域間の距離が異なるため、蓄積される電荷量は領域毎に異なる。このような不均一なチャージアップが起きる結果、導電領域間、ゲート電極とソース・ドレイン領域となるべき半導体層間、イオン注入装置の基板保持部材と各パターン間などで放電が起こり、この放電は、ＴＦＴ特性の劣化（オフリーク電流の増大、オン電流の低下、しきい値電圧のシフトなど）、ゲート耐電圧の低下、さらにはパターンそのものの損傷などのダメージを引き起こす。このようなダメージの発生を防止する方策として、イオン注入後にアニールを行う方法があるが、ダメージを完全に回復させることができないことがあるため、低温プロセスによりＴＦＴを製造する場合にはとりわけ問題となる。また、イオン注入前に薄い金属膜を全面に形成しておくことにより、チャージアップに伴うダメージの発生を防止する方法もあるが、この方法では金属膜を後で除去する必要がある分、工程数が増加してしまうこと、該金属薄膜を除去する時、金属で形成されたゲート電極も影響を受けることなどの問題がある。
【００１１】
【発明が解決しようとする課題】
アクティブマトリクス基板の製造コストは、レジストマスクの形成回数によって大きく変動するため、従来のように、ＬＤＤ構造のＴＦＴを製造するのに、Ｎ型、Ｐ型の不純物をそれぞれ２回ずつ導入する方法では、アクティブマトリクス基板の製造コストが高い。しかも、ＬＤＤ構造のＴＦＴ、およびオフセットゲート構造のＴＦＴのいずれを製造する場合でも、高濃度不純物を導入する際のレジストマスク５４、５６の形成位置がゲート電極１５、２５、３５に対してずれると、そのずれはそのままＬＤＤ長やオフセット長のばらつきを発生させる。とりわけ、液晶表示装置のアクティブマトリクス基板のように大型の基板上に多数のＴＦＴを製造する場合には、レジストマスク５４、５６を形成するためのマスク合わせを高い精度を行うのは困難である。それ故、従来のアクティブマトリクス基板の製造方法では、製造コストの低減が難しいだけでなく、各ＴＦＴ間でのＬＤＤ長やオフセット長のばらつきをこれ以上、低減することができないという問題点がある。
【００１２】
以上の問題点に鑑みて、本発明の課題は、製造コストの低減と、各ＴＦＴ間でのＬＤＤ長のばらつきの低減とを図ることができ、かつ、不純物イオンの導入時のチャージアップに起因するダメージの発生を防止することのできるトランジスタの製造方法、アクティブマトリクス基板の製造方法、及び表示装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、本発明に係るトランジスタの製造方法では、基板上に半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体膜および前記ゲート電極上に導電膜を形成する工程と、前記導電膜上方から前記半導体膜に不純物イオンを打ち込む工程と、を有することを特徴とする。例えば、前記導電膜はＩＴＯを含むものであってもよい。
【００１４】
上記トランジスタの製造方法は、さらに前記不純物イオンを打ち込む工程の後、前記導電膜を除去する工程を含んでもよい。
【００１５】
また、上記のトランジスタの製造方法において、前記導電膜を形成する工程は、前記半導体膜および前記ゲート電極上に液体材料を塗布し塗布膜を形成する工程と、前記塗布膜を乾燥し乾燥膜を形成する工程と、前記乾燥膜を焼成し前記導電膜を形成する工程と、を含むこともできる。
【００１６】
上記のトランジスタの製造方法において、ゲート電極を形成した後、その表面側に膜を形成すると、ゲート電極の端部では、ゲート電極の厚さに相当する分だけ、導電膜が厚く形成される。すなわち、前記導電膜が、前記半導体膜から上方に対して第１の膜厚を有する第１の部分と第２の膜厚を有する第２の部分とを有し、前記第１の膜厚は前記第２の膜厚よりも大きいことが好ましい。また、前記第１の部分が前記ゲート電極に隣接し、かつ前記ゲート電極と前記第２の部分とを隔てる位置に形成されることが好ましい。
これにより、ゲート電極の表面側に導電膜を形成するだけでゲート電極の端部にサイドウォールを形成したのと同じ状態になる。
【００１７】
また、この状態のまま不純物イオンを導入するだけで、ソース・ドレイン領域のうち、ゲート電極の端部に対峙する部分は、そこに形成された導電膜が厚い分、他の領域と比較して不純物イオンの導入量がかなり少ない。従って、ソース・ドレイン領域にＬＤＤ領域が自動的に形成される。それ故、ゲート電極をやや広めに覆うレジストマスクによってＬＤＤ領域に高濃度の不純物イオンが導入されるのを防止する方法と違って、レジストマスクの形成工程が少なくて済むとともに、基板が大型化しても、マスク合わせ精度に起因するＬＤＤ長のばらつきが発生しない。また、従来の製造方法においては、不純物イオンを導入する際に不均一なチャージアップが発生し、その放電に伴ってＴＦＴのダメージが惹起されるが、本発明では、不純物イオンを打ち込む際にはその表面が導電膜で覆われているので、かかる不均一なチャージアップが起きない。それ故、不純物イオンを導入する際にゲート絶縁膜などが損傷するのを防止できる。
したがって、上記のトランジスタの製造方法において、前記半導体膜に不純物イオンを打ち込む工程の後、前記半導体膜はチャネル領域と、低濃度ソース領域と、低濃度ドレイン領域と、ソース領域と、およびドレイン領域とを含み、前記低濃度ソース領域および低濃度ドレイン領域は前記第１の部分の下方に形成され、前記ソースおよびドレイン領域は前記第２の部分の下方に形成されていることが好ましい。
ここで、ソース・ドレイン領域にＬＤＤ領域が形成されると説明したが、そこに導入された不純物量が極めて少ない場合には、オフセット領域が形成されると見做すことができる。すなわち、上記のトランジスタの製造方法は、オフセットゲート構造のトランジスタを製造することもできる。
【００１８】
上記のトランジスタの製造方法において、前記導電膜として、シート抵抗が１０^７ Ω／□以下の導電膜を形成し、不純物イオンを導入する際のチャージアップを確実に防止することが好ましい。
【００１９】
上記のトランジスタの製造方法において、前記導電膜として、１０００オングストローム程度の導電膜を形成すれば、ＬＤＤ構造のトランジスタとして機能するのに十分なＬＤＤ長を確保できる。
【００２０】
上記のトランジスタの製造方法において、前記ゲート絶縁膜および前記ゲート電極を順次形成した以降、前記導電膜形成工程を行う前に、前記ゲート電極をマスクとして前記ゲート絶縁膜にエッチングを施すゲート絶縁膜エッチング工程を行うことが好ましい。
不純物を導入する時点で、ゲート電極の周りと離れた位置で半導体膜への不純物導入の障壁となるべき膜の厚さに所定の差をつけようとしても、そこにゲート絶縁膜があると、その膜厚が場所によらず一定であるため、前記の障壁となる膜を全体として厚めに形成せざるを得ない場合がある。これに対し、半導体膜の表面側のうち、ゲート電極の直下を除く部分からゲート絶縁膜を除去すると、不純物を導入する時点で、ゲート電極の周りと離れた位置で半導体膜への不純物導入の障壁となるべき膜の厚さに所定の差をつけようとしたときに、前記の膜厚の差は導電膜だけで規定することができる。それ故、ゲート電極から離れた位置では膜厚を薄くできる分、不純物を導入する際のエネルギーが小さくて済む。
【００２１】
この場合には、前記ゲート絶縁膜エッチング工程を行った以降、前記導電膜形成工程を行う前に、前記ゲート電極の表面側に絶縁性塗布膜を形成する絶縁性塗布膜形成工程を行うことが好ましい。すなわち、導電膜の下層側にあるのもあくまで塗布膜（絶縁性塗布膜）なので、前記のとおり、ゲート電極の周りで塗布膜が厚いのを利用して、この部分への不純物導入量を抑えることができる。また、ゲート絶縁膜にエッチングを施す際にゲート電極直下のゲート絶縁膜がオーバーエッチされてもオーバーハング構造になるのを絶縁性塗布膜で防止することができる。この場合でも、半導体膜の表面側のうち、ゲート電極の直下を除く部分にゲート絶縁膜がない分、ゲート電極から離れた位置では膜厚を薄くできる分、不純物を導入する際のエネルギーが小さくて済む。
【００２２】
上記のトランジスタの製造方法において、前記ゲート絶縁膜および前記ゲート電極を順次形成した以降、前記導電性塗布膜形成工程を行う前に、前記ゲート電極を広めに覆うマスクを形成し、該マスクを用いて前記ゲート絶縁膜にエッチングを施すゲート絶縁膜エッチング工程を行うことが好ましい。このように構成すると、ゲート電極の周りに残るゲート絶縁膜と、ゲート電極の周りで厚く形成される導電膜とを利用して、この部分への不純物導入量を抑えることができる。
【００２３】
上記のトランジスタの製造方法において、前記不純物導入工程では、前記導電膜をグランド電位に保持した状態で不純物イオンの導入を行うことが好ましい。たとえば、グランド電位に設定された基板保持具が前記導電膜に電気的接続する状態で前記基板を保持することによって、前記不純物導入工程では前記導電膜をグランド電位に保持することが好ましい。このように構成すると、不純物イオンを導入する際のチャージアップをより確実に防止できる。
【００２４】
本発明に係るアクティブマトリクス基板の製造方法は、上記のトランジスタの製造方法を用いるものであり、表示装置の製造方法は、上記アクティブマトリクス基板の製造方法を用いるものである。
たとえば、大型の基板上にＬＤＤ長のばらつきのない多数のトランジスタを形成することができるので、アクティブマトリクス基板を製造するために、大型の基板に対して、駆動回路を形成するための駆動回路用のトランジスタを形成するとともに、画素領域に画素スイッチング用のトランジスタを形成することができる。
【００２５】
【発明の実施の形態】
図面を参照して、本発明の実施例を説明する。
【００２６】
［実施の形態１］
（アクティブマトリクス基板の構成）
図１は、本形態に係る液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板を模式的に示す断面図である。なお、図１には、層間絶縁膜のコンタクトホールやそこを介してソース・ドレイン領域に電気的に接続する電極などを省略してある。
【００２７】
図１において、アクティブマトリクス基板１の基体たる絶縁基板２の表面側には、３つタイプのＴＦＴが形成され、そのうち、左側に表されているのは、Ｎ型の画素用ＴＦＴ１０であり、中央に表されているのは、Ｎ型の駆動回路用ＴＦＴ２０であり、右側に表されているのは、Ｐ型の駆動回路用ＴＦＴ３０である。これらのＴＦＴのうち、Ｎ型の駆動回路用ＴＦＴ２０とＰ型の駆動回路用ＴＦＴ３０は、ＣＭＯＳ回路として駆動回路のインバータなどを構成している。
【００２８】
すなわち、図２（ａ）に示すように、液晶表示装置は、そのアクティブマトリクス基板上に、データ線９０および走査線９１で区画形成された画素領域を有し、そこには、画素用ＴＦＴ１０を介して画像信号が入力される液晶セルの液晶容量９４が存在する。データ線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータドライバ部８２がアクティブマトリクス基板上に形成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査ドライバ部８３がアクティブマトリクス基板上に形成されている。なお、画素領域には、前段の走査線との間に保持容量９３も形成されている。シフトレジスタ８４、８８では、図２（ｂ）に２段のインバータを示すように、Ｎ型のＴＦＴ２０と、Ｐ型のＴＦＴ３０とによってそれぞれＣＭＯＳ回路が構成されている。
【００２９】
再び、図１において、Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０は、いずれも基本的な構造が同じであり、絶縁基板２の表面側において、ソース領域１１、２１、３１とドレイン領域１２、２２、３２との間にチャネルを形成可能なチャネル形成領域１３、２３、３３と、これらのチャネル形成領域の表面側に対して、ゲート絶縁膜１４、２４、３４を介して対峙するゲート電極１５、２５、３５とを有する。
【００３０】
このアクティブマトリクス基板１では、ソース領域１１、２１、３１、およびドレイン領域１２、２２、３２には、ゲート電極１５、２５、３５の端部に対してゲート絶縁膜１４、２４、３４を介して対峙する部分に低濃度ソース領域１１１、２１１、３１１、および低濃度ドレイン領域１２１、２２１、３２１が形成されており、いずれのＴＦＴもＬＤＤ構造になっている。
【００３１】
なお、画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０のソース領域１１、２１、およびドレイン領域１２、２２のうち、低濃度ソース領域１１１、２１１、および低濃度ドレイン領域１２１、２２１を除く領域は、不純物濃度が約１．０×１０^２０ｃｍ^−３以上の高濃度ソース領域１１２、２１２、および高濃度ドレイン領域１２２、２２２であり、低濃度ソース領域１１１、２１１、および低濃度ドレイン領域１２１、２２１の不純物濃度は約０．５×１０^２０ｃｍ^−３以下である。また、Ｐ型の駆動回路用ＴＦＴ３０のソース領域３１およびドレイン領域３２のうち、低濃度ソース領域３１１および低濃度ドレイン領域３２１を除く領域は、不純物濃度が約１．０×１０^２０ｃｍ^−３以上の高濃度ソース領域３１２および高濃度ドレイン領域３２２であり、低濃度ソース領域３１１および低濃度ドレイン領域３２１の不純物濃度は約０．５×１０^２０ｃｍ^−３以下である。これらの高濃度領域に対して、各ＴＦＴに対するデータ線や画素電極などの電極（図示せず。）が、層間絶縁膜４のコンタクトホールを介して電気的に接続している。
【００３２】
このように、いずれのＴＦＴにおいても、ソース領域１１、２１、３１、およびドレイン領域１２、２２、３２のうち、ゲート電極１５、２５、３５の端部に対峙する部分が低濃度ソース領域１１１、２１１、３１１、および低濃度ドレイン領域１２１、２２１、３２１になっているので、ドレイン端における電界強度が緩和されている。それ故、駆動回路用ＴＦＴ２０および駆動回路用ＴＦＴ３０では、オフリーク電流が小さいので、オフリーク電流に起因する誤動作が発生しないとともに、ＣＭＯＳ回路の電源端子間を貫通する電流が小さい。また、ＬＤＤ構造のＴＦＴ２０、３０で駆動回路を構成すると、耐電圧が高い分、チャネル長を短くできるので、動作速度の向上や信頼性の向上を図ることができる。また、画素用ＴＦＴ１０でもオフリーク電流が小さいので、表示むらやフリッカなどが発生しない。また、オフ電流が小さいと、保持特性が向上するので、コントラストが向上するなどの利点もある。
【００３３】
（薄膜トランジスタの製造方法）
このようなＬＤＤ構造の各ＴＦＴは、以下の方法により製造できる。
【００３４】
まず、図３（ａ）に示すように、ガラス基板などの絶縁基板２の表面に、ＬＰＣＶＤ法またはプラズマＣＶＤ法などを用いてポリシリコン薄膜３を形成する。また、アモルファスシリコン薄膜を形成した後、レーザアニールやランプアニールを行ってポリシリコン薄膜を形成する方法もある。
【００３５】
次に、図３（ｂ）に示すように、ポリシリコン薄膜３をフォトリソグラフィ法によってパターニングして、それを島状のシリコン薄膜１１ａ、２１ａ、３１ａにする。
【００３６】
次に、図３（ｃ）に示すように、島状のシリコン薄膜１１ａ、２１ａ、３１ａに対して、熱酸化法、ＬＰＣＶＤ法、プラズマＣＶＤ法などにより、厚さが約１２００オングストロームのシリコン酸化膜からなるゲート絶縁膜１４、２４、３４を形成する（ゲート絶縁膜形成工程）。
【００３７】
次に、図３（ｄ）に示すように、ゲート絶縁膜１４、２４、３４の表面に、ドープドシリコンやシリサイド膜などからなるゲート電極１５、２５、３５を形成する（ゲート電極形成工程）。
【００３８】
次に、図４（ａ）に示すように、ゲート電極１５、２５、３５表面側、すなわち、絶縁基板２の全面に塗布ＩＴＯ膜４１（導電性塗布膜）を塗布成膜する（導電性塗布膜形成工程）。
【００３９】
この塗布成膜にあたっては、スピンコート法などを用いて液状の塗布材を絶縁基板２の全面に塗布する。本形態で用いた塗布材は、塗布ＩＴＯ膜４１の前駆体としての有機インジウムと有機スズとがキシロール中に９７：３の比率で８％配合された液状のもの（たとえば、旭電化工業株式会社製の商品名：アデカＩＴＯ塗布膜／ＩＴＯ−１０３Ｌ）であり、絶縁基板２の表面側にスピンコート法で塗布できる。スピンコート法で塗布する際に、塗布材の粘度が２０ｃｐであれば、基板の回転数を２０００ｒｐｍに設定し、約１μｍの塗膜（有機インジウムと有機スズとの組成物／前駆体）を形成する。ここで、塗布材としては、たとえば有機インジウムと有機スズとの比が９９／１から９０／１０までの範囲にあるものを使用することができる。
【００４０】
本形態では、絶縁基板２の表面側に塗布した塗布材については、溶剤を乾燥、除去した後、熱処理（焼成）を行う。このとき熱処理条件としては、たとえば、１００℃の空気中あるいは非還元性雰囲気中で３０分位の予備的な熱処理を行った後、２５０℃〜４５０℃の空気中あるいは非還元性雰囲気中で３０分から６０分の熱処理を行い、しかる後に、２００℃〜４００℃の水素含有雰囲気あるいは還元性雰囲気中で３０分から６０分の熱処理を行う。その結果、有機成分が除去され、インジウム酸化物と錫酸化物の厚さが数１０００オングストローム程度の混合膜（塗布ＩＴＯ膜４１）が形成される。このようにして形成した塗布ＩＴＯ膜４１のシート抵抗は１０^４Ω／□〜１０^６Ω／□である。
【００４１】
このようにして塗布ＩＴＯ膜４１を形成すると、ゲート電極１５、２５、３５の端部では、ゲート電極１５、２５、３５の厚さに相当する分だけ、塗布ＩＴＯ膜４１が厚くなる。たとえば、ゲート電極１５、２５、３５の厚さが約５０００オングストローム、ゲート絶縁膜１４、２４、３４の厚さが約１２００オングストローム、平坦部における塗布ＩＴＯ膜４１の厚さが約１０００オングストロームであれば、塗布ＩＴＯ膜４１は、ゲート電極端から０．５μｍ程離れた位置で厚さが２０００オングストロームであり、ゲート電極１５、２５、３５付近では、厚さが約６０００オングストロームである。かかる厚さの差を利用して、以降の工程においてＬＤＤ領域を形成していく。
【００４２】
まず、図４（ｂ）に示すように、絶縁基板２の表面側のうち、画素用ＴＦＴ１０の形成予定領域と、Ｎ型の駆動回路用ＴＦＴ２０の形成予定領域をレジストマスク５１で覆う。この状態で、アクセプタ型の不純物、たとえばボロンイオンを２．０×１０^１５ｃｍ^−２のドーズ量でイオン注入して、ソース領域３１、およびドレイン領域３２を形成する（Ｐ型の高濃度不純物導入工程）。
【００４３】
その結果、不純物が導入されなかった部分がチャネル形成領域３３となる。但し、ソース領域３１、およびドレイン領域３２のうち、ゲート電極３５の端部に対峙する部分では、そこを覆う塗布ＩＴＯ膜４１が厚いため、その他の部分よりも、実際の不純物導入量が２桁ほど低い。従って、ソース領域３１およびドレイン領域３２では、ゲート電極３５の端部に対峙する部分に不純物濃度が約２．０×１０^１８ｃｍ^−３の低濃度ソース領域３１１および低濃度ドレイン領域３２１が０．５μｍ程度のＬＤＤ長をもって形成される。一方、そこを除く高濃度ソース領域３１２および高濃度ドレイン領域３２２の不純物濃度は、約２．０×１０^２０ｃｍ^−３となる。このようにして、Ｐ型の駆動回路用ＴＦＴ３０が形成される。しかる後に、レジストマスク５１を除去する。
【００４４】
次に、図４（ｃ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の形成領域をレジストマスク５２で覆う。この状態で、ドナー型の不純物、たとえばリンイオンを１．０×１０^１５ｃｍ^−２のドーズ量でイオン注入して、ソース領域１１、２１、およびドレイン領域１２、２２を形成する（Ｎ型の高濃度不純物導入工程）。
【００４５】
その結果、不純物が導入されなかった部分がチャネル形成領域１３、２３となる。但し、ソース領域１１、２１、およびドレイン領域１２、２２のうち、ゲート電極１５、２５の端部に対峙する部分では、そこを覆う塗布ＩＴＯ膜４１が厚いため、その他の部分よりも、実際の不純物導入量が２桁ほど低い。従って、ソース領域１１、２１、およびドレイン領域１２、２２では、ゲート電極１５、２５の端部に対峙する部分に不純物濃度が約１．０×１０^１８ｃｍ^−３の低濃度ソース領域１１１、２１１、および低濃度ドレイン領域１２１、２２１が０．５μｍ程度のＬＤＤ長をもって形成される。一方、そこを除く高濃度ソース領域１１２、２１２、および高濃度ドレイン領域１２２、２２２の不純物濃度は、約１．０×１０^２０ｃｍ^−３である。このようにして、画素用ＴＦＴ１０、およびＮ型の駆動回路用ＴＦＴ２０が形成される。しかる後に、レジストマスク５２を除去する。
【００４６】
次に、図４（ｄ）に示すように、絶縁基板２の全面に形成されていた塗布ＩＴＯ４１をエッチングにより除去する（導電性塗布膜除去工程）。
【００４７】
このときのエッチングとしては、王水系のエッチング液あるいは臭化水素系のエッチング液を用いたウエットエッチングを利用できる。王水系のエッチング液を用いる場合には、エッチング液を４０℃位にして３０秒〜６０秒のエッチングを行う。また、臭化水素系のエッチング液を用いる場合には、エッチング液を常温にして６０秒位のエッチングを行う。Ａｌは臭化水素系のエッチング液に耐性があるので、ゲート電極をＡｌで形成した場合には、塗布ＩＴＯの除去に臭化水素系のエッチング液を用いるのが望ましい。
【００４８】
しかる後には、図１に示すように、ＬＰＣＶＤ法、ＡＰＣＶＤ法、プラズマＣＶＤ法、Ｏ_３ＴＥＯＳ法、Ｏ_２ＴＥＯＳ法などにより、膜厚が約０．８μｍのシリコン酸化膜からなる層間絶縁膜４を形成し、活性化のためのアニールを行なう（層間絶縁膜形成工程）。なお、各ＴＦＴに対しては、層間絶縁膜４にコンタクトホールを形成した後、所定の電極（データ線および画素電極）を形成する。
【００４９】
このように、本形態では、不純物導入工程で高濃度の不純物を導入する際には、ゲート電極１５、２５、３５の表面側に予め形成しておいた塗布ＩＴＯ膜４１がゲート電極１５、２５、３５の端部付近でサイドウォールを形成していることを利用して、レジストマスクを使用せずに、低濃度ソース領域１１１、２１１、３１１、および低濃度ドレイン領域１２１、２２１、３２１を形成する。従って、ＬＤＤ構造のＮ型のＴＦＴ１０、２０を製造するのに不純物導入工程が１回で済み、ＬＤＤ構造のＰ型のＴＦＴを製造するのにも不純物導入工程が１回で済む。それ故、レジストマスクを形成する回数を減らすことができる。また、ゲート電極１５、２５、３５をやや広めに覆うレジストマスクによってＬＤＤ領域（低濃度ソース・ドレイン領域）に高濃度の不純物イオンが導入されるのを防止する方法と違って、大型の絶縁基板２上に多数のＴＦＴを形成する場合でも、マスク合わせ精度に起因するＬＤＤ長のばらつきが発生しない。また、従来の製造方法においては、不純物イオンを導入する際にゲート絶縁膜１４、２４、３４に電荷がチャージアップされ、ゲート絶縁膜１４、２４、３４などが損傷するおそれがあったが、本発明では、不純物イオンを打ち込む際にはその表面が塗布ＩＴＯ膜４１で覆われているので、かかるゲート絶縁膜１４、２４、３４へのチャージアップが起きない。それ故、不純物イオンを導入する際にゲート絶縁膜１４、２４、３４などが損傷するのを防止できる。よって、本形態によれば、少ない工程数でＬＤＤ構造のＴＦＴ１０、２０、３０を形成できるので、製造コストの低減と、各ＴＦＴ間でのＬＤＤ長のばらつきの低減、すなわち、オフリーク電流やオン電流のばらつきの低減とを達成できる。
【００５０】
また、本形態では、塗布ＩＴＯ膜４１を形成するといっても、大型基板の処理に適しているスピンコート法を利用したため、製造方法が煩雑にならず、しかも安価な成膜装置や熱処理装置で塗布ＩＴＯ膜４１を形成できる。
【００５１】
［実施の形態２］
本発明の別の実施の形態を説明する。なお、以下の説明では、図１に示す３つのＴＦＴのうち、画素用ＴＦＴ１０の製造方法を例に説明する。
【００５２】
本形態では、図５（ａ）に示すように、ゲート絶縁膜１４およびゲート電極１５を順次形成した以降、図４（ａ）を参照して説明した導電性塗布膜形成工程を行う前に、図５（ｂ）に示すように、ゲート電極１５をマスクとしてゲート絶縁膜１４にエッチングを施すゲート絶縁膜エッチング工程を行う。そして、図５（ｃ）に示すように、ゲート電極１５の表面側、すなわち、絶縁基板２の全面に塗布ＩＴＯ膜４１（導電性塗布膜）を塗布成膜し（導電性塗布膜形成工程）、この状態で高濃度の不純物を導入する（高濃度不純物導入工程）。その結果、シリコン薄膜１１ａには、ＬＤＤ構造またはオフセットゲート構造を有するソース領域１１およびドレイン領域１２を形成できる。しかる後には、図５（ｄ）に示すように、塗布ＩＴＯ膜４１を除去し（導電性塗布膜除去工程）、層間絶縁膜４を形成する。
【００５３】
このように、高濃度不純物導入工程において不純物を導入する時点で、ゲート電極１５の周りと離れた位置でシリコン薄膜１１ａへの不純物導入の障壁となるべき膜の厚さに所定の差をつけようとしても、そこにゲート絶縁膜１４があると、ゲート絶縁膜１４の膜厚が場所によらず一定であるため、前記の障壁となる膜を全体として厚めに形成せざるを得ない。しかるに本形態では、シリコン薄膜１１ａの表面側のうち、ゲート電極１５の直下を除く部分にはゲート絶縁膜１４がない。従って、不純物を導入する時点で、ゲート電極１５の周りと離れた位置でシリコン薄膜１１ａへの不純物導入の障壁となるべき膜の厚さに所定の差をつけようとしたときに、前記の膜厚の差は塗布ＩＴＯ膜４１だけで規定できる。それ故、ゲート電極１５から離れた位置で膜厚を薄くできる分、不純物を導入する際のエネルギーが小さくて済む。たとえば、約２０００オングストロームの膜厚を通して不純物イオンを導入するとすれば、^１１Ｂ^＋であれば７０ｋｅＶ以上、^３１Ｐ^＋であれば２００ｋｅＶ以上のエネルギーが必要であるが、本形態のように、約１０００オングストロームの膜厚を通して不純物イオンを導入するとすれば、^１１Ｂ^＋であれば３０〜４０ｋｅＶ、^３１Ｐ^＋であれば８０〜１００ｋｅＶのエネルギーで済む。
【００５４】
［実施の形態３］
また、図６（ａ）に示すように、ゲート絶縁膜１４およびゲート電極１５を順次形成した以降、図４（ａ）を参照して説明した導電性塗布膜形成工程を行う前に、図６（ｂ）に示すように、ゲート電極１５をマスクとしてゲート絶縁膜１４にエッチングを施した後（ゲート絶縁膜エッチング工程）、図６（ｃ）に示すように、ゲート電極１５の表面側、すなわち、絶縁基板２の全面にシリコン酸化膜からなる絶縁性塗布膜４９（ＳＯＧ）を塗布成膜し（絶縁性塗布膜形成工程）、続いて、塗布ＩＴＯ膜４１（導電性塗布膜）を塗布成膜してもよい（導電性塗布膜形成工程）。ここで、絶縁性塗布膜４９の膜厚と塗布ＩＴＯ膜４１の膜厚の和は、たとえば約１０００オングストロームとする。この状態で高濃度の不純物を導入した場合にも（高濃度不純物導入工程）、シリコン薄膜１１ａには、ＬＤＤ構造またはオフセットゲート構造を有するソース領域１１およびドレイン領域１２を形成できる。しかる後には、図６（ｄ）に示すように、塗布ＩＴＯ膜４１を除去し（導電性塗布膜除去工程）、絶縁性塗布膜４９の表面側に層間絶縁膜４を形成する。
【００５５】
このように構成した場合も、塗布ＩＴＯ膜４１の下層側にあるのもあくまで塗布膜（絶縁性塗布膜）なので、前記のとおり、ゲート電極１５の周りで塗布膜が厚いのを利用して、この部分への不純物導入量を抑えることができる。また、図６（ｂ）に示すゲート絶縁膜エッチング工程において、ゲート絶縁膜１４にエッチングを施す際にゲート電極１５直下のゲート絶縁膜１４がオーバーエッチされてもオーバーハング構造になるのを絶縁性塗布膜４９によって防止することができる。この場合でも、シリコン薄膜１１ａの表面側のうち、ゲート電極１５の直下を除く部分にゲート絶縁膜１４がない分、ゲート電極１５から離れた位置では膜厚を薄くできる分、不純物を導入する際のエネルギーが小さくて済む。
【００５６】
［実施の形態４］
さらに、図７（ａ）に示すように、ゲート絶縁膜１４およびゲート電極１５を順次形成した以降、図４（ａ）を参照して説明した導電性塗布膜形成工程を行う前に、ゲート電極１５を広めに覆うマスク５８を形成し、図７（ｂ）に示すように、このマスク５８を用いてゲート絶縁膜１４にエッチングを施してもよい（ゲート絶縁膜エッチング工程）。このように構成すると、ゲート電極１５の周りに残るゲート絶縁膜１４と、ゲート電極１５の周りで厚く形成される塗布ＩＴＯ膜４１とを利用して、この部分への不純物導入量を抑えることができるので、シリコン薄膜１１ａには、ＬＤＤ構造またはオフセットゲート構造を有するソース領域１１およびドレイン領域１２を形成できる。しかる後にも、図７（ｄ）に示すように、塗布ＩＴＯ膜４１を除去し（導電性塗布膜除去工程）、層間絶縁膜４を形成する。
【００５７】
［その他の実施の形態］
上記実施の形態１で行った２回の不純物導入工程において、その際に起きるチャージアップの防止については、塗布ＩＴＯ膜４１の導電性を利用すると説明したが、この工程では、図８に示すように、グランド電位に設定された基板保持具６０で絶縁基板２を上下から挟むように保持すれば、絶縁基板２の全面に形成されている塗布ＩＴＯ膜４１と基板保持具６０とが電気的接続する状態になる。また、通常のイオン注入装置ではプラテン上に絶縁基板２がセットされ、基板の外周の一部または全部を押さえるガードリングまたは基板保持具によって、絶縁基板２がプラテン上に固定される構造になっている。従って、基板全面に形成された塗布ＩＴＯ膜４１はガードリングまたは基板保持具と電気的に接続する構造となる。その結果、塗布ＩＴＯ膜４１は強制的にグランド電位に保持されることになるので、不純物イオンを導入する際のチャージアップをより確実に防止できる。
【００５８】
また、上記形態では、導電性塗布膜として塗布ＩＴＯ膜４１を使用したが、塗布成膜法により、ゲート電極１５、２５、３５の表面側に形成でき、かつ、導電性を有する膜であれば、その他の導電性無機物、あるいはポリアセチレン等の導電性ポリマーを利用してもよい。
【００５９】
さらに、上記形態ではソース・ドレイン領域にＬＤＤ領域（低濃度ソース・ドレイン領域）が形成されると説明したが、そこに導入された不純物量が極めて少ない場合には、オフセット領域が形成されると見做すことができる。すなわち、オフセットゲート構造のＴＦＴを製造できる。
【００６０】
なお、不純物イオンの導入は、質量非分離型イオン注入装置を用いて注入不純物元素の水素化合物と水素とを注入するイオン・ドーピング法、あるいは質量分離型イオン注入装置を用いて所望の不純物イオンのみを注入するイオン打ち込み法などを適用することができる。イオン・ドーピング法の原料ガスとしては、水素中に希釈されたホスフィン（ＰＨ_３）やジボラン（Ｂ_２Ｈ_６）などの注入不純物の水素化物を用いる。また、不純物導入方法としては、その他にも、プラズマドーピング法やレーザドーピング法などを用いることができる。
【００６１】
また、本形態に係るＴＦＴ、およびそれで構成したＣＭＯＳ回路については、液晶表示装置の他にも、薄膜エレクトロルミネッセンス素子（薄膜発光素子）を用いた表示装置、さらには密着型イメージセンサやＳＲＡＭ（ｓｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｉｅｓ）などにも適用できる。
【００６２】
【発明の効果】
以上説明したように、本発明の薄膜トランジスタの製造方法では、ゲート電極を形成した後、その表面側に導電性塗布膜を形成するだけで、ゲート電極の端部にサイドウォールを形成したのと同じ状態になる。従って、この状態のまま不純物イオンを導入するだけで、ソース・ドレイン領域のうち、ゲート電極の端部に対峙する部分は、そこに形成された導電性塗布膜が厚い分だけ、そこへの不純物イオンの導入量がかなり少ない。その結果、ソース・ドレイン領域にはＬＤＤ領域やオフセット領域が自動的に形成されることになる。それ故、ゲート電極をやや広めに覆うレジストマスクによってＬＤＤ領域やオフセット領域に高濃度の不純物イオンが導入されるのを防止する方法と違って、レジストマスクの形成工程が少なくて済むとともに、基板が大型化してもマスク合わせ精度に起因するＬＤＤ長やオフセット長のばらつきが発生しない。また、不純物イオンを打ち込む際にはその表面が導電性塗布膜で覆われているので、かかるゲート絶縁膜などへのチャージアップが起きない。よって、不純物イオンを導入する際にゲート絶縁膜などが損傷するのを防止できる。
【図面の簡単な説明】
【図１】３つのタイプの薄膜トランジスタを形成したアクティブマトリクス基板を模式的に示す断面図である。
【図２】（ａ）は、液晶表示装置のアクティブマトリクス基板の説明図、（ｂ）は、その駆動回路に用いたＣＭＯＳ回路の説明図である。
【図３】（ａ）〜（ｄ）は、本発明の実施の形態１に係るアクティブマトリクス基板の製造方法のうち、ゲート電極の形成工程までを示す工程断面図である。
【図４】（ａ）〜（ｄ）は、図３に示したゲート電極の形成工程以降の工程を示す工程断面図である。
【図５】（ａ）〜（ｄ）は、本発明の実施の形態２に係るアクティブマトリクス基板の製造方法のうち、ゲート電極の形成工程以降の工程を示す工程断面図である。
【図６】（ａ）〜（ｄ）は、本発明の実施の形態３に係るアクティブマトリクス基板の製造方法のうち、ゲート電極の形成工程以降の工程を示す工程断面図である。
【図７】（ａ）〜（ｄ）は、本発明の実施の形態４に係るアクティブマトリクス基板の製造方法のうち、ゲート電極の形成工程以降の工程を示す工程断面図である。
【図８】図４（ｂ）、（ｃ）で行う不純物導入工程において、グランド電位に設定された基板保持具が基板を保持する状態を示す説明図である。
【図９】セルフアライン構造の薄膜トランジスタの伝達特性を示すグラフである。
【図１０】ＬＤＤ構造の薄膜トランジスタの伝達特性を示すグラフである。
【図１１】従来のアクティブマトリクス基板の製造方法のうち、ゲート電極の形成工程以降の工程を示す工程断面図である。
【符号の説明】
１アクティブマトリクス基板
２絶縁基板
１０Ｎ型の画素用ＴＦＴ
２０Ｎ型の駆動回路用ＴＦＴ
３０Ｐ型の駆動回路用ＴＦＴ
１１、２１、３１ソース領域
１２、２２、３２ドレイン領域
１３、２３、３３チャネル形成領域
１４、２４、３４ゲート絶縁膜
１５、２５、３５ゲート電極
４１塗布ＩＴＯ膜（導電性塗布膜）
６０基板保持具
８２データドライバ部（駆動回路）
８３走査ドライバ部（駆動回路）
９０データ線
９１走査線
１１１、２１１、３１１低濃度ソース領域
１２１、２２１、３２１低濃度ドレイン領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a thin film transistor (hereinafter referred to as TFT) and a method of manufacturing an active matrix substrate for a liquid crystal display device using the same. More specifically, the present invention relates to a manufacturing technique of a TFT having an LDD structure or an offset gate structure.
[0002]
[Prior art]
In an active matrix substrate with a built-in drive circuit used in a liquid crystal display device, a drive circuit is configured using complementary TFTs, and a pixel switching TFT is configured in a pixel region. Here, when the TFT has a self-aligned structure, the transfer characteristics of the self-aligned N-type TFT and the P-type TFT are indicated by solid lines L1 and L2, respectively. is there. As described above, when a TFT having a large off-leakage current is used for pixel switching, it causes a decrease in contrast, display unevenness, flicker, and the like. In addition, if a drive circuit is configured with TFTs having a large off-leakage current, it may cause malfunction.
[0003]
Therefore, TFTs having an LDD structure or an offset gate structure tend to be used as TFTs used for the active matrix substrate. In this type of TFT, the electric field strength at the drain end is alleviated, so that the off-leakage current is shown in FIG. Can be reduced. Therefore, when a TFT having an LDD structure is used for pixel switching, a decrease in contrast can be prevented. In addition, when the driver circuit is formed using TFTs having an LDD structure, malfunction can be prevented, and the channel length can be shortened as the withstand voltage is high, so that the operation speed and the reliability can be improved.
[0004]
In manufacturing the active matrix substrate having such a structure, the source / drain regions of the LDD structure are formed by performing the impurity introduction process four times, as will be briefly described with reference to FIG. Here, an N-type pixel TFT, an N-type drive circuit TFT, and a P-type drive circuit TFT are formed on the surface side of the insulating substrate 2 as a base of the active matrix substrate from the left side to the right side. I will explain it as a way to go.
[0005]
First, as shown in FIG. 11A, for each of the island-shaped polysilicon thin films for constituting the active layer of the TFT, the gate insulating films 14, 24, 34 and the gate electrodes 15, 25, 35 are provided. Are sequentially formed, and the P-type driver circuit TFT formation region is covered with the resist mask 53, and the pixel TFT and the N-type driver circuit TFT formation region are low in concentration. Donor-type impurities are ion-implanted to form low-concentration source regions 11b and 21b and low-concentration drain regions 12b and 22b in a self-aligned manner with respect to the gate electrodes 15 and 25. Portions where no impurities are introduced become channel formation regions 13 and 23. Thereafter, the resist mask 53 is removed.
[0006]
Next, as shown in FIG. 11B, in addition to the region where the P-type driving circuit TFT is to be formed, the gate electrodes 15 and 25 of the pixel TFT and the N-type driving circuit TFT are also covered widely. After the resist mask 54 is formed, a high concentration donor-type impurity is ion-implanted. As a result, high-concentration source regions 112 and 212 and high-concentration drain regions 122 and 222 are formed in the low-concentration source regions 11b and 21b and the low-concentration drain regions 12b and 22b. On the other hand, portions of the low concentration source region 11 and the low concentration drain region 12 that are covered with the resist mask 54 become the low concentration source regions 111 and 211 and the low concentration drain regions 121 and 221 as they are. In this way, the pixel TFT 10 and the N-type driving circuit TFT 20 having the LDD structure are formed. Thereafter, the resist mask 54 is removed.
[0007]
Next, as shown in FIG. 11C, the pixel TFT 10 and the N-type driving circuit TFT 20 are covered with a resist mask 55, and the P-type driving circuit TFT formation region is reduced. An acceptor-type impurity at a concentration is ion-implanted to form a low-concentration source region 31b and a low-concentration drain region 32b in a self-aligned manner with respect to the gate electrode 35. Note that a portion where no impurity is introduced becomes a channel formation region 33. Thereafter, the resist mask 55 is removed.
[0008]
Next, as shown in FIG. 11D, in addition to the pixel TFT 10 and the N-type drive circuit TFT 20, a resist mask 56 that covers the gate electrode 35 of the P-type drive circuit TFT 30 is formed. After that, a high-concentration acceptor type impurity is ion-implanted. As a result, a high concentration source region 312 and a high concentration drain region 322 are formed in the low concentration source region 31b and the low concentration drain region 32b. On the other hand, portions of the low concentration source region 31 and drain region 32 that are covered with the resist mask 56 become the low concentration source 311 and the low concentration drain region 321 as they are. In this way, a P-type driving circuit TFT 30 having an LDD structure is formed. Thereafter, the resist mask 56 is removed.
[0009]
If the low-concentration impurity introduction step shown in FIGS. 11A and 11C is omitted, an offset gate TFT can be formed instead of the LDD TFT.
[0010]
In such a TFT manufacturing method, when ion implantation is performed, an island-shaped conductive region (a gate electrode, a gate wiring, a semiconductor region into which an impurity is introduced, or the like) is formed over an insulating film. When high-concentration ions are implanted in this state, charges are accumulated on the island-shaped conductive region and the insulating film. However, since the shape and size of each island-shaped conductive region or the distance between the regions is different, the amount of accumulated charge varies from region to region. As a result of such non-uniform charge-up, discharge occurs between the conductive regions, between the semiconductor layers to be the gate electrode and the source / drain regions, between the substrate holding member of the ion implantation apparatus and each pattern, and this discharge is Degradation of TFT characteristics (increase in off-leakage current, decrease in on-current, shift in threshold voltage, etc.), decrease in gate withstand voltage, and damage such as damage to the pattern itself are caused. Although there is a method of performing annealing after ion implantation as a measure for preventing the occurrence of such damage, there is a problem that damage cannot be completely recovered. Become. In addition, there is a method for preventing the occurrence of damage due to charge-up by forming a thin metal film on the entire surface before ion implantation, but in this method, the metal film needs to be removed later. There are problems that the number increases, and that when the metal thin film is removed, the gate electrode made of metal is also affected.
[0011]
[Problems to be solved by the invention]
Since the manufacturing cost of the active matrix substrate greatly varies depending on the number of times the resist mask is formed, the conventional method of introducing the N-type and P-type impurities twice to manufacture the TFT of the LDD structure is used in the conventional method. The manufacturing cost of the active matrix substrate is high. In addition, when manufacturing either an LDD structure TFT or an offset gate structure TFT, the formation positions of the resist masks 54 and 56 when introducing high-concentration impurities are shifted from the gate electrodes 15, 25, and 35. The deviation directly causes variations in the LDD length and offset length. In particular, when a large number of TFTs are manufactured on a large substrate such as an active matrix substrate of a liquid crystal display device, it is difficult to perform mask alignment for forming the resist masks 54 and 56 with high accuracy. Therefore, in the conventional method for manufacturing an active matrix substrate, not only is it difficult to reduce the manufacturing cost, but also there is a problem that variations in LDD length and offset length between TFTs cannot be further reduced.
[0012]
In view of the above problems, the object of the present invention is to reduce the manufacturing cost and the variation in LDD length between TFTs, and is due to charge-up at the time of introducing impurity ions. Another object of the present invention is to provide a method for manufacturing a transistor, a method for manufacturing an active matrix substrate, and a method for manufacturing a display device that can prevent the occurrence of damage.
[0013]
[Means for Solving the Problems]
In order to solve the above problems, in a method for manufacturing a transistor according to the present invention, a step of forming a semiconductor film on a substrate, a step of forming a gate insulating film on the semiconductor film, and a gate electrode on the gate insulating film Forming a conductive film over the semiconductor film and the gate electrode, and implanting impurity ions into the semiconductor film from above the conductive film. For example, the conductive film may include ITO.
[0014]
The method for manufacturing the transistor may further include a step of removing the conductive film after the step of implanting the impurity ions.
[0015]
In the transistor manufacturing method, the step of forming the conductive film includes a step of applying a liquid material on the semiconductor film and the gate electrode to form a coating film, and drying the coating film to form a dry film. A step of forming, and a step of baking the dry film to form the conductive film.
[0016]
In the above method for manufacturing a transistor, when a film is formed on the surface side after forming a gate electrode, the conductive film is formed thicker at the end of the gate electrode by an amount corresponding to the thickness of the gate electrode. That is, the conductive film has a first portion having a first film thickness and a second portion having a second film thickness from above the semiconductor film, and the first film thickness is It is preferable that it is larger than the second film thickness. The first portion is preferably formed at a position adjacent to the gate electrode and separating the gate electrode and the second portion.
As a result, the same state as that in which the side wall is formed at the end of the gate electrode is obtained simply by forming the conductive film on the surface side of the gate electrode.
[0017]
In addition, just by introducing impurity ions in this state, the portion of the source / drain region facing the edge of the gate electrode is thicker than the other region because the conductive film formed there is thicker. The amount of impurity ions introduced is very small. Accordingly, LDD regions are automatically formed in the source / drain regions. Therefore, unlike the method of preventing a high concentration of impurity ions from being introduced into the LDD region by a resist mask that covers the gate electrode slightly wider, the number of steps for forming the resist mask can be reduced and the substrate can be enlarged. However, the LDD length variation due to the mask alignment accuracy does not occur. In addition, in the conventional manufacturing method, non-uniform charge-up occurs when introducing impurity ions, and TFT damage is caused by the discharge. In the present invention, when impurity ions are implanted, Since the surface is covered with the conductive film, such non-uniform charge-up does not occur. Therefore, the gate insulating film or the like can be prevented from being damaged when the impurity ions are introduced.
Therefore, in the above method for manufacturing a transistor, after the step of implanting impurity ions into the semiconductor film, the semiconductor film includes a channel region, a low concentration source region, a low concentration drain region, a source region, and a drain region. Preferably, the low concentration source region and the low concentration drain region are formed below the first portion, and the source and drain regions are formed below the second portion.
Here, it has been described that the LDD region is formed in the source / drain region. However, when the amount of impurities introduced therein is extremely small, it can be considered that the offset region is formed. That is, the transistor manufacturing method described above can also manufacture an offset gate transistor.
[0018]
In the above method for manufacturing a transistor, the conductive film has a sheet resistance of 10 ⁷ It is preferable to form a conductive film of Ω / □ or less and reliably prevent charge-up when impurity ions are introduced.
[0019]
In the above method for manufacturing a transistor, if a conductive film having a thickness of about 1000 angstroms is formed as the conductive film, an LDD length sufficient to function as a transistor having an LDD structure can be secured.
[0020]
In the transistor manufacturing method, after the gate insulating film and the gate electrode are sequentially formed, the gate insulating film is etched using the gate electrode as a mask before performing the conductive film forming step. It is preferable to perform a process.
Even when trying to make a predetermined difference in the thickness of the film that should become a barrier for introducing impurities into the semiconductor film at a position away from around the gate electrode at the time of introducing the impurity, if there is a gate insulating film there, Since the film thickness is constant regardless of the location, the film serving as the barrier may have to be formed thicker as a whole. On the other hand, if the gate insulating film is removed from the surface side of the semiconductor film except for the portion directly under the gate electrode, the impurity is introduced into the semiconductor film at a position away from the periphery of the gate electrode when the impurity is introduced. When an attempt is made to make a predetermined difference in the thickness of the film to be a barrier, the difference in film thickness can be defined only by the conductive film. Therefore, the energy at the time of introducing impurities can be reduced by the amount that the film thickness can be reduced at a position away from the gate electrode.
[0021]
In this case, after performing the gate insulating film etching step, before performing the conductive film forming step, an insulating coating film forming step of forming an insulating coating film on the surface side of the gate electrode may be performed. preferable. That is, since it is only a coating film (insulating coating film) on the lower layer side of the conductive film, as described above, the amount of impurities introduced into this portion is suppressed by utilizing the thick coating film around the gate electrode. be able to. In addition, when the gate insulating film is etched, the insulating coating film can prevent an overhang structure even if the gate insulating film directly under the gate electrode is over-etched. Even in this case, since there is no gate insulating film on the surface side of the semiconductor film except directly under the gate electrode, the film thickness can be reduced at a position away from the gate electrode. I'll do it.
[0022]
In the above-described transistor manufacturing method, after the gate insulating film and the gate electrode are sequentially formed, a mask that covers the gate electrode is formed before the conductive coating film forming step, and the mask is used. It is preferable to perform a gate insulating film etching step of etching the gate insulating film. With this configuration, the amount of impurities introduced into this portion can be suppressed by using the gate insulating film remaining around the gate electrode and the conductive film formed thick around the gate electrode.
[0023]
In the above method for manufacturing a transistor, it is preferable that impurity ions are introduced in the impurity introduction step while the conductive film is held at a ground potential. For example, it is preferable that the conductive film is held at the ground potential in the impurity introduction step by holding the substrate in a state where the substrate holder set at the ground potential is electrically connected to the conductive film. If comprised in this way, the charge-up at the time of introduce | transducing an impurity ion can be prevented more reliably.
[0024]
An active matrix substrate manufacturing method according to the present invention uses the above-described transistor manufacturing method, and a display device manufacturing method uses the above active matrix substrate manufacturing method.
For example, since a large number of transistors having no variation in LDD length can be formed on a large substrate, for manufacturing an active matrix substrate, a drive circuit for forming a drive circuit on a large substrate is used. And a transistor for pixel switching can be formed in the pixel region.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described with reference to the drawings.
[0026]
[Embodiment 1]
(Configuration of active matrix substrate)
FIG. 1 is a cross-sectional view schematically showing an active matrix substrate with a built-in driving circuit of a liquid crystal display device according to this embodiment. In FIG. 1, contact holes in the interlayer insulating film and electrodes electrically connected to the source / drain regions via the contact holes are omitted.
[0027]
In FIG. 1, three types of TFTs are formed on the surface side of an insulating substrate 2 that is a base of an active matrix substrate 1, and the left side is an N-type pixel TFT 10. The N-type driving circuit TFT 20 is shown in FIG. 5 and the P-type driving circuit TFT 30 is shown on the right side. Among these TFTs, the N-type drive circuit TFT 20 and the P-type drive circuit TFT 30 constitute an inverter of the drive circuit as a CMOS circuit.
[0028]
That is, as shown in FIG. 2A, the liquid crystal display device has a pixel region partitioned by data lines 90 and scanning lines 91 on the active matrix substrate, and the pixel TFT 10 is provided there. There is a liquid crystal capacitor 94 of a liquid crystal cell through which an image signal is input. For the data line 90, a data driver unit 82 including a shift register 84, a level shifter 85, a video line 87, and an analog switch 86 is formed on an active matrix substrate. For the scanning line 91, a scanning driver unit 83 including a shift register 88 and a level shifter 89 is formed on an active matrix substrate. Note that a storage capacitor 93 is also formed in the pixel region between the preceding scanning line. In the shift registers 84 and 88, as shown in FIG. 2B, a CMOS circuit is configured by the N-type TFT 20 and the P-type TFT 30, as shown in a two-stage inverter.
[0029]
Again, in FIG. 1, the N-type pixel TFT 10, the N-type drive circuit TFT 20, and the P-type drive circuit TFT 30 all have the same basic structure, and on the surface side of the insulating substrate 2, Channel forming regions 13, 23, 33 that can form channels between the source regions 11, 21, 31 and the drain regions 12, 22, 32, and the gate insulating film 14 with respect to the surface side of these channel forming regions , 24, and 34, and gate electrodes 15, 25, and 35 facing each other.
[0030]
In the active matrix substrate 1, the source regions 11, 21, 31 and the drain regions 12, 22, 32 are connected to the ends of the gate electrodes 15, 25, 35 via the gate insulating films 14, 24, 34. Low-concentration source regions 111, 211, 311 and low-concentration drain regions 121, 221 and 321 are formed in the opposing portions, and each TFT has an LDD structure.
[0031]
Of the source regions 11 and 21 and the drain regions 12 and 22 of the pixel TFT 10 and the N-type driver circuit TFT 20, the regions excluding the low concentration source regions 111 and 211 and the low concentration drain regions 121 and 221 are Impurity concentration is about 1.0 × 10 ²⁰ cm ^-3 The high concentration source regions 112 and 212 and the high concentration drain regions 122 and 222 described above, and the impurity concentration of the low concentration source regions 111 and 211 and the low concentration drain regions 121 and 221 is about 0.5 × 10. ²⁰ cm ^-3 It is as follows. Of the source region 31 and the drain region 32 of the P-type driving circuit TFT 30, the regions other than the low concentration source region 311 and the low concentration drain region 321 have an impurity concentration of about 1.0 × 10 10. ²⁰ cm ^-3 These are the high concentration source region 312 and the high concentration drain region 322, and the impurity concentration of the low concentration source region 311 and the low concentration drain region 321 is about 0.5 × 10 6. ²⁰ cm ^-3 It is as follows. An electrode (not shown) such as a data line or a pixel electrode for each TFT is electrically connected to these high concentration regions via a contact hole of the interlayer insulating film 4.
[0032]
As described above, in any TFT, the portions of the source regions 11, 21, 31 and the drain regions 12, 22, 32 facing the end portions of the gate electrodes 15, 25, 35 are the low concentration source regions 111, 211, 311, and low-concentration drain regions 1211, 221 and 321, the electric field strength at the drain end is relaxed. Therefore, the drive circuit TFT 20 and the drive circuit TFT 30 have a small off-leakage current, so that a malfunction due to the off-leakage current does not occur and a current passing between the power supply terminals of the CMOS circuit is small. In addition, when the driving circuit is configured by the TFTs 20 and 30 having the LDD structure, the channel length can be shortened as the withstand voltage is high, so that the operation speed and the reliability can be improved. Further, since the off-leakage current is also small in the pixel TFT 10, display unevenness and flicker do not occur. Further, when the off-state current is small, the holding characteristics are improved, and there is an advantage that the contrast is improved.
[0033]
(Thin Film Transistor Manufacturing Method)
Each TFT having such an LDD structure can be manufactured by the following method.
[0034]
First, as shown in FIG. 3A, a polysilicon thin film 3 is formed on the surface of an insulating substrate 2 such as a glass substrate by using an LPCVD method or a plasma CVD method. There is also a method in which after forming an amorphous silicon thin film, laser annealing or lamp annealing is performed to form a polysilicon thin film.
[0035]
Next, as shown in FIG. 3B, the polysilicon thin film 3 is patterned by photolithography to form island-shaped silicon thin films 11a, 21a, 31a.
[0036]
Next, as shown in FIG. 3C, a silicon oxide film having a thickness of about 1200 angstroms is formed on the island-like silicon thin films 11a, 21a, 31a by a thermal oxidation method, an LPCVD method, a plasma CVD method, or the like. The gate insulating films 14, 24, and 34 are formed (gate insulating film forming step).
[0037]
Next, as shown in FIG. 3D, gate electrodes 15, 25, and 35 made of doped silicon, silicide films, etc. are formed on the surfaces of the gate insulating films 14, 24, and 34 (gate electrode forming step). .
[0038]
Next, as shown in FIG. 4A, a coating ITO film 41 (conductive coating film) is formed by coating on the surface side of the gate electrodes 15, 25, 35, that is, the entire surface of the insulating substrate 2 (conductive coating). Film formation step).
[0039]
In this coating film formation, a liquid coating material is applied to the entire surface of the insulating substrate 2 using a spin coating method or the like. The coating material used in this embodiment is a liquid material in which 8% of organic indium and organotin as precursors of the coated ITO film 41 are mixed in xylol at a ratio of 97: 3 (for example, Asahi Denka Kogyo Co., Ltd.). Product name: Adeka ITO coating film / ITO-103L), which can be applied to the surface side of the insulating substrate 2 by spin coating. When applying by spin coating, if the coating material has a viscosity of 20 cp, the rotation speed of the substrate is set to 2000 rpm, and a coating film (composition / precursor of organic indium and organic tin) of about 1 μm is formed. To do. Here, as the coating material, for example, a coating material having a ratio of organic indium to organic tin in the range of 99/1 to 90/10 can be used.
[0040]
In this embodiment, the coating material applied to the surface side of the insulating substrate 2 is subjected to heat treatment (firing) after drying and removing the solvent. At this time, as heat treatment conditions, for example, preliminary heat treatment for about 30 minutes is performed in air at 100 ° C. or in a non-reducing atmosphere, and then in air at 250 ° C. to 450 ° C. or in a non-reducing atmosphere. Heat treatment is performed for 30 minutes to 60 minutes, and thereafter, heat treatment is performed for 30 minutes to 60 minutes in a hydrogen-containing atmosphere or a reducing atmosphere at 200 ° C. to 400 ° C. As a result, the organic component is removed, and a mixed film (coated ITO film 41) having a thickness of several thousand angstroms of indium oxide and tin oxide is formed. The sheet resistance of the coated ITO film 41 thus formed is 10 ⁴ Ω / □ -10 ⁶ Ω / □.
[0041]
When the coated ITO film 41 is formed in this way, the coated ITO film 41 becomes thicker at the ends of the gate electrodes 15, 25, and 35 by the amount corresponding to the thickness of the gate electrodes 15, 25, and 35. For example, if the thickness of the gate electrodes 15, 25 and 35 is about 5000 angstroms, the thickness of the gate insulating films 14, 24 and 34 is about 1200 angstroms, and the thickness of the coated ITO film 41 on the flat portion is about 1000 angstroms. The coated ITO film 41 has a thickness of 2000 angstroms at a position about 0.5 μm away from the edge of the gate electrode, and has a thickness of about 6000 angstroms in the vicinity of the gate electrodes 15, 25, and 35. The LDD region is formed in the subsequent steps by using the difference in thickness.
[0042]
First, as shown in FIG. 4B, a region where the pixel TFT 10 is to be formed and a region where the N-type driving circuit TFT 20 is to be formed are covered with a resist mask 51 on the surface side of the insulating substrate 2. In this state, acceptor-type impurities such as boron ions are added at 2.0 × 10 ¹⁵ cm ^-2 The source region 31 and the drain region 32 are formed by ion implantation with a dose amount of (P-type high concentration impurity introduction step).
[0043]
As a result, the portion where no impurity is introduced becomes the channel formation region 33. However, the portion of the source region 31 and the drain region 32 facing the end portion of the gate electrode 35 has a thick coating ITO film 41 covering the end, so that the actual impurity introduction amount is two orders of magnitude larger than the other portions. So low. Therefore, in the source region 31 and the drain region 32, the impurity concentration is about 2.0 × 10 10 at the portion facing the end of the gate electrode 35. ¹⁸ cm ^-3 The low concentration source region 311 and the low concentration drain region 321 are formed with an LDD length of about 0.5 μm. On the other hand, the impurity concentration of the high-concentration source region 312 and the high-concentration drain region 322 excluding that is about 2.0 × 10 10. ²⁰ cm ^-3 It becomes. In this way, a P-type driving circuit TFT 30 is formed. Thereafter, the resist mask 51 is removed.
[0044]
Next, as shown in FIG. 4C, the formation region of the P-type driving circuit TFT 30 is covered with a resist mask 52. In this state, a donor type impurity such as phosphorus ion is added at 1.0 × 10 ¹⁵ cm ^-2 The source regions 11 and 21 and the drain regions 12 and 22 are formed by implanting ions at a dose of (N-type high concentration impurity introduction step).
[0045]
As a result, the portions where impurities are not introduced become channel formation regions 13 and 23. However, the portion of the source regions 11 and 21 and the drain regions 12 and 22 that face the end portions of the gate electrodes 15 and 25 are thicker than the other portions because the coated ITO film 41 that covers them is thick. Impurity introduction amount is about two orders of magnitude lower. Accordingly, in the source regions 11 and 21 and the drain regions 12 and 22, the impurity concentration is about 1.0 × 10 10 at the portion facing the end portions of the gate electrodes 15 and 25. ¹⁸ cm ^-3 The low concentration source regions 111 and 211 and the low concentration drain regions 121 and 221 are formed with an LDD length of about 0.5 μm. On the other hand, the impurity concentration of the high-concentration source regions 112 and 212 and the high-concentration drain regions 122 and 222 excluding that is about 1.0 × 10 10. ²⁰ cm ^-3 It is. In this way, the pixel TFT 10 and the N-type driving circuit TFT 20 are formed. Thereafter, the resist mask 52 is removed.
[0046]
Next, as shown in FIG. 4D, the coated ITO 41 formed on the entire surface of the insulating substrate 2 is removed by etching (conductive coating film removing step).
[0047]
As the etching at this time, wet etching using an aqua regia type etching solution or a hydrogen bromide type etching solution can be used. When an aqua regia type etching solution is used, the etching solution is set at about 40 ° C. and etching is performed for 30 seconds to 60 seconds. In the case of using a hydrogen bromide-based etching solution, the etching is performed at room temperature for about 60 seconds. Since Al is resistant to a hydrogen bromide-based etchant, when the gate electrode is formed of Al, it is desirable to use a hydrogen bromide-based etchant to remove the coated ITO.
[0048]
After that, as shown in FIG. 1, LPCVD, APCVD, plasma CVD, O ₃ TEOS method, O ₂ An interlayer insulating film 4 made of a silicon oxide film having a thickness of about 0.8 μm is formed by TEOS or the like, and annealing for activation is performed (interlayer insulating film forming step). For each TFT, a predetermined hole (data line and pixel electrode) is formed after a contact hole is formed in the interlayer insulating film 4.
[0049]
Thus, in this embodiment, when high-concentration impurities are introduced in the impurity introduction step, the coated ITO film 41 formed in advance on the surface side of the gate electrodes 15, 25, 35 is the gate electrodes 15, 25. , 35 is formed, and the low concentration source regions 111, 211, 311 and the low concentration drain regions 121, 221 and 321 are formed without using a resist mask. To do. Therefore, only one impurity introduction step is required to manufacture the N-type TFTs 10 and 20 having the LDD structure, and only one impurity introduction step is required to manufacture the P-type TFT having the LDD structure. Therefore, the number of times of forming the resist mask can be reduced. Further, unlike a method for preventing high-concentration impurity ions from being introduced into the LDD region (low-concentration source / drain region) by a resist mask that covers the gate electrodes 15, 25, and 35 slightly wider, a large insulating substrate Even when a large number of TFTs are formed on 2, LDD length variations due to mask alignment accuracy do not occur. Further, in the conventional manufacturing method, when the impurity ions are introduced, the gate insulating films 14, 24, and 34 are charged up, and the gate insulating films 14, 24, and 34 may be damaged. In the invention, when the impurity ions are implanted, since the surface is covered with the coated ITO film 41, the gate insulating films 14, 24, and 34 are not charged up. Therefore, it is possible to prevent the gate insulating films 14, 24, 34 and the like from being damaged when introducing impurity ions. Therefore, according to this embodiment, since the TFTs 10, 20, and 30 having the LDD structure can be formed with a small number of processes, the manufacturing cost can be reduced and the variation in the LDD length between the TFTs can be reduced. Can be achieved.
[0050]
In this embodiment, even if the coated ITO film 41 is formed, the spin coating method suitable for the processing of a large substrate is used, so that the manufacturing method is not complicated and an inexpensive film forming apparatus or heat treatment apparatus is used. The coated ITO film 41 can be formed.
[0051]
[Embodiment 2]
Another embodiment of the present invention will be described. In the following description, a manufacturing method of the pixel TFT 10 among the three TFTs shown in FIG. 1 will be described as an example.
[0052]
In this embodiment, as shown in FIG. 5A, after sequentially forming the gate insulating film 14 and the gate electrode 15, before performing the conductive coating film forming step described with reference to FIG. As shown in FIG. 5B, a gate insulating film etching process is performed in which the gate insulating film 14 is etched using the gate electrode 15 as a mask. Then, as shown in FIG. 5C, a coated ITO film 41 (conductive coating film) is formed by coating on the surface side of the gate electrode 15, that is, the entire surface of the insulating substrate 2 (conductive coating film forming step). In this state, high-concentration impurities are introduced (high-concentration impurity introduction step). As a result, the source region 11 and the drain region 12 having an LDD structure or an offset gate structure can be formed in the silicon thin film 11a. After that, as shown in FIG. 5D, the coated ITO film 41 is removed (conductive coating film removing step), and the interlayer insulating film 4 is formed.
[0053]
In this way, when introducing impurities in the high concentration impurity introduction step, a predetermined difference is made to the thickness of the film that should be a barrier for introducing impurities into the silicon thin film 11a at a position away from the periphery of the gate electrode 15. However, if the gate insulating film 14 is present there, the film thickness of the gate insulating film 14 is constant regardless of the location, so that the film serving as the barrier has to be formed thicker as a whole. However, in this embodiment, the gate insulating film 14 is not present on the surface side of the silicon thin film 11a except for the portion directly below the gate electrode 15. Therefore, when an impurity is introduced, when an attempt is made to make a predetermined difference in the thickness of a film that should be a barrier for impurity introduction into the silicon thin film 11a at a position distant from the periphery of the gate electrode 15, the above-described film The difference in thickness can be defined only by the coated ITO film 41. Therefore, as much as the film thickness can be reduced at a position away from the gate electrode 15, the energy required for introducing the impurity can be reduced. For example, if impurity ions are introduced through a film thickness of about 2000 angstroms, ¹¹ B ⁺ If it is 70 keV or more, ³¹ P ⁺ If this is the case, energy of 200 keV or more is required, but if impurity ions are introduced through a film thickness of about 1000 angstroms as in this embodiment, ¹¹ B ⁺ If it is 30-40 keV, ³¹ P ⁺ If so, energy of 80 to 100 keV is sufficient.
[0054]
[Embodiment 3]
Further, as shown in FIG. 6A, after the gate insulating film 14 and the gate electrode 15 are sequentially formed, before the conductive coating film forming step described with reference to FIG. As shown in FIG. 6B, after etching the gate insulating film 14 using the gate electrode 15 as a mask (gate insulating film etching step), as shown in FIG. Then, an insulating coating film 49 (SOG) made of a silicon oxide film is applied and formed on the entire surface of the insulating substrate 2 (insulating coating film forming step), and subsequently, a coated ITO film 41 (conductive coating film) is applied. A film may be formed (conductive coating film forming step). Here, the sum of the film thickness of the insulating coating film 49 and the film thickness of the coated ITO film 41 is, for example, about 1000 angstroms. Even when high-concentration impurities are introduced in this state (high-concentration impurity introduction step), the source region 11 and the drain region 12 having an LDD structure or an offset gate structure can be formed in the silicon thin film 11a. After that, as shown in FIG. 6D, the coated ITO film 41 is removed (conductive coated film removing step), and the interlayer insulating film 4 is formed on the surface side of the insulating coated film 49.
[0055]
Even when configured in this way, since it is only a coating film (insulating coating film) on the lower layer side of the coated ITO film 41, as described above, using the thick coating film around the gate electrode 15, The amount of impurities introduced into this portion can be suppressed. Further, in the gate insulating film etching step shown in FIG. 6B, when the gate insulating film 14 is etched, even if the gate insulating film 14 directly under the gate electrode 15 is overetched, an overhang structure is formed. This can be prevented by the coating film 49. Even in this case, when the impurities are introduced, the portion of the surface of the silicon thin film 11a except for the portion directly below the gate electrode 15 does not have the gate insulating film 14 and the thickness can be reduced at a position away from the gate electrode 15. Requires less energy.
[0056]
[Embodiment 4]
Further, as shown in FIG. 7A, after the gate insulating film 14 and the gate electrode 15 are sequentially formed, before the conductive coating film forming step described with reference to FIG. A mask 58 may be formed so as to cover 15 widely, and the gate insulating film 14 may be etched using the mask 58 as shown in FIG. 7B (gate insulating film etching step). With this configuration, the amount of impurities introduced into this portion can be suppressed by using the gate insulating film 14 remaining around the gate electrode 15 and the coated ITO film 41 formed thick around the gate electrode 15. Therefore, the source region 11 and the drain region 12 having an LDD structure or an offset gate structure can be formed in the silicon thin film 11a. After that, as shown in FIG. 7D, the coated ITO film 41 is removed (conductive coating film removing step), and the interlayer insulating film 4 is formed.
[0057]
[Other embodiments]
In the two impurity introduction steps performed in the first embodiment, it has been described that the charge-up prevention that occurs at that time uses the conductivity of the coated ITO film 41, but in this step, as shown in FIG. In addition, if the insulating substrate 2 is held by the substrate holder 60 set to the ground potential so as to be sandwiched from above and below, the coated ITO film 41 formed on the entire surface of the insulating substrate 2 and the substrate holder 60 are electrically connected. It becomes a state to do. Further, in an ordinary ion implantation apparatus, the insulating substrate 2 is set on the platen, and the insulating substrate 2 is fixed on the platen by a guard ring or a substrate holder that holds a part or all of the outer periphery of the substrate. Yes. Therefore, the coated ITO film 41 formed on the entire surface of the substrate has a structure that is electrically connected to the guard ring or the substrate holder. As a result, the coated ITO film 41 is forcibly held at the ground potential, so that it is possible to more reliably prevent charge-up when impurity ions are introduced.
[0058]
Moreover, in the said form, although the coating ITO film | membrane 41 was used as a conductive coating film, if it is a film | membrane which can be formed in the surface side of the gate electrodes 15, 25, and 35 by the coating film-forming method, and has electroconductivity, Other conductive inorganic substances or conductive polymers such as polyacetylene may be used.
[0059]
Further, in the above embodiment, it has been described that LDD regions (low concentration source / drain regions) are formed in the source / drain regions. However, when the amount of impurities introduced therein is extremely small, an offset region is formed. Can be seen. That is, an offset gate TFT can be manufactured.
[0060]
Impurity ions may be introduced by ion doping using a mass non-separation type ion implantation apparatus to inject a hydrogen compound and hydrogen as an implanted impurity element, or by using a mass separation type ion implantation apparatus. An ion implantation method or the like for implanting can be applied. As a source gas for the ion doping method, phosphine diluted in hydrogen (PH ₃ ) And diborane (B ₂ H ₆ ) And other implanted impurity hydrides. In addition, as the impurity introduction method, a plasma doping method, a laser doping method, or the like can be used.
[0061]
In addition to the liquid crystal display device, the TFT according to this embodiment and the CMOS circuit constituted by the TFT, a display device using a thin film electroluminescence element (thin film light emitting element), a contact image sensor, an SRAM (static) Random Access Memories) can also be applied.
[0062]
【The invention's effect】
As described above, in the thin film transistor manufacturing method of the present invention, after forming the gate electrode, the conductive coating film is simply formed on the surface side, and the side wall is formed at the end of the gate electrode. It becomes a state. Therefore, by simply introducing impurity ions in this state, the portion of the source / drain region that faces the edge of the gate electrode has a larger thickness of the conductive coating film formed on it, so that the impurity to that portion The amount of ions introduced is very small. As a result, LDD regions and offset regions are automatically formed in the source / drain regions. Therefore, unlike the method of preventing a high concentration of impurity ions from being introduced into the LDD region and the offset region by the resist mask that covers the gate electrode slightly wider, the resist mask forming process can be reduced and the substrate can be reduced. Even if the size is increased, variations in LDD length and offset length due to mask alignment accuracy do not occur. Further, when the impurity ions are implanted, since the surface is covered with the conductive coating film, the charge up to the gate insulating film or the like does not occur. Therefore, damage to the gate insulating film or the like when introducing impurity ions can be prevented.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view schematically showing an active matrix substrate on which three types of thin film transistors are formed.
2A is an explanatory diagram of an active matrix substrate of a liquid crystal display device, and FIG. 2B is an explanatory diagram of a CMOS circuit used for its driving circuit.
FIGS. 3A to 3D are process cross-sectional views illustrating a process up to a gate electrode formation process in the method of manufacturing an active matrix substrate according to the first embodiment of the present invention. FIGS.
4A to 4D are process cross-sectional views illustrating processes subsequent to the gate electrode formation process illustrated in FIG. 3;
FIGS. 5A to 5D are process cross-sectional views illustrating processes subsequent to a gate electrode formation process in an active matrix substrate manufacturing method according to Embodiment 2 of the present invention; FIGS.
FIGS. 6A to 6D are process cross-sectional views illustrating processes subsequent to a gate electrode formation process in the method of manufacturing an active matrix substrate according to Embodiment 3 of the present invention. FIGS.
FIGS. 7A to 7D are process cross-sectional views illustrating processes subsequent to a gate electrode formation process in an active matrix substrate manufacturing method according to Embodiment 4 of the present invention; FIGS.
FIG. 8 is an explanatory diagram showing a state in which the substrate holder that is set to the ground potential holds the substrate in the impurity introduction step performed in FIGS. 4B and 4C.
FIG. 9 is a graph showing transfer characteristics of a self-aligned thin film transistor.
FIG. 10 is a graph showing transfer characteristics of a thin film transistor having an LDD structure.
FIG. 11 is a process cross-sectional view illustrating a process subsequent to a gate electrode formation process in a conventional method of manufacturing an active matrix substrate.
[Explanation of symbols]
1 Active matrix substrate
2 Insulating substrate
10 N-type pixel TFT
20 N type TFT for driving circuit
30 P type TFT for drive circuit
11, 21, 31 Source region
12, 22, 32 Drain region
13, 23, 33 Channel formation region
14, 24, 34 Gate insulating film
15, 25, 35 Gate electrode
41 Coating ITO film (conductive coating film)
60 Substrate holder
82 Data driver (drive circuit)
83 Scan driver (drive circuit)
90 data lines
91 scan lines
111, 211, 311 Low concentration source region
121, 221 and 321 Low concentration drain region

Claims

Forming a semiconductor film on the substrate;
Forming a gate insulating film on the semiconductor film;
Forming a gate electrode on the gate insulating film;
Forming a conductive film on the semiconductor film and the gate electrode;
And a step of implanting impurity ions into the semiconductor film from above the conductive film.

In the manufacturing method of the transistor of Claim 1,
Further, after the step of implanting the impurity ions, the method of removing the conductive film further includes a method for manufacturing a transistor.

In the manufacturing method of the transistor of Claim 1 or 2,
The step of forming the conductive film includes
Applying a liquid material on the semiconductor film and the gate electrode to form a coating film;
Drying the coating film to form a dry film;
And baking the dry film to form the conductive film. A method for manufacturing a transistor, comprising:

In the manufacturing method of the transistor in any one of Claims 1 thru | or 3,
The conductive film has a first portion having a first film thickness and a second portion having a second film thickness from above the semiconductor film, and the first film thickness is the first film thickness. A method for manufacturing a transistor, wherein the film thickness is greater than 2.

In the manufacturing method of the transistor of Claim 4,
The method for manufacturing a transistor, wherein the first portion is formed adjacent to the gate electrode and at a position separating the gate electrode and the second portion.

In the manufacturing method of the transistor of Claim 4 or 5,
After the step of implanting impurity ions into the semiconductor film, the semiconductor film includes a channel region, a lightly doped source region, a lightly doped drain region, a source region, and a drain region, and the lightly doped source region and the lightly doped region. The method of manufacturing a transistor, wherein the concentration drain region is formed below the first portion, and the source and drain regions are formed below the second portion.

In the manufacturing method of the transistor in any one of Claims 1 thru | or 4,
Prior to the step of forming the conductive film, the method includes the step of removing at least part of the gate insulating film electrode on the semiconductor film.

In the manufacturing method of the transistor in any one of Claims 1 thru | or 7,
The method for manufacturing a transistor, wherein the conductive film in the step of implanting impurity ions is held at a ground potential.

In the manufacturing method of the transistor in any one of Claims 1 thru | or 8,
The method for manufacturing a transistor, wherein the conductive film contains ITO.

10. A method for manufacturing an active matrix substrate, wherein the method for manufacturing a transistor according to claim 1 is used.

A method for manufacturing a display device, wherein the method for manufacturing an active matrix substrate according to claim 10 is used.