JP3767159B2 - カウンタ、可変出力回路及び自動パワー制御回路 - Google Patents
カウンタ、可変出力回路及び自動パワー制御回路 Download PDFInfo
- Publication number
- JP3767159B2 JP3767159B2 JP07036998A JP7036998A JP3767159B2 JP 3767159 B2 JP3767159 B2 JP 3767159B2 JP 07036998 A JP07036998 A JP 07036998A JP 7036998 A JP7036998 A JP 7036998A JP 3767159 B2 JP3767159 B2 JP 3767159B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- output
- signal
- circuit
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Lasers (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、カウンタと、該カウンタを適用した可変出力回路と、該可変出力回路を適用した自動パワー制御回路に係り、特に、カウント幅を可変にするカウンタと、該カウント幅が可変なカウンタを適用した可変出力回路と、該カウント幅が可変なカウンタを適用した可変出力回路を適用した自動パワー制御回路に関する。
【０００２】
自動パワー制御回路の重要な性能として、最終的な出力パワーに速く収斂する性能と、精度よく最終的な出力パワーに収斂する性能が求められる。
さて、速く最終的な出力パワーに収斂させるためには、可変出力回路の出力変化のステップを大きくすればよいが、該ステップが大きいと最終的な出力パワーへの収斂の精度が低下する。
【０００３】
即ち、背反事象である収斂の速度と収斂の精度を両立させることが要請されている訳である。
【０００４】
【従来の技術】
図１２は、従来のカウンタの原理図である。
図１２において、１はｎビット（ｎは正の整数）のカウンタである。
【０００５】
該カウンタ１はクロックをカウントしてゆくが、種々の信号によってカウント動作を制御される。ＣＬＥＡＲはカウント値を消去する信号で、ｎビットのカウント値を同時に消去する。次に、制御信号はカウントのアップ又はダウンを決める信号である。更に、ＰＲＥＳＥＴはカウントの歩進、停止を制御する信号で、通常ｎビットにわたって共通に設定される。尚、Ｑ１、Ｑ２、・・・、Ｑｎは該カウンタ１のｎビットのカウント出力である。
【０００６】
図１３は、従来の可変出力回路の原理図である。
図１３において、１はｎビットのカウンタ、３はｎビットのデジタル・アナログ変換回路（図ではｎビットＤ／Ａ変換回路と略記している。）である。
【０００７】
該カウンタ１は、図１２において説明したカウンタそのものであり、該カウンタ１のｎビットのカウント出力が該ｎビットのデジタル・アナログ変換回路３の入力端子に供給されている。
【０００８】
該ｎビットのデジタル・アナログ変換回路３は、図示は省略するが、各ビット毎に該ビット毎の重みに対応した電流を流す電流源を備えており、全ビットの電流を加算した電流に比例する出力を出力端子から供給する。
【０００９】
従って、該カウンタ１のカウント値が増減すると、該ｎビットのデジタル・アナログ変換回路３は該カウント値の増減に対応する可変出力を供給する。
図１４は、従来の自動パワー制御回路である。
【００１０】
図１４において、１はｎビットのカウンタ、３はｎビットのデジタル・アナログ変換回路、７は二の入力の大小に対応して２値のデジタル信号を出力する比較回路、１４は入力データをラッチして波形整形をするフリップ・フロップ、１５は入力データのレベルに対応した電流を生成するレーザ・ダイオード駆動回路（図ではＬＤ駆動回路と略記している。）、１６は該レーザ・ダイオード駆動回路の出力によって駆動されて電気信号を光信号に変換するレーザ・ダイオード、１７は該レーザ・ダイオード１６のバック光を検出して電流に逆変換するフォト・ダイオード、１８は該フォト・ダイオード１７の出力である電流を電圧に変換する電流−電圧変換回路である。
【００１１】
図１４の構成は、該レーザ・ダイオード１６の出力光レベルに比例したバック光を該フォト・ダイオード１７と該電流−電圧変換回路１８によって電気変換し、該電流−電圧変換回路１８とリファレンス信号の大小によって該カウンタ１のカウントの方向を制御し、該カウンタ１の出力を該ｎビットのデジタル・アナログ変換回路３によってアナログ変換して該レーザ・ダイオード駆動回路１５に制御信号として供給するようになっている。
【００１２】
従って、図１４の構成は、リファレンス信号と該電流−電圧変換回路１８の出力の差が小さくなるように該レーザ・ダイオード１６の駆動電流を制御して、該レーザ・ダイオード１６の出力光レベルを所定のレベルに合わせるように動作する。
【００１３】
【発明が解決しようとする課題】
ところで、図１２、図１３及び図１４の構成に適用されるカウンタは、例えば図１５に示す構成になっている。但し、図１５においては、紙面の制約のために４ビット・アップ・ダウン・カウンタを例示している。
【００１４】
図１５において、５１、５５、５９及び６３はＪ−Ｋフリップ・フロップ、５２、５３、５４、５６、５７、５８、６０、６１及び６２は出力反転の論理積回路（通常、ＮＡＮＤと略記される。）、６４は出力反転のゲート回路（通常、ＮＯＴと略記される。）である。
【００１５】
図１５の構成は標準的なアップ・ダウン・カウンタであるので、その動作の詳細説明は一般的な電子回路又はデジタル回路の教科書に譲ることにし、ここではその概要のみを記載する。
【００１６】
ＰＲＥＳＥＴは各々のＪ−Ｋフリップ・フロップのプリセット端子（図ではＰＲと略記している。）に供給されて、カウンタの歩進、停止を制御する。通常、ＰＲＥＳＥＴは全てのＪ−Ｋフリップ・フロップのプリセット端子に共通に供給される。
【００１７】
尚、制御信号は出力反転の論理積回路５２、５６、及び６０に供給され、カウントをアップするように制御する。一方、制御信号の反転信号は出力反転の論理積回路５３、５７及び６１に供給され、カウントをダウンするように制御する。
【００１８】
又、Ｊ−Ｋフリップ・フロップのクリア端子（図ではＣＬと略記している。）に供給されるＣＬＥＡＲによって該Ｊ−Ｋフリップ・フロップの全てを初期状態にクリアする。
【００１９】
上記のように、ＰＲＥＳＥＴによって全てのビットに対して同時に歩進、停止の制御をする。従って、図１５のアップ・ダウン・カウンタは常に最低ビットの歩進を基本にカウントしてゆく。
【００２０】
つまり、図１２、図１３、及び図１４におけるカウンタ１は、常に最低ビットの歩進を基本にカウントする。
従って、カウントのステップが最小に設定されているため、図１３の構成及び図１４の構成におけるｎビットのデジタル・アナログ変換回路３の出力ステップは最小になっており、クロック速度が同一であれば、該ｎビットのデジタル・アナログ変換回路の出力変化は最も遅い。
【００２１】
そして、図１４の構成は、前述の如く、電流−電圧変換回路１８の出力をリファレンス信号に収斂させるものであるから、収斂の速度が遅くなるという問題が生ずる。
【００２２】
【課題を解決するための手段】
図１は、本発明のカウンタの原理図である。
図１において、１はｎビットのカウンタ、２はカウンタ制御回路である。
【００２３】
該カウンタ１はクロックをカウントしてゆくが、種々の信号によってカウント動作を制御される。ＣＬＥＡＲはカウント値を初期化する信号で、ｎビットのカウント値を同時に初期状態に設定する。次に、制御信号はカウントのアップ又はダウンを決める信号である。更に、通常ｎビットにわたって共通に設定されてカウントの歩進、停止を制御するＰＲＥＳＥＴはｍビット（ｍはｎ以下の正の整数）と（ｎ−ｍ）ビットに分割され、ｍビットについては該カウンタ制御回路の出力信号によって設定され、（ｎ−ｍ）ビットについては固定的に設定される。尚、Ｑ１、Ｑ２、・・・、Ｑｎは該カウンタ１のｎビットのカウント出力である。
【００２４】
該カウンタ制御回路２は、周囲の回路の状態によって２値の信号を出力する。
図１の構成によれば、該カウンタ制御回路２が周囲の回路の状態によって該カウンタ１のＰＲＥＳＥＴを分割して設定する。
【００２５】
ここで、ｍビットが該カウンタ１の最低ビット（通常ＬＳＢと略記される。）側であり、周囲の回路の初期状態ではｍビットは“１”に設定され、周囲の回路が初期状態を脱した時にはｍビットは“０”に設定される場合を考える。但し、このｎビットのカウンタ１は、ＰＲＥＳＥＴが“０”で通常動作を行なうものとする。
【００２６】
該カウンタ１の最高ビット（通常ＭＳＢと略記される。）側の（ｎ−ｍ）ビットには固定的に“０”が設定されているので、周囲の回路が初期状態にある時には、ＭＳＢ側（ｎ−ｍ）ビットだけでカウントが歩進され、周囲の回路が初期状態を脱した時には全てのビットでカウントが歩進される。
【００２７】
従って、周囲の回路が初期状態にあるときにはカウントのステップが大きく、周囲の回路が初期状態を脱するとカウントのステップが小さくなる。つまり、図１の構成によって該カウンタ１のカウントのステップを制御することが可能になる。
【００２８】
図２は、本発明の可変出力回路の原理図である。
図２において、１はｎビットのカウンタ、２はカウンタ制御回路、３はｎビットのデジタル・アナログ変換回路（図ではｎビットＤ／Ａ変換回路と略記している。）である。
【００２９】
該カウンタ１は、図１において説明したカウンタ１そのものであり、該カウンタに供給されるＰＲＥＳＥＴは、該カウンタ制御回路２が設定するｍビットと固定的に設定される（ｎ−ｍ）ビットに分割されており、該カウンタ１のｎビットのカウント出力が該ｎビットのデジタル・アナログ変換回路３の入力端子に供給されている。
【００３０】
該カウンタ制御回路２は、周囲の回路の状態によって２値の信号を出力する。
該ｎビットのデジタル・アナログ変換回路３は、図示は省略するが、各ビット毎に該ビット毎の重みに対応した電流を流す電流源を備えており、全ビットの電流を加算した電流に比例する出力を出力端子から供給する。
【００３１】
従って、該カウンタ１のカウント値が増減すると、該ｎビットのデジタル・アナログ変換回路３は該カウント値の増減に対応する可変出力を供給する。
ここで、ｍビットが該カウンタ１の最低ビット（通常ＬＳＢと略記される。）側であり、周囲の回路の初期状態ではｍビットは“１”に設定され、周囲の回路が初期状態を脱した時にはｍビットは“０”に設定される場合を考える。ここで、図１の場合と同様に、図２におけるｎビットのカウンタ１はＰＲＥＳＥＴが“０”で通常動作を行なうものとする。
【００３２】
上記の如く、周囲の回路が初期状態にあるときには該カウンタ１のカウントのステップが大きく、周囲の回路が初期状態を脱するとカウントのステップが小さくなるので、周囲の回路が初期状態にある時には該ｎビットのデジタル・アナログ変換回路３の出力のステップは大きく、周囲の回路が初期状態を脱した時には該ｎビットのデジタル・アナログ変換回路３の出力のステップは小さくなる。つまり、図２の構成によって該ｎビットのデジタル・アナログ変換回路の出力のステップを制御することが可能になる。
【００３３】
図３は、本発明の自動パワー制御回路の原理図である。
図３において、１はｎビットのカウンタ、２はカウンタ制御回路、３はｎビットのデジタル・アナログ変換回路、７は二の入力の大小に対応して２値のデジタル信号を出力する比較回路、１４は入力データをラッチして波形整形をするフリップ・フロップ、１５は入力データのレベルに対応した電流を生成するレーザ・ダイオード駆動回路（図ではＬＤ駆動回路と略記している。）、１６は該レーザ・ダイオード駆動回路の出力によって駆動されて電気信号を光信号に変換するレーザ・ダイオード、１７は該レーザ・ダイオード１６のバック光を検出して電流に逆変換するフォト・ダイオード、１８は該フォト・ダイオード１７の出力である電流を電圧に変換する電流−電圧変換回路である。
【００３４】
図３の構成は、該レーザ・ダイオード１６の出力光レベルに比例したバック光を該フォト・ダイオード１７と該電流−電圧変換回路１８によって電気変換し、該電流−電圧変換回路１８とリファレンス信号の大小によって該カウンタ１のカウントの方向を制御し、該カウンタ１の出力を該ｎビットのデジタル・アナログ変換回路３によってアナログ変換して該レーザ・ダイオード駆動回路１５に制御信号として供給するようになっており、更に、該カウンタ制御回路２は該電流−電圧変換回路１８の出力が初期状態にある時には“１”を出力して該カウンタのＰＲＥＳＥＴのｍビットに供給し、該電流−電圧変換回路１８の出力が初期状態を脱した時には“０”を出力して該カウンタ１のＰＲＥＳＥＴのｍビットに供給し、該カウンタ１のＰＲＥＳＥＴの（ｎ−ｍ）ビットには固定的に“０”が供給されるようになっている。
【００３５】
ここで、ｍビットが該カウンタ１の最低ビット（通常ＬＳＢと略記される。）側であり、周囲の回路の初期状態ではｍビットは“１”に設定され、周囲の回路が初期状態を脱した時にはｍビットは“０”に設定される場合を考える。ここで、図１、図２と同様に、図３におけるｎビットのカウンタ１はＰＲＥＳＥＴが“０”で通常動作を行なうものとする。
【００３６】
上記の如く、該電流−電圧変換回路１８の出力が初期状態にあるときには該カウンタ１のカウントのステップが大きく、該電流−電圧変換回路１８の出力が初期状態を脱するとカウントのステップが小さくなるので、該電流−電圧変換回路１８の出力が初期状態にある時には該ｎビットのデジタル・アナログ変換回路３の出力のステップは大きく、該電流−電圧変換回路１８の出力が初期状態を脱した時には該ｎビットのデジタル・アナログ変換回路３の出力のステップは小さくなる。
【００３７】
ところで、該ｎビットのデジタル・アナログ変換回路３の出力は該レーザ・ダイオード駆動回路１５に供給されて該レーザ・ダイオード１６の駆動電流を制御しているので、図３の構成によって該レーザ・ダイオード１６の駆動電流の制御ステップを制御することが可能になる。
【００３８】
上記の場合、該電流−電圧変換回路１８の初期状態では駆動電流の制御ステップが大きく、該電流−電圧変換回路１８が初期状態を脱した時には駆動電流の制御ステップが小さくなるので、図３の構成において、該レーザ・ダイオード１６の駆動電流を所定の値に収斂させる速度が速くなり、且つ、収斂の精度を高く保つことができる。
【００３９】
【発明の実施の形態】
図４は、可変出力回路の実施の形態である。
図４において、１はｎビットのカウンタ、３はｎビットのデジタル・アナログ変換回路、４は電流源、５は抵抗、６及び７は比較回路である。
【００４０】
ここで、該電流源４、該抵抗５及び該比較回路６は、図２におけるカウンタ制御回路２を構成し、レベルが変化する信号１と一定レベルであるリファレンス信号２との大小に対応する２値の信号を、該カウンタ１のｍビットに対するＰＲＥＳＥＴとして供給する。尚、該カウンタ１の（ｎ−ｍ）ビットに対するＰＲＥＳＥＴとしては“０”が固定的に供給される。
【００４１】
又、該比較回路７は、レベルが変化する信号１と一定レベルであるリファレンス信号１との大小に対応する２値の信号を、該カウンタ１の全ビットに対するカウント・アップ及びカウント・ダウンの制御信号として供給する。
【００４２】
該カウンタ１のカウント出力は該ｎビットのデジタル・アナログ変換回路３に供給され、該ｎビットのデジタル・アナログ変換回路３によってカウント値に対応するレベルが可変のアナログ出力に変換される。
【００４３】
図５は、図４におけるカウンタの構成例で、ここでは４ビットのアップ・ダウン・カウンタの例を示す。
図５において、５１、５５、５９及び６３はＪ−Ｋフリップ・フロップ、５２、５３、５４、５６、５７、５８、６０、６１及び６２は出力反転の論理積回路（通常、ＮＡＮＤと略記される。）、６４は出力反転のゲート回路（通常、ＮＯＴと略記される。）である。
【００４４】
図５の構成の特徴は、ＬＳＢ側２ビットのＪ−Ｋフリップ・フロップのＰＲＥＳＥＴとして、図４における比較回路６の出力、即ちカウンタ制御回路の出力が供給され、ＭＳＢ側２ビットのＰＲＥＳＥＴとして固定的に“０”が供給されている点である。
【００４５】
今、レベルが可変の信号１の初期状態においてＬＳＢ側２ビットに“１”が供給され、レベルが可変の信号１が初期状態を脱した時にＬＳＢ側２ビットに“０”が供給される場合を考える。
【００４６】
ここで、ＰＲＥＳＥＴとして“０”が供給される時に通常動作をするものとして考えている。このことは，以降の実施の形態においても同様である。
図６は、上記の設定をした場合の、図５の構成の動作を説明するタイムチャートである。尚、ＬＳＢ側２ビットの出力をＱ１、Ｑ２とし、ＭＳＢ側２ビットの出力をＱ３、Ｑ４として説明する。
【００４７】
先ず初期状態においてはＬＳＢ側２ビットにはカウンタ制御回路が出力する“１”が供給されており、ＭＳＢ側２ビットには固定的な“０”が供給されているので、ＬＳＢ側２ビットに対応するＪ−Ｋフリップ・フロップの出力は固定されており、ＭＳＢ側２ビットに対応するＪ−Ｋフリップ・フロップだけでカウントが歩進される。従って、カウント値はクロック１周期に対応してＱ３を基本に歩進される。
【００４８】
次いで、カウンタ制御回路が“０”を出力するようになると、カウンタの全ビットに対応するＪ−Ｋフリップ・フロップでカウントが歩進される。従って、カウント値はクロック１周期に対応してＱ１を基本に歩進される。
【００４９】
つまり、カウンタ制御回路の出力レベルによってカウント値のステップが３ビット目のウェイトからＬＳＢ（１ビット目）のウェイトに変化する。このようにカウンタのカウント値のステップが制御されると図４の構成の可変出力のステップが変化する。
【００５０】
図７は、図４の構成の出力の変化を説明する図で、図４におけるカウンタは４ビットで、該カウンタのＬＳＢ側２ビットにＰＲＥＳＥＴとして上記と同様なカウンタ制御回路の出力が供給され、該カウンタのＭＳＢ側２ビットにＰＲＥＳＥＴとして固定的に“０”が供給される場合の出力の変化を示している。
【００５１】
図７（イ）は、入力条件を示しており、一定レベルであるリファレンス信号１及びリファレンス信号２に対して、レベルが変化する信号１が図の如く立ち上がってゆくものとする。
【００５２】
又、信号１のレベルがリファレンス信号１のレベルより低い時には、比較回路７は“１”を出力してカウント・アップするように制御し、信号１のレベルがリファレンス信号１のレベルより高い時には、比較回路７は“０”を出力してカウント・ダウンするように制御するものとする。
【００５３】
更に、信号１のレベルがリファレンス信号２のレベルより低い時（上記の説明における初期状態である。）にはカウンタ制御回路はＬＳＢ側２ビットに“１”を供給してＬＳＢ側２ビットの歩進を停止し、信号１のレベルがリファレンス信号２のレベルより高い時（上記の説明における初期状態を脱した時である。）にはカウンタ制御回路はＬＳＢ側２ビットに“０”を供給してＬＳＢ側２ビットに歩進させるように制御するものとする。
【００５４】
この結果、信号１がリファレンス信号２のレベルより低い時には、ｎビットのデジタル・アナログ変換回路はカウンタのＱ３のウェイトに対応するステップで変化するアナログ信号を出力し続ける。
【００５５】
そして、信号１がリファレンス信号２のレベルを越えると、ｎビットのデジタル・アナログ変換回路はカウンタのＱ１のウェイトに対応するステップで変化するアナログ信号を出力するようになる。
【００５６】
ここで、Ｑ１はＬＳＢ（１ビット目）の出力であり、Ｑ３は３ビット目の出力であるから、Ｑ３のウェイトとＱ１のウェイトの比は４：１である。即ち、信号１がリファレンス信号２のレベルに達するまでは４のウェイトのステップでｎビットのデジタル・アナログ変換回路の出力が変化し、信号１がリファレンス信号２のレベルに達した後は１のウェイトのステップでｎビットのデジタル・アナログ変換回路の出力が変化する。
【００５７】
尚、信号１がリファレンス信号１のレベルを越えるとカウント・ダウンし、信号１がリファレンス信号１のレベルに達しないとカウント・アップするので、図４の構成の出力は、信号１がリファレンス信号１を越えた後はほぼ一定に保たれる。
【００５８】
ここで、図４ではリファレンス信号２はリファレンス信号１に電流源を接続し、該電流源に直列に抵抗を接続して、該抵抗のもう一方の端子をアースする形で生成する例を示したが、この構成に限定されるものではない。
【００５９】
図８は、リファレンス信号２の生成回路の構成である。
図８（イ）は、図４に示した構成と全く同じものである。
図８（ロ）は、図８（イ）における電流源と抵抗とを入れ換えたものである。
【００６０】
図８（ハ）は、図８（イ）における抵抗をＭＯＳ電界効果トランジスタのチャネル抵抗によって実現したものである。
図８（ニ）は、図８（ハ）における電流源とＭＯＳ電界効果トランジスタとを入れ換えたものである。
【００６１】
図８（ホ）は、図８（イ）における抵抗の代わりにダイオードを用いたものである。尚、図ではダイオードのシンボルが一つしか描かれていないが、直列に接続されるダイオードの数は１には限定されない。
【００６２】
図８（ヘ）は、図８（ホ）における電流源とダイオードを入れ換えたものである。この場合にも、ダイオードの数は１には限定されない。
図８（ト）は、単独の電圧源でリファレンス信号２を得るものである。
【００６３】
図９は、カウンタ制御回路の他の構成である。
図９の構成は、レベルが変化する信号１をｒビット（ｒは２以上の整数）のアナログ・デジタル変換回路（図ではｎビットＡ／Ｄと略記している。）に供給し、該アナログ・デジタル変換回路の出力をデコーダ（図ではＤＥＣと略記している。）によってデコードして、信号１のレベルに対応して２値の信号を得るものである。
【００６４】
図１０は、可変出力回路の第二の実施の形態である。
図１０において、１はｎビットのカウンタ、３はｎビットのデジタル・アナログ変換回路、４は電流源、７は比較回路、８及び９は抵抗、１０及び１１は比較回路である。
【００６５】
ここで、該電流源４、該抵抗８、該抵抗９、該比較回路１０及び該比較回路１１は、図２におけるカウンタ制御回路２を構成し、レベルが変化する信号１と一定レベルであるリファレンス信号３との大小に対応する２値信号を該カウンタ１のｐビットに対するＰＲＥＳＥＴとして供給し、レベルが変化する信号１と一定レベルであるリファレンス信号２との大小に対応する２値信号を該カウンタ１のｑビットに対するＰＲＥＳＥＴとして供給する。尚、該カウンタ１の〔ｎ−（ｐ＋ｑ）〕ビット（ｐ及びｑはｎ以下の正の整数で、且つ（ｐ＋ｑ）もｎ以下である。）に対するＰＲＥＳＥＴとしては“０”が固定的に供給される。
【００６６】
又、該比較回路７は、レベルが変化する信号１と一定レベルであるリファレンス信号１との大小に対応する２値の信号を、該カウンタ１の全ビットに対するカウント・アップ及びカウント・ダウンの制御信号として供給する。
【００６７】
該カウンタ１のカウント出力は該ｎビットのデジタル・アナログ変換回路３に供給され、該ｎビットのデジタル・アナログ変換回路３によってカウント値に対応するレベルが可変のアナログ出力に変換される。
【００６８】
図１０の特徴は、図４がアナログ出力のステップが１回切り替わるのに対して、アナログ出力のステップが２回切り替わる点にある。
即ち、ｐビットがＬＳＢ側で、〔ｎ−（ｐ＋ｑ）〕ビットがＭＳＢ側で、ｑビットがその中間であるものとし、該比較回路１１は信号１のレベルがリファレンス信号２より低い時に“１”を出力し、該比較回路１０は信号１のレベルがリファレンス信号３より低い時に“１”を出力するものとすれば、信号１がリファレンス信号２より低い時には該カウンタ１は（ｐ＋ｑ＋１）ビット目を基本にカウントを歩進し、信号１がリファレンス信号２より高く、リファレンス信号３より低い時には該カウンタ１は（ｐ＋１）ビット目を基本にカウントを歩進し、進行１がリファレンス信号３より高くなると該カウンタ１はＬＳＢ（１ビット目）を基本にカウントを歩進する。
【００６９】
従って、信号１がリファレンス信号２より低い時に該ｎビットのデジタル・アナログ変換回路３の出力のステップは最大で、信号１がリファレンス信号３より高い時に該ｎビットのデジタル・アナログ変換回路３の出力のステップは最小になり、信号１がリファレンス信号２とリファレンス信号３の間の時に該ｎビットのデジタル・アナログ変換回路の出力のステップはそれらの中間になる。
【００７０】
つまり、図１０の回路は出力のステップが２回切り替わる可変出力回路である。
図４と図１０を併せ考えれば、出力のステップが任意の回数切り替わる可変出力回路を構成することができることは容易に理解できる。この際、出力のステップを大きい方から小さい方へ順に制御するには、リファレンス信号１から生成される複数のリファレンス信号のうち最大のリファレンス信号と信号１を比較する比較回路の出力を該カウンタ１のＬＳＢ側のビットのＰＲＥＳＥＴとして供給し、リファレンス信号１から生成される複数のリファレンス信号のうち最小のリファレンス信号と信号１を比較する比較回路の出力を該カウンタ１のＭＳＢ側（正確には、“可変のＰＲＥＳＥＴを供給されるビットのうちのＭＳＢ側”である。）のビットのＰＲＥＳＥＴとして供給し、中間のリファレンス信号と信号１を比較する比較回路の出力は、中間のリファレンス信号のレベルとカウンタのビットのウェイトの順を逆にするようにＰＲＥＳＥＴとして供給すればよい。
【００７１】
図１１は、自動パワー制御回路の実施の形態で、可変出力回路としては図４の構成を適用した例を示している。
図１１において、１はｎビットのカウンタ、３はｎビットのデジタル・アナログ変換回路、４は電流源、５は抵抗、６及び７は比較回路、１４はフリップ・フロップ、１５はレーザ・ダイオード駆動回路、１６はレーザ・ダイオード、１７はフォト・ダイオード、１８は電流−電圧変換回路である。
【００７２】
図１１の構成は、該レーザ・ダイオード１６の出力光レベルに比例したバック光を該フォト・ダイオード１７と該電流−電圧変換回路１８によって電気変換し、該電流−電圧変換回路１８とリファレンス信号の大小によって該カウンタ１のカウントの方向を制御し、該カウンタ１の出力を該ｎビットのデジタル・アナログ変換回路３によってアナログ変換して該レーザ・ダイオード駆動回路１５に制御信号として供給するようになっている。
【００７３】
従って、図１１の構成は、リファレンス信号と該電流−電圧変換回路１８の出力の差が小さくなるように該レーザ・ダイオード１６の駆動電流を制御して、該レーザ・ダイオード１６の出力光レベルを所定のレベルに合わせるように動作する。
【００７４】
そして、該カウンタ１のＰＲＥＳＥＴとして、ＬＳＢ側ｍビットには該電流−電圧変換回路１８の出力とリファレンス信号１を比較する比較回路６の出力が２値信号として供給され、ＭＳＢ側（ｎ−ｍ）ビットには固定的に“０”が供給される。
【００７５】
図７（イ）は、入力条件を示しており、一定レベルであるリファレンス信号１及びリファレンス信号２に対して、レベルが変化する信号１が図の如く立ち上がってゆくものとする。
【００７６】
電源が投入され、ＤＡＴＡが入力されるとレーザ・ダイオード駆動回路１５はレーザ・ダイオード１６に駆動電流を供給し始め、該レーザ・ダイオード１６の出力光が立ち上がってゆく。
【００７７】
それを該フォト・ダイオード１７及び該電流−電圧変換回路１８によって電気変換して、図４における信号１に相当する信号を生成する。
そして、該電流−電圧変換回路１８の出力がリファレンス信号１のレベルより低い時には、比較回路７は“１”を出力してカウント・アップするように制御し、信号１のレベルがリファレンス信号１のレベルより高い時には、比較回路７は“０”を出力してカウント・ダウンするように制御するものとする。
【００７８】
更に、信号１のレベルがリファレンス信号２のレベルより低い時にはカウンタ制御回路はＬＳＢ側ｍビットに“１”を供給してＬＳＢ側ｍビットの歩進を停止し、信号１のレベルがリファレンス信号２のレベルより高い時にはカウンタ制御回路はＬＳＢ側（ｎ−ｍ）ビットに“０”を供給してＬＳＢ側（ｎ−ｍ）ビットに歩進させるように制御するものとする。
【００７９】
この結果、該電流−電圧変換回路１８の出力がリファレンス信号２のレベルより低い時には、ｎビットのデジタル・アナログ変換回路はカウンタの（ｍ＋１）ビット目のウェイトに対応するステップで変化するアナログ信号を出力し続ける。
【００８０】
そして、該電流−電圧変換回路１８の出力がリファレンス信号２のレベルを越えると、ｎビットのデジタル・アナログ変換回路はカウンタのＬＳＢ（１ビット目）のウェイトに対応するステップで変化するアナログ信号を出力するようになる。
【００８１】
従って、該電流−電圧変換回路１８の出力とリファレンス信号２との大小によって、該ｎビットのデジタル・アナログ変換回路３は最初は大きなステップで変化する出力を該レーザ・ダイオード駆動回路１５に供給し、次いで小さなステップで変化する出力を該レーザ・ダイオード駆動回路１５に供給する。
【００８２】
このため、図１１の構成によれば、該レーザ・ダイオード１６の駆動電流を所定の値に収斂させる速度が速くし、且つ、所定の値に収斂する精度も高く保つことができる。
【００８３】
尚、信号１がリファレンス信号１のレベルを越えるとカウント・ダウンし、信号１がリファレンス信号１のレベルに達しないとカウント・アップするので、図４の構成の出力は、信号１がリファレンス信号を越えた後はほぼ一定に保たれる。
【００８４】
図１１は、一のリファレンス信号と電流−電圧変換回路の出力との大小に対応する２ビットの信号を出力するカウンタ制御回路を適用した例であるが、複数のリファレンス信号と電流−電圧変換回路の出力との大小に対応する複数の２ビットの信号を出力するカウンタ制御回路（その一例を図１０において示した。）を適用することも可能である。
【００８５】
さて、上記においては一貫して、カウンタ制御回路の出力を、リファレンス信号の大きさの順とカウンタの出力ビットのウェイトの順を逆にしてカウンタのＰＲＥＳＥＴとして供給し、カウンタのＭＳＢ側に固定的なＰＲＥＳＥＴを供給する場合について説明してきた。
【００８６】
これは、自動パワー制御回路においてレーザ・ダイオードの駆動電流を所定の値に収斂させることを念頭においているためで、カウンタへのＰＲＥＳＥＴの与え方としては上記に限定されるものではなく、カウンタ制御回路の出力と固定的なＰＲＥＳＥＴを任意のビット順に供給することも可能である。
【００８７】
又、カウンタ制御回路において二の信号のレベルを比較してＰＲＥＳＥＴを生成する例のみについて記載してきたが、例えば経過時間と所定の時間を比較してＰＲＥＳＥＴを生成することも可能で、当然、本発明はこのような技術も包含するものである。
【００８８】
【発明の効果】
本発明により、周囲の回路の状態によって異なるビット数でカウントするカウンタが実現でき、カウンタの動作を柔軟なものにすることができる。
【００８９】
又、上記カウンタの出力をデジタル・アナログ変換回路に供給してアナログ値に変換することにより、出力のステップを可変にすることができる可変出力回路を実現することができ、可変出力回路の動作を柔軟にすることができる。
【００９０】
更に、上記可変出力回路を自動パワー制御回路に適用することにより、レーザ・ダイオードの駆動電流を所定値に収斂させる速度を速くでき、且つ、収斂の精度を高く保つことができる自動パワー制御回路を実現できる。
【図面の簡単な説明】
【図１】 本発明のカウンタの原理図。
【図２】 本発明の可変出力回路の原理図。
【図３】 本発明の自動パワー制御回路の原理図。
【図４】 可変出力回路の実施の形態。
【図５】 図４におけるカウンタの構成例。
【図６】 図５の構成の動作を説明するタイムチャート。
【図７】 図４の構成の出力の変化を説明する図。
【図８】 リファレンス信号２の生成回路の構成。
【図９】 カウンタ制御回路の他の構成。
【図１０】 可変出力回路の第二の実施の形態。
【図１１】 自動パワー制御回路の実施の形態。
【図１２】 従来のカウンタの原理図。
【図１３】 従来の可変出力回路の原理図。
【図１４】 従来の自動パワー制御回路。
【図１５】 図１２、図１３及び図１４の構成に適用されるカウンタの構成例。
【符号の説明】
１ カウンタ
２ カウンタ制御回路
３ ｎビットのデジタル・アナログ変換回路
４ 電流源
５ 抵抗
６、７ 比較回路
８、９ 抵抗
１０、１１ 比較回路
１４ フリップ・フロップ
１５ レーザ・ダイオード駆動回路
１６ レーザ・ダイオード
１７ フォト・ダイオード
１８ 電流−電圧変換回路
５１、５５、５９、６３ Ｊ−ｋフリップ・フロップ
５２、５３、５４、５６、５７、５８、６０、６１、６２ 出力反転の論理積回路
【発明の属する技術分野】
本発明は、カウンタと、該カウンタを適用した可変出力回路と、該可変出力回路を適用した自動パワー制御回路に係り、特に、カウント幅を可変にするカウンタと、該カウント幅が可変なカウンタを適用した可変出力回路と、該カウント幅が可変なカウンタを適用した可変出力回路を適用した自動パワー制御回路に関する。
【０００２】
自動パワー制御回路の重要な性能として、最終的な出力パワーに速く収斂する性能と、精度よく最終的な出力パワーに収斂する性能が求められる。
さて、速く最終的な出力パワーに収斂させるためには、可変出力回路の出力変化のステップを大きくすればよいが、該ステップが大きいと最終的な出力パワーへの収斂の精度が低下する。
【０００３】
即ち、背反事象である収斂の速度と収斂の精度を両立させることが要請されている訳である。
【０００４】
【従来の技術】
図１２は、従来のカウンタの原理図である。
図１２において、１はｎビット（ｎは正の整数）のカウンタである。
【０００５】
該カウンタ１はクロックをカウントしてゆくが、種々の信号によってカウント動作を制御される。ＣＬＥＡＲはカウント値を消去する信号で、ｎビットのカウント値を同時に消去する。次に、制御信号はカウントのアップ又はダウンを決める信号である。更に、ＰＲＥＳＥＴはカウントの歩進、停止を制御する信号で、通常ｎビットにわたって共通に設定される。尚、Ｑ１、Ｑ２、・・・、Ｑｎは該カウンタ１のｎビットのカウント出力である。
【０００６】
図１３は、従来の可変出力回路の原理図である。
図１３において、１はｎビットのカウンタ、３はｎビットのデジタル・アナログ変換回路（図ではｎビットＤ／Ａ変換回路と略記している。）である。
【０００７】
該カウンタ１は、図１２において説明したカウンタそのものであり、該カウンタ１のｎビットのカウント出力が該ｎビットのデジタル・アナログ変換回路３の入力端子に供給されている。
【０００８】
該ｎビットのデジタル・アナログ変換回路３は、図示は省略するが、各ビット毎に該ビット毎の重みに対応した電流を流す電流源を備えており、全ビットの電流を加算した電流に比例する出力を出力端子から供給する。
【０００９】
従って、該カウンタ１のカウント値が増減すると、該ｎビットのデジタル・アナログ変換回路３は該カウント値の増減に対応する可変出力を供給する。
図１４は、従来の自動パワー制御回路である。
【００１０】
図１４において、１はｎビットのカウンタ、３はｎビットのデジタル・アナログ変換回路、７は二の入力の大小に対応して２値のデジタル信号を出力する比較回路、１４は入力データをラッチして波形整形をするフリップ・フロップ、１５は入力データのレベルに対応した電流を生成するレーザ・ダイオード駆動回路（図ではＬＤ駆動回路と略記している。）、１６は該レーザ・ダイオード駆動回路の出力によって駆動されて電気信号を光信号に変換するレーザ・ダイオード、１７は該レーザ・ダイオード１６のバック光を検出して電流に逆変換するフォト・ダイオード、１８は該フォト・ダイオード１７の出力である電流を電圧に変換する電流−電圧変換回路である。
【００１１】
図１４の構成は、該レーザ・ダイオード１６の出力光レベルに比例したバック光を該フォト・ダイオード１７と該電流−電圧変換回路１８によって電気変換し、該電流−電圧変換回路１８とリファレンス信号の大小によって該カウンタ１のカウントの方向を制御し、該カウンタ１の出力を該ｎビットのデジタル・アナログ変換回路３によってアナログ変換して該レーザ・ダイオード駆動回路１５に制御信号として供給するようになっている。
【００１２】
従って、図１４の構成は、リファレンス信号と該電流−電圧変換回路１８の出力の差が小さくなるように該レーザ・ダイオード１６の駆動電流を制御して、該レーザ・ダイオード１６の出力光レベルを所定のレベルに合わせるように動作する。
【００１３】
【発明が解決しようとする課題】
ところで、図１２、図１３及び図１４の構成に適用されるカウンタは、例えば図１５に示す構成になっている。但し、図１５においては、紙面の制約のために４ビット・アップ・ダウン・カウンタを例示している。
【００１４】
図１５において、５１、５５、５９及び６３はＪ−Ｋフリップ・フロップ、５２、５３、５４、５６、５７、５８、６０、６１及び６２は出力反転の論理積回路（通常、ＮＡＮＤと略記される。）、６４は出力反転のゲート回路（通常、ＮＯＴと略記される。）である。
【００１５】
図１５の構成は標準的なアップ・ダウン・カウンタであるので、その動作の詳細説明は一般的な電子回路又はデジタル回路の教科書に譲ることにし、ここではその概要のみを記載する。
【００１６】
ＰＲＥＳＥＴは各々のＪ−Ｋフリップ・フロップのプリセット端子（図ではＰＲと略記している。）に供給されて、カウンタの歩進、停止を制御する。通常、ＰＲＥＳＥＴは全てのＪ−Ｋフリップ・フロップのプリセット端子に共通に供給される。
【００１７】
尚、制御信号は出力反転の論理積回路５２、５６、及び６０に供給され、カウントをアップするように制御する。一方、制御信号の反転信号は出力反転の論理積回路５３、５７及び６１に供給され、カウントをダウンするように制御する。
【００１８】
又、Ｊ−Ｋフリップ・フロップのクリア端子（図ではＣＬと略記している。）に供給されるＣＬＥＡＲによって該Ｊ−Ｋフリップ・フロップの全てを初期状態にクリアする。
【００１９】
上記のように、ＰＲＥＳＥＴによって全てのビットに対して同時に歩進、停止の制御をする。従って、図１５のアップ・ダウン・カウンタは常に最低ビットの歩進を基本にカウントしてゆく。
【００２０】
つまり、図１２、図１３、及び図１４におけるカウンタ１は、常に最低ビットの歩進を基本にカウントする。
従って、カウントのステップが最小に設定されているため、図１３の構成及び図１４の構成におけるｎビットのデジタル・アナログ変換回路３の出力ステップは最小になっており、クロック速度が同一であれば、該ｎビットのデジタル・アナログ変換回路の出力変化は最も遅い。
【００２１】
そして、図１４の構成は、前述の如く、電流−電圧変換回路１８の出力をリファレンス信号に収斂させるものであるから、収斂の速度が遅くなるという問題が生ずる。
【００２２】
【課題を解決するための手段】
図１は、本発明のカウンタの原理図である。
図１において、１はｎビットのカウンタ、２はカウンタ制御回路である。
【００２３】
該カウンタ１はクロックをカウントしてゆくが、種々の信号によってカウント動作を制御される。ＣＬＥＡＲはカウント値を初期化する信号で、ｎビットのカウント値を同時に初期状態に設定する。次に、制御信号はカウントのアップ又はダウンを決める信号である。更に、通常ｎビットにわたって共通に設定されてカウントの歩進、停止を制御するＰＲＥＳＥＴはｍビット（ｍはｎ以下の正の整数）と（ｎ−ｍ）ビットに分割され、ｍビットについては該カウンタ制御回路の出力信号によって設定され、（ｎ−ｍ）ビットについては固定的に設定される。尚、Ｑ１、Ｑ２、・・・、Ｑｎは該カウンタ１のｎビットのカウント出力である。
【００２４】
該カウンタ制御回路２は、周囲の回路の状態によって２値の信号を出力する。
図１の構成によれば、該カウンタ制御回路２が周囲の回路の状態によって該カウンタ１のＰＲＥＳＥＴを分割して設定する。
【００２５】
ここで、ｍビットが該カウンタ１の最低ビット（通常ＬＳＢと略記される。）側であり、周囲の回路の初期状態ではｍビットは“１”に設定され、周囲の回路が初期状態を脱した時にはｍビットは“０”に設定される場合を考える。但し、このｎビットのカウンタ１は、ＰＲＥＳＥＴが“０”で通常動作を行なうものとする。
【００２６】
該カウンタ１の最高ビット（通常ＭＳＢと略記される。）側の（ｎ−ｍ）ビットには固定的に“０”が設定されているので、周囲の回路が初期状態にある時には、ＭＳＢ側（ｎ−ｍ）ビットだけでカウントが歩進され、周囲の回路が初期状態を脱した時には全てのビットでカウントが歩進される。
【００２７】
従って、周囲の回路が初期状態にあるときにはカウントのステップが大きく、周囲の回路が初期状態を脱するとカウントのステップが小さくなる。つまり、図１の構成によって該カウンタ１のカウントのステップを制御することが可能になる。
【００２８】
図２は、本発明の可変出力回路の原理図である。
図２において、１はｎビットのカウンタ、２はカウンタ制御回路、３はｎビットのデジタル・アナログ変換回路（図ではｎビットＤ／Ａ変換回路と略記している。）である。
【００２９】
該カウンタ１は、図１において説明したカウンタ１そのものであり、該カウンタに供給されるＰＲＥＳＥＴは、該カウンタ制御回路２が設定するｍビットと固定的に設定される（ｎ−ｍ）ビットに分割されており、該カウンタ１のｎビットのカウント出力が該ｎビットのデジタル・アナログ変換回路３の入力端子に供給されている。
【００３０】
該カウンタ制御回路２は、周囲の回路の状態によって２値の信号を出力する。
該ｎビットのデジタル・アナログ変換回路３は、図示は省略するが、各ビット毎に該ビット毎の重みに対応した電流を流す電流源を備えており、全ビットの電流を加算した電流に比例する出力を出力端子から供給する。
【００３１】
従って、該カウンタ１のカウント値が増減すると、該ｎビットのデジタル・アナログ変換回路３は該カウント値の増減に対応する可変出力を供給する。
ここで、ｍビットが該カウンタ１の最低ビット（通常ＬＳＢと略記される。）側であり、周囲の回路の初期状態ではｍビットは“１”に設定され、周囲の回路が初期状態を脱した時にはｍビットは“０”に設定される場合を考える。ここで、図１の場合と同様に、図２におけるｎビットのカウンタ１はＰＲＥＳＥＴが“０”で通常動作を行なうものとする。
【００３２】
上記の如く、周囲の回路が初期状態にあるときには該カウンタ１のカウントのステップが大きく、周囲の回路が初期状態を脱するとカウントのステップが小さくなるので、周囲の回路が初期状態にある時には該ｎビットのデジタル・アナログ変換回路３の出力のステップは大きく、周囲の回路が初期状態を脱した時には該ｎビットのデジタル・アナログ変換回路３の出力のステップは小さくなる。つまり、図２の構成によって該ｎビットのデジタル・アナログ変換回路の出力のステップを制御することが可能になる。
【００３３】
図３は、本発明の自動パワー制御回路の原理図である。
図３において、１はｎビットのカウンタ、２はカウンタ制御回路、３はｎビットのデジタル・アナログ変換回路、７は二の入力の大小に対応して２値のデジタル信号を出力する比較回路、１４は入力データをラッチして波形整形をするフリップ・フロップ、１５は入力データのレベルに対応した電流を生成するレーザ・ダイオード駆動回路（図ではＬＤ駆動回路と略記している。）、１６は該レーザ・ダイオード駆動回路の出力によって駆動されて電気信号を光信号に変換するレーザ・ダイオード、１７は該レーザ・ダイオード１６のバック光を検出して電流に逆変換するフォト・ダイオード、１８は該フォト・ダイオード１７の出力である電流を電圧に変換する電流−電圧変換回路である。
【００３４】
図３の構成は、該レーザ・ダイオード１６の出力光レベルに比例したバック光を該フォト・ダイオード１７と該電流−電圧変換回路１８によって電気変換し、該電流−電圧変換回路１８とリファレンス信号の大小によって該カウンタ１のカウントの方向を制御し、該カウンタ１の出力を該ｎビットのデジタル・アナログ変換回路３によってアナログ変換して該レーザ・ダイオード駆動回路１５に制御信号として供給するようになっており、更に、該カウンタ制御回路２は該電流−電圧変換回路１８の出力が初期状態にある時には“１”を出力して該カウンタのＰＲＥＳＥＴのｍビットに供給し、該電流−電圧変換回路１８の出力が初期状態を脱した時には“０”を出力して該カウンタ１のＰＲＥＳＥＴのｍビットに供給し、該カウンタ１のＰＲＥＳＥＴの（ｎ−ｍ）ビットには固定的に“０”が供給されるようになっている。
【００３５】
ここで、ｍビットが該カウンタ１の最低ビット（通常ＬＳＢと略記される。）側であり、周囲の回路の初期状態ではｍビットは“１”に設定され、周囲の回路が初期状態を脱した時にはｍビットは“０”に設定される場合を考える。ここで、図１、図２と同様に、図３におけるｎビットのカウンタ１はＰＲＥＳＥＴが“０”で通常動作を行なうものとする。
【００３６】
上記の如く、該電流−電圧変換回路１８の出力が初期状態にあるときには該カウンタ１のカウントのステップが大きく、該電流−電圧変換回路１８の出力が初期状態を脱するとカウントのステップが小さくなるので、該電流−電圧変換回路１８の出力が初期状態にある時には該ｎビットのデジタル・アナログ変換回路３の出力のステップは大きく、該電流−電圧変換回路１８の出力が初期状態を脱した時には該ｎビットのデジタル・アナログ変換回路３の出力のステップは小さくなる。
【００３７】
ところで、該ｎビットのデジタル・アナログ変換回路３の出力は該レーザ・ダイオード駆動回路１５に供給されて該レーザ・ダイオード１６の駆動電流を制御しているので、図３の構成によって該レーザ・ダイオード１６の駆動電流の制御ステップを制御することが可能になる。
【００３８】
上記の場合、該電流−電圧変換回路１８の初期状態では駆動電流の制御ステップが大きく、該電流−電圧変換回路１８が初期状態を脱した時には駆動電流の制御ステップが小さくなるので、図３の構成において、該レーザ・ダイオード１６の駆動電流を所定の値に収斂させる速度が速くなり、且つ、収斂の精度を高く保つことができる。
【００３９】
【発明の実施の形態】
図４は、可変出力回路の実施の形態である。
図４において、１はｎビットのカウンタ、３はｎビットのデジタル・アナログ変換回路、４は電流源、５は抵抗、６及び７は比較回路である。
【００４０】
ここで、該電流源４、該抵抗５及び該比較回路６は、図２におけるカウンタ制御回路２を構成し、レベルが変化する信号１と一定レベルであるリファレンス信号２との大小に対応する２値の信号を、該カウンタ１のｍビットに対するＰＲＥＳＥＴとして供給する。尚、該カウンタ１の（ｎ−ｍ）ビットに対するＰＲＥＳＥＴとしては“０”が固定的に供給される。
【００４１】
又、該比較回路７は、レベルが変化する信号１と一定レベルであるリファレンス信号１との大小に対応する２値の信号を、該カウンタ１の全ビットに対するカウント・アップ及びカウント・ダウンの制御信号として供給する。
【００４２】
該カウンタ１のカウント出力は該ｎビットのデジタル・アナログ変換回路３に供給され、該ｎビットのデジタル・アナログ変換回路３によってカウント値に対応するレベルが可変のアナログ出力に変換される。
【００４３】
図５は、図４におけるカウンタの構成例で、ここでは４ビットのアップ・ダウン・カウンタの例を示す。
図５において、５１、５５、５９及び６３はＪ−Ｋフリップ・フロップ、５２、５３、５４、５６、５７、５８、６０、６１及び６２は出力反転の論理積回路（通常、ＮＡＮＤと略記される。）、６４は出力反転のゲート回路（通常、ＮＯＴと略記される。）である。
【００４４】
図５の構成の特徴は、ＬＳＢ側２ビットのＪ−Ｋフリップ・フロップのＰＲＥＳＥＴとして、図４における比較回路６の出力、即ちカウンタ制御回路の出力が供給され、ＭＳＢ側２ビットのＰＲＥＳＥＴとして固定的に“０”が供給されている点である。
【００４５】
今、レベルが可変の信号１の初期状態においてＬＳＢ側２ビットに“１”が供給され、レベルが可変の信号１が初期状態を脱した時にＬＳＢ側２ビットに“０”が供給される場合を考える。
【００４６】
ここで、ＰＲＥＳＥＴとして“０”が供給される時に通常動作をするものとして考えている。このことは，以降の実施の形態においても同様である。
図６は、上記の設定をした場合の、図５の構成の動作を説明するタイムチャートである。尚、ＬＳＢ側２ビットの出力をＱ１、Ｑ２とし、ＭＳＢ側２ビットの出力をＱ３、Ｑ４として説明する。
【００４７】
先ず初期状態においてはＬＳＢ側２ビットにはカウンタ制御回路が出力する“１”が供給されており、ＭＳＢ側２ビットには固定的な“０”が供給されているので、ＬＳＢ側２ビットに対応するＪ−Ｋフリップ・フロップの出力は固定されており、ＭＳＢ側２ビットに対応するＪ−Ｋフリップ・フロップだけでカウントが歩進される。従って、カウント値はクロック１周期に対応してＱ３を基本に歩進される。
【００４８】
次いで、カウンタ制御回路が“０”を出力するようになると、カウンタの全ビットに対応するＪ−Ｋフリップ・フロップでカウントが歩進される。従って、カウント値はクロック１周期に対応してＱ１を基本に歩進される。
【００４９】
つまり、カウンタ制御回路の出力レベルによってカウント値のステップが３ビット目のウェイトからＬＳＢ（１ビット目）のウェイトに変化する。このようにカウンタのカウント値のステップが制御されると図４の構成の可変出力のステップが変化する。
【００５０】
図７は、図４の構成の出力の変化を説明する図で、図４におけるカウンタは４ビットで、該カウンタのＬＳＢ側２ビットにＰＲＥＳＥＴとして上記と同様なカウンタ制御回路の出力が供給され、該カウンタのＭＳＢ側２ビットにＰＲＥＳＥＴとして固定的に“０”が供給される場合の出力の変化を示している。
【００５１】
図７（イ）は、入力条件を示しており、一定レベルであるリファレンス信号１及びリファレンス信号２に対して、レベルが変化する信号１が図の如く立ち上がってゆくものとする。
【００５２】
又、信号１のレベルがリファレンス信号１のレベルより低い時には、比較回路７は“１”を出力してカウント・アップするように制御し、信号１のレベルがリファレンス信号１のレベルより高い時には、比較回路７は“０”を出力してカウント・ダウンするように制御するものとする。
【００５３】
更に、信号１のレベルがリファレンス信号２のレベルより低い時（上記の説明における初期状態である。）にはカウンタ制御回路はＬＳＢ側２ビットに“１”を供給してＬＳＢ側２ビットの歩進を停止し、信号１のレベルがリファレンス信号２のレベルより高い時（上記の説明における初期状態を脱した時である。）にはカウンタ制御回路はＬＳＢ側２ビットに“０”を供給してＬＳＢ側２ビットに歩進させるように制御するものとする。
【００５４】
この結果、信号１がリファレンス信号２のレベルより低い時には、ｎビットのデジタル・アナログ変換回路はカウンタのＱ３のウェイトに対応するステップで変化するアナログ信号を出力し続ける。
【００５５】
そして、信号１がリファレンス信号２のレベルを越えると、ｎビットのデジタル・アナログ変換回路はカウンタのＱ１のウェイトに対応するステップで変化するアナログ信号を出力するようになる。
【００５６】
ここで、Ｑ１はＬＳＢ（１ビット目）の出力であり、Ｑ３は３ビット目の出力であるから、Ｑ３のウェイトとＱ１のウェイトの比は４：１である。即ち、信号１がリファレンス信号２のレベルに達するまでは４のウェイトのステップでｎビットのデジタル・アナログ変換回路の出力が変化し、信号１がリファレンス信号２のレベルに達した後は１のウェイトのステップでｎビットのデジタル・アナログ変換回路の出力が変化する。
【００５７】
尚、信号１がリファレンス信号１のレベルを越えるとカウント・ダウンし、信号１がリファレンス信号１のレベルに達しないとカウント・アップするので、図４の構成の出力は、信号１がリファレンス信号１を越えた後はほぼ一定に保たれる。
【００５８】
ここで、図４ではリファレンス信号２はリファレンス信号１に電流源を接続し、該電流源に直列に抵抗を接続して、該抵抗のもう一方の端子をアースする形で生成する例を示したが、この構成に限定されるものではない。
【００５９】
図８は、リファレンス信号２の生成回路の構成である。
図８（イ）は、図４に示した構成と全く同じものである。
図８（ロ）は、図８（イ）における電流源と抵抗とを入れ換えたものである。
【００６０】
図８（ハ）は、図８（イ）における抵抗をＭＯＳ電界効果トランジスタのチャネル抵抗によって実現したものである。
図８（ニ）は、図８（ハ）における電流源とＭＯＳ電界効果トランジスタとを入れ換えたものである。
【００６１】
図８（ホ）は、図８（イ）における抵抗の代わりにダイオードを用いたものである。尚、図ではダイオードのシンボルが一つしか描かれていないが、直列に接続されるダイオードの数は１には限定されない。
【００６２】
図８（ヘ）は、図８（ホ）における電流源とダイオードを入れ換えたものである。この場合にも、ダイオードの数は１には限定されない。
図８（ト）は、単独の電圧源でリファレンス信号２を得るものである。
【００６３】
図９は、カウンタ制御回路の他の構成である。
図９の構成は、レベルが変化する信号１をｒビット（ｒは２以上の整数）のアナログ・デジタル変換回路（図ではｎビットＡ／Ｄと略記している。）に供給し、該アナログ・デジタル変換回路の出力をデコーダ（図ではＤＥＣと略記している。）によってデコードして、信号１のレベルに対応して２値の信号を得るものである。
【００６４】
図１０は、可変出力回路の第二の実施の形態である。
図１０において、１はｎビットのカウンタ、３はｎビットのデジタル・アナログ変換回路、４は電流源、７は比較回路、８及び９は抵抗、１０及び１１は比較回路である。
【００６５】
ここで、該電流源４、該抵抗８、該抵抗９、該比較回路１０及び該比較回路１１は、図２におけるカウンタ制御回路２を構成し、レベルが変化する信号１と一定レベルであるリファレンス信号３との大小に対応する２値信号を該カウンタ１のｐビットに対するＰＲＥＳＥＴとして供給し、レベルが変化する信号１と一定レベルであるリファレンス信号２との大小に対応する２値信号を該カウンタ１のｑビットに対するＰＲＥＳＥＴとして供給する。尚、該カウンタ１の〔ｎ−（ｐ＋ｑ）〕ビット（ｐ及びｑはｎ以下の正の整数で、且つ（ｐ＋ｑ）もｎ以下である。）に対するＰＲＥＳＥＴとしては“０”が固定的に供給される。
【００６６】
又、該比較回路７は、レベルが変化する信号１と一定レベルであるリファレンス信号１との大小に対応する２値の信号を、該カウンタ１の全ビットに対するカウント・アップ及びカウント・ダウンの制御信号として供給する。
【００６７】
該カウンタ１のカウント出力は該ｎビットのデジタル・アナログ変換回路３に供給され、該ｎビットのデジタル・アナログ変換回路３によってカウント値に対応するレベルが可変のアナログ出力に変換される。
【００６８】
図１０の特徴は、図４がアナログ出力のステップが１回切り替わるのに対して、アナログ出力のステップが２回切り替わる点にある。
即ち、ｐビットがＬＳＢ側で、〔ｎ−（ｐ＋ｑ）〕ビットがＭＳＢ側で、ｑビットがその中間であるものとし、該比較回路１１は信号１のレベルがリファレンス信号２より低い時に“１”を出力し、該比較回路１０は信号１のレベルがリファレンス信号３より低い時に“１”を出力するものとすれば、信号１がリファレンス信号２より低い時には該カウンタ１は（ｐ＋ｑ＋１）ビット目を基本にカウントを歩進し、信号１がリファレンス信号２より高く、リファレンス信号３より低い時には該カウンタ１は（ｐ＋１）ビット目を基本にカウントを歩進し、進行１がリファレンス信号３より高くなると該カウンタ１はＬＳＢ（１ビット目）を基本にカウントを歩進する。
【００６９】
従って、信号１がリファレンス信号２より低い時に該ｎビットのデジタル・アナログ変換回路３の出力のステップは最大で、信号１がリファレンス信号３より高い時に該ｎビットのデジタル・アナログ変換回路３の出力のステップは最小になり、信号１がリファレンス信号２とリファレンス信号３の間の時に該ｎビットのデジタル・アナログ変換回路の出力のステップはそれらの中間になる。
【００７０】
つまり、図１０の回路は出力のステップが２回切り替わる可変出力回路である。
図４と図１０を併せ考えれば、出力のステップが任意の回数切り替わる可変出力回路を構成することができることは容易に理解できる。この際、出力のステップを大きい方から小さい方へ順に制御するには、リファレンス信号１から生成される複数のリファレンス信号のうち最大のリファレンス信号と信号１を比較する比較回路の出力を該カウンタ１のＬＳＢ側のビットのＰＲＥＳＥＴとして供給し、リファレンス信号１から生成される複数のリファレンス信号のうち最小のリファレンス信号と信号１を比較する比較回路の出力を該カウンタ１のＭＳＢ側（正確には、“可変のＰＲＥＳＥＴを供給されるビットのうちのＭＳＢ側”である。）のビットのＰＲＥＳＥＴとして供給し、中間のリファレンス信号と信号１を比較する比較回路の出力は、中間のリファレンス信号のレベルとカウンタのビットのウェイトの順を逆にするようにＰＲＥＳＥＴとして供給すればよい。
【００７１】
図１１は、自動パワー制御回路の実施の形態で、可変出力回路としては図４の構成を適用した例を示している。
図１１において、１はｎビットのカウンタ、３はｎビットのデジタル・アナログ変換回路、４は電流源、５は抵抗、６及び７は比較回路、１４はフリップ・フロップ、１５はレーザ・ダイオード駆動回路、１６はレーザ・ダイオード、１７はフォト・ダイオード、１８は電流−電圧変換回路である。
【００７２】
図１１の構成は、該レーザ・ダイオード１６の出力光レベルに比例したバック光を該フォト・ダイオード１７と該電流−電圧変換回路１８によって電気変換し、該電流−電圧変換回路１８とリファレンス信号の大小によって該カウンタ１のカウントの方向を制御し、該カウンタ１の出力を該ｎビットのデジタル・アナログ変換回路３によってアナログ変換して該レーザ・ダイオード駆動回路１５に制御信号として供給するようになっている。
【００７３】
従って、図１１の構成は、リファレンス信号と該電流−電圧変換回路１８の出力の差が小さくなるように該レーザ・ダイオード１６の駆動電流を制御して、該レーザ・ダイオード１６の出力光レベルを所定のレベルに合わせるように動作する。
【００７４】
そして、該カウンタ１のＰＲＥＳＥＴとして、ＬＳＢ側ｍビットには該電流−電圧変換回路１８の出力とリファレンス信号１を比較する比較回路６の出力が２値信号として供給され、ＭＳＢ側（ｎ−ｍ）ビットには固定的に“０”が供給される。
【００７５】
図７（イ）は、入力条件を示しており、一定レベルであるリファレンス信号１及びリファレンス信号２に対して、レベルが変化する信号１が図の如く立ち上がってゆくものとする。
【００７６】
電源が投入され、ＤＡＴＡが入力されるとレーザ・ダイオード駆動回路１５はレーザ・ダイオード１６に駆動電流を供給し始め、該レーザ・ダイオード１６の出力光が立ち上がってゆく。
【００７７】
それを該フォト・ダイオード１７及び該電流−電圧変換回路１８によって電気変換して、図４における信号１に相当する信号を生成する。
そして、該電流−電圧変換回路１８の出力がリファレンス信号１のレベルより低い時には、比較回路７は“１”を出力してカウント・アップするように制御し、信号１のレベルがリファレンス信号１のレベルより高い時には、比較回路７は“０”を出力してカウント・ダウンするように制御するものとする。
【００７８】
更に、信号１のレベルがリファレンス信号２のレベルより低い時にはカウンタ制御回路はＬＳＢ側ｍビットに“１”を供給してＬＳＢ側ｍビットの歩進を停止し、信号１のレベルがリファレンス信号２のレベルより高い時にはカウンタ制御回路はＬＳＢ側（ｎ−ｍ）ビットに“０”を供給してＬＳＢ側（ｎ−ｍ）ビットに歩進させるように制御するものとする。
【００７９】
この結果、該電流−電圧変換回路１８の出力がリファレンス信号２のレベルより低い時には、ｎビットのデジタル・アナログ変換回路はカウンタの（ｍ＋１）ビット目のウェイトに対応するステップで変化するアナログ信号を出力し続ける。
【００８０】
そして、該電流−電圧変換回路１８の出力がリファレンス信号２のレベルを越えると、ｎビットのデジタル・アナログ変換回路はカウンタのＬＳＢ（１ビット目）のウェイトに対応するステップで変化するアナログ信号を出力するようになる。
【００８１】
従って、該電流−電圧変換回路１８の出力とリファレンス信号２との大小によって、該ｎビットのデジタル・アナログ変換回路３は最初は大きなステップで変化する出力を該レーザ・ダイオード駆動回路１５に供給し、次いで小さなステップで変化する出力を該レーザ・ダイオード駆動回路１５に供給する。
【００８２】
このため、図１１の構成によれば、該レーザ・ダイオード１６の駆動電流を所定の値に収斂させる速度が速くし、且つ、所定の値に収斂する精度も高く保つことができる。
【００８３】
尚、信号１がリファレンス信号１のレベルを越えるとカウント・ダウンし、信号１がリファレンス信号１のレベルに達しないとカウント・アップするので、図４の構成の出力は、信号１がリファレンス信号を越えた後はほぼ一定に保たれる。
【００８４】
図１１は、一のリファレンス信号と電流−電圧変換回路の出力との大小に対応する２ビットの信号を出力するカウンタ制御回路を適用した例であるが、複数のリファレンス信号と電流−電圧変換回路の出力との大小に対応する複数の２ビットの信号を出力するカウンタ制御回路（その一例を図１０において示した。）を適用することも可能である。
【００８５】
さて、上記においては一貫して、カウンタ制御回路の出力を、リファレンス信号の大きさの順とカウンタの出力ビットのウェイトの順を逆にしてカウンタのＰＲＥＳＥＴとして供給し、カウンタのＭＳＢ側に固定的なＰＲＥＳＥＴを供給する場合について説明してきた。
【００８６】
これは、自動パワー制御回路においてレーザ・ダイオードの駆動電流を所定の値に収斂させることを念頭においているためで、カウンタへのＰＲＥＳＥＴの与え方としては上記に限定されるものではなく、カウンタ制御回路の出力と固定的なＰＲＥＳＥＴを任意のビット順に供給することも可能である。
【００８７】
又、カウンタ制御回路において二の信号のレベルを比較してＰＲＥＳＥＴを生成する例のみについて記載してきたが、例えば経過時間と所定の時間を比較してＰＲＥＳＥＴを生成することも可能で、当然、本発明はこのような技術も包含するものである。
【００８８】
【発明の効果】
本発明により、周囲の回路の状態によって異なるビット数でカウントするカウンタが実現でき、カウンタの動作を柔軟なものにすることができる。
【００８９】
又、上記カウンタの出力をデジタル・アナログ変換回路に供給してアナログ値に変換することにより、出力のステップを可変にすることができる可変出力回路を実現することができ、可変出力回路の動作を柔軟にすることができる。
【００９０】
更に、上記可変出力回路を自動パワー制御回路に適用することにより、レーザ・ダイオードの駆動電流を所定値に収斂させる速度を速くでき、且つ、収斂の精度を高く保つことができる自動パワー制御回路を実現できる。
【図面の簡単な説明】
【図１】 本発明のカウンタの原理図。
【図２】 本発明の可変出力回路の原理図。
【図３】 本発明の自動パワー制御回路の原理図。
【図４】 可変出力回路の実施の形態。
【図５】 図４におけるカウンタの構成例。
【図６】 図５の構成の動作を説明するタイムチャート。
【図７】 図４の構成の出力の変化を説明する図。
【図８】 リファレンス信号２の生成回路の構成。
【図９】 カウンタ制御回路の他の構成。
【図１０】 可変出力回路の第二の実施の形態。
【図１１】 自動パワー制御回路の実施の形態。
【図１２】 従来のカウンタの原理図。
【図１３】 従来の可変出力回路の原理図。
【図１４】 従来の自動パワー制御回路。
【図１５】 図１２、図１３及び図１４の構成に適用されるカウンタの構成例。
【符号の説明】
１ カウンタ
２ カウンタ制御回路
３ ｎビットのデジタル・アナログ変換回路
４ 電流源
５ 抵抗
６、７ 比較回路
８、９ 抵抗
１０、１１ 比較回路
１４ フリップ・フロップ
１５ レーザ・ダイオード駆動回路
１６ レーザ・ダイオード
１７ フォト・ダイオード
１８ 電流−電圧変換回路
５１、５５、５９、６３ Ｊ−ｋフリップ・フロップ
５２、５３、５４、５６、５７、５８、６０、６１、６２ 出力反転の論理積回路
Claims (3)
- 周囲の回路の状態に応ずる２値の信号を出力するカウンタ制御回路と、該カウンタ制御回路の出力であるｍビット（ｍはｎ以下の正の整数）と固定的な（ｎ−ｍ）ビットに分割して設定するＰＲＥＳＥＴ信号を受けてカウントするｎビット・カウンタを備えることを特徴とするカウンタ。
- 請求項１記載のカウンタと、該カウンタの出力を受けてデジタル信号をアナログ信号に変換するｎビットのデジタル・アナログ変換回路とを備えることを特徴とする可変出力回路。
- レーザ・ダイオードのバック光を電気変換した信号と、リファレンス信号から生成した信号との大小に応ずる２値の信号を出力するカウンタ制御回路と、該カウンタ制御回路の出力であるｍビット（ｍはｎ以下の正の整数）と固定的な（ｎ−ｍ）ビットに分割して設定するＰＲＥＳＥＴ信号を受けてカウントするｎビット・カウンタと、該ｎビット・カウンタの出力を受けてデジタル信号をアナログ信号に変換してレーザ・ダイオード駆動回路に供給するｎビットのデジタル・アナログ変換回路とを備えることを特徴とする自動パワー制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07036998A JP3767159B2 (ja) | 1998-03-19 | 1998-03-19 | カウンタ、可変出力回路及び自動パワー制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07036998A JP3767159B2 (ja) | 1998-03-19 | 1998-03-19 | カウンタ、可変出力回路及び自動パワー制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274629A JPH11274629A (ja) | 1999-10-08 |
| JP3767159B2 true JP3767159B2 (ja) | 2006-04-19 |
Family
ID=13429467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07036998A Expired - Fee Related JP3767159B2 (ja) | 1998-03-19 | 1998-03-19 | カウンタ、可変出力回路及び自動パワー制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3767159B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4701473B2 (ja) * | 2000-04-24 | 2011-06-15 | 富士通株式会社 | 光出力制御回路 |
| JP4918929B2 (ja) * | 2009-01-30 | 2012-04-18 | 日本テキサス・インスツルメンツ株式会社 | 発光ダイオード制御装置 |
-
1998
- 1998-03-19 JP JP07036998A patent/JP3767159B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11274629A (ja) | 1999-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5946334A (en) | Semiconductor laser control system | |
| US7266308B2 (en) | Light output control circuit | |
| US6703956B1 (en) | Technique for improved linearity of high-precision, low-current digital-to-analog converters | |
| US5808576A (en) | Resistor string digital-to-analog converter | |
| US20110205096A1 (en) | Systems including a programmable segmented dac and methods for use therewith | |
| EP0153778A2 (en) | Multi-step parallel analog-digital converter | |
| US7173553B2 (en) | Current summing digital-to-analog converter | |
| EP0188021B1 (en) | Digital-to-analog converter | |
| KR930010695B1 (ko) | 사다리형 저항회로를 갖는 디지탈/아날로그 변환기 | |
| JP4671766B2 (ja) | デジタル−アナログ変換器とデジタル−アナログ変換方法 | |
| JP3767159B2 (ja) | カウンタ、可変出力回路及び自動パワー制御回路 | |
| US4459580A (en) | DA Converter | |
| US4644325A (en) | Low voltage, single power supply operated digital analog converter | |
| US6069577A (en) | A/D conversion device provided with a gain calibration arrangement | |
| US6081214A (en) | A/D conversion device provided with a calibration arrangement | |
| US11251806B2 (en) | Binary weighted current source and digital-to-analog converter | |
| US5424736A (en) | Latched neural network A/D converter | |
| US5034630A (en) | Logic circuit for use in D/A converter having ECL-type gate structure | |
| JP4678668B2 (ja) | ステッピングモータ駆動回路及びそれを用いたステッピングモータ装置 | |
| JP2805636B2 (ja) | 並列比較型ａ／ｄ変換器 | |
| KR0116974Y1 (ko) | 아나로그/디지탈 변환장치 | |
| JP2601147B2 (ja) | 出力回路 | |
| US6335698B1 (en) | Programmable analog-to-digital converter with programmable non-volatile memory cells | |
| CN112911760A (zh) | 一种提高led调光精度的调光电路、装置及其调光方法 | |
| KR19990088256A (ko) | 임피던스조정회로를갖는ｄ／ａ변환기회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040810 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040930 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050412 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060110 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060123 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |