JP3761720B2 - Matched filter - Google Patents

Description

【０００５】
となる。なお、上式（１）において、ｐ_i は、相関フィルタ系列Ｐのｉ番目の係数値であり、”＋１”あるいは”−１”の値を取る。また、ｓ_(t-i) は、サンプル値系列Ｓのうち、時点ｔからｉ個だけ前のサンプル値を示している。なお、スペクトル拡散技術では、上記相関フィルタ系列Ｐとして、ＰＮ（ Pseudorandom Noise ）符号が使用されることが多く、復調器で使用する場合、上記相関フィルタ系列Ｐは、変調時に使用した２値符号系列に応じて設定される。
【０００６】
上記の式（１）において、アナログ入力信号Ａｉｎと相関フィルタ系列Ｐとが同期している場合、ｓ_(t-j) ・ｐ_(m-j) の符号は、外乱によって変化した部分を除いて、全て同一となる。この結果、相関値Ｚ（ｔ）は、ピーク値となる。一方、両者が同期していない場合は、ｓ_(t-j) ・ｐ_(m-j) の符号が同一とならず、相関値Ｚ（ｔ）の大きさは、低い値に保たれる。したがって、マッチトフィルタの出力Ｚ（ｔ）のピーク位置を検出することによって、両者の同期捕捉などを高速に行うことができる。
【０００７】
ここで、例えば、特開平９−４６２３１号公報などに示すように、従来のマッチトフィルタは、相関値Ｚ（ｔ）を算出する際、上記式（１）を変形して、
【０００８】
【数２】

【０００９】
とし、上式（２）中の２つの項に対応した加算回路を設けて、相関値Ｚ（ｔ）を算出している。なお、上式（２）において、Ｆ１（ｉ）は、ｐ_i が”＋１”の場合のみ”１”、それ以外のときは”０”となる関数であり、Ｆ２（ｉ）は、ｐ_i が”−１”のときのみ、”１”、それ以外のときは”０”となる関数である。
【００１０】
具体的には、例えば、図２１に示すように、従来のマッチトフィルタ１０１では、演算部１０３において、サンプルホールド部１０２の出力電圧Ｖｓ₁ …は、それぞれに対応する係数値ｐ_i の値に応じて、加算系加算回路１０４および減算系加算回路１０５の一方に振り分けられる。また、各系統の加算回路１０４・１０５は、全ての入力を加算して出力する。さらに、減算系加算回路１０５の出力は、符号反転回路１０７にて反転され、最終段の加算回路１０６は、上記加算系加算回路１０４の出力と、符号反転回路１０７の出力とを加算する。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来のマッチトフィルタ１０１では、相関値を算出する際、多段の加算を繰り返しているため、演算誤差が上重ねられる。この結果、出力される相関値の演算精度を向上することが難しいという問題を生じている。
【００１２】
例えば、係数値ｐ_i が”−１”の場合、サンプルホールド部１０２の出力電圧Ｖｓ₁ …は、減算系加算回路１０５にて加算され、符号反転回路１０７にて反転された後、加算回路１０６へ入力される。この結果、減算系加算回路１０５、符号反転回路１０７および加算回路１０６における演算誤差が重畳される。
【００１３】
さらに、互いに別の両系統の加算回路１０４・１０５が必要になるため、回路規模が大きくなり、ＩＣ（ Integrated Circuit ）上に形成する場合、広いダイエリアが必要となる。また、両系統の加算回路１０４・１０５の入力数は、それぞれ、相関フィルタ系列Ｐの系列長ｍ以上に設定されるので、マッチトフィルタに必要な回路規模およびダイエリアは、系列長ｍの増大に伴い、益々増大する傾向にある。
【００１４】
ここで、マッチトフィルタ１０１は、例えば、移動体通信システムにおける移動局など、消費電力と回路規模との削減が強く要求される装置に設けられることが多い。したがって、多くの場合、上記各加算回路１０４・１０５・１０６および符号反転回路１０７は、容量結合型の回路によって実現される。ところが、容量結合型の回路は、入力の数と同じだけの入力キャパシタを必要とするので、２系統の加算回路１０４・１０５を設けた上記従来技術では、回路規模の増大とダイエリアの拡大とが極めて大きな問題となっている。
【００１５】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、少ない回路規模で実現可能でありながら、演算精度の高いマッチトフィルタを実現することにある。
【００１６】
【課題を解決するための手段】
本発明に係るマッチトフィルタは、上記課題を解決するために、反転増幅器と、上記反転増幅器の入力端子に一端が接続され、少なくとも相関演算値を出力する第１の時点には、当該反転増幅器の出力を入力端子へ帰還可能な帰還キャパシタと、上記反転増幅器の入力端子に一端が接続され、他端には、相関演算に使用する入力電圧を印加可能な入力キャパシタとを備えたマッチトフィルタにおいて、以下の手段を講じたことを特徴としている。
【００１７】
すなわち、上記入力キャパシタの入力側に設けられ、上記入力電圧および所定の基準電圧の一方を選択する第１スイッチと、上記入力電圧を相関演算に使用する場合には、当該入力電圧を加算するか、減算するかを示す相関フィルタ係数に基づいて、上記第１の時点よりも前の第２の時点で、上記第１スイッチが選択する側を決定すると共に、当該第２の時点から上記第１の時点までの間に、上記入力キャパシタおよび帰還キャパシタに蓄積された電荷の総量を保存したまま、当該第１スイッチを切り換える制御手段とを備えている。
【００１８】
なお、複数の入力電圧を用いて相関演算する場合は、各入力電圧毎に、入力キャパシタおよび第１スイッチが設けられる。さらに、上記反転増幅器は、例えば、インバータであってもよいし、差動増幅器を用いてもよい。また、反転増幅器の入力あるいは出力は、非平衡の信号であってもよいし、差動信号であってもよい。
【００１９】
上記構成において、入力電圧を相関演算に使用する場合、上記第１スイッチは、上記第２の時点で、基準電圧および入力電圧の一方を選択して、入力キャパシタの入力側（反転増幅器の反対側）へ印加する。これにより、入力キャパシタには、入力電圧と、反転増幅器の入力端子電圧との差に応じた電荷が蓄積される。
【００２０】
さらに、上記第１スイッチは、第２の時点から第１の時点までの間に、切り換えられる。ここで、第１スイッチの切り換えに拘わらず、入力キャパシタおよび帰還キャパシタに蓄積された電荷の総量は、反転増幅器の入力端子の電荷として保存されているので、帰還キャパシタに蓄積された電荷は、第１スイッチが入力キャパシタへ印加する電圧の変化に応じて変動する。この結果、第１スイッチの切り換え前と後との間で、反転増幅器の出力電圧が変動する幅は、入力電圧と基準電圧との差に比例した値になる。
【００２１】
また、上記蓄積電荷が変化する方向は、上記第２の時点で上記第１スイッチが基準電圧を選択している場合と、入力電圧を選択している場合とで異なる。したがって、制御手段が相関フィルタ係数に基づいて当該選択側を決定することによって、入力電圧を加算するか、減算するかを制御できる。
【００２２】
上記構成によれば、単一系統の加算回路のみで相関演算できるので、必要な回路規模を大幅に削減できる。また、マッチトフィルタにおいて、入力電圧毎に設けられる入力キャパシタの数は、１つであり、上記従来技術の１／２である。したがって、集積化が困難なキャパシタの数を大幅に削減できる。これらの結果、マッチトフィルタの回路規模およびダイエリアを削減できる。
【００２３】
加えて、各段の誤差が重畳される上記従来技術とは異なり、多段の回路を経由せずに相関演算できる。この結果、演算精度の高いマッチトフィルタを実現できる。
【００２４】
ところで、上記構成では、例えば、スイッチからの電荷の漏れなど、反転増幅器の入力端子での電荷の漏れによって、反転増幅器の入力端子の電荷が変動し、反転増幅器の動作点が変化する虞れがある。したがって、動作点の変動が許容範囲を越えるまでに、反転増幅器の入力端子へ電荷を注入したり、入力端子から電荷を放出させたりして、反転増幅器の動作点を定める（リフレッシュ）方がよい。ここで、リフレッシュのタイミングとしては、例えば、相関演算を複数回繰り返す度など、ある程度の時間が経過した後で相関演算を休止して、リフレッシュしてもよいが、この場合は、マッチトフィルタが相関演算できない期間が発生する。
【００２５】
これに対して、本発明に係るマッチトフィルタは、上記構成に加えて、上記第１スイッチが上記第２の時点で選択する側を選択してから、当該第１スイッチが切り換えられるまでの間に当該入力端子の電位を決定する電位決定手段を備えていることを特徴としている。なお、当該電位決定手段は、上記反転増幅器の入力端子の電荷注入あるいは放出によって、当該入力端子の電位を決定することができ、例えば、電荷注入時に導通するスイッチなどによって実現できる。また、例えば、紫外線消去可能なＥＰ−ＲＯＭなどのように、電荷を注入する際に光を照射することで、上記入力端子の電位を決定することもできる。なお、電位決定手段は、入力端子の電位を所定の電位に決定してもよいし、例えば、入出力間短絡時の反転増幅器の出力電圧など、反転増幅器のオフセット電圧に応じた電位に決定してもよい。
【００２６】
上記構成によれば、電位決定手段は、第１スイッチが切り換えられるまでの間に、反転増幅器の入力端子の電荷を増減する。これにより、第１スイッチの切り換え時点の直前において、入力端子の電位および出力電圧は、所定の値に決定される。この結果、マッチトフィルタは、第１スイッチの切り換え後における反転増幅器の出力電圧として、相関演算値を出力できる。
【００２７】
加えて、当該構成によれば、上記入力端子の電位が相関演算毎に決定されるため、相関演算を休止してリフレッシュする期間を設けなくても、マッチトフィルタは、正確な相関演算値を出力し続けることができる。
【００２８】
さらに、本発明に係るマッチトフィルタは、上記構成に加えて、上記電位決定手段は、上記反転増幅器の入出力間の導通および遮断を切り換える第２スイッチであり、当該第２スイッチに略同期して、上記帰還キャパシタの出力側端部へ、上記基準電圧を印加するか、上記反転増幅器の出力電圧を印加するかを選択する第３スイッチが設けられていることを特徴としている。
【００２９】
上記構成によれば、第２スイッチが導通している間、帰還キャパシタには、反転増幅器のオフセット電圧と動作電位とに応じた電荷が蓄積される。したがって、マッチトフィルタの製造時のプロセスバラツキによるオフセット電圧や動作電位に起因するオフセット誤差を除去できる。この結果、マッチトフィルタの演算精度をさらに向上できる。
【００３０】
ところで、上記第１スイッチを単一のスイッチで構成した場合、当該スイッチがいずれを選択するかを示す制御信号は、相関フィルタ係数を示す信号など、選択する側を決定する信号と、クロック信号など、切り換えタイミングを指示する信号とに基づいて生成される。ところが、両信号は、互いに独立した信号であり、タイミングを完全に一致させることが非常に難しい。この結果、両信号のタイミングのズレによって、上記制御信号に髭状のノイズが発生する虞れがある。
【００３１】
これに対して、本発明に係るマッチトフィルタは、上記構成に加えて、上記第１スイッチには、互いに相補的に動作し、上記基準電圧と入力電圧とを、上記相関フィルタ係数に基づいて切り換える２つの第４スイッチと、当該第１スイッチの切り換えタイミングに合わせて、上記両第４スイッチの一方を選択する第５スイッチとが設けられていることを特徴としている。
【００３２】
上記構成によれば、第４スイッチは、相関フィルタ係数を示す信号によって切り換えられ、第５スイッチは、第１スイッチの切り換えタイミングを指示する信号によって切り換えられる。したがって、両信号のタイミングにズレが発生した場合であっても、各スイッチを制御する信号に髭状のノイズが発生しない。この結果、第１スイッチを単一のスイッチで形成する場合に比べて、よりノイズの少ないマッチトフィルタを実現できる。
【００３３】
さらに、本発明に係るマッチトフィルタは、上記構成に加えて、上記制御手段は、上記第２スイッチの切り換え時点の後まで、上記第１あるいは第３スイッチの切り換えタイミングを遅延させる遅延手段を備えていることを特徴としている。
【００３４】
なお、遅延手段が切り換えタイミングを遅延させる方法は、例えば、第１あるいは第３スイッチの切り換えタイミングを示す信号自体を遅延させてもよいし、当該信号を生成する際に使用される信号を遅延させてもよい。また、遅延手段は、上記時点まで遅延できるように定められた時間だけ、これらの信号を遅延させてもよいし、例えば、第２スイッチなどの切り換えの終了を検出した後まで、当該信号を遅延させてもよい。なお、所定の時間だけ遅延させる方がより簡単な回路で実現できる。
【００３５】
上記構成によれば、上記第１あるいは第３スイッチは、第２スイッチが確定した状態で切り換えられる。したがって、例えば、相関フィルタ係数を示す信号やクロック信号など、第１ないし第３スイッチの切り換えに使用される信号間にタイミングのズレが発生した場合であっても、第１あるいは第３スイッチの誤動作を防止でき、当該誤動作に起因する演算誤差の発生を防止できる。
【００３６】
なお、第１あるいは第３スイッチの一方の切り換えタイミングを遅延できれば、ある程度の効果が得られるが、双方を遅延させた場合は、双方の誤動作に起因する演算誤差を削減できるため、より効果的である。
【００３７】
一方、本発明に係るマッチトフィルタは、上記構成に加えて、上記制御手段は、上記入力電圧を相関演算に使用しない場合、上記第１スイッチが上記基準電圧を選択するように制御することを特徴としている。なお、当該制御は、例えば、相関フィルタ係数を示す信号と入力電圧の有効／無効を示す信号との論理和を取るなどすれば、極めて容易に実現できる。
【００３８】
当該構成によれば、第１スイッチの切り換えによる帰還キャパシタの電荷移動が発生しない。この結果、第１スイッチの前段に回路を付加することなく、当該第１スイッチに対応する入力電圧を、相関演算に対して無効にできる。
【００３９】
また、第１スイッチが基準電圧を選択している間、例えば、サンプリングホールド回路など、入力電圧を印加する回路と、入力キャパシタとは、回路的に切り離されているので、当該回路の負荷を軽減できる。
【００４０】
さらに、本発明に係るマッチトフィルタは、上記構成に加えて、上記反転増幅器と帰還キャパシタと入力キャパシタと第１スイッチと制御手段とを有する複数の演算部と、各演算部の出力を合計する加算器とを備えていることを特徴としている。
【００４１】
上記構成によれば、各入力電圧は、幾つかの組に分けられ、各組毎に設けられた演算部へ入力される。各演算部は、対応する組の入力電圧を相関演算し、加算器は、各演算部の出力を加算する。これにより、多くのタップ数のマッチトフィルタが必要な場合であっても、１つの演算部へ入力される入力電圧の数を抑制できる。この結果、反転増幅器の駆動能力や入力容量などによって、１つの反転増幅器へ接続可能な入力キャパシタの数が制限されている場合であっても、それ以上のタップ数を有するマッチトフィルタを実現できる。
【００４２】
【発明の実施の形態】
〔第１の実施形態〕
本発明の一実施形態について図１ないし図９に基づいて説明すると以下の通りである。すなわち、本実施形態に係るマッチトフィルタは、所定の周期Ｔｃにて順次与えられる相関フィルタ系列Ｐと、アナログ入力信号Ａｉｎとの相関値Ｚを計算するものであり、例えば、移動体通信システムや無線ＬＡＮシステムなど、スペクトル拡散技術を応用した通信システムの復調器において、同期捕捉および逆拡散する際に好適に用いられている。
【００４３】
例えば、図１に示すように、上記マッチトフィルタ１は、相関演算に使用するアナログ入力信号Ａｉｎのサンプル値を出力するサンプルホールド部２と、相関フィルタ系列Ｐを格納する相関フィルタ係数レジスタ４と、両部材２・４の指示に基づいて相関演算する演算部６とを備えている。
【００４４】
上記サンプルホールド部２には、Ｎ個の互いに並列に設けられたサンプルホールド回路２１…と、各サンプルホールド回路２１を制御するサンプルホールド制御回路２２とが設けられており、サンプルホールド制御回路２２は、クロック信号ＣＬＫ毎に、サンプル値をホールドしていないサンプルホールド回路２１の１つに、アナログ入力信号Ａｉｎをサンプリングさせる。また、サンプルホールド制御回路２２は、各サンプルホールド回路２１…へ指示して、クロック信号ＣＬＫを基準にして、少なくとも、相関フィルタ系列Ｐの係数長ｍの周期だけ、それぞれのサンプル値をホールドさせる。
【００４５】
ここで、上記各サンプルホールド回路２１には、サンプリングしている間やリフレッシュしている間など、正確なサンプル値を出力できない期間が存在する。また、高精度に相関演算するために、サンプルホールド部２は、係数長ｍ個の出力電圧Ｖｓを演算部６へ印加する必要がある。したがって、あるサンプルホールド回路２１が正しいサンプル値を出力できない場合であっても、残余のサンプルホールド回路２１…の出力電圧Ｖｓを用いて相関演算できるように、本実施形態では、サンプルホールド回路２１の個数Ｎを、ｍより大きい数、例えば、ｍ＋１などに設定している。なお、余分なサンプルホールド回路２１の数は、１に限らず、サンプリング時のセトリング時間やリフレッシュ時間などに応じて任意の数を用意できる。例えば、セトリング時間およびリフレッシュ時間として、クロック信号ＣＬＫのｌ周期分の時間が必要な場合、上記個数Ｎは、ｍ＋ｌ以上に設定される。
【００４６】
本実施形態に係るサンプルホールド制御回路２２は、サンプリングするサンプルホールド回路２１がクロック信号ＣＬＫ毎に１段ずつズレるように、制御しており、例えば、図２に示すように、上記各サンプルホールド回路２１₁ 〜２１_N に対応するレジスタ２３₁ 〜２３_N を縦続接続して構成されている。また、初段のレジスタ２３₁ の入力Ｄには、最終段のレジスタ２３_N の出力Ｑが印加されており、各レジスタ２３₁ 〜２３_N の出力Ｑは、クロック信号ＣＬＫに同期して、巡回するようにシフトする。各レジスタ２３の出力Ｑは、サンプリング／ホールドを制御する信号ＳＨとして、対応するサンプルホールド回路２１へ印加される。一方、各サンプルホールド回路２１は、信号ＳＨが”Ｈ”の場合、アナログ入力信号Ａｉｎをサンプリングし、信号ＳＨが”Ｌ”の間、当該サンプル値をホールドし続ける。
【００４７】
これにより、サンプルホールド部２は、出力電圧Ｖｓ₁ からＶｓ_N のうちのｍ個の電圧として、相関演算に使用するサンプル値を出力できる。なお、以下では、例えば、レジスタ２３₁ 〜２３_N など、各サンプルホールド回路２１₁ 〜２３_N に対応して設けられた部材を参照する際、対応関係を特定する必要がある場合は、同じ英数字を添字に付して参照し、対応関係の特定が不要な場合、あるいは、総称する場合は、例えば、レジスタ２３のように、添字を付さずに参照する。
【００４８】
ここで、上記構成のサンプルホールド部２では、クロック信号ＣＬＫ毎に１段ずつ、サンプリングするサンプルホールド回路２１がズレており、かつ、各サンプルホールド回路２１がサンプルした値は、クロック信号ＣＬＫの少なくともｍ周期分だけホールドされる。この結果、各サンプルホールド回路２１の出力電圧Ｖｓは、相関フィルタ系列Ｐのうち、対応する係数値ｐがクロック信号ＣＬＫ毎に変化する。したがって、本実施形態に係る相関フィルタ係数レジスタ４は、現周期におけるサンプルホールド部２の各出力電圧Ｖｓ₁ 〜Ｖｓ_N のそれぞれに対応する係数値ｐを示す信号（相関信号）ＰＨ₁ 〜ＰＨ_N を、各クロック信号ＣＬＫ毎に出力している。
【００４９】
具体的には、例えば、図３に示すように、相関フィルタ係数レジスタ４には、各サンプルホールド回路２１₁ 〜２１_N に対応するレジスタ４１₁ 〜４１_N が設けられている。各レジスタ４１は、互いに縦続に接続されており、初段のレジスタ４１₁ の入力Ｄには、最終段のレジスタ４１_N の出力Ｑが印加されている。また、各レジスタ４１の出力Ｑは、相関信号ＰＨとして、演算部６へ出力される。例えば、クロック信号ＣＬＫの現周期において、ｉ段目のサンプルホールド回路２１_i に対応する係数値ｐ_i が”＋１”の場合、レジスタ４１_i は、”Ｈ”を出力し、”−１”の場合は、”Ｌ”を出力する。
【００５０】
一方、本実施形態に係る演算部６は、Ｎ個の入力電圧Ｖ₁ 〜Ｖ_N のうち、対応する信号ＳＨが有効を示す入力電圧を、相関フィルタ係数レジスタ４の指示に応じて”＋１”または”−１”を乗じた後で合計し、相関値Ｚを示す出力電圧Ｖｏｕｔとして出力する回路である。なお、上記入力電圧Ｖ₁ 〜Ｖ_N は、サンプルホールド部２の出力電圧Ｖｓ₁ 〜Ｖｓ_N として与えられる。
【００５１】
具体的には、例えば、図４に示すように、演算部６には、出力端子ｏｕｔに出力が接続された反転増幅器６１と、当該反転増幅器６１の入出力間を短絡可能なスイッチ６２と、反転増幅器６１の入力に一端が接続された帰還キャパシタ６３と、当該帰還キャパシタ６３の他端に、上記反転増幅器６１の出力を接続するか、あるいは、所定の基準電圧Ｖｒｅｆを印加するかを選択するスイッチ６４とが設けられている。また、上記反転増幅器６１の入力は、各入力電圧Ｖ₁ 〜Ｖ_N に対応する入力キャパシタ６５₁ 〜６５_N の一端に共通に接続される。なお、上記スイッチ６２が、特許請求の範囲に記載の第２スイッチに対応し、スイッチ６４が第３スイッチに対応している。また、反転増幅器６１は、後述の実施形態のように、差動増幅器を用いても実現できるが、本実施形態では、一例として、インバータを使用している。
【００５２】
さらに、本実施形態に係る演算部６には、上記各入力キャパシタ６５の他端と、対応するサンプルホールド回路２１との間に設けられ、入力電圧Ｖおよび基準電圧Ｖｒｅｆの一方を選択して、対応する入力キャパシタ６５へ印加するスイッチ（第１スイッチ）６６₁ 〜６６_N と、クロック信号ＣＬＫに同期して、スイッチ６２・６４およびスイッチ６６₁ 〜６６_N を制御するスイッチ制御回路（制御手段）８とが設けられている。
【００５３】
上記スイッチ制御回路８は、図５に示すように、クロック信号ＣＬＫが”Ｈ”の場合、スイッチ６２を導通（ｏｎ）させ、スイッチ６４に基準電圧Ｖｒｅｆ側を選択させる。一方、クロック信号ＣＬＫが”Ｌ”の場合は、スイッチ６２を遮断（ｏｆｆ）し、スイッチ６４に反転増幅器６１の出力側を選択させる。さらに、上記スイッチ制御回路８は、制御信号ＳＨがホールドを示し、かつ、係数値ｐ＝＋１を示す相関信号ＰＨが印加されている場合、対応するスイッチ６６と上記スイッチ６４とで、基準電圧Ｖｒｅｆ側を選択する期間が同一になるように、スイッチ６６を制御する。一方、上記制御信号ＳＨがホールドを示し、かつ、相関信号ＰＨが係数値ｐ＝−１を示す場合、基準電圧Ｖｒｅｆを選択する期間が、対応するスイッチ６６と上記スイッチ６４とで互いに異なるように、スイッチ６６を制御する。また、制御信号ＳＨがホールドを示していない場合、スイッチ制御回路８は、相関信号ＰＨおよびクロック信号ＣＬＫに拘わらず、常に、基準電圧Ｖｒｅｆ側を選択するように、スイッチ６６を制御する。
【００５４】
上記各制御信号Ｐ１は、対応するスイッチ６６への制御信号Ｐ１が”Ｌ”の場合、各スイッチ６６は、入力電圧Ｖ側を選択し、”Ｈ”の場合、基準電圧Ｖｒｅｆ側を選択するとすると、例えば、図６に示すように、クロック信号ＣＬＫと、対応する相関信号ＰＨとの排他的論理和の否定を算出するＸＮＯＲ回路８１と、当該ＸＮＯＲ回路８１の出力と、制御信号ＳＨとの論理和を算出し、制御信号Ｐ１として出力するＯＲ回路８２とで生成できる。なお、当該構成の場合、ＸＮＯＲ回路８１およびＯＲ回路８２は、スイッチ６６に対応してＮ個設けられる。
【００５５】
ここで、説明の簡略化のために、図７に示すように入力が１つの場合における演算部６の動作について、図８を参照して説明すると以下の通りである。すなわち、ｔ７以前の期間のように、入力電圧Ｖが有効である期間において、例えば、ｔ１からｔ３までのように、相関フィルタ系列Ｐの係数値ｐが”＋１”の期間（相関信号ＰＨが”Ｈ”の期間）には、スイッチ制御回路８は、クロック信号ＣＬＫと同じ制御信号Ｐ１を出力している。したがって、クロック信号ＣＬＫが”Ｈ”の期間（ｔ１からｔ２までの期間）、スイッチ６２は、ｏｎとなっており、スイッチ６４・６６の双方は、基準電圧Ｖｒｅｆ側を選択する。この結果、入力キャパシタ６５の蓄積電荷は、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）であり、帰還キャパシタ６３に蓄積される電荷は、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）となる。なお、Ｖｏｆｆは、図７に示す反転増幅器６１のオフセット電圧であり、Ｖｘは、反転増幅器６１の動作点（動作電位）である。また、Ｃｉは、入力キャパシタ６５の容量であり、Ｃｆは、帰還キャパシタ６３の容量を示している。
【００５６】
ｔ２の時点になり、クロック信号ＣＬＫが”Ｌ”となると、各スイッチ６２・６４・６６が切り換えられる。これにより、スイッチ６２がｏｆｆになると共に、帰還キャパシタ６３には、スイッチ６４を介して出力電圧Ｖｏｕｔが印加される。さらに、入力キャパシタ６５には、スイッチ６６を介して、入力電圧Ｖが印加される。この結果、入力キャパシタ６５の蓄積電荷は、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖ）で表現され、帰還キャパシタ６３に蓄積される電荷は、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｏｕｔ）で表される。
【００５７】
ここで、各スイッチ６２・６４・６６を切り換える際、反転増幅器６１の入力ノードの電荷が保存されるため、入力キャパシタ６５および帰還キャパシタ６３に蓄積された電荷の和は、変化しない。したがって、以下の式（３）に示すように、
Ｖｏｕｔ−Ｖｒｅｆ＝−（Ｃｉ／Ｃｆ）・（Ｖ−Ｖｒｅｆ） …（３）
となる。
【００５８】
これとは逆に、例えば、ｔ３からｔ６までの期間のように、相関フィルタ系列Ｐの係数値ｐが”−１”の期間（相関信号ＰＨが”Ｌ”の期間）には、スイッチ制御回路８は、クロック信号ＣＬＫの反転信号を制御信号Ｐ１として出力する。この結果、両キャパシタ６５・６３に蓄積される電荷は、クロック信号ＣＬＫが”Ｈ”の期間（ｔ３からｔ４までの期間）、それぞれ、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖ）、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）となり、クロック信号ＣＬＫが”Ｌ”の期間（ｔ４からｔ５までの期間）には、それぞれ、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｏｕｔ）で表現される。この場合も、各スイッチ６２・６４・６６の切り換えの際、両キャパシタ６５・６３に蓄積された電荷の和が変化しないため、以下の式（４）に示すように、
Ｖｏｕｔ−Ｖｒｅｆ＝（Ｃｉ／Ｃｆ）・（Ｖ−Ｖｒｅｆ） …（４）
となる。
【００５９】
一方、制御信号ＳＨが入力電圧Ｖの無効を示している期間（ｔ７以降の期間）では、スイッチ６６は、クロック信号ＣＬＫおよび相関信号ＰＨに拘わらず、常に、基準電圧Ｖｒｅｆ側を選択する。したがって、両キャパシタ６５・６３に蓄積される電荷は、クロック信号ＣＬＫが”Ｈ”の期間（ｔ８からｔ９までの期間）、それぞれ、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）となり、クロック信号ＣＬＫが”Ｌ”の期間（ｔ９からｔ１０までの期間）には、それぞれ、Ｃｉ・（Ｖｘ＋Ｖｏｆｆ−Ｖｒｅｆ）、Ｃｆ・（Ｖｘ＋Ｖｏｆｆ−Ｖｏｕｔ）で表現される。この場合も、各スイッチ６２・６４・６６の切り換えの際、両キャパシタ６５・６３に蓄積された電荷の和が変化しないため、以下の式（５）に示すように、
Ｖｏｕｔ＝Ｖｒｅｆ …（５）
となり、制御信号ＳＨが無効を示す入力電圧Ｖは、出力電圧Ｖｏｕｔに影響しなくなる。
【００６０】
この結果、例えば、図４に示すように、Ｎ個の入力キャパシタ６５₁ 〜６５_N を有する演算部６の場合は、以下の式（６）に示すように、
【００６１】
【数３】

【００６２】
が成立する。なお、上式（６）において、Ｆ（ｊ）は、入力電圧Ｖ_j に対応する係数値ｐ_j が存在する場合（入力電圧Ｖ_j が有効な場合）、係数値ｐ_j と同じ値を示し、存在しない場合は、０を示す関数である。
【００６３】
ここで、上記構成では、スイッチ６６の動作に拘わらず、スイッチ６２が導通している間、反転増幅器６１の入力ノードには、入出力間電圧を０にできる量の電荷が蓄積され、スイッチ６２を切り換えても保たれる。したがって、上記式（３）ないし式（６）に示すように、出力電圧Ｖｏｕｔは、反転増幅器６１の動作電位Ｖｘおよびオフセット電圧Ｖｏｆｆの影響を受けず、両キャパシタ６３・６５の容量と、入力電圧Ｖと、基準電圧Ｖｒｅｆとのみから算出される値となる。また、反転増幅器６１の入力電位は、クロック信号ＣＬＫ毎に確定する。これらの結果、演算部６は、特に、リフレッシュ期間を設けなくても、出力電圧Ｖｏｕｔ−Ｖｒｅｆとして、高精度な相関値Ｚを出力し続けることができる。
【００６４】
また、上記構成では、各サンプルホールド回路２１がサンプル値をホールドしていない期間、スイッチ６６が基準電圧Ｖｒｅｆ側を選択しているので、当該サンプルホールド回路２１の出力は、例えば、入力キャパシタ６５など、スイッチ６６の後段の回路から回路的に切り離されている。この結果、サンプルホールド回路２１の負荷が軽減されるため、サンプルホールド回路２１が出力を駆動する能力を従来と同一に設定した場合であっても、サンプルホールド回路２１のセトリングタイムを短縮できる。
【００６５】
なお、上記の説明では、出力電圧Ｖｓのうちに、相関演算に使用しないものが存在する場合を例にして説明しているが、上記演算部６は、例えば、２系統のサンプルホールド部２を設け、一方がリフレッシュしている間に他方が出力電圧Ｖｓを出力する構成などのように、相関演算に使用する出力電圧Ｖｓのみが演算部６へ入力される場合にも適用できる。この場合は、制御信号Ｐ１は、例えば、図９に示すように、図６に示す回路からＯＲ回路８２を除去した回路によって生成できる。ここで、各入力電圧Ｖが常に有効なので、演算部６の出力電圧Ｖｏｕｔは、以下に示すように、
【００６６】
【数４】

【００６７】
を満たす値となる。なお、この場合でも、式（６）と同様に、出力電圧Ｖｏｕｔは、反転増幅器６１のオフセット電圧Ｖｏｆｆおよび動作電位Ｖｘの影響を受けず、反転増幅器６１の入力電位は、クロック信号ＣＬＫ毎に確定する。それゆえ、演算部６は、特に、リフレッシュ期間を設けなくても、高精度に相関値Ｚを演算し続けることができる。
【００６８】
出力電圧Ｖｓの全てを相関演算するか否かに拘わらず、演算部６は、上記式（６）あるいは式（７）に示すように、図１に示すアナログ入力信号Ａｉｎのサンプル値（出力電圧Ｖｓ）毎に、クロック信号ＣＬＫの現周期にて対応する係数値ｐで重み付けして加算する。この結果、上述の式（１）にて説明したように、理想的には、相関値Ｚは、相関フィルタ系列Ｐの１周期内で１回だけ拡散され、アナログ入力信号Ａｉｎと相関フィルタ系列Ｐとが同期した瞬間にピーク値となる。それゆえ、マッチトフィルタ１が、相関フィルタ係数レジスタ４によって相関フィルタ系列Ｐを巡回させながら、クロック信号ＣＬＫ毎に相関演算し、かつ、出力電圧Ｖｏｕｔのピーク値を検出することで、相関フィルタ系列Ｐの位相とアナログ入力信号Ａｉｎとの位相とを合わせることができる。
【００６９】
ここで、図２１に示す従来のマッチトフィルタ１０１は、加算系加算回路１０４・減算系加算回路１０５との双方を必要としている。したがって、消費電力を低減するために、容量結合型の回路を用いた場合、少なくとも入力の数の２倍の入力キャパシタを必要とする。ここで、入力の数は、例えば、１２８個など、相関フィルタ系列Ｐの系列長ｍより長く設定されており、キャパシタは、抵抗などと比較すると集積しにくいので、より広いダイエリアが必要になる。
【００７０】
これに対して、本実施形態に係るマッチトフィルタ１では、容量結合型の回路であるにも拘わらず、入力キャパシタ６５の数が、入力の数と同一、すなわち、上記従来の構成の半分にまで、大幅に削減される。この結果、マッチトフィルタ１の回路規模を大幅に削減でき、ダイエリアを大幅に縮小できる。
【００７１】
なお、図６および図９に示すように、サンプルホールド部２の全ての出力電圧Ｖｓのうち、使用しない出力電圧Ｖｓがある方が、スイッチ制御回路８の構成がやや複雑になる。ただし、マッチトフィルタ１全体で比較すると、全ての出力電圧Ｖｓを相関演算で使用できるように、２系統のサンプルホールド部２を設ける場合は、単一系統のサンプルホールド部２の２倍の回路規模を必要とする。ここで、上記サンプルホールド部２は、消費電力を低減するために、多くの場合、容量結合型の回路で構成されている。したがって、２系統のサンプルホールド部２を設けると、集積が困難な容量が少なくとも系列長ｍ個だけ余分に必要となり、スイッチ制御回路８にて削減されるダイエリアと比較して、極めて広いダイエリアが必要となる。これに対して、図１に示すサンプルホールド部２は、系列長ｍに比べて少ない数（例えば、１個など）のサンプルホールド回路２１を設けることで、各サンプルホールド回路２１をリフレッシュしているため、サンプルホールド部２の回路規模およびダイエリアの拡大を低減できる。この結果、マッチトフィルタ１全体でみると、図１に示す構成の方が回路規模およびダイエリアを削減できる。
【００７２】
〔第２の実施形態〕
ところで、上記第１の実施形態に示すように、クロック信号ＣＬＫと相関信号ＰＨとから生成される制御信号Ｐ１に基づいて、各スイッチ６６が基準電圧Ｖｒｅｆ側と入力電圧Ｖ側とを切り換える場合、制御信号Ｐ１には、両信号ＣＬＫ・ＰＨのタイミングのズレ（Ｔｎ）によって、図１０に示すような髭状のノイズＮＯが発生しやすい。当該ノイズＮＯは、極めて高い周波数成分を持っているため、マッチトフィルタ１の演算精度や、周囲の回路へ悪影響を及ぼす虞れがある。
【００７３】
さらに、反転増幅器６１の入力ノードには、スイッチ６２がｏｆｆとなる時点の電荷が保存されるため、上記ノイズＮＯによって、例えば、スイッチ６２がｏｆｆになるより前にスイッチ６６が切り換えられると、上述の式（３）ないし式（７）が成立しなくなり、演算部６が正しい相関値を算出できなくなる。また、スイッチ６２がｏｎまたはｏｆｆの状態では、スイッチ６６を切り換えても入力ノードの電荷は、変化しないが、反転増幅器６１の入力電位が変化する。したがって、出力電圧Ｖｏｕｔが不所望に変動してしまう。
【００７４】
これらの結果、上記ノイズＮＯの発生を防止する方が好ましい。ところが、上記ノイズＮＯは、両信号ＣＬＫ・ＰＨのタイミングのズレによって生じるため、回避することが非常に困難である。
【００７５】
これに対して、本実施形態では、両信号ＣＬＫ・ＰＨにタイミングのズレが発生した場合であっても、高精度に相関値を算出可能なマッチトフィルタについて説明する。すなわち、図１１に示すように、上記マッチトフィルタ１ｂは、図１に示す各スイッチ６６の代わりに、対応する相関信号ＰＨに基づいて、基準電圧Ｖｒｅｆと入力電圧Ｖとを相補的に切り換えるスイッチ（第４スイッチ）６７・６８と、クロック信号ＣＬＫに同期して、両スイッチ６７・６８の一方を入力キャパシタ６５に接続するスイッチ（第５スイッチ）６９とを備えている。また、スイッチ制御回路８に代えて、スイッチ６７への制御信号Ｐ２およびスイッチ６８への制御信号Ｐ３を出力するスイッチ制御回路８ｂが設けられている。なお、上記各スイッチ６７ないし６９は、スイッチ６６に代えて設けられるものであり、各サンプルホールド回路２１のそれぞれに対応して設けられている。
【００７６】
さらに、マッチトフィルタ１ｂは、上記両スイッチ６９に比べて、上記スイッチ６７・６８の切り換えを遅延させるディレイ回路（遅延手段）１０を備えている。上記ディレイ回路１０は、例えば、図１２に示すように、ＣＭＯＳのインバータＩｎ１およびＩｎ２を縦続接続して構成されており、入力電圧Ｖｉｎは、両インバータＩｎ１・Ｉｎ２の遅延時間の分だけ遅延して出力される。なお、残余の構成は、図１の構成と同様なので、同一の機能を有する部材には、同じ参照符号を付して説明を省略する。
【００７７】
本実施形態の場合、上記ディレイ回路１０は、クロック信号ＣＬＫを遅延して、サンプルホールド部２および相関フィルタ係数レジスタ４へ入力している。これにより、両スイッチ６７・６８の制御信号Ｐ２・Ｐ３の基準となる信号のタイミング、すなわち、サンプリング用の制御信号ＳＨおよび相関信号ＰＨのタイミングが遅延される。一方、上記スイッチ６２、６４、および各スイッチ６９には、ディレイ回路１０を介さずにクロック信号ＣＬＫが入力されている。この結果、図１３に示すように、両スイッチ６７・６８の切り換えタイミングを、これらのスイッチ６２・６４・６９の切り換えタイミングよりも、時間Ｔｄだけ、遅延させることができる。なお、遅延時間Ｔｄは、両スイッチ６７・６８の切り換えタイミングの方が常に遅くなるような値に設定される。ただし、演算部６ｂが相関値を出力している間に、上記各スイッチ６７・６８が切り換えられると、反転増幅器６１の入力電位が変化して、出力電圧Ｖｏｕｔを変化させる。それゆえ、遅延時間Ｔｄは、上記条件を満たした範囲内で、できるだけ短く設定される。
【００７８】
演算部６ｂが、全ての入力電圧Ｖを用いて相関演算する場合、スイッチ制御回路８ｂは、ディレイ回路１０にて遅延された相関信号ＰＨのみに基づき、上記スイッチ６７・６８を相補的に制御する。この場合は、例えば、相関信号ＰＨを制御信号Ｐ２としてスイッチ６７へ印加し、相関信号ＰＨの反転信号を制御信号Ｐ３としてスイッチ６８へ入力してもよい。また、同じ相関信号ＰＨを両スイッチ６７・６８へ印加し、相関信号ＰＨが”Ｈ”の場合に選択する側が両スイッチ６７・６８で異なるように設定してもよい。いずれの場合であっても、図５と同様に、スイッチ制御回路８ｂは、係数値ｐ＝＋１の場合は、クロック信号ＣＬＫが”Ｈ”の期間中、スイッチ６９が、両スイッチ６７・６８のうち、基準電圧Ｖｒｅｆ側を選択したスイッチと、入力キャパシタ６５とを接続し、クロック信号ＣＬＫが”Ｌ”の期間中、入力電圧Ｖ側が選択されたスイッチを選択する。これとは逆に、係数値ｐ＝−１の場合、クロック信号ＣＬＫが”Ｈ”の期間中、両スイッチ６７・６８のうち、入力電圧Ｖを選択したスイッチが選択され、”Ｌ”の期間中、基準電圧Ｖｒｅｆを選択したスイッチが選択される。
【００７９】
一方、本実施形態のように、サンプルホールド回路２１の出力電圧Ｖｓが相関演算に使用されるか否かを、サンプリング用の制御信号ＳＨとして与える場合は、上記両スイッチ６７・６８の制御信号Ｐ２・Ｐ３は、例えば、図１４に示すように、ＯＲ回路８３（８４）によって、相関信号ＰＨ（ＰＨの反転信号）と上記制御信号ＳＨとの論理和として算出される。これにより、制御信号ＳＨがサンプリングを示してる場合など、対応する出力電圧Ｖｓが無効であると指示された場合、上記両スイッチ６７・６８は、相補的な動作から離れ、共に基準電圧Ｖｒｅｆを選択できる。これにより、上述の式（６）と同様に、使用しない出力電圧Ｖｓが存在する場合であっても、何ら支障なく、高精度に相関演算できる。さらに、サンプリング期間中、サンプルホールド回路２１の後段回路と遮断されるので、負荷が軽減され、より早い速度でサンプリングできる。
【００８０】
ここで、図１４に示すＯＲ回路８３・８４を設けた場合、マッチトフィルタ１ｂは、図１５に示すようになる。当該マッチトフィルタ１ｂでは、相関フィルタ係数レジスタ４のレジスタ４１が、相関信号ＰＨをＯＲ回路８３へ印加し、相関信号ＰＨの反転信号をＯＲ回路８４へ出力している。
【００８１】
いずれの場合であっても、図１６に示す演算部６ｂでは、両スイッチ６７・６８の切り換えタイミングが遅延されているので、両スイッチ６７・６８は、スイッチ６２・６４・６９の動作が確定した後で切り換えられる。この結果、スイッチ６２が遮断される前の時点における両スイッチ６７・６８の切り換えを防止できる。
【００８２】
また、スイッチ６７・６８は、相関信号ＰＨに基づいて生成される制御信号Ｐ２およびＰ３によって制御されており、スイッチ６９は、クロック信号ＣＬＫによって切り換えられる。これにより、クロック信号ＣＬＫおよび相関信号ＰＨから生成される単一の制御信号Ｐ１を使用せずに、図１に示すスイッチ６６と同様の電圧を入力キャパシタ６５へ印加できる。この結果、上記第１の実施形態よりも、より低ノイズなマッチトフィルタ１ｂを実現できる。また、上記両信号ＣＬＫ・ＰＨのタイミングに微小なタイミングのズレが発生したとしても、遅延時間Ｔｄの設定によって、スイッチ６７・６８の切り換え間隔の最小値を所望の値以上に設定できる。この結果、両スイッチ６７・６８の切り換えに起因するノイズの周波数を抑制でき、ノイズの大きさが、さらに低減される。加えて、基本的には、スイッチ６６に代えて、スイッチ６７ないし６９を設けるだけなので、比較的容易な回路構成で実現できる。
【００８３】
なお、本実施形態に係るディレイ回路１０は、サンプルホールド部２および相関フィルタ係数レジスタ４へのクロック信号ＣＬＫを遅延させているが、これに限らず、例えば、各スイッチ６７・６８の制御信号Ｐ２・Ｐ３自体を遅延させるなど、他の信号を遅延させてもよい。両スイッチ６７・６８の切り換えタイミングを遅延できれば、本実施形態と同様の効果が得られる。ただし、ディレイ回路１０のように、上記サンプルホールド部２および相関フィルタ係数レジスタ４へのクロック信号ＣＬＫを遅延させれば、１つのディレイ回路１０で、全てのスイッチ６７・６８の切り換えタイミングを遅延させることができるので、回路規模をさらに削減できる。
【００８４】
また、本実施形態では、入力キャパシタ６５の入力側にスイッチ６７ないし６９を有する構成において、ディレイ回路１０を設けた場合について説明したが、図１に示すマッチトフィルタ１に、ディレイ回路１０を設けて、スイッチ６６の切り換えタイミングをスイッチ６２の切り換えタイミングよりも遅延させてもよい。さらに、クロック信号ＣＬＫの代わりに、ディレイ回路１０により遅延した信号で、スイッチ６４を切り換えてもよい。いずれの場合であっても、スイッチ６２が遮断されるまで、他のスイッチ（６４・６６・６７〜６９）の切り換えタイミングを遅延できれば、各スイッチ６２・６４・６６〜６９を切り換える信号で、タイミングのズレが発生した場合でも、反転増幅器６１の入力ノードの電荷が確実に保存される。この結果、スイッチ６２の遮断前に、他のスイッチ（６４・６６・６７〜６９）が切り換えられることによって発生する演算誤差を低減でき、より高精度なマッチトフィルタ１（１ｂ）を実現できる。
【００８５】
〔第３の実施形態〕
ところで、上記第１および第２の実施形態では、演算部６の反転増幅器６１がインバータによって実現されている場合を例にして説明した。これに対して、本実施形態では、差動増幅器７０によって、反転増幅器を実現する場合を例にして説明する。
【００８６】
すなわち、図４に示す演算部６において、反転増幅器６１を差動増幅器７０で置換すると、図１７に示す演算部６ｄとなる。また、図１２に示す演算部６ｂにおいて、反転増幅器６１を差動増幅器７０で置換すると、図１８に示す演算部６ｅとなる。
【００８７】
これらの演算部６ｄ（６ｅ）では、差動増幅器７０の非反転入力端に、所定の電圧Ｖａが印加され、反転入力端は、上記反転増幅器６１の入力と同様に、各入力キャパシタ６５₁ 〜６５_N に接続される。これにより、反転増幅器が構成され、演算部６ｄは、上記演算部６と同様に、演算部６ｅは、演算部６ｂと同様に動作する。これにより、安定して動作可能で、高速かつ高精度に相関値を算出可能なマッチトフィルタを実現できる。
【００８８】
なお、図１７および図１８では、演算部６ｄ（６ｅ）の入出力が非平衡の場合について説明したが、これに限るものではない。例えば、差動増幅器７０の非反転入力側にも、反転入力側と同様に、各部材６５および６６…を設けて、差動入力の演算部を実現することもできる。この場合は、シングルエンド出力の差動増幅器７０を用い、反転入力側のスイッチ６２・６４を当該出力に接続すると共に、非反転入力端と所定の電位（Ｖａ）との間にキャパシタを設ければ、差動入力−シングルエンド出力の演算部を実現できる。また、差動出力の差動増幅器７０を用い、非反転入力側に反転入力側と同様の部材６２ないし６４をさらに設けると共に、非反転入力側のスイッチ６２・６４を反転出力に接続し、反転出力側のスイッチ６２・６４を非反転出力に接続すれば、差動入力−差動出力の演算部を実現できる。入出力が差動であるか否に拘わらず、反転増幅器を構成できれば、本実施形態と同様の効果が得られる。ただし、入出力を差動にした場合は、非平衡の場合よりも回路構成が複雑になる一方で、ダイナミックレンジを拡大できる。
【００８９】
〔第４の実施形態〕
上記第１ないし第３の実施形態では、マッチトフィルタ１（１ｂ）が単一の演算部６（６ｂ・６ｄ・６ｅ）を備えている場合を例にして説明した。ところが、一般に、サンプルホールド回路２１の駆動能力や入力キャパシタ６５の容量は制限されているため、上記構成の演算部６（６ｂ・６ｄ・６ｅ）では、入力の数（入力キャパシタ６５の数）が制限されてしまう。
【００９０】
これに対して、本実施形態では、上記駆動能力や容量が制限されている場合であっても、例えば、相関フィルタ系列Ｐの系列長ｍが長い場合など、必要なタップ数が多い場合にも適用可能なマッチトフィルタについて説明する。なお、以下では、第１の実施形態に係るマッチトフィルタ１のタップ数を増加させる場合を例にして説明するが、当然ながら、第２および第３の実施形態に係るマッチトフィルタ１ｂにも適用できる。
【００９１】
例えば、図１９に示すように、上記マッチトフィルタ１ｆにおいて、サンプルホールド部２は、ｕ個のサンプルホールド回路２１からなるｖ個のブロック２４₁ 〜２４_v に分けられており、各ブロック２４₁ 〜２４ｖ毎に、演算部６₁ 〜６_v が設けられている。各演算部６は、対応するブロック２４からの出力電圧Ｖｓと、サンプリング用の制御信号ＳＨおよび相関信号ＰＨとに基づいて、第１段目の相関値を出力電圧Ｖｏｕｔとして出力する。さらに、各演算部６₁ 〜６_v の出力電圧Ｖｏｕｔ₁ 〜Ｖｏｕｔ_v は、加算回路（加算器）１２にて合計され、最終的な出力電圧Ｖｏｕｔとして出力される。なお、サンプルホールド制御回路２２や相関フィルタ係数レジスタ４およびスイッチ制御回路８などは、第１の実施形態と同一の構成であるため、図示および説明を省略する。
【００９２】
これにより、マッチトフィルタ１ｆの出力電圧Ｖｏｕｔは、以下の式（８）に示すように、
【００９３】
【数５】

【００９４】
となる。なお、上式（８）において、Ｃｉ_jkは、ｋ番目のブロック２４_k におけるｊ番目の入力キャパシタ６５_j の容量を示している。同様に、Ｖ_jkは、ｋ番目のブロック２４_k において、ｊ番目の入力電圧を示しており、Ｆ（ｊｋ）は、入力電圧Ｖ_jkを相関演算に使用する場合、当該入力電圧Ｖ_jkに対応する係数値を示し、使用しない場合、０となる関数である。この結果、上述の式（６）と同様、高精度な相関値を算出できる。
【００９５】
したがって、必要なタップ数の増加に応じて、ブロック２４の数ｖを増加させれば、各演算部６毎の入力の数を抑制できる。これにより、必要なタップ数が多い場合であっても、何ら支障なく相関値を算出できる。なお、上式（８）では、式（６）と同様に、入力電圧Ｖのうちの一部が無効な場合を例にして説明したが、当然ながら、全ての入力電圧Ｖに基づいて算出する場合であっても、上記各実施形態と同様に、高精度な相関値を算出できる。
【００９６】
ところで、演算部６と同様に、加算回路１２の入力数も制限されている。したがって、さらに、多くの入力タップ数が必要な場合には、図２０に示すマッチトフィルタ１ｇのように、各演算部６…の出力を多段に加算して、相関値を算出してもよい。当該マッチトフィルタ１ｇは、３段構成のマッチトフィルタであり、サンプルホールド部２の出力電圧Ｖｓは、初段の演算部６…にて相関演算される。また、各演算部６は、複数のブロック７１…に分割されており、次段の加算回路１２…は、対応するブロック７１に設けられた演算部６の出力電圧を合計する。さらに、上記加算回路１２…の出力は、３段目の加算回路（加算器）１４にて合計され、相関出力として出力される。
【００９７】
このように、演算部６および加算回路１２（１４）の段数を増加させることによって、任意の数のタップ数を有するマッチトフィルタを実現できる。なお、上記では、サンプルホールド回路２１や演算部６を等分する場合を例にして説明したが、各ブロック２４（７１）中のサンプルホールド回路２１や演算部６は、任意の数に設定できる。
【００９８】
【発明の効果】
請求項１の発明に係るマッチトフィルタは、以上のように、入力キャパシタの入力側に設けられ、上記入力電圧および所定の基準電圧の一方を選択する第１スイッチと、上記入力電圧を相関演算に使用する場合には、当該入力電圧を加算するか、減算するかを示す相関フィルタ係数に基づいて、上記第１の時点よりも前の第２の時点で、上記第１スイッチが選択する側を決定すると共に、当該第２の時点から上記第１の時点までの間に、上記入力キャパシタおよび帰還キャパシタに蓄積された電荷の総量を保存したまま、当該第１スイッチを切り換える制御手段とを備えている構成である。
【００９９】
上記構成によれば、制御手段が相関フィルタ係数に基づき、上記選択側を決定することによって、第１スイッチの切り換え時に帰還キャパシタの蓄積電荷が変化する方向を制御できる。これにより、入力電圧を加算するか、減算するかを制御でき、単一系統の加算回路のみで相関演算できる。この結果、小さな回路規模およびダイエリアで製造可能で、かつ、演算精度の高いマッチトフィルタを実現できるという効果を奏する。
【０１００】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記第１スイッチが上記第２の時点で選択する側を選択してから、当該第１スイッチが切り換えられるまでの間に当該入力端子の電位を決定する電位決定手段を備えている構成である。
【０１０１】
上記構成によれば、上記入力端子の電位が相関演算毎に決定されるため、マッチトフィルタは、相関演算を休止してリフレッシュする期間を設けなくても、第１スイッチの切り換え後における反転増幅器の出力電圧として、正確な相関演算値を出力し続けることができるという効果を奏する。
【０１０２】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記電位決定手段は、上記反転増幅器の入出力間の導通および遮断を切り換える第２スイッチであり、当該第２スイッチに略同期して、上記帰還キャパシタの出力側端部へ、上記基準電圧を印加するか、上記反転増幅器の出力電圧を印加するかを選択する第３スイッチが設けられている構成である。
【０１０３】
上記構成によれば、第２スイッチが導通している間、帰還キャパシタには、反転増幅器のオフセット電圧と動作電位とに応じた電荷が蓄積されるので、オフセット誤差を除去できる。この結果、マッチトフィルタの演算精度をさらに向上できるという効果を奏する。
【０１０４】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記第１スイッチには、互いに相補的に動作し、上記基準電圧と入力電圧とを、上記相関フィルタ係数に基づいて切り換える２つの第４スイッチと、当該第１スイッチの切り換えタイミングに合わせて、上記両第４スイッチの一方を選択する第５スイッチとが設けられている構成である。
【０１０５】
上記構成によれば、第４および第５スイッチが別々の制御信号で制御されるので、相関フィルタ係数を示す信号と、第１スイッチの切り換えタイミングを指示する信号との間にタイミングのズレが発生した場合であっても、これらの制御信号には、髭状のノイズが発生しない。この結果、第１スイッチを単一のスイッチで形成する場合に比べて、よりノイズの少ないマッチトフィルタを実現できるという効果を奏する。
【０１０６】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記制御手段は、上記第２スイッチの切り換え時点の後まで、上記第１あるいは第３スイッチの切り換えタイミングを遅延させる遅延手段を備えている構成である。
【０１０７】
上記構成によれば、上記第１あるいは第３スイッチは、第２スイッチが確定した状態で切り換えられるので、第１ないし第３スイッチの切り換えに使用される信号間にタイミングのズレが発生した場合であっても、第１あるいは第３スイッチの誤動作を防止でき、当該誤動作に起因する演算誤差の発生を防止できるという効果を奏する。
【０１０８】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記制御手段は、上記入力電圧を相関演算に使用しない場合、上記第１スイッチが上記基準電圧を選択するように制御する構成である。
【０１０９】
それゆえ、第１スイッチが基準電圧を選択している間、入力電圧を印加する回路の負荷を低減できると共に、第１スイッチの前段に回路を付加することなく、当該第１スイッチに対応する入力電圧を、相関演算に対して無効にできるという効果を奏する。
【０１１０】
本発明に係るマッチトフィルタは、以上のように、上記構成に加えて、上記反転増幅器と帰還キャパシタと入力キャパシタと第１スイッチと制御手段とを有する複数の演算部と、各演算部の出力を合計する加算器とを備えている構成である。
【０１１１】
上記構成によれば、１つの演算部へ入力される入力電圧の数を抑制できるので、１つの反転増幅器へ接続可能な入力キャパシタの数が制限されている場合であっても、それ以上のタップ数を有するマッチトフィルタを実現できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図２】上記マッチトフィルタにおいて、サンプルホールド制御回路の構成例を示すブロック図である。
【図３】上記マッチトフィルタにおいて、相関フィルタ係数レジスタの構成例を示すブロック図である。
【図４】上記マッチトフィルタの演算部を示す回路図である。
【図５】上記マッチトフィルタにおいて、各スイッチの状態を示す説明図である。
【図６】上記マッチトフィルタにおいて、スイッチ制御回路の構成例を示す回路図である。
【図７】上記演算部の動作を説明するものであり、演算部を簡略化した回路図である。
【図８】上記演算部の動作を説明するタイミングチャートである。
【図９】上記マッチトフィルタの変形例を示すものであり、スイッチ制御回路を示す回路図である。
【図１０】上記マッチトフィルタの動作を示すタイミングチャートである。
【図１１】本発明の他の実施形態を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図１２】上記マッチトフィルタにおいて、ディレイ回路の構成例を示す回路図である。
【図１３】上記マッチトフィルタの動作を示すタイミングチャートである。
【図１４】上記マッチトフィルタにおいて、スイッチ制御回路の構成例を示す回路図である。
【図１５】上記スイッチ制御回路を用いたマッチトフィルタの構成例を示すブロック図である。
【図１６】上記マッチトフィルタの演算部を示す回路図である。
【図１７】本発明のさらに他の実施形態を示すものであり、マッチトフィルタの演算部を示す回路図である。
【図１８】上記マッチトフィルタの変形例を示すものであり、マッチトフィルタの演算部を示す回路図である。
【図１９】本発明のまた別の実施形態を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図２０】上記マッチトフィルタの変形例を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【図２１】従来例を示すものであり、マッチトフィルタの要部構成を示すブロック図である。
【符号の説明】
１・１ｂ・１ｆ・１ｇ マッチトフィルタ
６・６ｂ・６ｄ・６ｅ 演算部
８・８ｂ スイッチ制御回路（制御手段）
１０ ディレイ回路（遅延手段）
１２・１４ 加算回路（加算器）
６１ 反転増幅器
６２ スイッチ（第２スイッチ）
６３ 帰還キャパシタ
６４ スイッチ（第３スイッチ）
６５₁ 〜６５_N 入力キャパシタ
６６₁ 〜６６_N スイッチ（第１スイッチ）
６７₁ 〜６７_N ・６８₁ 〜６８_N スイッチ（第１、第４スイッチ）
６９₁ 〜６９_N スイッチ（第１、第５スイッチ）
７０ 差動増幅器（反転増幅器）[0001]
BACKGROUND OF THE INVENTION
The present invention is suitable for use in, for example, synchronization acquisition, synchronization tracking, or despreading in a demodulator of a communication system using spread spectrum technology such as mobile communication or wireless LAN (Local Area Network). The present invention relates to a matched filter that calculates a correlation value between an analog input signal and a binary code sequence.
[0002]
[Prior art]
In recent years, mobile communication systems, wireless LAN systems, and the like are rapidly spreading, and spread spectrum technology is being used as one of the communication methods at that time. In a communication system applying these spread spectrum techniques, a matched filter is used for synchronization acquisition, synchronization tracking, or despreading by a demodulator.
[0003]
The matched filter calculates a correlation value Z between a binary correlation filter sequence P sequentially given at a predetermined period Tc and the analog input signal Ain. Specifically, when the sample value sequence obtained by sampling the analog input signal Ain at the period Tc is S and the sequence length of the correlation filter sequence P is m, the calculation is performed using the sample value sequence S up to a certain time t. The correlation value Z (t) is expressed by the following equation (1):
[0004]
[Expression 1]

[0005]
It becomes. In the above equation (1), p _i Is the i-th coefficient value of the correlation filter sequence P and takes a value of “+1” or “−1”. Also, s _(ti) Indicates sample values i before the time t in the sample value series S. In the spread spectrum technique, a PN (Pseudorandom Noise) code is often used as the correlation filter sequence P. When used in a demodulator, the correlation filter sequence P is a binary code sequence used during modulation. Is set according to
[0006]
In the above equation (1), when the analog input signal Ain and the correlation filter sequence P are synchronized, s _(tj) ・ P _(mj) The signs of are all the same except for the part changed by the disturbance. As a result, the correlation value Z (t) becomes a peak value. On the other hand, if the two are not synchronized, s _(tj) ・ P _(mj) Are not the same, and the correlation value Z (t) is kept at a low value. Therefore, by detecting the peak position of the output Z (t) of the matched filter, the synchronization between the two can be acquired at high speed.
[0007]
Here, for example, as shown in Japanese Patent Application Laid-Open No. 9-46231, when a conventional matched filter calculates the correlation value Z (t), the above equation (1) is modified,
[0008]
[Expression 2]

[0009]
The correlation value Z (t) is calculated by providing an adder circuit corresponding to the two terms in the above equation (2). In the above equation (2), F1 (i) is p _i Is a function that is “1” only when “+1”, and “0” otherwise, F2 (i) is p _i This function is “1” only when “−1” is “1”, and “0” otherwise.
[0010]
Specifically, for example, as shown in FIG. 21, in the conventional matched filter 101, the output voltage Vs of the sample hold unit 102 is calculated in the calculation unit 103. ₁ ... is the coefficient value p corresponding to each _i Is assigned to one of the addition system addition circuit 104 and the subtraction system addition circuit 105 according to the value of. Further, the addition circuits 104 and 105 of each system add all the inputs and output them. Further, the output of the subtraction system addition circuit 105 is inverted by the sign inversion circuit 107, and the final stage addition circuit 106 adds the output of the addition system addition circuit 104 and the output of the sign inversion circuit 107.
[0011]
[Problems to be solved by the invention]
However, since the conventional matched filter 101 repeats multi-stage addition when calculating the correlation value, the calculation error is overlaid. As a result, there is a problem that it is difficult to improve the calculation accuracy of the output correlation value.
[0012]
For example, the coefficient value p _i Is “−1”, the output voltage Vs of the sample hold unit 102 ₁ Are added by the subtraction system addition circuit 105, inverted by the sign inversion circuit 107, and then input to the addition circuit 106. As a result, calculation errors in the subtraction system addition circuit 105, the sign inversion circuit 107, and the addition circuit 106 are superimposed.
[0013]
In addition, since two different systems of addition circuits 104 and 105 are required, the circuit scale becomes large, and a wide die area is required when formed on an IC (Integrated Circuit). In addition, since the number of inputs to the addition circuits 104 and 105 of both systems is set to be equal to or greater than the sequence length m of the correlation filter sequence P, the circuit scale and die area required for the matched filter are increased by the sequence length m. Along with this, it tends to increase more and more.
[0014]
Here, the matched filter 101 is often provided in a device that strongly requires reductions in power consumption and circuit scale, such as a mobile station in a mobile communication system. Therefore, in many cases, each of the adder circuits 104, 105, and 106 and the sign inverting circuit 107 is realized by a capacitively coupled circuit. However, since the capacitively coupled circuit requires as many input capacitors as the number of inputs, the above-described conventional technique in which the two addition circuits 104 and 105 are provided increases the circuit scale and the die area. Is a very big problem.
[0015]
The present invention has been made in view of the above-described problems, and an object of the present invention is to realize a matched filter with high calculation accuracy while being realizable with a small circuit scale.
[0016]
[Means for Solving the Problems]
The present invention In order to solve the above-described problem, the matched filter according to the present invention has one end connected to an inverting amplifier and an input terminal of the inverting amplifier, and at least outputs a correlation operation value at the first time point. In a matched filter comprising a feedback capacitor that can be fed back to an input terminal, and one input terminal connected to the input terminal of the inverting amplifier, and an input capacitor that can apply an input voltage used for correlation calculation to the other end, It is characterized by the following measures.
[0017]
That is, a first switch that is provided on the input side of the input capacitor and selects one of the input voltage and a predetermined reference voltage, and when the input voltage is used for correlation calculation, is the input voltage added? Based on the correlation filter coefficient indicating whether to subtract, the side selected by the first switch is determined at a second time before the first time, and the first time from the second time is determined. Until the time of , Keeping the total amount of charge stored in the input capacitor and feedback capacitor, Control means for switching the first switch.
[0018]
In addition, when performing a correlation calculation using a plurality of input voltages, an input capacitor and a first switch are provided for each input voltage. Further, the inverting amplifier may be an inverter or a differential amplifier, for example. The input or output of the inverting amplifier may be an unbalanced signal or a differential signal.
[0019]
In the above configuration, when the input voltage is used for the correlation calculation, the first switch selects one of the reference voltage and the input voltage at the second time point, and inputs the input capacitor (the opposite side of the inverting amplifier). ). As a result, charges corresponding to the difference between the input voltage and the input terminal voltage of the inverting amplifier are accumulated in the input capacitor.
[0020]
Further, the first switch is switched between the second time point and the first time point. Here, regardless of the switching of the first switch, the total amount of charge accumulated in the input capacitor and the feedback capacitor is stored as the charge at the input terminal of the inverting amplifier, so that the charge accumulated in the feedback capacitor is One switch fluctuates according to a change in voltage applied to the input capacitor. As a result, the width in which the output voltage of the inverting amplifier varies between before and after the switching of the first switch becomes a value proportional to the difference between the input voltage and the reference voltage.
[0021]
The direction in which the accumulated charge changes differs depending on whether the first switch selects the reference voltage or the input voltage at the second time point. Therefore, it is possible to control whether the input voltage is added or subtracted when the control means determines the selection side based on the correlation filter coefficient.
[0022]
According to the above configuration, the correlation calculation can be performed only with a single system of addition circuits, so that the required circuit scale can be greatly reduced. Further, in the matched filter, the number of input capacitors provided for each input voltage is one, which is ½ of the prior art. Therefore, the number of capacitors that are difficult to integrate can be greatly reduced. As a result, the circuit scale and die area of the matched filter can be reduced.
[0023]
In addition, unlike the prior art in which errors at each stage are superimposed, correlation calculation can be performed without going through multistage circuits. As a result, a matched filter with high calculation accuracy can be realized.
[0024]
By the way, in the above configuration, for example, charge leakage at the input terminal of the inverting amplifier, such as charge leakage from the switch, may change the charge at the input terminal of the inverting amplifier and change the operating point of the inverting amplifier. is there. Therefore, it is better to determine the operating point of the inverting amplifier (refresh) by injecting charge into the input terminal of the inverting amplifier or discharging the charge from the input terminal until the fluctuation of the operating point exceeds the allowable range. . Here, as the refresh timing, for example, the correlation calculation may be paused and refreshed after a certain amount of time elapses, for example, every time the correlation calculation is repeated a plurality of times. A period during which correlation calculation cannot be performed occurs.
[0025]
On the contrary, The present invention The matched filter according to In addition to the above configuration, A potential determining means for determining a potential of the input terminal between the time when the first switch selects the side to be selected at the second time point and the time when the first switch is switched is provided. Yes. The potential determining means can determine the potential of the input terminal by injecting or discharging the input terminal of the inverting amplifier, and can be realized by, for example, a switch that conducts at the time of charge injection. Further, for example, the potential of the input terminal can be determined by irradiating light when injecting charges, such as an EP-ROM capable of erasing ultraviolet rays. The potential determining means may determine the potential of the input terminal to be a predetermined potential, for example, determine the potential according to the offset voltage of the inverting amplifier, such as the output voltage of the inverting amplifier when the input / output is short-circuited. May be.
[0026]
According to the above configuration, the potential determining unit increases or decreases the charge at the input terminal of the inverting amplifier until the first switch is switched. Thereby, immediately before the switching time of the first switch, the potential of the input terminal and the output voltage are determined to be predetermined values. As a result, the matched filter can output the correlation calculation value as the output voltage of the inverting amplifier after the first switch is switched.
[0027]
In addition, according to this configuration, since the potential of the input terminal is determined for each correlation calculation, the matched filter can provide an accurate correlation calculation value without providing a period for pausing and refreshing the correlation calculation. Can continue to output.
[0028]
further, The present invention The matched filter according to In addition to the above configuration, The potential determining means is a second switch that switches between conduction and interruption between the input and output of the inverting amplifier, and applies the reference voltage to the output side end of the feedback capacitor substantially in synchronization with the second switch. Or a third switch for selecting whether to apply the output voltage of the inverting amplifier.
[0029]
According to the above configuration, while the second switch is conducting, the charge according to the offset voltage and the operating potential of the inverting amplifier is accumulated in the feedback capacitor. Therefore, it is possible to remove an offset error caused by an offset voltage or an operating potential due to process variations at the time of manufacturing a matched filter. As a result, the calculation accuracy of the matched filter can be further improved.
[0030]
By the way, when the first switch is composed of a single switch, a control signal indicating which one of the switches is selected is a signal for determining a selection side, such as a signal indicating a correlation filter coefficient, a clock signal, or the like. And a signal for instructing the switching timing. However, both signals are independent of each other, and it is very difficult to match the timing completely. As a result, there is a possibility that saddle-like noise may occur in the control signal due to the timing difference between the two signals.
[0031]
On the contrary, The present invention The matched filter according to In addition to the above configuration, The first switch H Two complementary switches that operate in a complementary manner and switch the reference voltage and the input voltage based on the correlation filter coefficient, and one of the fourth switches according to the switching timing of the first switch. And a fifth switch for selecting.
[0032]
According to the above configuration, the fourth switch is switched by a signal indicating a correlation filter coefficient, and the fifth switch is switched by a signal indicating the switching timing of the first switch. Therefore, even when a deviation occurs between the timings of both signals, no saddle-like noise is generated in the signal for controlling each switch. As a result, a matched filter with less noise can be realized as compared with the case where the first switch is formed of a single switch.
[0033]
further, The present invention The matched filter according to In addition to the above configuration, The control means comprises delay means for delaying the switching timing of the first or third switch until after the switching time of the second switch.
[0034]
The method of delaying the switching timing by the delay means may be, for example, delaying the signal itself indicating the switching timing of the first or third switch, or delaying a signal used when generating the signal. May be. Further, the delay means may delay these signals by a time determined so as to be able to delay to the above time point. For example, the delay means delays the signals until after the end of switching of the second switch or the like is detected. You may let them. It should be noted that the delay by a predetermined time can be realized with a simpler circuit.
[0035]
According to the above configuration, the first or third switch is switched while the second switch is confirmed. Therefore, for example, even when a timing shift occurs between signals used for switching the first to third switches, such as a signal indicating a correlation filter coefficient or a clock signal, the first or third switch malfunctions. Can be prevented, and the occurrence of calculation errors due to the malfunction can be prevented.
[0036]
Note that a certain degree of effect can be obtained if the switching timing of one of the first and third switches can be delayed. However, if both are delayed, it is more effective because the calculation error due to malfunction of both can be reduced. is there.
[0037]
on the other hand, The present invention The matched filter according to In addition to the above configuration, The control means controls the first switch to select the reference voltage when the input voltage is not used for the correlation calculation. Note that this control can be realized very easily, for example, by taking a logical sum of a signal indicating the correlation filter coefficient and a signal indicating validity / invalidity of the input voltage.
[0038]
According to this configuration, charge transfer of the feedback capacitor due to switching of the first switch does not occur. As a result, the input voltage corresponding to the first switch can be invalidated for the correlation calculation without adding a circuit before the first switch.
[0039]
In addition, while the first switch is selecting the reference voltage, for example, the circuit that applies the input voltage, such as a sampling hold circuit, and the input capacitor are separated in terms of circuit, so the load on the circuit is reduced. it can.
[0040]
further, The present invention The matched filter according to In addition to the above configuration, A plurality of arithmetic units having the inverting amplifier, the feedback capacitor, the input capacitor, the first switch, and the control means, and an adder for summing up the outputs of the arithmetic units.
[0041]
According to the above configuration, each input voltage is divided into several groups and input to the arithmetic unit provided for each group. Each calculation unit performs a correlation operation on the corresponding set of input voltages, and the adder adds the outputs of the calculation units. Thereby, even when a matched filter having a large number of taps is required, the number of input voltages input to one arithmetic unit can be suppressed. As a result, even when the number of input capacitors connectable to one inverting amplifier is limited by the driving capability or input capacitance of the inverting amplifier, a matched filter having a larger number of taps can be realized. .
[0042]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
An embodiment of the present invention will be described with reference to FIGS. 1 to 9 as follows. That is, the matched filter according to the present embodiment calculates a correlation value Z between the correlation filter sequence P sequentially given at a predetermined period Tc and the analog input signal Ain. In a demodulator of a communication system that applies spread spectrum technology such as a wireless LAN system, it is suitably used for synchronous acquisition and despreading.
[0043]
For example, as shown in FIG. 1, the matched filter 1 includes a sample hold unit 2 that outputs a sample value of an analog input signal Ain used for correlation calculation, a correlation filter coefficient register 4 that stores a correlation filter sequence P, and And a calculation unit 6 that performs a correlation calculation based on instructions from both members 2 and 4.
[0044]
The sample hold unit 2 is provided with N sample hold circuits 21 provided in parallel with each other, and a sample hold control circuit 22 for controlling each sample hold circuit 21. The sample hold control circuit 22 includes: For each clock signal CLK, the analog input signal Ain is sampled by one of the sample and hold circuits 21 that do not hold the sample value. Further, the sample hold control circuit 22 instructs each sample hold circuit 21 to hold each sample value for at least the cycle of the coefficient length m of the correlation filter series P with reference to the clock signal CLK.
[0045]
Here, each sample hold circuit 21 has a period during which an accurate sample value cannot be output, such as during sampling or refreshing. In addition, in order to perform correlation calculation with high accuracy, the sample-and-hold unit 2 needs to apply m coefficient length output voltages Vs to the calculation unit 6. Therefore, even in the case where a certain sample and hold circuit 21 cannot output a correct sample value, the correlation of the sample and hold circuit 21 can be calculated using the output voltage Vs of the remaining sample and hold circuits 21. The number N is set to a number larger than m, for example, m + 1. Note that the number of extra sample and hold circuits 21 is not limited to one, and an arbitrary number can be prepared according to the settling time or refresh time during sampling. For example, when the settling time and the refresh time are required for 1 period of the clock signal CLK, the number N is set to m + 1 or more.
[0046]
The sample and hold control circuit 22 according to the present embodiment controls the sample and hold circuit 21 to be sampled so that it is shifted by one stage for each clock signal CLK. For example, as shown in FIG. 21 ₁ ~ 21 _N Register 23 corresponding to ₁ ~ 23 _N Are connected in cascade. Also, the first stage register 23 ₁ To the input D of the final stage register 23 _N Output Q is applied to each register 23. ₁ ~ 23 _N The output Q is shifted so as to circulate in synchronization with the clock signal CLK. The output Q of each register 23 is applied to the corresponding sample / hold circuit 21 as a signal SH for controlling sampling / holding. On the other hand, when the signal SH is “H”, each sample hold circuit 21 samples the analog input signal Ain and continues to hold the sample value while the signal SH is “L”.
[0047]
As a result, the sample and hold unit 2 outputs the output voltage Vs. ₁ To Vs _N Sample values used for correlation calculation can be output as m voltages. In the following, for example, the register 23 ₁ ~ 23 _N Each sample hold circuit 21 ₁ ~ 23 _N When it is necessary to specify the correspondence when referring to the members provided corresponding to, refer to the same alphanumeric characters attached to the subscripts, and it is not necessary to specify the correspondence, or collectively Is referred to without adding a subscript like the register 23, for example.
[0048]
Here, in the sample and hold unit 2 having the above-described configuration, the sample and hold circuit 21 for sampling is shifted by one stage for each clock signal CLK, and the value sampled by each sample and hold circuit 21 is at least the clock signal CLK. Holds for m cycles. As a result, in the output voltage Vs of each sample and hold circuit 21, the corresponding coefficient value p in the correlation filter series P changes for each clock signal CLK. Therefore, the correlation filter coefficient register 4 according to the present embodiment has the output voltage Vs of the sample hold unit 2 in the current cycle. ₁ ~ Vs _N A signal (correlation signal) PH indicating a coefficient value p corresponding to each of ₁ ~ PH _N Is output for each clock signal CLK.
[0049]
Specifically, for example, as shown in FIG. 3, the correlation filter coefficient register 4 includes each sample hold circuit 21. ₁ ~ 21 _N Register 41 corresponding to ₁ ~ 41 _N Is provided. Each register 41 is connected to each other in cascade, and the first stage register 41 is connected. ₁ The input D of the last stage is the register 41 of the last stage. _N The output Q is applied. The output Q of each register 41 is output to the arithmetic unit 6 as a correlation signal PH. For example, in the current cycle of the clock signal CLK, the i-th sample hold circuit 21 _i Coefficient value p corresponding to _i Is “+1”, the register 41 _i Outputs “H”, and in the case of “−1”, outputs “L”.
[0050]
On the other hand, the calculation unit 6 according to the present embodiment includes N input voltages V ₁ ~ V _N Among them, the input voltage indicating that the corresponding signal SH is valid is summed after being multiplied by “+1” or “−1” in accordance with the instruction of the correlation filter coefficient register 4 to obtain an output voltage Vout indicating the correlation value Z. It is a circuit to output. The above input voltage V ₁ ~ V _N Is the output voltage Vs of the sample hold unit 2 ₁ ~ Vs _N As given.
[0051]
Specifically, for example, as shown in FIG. 4, the arithmetic unit 6 includes an inverting amplifier 61 whose output is connected to the output terminal out, and a switch 62 that can short-circuit between the input and output of the inverting amplifier 61, A feedback capacitor 63 having one end connected to the input of the inverting amplifier 61 and whether to connect the output of the inverting amplifier 61 to the other end of the feedback capacitor 63 or to apply a predetermined reference voltage Vref are selected. A switch 64 is provided. The input of the inverting amplifier 61 is connected to each input voltage V ₁ ~ V _N Input capacitor 65 corresponding to ₁ ~ 65 _N Are commonly connected to one end of each. The switch 62 corresponds to the second switch described in the claims, and the switch 64 corresponds to the third switch. The inverting amplifier 61 can also be realized by using a differential amplifier as in the embodiments described later, but in this embodiment, an inverter is used as an example.
[0052]
Further, the calculation unit 6 according to the present embodiment is provided between the other end of each input capacitor 65 and the corresponding sample hold circuit 21, and selects one of the input voltage V and the reference voltage Vref, A switch (first switch) 66 to be applied to the corresponding input capacitor 65 ₁ ~ 66 _N The switches 62 and 64 and the switch 66 are synchronized with the clock signal CLK. ₁ ~ 66 _N And a switch control circuit (control means) 8 for controlling the above.
[0053]
As shown in FIG. 5, when the clock signal CLK is “H”, the switch control circuit 8 turns on the switch 62 and causes the switch 64 to select the reference voltage Vref side. On the other hand, when the clock signal CLK is “L”, the switch 62 is turned off to cause the switch 64 to select the output side of the inverting amplifier 61. Further, when the control signal SH indicates hold and the correlation signal PH indicating the coefficient value p = + 1 is applied, the switch control circuit 8 uses the reference voltage Vref between the corresponding switch 66 and the switch 64. The switch 66 is controlled so that the periods for selecting the same side are the same. On the other hand, when the control signal SH indicates hold and the correlation signal PH indicates the coefficient value p = -1, the period for selecting the reference voltage Vref is different between the corresponding switch 66 and the switch 64. The switch 66 is controlled. When the control signal SH does not indicate hold, the switch control circuit 8 controls the switch 66 so that the reference voltage Vref side is always selected regardless of the correlation signal PH and the clock signal CLK.
[0054]
For each control signal P1, if the control signal P1 to the corresponding switch 66 is "L", each switch 66 selects the input voltage V side, and if it is "H", the reference voltage Vref side is selected. For example, as shown in FIG. 6, the XNOR circuit 81 that calculates the negation of the exclusive OR of the clock signal CLK and the corresponding correlation signal PH, the output of the XNOR circuit 81, and the logic of the control signal SH It can be generated by the OR circuit 82 that calculates the sum and outputs it as the control signal P1. In the case of this configuration, N XNOR circuits 81 and OR circuits 82 are provided corresponding to the switches 66.
[0055]
Here, for simplification of description, the operation of the arithmetic unit 6 in the case of one input as shown in FIG. 7 will be described with reference to FIG. That is, in a period in which the input voltage V is valid, such as a period before t7, for example, a period in which the coefficient value p of the correlation filter sequence P is “+1” (correlation signal PH is “ During the H ″ period), the switch control circuit 8 outputs the same control signal P1 as the clock signal CLK. Accordingly, during the period when the clock signal CLK is “H” (period from t1 to t2), the switch 62 is on, and both the switches 64 and 66 select the reference voltage Vref side. As a result, the charge accumulated in the input capacitor 65 is Ci · (Vx + Voff−Vref), and the charge accumulated in the feedback capacitor 63 is Cf · (Vx + Voff−Vref). Voff is the offset voltage of the inverting amplifier 61 shown in FIG. 7, and Vx is the operating point (operating potential) of the inverting amplifier 61. Ci represents the capacitance of the input capacitor 65, and Cf represents the capacitance of the feedback capacitor 63.
[0056]
At time t2, when the clock signal CLK becomes “L”, the switches 62, 64 and 66 are switched. As a result, the switch 62 is turned off, and the output voltage Vout is applied to the feedback capacitor 63 via the switch 64. Further, the input voltage V is applied to the input capacitor 65 via the switch 66. As a result, the charge stored in the input capacitor 65 is expressed by Ci · (Vx + Voff−V), and the charge stored in the feedback capacitor 63 is expressed by Cf · (Vx + Voff−Vout).
[0057]
Here, when the switches 62, 64, and 66 are switched, the charge at the input node of the inverting amplifier 61 is stored, so the sum of the charges accumulated in the input capacitor 65 and the feedback capacitor 63 does not change. Therefore, as shown in Equation (3) below,
Vout−Vref = − (Ci / Cf) · (V−Vref) (3)
It becomes.
[0058]
On the contrary, for example, during the period in which the coefficient value p of the correlation filter sequence P is “−1” (the period in which the correlation signal PH is “L”), such as the period from t3 to t6, the switch control circuit 8 outputs an inverted signal of the clock signal CLK as the control signal P1. As a result, the charges accumulated in the capacitors 65 and 63 are Ci · (Vx + Voff−V) and Cf · (Vx + Voff−Vref), respectively, during the period when the clock signal CLK is “H” (period from t3 to t4). Thus, during the period when the clock signal CLK is “L” (period from t4 to t5), they are expressed by Ci · (Vx + Voff−Vref) and Cf · (Vx + Voff−Vout), respectively. Also in this case, since the sum of the charges accumulated in the capacitors 65 and 63 does not change when the switches 62, 64, and 66 are switched, as shown in the following equation (4),
Vout−Vref = (Ci / Cf) · (V−Vref) (4)
It becomes.
[0059]
On the other hand, in the period in which the control signal SH indicates that the input voltage V is invalid (period after t7), the switch 66 always selects the reference voltage Vref side regardless of the clock signal CLK and the correlation signal PH. Therefore, the charges accumulated in the capacitors 65 and 63 become Ci · (Vx + Voff−Vref) and Cf · (Vx + Voff−Vref), respectively, during the period when the clock signal CLK is “H” (period from t8 to t9). In the period when the clock signal CLK is “L” (period from t9 to t10), they are expressed by Ci · (Vx + Voff−Vref) and Cf · (Vx + Voff−Vout), respectively. Also in this case, since the sum of the charges accumulated in the capacitors 65 and 63 does not change when the switches 62, 64, and 66 are switched, as shown in the following formula (5),
Vout = Vref (5)
Thus, the input voltage V indicating that the control signal SH is invalid does not affect the output voltage Vout.
[0060]
As a result, for example, as shown in FIG. ₁ ~ 65 _N In the case of the calculation unit 6 having the following equation (6),
[0061]
[Equation 3]

[0062]
Is established. In the above equation (6), F (j) is the input voltage V _j Coefficient value p corresponding to _j Is present (input voltage V _j Coefficient value p) _j It is a function that indicates the same value as and indicates 0 when it does not exist.
[0063]
Here, in the above configuration, regardless of the operation of the switch 66, while the switch 62 is conductive, the input node of the inverting amplifier 61 accumulates an amount of electric charge that can reduce the input / output voltage to zero. It is maintained even if the mode is switched. Therefore, as shown in the above equations (3) to (6), the output voltage Vout is not affected by the operating potential Vx of the inverting amplifier 61 and the offset voltage Voff, and the capacitances of both capacitors 63 and 65 and the input voltage It is a value calculated only from V and the reference voltage Vref. Further, the input potential of the inverting amplifier 61 is determined for each clock signal CLK. As a result, the calculation unit 6 can continue to output the correlation value Z with high accuracy as the output voltage Vout−Vref without providing a refresh period.
[0064]
In the above configuration, since the switch 66 selects the reference voltage Vref side while each sample hold circuit 21 is not holding the sample value, the output of the sample hold circuit 21 is, for example, the input capacitor 65 or the like. The circuit is separated from the circuit at the subsequent stage of the switch 66. As a result, the load on the sample-and-hold circuit 21 is reduced, so that the settling time of the sample-and-hold circuit 21 can be shortened even when the ability of the sample-and-hold circuit 21 to drive the output is set to be the same as the conventional one.
[0065]
In the above description, the case where there is an output voltage Vs that is not used for the correlation calculation is described as an example. However, the calculation unit 6 includes, for example, two systems of sample hold units 2. The present invention can also be applied to the case where only the output voltage Vs used for the correlation calculation is input to the calculation unit 6, such as a configuration in which the other outputs the output voltage Vs while one is refreshing. In this case, for example, as shown in FIG. 9, the control signal P1 can be generated by a circuit obtained by removing the OR circuit 82 from the circuit shown in FIG. Here, since each input voltage V is always valid, the output voltage Vout of the calculation unit 6 is as shown below.
[0066]
[Expression 4]

[0067]
A value that satisfies Even in this case, similarly to the equation (6), the output voltage Vout is not affected by the offset voltage Voff and the operating potential Vx of the inverting amplifier 61, and the input potential of the inverting amplifier 61 is determined for each clock signal CLK. To do. Therefore, the calculation unit 6 can continue to calculate the correlation value Z with high accuracy without providing a refresh period.
[0068]
Regardless of whether or not all the output voltages Vs are subjected to correlation calculation, as shown in the above formula (6) or formula (7), the calculation unit 6 can obtain the sample value (output voltage) of the analog input signal Ain shown in FIG. Vs) is weighted and added with the corresponding coefficient value p in the current cycle of the clock signal CLK. As a result, as described in the above equation (1), ideally, the correlation value Z is spread only once within one period of the correlation filter sequence P, and the analog input signal Ain and the correlation filter sequence P The peak value is reached at the moment when and are synchronized. Therefore, the matched filter 1 performs the correlation operation for each clock signal CLK while circulating the correlation filter sequence P by the correlation filter coefficient register 4 and detects the peak value of the output voltage Vout, thereby obtaining the correlation filter sequence. The phase of P and the phase of the analog input signal Ain can be matched.
[0069]
Here, the conventional matched filter 101 shown in FIG. 21 requires both the addition system addition circuit 104 and the subtraction system addition circuit 105. Therefore, in order to reduce power consumption, when a capacitively coupled circuit is used, at least twice as many input capacitors as the number of inputs are required. Here, the number of inputs is set to be longer than the sequence length m of the correlation filter sequence P, for example, 128, and the capacitor is difficult to be integrated as compared with the resistor or the like, so a wider die area is required. .
[0070]
In contrast, in the matched filter 1 according to the present embodiment, the number of input capacitors 65 is the same as the number of inputs, that is, half of the conventional configuration, despite being a capacitively coupled circuit. Until greatly reduced. As a result, the circuit scale of the matched filter 1 can be greatly reduced, and the die area can be greatly reduced.
[0071]
As shown in FIGS. 6 and 9, the configuration of the switch control circuit 8 becomes somewhat complicated when there is an unused output voltage Vs among all the output voltages Vs of the sample hold unit 2. However, when compared with the matched filter 1 as a whole, in the case where the two-system sample-and-hold unit 2 is provided so that all output voltages Vs can be used in the correlation calculation, the circuit is twice that of the single-system sample-and-hold unit 2. Requires scale. Here, in order to reduce power consumption, the sample hold unit 2 is often composed of a capacitively coupled circuit. Therefore, if two sample hold units 2 are provided, at least m series lengths that are difficult to integrate are required, and the die area that is extremely large compared to the die area reduced by the switch control circuit 8 is required. Is required. On the other hand, the sample and hold unit 2 shown in FIG. 1 refreshes each sample and hold circuit 21 by providing a smaller number (for example, one) of sample and hold circuits 21 than the sequence length m. Therefore, the circuit scale of the sample and hold unit 2 and the expansion of the die area can be reduced. As a result, when the entire matched filter 1 is viewed, the configuration shown in FIG. 1 can reduce the circuit scale and die area.
[0072]
[Second Embodiment]
By the way, as shown in the first embodiment, when each switch 66 switches between the reference voltage Vref side and the input voltage V side based on the control signal P1 generated from the clock signal CLK and the correlation signal PH, In the control signal P1, a bowl-shaped noise NO as shown in FIG. 10 is likely to be generated due to a timing shift (Tn) between both signals CLK and PH. Since the noise NO has an extremely high frequency component, there is a possibility of adversely affecting the calculation accuracy of the matched filter 1 and surrounding circuits.
[0073]
Furthermore, since the charge at the time when the switch 62 is turned off is stored in the input node of the inverting amplifier 61, if the switch 66 is switched before the switch 62 is turned off by the noise NO, for example, Equations (3) to (7) are not established, and the calculation unit 6 cannot calculate a correct correlation value. When the switch 62 is on or off, the charge at the input node does not change even when the switch 66 is switched, but the input potential of the inverting amplifier 61 changes. Therefore, the output voltage Vout fluctuates undesirably.
[0074]
As a result, it is preferable to prevent the generation of the noise NO. However, the noise NO is caused by a difference in timing between the two signals CLK and PH, and is very difficult to avoid.
[0075]
In contrast, in the present embodiment, a matched filter that can calculate a correlation value with high accuracy even when timing deviation occurs between both signals CLK and PH will be described. That is, as shown in FIG. 11, the matched filter 1b is a switch that switches between the reference voltage Vref and the input voltage V in a complementary manner based on the corresponding correlation signal PH instead of each switch 66 shown in FIG. (Fourth switch) 67 and 68 and a switch (fifth switch) 69 for connecting one of the switches 67 and 68 to the input capacitor 65 in synchronization with the clock signal CLK. Further, instead of the switch control circuit 8, a switch control circuit 8b for outputting a control signal P2 to the switch 67 and a control signal P3 to the switch 68 is provided. Each of the switches 67 to 69 is provided in place of the switch 66, and is provided corresponding to each of the sample and hold circuits 21.
[0076]
Further, the matched filter 1 b includes a delay circuit (delay means) 10 that delays the switching of the switches 67 and 68 as compared with both the switches 69. For example, as shown in FIG. 12, the delay circuit 10 is configured by cascading CMOS inverters In1 and In2. The input voltage Vin is delayed by the delay time of both inverters In1 and In2. Is output. Since the remaining configuration is the same as the configuration in FIG. 1, members having the same function are denoted by the same reference numerals and description thereof is omitted.
[0077]
In the case of this embodiment, the delay circuit 10 delays the clock signal CLK and inputs it to the sample hold unit 2 and the correlation filter coefficient register 4. As a result, the timing of the signals serving as the reference for the control signals P2 and P3 of the switches 67 and 68, that is, the timing of the sampling control signal SH and the correlation signal PH is delayed. On the other hand, a clock signal CLK is input to the switches 62 and 64 and the switches 69 without passing through the delay circuit 10. As a result, as shown in FIG. 13, the switching timing of both switches 67 and 68 can be delayed by time Td from the switching timing of these switches 62, 64 and 69. The delay time Td is set to such a value that the switching timing of the switches 67 and 68 is always delayed. However, when the switches 67 and 68 are switched while the calculation unit 6b outputs the correlation value, the input potential of the inverting amplifier 61 changes and the output voltage Vout is changed. Therefore, the delay time Td is set as short as possible within the range that satisfies the above conditions.
[0078]
When the calculation unit 6b performs correlation calculation using all the input voltages V, the switch control circuit 8b complementarily controls the switches 67 and 68 based only on the correlation signal PH delayed by the delay circuit 10. . In this case, for example, the correlation signal PH may be applied to the switch 67 as the control signal P2, and an inverted signal of the correlation signal PH may be input to the switch 68 as the control signal P3. Alternatively, the same correlation signal PH may be applied to both switches 67 and 68, and the selection side may be set so that both switches 67 and 68 are different when the correlation signal PH is “H”. In any case, as in FIG. 5, when the coefficient value p = + 1, the switch control circuit 8b allows the switch 69 to switch between the switches 67 and 68 while the clock signal CLK is “H”. Among them, the switch that selects the reference voltage Vref side is connected to the input capacitor 65, and the switch that selects the input voltage V side is selected while the clock signal CLK is “L”. On the contrary, in the case where the coefficient value p = −1, during the period when the clock signal CLK is “H”, the switch that selects the input voltage V is selected from both the switches 67 and 68 and the period when the clock signal CLK is “L”. Among these, the switch that has selected the reference voltage Vref is selected.
[0079]
On the other hand, when the control signal SH for sampling is used to indicate whether or not the output voltage Vs of the sample and hold circuit 21 is used for the correlation calculation as in the present embodiment, the control signal P2 of both the switches 67 and 68 is used. For example, as shown in FIG. 14, P3 is calculated as a logical sum of the correlation signal PH (inverted signal of PH) and the control signal SH by the OR circuit 83 (84). As a result, when the corresponding output voltage Vs is instructed to be invalid, such as when the control signal SH indicates sampling, both the switches 67 and 68 leave the complementary operation and both select the reference voltage Vref. it can. Thereby, similarly to the above-mentioned formula (6), even if there is an unused output voltage Vs, the correlation calculation can be performed with high accuracy without any trouble. Furthermore, during the sampling period, the circuit is disconnected from the subsequent circuit of the sample hold circuit 21, so that the load is reduced and sampling can be performed at a higher speed.
[0080]
When the OR circuits 83 and 84 shown in FIG. 14 are provided, the matched filter 1b is as shown in FIG. In the matched filter 1 b, the register 41 of the correlation filter coefficient register 4 applies the correlation signal PH to the OR circuit 83 and outputs an inverted signal of the correlation signal PH to the OR circuit 84.
[0081]
In any case, in the calculation unit 6b shown in FIG. 16, the switching timing of both the switches 67 and 68 is delayed, so that the operations of the switches 62, 64 and 69 are determined in both the switches 67 and 68. It will be switched later. As a result, it is possible to prevent the switches 67 and 68 from being switched before the switch 62 is shut off.
[0082]
The switches 67 and 68 are controlled by control signals P2 and P3 generated based on the correlation signal PH, and the switch 69 is switched by the clock signal CLK. Thereby, a voltage similar to that of the switch 66 shown in FIG. 1 can be applied to the input capacitor 65 without using the single control signal P1 generated from the clock signal CLK and the correlation signal PH. As a result, the matched filter 1b with lower noise than the first embodiment can be realized. Even if a slight timing deviation occurs between the timings of both the signals CLK and PH, the minimum value of the switching interval of the switches 67 and 68 can be set to a desired value or more by setting the delay time Td. As a result, the frequency of noise resulting from the switching of both switches 67 and 68 can be suppressed, and the magnitude of noise is further reduced. In addition, basically, since the switches 67 to 69 are provided in place of the switch 66, a relatively simple circuit configuration can be realized.
[0083]
Although the delay circuit 10 according to the present embodiment delays the clock signal CLK to the sample hold unit 2 and the correlation filter coefficient register 4, the present invention is not limited to this. For example, the control signal P2 of the switches 67 and 68 is used. Other signals may be delayed such as delaying P3 itself. If the switching timing of both switches 67 and 68 can be delayed, the same effect as this embodiment can be obtained. However, if the clock signal CLK to the sample hold unit 2 and the correlation filter coefficient register 4 is delayed as in the delay circuit 10, the switching timing of all the switches 67 and 68 is delayed by one delay circuit 10. Therefore, the circuit scale can be further reduced.
[0084]
In the present embodiment, the case where the delay circuit 10 is provided in the configuration having the switches 67 to 69 on the input side of the input capacitor 65 has been described. However, the delay circuit 10 is provided in the matched filter 1 shown in FIG. Thus, the switching timing of the switch 66 may be delayed from the switching timing of the switch 62. Further, the switch 64 may be switched by a signal delayed by the delay circuit 10 instead of the clock signal CLK. In any case, if the switching timing of the other switches (64, 66, 67 to 69) can be delayed until the switch 62 is shut off, the timing of the switch 62, 64, 66 to 69 can be Even when the deviation occurs, the charge at the input node of the inverting amplifier 61 is reliably stored. As a result, it is possible to reduce a calculation error caused by switching other switches (64, 66, 67 to 69) before the switch 62 is shut off, and to realize a more accurate matched filter 1 (1b).
[0085]
[Third Embodiment]
In the first and second embodiments, the case where the inverting amplifier 61 of the arithmetic unit 6 is realized by an inverter has been described as an example. On the other hand, in this embodiment, a case where an inverting amplifier is realized by the differential amplifier 70 will be described as an example.
[0086]
That is, when the inverting amplifier 61 is replaced with the differential amplifier 70 in the calculation unit 6 shown in FIG. 4, the calculation unit 6d shown in FIG. 17 is obtained. In addition, in the calculation unit 6b shown in FIG. 12, when the inverting amplifier 61 is replaced with the differential amplifier 70, the calculation unit 6e shown in FIG. 18 is obtained.
[0087]
In these arithmetic units 6 d (6 e), a predetermined voltage Va is applied to the non-inverting input terminal of the differential amplifier 70, and the inverting input terminal is connected to each input capacitor 65 in the same manner as the input of the inverting amplifier 61. ₁ ~ 65 _N Connected to. Thus, an inverting amplifier is configured, and the calculation unit 6d operates in the same manner as the calculation unit 6 and the calculation unit 6e operates in the same manner as the calculation unit 6b. This makes it possible to realize a matched filter that can operate stably and can calculate a correlation value at high speed and with high accuracy.
[0088]
17 and 18, the case where the input / output of the calculation unit 6d (6e) is unbalanced has been described. However, the present invention is not limited to this. For example, similarly to the inverting input side, the members 65, 66,... Can be provided on the non-inverting input side of the differential amplifier 70 to realize a differential input computing unit. In this case, a single-ended output differential amplifier 70 is used, the inverting input side switches 62 and 64 are connected to the output, and a capacitor is provided between the non-inverting input terminal and a predetermined potential (Va). For example, a differential input / single-ended output arithmetic unit can be realized. Further, using differential output differential amplifier 70, members 62 to 64 similar to those on the inverting input side are further provided on the non-inverting input side, and switches 62 and 64 on the non-inverting input side are connected to the inverting output so as to be inverted. If the switches 62 and 64 on the output side are connected to the non-inverted output, a differential input-differential output calculation unit can be realized. Regardless of whether the input / output is differential or not, if the inverting amplifier can be configured, the same effect as the present embodiment can be obtained. However, when the input / output is made differential, the circuit configuration becomes more complicated than that in the case of non-equilibrium, while the dynamic range can be expanded.
[0089]
[Fourth Embodiment]
In the first to third embodiments, the case where the matched filter 1 (1b) includes the single arithmetic unit 6 (6b, 6d, and 6e) has been described as an example. However, since the drive capability of the sample hold circuit 21 and the capacity of the input capacitor 65 are generally limited, the number of inputs (the number of input capacitors 65) in the arithmetic unit 6 (6b, 6d, 6e) configured as described above is limited. It will be restricted.
[0090]
On the other hand, in the present embodiment, even when the driving capability and capacity are limited, even when the number of necessary taps is large, for example, when the sequence length m of the correlation filter sequence P is long. An applicable matched filter will be described. In the following, a case where the number of taps of the matched filter 1 according to the first embodiment is increased will be described as an example. However, naturally, the matched filter 1b according to the second and third embodiments is also described. Applicable.
[0091]
For example, as shown in FIG. 19, in the matched filter 1 f, the sample hold unit 2 includes v blocks 24 including u sample hold circuits 21. ₁ ~ 24 _v Each block is divided into 24 ₁ Every 24V, the calculation unit 6 ₁ ~ 6 _v Is provided. Each computing unit 6 outputs the first-stage correlation value as the output voltage Vout based on the output voltage Vs from the corresponding block 24, the sampling control signal SH, and the correlation signal PH. Further, each calculation unit 6 ₁ ~ 6 _v Output voltage Vout ₁ ~ Vout _v Are summed by an adder circuit (adder) 12 and output as a final output voltage Vout. Since the sample hold control circuit 22, the correlation filter coefficient register 4, the switch control circuit 8, and the like have the same configuration as in the first embodiment, illustration and description are omitted.
[0092]
As a result, the output voltage Vout of the matched filter 1f is expressed by the following equation (8):
[0093]
[Equation 5]

[0094]
It becomes. In the above equation (8), Ci _jk Is the kth block 24 _k Jth input capacitor 65 at _j Indicates the capacity. Similarly, V _jk Is the kth block 24 _k , F (jk) is the input voltage V _jk Is used for correlation calculation, the input voltage V _jk The coefficient value corresponding to is a function that is 0 when not used. As a result, a highly accurate correlation value can be calculated in the same manner as the above equation (6).
[0095]
Therefore, if the number v of the blocks 24 is increased in accordance with an increase in the number of necessary taps, the number of inputs for each arithmetic unit 6 can be suppressed. Thereby, even when the number of necessary taps is large, the correlation value can be calculated without any trouble. In the above equation (8), as in the equation (6), the case where a part of the input voltage V is invalid has been described as an example, but it is naturally calculated based on all the input voltages V. Even in this case, a highly accurate correlation value can be calculated as in the above embodiments.
[0096]
Incidentally, the number of inputs to the adder circuit 12 is limited as in the calculation unit 6. Therefore, when a larger number of input taps are required, the correlation value may be calculated by adding the outputs of the arithmetic units 6 in multiple stages as in the matched filter 1g shown in FIG. . The matched filter 1g is a matched filter having a three-stage configuration, and the output voltage Vs of the sample and hold unit 2 is subjected to correlation calculation in the first-stage calculation units 6. Each arithmetic unit 6 is divided into a plurality of blocks 71... And the next addition circuit 12... Sums the output voltages of the arithmetic units 6 provided in the corresponding blocks 71. Further, the outputs of the adder circuits 12 are summed by a third-stage adder circuit (adder) 14 and output as a correlation output.
[0097]
In this manner, a matched filter having an arbitrary number of taps can be realized by increasing the number of stages of the arithmetic unit 6 and the adder circuit 12 (14). In the above description, the sample hold circuit 21 and the calculation unit 6 are equally divided. However, the sample hold circuit 21 and the calculation unit 6 in each block 24 (71) can be set to an arbitrary number. .
[0098]
【The invention's effect】
As described above, the matched filter according to the first aspect of the present invention is provided on the input side of the input capacitor, and the first switch for selecting one of the input voltage and the predetermined reference voltage is correlated with the input voltage. When the first switch is used, the side selected by the first switch at the second time point before the first time point based on the correlation filter coefficient indicating whether the input voltage is added or subtracted. And between the second time point and the first time point , Keeping the total amount of charge stored in the input capacitor and feedback capacitor, And a control means for switching the first switch.
[0099]
According to the above configuration, the control unit determines the selection side based on the correlation filter coefficient, thereby controlling the direction in which the accumulated charge of the feedback capacitor changes when the first switch is switched. Thereby, it is possible to control whether the input voltage is added or subtracted, and the correlation calculation can be performed only by a single system of addition circuit. As a result, it is possible to produce a matched filter that can be manufactured with a small circuit scale and a die area and that has high calculation accuracy.
[0100]
The present invention The matched filter according to In addition to the above configuration, The first switch is configured to include a potential determination unit that determines the potential of the input terminal between the time when the first switch is selected at the second time point and the time when the first switch is switched.
[0101]
According to the above configuration, since the potential of the input terminal is determined for each correlation calculation, the matched filter can be an inverting amplifier after switching the first switch without providing a period for pausing and refreshing the correlation calculation. As an output voltage, it is possible to continue outputting an accurate correlation calculation value.
[0102]
The present invention The matched filter according to In addition to the above configuration, The potential determining means is a second switch that switches between conduction and interruption between the input and output of the inverting amplifier, and applies the reference voltage to the output side end of the feedback capacitor substantially in synchronization with the second switch. Or a third switch for selecting whether to apply the output voltage of the inverting amplifier.
[0103]
According to the above configuration, while the second switch is conducting, the charge according to the offset voltage and the operating potential of the inverting amplifier is accumulated in the feedback capacitor, so that the offset error can be removed. As a result, it is possible to further improve the calculation accuracy of the matched filter.
[0104]
The present invention The matched filter according to In addition to the above configuration, The first switch H Two complementary switches that operate in a complementary manner and switch the reference voltage and the input voltage based on the correlation filter coefficient, and one of the fourth switches according to the switching timing of the first switch. And a fifth switch for selecting.
[0105]
According to the above configuration, since the fourth and fifth switches are controlled by separate control signals, timing deviation occurs between the signal indicating the correlation filter coefficient and the signal indicating the switching timing of the first switch. Even in this case, no saddle-like noise is generated in these control signals. As a result, there is an effect that a matched filter with less noise can be realized as compared with the case where the first switch is formed by a single switch.
[0106]
The present invention The matched filter according to In addition to the above configuration, The control means includes delay means for delaying the switching timing of the first or third switch until after the switching time of the second switch.
[0107]
According to the above configuration, the first or third switch is switched in a state where the second switch is determined, and therefore, when a timing shift occurs between signals used for switching the first to third switches. Even if it exists, there exists an effect that malfunction of the 1st or 3rd switch can be prevented, and generation | occurrence | production of the calculation error resulting from the said malfunction can be prevented.
[0108]
The present invention The matched filter according to In addition to the above configuration, The control means is configured to control the first switch to select the reference voltage when the input voltage is not used for correlation calculation.
[0109]
Therefore, while the first switch selects the reference voltage, the load on the circuit to which the input voltage is applied can be reduced, and the input corresponding to the first switch can be performed without adding a circuit before the first switch. There is an effect that the voltage can be invalidated for the correlation calculation.
[0110]
The present invention The matched filter according to In addition to the above configuration, A plurality of arithmetic units having the inverting amplifier, the feedback capacitor, the input capacitor, the first switch, and the control means, and an adder for summing up the outputs of the arithmetic units.
[0111]
According to the above configuration, since the number of input voltages input to one arithmetic unit can be suppressed, even when the number of input capacitors connectable to one inverting amplifier is limited, more taps are required. There is an effect that a matched filter having a number can be realized.
[Brief description of the drawings]
FIG. 1, showing an embodiment of the present invention, is a block diagram showing a main configuration of a matched filter.
FIG. 2 is a block diagram illustrating a configuration example of a sample and hold control circuit in the matched filter.
FIG. 3 is a block diagram illustrating a configuration example of a correlation filter coefficient register in the matched filter.
FIG. 4 is a circuit diagram showing an operation unit of the matched filter.
FIG. 5 is an explanatory diagram showing the state of each switch in the matched filter.
FIG. 6 is a circuit diagram showing a configuration example of a switch control circuit in the matched filter.
FIG. 7 is a circuit diagram for explaining the operation of the arithmetic unit and simplifying the arithmetic unit.
FIG. 8 is a timing chart for explaining the operation of the calculation unit.
FIG. 9 is a circuit diagram showing a modified example of the matched filter and showing a switch control circuit.
FIG. 10 is a timing chart showing the operation of the matched filter.
FIG. 11, showing another embodiment of the present invention, is a block diagram showing a main configuration of a matched filter.
FIG. 12 is a circuit diagram showing a configuration example of a delay circuit in the matched filter.
FIG. 13 is a timing chart showing the operation of the matched filter.
FIG. 14 is a circuit diagram showing a configuration example of a switch control circuit in the matched filter.
FIG. 15 is a block diagram illustrating a configuration example of a matched filter using the switch control circuit.
FIG. 16 is a circuit diagram illustrating a calculation unit of the matched filter.
FIG. 17 shows still another embodiment of the present invention, and is a circuit diagram showing an operation unit of a matched filter.
FIG. 18 is a circuit diagram showing a modified example of the matched filter, showing an operation unit of the matched filter.
FIG. 19, showing still another embodiment of the present invention, is a block diagram showing a main configuration of a matched filter.
FIG. 20 shows a modified example of the matched filter, and is a block diagram showing a main configuration of the matched filter.
FIG. 21 is a block diagram illustrating a configuration of a main part of a matched filter according to a conventional example.
[Explanation of symbols]
1, 1b, 1f, 1g matched filter
6 ・ 6b ・ 6d ・ 6e Calculation unit
8.8b Switch control circuit (control means)
10 Delay circuit (delay means)
12.14 Adder circuit (adder)
61 Inverting amplifier
62 switch (second switch)
63 Feedback capacitor
64 switches (third switch)
65 ₁ ~ 65 _N Input capacitor
66 ₁ ~ 66 _N Switch (first switch)
67 ₁ ~ 67 _N ・ 68 ₁ ~ 68 _N Switch (1st, 4th switch)
69 ₁ ~ 69 _N Switch (first and fifth switches)
70 Differential Amplifier (Inverting Amplifier)

Claims (10)

At the first time point where one end is connected to the input terminal of the inverting amplifier and the inverting amplifier and outputs at least the correlation calculation value, a feedback capacitor capable of feeding back the output of the inverting amplifier to the input terminal In a matched filter having one end connected to the input terminal and the other end having an input capacitor to which an input voltage used for correlation calculation can be applied,
A first switch provided on an input side of the input capacitor and selecting one of the input voltage and a predetermined reference voltage;
When the input voltage is used for correlation calculation, the second voltage is calculated at a second time before the first time based on a correlation filter coefficient indicating whether the input voltage is added or subtracted. In addition to determining the side to be selected by one switch, the first switch is switched while the total amount of charge accumulated in the input capacitor and the feedback capacitor is preserved between the second time point and the first time point. A matched filter comprising switching control means.   And a potential determining means for determining a potential of the input terminal between the time when the first switch selects the side to be selected at the second time point and the time when the first switch is switched. The matched filter according to claim 1. The potential determining means is a second switch for switching between conduction and interruption between the input and output of the inverting amplifier;
A third switch is provided to select whether to apply the reference voltage or the output voltage of the inverting amplifier to the output side end of the feedback capacitor substantially in synchronization with the second switch. The matched filter according to claim 2.   The first switch operates complementarily to each other, two fourth switches that switch the reference voltage and the input voltage based on the correlation filter coefficient, and the switching timing of the first switch, The matched filter according to claim 1, 2 or 3, further comprising a fifth switch for selecting one of the fourth switches.   4. The matched filter according to claim 3, wherein the control means includes delay means for delaying the switching timing of the first switch until after the switching time of the second switch. A third switch is provided for selecting whether to apply the reference voltage or the output voltage of the inverting amplifier to the output side end of the feedback capacitor;
The potential determining means is a second switch for switching between conduction and interruption between the input and output of the inverting amplifier,
3. The matched filter according to claim 2, wherein the control means includes delay means for delaying the switching timing of the third switch until after the switching time of the second switch.   7. The control unit according to claim 1, wherein the first switch controls the reference voltage when the input voltage is not used for correlation calculation. Matched filter. A plurality of arithmetic units having the inverting amplifier, the feedback capacitor, the input capacitor, the first switch, and the control means;
8. The matched filter according to claim 1, further comprising an adder for summing up outputs of the respective arithmetic units. The input voltage used for the correlation calculation is plural,
9. The matched filter according to claim 1, wherein the input capacitor and the first switch are provided for each input voltage. A sample hold unit that outputs the sample value of the analog input signal used for the correlation calculation as each input voltage, and
A correlation filter coefficient register for storing the correlation filter sequence,
The sample hold unit is provided with a sample hold circuit provided in parallel with each other, and a sample hold control circuit for controlling each sample hold circuit,
For each clock signal, the sample hold control circuit causes one of the sample hold circuits not holding the sample value to sample the analog input signal and instructs each sample hold circuit to reference the clock signal. And holding each sample value at least for the period of the coefficient length of the correlation filter sequence,
The correlation filter coefficient register outputs a correlation filter coefficient corresponding to each output voltage of the sample and hold unit in the current cycle of the clock signal to the control means for each clock signal. The matched filter according to any one of 1 to 9.

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