JP3743043B2

JP3743043B2 - Memory device

Info

Publication number: JP3743043B2
Application number: JP34194595A
Authority: JP
Inventors: 博和河原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-01-31
Filing date: 1995-12-27
Publication date: 2006-02-08
Anticipated expiration: 2015-12-27
Also published as: JPH08273348A

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリ装置に関し、特に情報信号の先入れ先出しを行うメモリ装置に関する。
【０００２】
【従来の技術】
今日において、情報信号の信号処理を行うコンピュータ等の情報処理装置や画像信号からなる情報信号を信号処理する画像信号処理装置等の電子機器に先入れ先出しメモリ（以下、ＦＩＦＯメモリと称する。）が各種用途用に設けられている。
【０００３】
上記ＦＩＦＯメモリは、情報信号の膨大化に伴い大容量でかつ高速なものが求められており、この高速化に対応させるためにメモリセルがスタテックメモリで構成されている。
【０００４】
【発明が解決しようとする課題】
ところで、上記スタテックメモリは、ダイナミックメモリに比べて単位記憶容量当たりの製造コストが高く、電子機器の仕様に応じて上記ＦＩＦＯメモリを大容量化した場合には該ＦＩＦＯメモリが高価になり、該電子機器が高価になるという問題点を生じていた。
【０００５】
本発明は、以上のような問題点に鑑み、大容量情報信号を高速に先入れ先出し可能なメモリ装置を安価に提供することを目的とする。
【０００６】
【課題を解決するための手段】
この目的を達成した本発明に係るメモリ装置は、供給された情報信号を先入れ先出しする第一のスタッテックメモリと、上記第一のスタテックメモリと同等又はそれ以上の記憶容量で、供給された情報信号を先入れ先出しする第二のスタテックメモリと、上記第一のスタテックメモリより記憶容量が大きく、上記第一のスタテックメモリから供給された情報信号を上記第二のスタテックメモリに送出するように先入れ先出しするダイナミックメモリと、上記第二のスタテックメモリの空き容量及び上記ダイナミックメモリに書き込まれた読出し前の情報信号の有無を検出するメモリ検出手段と、上記第一のスタテックメモリから情報信号を読み出す際に、上記メモリ検出手段の検出結果に応じて、該読み出された情報信号を上記第二のスタテックメモリ又は上記ダイナミックメモリに切り替えて送出させる制御手段とを備える。
【０００７】
以上の構成を備える本発明に係るメモリ装置によれば、第一のスタテックメモリから情報信号を読み出す際に、ダイナミックメモリに情報信号が書き込まれている場合は、該書き込まれている情報信号の次のアドレスに該読み出された情報信号を書込み、該ダイナミックメモリから読み出された情報信号を第二のスタテックメモリに送出させることで、第一のスタテックメモリから読み出された順番で第二のスタテックメモリから情報信号を送出させる。また、第二のスタテックメモリに第一のスタテックメモリから読み出された情報信号を書き込むための空き容量が有り、且つ、ダイナミックメモリに読み出し前の情報信号がない場合は、該読み出された情報信号を第二のスタテックメモリに書込み・読み出すことにより先入れ先出しを高速に行い、かつ第二のスタテックメモリに第一のスタテックメモリから読み出された情報信号を書き込むための空き容量が無い場合は、該読み出された情報信号をダイナミックメモリに書込み、第二のスタテックメモリから該情報信号を読み出すことにより大容量の先入れ先出しを行う。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【０００９】
本発明に係るメモリ装置２０は、例えば図１に示すようにコンピュータネットワークシステムのネットワークステーションに設けられており、グラフィックアクセレータ２７の処理実行中にシステム用メインメモリ２６から供給されたデータ信号や本体ＣＰＵ２５から供給された命令等を待機させるために一時的に格納される。上記システム用メインメモリ２６は、シンクロナスＤＲＡＭで構成される。
【００１０】
上記メモリ装置２０は、図２に示すように供給された情報信号を先入れ先出しする第一のスタテックメモリ１と、供給された情報信号を先入れ先出しする第二のスタテックメモリ２と、該第一のスタテックメモリ１から供給された情報信号を該第二のスタテックメモリ２に送出するように先入れ先出しするダイナミックメモリ３と、該第二のスタテックメモリ２の空き容量及びダイナミックメモリ３に書き込まれた読み出し前の情報信号の有無を検出するメモリ検出手段４と、該第一のスタテックメモリ１から該ダイナミックメモリ３への接続を切り替えるバススイッチＢＳ１と、該該ダイナミックメモリ３から該第二のスタテックメモリ２への接続を切り替えるバススイッチＢＳ２と、該第一のスタテックメモリ１から該第二のスタテックメモリ２への接続を切り替えるバススイッチＢＳ３と、上記メモリ検出手段４の検出結果に基づいて上記バススイッチＢＳ１、ＢＳ２、ＢＳ３の切換え制御を行う制御手段５とを備える。
【００１１】
上記第一のスタテックメモリ１は、予め定められた所定容量の情報信号を１アドレス毎に読出し可能に書き込むメモリアレイを有しており、情報信号を書き込む毎に順次インクリメントされる上記制御手段５のライトポインタのカウンタ値をライトアドレスとして情報信号を書き込み、情報信号が読み出される毎に順次インクリメントされる該制御手段５のリードポインタのカウント値をリードアドレスとして情報信号が読み出される。この第一のスタテックメモリ１は、例えば記憶容量が４エントリーであり、１エントリー毎にメモリアレイへ情報信号の書込み・読出しが行われる。
【００１２】
上記第二のスタテックメモリ２は、図３に示すように予め定められた所定容量の情報信号をを１アドレス毎に読出し可能に書き込むメモリアレイ７を有しており、情報信号を書き込む毎に順次インクリメントされる上記制御手段５のライトポインタ８のカウンタ値をライトアドレスとして情報信号を書き込み、情報信号が読み出される毎に順次インクリメントされる該制御手段５のリードポインタ９のカウンタ値をリードアドレスとして情報信号が読み出される。この第二のスタテックメモリ２は、例えば記憶容量が８エントリーであり、１エントリー毎にメモリアレイへ情報信号の書込み・読出しが行われる。
【００１３】
上記ダイナミックメモリ３は、上記ネットワークステーションに設けられたシステム用メインメモリ２６の所定記憶領域を用いて構成され、予め定められた所定記憶容量の情報信号を１アドレス毎に読出し可能に書き込むメモリアレイを有しており、情報信号を書き込む毎に順次インクリメントされる上記制御手段５のライトポインタのカウンタ値をライトアドレスとして情報信号を書き込み、情報信号が読み出される毎に順次インクリメントされる該制御手段５のリードポインタのカウンタ値をリードアドレスとして情報信号が読み出される。このダイナミックメモリ３は、例えば４エントリーを１バースト単位として同時に書込み・読出しが行われて高速処理される。また、このダイナミックメモリ３の記憶容量は、上記本体ＣＰＵ２５の設定により２エントリーのＬ乗（Ｌ＝３乃至１６）毎の８、１６、３２、６４、１２８、２５６、５１２、１Ｋ、２Ｋ、４Ｋ、８Ｋ、１６Ｋ、３２Ｋ、６４Ｋ、１２８Ｋ又は２５６Ｋエントリーに可変設定される。
【００１４】
また、上記ダイナミックメモリ３は、上記第一、第二のスタテックメモリ１、２及びダイナミックメモリ３のライトアドレス及びリードアドレスを示す上記制御手段５に設けられた各ライトポインタやリードポインタを形成するカウンタの各カウンタ値、及び上記Ｆｕｌｌフラグ１０等のフラグ信号を格納するレジスタ領域が設けられる。
【００１５】
上記メモリ検出手段４及び制御手段５は、ダイナミックメモリ３のライトポインタのカウンタ値であるライトアドレスＷＰとリードポインタのカウンタ値であるリードアドレスＲＰとの減算値（ＷＰ−ＲＰ）と、上記Ｆｕｌｌフラグ１０のフラグ信号とを検出する。
【００１６】
上記メモリ検出手段４は、上記減算値（ＷＰ−ＲＰ）と上記Ｆｕｌｌフラグ１０のフラグ信号とに基づいて、ダイナミックメモリ３に書き込まれた読出し前の情報信号の有無を検出する。
【００１７】
以下、図４を用いて上記メモリ検出手段４の動作の説明を行う。
【００１８】
ステップＳ１では、上記減算値（ＷＰ−ＲＰ）が０か否かを検出して、該減算値が０の場合にステップＳ２に進み、該減算値が０でない場合にステップＳ３に進む。
【００１９】
ステップＳ２では、上記Ｆｕｌｌフラグ１０のフラグ信号が１か否かを検出して、該フラグ信号が１でない場合にステップＳ４に進み、該フラグ信号が１の際にはステップＳ５に進む。
【００２０】
ステップＳ３及びステップ５では、ダイナミックメモリ３に読み出し前の情報信号が書き込まれていると判定する。
【００２１】
ステップＳ４では、ダイナミックメモリ３に読み出し前の情報信号が書き込まれていないと判定する。
【００２２】
以上より、上記メモリ検出手段４では、ダイナミックメモリ３に書き込まれた読出し前の情報信号の有無が検出される。
【００２３】
上記制御手段５は、上記減算値（ＷＰ−ＲＰ）と上記Ｆｕｌｌフラグ１０のフラグ信号とに基づいて、上記バススイッチＢＳ１、ＢＳ２、ＢＳ３の切り換え制御を行う。
【００２４】
以下、図５を用いて上記制御手段５による上記バススイッチＢＳ１、ＢＳ２、ＢＳ３の切換え制御の動作の説明を行う。
【００２５】
ステップＳ１１では、上記減算値（ＷＰ−ＲＰ）が０か否かを検出して、該減算値が０の場合にステップＳ１２に進み、該減算値が０でない場合にステップＳ１３に進む。
【００２６】
ステップＳ１２では、上記Ｆｕｌｌフラグ１０のフラグ値が１か否かを検出して、該フラグ値が１でない場合にステップＳ１４に進み、該フラグ値が１の際にはステップＳ１３に進む。
【００２７】
ステップ１３では、バススイッチＢＳ１及びバススイッチＢＳ２をＯＮさせ、バススイッチＢＳ３をＯＦＦさせる。
【００２８】
ステップ１４では、バススイッチＢＳ１及びバススイッチＢＳ２をＯＦＦさせ、バススイッチＢＳ３をＯＮさせる。
【００２９】
以上より、上記制御手段５では、上記第一のスタテックメモリ１から情報信号を読み出す際に、ダイナミックメモリ３に情報信号が書き込まれている場合は、該書き込まれている情報信号の次のアドレスに該読み出された情報信号を書込み、該ダイナミックメモリ３から読み出された情報信号を第二のスタテックメモリ２に送出させることで、第一のスタテックメモリ１から読み出された順番で第二のスタテックメモリ２から情報信号を送出させる。
【００３０】
また、第二のスタテックメモリ２に第一のスタテックメモリ１から読み出された情報信号を書き込むための空き容量が有り、且つ、ダイナミックメモリ３に情報信号が書き込まれていない場合は、該読み出された情報信号を第二のスタテックメモリ２に書込み・読出すことにより先入れ先出しを高速に行い、かつ第二のスタテックメモリ２に第一のスタテックメモリ１から読み出された情報信号を書き込むための空き容量が無い場合は、該読み出された情報信号をダイナミックメモリ３に書込み、第二のスタテックメモリ２から該情報信号を読み出すことにより大容量の先入れ先出しを行う。
【００３１】
以下、図６を用いて上記制御手段５の制御による上記第二のスタテックメモリ２への情報信号の書込み動作の説明を行う。
【００３２】
ステップＳ２１では、情報信号が供給されたか否かの検出を行い、情報信号が供給された際にステップＳ２２に進み、情報信号が供給されない際には再び情報信号が供給されたか否かの検出を行う。
【００３３】
ステップＳ２２では、上記Ｆｕｌｌフラグ１０が１か否かを検出して、該Ｆｕｌｌフラグ１０が１でない場合にステップＳ２３に進み、該Ｆｕｌｌフラグ１０が１の際には再び該Ｆｕｌｌフラグ１０が１か否かの検出を行う。
【００３４】
ステップＳ２３では、ライトポインタ８のカウンタ値ＷＰをインクリメントして、ステップＳ２４に進む。
【００３５】
ステップＳ２４では、ライトポインタ８のカウンタ値ＷＰとリードポインタ９のカウンタ値ＲＰとが等しいか否かを検出して、等しい場合にステップＳ２５に進み、等しくない場合にステップＳ２６に進む。
【００３６】
ステップＳ２５では、上記Ｆｕｌｌフラグ１０を１にセットして、ステップＳ２６に進む。
【００３７】
ステップＳ２６では、ライトポインタ８のカウンタ値ＷＰをライトアドレスとして情報信号を書き込む。
【００３８】
以下、図７を用いて上記制御手段５の制御による上記第二のスタテックメモリ２からの情報信号の読出し動作の説明を行う。
【００３９】
ステップＳ３１では、情報信号の読出しが要求されたか否かの検出を行い、読出しが要求された際にステップＳ３２に進み、読出しが要求されない際には再び情報信号の読出し要求がされたか否かの検出を行う。
【００４０】
ステップＳ３２では、ライトポインタ８のカウンタ値ＷＰとリードポインタ９のカウンタ値ＲＰとが等しいか否かを検出して、等しい場合にステップＳ３３に進み、等しくない場合にステップＳ３５に進む。
【００４１】
ステップＳ３３では、上記Ｆｕｌｌフラグ１０が１か否かを検出して、該Ｆｕｌｌフラグ１０が１でない場合にステップＳ３１に戻り、該Ｆｕｌｌフラグ１０が１の際にはステップＳ３４に進む。
【００４２】
ステップＳ３４では、上記Ｆｕｌｌフラグ１０を０にリセットして、ステップＳ３５に進む。
【００４３】
ステップＳ３５では、リードポインタ９のカウンタ値ＲＰをインクリメントして、ステップＳ３６に進む。
【００４４】
ステップＳ３６では、リードポインタ９のカウンタ値ＲＰをリードアドレスとして情報信号を書き込む。
【００４５】
以上より、上記第二のスタテックメモリ２では、ライトポインタ８のカウンタ値ＷＰをライトアドレスとし順次インクリメントして、リードポインタ９のカウンタ値ＲＰをライトアドレスとし順次インクリメントして、ライトアドレス及びリードアドレスが各々独立に設定されて、書込み及び読出しが各々独立に行われて情報信号の先入れ先出しが行われる。
【００４６】
以上の構成によるメモリ装置２０では、ダイナミックメモリ３を介さずに第一、第二のスタテックメモリ１、２間で情報信号を転送することにより高速動作を実現し、かつ第一のスタテックメモリ２を入力バッファとし、第二のスタテックメモリ２を出力バッファとしてダイナミックメモリ３に情報信号を先入れ先出しすることにより記憶容量の大容量化を実現して、安価でありながら高速かつ大容量の情報信号の先入れ先出しを行う。また、ダイナミックメモリ３を比較的高速で書込み・読出しが行われるシンクロナスＤＲＡＭで構成しているため、例えば本体ＣＰＵ２５のクロック周波数が１００ＭＨｚ程度である際に該クロック周波数に同期させて書込み・読出しが可能であり、シングルバンク方式で操作可能である。
【００４７】
なお、上記実施例においてはダイナミックメモリ３をシンクロナスＤＲＡＭとした場合について説明したが、本発明に係るメモリ装置はこのようなメモリ素子に限定されるものでは無く、本体ＣＰＵ２５のクロック周波数が１００ＭＨｚ程度で、ダイナミックメモリ３をページモードで書込み・読出し速度が１０数ＭＨｚのＤＲＡＭで構成する場合、例えば図８に示すようにダイナミックメモリ３は、各々１／ｍの記憶容量で、該シンクロナスＤＲＡＭの書込み・読出し速度が１／ｍである低速のＤＲＡＭ１１、１２、・・・１ｍと、該ＤＲＡＭ１１、１２、・・・１ｍの入出力バスの接続を替えるバススイッチ１４と、上記本体ＣＰＵ２５で構成され該バススイッチ１４を切換え制御するダイナミックメモリ制御手段１５とを備えて、該ダイナミックメモリ制御手段１５により該バススイッチ１４を時分割で切換えるいわゆるバンクインターリブ法で制御しながら該ＤＲＡＭ１１、１２、・・・１ｍを用いる場合にも適用可能である。
【００４８】
【発明の効果】
以上詳細に説明したように、本発明に係るメモリ装置によれば、第一のスタテックメモリから情報信号を読み出す際に、ダイナミックメモリに情報信号が書き込まれている場合は、該書き込まれている情報信号の次のアドレスに該読み出された情報信号を書込み、該ダイナミックメモリから読み出された情報信号を第二のスタテックメモリに送出させることで、第一のスタテックメモリから読み出された順番で第二のスタテックメモリから情報信号を送出させる。また、第二のスタテックメモリに第一のスタテックメモリから読み出された情報信号を書き込むための空き容量が有る場合は、該読み出された情報信号を第二のスタテックメモリに書込み・読み出すことにより先入れ先出しを高速に行い、かつ第二のスタテックメモリに第一のスタテックメモリから読み出された情報信号を書き込むための空き容量が無い場合は、該読み出された情報信号をダイナミックメモリに書込み、第二のスタテックメモリから該情報信号を読み出すことにより大容量の先入れ先出しを行う。
【００４９】
このように、ダイナミックメモリを介さずに第一、第二のスタテックメモリ間で情報信号を転送することにより高速動作を実現し、かつ第一のスタテックメモリを入力バッファとし、第二のスタテックメモリを出力バッファとしてダイナミックメモリに情報信号を先入れ先出しすることにより記憶容量の大容量化を実現して、安価でありながら高速かつ大容量の先入れ先出しが行えるメモリ装置の提供を実現する。
【図面の簡単な説明】
【図１】本発明に係るメモリ装置が設けられたネットワークステーションの要部のブロック図である。
【図２】本発明に係るメモリ装置のブロック図である。
【図３】上記メモリ装置の要部のブロック図である。
【図４】上記メモリ装置のメモリ検出手段によるダイナミックメモリの読出し前の情報信号の有無及び第二のスタテックメモリの空き容量の検出動作のフローチャートである。
【図５】上記メモリ装置の制御手段の切り換え動作のフローチャートである。
【図６】上記メモリ装置の第二のスタテックメモリへの情報信号の書込み動作のフローチャートである。
【図７】上記メモリ装置の第二のスタテックメモリからの情報信号の読出し動作のフローチャートである。
【図８】上記メモリ装置のダイナミックメモリを低速ＤＲＡＭで構成した場合の要部のブロック図である。
【符号の説明】
１第一のスタテックメモリ
２第二のスタテックメモリ
３ダイナミックメモリ
４メモリ検出手段
５制御手段
２０メモリ装置[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a memory device, and more particularly to a memory device that performs first-in first-out of an information signal.
[0002]
[Prior art]
2. Description of the Related Art Today, first-in first-out memories (hereinafter referred to as FIFO memories) are used in various applications in electronic devices such as information processing devices such as computers that perform signal processing of information signals and image signal processing devices that process information signals composed of image signals. It is provided for.
[0003]
The FIFO memory is required to have a large capacity and a high speed as the information signal increases, and in order to cope with the high speed, the memory cell is composed of a static memory.
[0004]
[Problems to be solved by the invention]
By the way, the static memory has a higher manufacturing cost per unit storage capacity than the dynamic memory, and the FIFO memory becomes expensive when the capacity of the FIFO memory is increased according to the specifications of the electronic device. There has been a problem that electronic equipment becomes expensive.
[0005]
In view of the above problems, an object of the present invention is to provide a low-cost memory device capable of first-in first-out large-capacity information signals.
[0006]
[Means for Solving the Problems]
The memory device according to the present invention that achieves this object includes a first static memory for first-in-first-out of a supplied information signal, and information supplied with a storage capacity equal to or greater than that of the first static memory. A second static memory for first-in first-out signals and a storage capacity larger than that of the first static memory, so that an information signal supplied from the first static memory is sent to the second static memory First-in-first-out dynamic memory, memory detecting means for detecting the free capacity of the second static memory and the presence of an information signal before reading written in the dynamic memory, and an information signal from the first static memory Is read out, the read information signal is converted into the second status according to the detection result of the memory detecting means. Kumemori or a control means for sending switch to the dynamic memory.
[0007]
According to the memory device according to the present invention having the above-described configuration, when an information signal is written to the dynamic memory when reading the information signal from the first static memory, the information signal written By writing the read information signal to the next address and sending the information signal read from the dynamic memory to the second static memory, in the order read from the first static memory An information signal is transmitted from the second static memory. In addition, if there is free space in the second static memory for writing the information signal read from the first static memory, and there is no information signal before reading in the dynamic memory, the read is performed. First-in first-out by writing / reading the read information signal to / from the second static memory, and there is free space to write the information signal read from the first static memory to the second static memory If not, the read information signal is written into the dynamic memory, and the information signal is read from the second static memory to perform a first-in first-out operation with a large capacity.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0009]
The memory device 20 according to the present invention is provided, for example, in a network station of a computer network system as shown in FIG. 1, and a data signal supplied from a system main memory 26 during execution of processing of the graphic accelerator 27 or a main body CPU 25. It is temporarily stored in order to wait for the command supplied from. The system main memory 26 is composed of a synchronous DRAM.
[0010]
The memory device 20 includes, as shown in FIG. 2, a first static memory 1 that first-in first-out a supplied information signal, a second static memory 2 that first-in first-out a supplied information signal, The information signal supplied from the static memory 1 is written into the dynamic memory 3 which is first-in-first-out so as to be sent to the second static memory 2, and the free capacity of the second static memory 2 and the dynamic memory 3. Memory detecting means 4 for detecting the presence or absence of an information signal before reading, a bus switch BS1 for switching the connection from the first static memory 1 to the dynamic memory 3, and the second static memory 3 A bus switch BS2 for switching the connection to the tech memory 2, and the second stat memory 1 to the second stat memory Comprises a bus switch BS3 to switch the connection to the memory 2, and a control unit 5 for switching control of the bus switch BS1, BS2, BS3 based on the detection result of said memory detecting means 4.
[0011]
The first static memory 1 has a memory array in which an information signal having a predetermined capacity is written so as to be readable for each address, and the control means 5 is sequentially incremented each time an information signal is written. The information signal is written using the counter value of the write pointer as a write address, and the information signal is read using the count value of the read pointer of the control means 5 which is sequentially incremented every time the information signal is read out as the read address. The first static memory 1 has, for example, a storage capacity of 4 entries, and information signals are written to and read from the memory array for each entry.
[0012]
As shown in FIG. 3, the second static memory 2 has a memory array 7 for writing a predetermined capacity of information signal in a readable manner for each address, and each time an information signal is written. An information signal is written using the counter value of the write pointer 8 of the control means 5 that is sequentially incremented as a write address, and the counter value of the read pointer 9 of the control means 5 that is incremented every time the information signal is read is used as a read address. An information signal is read out. The second static memory 2 has, for example, a storage capacity of 8 entries, and information signals are written to and read from the memory array for each entry.
[0013]
The dynamic memory 3 is configured using a predetermined storage area of the system main memory 26 provided in the network station, and is a memory array in which information signals having a predetermined predetermined storage capacity are written so as to be readable for each address. The control means 5 has the write pointer counter value of the control means 5 that is sequentially incremented each time the information signal is written, and the write address is used as a write address. The information means is sequentially incremented each time the information signal is read. An information signal is read using the counter value of the read pointer as a read address. The dynamic memory 3 performs high-speed processing by simultaneously writing / reading, for example, with 4 entries as one burst unit. The storage capacity of the dynamic memory 3 is 8, 16, 32, 64, 128, 256, 512, 1K, 2K, 4K for every two entries of L power (L = 3 to 16) according to the setting of the main body CPU 25. , 8K, 16K, 32K, 64K, 128K or 256K entries.
[0014]
The dynamic memory 3 forms each write pointer and read pointer provided in the control means 5 indicating the write address and read address of the first and second static memories 1, 2 and the dynamic memory 3. A register area for storing each counter value of the counter and a flag signal such as the Full flag 10 is provided.
[0015]
The memory detection unit 4 and the control unit 5 include a subtraction value (WP-RP) between the write address WP that is the counter value of the write pointer of the dynamic memory 3 and the read address RP that is the counter value of the read pointer, and the Full flag. 10 flag signals are detected.
[0016]
The memory detection unit 4 detects the presence or absence of an information signal before reading written in the dynamic memory 3 based on the subtraction value (WP-RP) and the flag signal of the Full flag 10.
[0017]
Hereinafter, the operation of the memory detecting means 4 will be described with reference to FIG.
[0018]
In step S1, it is detected whether or not the subtraction value (WP-RP) is 0. If the subtraction value is 0, the process proceeds to step S2. If the subtraction value is not 0, the process proceeds to step S3.
[0019]
In step S2, it is detected whether or not the flag signal of the Full flag 10 is 1. When the flag signal is not 1, the process proceeds to step S4. When the flag signal is 1, the process proceeds to step S5.
[0020]
In step S3 and step 5, it is determined that the information signal before reading is written in the dynamic memory 3.
[0021]
In step S4, it is determined that the information signal before reading is not written in the dynamic memory 3.
[0022]
As described above, the memory detection unit 4 detects the presence or absence of the information signal before reading written in the dynamic memory 3.
[0023]
The control means 5 performs switching control of the bus switches BS1, BS2, BS3 based on the subtraction value (WP-RP) and the flag signal of the Full flag 10.
[0024]
Hereinafter, the operation of switching control of the bus switches BS1, BS2, and BS3 by the control means 5 will be described with reference to FIG.
[0025]
In step S11, it is detected whether or not the subtraction value (WP-RP) is 0. If the subtraction value is 0, the process proceeds to step S12. If the subtraction value is not 0, the process proceeds to step S13.
[0026]
In step S12, it is detected whether or not the flag value of the Full flag 10 is 1. If the flag value is not 1, the process proceeds to step S14. If the flag value is 1, the process proceeds to step S13.
[0027]
In step 13, the bus switch BS1 and the bus switch BS2 are turned on, and the bus switch BS3 is turned off.
[0028]
In step 14, the bus switch BS1 and the bus switch BS2 are turned off, and the bus switch BS3 is turned on.
[0029]
As described above, when the information signal is written in the dynamic memory 3 when the control means 5 reads the information signal from the first static memory 1, the next address of the written information signal is stored. The read information signal is written to the dynamic memory 3, and the information signal read from the dynamic memory 3 is sent to the second static memory 2, so that the information signal is read in the order read from the first static memory 1. An information signal is transmitted from the second static memory 2.
[0030]
Further, when the second static memory 2 has a free capacity for writing the information signal read from the first static memory 1 and no information signal is written to the dynamic memory 3, First-in first-out operation is performed at high speed by writing / reading the read information signal to / from the second static memory 2, and the information signal read from the first static memory 1 to the second static memory 2 When there is no free space for writing, the read information signal is written to the dynamic memory 3 and the information signal is read from the second static memory 2 to perform a first-in first-out operation with a large capacity.
[0031]
Hereinafter, the operation of writing the information signal to the second static memory 2 under the control of the control means 5 will be described with reference to FIG.
[0032]
In step S21, it is detected whether or not an information signal is supplied. When the information signal is supplied, the process proceeds to step S22. When the information signal is not supplied, it is detected again whether or not the information signal is supplied. Do.
[0033]
In Step S22, it is detected whether or not the Full flag 10 is 1. If the Full flag 10 is not 1, the process proceeds to Step S23. If the Full flag 10 is 1, the Full flag 10 is set to 1 again. Detect whether or not.
[0034]
In step S23, the counter value WP of the write pointer 8 is incremented, and the process proceeds to step S24.
[0035]
In step S24, it is detected whether or not the counter value WP of the write pointer 8 and the counter value RP of the read pointer 9 are equal. If they are equal, the process proceeds to step S25, and if they are not equal, the process proceeds to step S26.
[0036]
In step S25, the Full flag 10 is set to 1 and the process proceeds to step S26.
[0037]
In step S26, an information signal is written using the counter value WP of the write pointer 8 as a write address.
[0038]
Hereinafter, the reading operation of the information signal from the second static memory 2 under the control of the control means 5 will be described with reference to FIG.
[0039]
In step S31, it is detected whether or not reading of the information signal is requested. When reading is requested, the process proceeds to step S32. When reading is not requested, whether or not the reading of information signal is requested again. Perform detection.
[0040]
In step S32, it is detected whether or not the counter value WP of the write pointer 8 and the counter value RP of the read pointer 9 are equal. If they are equal, the process proceeds to step S33, and if they are not equal, the process proceeds to step S35.
[0041]
In Step S33, it is detected whether or not the Full flag 10 is 1. If the Full flag 10 is not 1, the process returns to Step S31. If the Full flag 10 is 1, the process proceeds to Step S34.
[0042]
In step S34, the Full flag 10 is reset to 0, and the process proceeds to step S35.
[0043]
In step S35, the counter value RP of the read pointer 9 is incremented, and the process proceeds to step S36.
[0044]
In step S36, an information signal is written using the counter value RP of the read pointer 9 as a read address.
[0045]
As described above, in the second static memory 2, the counter value WP of the write pointer 8 is sequentially incremented using the write address, the counter value RP of the read pointer 9 is sequentially incremented using the write address, and the write address and read address are sequentially incremented. Are set independently, and writing and reading are performed independently to perform first-in first-out information signals.
[0046]
In the memory device 20 configured as described above, high-speed operation is realized by transferring information signals between the first and second static memories 1 and 2 without using the dynamic memory 3, and the first static memory 2 is used as an input buffer, and the second static memory 2 is used as an output buffer to increase the storage capacity by first-in-first-out information signals in the dynamic memory 3, thereby realizing high-speed and large-capacity information signals at a low price. First-in first-out. Further, since the dynamic memory 3 is composed of a synchronous DRAM in which writing and reading are performed at a relatively high speed, for example, when the clock frequency of the main body CPU 25 is about 100 MHz, writing and reading are performed in synchronization with the clock frequency. Yes, it can be operated in a single bank system.
[0047]
In the above embodiment, the case where the dynamic memory 3 is a synchronous DRAM has been described. However, the memory device according to the present invention is not limited to such a memory element, and the clock frequency of the main body CPU 25 is about 100 MHz. In the case where the dynamic memory 3 is configured by a DRAM having a write / read speed of 10 MHz in the page mode, the dynamic memory 3 has a storage capacity of 1 / m, for example, as shown in FIG. The low-speed DRAM 11, 12,... 1 m having a writing / reading speed of 1 / m, the bus switch 14 for switching the input / output bus connection of the DRAM 11, 12,. Dynamic memory control means 15 for switching and controlling the bus switch 14, The Na Mick memory control means 15 while controlling the so-called bank interleave method for switching in time division the bus switch 14 the DRAM11,12, it is also applicable in the case of using · · · 1 m.
[0048]
【The invention's effect】
As described above in detail, according to the memory device of the present invention, when an information signal is written to the dynamic memory when the information signal is read from the first static memory, the information signal is written. By writing the read information signal to the next address of the information signal and sending the information signal read from the dynamic memory to the second static memory, it is read from the first static memory. The information signal is transmitted from the second static memory in the same order. Further, when the second static memory has a free capacity for writing the information signal read from the first static memory, the read information signal is written to the second static memory. If the second static memory does not have enough free space to write the information signal read from the first static memory, the read information signal is dynamically changed. A large capacity first-in first-out is performed by writing to the memory and reading the information signal from the second static memory.
[0049]
In this way, high-speed operation is realized by transferring information signals between the first and second static memories without going through the dynamic memory, and the first static memory is used as an input buffer and the second static memory is used. By increasing the storage capacity by first-in first-out information signals to the dynamic memory using the tech memory as an output buffer, it is possible to provide a memory device capable of high-speed first-in-first-out storage at a low cost.
[Brief description of the drawings]
FIG. 1 is a block diagram of a main part of a network station provided with a memory device according to the present invention.
FIG. 2 is a block diagram of a memory device according to the present invention.
FIG. 3 is a block diagram of a main part of the memory device.
FIG. 4 is a flowchart of an operation of detecting the presence / absence of an information signal before reading out of a dynamic memory and the free capacity of a second static memory by the memory detection unit of the memory device.
FIG. 5 is a flowchart of the switching operation of the control means of the memory device.
FIG. 6 is a flowchart of an information signal write operation to a second static memory of the memory device.
FIG. 7 is a flowchart of an information signal read operation from the second static memory of the memory device.
FIG. 8 is a block diagram of a main part when the dynamic memory of the memory device is composed of a low-speed DRAM.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 1st static memory 2 2nd static memory 3 Dynamic memory 4 Memory detection means 5 Control means 20 Memory device

Claims

A first static memory that first-in first-out the supplied information signal;
A second static memory that first-in first-out the supplied information signal with a storage capacity equal to or greater than the first static memory;
A dynamic memory that has a larger storage capacity than the first static memory and that performs first-in first-out so as to send the information signal supplied from the first static memory to the second static memory;
Memory detecting means for detecting the free capacity of the second static memory and the presence or absence of an information signal before reading written in the dynamic memory;
When the information signal is read from the first static memory, the read information signal is switched to the second static memory or the dynamic memory according to the detection result of the memory detection means. And a memory device.