JP3740746B2 - Programmable controller with expansion unit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、入出力のための増設ユニットやCPUユニットを補助して高機能化する増設ユニットなどを用いることができる増設ユニットを備えるプログラマブルコントローラに関するものである。
【0002】
【従来の技術】
従来より、入出力点数を増やすための入出力ユニットや、特定の演算処理(たとえばPID制御)のための専用の演算ユニットなどを増設ユニットとしてCPUユニットに接続することができるプログラマブルコントローラ(以下PLCと略称する)が提供されている。
【0003】
増設ユニットを設けることができるPLCでは、CPUユニットが各増設ユニットを個別に識別しなければならない。そこで、増設ユニットにディップスイッチによるユニット番号設定部を設け、各増設ユニットにおいてユニット番号を設定するものが多く提供されている。また、ディップスイッチによるユニット番号設定部では誤設定が生じる可能性が高いから、CPUユニットが増設ユニットを順次アクセスし、各増設ユニットがデータを順送りにすることによって増設ユニットにユニット番号をデータとして記憶させるものも提案されている(特開平4−181401号公報など)。さらに、複数のコネクタを設けたマザーボードにCPUユニットとともに増設ユニットを装着することによってPLCを構成するものでは、マザーボード側でユニット番号を識別するものもある。
【0004】
【発明が解決しようとする課題】
ところで、マザーボードを用いるPLCは大型であるから小型化する目的ではマザーボードを使用しないほうが望ましい。また、ディップスイッチなどの機械的スイッチを用いてユニット番号を設定するものでは誤設定の可能性がある。さらに、ユニット番号をデータとして記憶させるものでは、何らかのノイズによって記憶内容が変更されたときには誤動作が生じ、リセットなどの操作が必要になるという問題がある。
【0005】
本発明は上記事由に鑑みて為されたものであり、その目的は、マザーボードや機械的スイッチを用いず、しかもノイズによるユニット番号の変更が生じることのない増設ユニットを備えるプログラマブルコントローラを提供することにある。
【0006】
【課題を解決するための手段】
請求項1の発明は、シーケンスプログラムに従って入出力を制御するCPUユニットと、CPUユニットに接続されることによりCPUユニットとデータを授受する増設ユニットとからなるプログラマブルコントローラにおいて、CPUユニットが増設ユニットを接続する増設用コネクタを有し、増設ユニットが、CPUユニットの増設用コネクタに接続可能な親側コネクタと、他の増設ユニットの親側コネクタが接続可能な子側コネクタと、親側コネクタと子側コネクタとの間を接続する各1ビットの複数本の識別用信号線と、識別用信号線のビット値を組み合わせた論理値によりCPUユニットとの間に他の増設ユニットが何個挿入されているかに応じたユニット番号を識別するユニット番号識別回路とを有し、親側コネクタと子側コネクタとの一方の各ビットを循環シフトさせて他方と接続するように識別用信号線の一部を配線し、CPUユニットに増設ユニットを接続した状態で増設用コネクタのうちの1ビットを他ビットとは異なるビット値とする構成であって、増設ユニット内の各識別用信号線をそれぞれプルアップ抵抗を介して電源の高電位側に接続し、増設用コネクタは1ビットを電源の低電位側に接続したことを特徴とする。
【0007】
この構成によれば、識別用信号線が増設ユニットの内部で循環シフトされるから、1つの増設ユニットの識別用信号線のビット並びが、その増設ユニットに接続される他の増設ユニットでは1ビットだけシフトすることになる。つまり、CPUユニットにおいて増設ユニットに何らかのビット値を与えるようにすれば、増設ユニットでは各識別用信号線から読み取るビット値が順次シフトすることになる。このような関係をユニット番号識別回路で読み取ることにより、増設ユニットではユニット番号を知ることができるのである。つまり、マザーボードや機械的スイッチは不要になる。しかも、データを順送りにするのではなく、識別用信号線の配線によってユニット番号を識別するから、ノイズなどではユニット番号の変更が生じることはない。
【0008】
請求項2の発明は、請求項1の発明において、増設用コネクタの最下位ビットと最上位ビットとの一方を電源の低電位側に接続するとともに増設用コネクタの他のビットは他回路を非接続とし、増設ユニットのユニット番号識別回路が子側コネクタのビット値に基づいてユニット番号を識別するものである。
【0009】
請求項3の発明は、シーケンスプログラムに従って入出力を制御するCPUユニットと、CPUユニットに接続されることによりCPUユニットとデータを授受する増設ユニットとからなるプログラマブルコントローラにおいて、CPUユニットは増設ユニットを接続する増設用コネクタを有し、増設ユニットは、CPUユニットの増設用コネクタに接続可能な親側コネクタと、他の増設ユニットの親側コネクタが接続可能な子側コネクタと、親側コネクタと子側コネクタとの間を接続する各1ビットの複数本の識別用信号線と、識別用信号線のビット値を組み合わせた論理値によりCPUユニットとの間に他の増設ユニットが何個挿入されているかに応じたユニット番号を識別するユニット番号識別回路とを有し、親側コネクタと子側コネクタとの一方の各ビットを循環シフトさせて他方と接続するように識別用信号線の一部を配線し、CPUユニットに増設ユニットを接続した状態で増設用コネクタのうちの1ビットを他ビットとは異なるビット値とする構成であって、増設用コネクタの1ビットを電源の低電位側に接続し、他のビットを電源の高電位側に接続したものである。
請求項4の発明は、請求項3の発明において、増設用コネクタの最下位ビットと最上位ビットとの一方を電源の低電位側に接続するとともに増設用コネクタの他のビットはプルアップ抵抗を介して電源の高電位側に接続し、増設ユニットのユニット番号識別回路が子側コネクタのビット値に基づいてユニット番号を識別するものである。
【0010】
請求項5の発明は、シーケンスプログラムに従って入出力を制御するCPUユニットと、CPUユニットに接続されることによりCPUユニットとデータを授受する増設ユニットとからなるプログラマブルコントローラにおいて、CPUユニットは増設ユニットを接続する増設用コネクタを有し、増設ユニットは、CPUユニットの増設用コネクタに接続可能な親側コネクタと、他の増設ユニットの親側コネクタが接続可能な子側コネクタと、親側コネクタと子側コネクタとの間を接続する各1ビットの複数本の識別用信号線と、識別用信号線のビット値を組み合わせた論理値によりCPUユニットとの間に他の増設ユニットが何個挿入されているかに応じたユニット番号を識別するユニット番号識別回路とを有し、親側コネクタと子側コネクタとの一方の各ビットを循環シフトさせて他方と接続するように識別用信号線の一部を配線し、CPUユニットに増設ユニットを接続した状態で増設用コネクタのうちの1ビットを他ビットとは異なるビット値とする構成であって、増設ユニットの各識別用信号線をそれぞれプルアップ抵抗を介して電源の高電位側に接続し、増設用コネクタは1ビットを除いて電源の低電位側に接続したものである。
請求項6の発明は、請求項5の発明において、増設用コネクタの最下位ビットと最上位ビットとの一方は他回路を非接続とするとともに増設用コネクタの他のビットは電源の低電位側に接続し、増設ユニットのユニット番号識別回路が子側コネクタのビット値に基づいてユニット番号を識別するものである。
【0011】
請求項7の発明は、シーケンスプログラムに従って入出力を制御するCPUユニットと、CPUユニットに接続されることによりCPUユニットとデータを授受する増設ユニットとからなるプログラマブルコントローラにおいて、CPUユニットは増設ユニットを接続する増設用コネクタを有し、増設ユニットは、CPUユニットの増設用コネクタに接続可能な親側コネクタと、他の増設ユニットの親側コネクタが接続可能な子側コネクタと、親側コネクタと子側コネクタとの間を接続する各1ビットの複数本の識別用信号線と、識別用信号線のビット値を組み合わせた論理値によりCPUユニットとの間に他の増設ユニットが何個挿入されているかに応じたユニット番号を識別するユニット番号識別回路とを有し、親側コネクタと子側コネクタとの一方の各ビットを循環シフトさせて他方と接続するように識別用信号線の一部を配線し、CPUユニットに増設ユニットを接続した状態で増設用コネクタのうちの1ビットを他ビットとは異なるビット値とする構成であって、増設用コネクタの1ビットを電源の高電位側に接続し、他のビットを電源の低電位側に接続したものである。
請求項8の発明は、請求項7の発明において、増設用コネクタの最下位ビットと最上位ビットとの一方をプルアップ抵抗を介して電源の高電位側に接続するとともに増設用コネクタの他のビットは電源の低電位側に接続し、増設ユニットのユニット番号識別回路が子側コネクタのビット値に基づいてユニット番号を識別するものである。
【0012】
請求項2ないし請求項9の発明は望ましい実施態様である。
【0013】
【発明の実施の形態】
(実施形態1)
図1に示すように、本実施形態では増設ユニット2を最大で3台設ける例を示す。CPUユニット1は、マイクロプロセッサ、システムプログラムを格納したシステムメモリ、シーケンスプログラムを格納するプログラムメモリ、シーケンスプログラム実行時の作業領域や入出力データを保持するデータメモリなどを備えたPLCの基本となるユニットであり、電源は内蔵ないし別途のユニットとして設けられる。この電源は増設ユニット2にも給電する。CPUユニット1には、増設ユニット2を接続するための増設用コネクタ11が設けられる。
【0014】
一方、増設ユニット2は、たとえば外部機器を接続するための入出力ユニットや、外部機器を制御する際の特定の演算(PID演算など)を行なうための演算ユニットや、PLCによるネットワークを構築する際に用いる通信用ユニットなどであって、CPUユニット1を単独で用いるよりもPLCの機能を高機能化するものである。増設ユニット2にはCPUユニット1の増設用コネクタ11に結合される親側コネクタ21が設けられる。また、他の増設ユニット2の親側コネクタ21が結合される子側コネクタ22が設けられる。増設用コネクタ11、親側コネクタ21、子側コネクタ22は、図では要部のみを示しているが、CPUユニット1と増設ユニット2とを接続するためのバスもこれらのコネクタ11,21,22により接続してもよい。
【0015】
親側コネクタ21と子側コネクタ22との間には3本(つまり3ビット)の識別用信号線231 〜233 が接続される。ここで、親側コネクタ21に対して子側コネクタ22では、ビット値が循環シフトするように識別用信号線231 〜233 が接続される。いま、図1における親側コネクタ21および子側コネクタ22の下端を最下位ビットとすれば、親側コネクタ21の最下位ビットは子側コネクタ22では最上位ビットになるように識別用信号線231 が接続され、親側コネクタ21の最上位ビットは識別用信号線232 を介して子側コネクタ22の中央のビットに、親側コネクタ21の中央のビットは識別用信号線233 を介して子側コネクタ22の最下位ビットにそれぞれ接続される。各識別用信号線231 〜233 はそれぞれプルアップ抵抗R1 〜R3 を介して電源の高電位側(Vcc)に接続される。
【0016】
一方、CPUユニット1では増設用コネクタ11の最下位ビットを電源の低電位側(接地側)に接続してあり、残りのビットは他の回路に対して非接続(つまりオープン)にしてある。
上述のような接続関係により、CPUユニット1と増設ユニット2とを順に接続すると、CPUユニット1に直接接続されている増設ユニット2では識別用信号線231 のみが電源の低電位側に接続され、他の識別用信号線232 ,233 はプルアップ抵抗R2 ,R3 により電源の高電位側に接続されることになる。要するに、識別用信号線231 〜233 の論理値(低電位側を0とすれば)は011になる。同様にして、2台目の増設ユニット2では論理値は101になり、3台目の増設ユニット2では論理値は110になる。このように各増設ユニット2において識別用信号線231 〜233 の論理値が異なるから、各増設ユニット2に設けたマイクロコンピュータにより構成したユニット番号識別回路24で、識別用信号線231 〜233 の論理値を読み取れば、各増設ユニット2に各別のユニット番号を持たせることができるのである。
【0017】
上述の例ではCPUユニット1に3台の増設ユニット2を接続できるものとして3本の識別用信号線231 〜233 を備える増設ユニット2を説明したが、CPUユニット1に接続される増設ユニット2の許容最大数は3台に限定されるものではなく、許容最大数がnであれば、識別用信号線もn本にすればよい。
また、上記構成ではCPUユニット1に対して必要台数の増設ユニット2を順次結合するだけで、各増設ユニット2は自身のユニット番号を識別するのであり、マザーボードが不要であって小型であるとともに、ユニット番号を設定するための機械的スイッチも不要である。さらに、各増設ユニット2では識別用信号線231 〜233 の論理値を読み取ることでユニット番号を認識するのであり、識別用信号線231 〜233 の論理値はノイズなどによって消去されることはないから、各増設ユニット2にユニット番号を記憶させるものよりも、ノイズに対し強いものである。
【0018】
(実施形態2)
本実施形態は、図2に示すように、図1に示した実施形態1の構成とほぼ同様の構成を有するが、各増設ユニット2においてプルアップ抵抗R1 〜R3 を用いず、また、CPUユニット1の増設用コネクタ11において実施形態1ではオープンになっていたビットを、プルアップ抵抗R11,R12を介して電源の高電位側に接続している点が異なる。要するに、各増設ユニット2において識別用信号線231 〜233 にそれぞれプルアップ抵抗R1 〜R3 を接続する代わりに、本実施形態ではCPUユニット1においてプルアップ抵抗R11,R12を設け、増設ユニット2のプルアップ抵抗R1 〜R3 を不要にしたものである。
【0019】
動作は実施形態1とまったく同様であって、識別用信号線231 〜233 の論理値は1台目の増設ユニット2では011、2台目は101、3台目は110になる。本実施形態は抵抗の本数が低減する点で実施形態1よりも優れている。
(実施形態3)
本実施形態は、図3に示すように、増設ユニット2は図1に示した実施形態1と同構成のものを用い、CPUユニット1における論理値の設定を変更したものである。つまり、増設用コネクタ11の最上位ビットのみをオープンにし、残りは電源の低電位側に接続してある。この構成では識別用信号線231 〜233 の論理値は、1台目の増設ユニット2で010、2台目で001、3台目で100になる。つまり、ユニット番号識別回路24については、実施形態1と判定値の異なるものを用いることになる。他の構成および動作は実施形態1と同様である。
【0020】
(実施形態4)
本実施形態は、図4に示すように、増設ユニット2としては図2に示した実施形態2と同構成のものを用いる。また、CPUユニット1では増設用コネクタ11の最上位ビットをプルアップ抵抗R11を介して電源の高電位側に接続し、残りのビットは電源の低電位側に接続してある。この構成では、各増設ユニット2の識別用信号線231 〜233 の論理値は実施形態3と同様に、1台目で010、2台目で001、3台目で100になる。したがって、ユニット番号識別回路24の判定値は実施形態3と同様のものを用いることになる。他の構成および動作は実施形態1と同様である。
【0021】
【発明の効果】
本発明は上述のように、シーケンスプログラムに従って入出力を制御するCPUユニットと、CPUユニットに接続されることによりCPUユニットとデータを授受する増設ユニットとからなるプログラマブルコントローラにおいて、CPUユニットが増設ユニットを接続する増設用コネクタを有し、増設ユニットが、CPUユニットの増設用コネクタに接続可能な親側コネクタと、他の増設ユニットの親側コネクタが接続可能な子側コネクタと、親側コネクタと子側コネクタとの間を接続する各1ビットの複数本の識別用信号線と、識別用信号線のビット値を組み合わせた論理値によりCPUユニットとの間に他の増設ユニットが何個挿入されているかに応じたユニット番号を識別するユニット番号識別回路とを有し、親側コネクタと子側コネクタとの一方の各ビットを循環シフトさせて他方と接続するように識別用信号線の一部を配線し、CPUユニットに増設ユニットを接続した状態で増設用コネクタのうちの1ビットを他ビットとは異なるビット値とすることを特徴とする増設ユニットを備えるものであり、識別用信号線が増設ユニットの内部で循環シフトされるから、1つの増設ユニットの識別用信号線のビット並びが、その増設ユニットに接続される他の増設ユニットでは1ビットだけシフトするのであり、CPUユニットにおいて増設ユニットに何らかのビット値を与えるようにすれば、増設ユニットでは各識別用信号線から読み取るビット値が順次シフトする。このような関係をユニット番号識別回路で読み取ることにより、増設ユニットではユニット番号を知ることができるから、マザーボードや機械的スイッチは不要になるという利点がある。しかも、データを順送りにするのではなく、識別用信号線の配線によってユニット番号を識別するから、ノイズなどではユニット番号の変更が生じることはないという効果がある。請求項1ないし請求項4の構成では増設用コネクタの1ビットを電源の低電位側に接続し、増設ユニットのユニット番号識別回路では当該1ビット以外を高電位側として論理値を読み取ることでユニット番号を認識し、また、請求項5ないし請求項8の構成では増設用コネクタの1ビットを電源の高電位側に接続し、増設ユニットのユニット番号識別回路では当該1ビット以外を低電位側として論理値を読み取ることでユニット番号を認識する。しかも、請求項3、4、7、8の構成では増設ユニットにプルアップ抵抗が不要である。
【図面の簡単な説明】
【図1】実施形態1を示す回路図である。
【図2】実施形態2を示す回路図である。
【図3】実施形態3を示す回路図である。
【図4】実施形態4を示す回路図である。
【符号の説明】
1 CPUユニット
2 増設ユニット
11 増設用コネクタ
21 親側コネクタ
22 子側コネクタ
231 〜233 識別用信号線
24 ユニット番号識別回路
R1 〜R3 プルアップ抵抗
R11,R12 プルアップ抵抗[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a programmable controller including an expansion unit that can use an expansion unit for input / output or an expansion unit that supports a CPU unit to enhance its functionality.
[0002]
[Prior art]
Conventionally, a programmable controller (hereinafter referred to as “PLC”) that can connect an input / output unit for increasing the number of input / output points or a dedicated arithmetic unit for specific arithmetic processing (for example, PID control) to the CPU unit as an expansion unit. Abbreviated).
[0003]
In a PLC in which an extension unit can be provided, the CPU unit must identify each extension unit individually. In view of this, many units have been provided in which a unit number setting unit using a DIP switch is provided in the extension unit and the unit number is set in each extension unit. In addition, there is a high possibility that erroneous setting will occur in the unit number setting section using the DIP switch, so the CPU unit accesses the extension units sequentially, and each extension unit forwards the data so that the unit number is stored as data in the extension unit. Some have been proposed (JP-A-4-181401). Further, in the case where a PLC is configured by mounting an extension unit together with a CPU unit on a motherboard provided with a plurality of connectors, there is a unit that identifies a unit number on the motherboard side.
[0004]
[Problems to be solved by the invention]
By the way, since the PLC using the mother board is large, it is desirable not to use the mother board for the purpose of downsizing. In addition, setting a unit number using a mechanical switch such as a dip switch may cause an erroneous setting. Further, in the case where the unit number is stored as data, there is a problem that when the stored contents are changed due to some noise, a malfunction occurs and an operation such as reset is required.
[0005]
The present invention has been made in view of the above-mentioned reasons, and an object thereof is to provide a programmable controller including an expansion unit that does not use a motherboard or a mechanical switch and does not cause a change in unit number due to noise. It is in.
[0006]
[Means for Solving the Problems]
The invention of
[0007]
According to this configuration, since the identification signal line is cyclically shifted inside the extension unit, the bit arrangement of the identification signal line of one extension unit is 1 bit in the other extension units connected to the extension unit. Will only shift. That is, if a bit value is given to the extension unit in the CPU unit, the bit value read from each identification signal line is sequentially shifted in the extension unit. By reading such a relationship with the unit number identification circuit, the extension unit can know the unit number. That is, no motherboard or mechanical switch is required. In addition, since the unit number is identified by the wiring of the identification signal line instead of sequentially feeding the data, the unit number does not change due to noise or the like.
[0008]
According to a second aspect of the invention, the invention odor Te claim 1, the other bits other circuit Expansion connector with connecting one of the least significant bits and most significant bits of increasing設用connector to the low potential side of the power supply The unit number identification circuit of the extension unit identifies the unit number based on the bit value of the child connector.
[0009]
The invention of claim 3 is a programmable controller comprising a CPU unit that controls input / output according to a sequence program, and an expansion unit that is connected to the CPU unit and exchanges data with the CPU unit. The CPU unit connects the expansion unit. The extension unit has a master connector that can be connected to the CPU connector extension connector, a slave connector that can be connected to the master connector of another extension unit, a master connector and a slave connector. How many other extension units are inserted between the CPU unit based on a logical value that combines a plurality of 1-bit identification signal lines connected to the connector and the bit values of the identification signal lines. A unit number identification circuit for identifying the unit number according to the parent connector and the child connector. A part of the signal line for identification is wired so that each bit on one side is cyclically shifted and connected to the other, and one bit of the extension connector is connected to the other bit while the extension unit is connected to the CPU unit. The bit value is different from the above, and one bit of the extension connector is connected to the low potential side of the power supply, and the other bits are connected to the high potential side of the power supply.
According to a fourth aspect of the present invention, in the third aspect of the present invention, one of the least significant bit and the most significant bit of the extension connector is connected to the low potential side of the power supply, and the other bit of the extension connector has a pull-up resistor. The unit number identification circuit of the extension unit identifies the unit number based on the bit value of the child side connector.
[0010]
The invention of claim 5 is a programmable controller comprising a CPU unit that controls input / output according to a sequence program , and an expansion unit that is connected to the CPU unit and exchanges data with the CPU unit. The CPU unit connects the expansion unit. The extension unit has a master connector that can be connected to the CPU connector extension connector, a slave connector that can be connected to the master connector of another extension unit, a master connector and a slave connector. How many other extension units are inserted between the CPU unit based on a logical value that combines a plurality of 1-bit identification signal lines connected to the connector and the bit values of the identification signal lines. A unit number identification circuit for identifying the unit number according to the parent connector and the child connector. A part of the signal line for identification is wired so that each bit on one side is cyclically shifted and connected to the other, and one bit of the extension connector is connected to the other bit while the extension unit is connected to the CPU unit. It is configured to have a bit value different from that of the extension unit, and each identification signal line of the extension unit is connected to the high potential side of the power supply via a pull-up resistor, and the extension connector is connected to the low potential of the power supply except for 1 bit. Is connected to the side.
According to a sixth aspect of the invention, in the fifth aspect of the invention, one of the least significant bit and the most significant bit of the extension connector is not connected to another circuit, and the other bit of the extension connector is on the low potential side of the power source. The unit number identification circuit of the extension unit identifies the unit number based on the bit value of the slave connector.
[0011]
The invention of claim 7 is a programmable controller comprising a CPU unit that controls input / output according to a sequence program , and an expansion unit that is connected to the CPU unit to exchange data with the CPU unit. The CPU unit connects the expansion unit. The extension unit has a master connector that can be connected to the CPU connector extension connector, a slave connector that can be connected to the master connector of another extension unit, a master connector and a slave connector. How many other extension units are inserted between the CPU unit based on a logical value that combines a plurality of 1-bit identification signal lines connected to the connector and the bit values of the identification signal lines. A unit number identification circuit for identifying the unit number according to the parent connector and the child connector. A part of the signal line for identification is wired so that each bit on one side is cyclically shifted and connected to the other, and one bit of the extension connector is connected to the other bit while the extension unit is connected to the CPU unit. The bit value is different from the above, and one bit of the extension connector is connected to the high potential side of the power supply, and the other bits are connected to the low potential side of the power supply.
The invention according to claim 8 is the invention according to claim 7 , wherein one of the least significant bit and the most significant bit of the extension connector is connected to the high potential side of the power supply through a pull-up resistor and the other extension connector is connected. bit is connected to the low potential side of the power supply, Ru der those unit numbers identification circuit of the extension unit to identify the unit number based on the bit values of the child connector.
[0012]
The inventions of
[0013]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
As shown in FIG. 1, the present embodiment shows an example in which a maximum of three
[0014]
On the other hand, the
[0015]
Three (that is, 3 bits) identification signal lines 23 1 to 23 3 are connected between the parent-
[0016]
On the other hand, in the
When the
[0017]
In the above example, the
Further, in the above configuration, only the necessary number of
[0018]
(Embodiment 2)
As shown in FIG. 2, the present embodiment has a configuration substantially similar to the configuration of the first embodiment shown in FIG. 1, but the
[0019]
The operation is exactly the same as in the first embodiment, and the logical values of the identification signal lines 23 1 to 23 3 are 011 in the
(Embodiment 3)
In the present embodiment, as shown in FIG. 3, the
[0020]
(Embodiment 4)
In the present embodiment, as shown in FIG. 4, the
[0021]
【The invention's effect】
As described above, the present invention provides a programmable controller comprising a CPU unit that controls input / output according to a sequence program, and an expansion unit that is connected to the CPU unit to exchange data with the CPU unit. Has an extension connector to be connected, and the extension unit can be connected to the extension connector of the CPU unit, the slave connector to which the master connector of another extension unit can be connected, the master connector and the slave connector A number of other extension units are inserted between the CPU unit by a logical value that combines a plurality of 1-bit identification signal lines connected to the side connector and the bit values of the identification signal lines. Unit number identification circuit that identifies the unit number according to whether the parent side connector and the child side A part of the identification signal line is wired so that one bit of the connector is cyclically shifted and connected to the other, and one bit of the extension connector is connected to the other bit with the extension unit connected to the CPU unit. Since the identification signal line is cyclically shifted inside the extension unit, the bit arrangement of the identification signal line of one extension unit is Other extension units connected to the extension unit shift by 1 bit. If a bit value is given to the extension unit in the CPU unit, the extension unit sequentially reads the bit value read from each identification signal line. shift. By reading such a relationship with the unit number identification circuit, the unit number can be known in the extension unit, so that there is an advantage that a mother board and a mechanical switch are unnecessary. In addition, since the unit number is identified by the wiring of the identification signal line rather than the data being sent forward, there is an effect that the unit number is not changed by noise or the like. In the configuration of
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment.
FIG. 2 is a circuit diagram showing a second embodiment.
FIG. 3 is a circuit diagram showing a third embodiment.
FIG. 4 is a circuit diagram showing a fourth embodiment.
[Explanation of symbols]
1
Claims (8)
Priority Applications (1)
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