JP3736441B2

JP3736441B2 - Pulse signal frequency control circuit

Info

Publication number: JP3736441B2
Application number: JP2001364423A
Authority: JP
Inventors: 陽一田中; 聡兵頭
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2001-11-29
Filing date: 2001-11-29
Publication date: 2006-01-18
Anticipated expiration: 2021-11-29
Also published as: JP2003168972A

Description

【０００１】
【発明の属する技術分野】
本発明は、スッテピングモータ等のパルス駆動型モータの回転制御に使用されるパルス信号の周波数を増加又は減少させる制御を行うパルス信号の周波数制御回路及びパルス信号の周波数制御方法に関する。
【０００２】
【従来の技術】
従来、パルス信号出力回路として、特開平１０−２１５１６７号に開示された回路が存在する。この回路は、図１２に示すように、２n 以下の周波数値を入力するために少なくとも（ｎ＋１）ビット有した周波数設定用レジスタ１０１と、周波数値を順次加算可能な加算回路１０２と、２n+1毎秒の周波数を有したクロックパルス信号が入力される度に周波数値を加算回路１０２により順次積算して保持するとともに（ｎ＋１）ビット目に桁上がりした桁上がり信号を出力するフリップフロップ１０３と、を備えた構成にしてある。
【０００３】
この回路は、周波数設定用レジスタ１０１に設定された周波数を有したパルス信号を出力するのであるから、周波数設定用レジスタ１０１に任意のタイミングで除除に大きくした周波数を設定することにより、出力するパルス信号の周波数を増加させることができる。また、この回路は、周波数設定用レジスタ１０１に任意のタイミングで除除に小さくした周波数を設定することにより、出力するパルス信号の周波数を減少させることができる。
【０００４】
この回路を利用したパルス駆動型モータの回転制御について、図１３に基づいて説明する。加速は、最初の周波数である第１の周波数から、目標周波数であって第１の周波数よりも高い第２の周波数に向かって、任意段数でもって、周波数の増加が行われると、その周波数の増加とともに行われる。これに対して、減速は、加速の場合と同様に、前述した第２の周波数から、最初の周波数である第１の周波数に向かって、任意段数の周波数の減少が行われると、その周波数の減少とともに行われる。
【０００５】
この回路を利用したモータの回転制御では、起動速度としての最初の周波数、目標速度としての目標周波数、加速開始から加速終了までの時間及び減速開始から減速終了までの時間である加減速時間、加速開始から減速終了までに出力されるパルス数である出力パルス数、制御段数が予め設定されることにより、起動速度から目標速度へ設定された加速時間で加速する。そして、その後の定速を経た後に減速後の出力パルス数が、予め設定された値となるように定速から減速に移行し、起動速度まで減速したところで停止する。このように、加減速は、任意段数の周波数変化を経ることにより行われるのである。
【０００６】
ここで、起動速度ｆｓ、目標速度ｆｔ、加減速時間Ａｃ、出力パルス数Ｐｔ、制御段数Ｎが設定されると、図１４に示すように、加減速が行われる。この加減速は、（１）式により算出されるパルス変化量Δｆを任意時間毎に、増加又は減少させることにより行なわれる。
【０００７】
Δｆ＝（ｆｔ−ｆｓ）／Ｎ（１）
【０００８】
【発明が解決しようとする課題】
上記した従来の周波数制御回路にあっては、制御段数を設定して、加減速を行っているため、加速の場合には、制御段数を設定していない理想的な連続制御に比較して、図１５に示すように、斜線を付した三角形の部分に相当する出力パルス数の誤差（不足）を含むこととなり、減速の場合も同様に、出力パルス数の誤差を含むこととなる。
【０００９】
その結果、制御段数を設定して加減速を行うと、制御段数を設定していない理想的な連続制御に比較して、図１６に示すように、加減速終了時点にズレが生じることになる。このズレは、複数のモータの同期制御（同時起動同時停止）を行う場合に、問題となる。
【００１０】
本発明は、上記の点に着目してなされたもので、その目的とするところは、モータの回転制御に利用した場合に、制御段数を設定して加減速を行なっても、その加減速終了時点を、制御段数を設定していない理想的な連続制御の場合の加減速終了時点に近づけることができる周波数制御回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記した課題を解決するために、請求項１記載のパルス信号の周波数制御回路は、第１の周波数からその第１の周波数よりも高い第２の周波数に向かって、予め設定された制御段数を経て段階的に周波数を増加させる処理を含むパルス信号の周波数制御回路であって、予め設定した周波数変化値の１／２よりなる補正値を予め前記第１の周波数に加算してなる初期周波数又は前記周波数変化値のいずれかを選択する選択回路と、選択回路により選択された値を順次加算する演算を実行する演算器と、を備え、選択回路は、前処理のために前記初期周波数を選択するとともに、初段の加算のときから前記周波数変化値を選択し、以後前記周波数変化値を順次加算して出力する構成にしている。
【００１２】
請求項２記載のパルス信号の周波数制御回路は、請求項１記載のパルス信号の周波数制御回路において、最終段の加算後に前記第２の周波数を出力する構成にしている。
【００１３】
請求項３記載のパルス信号の周波数制御回路は、請求項２記載のパルス信号の周波数制御回路において、前記選択回路は、前記初期周波数、前記周波数変化値又は前記補正値のいずれかを選択するものであって、最終段の加算のときに、前記周波数変化値に換えて前記補正値を選択する構成にしている。
【００１４】
請求項４記載のパルス信号の周波数制御回路は、請求項２記載のパルス信号の周波数制御回路において、最終段の加算後の値と前記第２の周波数とを比較する比較回路を設け、その比較回路は、最終段の加算後の値が前記第２の周波数よりも高い場合に、最終段の加算後の値に換えて前記第２の周波数を出力する構成にしている。
【００１５】
請求項５記載のパルス信号の周波数制御回路は、請求項１乃至請求項４のいずれかに記載のパルス信号の周波数制御回路において、最終段の加算後の出力値からその出力値よりも低い第３の周波数に向かって、予め設定された制御段数を経て段階的に周波数を減少させる処理を含むパルス信号の周波数制御回路であって、初段の減算で、最終段の加算後の出力値から前記補正値を減算するとともに、次段の減算から前記周波数変化値を順次減算して出力する構成にしている。
【００１６】
請求項６記載のパルス信号の周波数制御回路は、請求項５記載のパルス信号の周波数制御回路において、前記演算器は、前記選択回路により選択された値を、最終段の加算後の出力値から順次減算する演算を実行するものであって、前記選択回路は、初段の減算のときに前記補正値を選択するとともに、次段の減算のときから前記周波数変化値を選択する構成にしている。
【００１７】
請求項７記載のパルス信号の周波数制御回路は、請求項５又は請求項６のいずれかに記載のパルス信号の周波数制御回路において、最終段の減算後の値と前記初期周波数とを比較し、最終段の減算後の値が前記初期周波数と異なる場合に、最終段の減算後の値に換えて前記初期周波数を出力する構成にしている。
【００１８】
請求項８記載のパルス信号の周波数制御回路は、第２の周波数からその第２の周波数よりも低い第３の周波数に向かって、予め設定された制御段数を経て段階的に周波数を減少させる処理を含むパルス信号の周波数制御回路であって、予め設定した周波数変化値の１／２よりなる補正値又は前記周波数変化値のいずれかを選択する選択回路と、選択回路により選択された値を前記第２の周波数から順次減算する演算を実行する演算器と、を備え、前記選択回路は、初段の減算のときに前記補正値を選択し、前記補正値を前記第２の周波数から減算するとともに、次段の減算のときから前記周波数変化値を選択し、前記周波数変化値を順次減算する構成にしている。
【００１９】
【発明の実施の形態】
本発明の第１実施形態のパルス信号の周波数制御回路を図１及び図２に基づいて以下に説明する。本実施形態のパルス信号の周波数制御回路から出力されるパルス信号により、ステッピングモータ等のパルス駆動型のモータを駆動する場合、パルス信号の周波数に対応する速度で、パルス駆動型のモータが駆動する。すなわち、パルス信号の周波数が高くなると、パルス駆動型のモータが加速することとなり、パルス信号の周波数が低くなると、パルス駆動型のモータが減速することとなる。
【００２０】
１は目標周波数設定レジスタで、目標周波数ｆｔ、すなわち目標速度を格納するものである。２は起動周波数設定レジスタで、起動周波数ｆｓ、すなわち起動速度を格納するものである。
【００２１】
３は第１の演算器で、目標周波数ｆｔ、起動周波数ｆｓ及び制御段数Ｎにより、前述した（１）式により、周波数変化値Δｆを算出する演算を実行するととともに、その周波数変化値Δｆの１／２よりなる補正値１／２Δｆを算出する演算を実行する。４は第２の演算器で、第１の演算器３により算出された補正値１／２Δｆと起動周波数ｆｓとを加算する演算を実行する。
【００２２】
５はマルチプレクサ（選択回路）で、第１の演算器３から出力された周波数変化値Δｆ又は第２の演算器４から出力された演算結果である初期周波数（ｆｓ＋１／２Δｆ）のいずれか一方を、後述する制御回路６からの選択信号に基づいて選択する。６は制御回路で、制御段数Ｎに対応して適宜、前述したマルチプレクサ５に対して、マルチプレクサ５が選択の動作をするための選択信号を出力するとともに、後述する周波数設定レジスタ８に、周波数を更新する旨を示す周波数更新信号を出力する。
【００２３】
７は第３の演算器で、制御回路６からの周波数更新信号に基づいて、マルチプレクサ５からの出力値と、後述する周波数設定レジスタ８から出力された現在の周波数とを加算する演算を実行し、その演算結果を周波数設定レジスタ８に入力する。８は周波数設定レジスタで、現在出力している周波数を格納するものであって、初期値として「０」が格納されている。この周波数設定レジスタ８は、第３の演算器７により、マルチプレクサ５からの出力値が加算される演算が実行される度に、格納する周波数が段階的に増加する。
【００２４】
９は第４の演算器で、周波数設定レジスタ８に格納された周波数と後述するフリップフロップ１０からの出力値とを加算する演算を実行する。１０はフリップフロップで、クロックに同期して、周波数設定レジスタ８に格納された周波数が加算されてなる値が入力されるとともに、最上位ビットがパルス信号として出力される。
【００２５】
つまり、周波数設定レジスタ８、第４の演算器９及びフリップフロップ１０により、特開平１０−２１５１６７号に開示されたパルス信号出力回路が構成されているのであり、出力されるパルス信号の周波数は、周波数設定レジスタ８に格納された周波数となっている。
【００２６】
次に、この回路の動作のうち、周波数の制御動作について説明する。予め、起動周波数設定レジスタ２に、起動周波数ｆｓとして、第１の周波数を設定しておくとともに、目標周波数設定レジスタ１に、目標周波数ｆｔとして、第１の周波数よりも高い第２の周波数を設定しておく。
【００２７】
マルチプレクサ５は、前処理のために初期周波数（ｆｓ＋１／２Δｆ）を選択するとともに、初段の加算のときから周波数変化値Δｆを選択する。このようにして、マルチプレクサ５により選択された値が、第３の演算器７により、順次加算されるので、周波数設定レジスタ８に設定される周波数は、段階的に増加し、その結果、この回路から出力されるパルス信号の周波数は、図２に示すように、予め設定された制御段数を経て段階的に増加する。すなわち、この回路から出力されたパルス信号により回転駆動されるモータは、段階的に加速するのである。
【００２８】
かかるパルス信号の周波数制御回路にあっては、予め設定した周波数変化値Δｆの１／２よりなる補正値１／２Δｆを第１の周波数に前処理として予め加算するとともに、周波数変化値Δｆを順次加算するようにしているから、理想的な連続制御をした場合と同様に、周波数を増加させることができる。このことは、図２に示すように、段階的に増加させた周波数と制御段数を設定していない理想的な連続制御により増加させた周波数とを図示した場合に、段階的に増加させた周波数により階段状に図示された部分の面積と理想的な連続制御に増加させた周波数により三角形として図示された部分の面積とが一致することでも明らかである。よって、この周波数制御回路は、その加減速終了時点を、制御段数を設定していない理想的な連続制御の場合の加減速終了時点に近づけることができる。
【００２９】
また、マルチプレクサ５が、第１の周波数に加算する値として、前処理のときに初期周波数（ｆｓ＋１／２Δｆ）を選択するとともに、順次加算する値として、次段の加算のときから周波数変化値Δｆを選択するようにしているから、予め設定した周波数変化値Δｆの１／２よりなる補正値１／２Δｆを第１の周波数に前処理として予め加算するとともに、周波数変化値Δｆを順次加算することができ、加減速終了時点を、制御段数を設定していない理想的な連続制御の場合に近づけることができるという効果を奏することができる。
【００３０】
次に、本発明の第２実施形態のパルス信号の周波数制御回路を図３及び図４に基づいて以下に説明する。なお、第１実施形態のパルス信号の周波数制御回路と同一の素子には同一の符号を付し、第１実施形態のパルス信号の周波数制御回路と異なるところのみ記す。
【００３１】
本実施形態のパルス信号の周波数制御回路は、第１実施形態のパルス信号の周波数制御回路と基本的には同一であるが、マルチプレクサ５が、初期周波数（ｆｓ＋１／２Δｆ）、周波数変化値Δｆ又は補正値１／２Δｆのいずれか一つを選択するものであって、このマルチプレクサ５が、最終段の加算で加算される値として、補正値１／２Δｆを選択することにより、図４に示すように、最終段の加算後に第２の周波数を出力する構成としている。
【００３２】
かかるパルス信号の周波数制御回路にあっては、第１実施形態のパルス信号の周波数制御回路と同様に、予め設定した周波数変化値Δｆの１／２よりなる補正値１／２Δｆを第１の周波数に前処理として予め加算するために、制御段数を設定していない理想的な連続制御の場合よりも周波数が高くなっているけれども、マルチプレクサ５が、最終段の加算で加算される値として、周波数変化値Δｆの１／２よりなる補正値１／２Δｆを選択することによって、加算最終段では、第２の周波数を出力するようにしているから、制御段数を設定していない理想的な連続制御の場合と周波数を一致させることができるので、ひいては、加減速終了時点を、制御段数を設定していない理想的な連続制御の場合に一致させることができる。
【００３３】
次に、本発明の第３実施形態のパルス信号の周波数制御回路を図５に基づいて以下に説明する。なお、第２実施形態のパルス信号の周波数制御回路と同一の素子には同一の符号を付し、第２実施形態のパルス信号の周波数制御回路と異なるところのみ記す。
【００３４】
第２実施形態のパルス信号の周波数制御回路では、マルチプレクサ５が、最終段の加算で加算される値として、周波数変化値Δｆの１／２よりなる補正値１／２Δｆを選択することによって、加算最終段では、第２の周波数を出力するようにしているのに対し、本実施形態のパルス信号の周波数制御回路では、最終段の加算後の値と第２の周波数とを比較する比較回路１１を設け、その比較回路１１により最終段の加算後の値と第２の周波数とを比較し、最終段の加算後の値が第２の周波数よりも高い場合に、最終段の加算後の値に換えて第２の周波数を出力するようにしている。
【００３５】
かかるパルス信号の周波数制御回路にあっては、比較回路１１が、最終段の加算後の値と第２の周波数とを比較し、最終段の加算後の値が第２の周波数よりも高い場合に、最終段の加算後の値に換えて第２の周波数を出力するようにしているから、制御段数を設定していない理想的な連続制御の場合と周波数を一致させることができるという、第２実施形態のパルス信号の周波数制御回路の効果を奏することができる。
【００３６】
次に、本発明の第４実施形態のパルス信号の周波数制御回路を図６及び図７に基づいて以下に説明する。なお、第１実施形態のパルス信号の周波数制御回路と同一の素子には同一の符号を付し、第１実施形態のパルス信号の周波数制御回路と異なるところのみ記す。
【００３７】
本実施形態のパルス信号の周波数制御回路では、第１実施形態のパルス信号の周波数制御回路では備えていた第２の演算器４を備えていない。マルチプレクサ５は、第１の演算器３から出力された周波数変化値Δｆ又は補正値１／２Δｆのいずれか一方を、制御回路６からの選択信号に基づいて選択する。第３の演算器７は、制御回路６からの周波数更新信号に基づいて、マルチプレクサ５からの出力値を、周波数設定レジスタ８から出力された現在の周波数から減算する演算を実行し、その演算結果を周波数設定レジスタ８に入力する。周波
数設定レジスタ８は、初期値として「第２の周波数」が格納されている。この周波数設定レジスタ８は、第３の演算器７により、マルチプレクサ５からの出力値が減算される演算が実行される度に、格納する周波数が段階的に減少する。
【００３８】
次に、この回路の動作のうち、周波数の制御動作について説明する。予め、起動周波数設定レジスタ２に、起動周波数ｆｓとして、第２の周波数を設定しておくとともに、目標周波数設定レジスタ１に、目標周波数ｆｔとして、第２の周波数よりも低い第３の周波数を設定しておく。
【００３９】
マルチプレクサ５は、初段の減算のときに、周波数変化値Δｆの１／２よりなる補正値１／２Δｆを選択するとともに、次段の減算のときから周波数変化値Δｆを選択する。このようにして、マルチプレクサ５により選択された値が、第３の演算器７により、第２の周波数から順次減算されるので、周波数設定レジスタ８に設定される周波数は、段階的に減少し、その結果、この回路から出力されるパルス信号の周波数は、図７に示すように、予め設定された制御段数を経て段階的に減少する。すなわち、この回路から出力されたパルス信号により回転駆動されるモータは、段階的に減速するのである。
【００４０】
かかるパルス信号の周波数制御回路にあっては、予め設定した周波数変化値Δｆの１／２よりなる補正値１／２Δｆを初段の減算で第２の周波数から減算するとともに、次段の減算から周波数変化値Δｆを順次減算するようにしているから、理想的な連続制御をした場合と同様に、周波数を減少させることができる。このことは、図７に示すように、段階的に減少させた周波数と制御段数を設定していない理想的な連続制御により減少させた周波数とを図示した場合に、段階的に減少させた周波数により階段状に図示された部分の面積と理想的な連続制御に減少させた周波数により三角形として図示された部分の面積とが一致することでも明らかである。よって、このパルス信号の周波数制御回路は、その加減速終了時点を、制御段数を設定していない理想的な連続制御の場合の加減速終了時点に一致させることができる。
【００４１】
また、マルチプレクサ５が、初段の減算のときに、補正値１／２Δｆを選択するとともに、次段の減算のときから、周波数変化値Δｆを選択するようにしているから、第３の演算器７が、マルチプレクサ５により選択された値を、第２の周波数から、順次減算する演算を実行することにより、初段の減算で第２の周波数から補正値１／２Δｆを減算するとともに、次段の減算から周波数変化値Δｆを順次減算することができ、加減速終了時点を、制御段数を設定していない理想的な連続制御の場合に一致させることができるという効果を奏することができる。
【００４２】
次に、本発明の第５実施形態のパルス信号の周波数制御回路を図８及び図９に基づいて以下に説明する。本実施形態のパルス信号の周波数制御回路は、回路を構成する素子そのものは、第２実施形態のパルス信号の周波数制御回路と同一であるが、第３の演算器７が、制御回路６により演算切換制御されることにより、加算のみではなく、減算も実行可能とされている点が異なっている。
【００４３】
従って、本実施形態のパルス信号の周波数制御回路は、周波数を増加させる過程にあっては、図９に示すように、第２実施形態のパルス信号の周波数制御回路と同様に動作し、最終段の加算後の予め設定された周波数同一期間が経過してからの周波数を減少させる過程にあっては、最終段の加算後の出力値、すなわち第２の周波数からその第２の周波数よりも低い第３の周波数に向かって、同図に示すように、第４実施形態のパルス信号の周波数制御回路と同様に動作する。
【００４４】
かかるパルス信号の周波数制御回路にあっては、第２実施形態のパルス信号の周波数制御回路の効果に加えて、理想的な連続制御をした場合と同様に、周波数を減少させることができる。
【００４５】
次に、本発明の第６実施形態のパルス信号の周波数制御回路を図１０に基づいて以下に説明する。なお、第５実施形態のパルス信号の周波数制御回路と同一の素子には同一の符号を付し、第５実施形態のパルス信号の周波数制御回路と異なるところのみ記す。第５実施形態のパルス信号の周波数制御回路は、回路を構成する素子そのものは、第２実施形態のパルス信号の周波数制御回路と同一であって、周波数を増加させる過程にあっては、第２実施形態のパルス信号の周波数制御回路と同様に動作するのに対し、本実施形態の周波数制御回路は、回路を構成する素子そのものは、第３実施形態のパルス信号の周波数制御回路と同一であって、周波数を増加させる過程にあっては、第３実施形態のパルス信号の周波数制御回路と同様に動作する。
【００４６】
かかるパルス信号の周波数制御回路にあっては、第３実施形態のパルス信号の周波数制御回路の効果に加えて、理想的な連続制御をした場合と同様に、周波数を減少させることができる。
【００４７】
次に、本発明の第７実施形態のパルス信号の周波数制御回路を図１１に基づいて以下に説明する。なお、第５実施形態のパルス信号の周波数制御回路と同一の素子には同一の符号を付し、第５実施形態のパルス信号の周波数制御回路と異なるところのみ記す。本実施形態は、基本的には、第５実施形態のパルス信号の周波数制御回路と同様であるが、比較回路１１が、最終段の減算後の値と初期周波数（ｆｓ＋１／２Δｆ）とを比較し、最終段の減算後の値が初期周波数（ｆｓ＋１／２Δｆ）と異なる場合に、最終段の減算後の値に換えて初期周波数（ｆｓ＋１／２Δｆ）を出力する構成にしている。
【００４８】
かかるパルス信号の周波数制御回路にあっては、第５実施形態のパルス信号の周波数制御回路の効果に加えて、比較回路１１が、最終段の加算後の値と初期周波数（ｆｓ＋１／２Δｆ）とを比較し、最終段の減算後の値が初期周波数（ｆｓ＋１／２Δｆ）と異なる場合に、最終段の減算後の値に換えて初期周波数（ｆｓ＋１／２Δｆ）を出力するようにしているから、制御段数を設定していない理想的な連続制御の場合と周波数を一致させることができるという効果を確実に奏することができる。
【００４９】
【発明の効果】
請求項１記載のパルス信号の周波数制御回路は、予め設定した周波数変化値の１／２よりなる補正値を第１の周波数に予め加算してなる初期周波数又は周波数変化値のいずれかを選択する選択回路と、選択回路により選択された値を順次加算する演算を実行する演算器と、を備え、選択回路は、前処理のために初期周波数を選択するとともに、初段の加算のときから周波数変化値を選択し、以後周波数変化値を順次加算するようにしているから、理想的な連続制御をした場合と同様に、周波数を増加させることができる。このことは、段階的に増加させた周波数と制御段数を設定していない理想的な連続制御により増加させた周波数とを図示した場合に、段階的に増加させた周波数により階段状に図示された部分の面積と理想的な連続制御に増加させた周波数により三角形として図示された部分の面積とが一致することでも明らかである。よって、この周波数制御回路は、その加減速終了時点を、制御段数を設定していない理想的な連続制御の場合の加減速終了時点に近づけることができる。
【００５０】
請求項２記載のパルス信号の周波数制御回路は、請求項１記載の周波数制御回路と同様に、予め設定した周波数変化値の１／２よりなる補正値を第１の周波数に前処理として予め加算するために、制御段数を設定していない理想的な連続制御の場合よりも周波数が高くなっているけれども、加算最終段では、第２の周波数を出力するようにしているから、制御段数を設定していない理想的な連続制御の場合と周波数を一致させることができ、ひいては、加減速終了時点を、制御段数を設定していない理想的な連続制御の場合に一致させることができる。
【００５１】
請求項３記載のパルス信号の周波数制御回路は、選択回路が、最終段の加算で加算される値として、周波数変化値の１／２よりなる補正値を選択することによって、加算最終段で第２の周波数を出力するようにしているから、制御段数を設定していない理想的な連続制御の場合と周波数を一致させることができるという請求項２記載のパルス信号の周波数制御回路の効果を奏することができる。
【００５２】
請求項４記載のパルス信号の周波数制御回路は、最終段の加算後の値と第２の周波数とを比較し、最終段の加算後の値が第２の周波数よりも高い場合に、最終段の加算後の値に換えて第２の周波数を出力するようにしているから、制御段数を設定していない理想的な連続制御の場合と周波数を一致させることができるという請求項２記載のパルス信号の周波数制御回路の効果を奏することができる。
【００５３】
請求項５記載のパルス信号の周波数制御回路は、請求項１乃至請求項４のいずれかに記載のパルス信号の周波数制御回路の効果に加えて、初段の減算で、最終段の加算後の出力値から補正値を減算するとともに、次段の減算から周波数変化値を順次減算して、出力するようにしているから、理想的な連続制御をした場合と同様に、周波数を減少させることができる。このことは、段階的に減少させた周波数と制御段数を設定していない理想的な連続制御により増加させた周波数とを図示した場合に、段階的に減少させた周波数により階段状に図示された部分の面積と理想的な連続制御に増加させた周波数により三角形として図示された部分の面積とが一致することでも明らかである。よって、この周波数制御回路は、その加減速終了時点を、制御段数を設定していない理想的な連続制御の場合の加減速終了時点に近づけることができる。
【００５４】
請求項６記載のパルス信号の周波数制御回路は、請求項５記載のパルス信号の周波数制御回路の効果に加えて、選択回路が、最終段の加算後の出力値から減算される値として、初段の減算のときに補正値を選択するとともに、順次減算される値として、次段の減算のときから周波数変化値を選択するようにしているから、初段の減算で、最終段の加算後の出力値から補正値を減算するとともに、次段の減算から周波数変化値を順次減算することができ、加減速終了時点を、制御段数を設定していない理想的な連続制御の場合に近づけることができるという請求項５記載のパルス信号の周波数制御回路の効果を奏することができる。
【００５５】
請求項７記載のパルス信号の周波数制御回路は、請求項５又は請求項６のいずれかに記載のパルス信号の周波数制御回路の効果に加えて、最終段の減算後の値と初期周波数とを比較し、最終段の減算後の値が初期周波数と異なる場合に、最終段の減算後の値に換えて初期周波数を出力するようにしているから、最終段の減算後に、確実に初期周波数を出力することができる。
【００５６】
請求項８記載のパルス信号の周波数制御回路は、予め設定した周波数変化値の１／２よりなる補正値又は周波数変化値のいずれかを選択する選択回路と、選択回路により選択された値を第２の周波数から順次減算する演算を実行する演算器と、を備え、選択回路は、初段の減算のときに補正値を選択し、補正値を第２の周波数から減算するとともに、次段の減算のときから周波数変化値を選択し、前記周波数変化値を順次減算するようにしているから、理想的な連続制御をした場合と同様に、周波数を減少させることができる。このことは、段階的に減少させた周波数と制御段数を設定していない理想的な連続制御により減少せた周波数とを図示した場合に、段階的に減少させた周波数により階段状に図示された部分の面積と理想的な連続制御に減少させた周波数により三角形として図示された部分の面積とが一致することでも明らかである。よって、この周波数制御回路は、その加減速終了時点を、制御段数を設定していない理想的な連続制御の場合の加減速終了時点に近づけることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のブロック図である。
【図２】同上により出力されるパルスの周波数の変化を示す説明図である。
【図３】本発明の第２実施形態のブロック図である。
【図４】同上により出力されるパルスの周波数の変化を示す説明図である。
【図５】本発明の第３実施形態のブロック図である。
【図６】本発明の第４実施形態のブロック図である。
【図７】同上により出力されるパルスの周波数の変化を示す説明図である。
【図８】本発明の第５実施形態のブロック図である。
【図９】同上により出力されるパルスの周波数の変化を示す説明図である。
【図１０】本発明の第６実施形態のブロック図である。
【図１１】本発明の第７実施形態のブロック図である。
【図１２】従来例のブロック図である。
【図１３】同上の回路を利用したパルス駆動型モータの回転制御を示す説明図である。
【図１４】同上の回路を利用したパルス駆動型モータの加減速を示す説明図である。
【図１５】制御段数を設定いない理想的な連続制御に比較して、出力パルス数の誤差を含むことを示す説明図である。
【図１６】制御段数を設定していない理想的な連続制御に比較して、加減速終了時点にズレが生じることを示す説明図である。
【符号の説明】
７第３の演算器
８マルチプレクサ（選択回路）
１１比較回路
Δｆ周波数変化値
１／２Δｆ補正値
ｆｓ＋１／２Δｆ初期周波数[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a pulse signal frequency control circuit and a pulse signal frequency control method for controlling to increase or decrease the frequency of a pulse signal used for rotation control of a pulse drive motor such as a stepping motor.
[0002]
[Prior art]
Conventionally, as a pulse signal output circuit, there is a circuit disclosed in JP-A-10-215167. As shown in FIG. 12, this circuit includes a frequency setting register 101 having at least (n + 1) bits for inputting a frequency value of 2n or less, an adder circuit 102 capable of sequentially adding frequency values, and 2n + 1. A flip-flop 103 that sequentially accumulates and holds frequency values by the adder circuit 102 each time a clock pulse signal having a frequency of every second is input, and outputs a carry signal that has been raised to the (n + 1) th bit; It has a configuration provided.
[0003]
Since this circuit outputs a pulse signal having the frequency set in the frequency setting register 101, it is output by setting the frequency set to the frequency setting register 101 at an arbitrary timing to the division. The frequency of the pulse signal can be increased. In addition, this circuit can reduce the frequency of the pulse signal to be output by setting the frequency setting register 101 to a frequency that is reduced by division at an arbitrary timing.
[0004]
The rotation control of the pulse drive type motor using this circuit will be described with reference to FIG. When the frequency is increased by an arbitrary number of stages from the first frequency, which is the first frequency, toward the second frequency, which is the target frequency and higher than the first frequency, Done with an increase. On the other hand, in the same way as in the case of acceleration, when the frequency is reduced by an arbitrary number of stages from the second frequency described above toward the first frequency that is the first frequency, the deceleration is reduced. Done with a decrease.
[0005]
In the motor rotation control using this circuit, the initial frequency as the starting speed, the target frequency as the target speed, the time from the start of acceleration to the end of acceleration, the acceleration / deceleration time that is the time from the start of deceleration to the end of deceleration, acceleration By presetting the number of output pulses, which is the number of pulses output from the start to the end of deceleration, and the number of control stages, acceleration is performed in the acceleration time set from the start speed to the target speed. Then, after passing through the subsequent constant speed, the output pulse number after deceleration shifts from constant speed to deceleration so as to become a preset value, and stops when the speed is reduced to the starting speed. Thus, acceleration / deceleration is performed through a frequency change of an arbitrary number of stages.
[0006]
Here, when the start speed fs, the target speed ft, the acceleration / deceleration time Ac, the number of output pulses Pt, and the control stage number N are set, acceleration / deceleration is performed as shown in FIG. This acceleration / deceleration is performed by increasing or decreasing the pulse change amount Δf calculated by the equation (1) every arbitrary time.
[0007]
Δf = (ft−fs) / N (1)
[0008]
[Problems to be solved by the invention]
In the conventional frequency control circuit described above, since the number of control stages is set and acceleration / deceleration is performed, in the case of acceleration, compared to ideal continuous control in which the number of control stages is not set, As shown in FIG. 15, an error (insufficiency) in the number of output pulses corresponding to the shaded triangular portion is included, and similarly, an error in the number of output pulses is included in the case of deceleration.
[0009]
As a result, when acceleration / deceleration is performed with the number of control stages set, as shown in FIG. 16, a deviation occurs at the end of acceleration / deceleration as compared to ideal continuous control without setting the number of control stages. . This shift becomes a problem when performing synchronous control (simultaneous activation and simultaneous stop) of a plurality of motors.
[0010]
The present invention has been made paying attention to the above points. The purpose of the present invention is to end acceleration / deceleration even if acceleration / deceleration is performed by setting the number of control stages when used for rotation control of a motor. An object of the present invention is to provide a frequency control circuit that can bring the time point closer to the acceleration / deceleration end point in the case of ideal continuous control in which the number of control stages is not set.
[0011]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the frequency control circuit for a pulse signal according to claim 1 sets a preset number of control steps from a first frequency toward a second frequency higher than the first frequency. A pulse signal frequency control circuit including a process of increasing the frequency step by step, and a correction value that is 1/2 of a preset frequency change value Predict Add to the first frequency A selection circuit that selects either the initial frequency or the frequency change value, and an arithmetic unit that executes an operation for sequentially adding the values selected by the selection circuit. The selection circuit is for preprocessing. To select the initial frequency, and select the frequency change value from the first stage addition, Thereafter, the frequency change values are sequentially added and output.
[0012]
Claim 2 The frequency control circuit of the described pulse signal is claimed in claim 1 description In the frequency control circuit for the pulse signal, the second frequency is output after the final stage addition.
[0013]
Claim 3 The frequency control circuit of the described pulse signal is claimed in claim 2 In the pulse signal frequency control circuit described above, the selection circuit selects any one of the initial frequency, the frequency change value, and the correction value, and the frequency change value at the time of addition in the final stage. Instead of this, the correction value is selected.
[0014]
Claim 4 The frequency control circuit of the described pulse signal is claimed in claim 2 In the frequency control circuit for the pulse signal described above, a comparison circuit that compares the value after the final stage addition with the second frequency is provided, and the comparison circuit has a value after the final stage addition that is the second frequency. If the frequency is higher than the value, the second frequency is output instead of the value after addition in the final stage.
[0015]
Claim 5 The pulse signal frequency control circuit according to any one of claims 1 to 4 In the frequency control circuit for a pulse signal according to any one of the above, the frequency is gradually increased from the output value after addition at the final stage toward a third frequency lower than the output value through a preset number of control stages. This is a frequency control circuit for a pulse signal including a process of decreasing, and the correction value is subtracted from the output value after the final stage addition in the first stage subtraction, and the frequency change value is sequentially subtracted from the subtraction in the next stage. Output.
[0016]
Claim 6 The frequency control circuit of the described pulse signal is claimed in claim 5 In the pulse signal frequency control circuit described above, the arithmetic unit performs an operation of sequentially subtracting a value selected by the selection circuit from an output value after addition in the final stage, and the selection circuit includes: The correction value is selected at the time of the first stage subtraction, and the frequency change value is selected from the time of the subtraction at the next stage.
[0017]
Claim 7 The frequency control circuit of the described pulse signal is claimed in claim 5 Or claim 6 In the pulse signal frequency control circuit according to any one of the above, the final stage subtraction value is compared with the initial frequency, and if the final stage subtraction value is different from the initial frequency, the final stage subtraction The initial frequency is output in place of the later value.
[0018]
Claim 8 The frequency control circuit for the pulse signal described above includes a pulse including a process of gradually decreasing the frequency from the second frequency toward the third frequency lower than the second frequency through a preset number of control stages. A signal frequency control circuit, which is a correction value consisting of 1/2 of a preset frequency change value Or a selection circuit that selects any one of the frequency change values, and an arithmetic unit that executes an operation for sequentially subtracting the value selected by the selection circuit from the second frequency. The correction value is selected at the time of subtraction, the correction value is subtracted from the second frequency, and the frequency change value is selected from the subtraction of the next stage, and the frequency change value is subtracted sequentially. It has a configuration.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
A pulse signal frequency control circuit according to a first embodiment of the present invention will be described below with reference to FIGS. When a pulse driving motor such as a stepping motor is driven by a pulse signal output from the pulse signal frequency control circuit of the present embodiment, the pulse driving motor is driven at a speed corresponding to the frequency of the pulse signal. . That is, when the frequency of the pulse signal is increased, the pulse-driven motor is accelerated, and when the frequency of the pulse signal is decreased, the pulse-driven motor is decelerated.
[0020]
A target frequency setting register 1 stores a target frequency ft, that is, a target speed. Reference numeral 2 denotes an activation frequency setting register for storing an activation frequency fs, that is, an activation speed.
[0021]
Reference numeral 3 denotes a first computing unit that executes a calculation for calculating the frequency change value Δf according to the above-described equation (1) based on the target frequency ft, the start-up frequency fs, and the control stage number N. An operation for calculating a correction value 1 / 2Δf consisting of / 2 is executed. Reference numeral 4 denotes a second arithmetic unit that executes an operation of adding the correction value ½Δf calculated by the first arithmetic unit 3 and the starting frequency fs.
[0022]
Reference numeral 5 denotes a multiplexer (selection circuit) that selects either the frequency change value Δf output from the first calculator 3 or the initial frequency (fs + 1 / 2Δf) that is the calculation result output from the second calculator 4. The selection is made based on a selection signal from the control circuit 6 described later. A control circuit 6 appropriately outputs a selection signal for the multiplexer 5 to perform a selection operation to the above-described multiplexer 5 in accordance with the control stage number N, and the frequency is set in the frequency setting register 8 described later. A frequency update signal indicating that updating is to be performed is output.
[0023]
Reference numeral 7 denotes a third arithmetic unit, which executes an operation of adding an output value from the multiplexer 5 and a current frequency output from a frequency setting register 8 (to be described later) based on the frequency update signal from the control circuit 6. The calculation result is input to the frequency setting register 8. Reference numeral 8 denotes a frequency setting register for storing the currently output frequency, and “0” is stored as an initial value. The frequency setting register 8 increases the stored frequency stepwise every time the third arithmetic unit 7 executes an operation in which the output value from the multiplexer 5 is added.
[0024]
Reference numeral 9 denotes a fourth arithmetic unit that executes an operation of adding a frequency stored in the frequency setting register 8 and an output value from a flip-flop 10 described later. Reference numeral 10 denotes a flip-flop, in which a value obtained by adding the frequencies stored in the frequency setting register 8 is input in synchronization with the clock, and the most significant bit is output as a pulse signal.
[0025]
That is, the frequency setting register 8, the fourth arithmetic unit 9, and the flip-flop 10 constitute the pulse signal output circuit disclosed in Japanese Patent Laid-Open No. 10-215167, and the frequency of the output pulse signal is The frequency is stored in the frequency setting register 8.
[0026]
Next, of the operations of this circuit, the frequency control operation will be described. The first frequency is set in advance in the starting frequency setting register 2 as the starting frequency fs, and the second frequency higher than the first frequency is set in the target frequency setting register 1 as the target frequency ft. Keep it.
[0027]
The multiplexer 5 selects the initial frequency (fs + 1 / 2Δf) for preprocessing, and selects the frequency change value Δf from the first stage addition. In this way, since the value selected by the multiplexer 5 is sequentially added by the third arithmetic unit 7, the frequency set in the frequency setting register 8 increases stepwise, and as a result, this circuit As shown in FIG. 2, the frequency of the pulse signal output from is increased step by step through a preset number of control stages. That is, the motor that is rotationally driven by the pulse signal output from this circuit accelerates stepwise.
[0028]
In the frequency control circuit for such a pulse signal, a correction value 1 / 2Δf, which is 1/2 of a preset frequency change value Δf, is added in advance to the first frequency as preprocessing, and the frequency change value Δf is sequentially added. Since the addition is performed, the frequency can be increased as in the case of ideal continuous control. As shown in FIG. 2, when the frequency increased stepwise and the frequency increased by ideal continuous control without setting the number of control stages are illustrated, the frequency increased stepwise. It is also clear that the area of the portion illustrated in a staircase pattern matches the area of the portion illustrated as a triangle due to the frequency increased to ideal continuous control. Therefore, this frequency control circuit can bring the acceleration / deceleration end point close to the acceleration / deceleration end point in ideal continuous control in which the number of control stages is not set.
[0029]
Further, the multiplexer 5 selects the initial frequency (fs + 1 / 2Δf) at the time of preprocessing as a value to be added to the first frequency, and the frequency change value Δf from the time of addition at the next stage as a value to be sequentially added. Since the correction value 1 / 2Δf, which is 1/2 of the preset frequency change value Δf, is added in advance to the first frequency as preprocessing, and the frequency change value Δf is sequentially added. The acceleration / deceleration end point can be brought closer to the ideal continuous control in which the number of control stages is not set.
[0030]
Next, a pulse signal frequency control circuit according to a second embodiment of the present invention will be described with reference to FIGS. The same elements as those of the pulse signal frequency control circuit of the first embodiment are denoted by the same reference numerals, and only the differences from the pulse signal frequency control circuit of the first embodiment are described.
[0031]
The frequency control circuit for the pulse signal of this embodiment is basically the same as the frequency control circuit for the pulse signal of the first embodiment, but the multiplexer 5 has an initial frequency (fs + 1 / 2Δf), a frequency change value Δf or One of the correction values 1 / 2Δf is selected, and the multiplexer 5 selects the correction value 1 / 2Δf as a value to be added in the final stage addition, as shown in FIG. In addition, the second frequency is output after the final stage addition.
[0032]
In the frequency control circuit for the pulse signal, similarly to the frequency control circuit for the pulse signal of the first embodiment, the correction value 1 / 2Δf, which is 1/2 of the preset frequency change value Δf, is set to the first frequency. Since the frequency is higher than that in the case of ideal continuous control in which the number of control stages is not set, the frequency is added as the value added by the final stage addition. By selecting a correction value 1 / 2Δf that is 1/2 of the change value Δf, the second frequency is output at the final stage of addition, and therefore, ideal continuous control without setting the number of control stages. In this case, the frequency can be matched, so that the acceleration / deceleration end point can be matched in the case of ideal continuous control in which the number of control stages is not set.
[0033]
Next, a pulse signal frequency control circuit according to a third embodiment of the present invention will be described with reference to FIG. The same elements as those of the pulse signal frequency control circuit of the second embodiment are denoted by the same reference numerals, and only the portions different from the pulse signal frequency control circuit of the second embodiment are described.
[0034]
In the pulse signal frequency control circuit of the second embodiment, the multiplexer 5 adds the correction value 1 / 2Δf, which is 1/2 of the frequency change value Δf, as the value to be added in the final stage addition. In the final stage, the second frequency is output, whereas in the pulse signal frequency control circuit of the present embodiment, the comparison circuit 11 compares the value after the final stage with the second frequency. And the comparison circuit 11 compares the value after the final stage addition with the second frequency, and if the value after the final stage addition is higher than the second frequency, the value after the final stage addition. Instead, the second frequency is output.
[0035]
In such a pulse signal frequency control circuit, the comparison circuit 11 compares the value after the final stage addition with the second frequency, and the value after the final stage addition is higher than the second frequency. In addition, since the second frequency is output instead of the value after the addition in the final stage, the frequency can be matched with the ideal continuous control in which the number of control stages is not set. The effect of the frequency control circuit for the pulse signal of the second embodiment can be obtained.
[0036]
Next, a pulse signal frequency control circuit according to a fourth embodiment of the present invention will be described with reference to FIGS. The same elements as those of the pulse signal frequency control circuit of the first embodiment are denoted by the same reference numerals, and only the differences from the pulse signal frequency control circuit of the first embodiment are described.
[0037]
The pulse signal frequency control circuit of the present embodiment does not include the second arithmetic unit 4 provided in the pulse signal frequency control circuit of the first embodiment. The multiplexer 5 selects either the frequency change value Δf or the correction value ½Δf output from the first computing unit 3 based on the selection signal from the control circuit 6. Based on the frequency update signal from the control circuit 6, the third arithmetic unit 7 performs an operation of subtracting the output value from the multiplexer 5 from the current frequency output from the frequency setting register 8, and the operation result Is input to the frequency setting register 8. frequency
The number setting register 8 stores “second frequency” as an initial value. In the frequency setting register 8, the frequency to be stored decreases step by step every time the third arithmetic unit 7 performs an operation for subtracting the output value from the multiplexer 5.
[0038]
Next, of the operations of this circuit, the frequency control operation will be described. A second frequency is set in advance in the start frequency setting register 2 as the start frequency fs, and a third frequency lower than the second frequency is set in the target frequency set register 1 as the target frequency ft. Keep it.
[0039]
The multiplexer 5 selects the correction value 1 / 2Δf, which is 1/2 of the frequency change value Δf, at the first stage of subtraction, and selects the frequency change value Δf from the subtraction of the next stage. In this way, the value selected by the multiplexer 5 is sequentially subtracted from the second frequency by the third computing unit 7, so that the frequency set in the frequency setting register 8 decreases stepwise. As a result, as shown in FIG. 7, the frequency of the pulse signal output from this circuit decreases stepwise through a preset number of control stages. That is, the motor that is rotationally driven by the pulse signal output from this circuit decelerates in steps.
[0040]
In the frequency control circuit for such a pulse signal, a correction value 1 / 2Δf, which is 1/2 of a preset frequency change value Δf, is subtracted from the second frequency by the first stage subtraction, and the frequency from the subtraction of the next stage is subtracted. Since the change value Δf is sequentially subtracted, the frequency can be reduced as in the case of ideal continuous control. As shown in FIG. 7, this is reduced by ideal continuous control in which the frequency and the number of control stages are not set in stages. Let When the frequency is illustrated, the area of the portion illustrated in a staircase pattern by the stepwise reduced frequency and the area of the portion illustrated as a triangle by the frequency decreased to ideal continuous control must match. But it is clear. Therefore, the pulse signal frequency control circuit can make the acceleration / deceleration end point coincide with the acceleration / deceleration end point in ideal continuous control in which the number of control stages is not set.
[0041]
In addition, since the multiplexer 5 selects the correction value 1 / 2Δf at the time of the first stage subtraction, and selects the frequency change value Δf from the time of the next stage subtraction, the third computing unit 7 However, by executing an operation of sequentially subtracting the value selected by the multiplexer 5 from the second frequency, the correction value ½Δf is subtracted from the second frequency by the first stage subtraction, and the subtraction of the next stage is performed. Thus, the frequency change value Δf can be subtracted sequentially, and the acceleration / deceleration end point can be brought into coincidence with ideal continuous control in which the number of control stages is not set.
[0042]
Next, a pulse signal frequency control circuit according to a fifth embodiment of the present invention will be described with reference to FIGS. The frequency control circuit for the pulse signal of this embodiment is the same as the frequency control circuit for the pulse signal of the second embodiment, although the elements constituting the circuit are the same. The difference is that not only addition but also subtraction can be executed by switching control.
[0043]
Therefore, the frequency control circuit for the pulse signal of this embodiment operates in the same manner as the frequency control circuit for the pulse signal of the second embodiment as shown in FIG. In the process of decreasing the frequency after the same period of preset frequency after the addition of, the output value after the final stage addition, that is, the second frequency is lower than the second frequency Toward the third frequency, as shown in the figure, it operates in the same manner as the pulse signal frequency control circuit of the fourth embodiment.
[0044]
In such a pulse signal frequency control circuit, in addition to the effect of the pulse signal frequency control circuit of the second embodiment, the frequency can be reduced as in the case of ideal continuous control.
[0045]
Next, a pulse signal frequency control circuit according to a sixth embodiment of the present invention will be described with reference to FIG. The same elements as those of the pulse signal frequency control circuit of the fifth embodiment are denoted by the same reference numerals, and only the differences from the pulse signal frequency control circuit of the fifth embodiment are described. The pulse signal frequency control circuit of the fifth embodiment is the same as the pulse signal frequency control circuit of the second embodiment in the elements constituting the circuit. The frequency control circuit of the present embodiment operates in the same manner as the pulse signal frequency control circuit of the embodiment, whereas the elements constituting the circuit itself are the same as the pulse signal frequency control circuit of the third embodiment. In the process of increasing the frequency, the operation is the same as the frequency control circuit for the pulse signal of the third embodiment.
[0046]
In such a pulse signal frequency control circuit, in addition to the effect of the pulse signal frequency control circuit of the third embodiment, the frequency can be reduced as in the case of ideal continuous control.
[0047]
Next, a pulse signal frequency control circuit according to a seventh embodiment of the present invention will be described with reference to FIG. The same elements as those of the pulse signal frequency control circuit of the fifth embodiment are denoted by the same reference numerals, and only the differences from the pulse signal frequency control circuit of the fifth embodiment are described. The present embodiment is basically the same as the pulse signal frequency control circuit of the fifth embodiment, but the comparison circuit 11 compares the value after subtraction in the final stage with the initial frequency (fs + 1 / 2Δf). When the value after subtraction in the final stage is different from the initial frequency (fs + 1 / 2Δf), the initial frequency (fs + 1 / 2Δf) is output instead of the value after subtraction in the final stage.
[0048]
In such a pulse signal frequency control circuit, in addition to the effect of the pulse signal frequency control circuit of the fifth embodiment, the comparison circuit 11 determines that the value after the final stage addition and the initial frequency (fs + 1 / 2Δf) When the value after subtraction of the final stage is different from the initial frequency (fs + 1 / 2Δf), the initial frequency (fs + 1 / 2Δf) is output instead of the value after subtraction of the final stage. The effect that the frequency can be matched with the case of ideal continuous control in which the number of control stages is not set can be surely exhibited.
[0049]
【The invention's effect】
The pulse signal frequency control circuit according to claim 1, wherein a correction value consisting of a half of a preset frequency change value is set to a first frequency. In advance Addition A selection circuit that selects either the initial frequency or the frequency change value, and an arithmetic unit that executes an operation for sequentially adding the values selected by the selection circuit. Select the initial frequency, select the frequency change value from the first stage addition, and then Since the frequency change values are sequentially added, the frequency can be increased as in the case of ideal continuous control. This is illustrated in a staircase pattern with the frequency increased stepwise when the frequency increased stepwise and the frequency increased by ideal continuous control without setting the number of control steps are illustrated. It is also clear that the area of the part coincides with the area of the part illustrated as a triangle due to the increased frequency for ideal continuous control. Therefore, this frequency control circuit can bring the acceleration / deceleration end point close to the acceleration / deceleration end point in ideal continuous control in which the number of control stages is not set.
[0050]
Claim 2 The frequency control circuit of the described pulse signal is claimed in claim 1 description As in the case of the frequency control circuit, an ideal continuous control without setting the number of control stages in order to pre-add a correction value consisting of 1/2 of a preset frequency change value to the first frequency as preprocessing. Although the frequency is higher than the case, since the second frequency is output at the final stage of addition, the frequency can be matched with the ideal continuous control in which the number of control stages is not set. As a result, the acceleration / deceleration end point can be matched in the case of ideal continuous control in which the number of control stages is not set.
[0051]
Claim 3 In the pulse signal frequency control circuit described above, the selection circuit selects a correction value that is 1/2 of the frequency change value as the value to be added in the final stage addition, so that the second frequency is added in the final stage of addition. The frequency can be matched with the ideal continuous control in which the number of control stages is not set. 2 The effect of the frequency control circuit of the described pulse signal can be obtained.
[0052]
Claim 4 The frequency control circuit for the pulse signal described compares the value after addition at the final stage with the second frequency, and if the value after addition at the final stage is higher than the second frequency, after the addition at the final stage Since the second frequency is output instead of the value of, the frequency can be matched with the ideal continuous control in which the number of control stages is not set. 2 The effect of the frequency control circuit of the described pulse signal can be obtained.
[0053]
Claim 5 The pulse signal frequency control circuit according to any one of claims 1 to 4 In addition to the effect of the frequency control circuit for the pulse signal described in any of the above, the correction value is subtracted from the output value after the final stage addition in the first stage subtraction, and the frequency change value is sequentially subtracted from the subtraction in the next stage. Since the output is performed, the frequency can be reduced as in the case of ideal continuous control. This is illustrated in a staircase pattern with the frequency decreased stepwise when the frequency decreased stepwise and the frequency increased by ideal continuous control without setting the number of control steps are illustrated. It is also clear that the area of the part coincides with the area of the part illustrated as a triangle due to the increased frequency for ideal continuous control. Therefore, this frequency control circuit can bring the acceleration / deceleration end point close to the acceleration / deceleration end point in ideal continuous control in which the number of control stages is not set.
[0054]
Claim 6 The frequency control circuit of the described pulse signal is claimed in claim 5 In addition to the effect of the frequency control circuit for the pulse signal described, the selection circuit selects the correction value as the value to be subtracted from the output value after addition at the final stage, and sequentially subtracts it at the time of the first stage subtraction. As the value, select the frequency change value from the next subtraction. like Therefore, with the first stage subtraction, the correction value can be subtracted from the output value after the last stage addition, and the frequency change value can be subtracted sequentially from the next stage subtraction. Claims can be approximated to ideal continuous control without setting 5 The effect of the frequency control circuit of the described pulse signal can be obtained.
[0055]
Claim 7 The frequency control circuit of the described pulse signal is claimed in claim 5 Or claim 6 In addition to the effect of the frequency control circuit for the pulse signal described in any of the above, the final stage subtraction value is compared with the initial frequency, and if the final stage subtraction value is different from the initial frequency, the final stage Since the initial frequency is output instead of the value after the subtraction, the initial frequency can be reliably output after the final subtraction.
[0056]
Claim 8 The frequency control circuit for the pulse signal described is a correction value consisting of 1/2 of a preset frequency change value. Or a selection circuit that selects one of the frequency change values, and an arithmetic unit that executes an operation for sequentially subtracting the value selected by the selection circuit from the second frequency. The correction value is selected, the correction value is subtracted from the second frequency, and the frequency change value is selected from the subtraction of the next stage, and the frequency change value is sequentially subtracted. Thus, the frequency can be reduced as in the case of ideal continuous control. This is illustrated in a staircase pattern with the frequency reduced stepwise when the frequency reduced stepwise and the frequency reduced by ideal continuous control without setting the number of control steps are illustrated. It is also clear that the area of the part coincides with the area of the part illustrated as a triangle due to the frequency reduced to ideal continuous control. Therefore, this frequency control circuit can bring the acceleration / deceleration end point close to the acceleration / deceleration end point in ideal continuous control in which the number of control stages is not set.
[Brief description of the drawings]
FIG. 1 is a block diagram of a first embodiment of the present invention.
FIG. 2 is an explanatory diagram showing changes in the frequency of pulses output from the above.
FIG. 3 is a block diagram of a second embodiment of the present invention.
FIG. 4 is an explanatory diagram showing changes in the frequency of pulses output from the above.
FIG. 5 is a block diagram of a third embodiment of the present invention.
FIG. 6 is a block diagram of a fourth embodiment of the present invention.
FIG. 7 is an explanatory diagram showing changes in the frequency of pulses output from the above.
FIG. 8 is a block diagram of a fifth embodiment of the present invention.
FIG. 9 is an explanatory diagram showing changes in the frequency of pulses output from the above.
FIG. 10 is a block diagram of a sixth embodiment of the present invention.
FIG. 11 is a block diagram of a seventh embodiment of the present invention.
FIG. 12 is a block diagram of a conventional example.
FIG. 13 is an explanatory diagram showing rotation control of a pulse drive type motor using the circuit described above.
FIG. 14 is an explanatory diagram showing acceleration / deceleration of a pulse drive motor using the same circuit as above.
FIG. 15 is an explanatory diagram showing that an error in the number of output pulses is included as compared with ideal continuous control in which the number of control stages is not set.
FIG. 16 is an explanatory diagram showing that a deviation occurs at the end of acceleration / deceleration compared to ideal continuous control in which the number of control stages is not set.
[Explanation of symbols]
7 Third arithmetic unit
8 Multiplexer (selection circuit)
11 Comparison circuit
Δf Frequency change value
1 / 2Δf Correction value
fs + 1 / 2Δf Initial frequency

Claims

A pulse signal frequency control circuit including a process of increasing a frequency stepwise from a first frequency toward a second frequency higher than the first frequency through a preset number of control stages, a correction value consisting of half of the set frequency variation value and a selection circuit for selecting either the initial frequency or the frequency change value obtained by adding the first frequency Me pre, selected values by the selection circuit And an arithmetic unit that performs an operation of sequentially adding the frequency, and the selection circuit selects the initial frequency for pre-processing, selects the frequency change value from the time of the first stage addition, and thereafter changes the frequency A frequency control circuit for a pulse signal, wherein values are sequentially added and output.

Frequency control circuit of the pulse signal according to claim 1 wherein to output the second frequency after the addition of the final stage.

The selection circuit selects any one of the initial frequency, the frequency change value, and the correction value, and selects the correction value instead of the frequency change value when adding in the final stage. The frequency control circuit for a pulse signal according to claim 2 .

A comparison circuit that compares the value after the final stage addition with the second frequency is provided, and the comparison circuit adds the final stage when the value after the final stage addition is higher than the second frequency. 3. The pulse signal frequency control circuit according to claim 2, wherein the second frequency is output instead of a later value.

A pulse signal frequency control circuit including a process of decreasing the frequency stepwise from the output value after addition of the final stage toward a third frequency lower than the output value through a preset number of control stages. in the first stage of the subtraction, as well as subtracting the correction value from the output value after the addition of the final stage, the next stage of the subtraction of claims 1 to 4 to output sequentially subtracting the frequency change value The frequency control circuit of the pulse signal in any one.

The arithmetic unit performs an operation of sequentially subtracting a value selected by the selection circuit from an output value after addition at the final stage, and the selection circuit performs the correction value at the time of subtraction at the first stage. 6. The frequency control circuit according to claim 5, wherein the frequency change value is selected from the time of subtraction in the next stage.

Compare the value after the subtraction of the final stage with the initial frequency, and if the value after the subtraction of the final stage is different from the initial frequency, output the initial frequency instead of the value after the subtraction of the final stage A frequency control circuit for a pulse signal according to any one of claims 5 and 6 .

A frequency control circuit for a pulse signal including a process of decreasing the frequency stepwise from a second frequency toward a third frequency lower than the second frequency through a preset number of control stages, A selection circuit that selects either a correction value that is 1/2 of the set frequency change value or the frequency change value, and an operation that executes an operation of sequentially subtracting the value selected by the selection circuit from the second frequency And the selection circuit selects the correction value at the time of the first stage subtraction, subtracts the correction value from the second frequency, and calculates the frequency change value from the time of the next stage subtraction. A frequency control circuit for a pulse signal , wherein the frequency change value is selected and the frequency change value is sequentially subtracted .