JP3731284B2 - Multilayer chip inductor - Google Patents
Multilayer chip inductor Download PDFInfo
- Publication number
- JP3731284B2 JP3731284B2 JP08525097A JP8525097A JP3731284B2 JP 3731284 B2 JP3731284 B2 JP 3731284B2 JP 08525097 A JP08525097 A JP 08525097A JP 8525097 A JP8525097 A JP 8525097A JP 3731284 B2 JP3731284 B2 JP 3731284B2
- Authority
- JP
- Japan
- Prior art keywords
- chip inductor
- inner conductor
- face
- multilayer chip
- ceramic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Coils Or Transformers For Communication (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、積層型チップインダクタに関するものである。
【0002】
【従来の技術】
従来のこの種の積層型チップインダクタは、例えば、図6、図7に示すように構成されている。なお、図6に示す矢印Xはグリーンシートの積層方向を示す。積層型チップインダクタ1は、図6に示すように、セラミック積層体2の内部にコイル状に巻回されたコイル状内部導体3を備え、コイル状内部導体3の各端部が引出導体4、5を介して外部電極6、7に導通している。この外部電極6、7はセラミック積層体2の端面及び端面から延在した端面近傍のセラミック積層体2の周側面に形成されている。
【0003】
セラミック積層体2は、図7に示すように、磁性体セラミックのグリーンシート10、10、10、11〜20、10、10、10を下から順に積層、圧着し、焼結することにより得られる。
【0004】
グリーンシート10は内部導体が形成されていないダミーのグリーンシートである。グリーンシート11〜20は1ターン未満の内部導体24〜33がそれぞれの表面に形成される。さらにグリーンシート12〜20には内部導体25〜33の一端にバイアホールが設けられており、グリーンシート11〜20を積層した際に、内部導体24〜33が夫々のバイアホールを介して順に導通されてコイル状内部導体3を構成する。さらに、グリーンシート11、20には、内部導体24、33の一端に導通してグリーンシート11、20の一つの側面に露出するように引出導体4、5が形成されている。
かかる構成の積層型チップインダクタ1では、セラミック積層体2の周側面の一面に露出された引出導体4、5と外部電極6、7とが導通している。
【0005】
【発明が解決しようとする課題】
しかしながら、引出導体4、5は、その導体の厚みが薄く且つセラミック積層体2の周側面の一面に露出しているだけであり、この露出部の面積が小さい。したがって、コイル状内部導体3と外部電極6、7の導通の信頼性が低い。また、セラミック積層体2を焼成する際に、引出導体4、5の露出部の一部が飛散すると、コイル状内部導体3と外部電極6、7との導通が遮断されることがあり、導通に関する信頼性が低いという問題点を有していた。
【0006】
また、積層型チップインダクタ1を搭載した回路基板が撓むなど変形すると積層型チップインダクタ1に内部応力が発生することがある。この内部応力が積層型チップインダクタ1の引出導体4、5と外部電極6、7との導通部を離す方向に働いた場合、導通部が断線するという問題点があった。
【0007】
本発明の目的は、上述の問題点を解消すべくなされたもので、コイル状内部導体の引出導体と外部電極との導通部を、積層型チップインダクタの端面及び周側面の複数か所にすると共に、導通面積を大きくして、コイル状内部導体と外部電極との電気的接続の信頼性が高い積層型チップインダクタを提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するために、本発明の積層型チップインダクタにおいては、セラミック積層体と、このセラミック積層体の内部に形成されたコイル状内部導体と、前記セラミック積層体の端面及びこの端面から延在して端面近傍のセラミック積層体の周側面に形成された外部電極と、を備えており、前記コイル状内部導体は、この内部導体の各端部が前記セラミック積層体の端面及び周側面に露出されており、この端部を介して前記外部電極に導通されている。
【0009】
さらに、前記コイル状内部導体は、この内部導体の各端部が前記セラミック積層体の端面及び複数の周側面に露出されており、この端部を介して前記外部電極に導通されている。
前記コイル状内部導体は前記セラミック積層体の積層面に形成されている。
【0010】
また、前記外部電極は、前記セラミック積層体の積層方向と略直交する端面及びこの端面近傍の周側面に形成、又は、前記セラミック積層体の積層方向と略平行な端面及びこの端面近傍の周側面に形成されている。
【0011】
これにより、コイル状内部導体の厚みが薄くてもコイル状内部導体の各端部がセラミック積層体の端面及び周側面に露出する面積を広くすることができ、コイル状内部導体の各端部と外部電極との導通面積を広くすることができるものである。
【0012】
【発明の実施の形態】
本発明による一つの実施の形態について、図1、図2および図3にもとづいて詳細に説明する。但し、図2と従来例の図7を比較すれば理解できるように、バイアホール47が形成されたグリーンシート46が従来例のグリーンシート10と異なり、グリーンシート48、49に形成された引出導体44b、45bが従来例の引出導体4、5と異なるものであり、前述の従来例と同一部分については、同一の符号を付し、詳細な説明を省略する。なお、図1に示す矢印Xはグリーンシートの積層方向を示す。
【0013】
積層型チップインダクタ41は、図1に示すように、セラミック積層体42の内部にコイル状内部導体43を備えている。セラミック積層体42の端面及び端面から延在した端面近傍の周側面に外部電極6、7が形成され、コイル状内部導体43の各端部と外部電極6、7とが導通するように、引出導体44a、44b、45a、45bが設けられている。詳細には、引出導体44a、45aがセラミック積層体42の端面に導通するように形成され、引出導体44b、45bがセラミック積層体42の周側面に導通するように形成されている。
【0014】
セラミック積層体42は、図2に示すように、磁性体などの絶縁性セラミックのグリーンシート46、46、46、48、12〜19、49、46、46、46を下から順に積層、圧着し、焼結することにより得られる。
【0015】
グリーンシート46にはグリーンシート48、49に形成された引出導体44b、45b及び外部電極6、7と導通するように、所定の位置にバイアホール47が設けられている。バイアホール47の中には、引出導体45a、45bが形成されており、グリーンシート48、12〜19、49を下から順に積層した際に、内部導体25〜32が一体になって構成されるコイル状内部導体43の各端部に導通するようにしている。引出導体44a、45aの一端はセラミック積層体42の積層方向と略直交する両端面に露出する。
【0016】
グリーンシート48、49には引出導体44b、45bがそれぞれの表面の一端側に形成されると共に、グリーンシート12、19に形成された内部導体25、32の一端と導通するように、所定の位置にバイアホールが設けられる。引出導体44b、45bは、コイル状内部導体43の各端部に導通するとともに、セラミック積層体42の周側面に露出する。
【0017】
上述したセラミック積層体42の積層方向と略直交する端面および端面近傍の周側面に外部電極6、7を形成することによって、図3に示すように、積層型チップインダクタ41を得る。
【0018】
かかる構成の積層型チップインダクタ41のコイル状内部導体43は、セラミック積層体42の端面で引出導体44a、45aを介して外部電極6、7に導通し、セラミック積層体42の周側面で引出導体44b、45bを介して外部電極6、7に導通する。
【0019】
本発明による他の実施の形態について、図4、図5にもとづいて詳細に説明する。但し、図4と図1を比較すれば理解できるように、グリーンシートの積層方向に対して外部電極の形成方向が90°異なるものであり、前述の一つの実施の形態と同一部分については、同一の符号を付し、詳細な説明を省略する。なお、図4に示す矢印Xはグリーンシートの積層方向を示す。
【0020】
積層型チップインダクタ51は、図4に示すように、セラミック積層体52の内部にコイル状内部導体53を備え、セラミック積層体52の端面及び端面から延在した端面近傍のセラミック積層体52の周側面に外部電極56、57が形成されている。コイル状内部導体53と外部電極56、57とが導通するように、コイル状内部導体53の各端部に引出導体54a、54bと、引出導体55a、55bがそれぞれ設けられている。詳細には、引出導体54a、55aがセラミック積層体52の周側面に導通するように形成され、引出導体54b、55bがセラミック積層体52の端面に導通するように形成されている。
【0021】
セラミック積層体52は、図5に示すように、磁性体などの絶縁性セラミックのグリーンシート46、46、46、58、13〜19、59、46、46、46を下から順に積層、圧着し、焼結することにより得られる。
【0022】
グリーンシート58、59は1ターン未満の内部導体60、61がそれぞれの表面に形成されると共に、内部導体60、61の一端には、グリーンシート58、59の一つの側面に露出するように引出導体54b、55bが形成される。さらに、グリーンシート58には内部導体60の端部にバイアホールが設けられ、グリーンシート59には内部導体61の端部にバイアホールが設けられており、グリーンシート58、13〜19、59を積層した際に、内部導体60、26〜32、61が夫々のバイアホールを介して順に導通されてコイル状内部導体53を構成する。
【0023】
上述したセラミック積層体52の積層方向と略平行な端面および端面近傍の周側面に外部電極56、57を形成することによって、積層型チップインダクタ51を得る。
【0024】
かかる構成の積層型チップインダクタ51のコイル状内部導体53は、セラミック積層体52の端面で引出導体54b、55bを介して外部電極56、57に導通し、セラミック積層体52の周側面で引出導体54a、55aを介して外部電極56、57に導通する。
【0025】
なお、本発明に係る積層型チップインダクタは上記実施の形態に限定するものでなく、その要旨の範囲内で種々に変形することができる。
例えば、一つの実施の形態に示した積層型チップインダクタ41の引出導体44a、45aは夫々一か所ずつ設けたが、引出導体44a、45aを複数箇所に設け、同様に、引出導体44b、45bもグリーンシート48、49の複数の端面に設けて、外部電極6、7との導通面積を増大させることがより好ましい。
【0026】
また、グリーンシートの積層数を適宜増減してコイル状内部導体を所定のターン数を得る、また所定のインダクタンスを得ることができることは説明するまでもない。
【0027】
【発明の効果】
以上述べたように、本発明による積層型チップインダクタは、コイル状内部導体の各引出導体がセラミック積層体の端面及び周側面に露出して外部電極と導通するために、導通面積が広くなり、コイル状内部導体の各端部と外部電極との電気的接続の信頼性を高くすることができる。
【0028】
また、引出導体がセラミック積層体の端面及び周側面の夫々に露出して、つまり、互いに異なる方向で外部電極と導通しているために、積層型チップインダクタを搭載した回路基板が撓むなど変形して積層型チップインダクタに内部応力が発生しても、通常、応力は一方向であるため、積層型チップインダクタの端面及び周側面の引出導体のいずれか一方が外部電極と導通をたもち、コイル状内部導体の各端部と外部電極との電気的接続の信頼性を高くすることができる。
【図面の簡単な説明】
【図1】本発明に係る一つの実施の形態の積層型チップインダクタの断面図である。
【図2】図1の積層型チップインダクタの積層前の斜視図である。
【図3】図1の積層型チップインダクタの斜視図である。
【図4】本発明に係る他の実施の形態の積層型チップインダクタの断面図である。
【図5】図4の積層型チップインダクタの積層前の斜視図である。
【図6】従来の積層型チップインダクタの断面図である。
【図7】従来の積層型チップインダクタの積層前の斜視図である。
【符号の説明】
6、7 外部電極
41 積層型チップインダクタ
42 セラミック積層体
43 コイル状内部導体
44a、44b、45a、45b 引出導体
51 積層型チップインダクタ
52 セラミック積層体
53 コイル状内部導体
54a、54b、55a、55b 引出導体
56、57 外部電極
X 積層方向[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multilayer chip inductor.
[0002]
[Prior art]
This type of conventional multilayer chip inductor is configured, for example, as shown in FIGS. In addition, the arrow X shown in FIG. 6 shows the lamination direction of a green sheet. As shown in FIG. 6, the multilayer chip inductor 1 includes a coiled
[0003]
As shown in FIG. 7, the
[0004]
The
In the multilayer chip inductor 1 having such a configuration, the
[0005]
[Problems to be solved by the invention]
However, the
[0006]
In addition, when the circuit board on which the multilayer chip inductor 1 is mounted is deformed, for example, internal stress may occur in the multilayer chip inductor 1. When the internal stress acts in a direction that separates the conductive portions between the
[0007]
An object of the present invention is to solve the above-described problems, and the conductive portion between the lead conductor of the coiled inner conductor and the external electrode is provided at a plurality of locations on the end face and the peripheral side face of the multilayer chip inductor. At the same time, it is an object of the present invention to provide a multilayer chip inductor having a large conduction area and high electrical connection reliability between a coiled inner conductor and an external electrode.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, in the multilayer chip inductor of the present invention, a ceramic multilayer body, a coiled inner conductor formed inside the ceramic multilayer body, an end surface of the ceramic multilayer body, and an extension from the end surface are provided. And an external electrode formed on the peripheral side surface of the ceramic laminate near the end surface, and the coiled inner conductor has each end of the inner conductor on the end surface and the peripheral side surface of the ceramic laminate. It is exposed and is connected to the external electrode through this end.
[0009]
Further, each end of the inner conductor of the coil-shaped inner conductor is exposed on the end face of the ceramic laminate and a plurality of peripheral side faces, and is electrically connected to the external electrode through the end.
The coiled inner conductor is formed on the laminated surface of the ceramic laminate.
[0010]
The external electrode is formed on an end surface substantially orthogonal to the stacking direction of the ceramic laminate and a peripheral side surface near the end surface, or an end surface substantially parallel to the stacking direction of the ceramic laminate and a peripheral side surface near the end surface. Is formed.
[0011]
Thereby, even if the thickness of the coiled inner conductor is thin, the area where each end of the coiled inner conductor is exposed to the end face and the peripheral side surface of the ceramic laminate can be widened. The conduction area with the external electrode can be increased.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
One embodiment according to the present invention will be described in detail with reference to FIGS. 1, 2 and 3. FIG. However, as can be understood by comparing FIG. 2 and FIG. 7 of the conventional example, the
[0013]
As shown in FIG. 1, the
[0014]
As shown in FIG. 2, the
[0015]
The
[0016]
In the
[0017]
As shown in FIG. 3, the
[0018]
The coiled
[0019]
Another embodiment according to the present invention will be described in detail with reference to FIGS. However, as can be understood by comparing FIG. 4 and FIG. 1, the formation direction of the external electrode differs by 90 ° with respect to the lamination direction of the green sheets. The same reference numerals are assigned and detailed description is omitted. In addition, the arrow X shown in FIG. 4 shows the lamination direction of a green sheet.
[0020]
As shown in FIG. 4, the
[0021]
As shown in FIG. 5, the
[0022]
The
[0023]
The
[0024]
The coiled
[0025]
The multilayer chip inductor according to the present invention is not limited to the above embodiment, and can be variously modified within the scope of the gist thereof.
For example, although the
[0026]
Needless to say, it is possible to obtain a predetermined number of turns and to obtain a predetermined inductance for the coiled inner conductor by appropriately increasing / decreasing the number of laminated green sheets.
[0027]
【The invention's effect】
As described above, in the multilayer chip inductor according to the present invention, each lead conductor of the coiled inner conductor is exposed on the end face and the peripheral side surface of the ceramic laminate and is electrically connected to the external electrode, so that the conduction area is widened. The reliability of electrical connection between each end of the coiled inner conductor and the external electrode can be increased.
[0028]
In addition, the lead conductor is exposed on each of the end face and the peripheral side surface of the ceramic multilayer body, that is, because it is electrically connected to the external electrode in different directions, the circuit board on which the multilayer chip inductor is mounted is deformed. Even if internal stress is generated in the multilayer chip inductor, since the stress is normally unidirectional, either the end face of the multilayer chip inductor or the lead conductor on the peripheral side surface is electrically connected to the external electrode, and the coil The reliability of electrical connection between each end of the inner conductor and the external electrode can be increased.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a multilayer chip inductor according to one embodiment of the present invention.
FIG. 2 is a perspective view of the multilayer chip inductor of FIG. 1 before lamination.
3 is a perspective view of the multilayer chip inductor of FIG. 1. FIG.
FIG. 4 is a cross-sectional view of a multilayer chip inductor according to another embodiment of the present invention.
5 is a perspective view of the multilayer chip inductor of FIG. 4 before lamination.
FIG. 6 is a cross-sectional view of a conventional multilayer chip inductor.
FIG. 7 is a perspective view of a conventional multilayer chip inductor before lamination.
[Explanation of symbols]
6, 7
Claims (5)
前記コイル状内部導体は、この内部導体の各端部が前記セラミック積層体の端面及び周側面に露出されており、この端部を介して前記外部電極に導通されていることを特徴とする積層型チップインダクタ。A ceramic laminate, a coiled inner conductor formed inside the ceramic laminate, an end face of the ceramic laminate, and an external electrode extending from the end face and formed on the peripheral side surface of the ceramic laminate near the end face And,
The coiled inner conductor has each end portion of the inner conductor exposed at the end face and the peripheral side surface of the ceramic laminate, and is connected to the external electrode through the end portion. Type chip inductor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08525097A JP3731284B2 (en) | 1997-04-03 | 1997-04-03 | Multilayer chip inductor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08525097A JP3731284B2 (en) | 1997-04-03 | 1997-04-03 | Multilayer chip inductor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10284324A JPH10284324A (en) | 1998-10-23 |
JP3731284B2 true JP3731284B2 (en) | 2006-01-05 |
Family
ID=13853333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08525097A Expired - Lifetime JP3731284B2 (en) | 1997-04-03 | 1997-04-03 | Multilayer chip inductor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3731284B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6464614B2 (en) * | 2014-08-27 | 2019-02-06 | Tdk株式会社 | Multilayer coil parts |
-
1997
- 1997-04-03 JP JP08525097A patent/JP3731284B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH10284324A (en) | 1998-10-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6223422B1 (en) | Method of manufacturing multilayer-type chip inductors | |
JP3039538B1 (en) | Multilayer inductor | |
KR100466976B1 (en) | Multilayer inductor | |
US6294976B1 (en) | Complex electronic component having a plurality of devices formed side by side in a ceramic material | |
JP2004128506A (en) | Stacked coil component and its manufacturing method | |
KR100692281B1 (en) | Chip inductor and process for producing the same | |
US10622146B2 (en) | Multilayer capacitor and electronic component device | |
JP3201309B2 (en) | Laminated coil and method of manufacturing the same | |
US6498553B1 (en) | Laminated type inductor | |
US11217372B2 (en) | Coil component | |
JP6597541B2 (en) | Electronic components | |
JP2000252131A (en) | Laminated chip component | |
JP6111681B2 (en) | Multilayer coil parts | |
JPH03219605A (en) | Laminated-type inductance element | |
JP3731284B2 (en) | Multilayer chip inductor | |
JP3731275B2 (en) | Multilayer chip inductor | |
JP2015041735A (en) | Capacitor element | |
JP2001102218A (en) | Multilayer chip inductor and method for production thereof | |
JP6801355B2 (en) | Laminated LC filter array | |
JPH09275013A (en) | Laminated electronic part | |
US20030201533A1 (en) | Laminated chip component and manufacturing method | |
JP2000049015A (en) | Inductor array | |
JPH05326271A (en) | Composite inductor part | |
JPH0623217U (en) | Multilayer ceramic inductor | |
JPH10215134A (en) | Laminated emi filter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050801 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050920 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051003 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091021 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101021 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101021 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111021 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121021 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131021 Year of fee payment: 8 |
|
EXPY | Cancellation because of completion of term |