JP3726929B2 - 画像処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は画像処理装置に関するものであり、より詳細にはモニタ画面中に小さな小画面を表示させる画像処理装置に関するものである。
【０００２】
【従来の技術】
従来のモニタ画面（親画面）中に小さな小画面（子画面）を表示させる画像処理装置は、親画面中に挿入される子画面を面積比で親画面の１／９または１／１６に切り替える方式が用いられていた。この場合、（１／９）子画面は、ｆsub／３でサブサンプリングしてメモリに書き込み、（１／１６）子画面は、ｆsub／４でサブサンプリングしてメモリに書き込み、ｆmainで読み出していた。ここで、ｆsubは子画面サブサンプリング周波数（１４．３１８ＭＨｚ）であり、また、ｆmainは親画面サブサンプリング周波数（ｆsubと同じく１４．３１８ＭＨｚ）である。ｆmainとｆsubとは周波数は同じであるが同期していない信号である。
【０００３】
図７はモニタ画面（親画面）中に小さな小画面（子画面）を表示させる従来の画像処理装置を示す図である。図７において、１１は親画面を表示するための親ビデオ信号が入力する親ビデオ信号入力端子である。ここで、親ビデオ信号は輝度信号Ｙおよび色信号Ｃを有するビデオ信号である。１２は子画面を表示するための子ビデオ信号が入力する子ビデオ信号入力端子である。ここで、子ビデオ信号はコンポジット信号として入力されるコンポジットビデオ信号である。１４は子ビデオ信号入力端子１２から入力するコンポジットビデオ信号をアナログ／ディジタル変換するアナログ／ディジタル変換器である。１５はアナログ／ディジタル変換器１４で得られたディジタル信号から輝度信号Ｙと色差信号（Ｂ−ＹおよびＲ−Ｙ）を分離するためのＹ／Ｃ分離フィルタ１５である。ここで、Ｂは青信号成分、Ｒは赤信号成分を示す。１６はカラー復調回路を示す図である。カラー復調回路１６は、色信号Ｃを色差信号Ｂ−ＹおよびＲ−Ｙに変換する回路である。
【０００４】
２０は画面サイズ変換回路、２１は画面サイズ変換回路２０への入力端子、２２は画面サイズ変換回路２０からの出力端子である。２３は出力端子２２から入力する子ビデオ信号の輝度成分Ｙ、色差成分Ｂ−ＹおよびＲ−Ｙのそれぞれをサンプルするデータサンプル回路である。データサンプル回路２３は（１／９）子画面に対しては（１／３）ｆsubでサンプルし、各水平走査線の画素を１／３に圧縮し、（１／１６）子画面に対しては（１／４）ｆsubでサンプルし、各水平走査線の画素を１／４に圧縮する。これらの圧縮された画像データはスイッチ２４によっていずれかが読み出され、メモリ２５にストアされる。メモリ２５にストアされた画像データはｆmainで読み出され、色差信号（Ｂ−ＹおよびＲ−Ｙ）はＤ／Ａ変換器１７でアナログ信号に変換され、その後ＲＧＢマトリクス回路１８で輝度信号Ｙと色信号が混合されＹ、Ｃビデオ信号を作る。マトリクス回路１８からの子ビデオ信号はスイッチ３０で親ビデオ信号入力端子１１からの親ビデオ信号に挿入され、親画面中に子画面が挿入され、出力端子１３に親ビデオ信号および親ビデオ信号中に挿入された子ビデオ信号が出力される。
【０００５】
図８は親画面に子画面を挿入する各信号のタイミングチャートを示す図である。図８（ａ）は、図７の親ビデオ信号入力端子１１から入力する親ビデオ信号を示す。図８（ａ）において、６１は水平同期を取るための水平同期パルス、６２は色信号の情報を送るためのカラーバースト信号、６３は親画面用の映像信号である。図８（ｂ）は、子ビデオ信号６４を示す図である。子ビデオ信号６４は子画面を表示する部分のみに、図中の鋸歯状波で示す部分に子画面用の画像信号が存在する。図８（ｃ）は、子画面を挿入するための親画面切り抜き用信号６５を示す図である。親画面切り抜き用信号６５はタイミング発生器（ＴＧ）３２によって発生される信号である。高速スイッチ（ＦＳＷ）３１は、親画面切り抜き用信号６５が論理「Ｌ」の期間にスイッチ３０を子ビデオ信号側に切り替え、親画面切り抜き用信号６５が論理「Ｈ」の期間に親ビデオ信号側に切り替える制御を行う。図８（ｄ）は、親ビデオ信号と子ビデオ信号を重ね合わせたときの、水平走査線１ライン分の信号を示す図である。図８（ｄ）に示すように、スイッチ３０の切替によって、親画面用の映像信号６３中に子ビデオ信号６４が挿入される。
【０００６】
図９は親画面中に子画面をはめ込んだ時のモニタ画面を示す図である。図９（ａ）は、子画面８１が親画面８０の１／１６の面積の場合を示す図である。図９（ｂ）は、子画面８２が親画面８０の１／９の面積の場合を示す図である。上述したように、従来は親画面の１／１６の面積を有する子画面または親画面の１／９の面積を有する圧縮された子画面用の子ビデオ信号を必要に応じて切り替えてメモリに書き込んでおき、それを読み出してモニタ画面に表示していた。
【０００７】
【発明が解決しようとする課題】
しかしながら、図７のような画像処理装置においては、メモリ２５はメモリを多く使用する方の容量のものを用いる必要が有り、すなわち、親画面の１／９の面積を有する圧縮された子画面用の子ビデオ信号（たとえば、１走査線分）を記録出来るメモリ容量が必要であった。このメモリをＩＣ上に組み込む場合、メモリ容量が大きくなるとＩＣチップの形状が大きくなりＩＣの小型化がはかれない欠点があった。
【０００８】
本発明は、親画面の１／１６の面積を有する圧縮された子画面用の子ビデオ信号（たとえば、１走査線分）をメモリに記録し、親画面の１／９の面積を有する子画面用の子ビデオ信号は、メモリから読み出した親画面の１／１６の面積を有する子画面用の子ビデオ信号を伸長して生成することによって、メモリ容量を小さくできる画像処理装置を提供するものである。
【０００９】
さらに、本発明は、親画面の１／１６の面積を有する圧縮された子画面用の子ビデオ信号（たとえば、１走査線分）をメモリに記録し、親画面の１／９の面積を有する子画面制御表示する場合は、メモリから読み出した親画面の１／１６の面積を有する子画面用の子ビデオ信号を伸長して生成し、親画面の１／１６の面積を有する子画面を表示する場合は、メモリから読み出した信号を伸張することなくそのまま使用することによって、（１／９）子画面と（１／１６）子画面とを切り替え、それによってメモリ容量を小さくできる画像処理装置を提供するものである。
【００１０】
【課題を解決するための手段】
本発明の画像処理装置は、第２のビデオデータをディジタル化するアナログ／ディジタル変換器と；ディジタル化された画像データを第２のビデオデータのサブサンプル周波数（ｆsub）でサンプルし圧縮するデータサンプル回路と；データサンプル回路でサンプルされた圧縮データを（１／ｎ）ｆsubで読み出して書き込むメモリと；メモリから第１のビデオデータのサブサンプル周波数（ｆmain）のｍ／ｎの周波数で読み出された画像データをｎ／ｍ倍に伸長して子画面用子ビデオデータを生成するデータ伸長回路と；データ伸長回路で伸長された画像データをアナログデータに変換するディジタル／アナログ変換器と；ディジタル／アナログ変換器から出力される子画面用子ビデオデータを全画面用の第１のビデオデータに挿入するために切り替える第１の切替回路を備えるように構成される。
【００１１】
また、本発明の画像処理装置は、さらに、第２の切替回路を備え、１／ｍ ２ 子画面用子ビデオデータを生成するときは、メモリから（ｍ／ｎ）ｆmainの周波数でデータを読み出し、データ伸長回路で伸張し、１／ｎ ２ 子画面用子ビデオデータを生成するときは、メモリからｆmainの周波数でデータを読み出し、その読み出したデータ伸張することなく出力することによって、１／ｍ２子画面用子ビデオデータまたは１／ｎ２子画面用子ビデオデータのいずれかの子画面用子ビデオデータを生成するように構成される。
【００１２】
さらに、本発明の画像処理装置において、ｎは整数４、ｍは整数３であるように構成される。
【００１３】
また、本発明の画像処理装置において、データ伸長回路は、入力画像データ信号をＹｉ（ｉ＝０，１，２，３，・・・の自然数）とすると、出力画像データ信号は次の式で表わされるように構成される。
Ｙｊ＝Ｙｊ、
Ｘ（ｊ＋１）＝１／２（１／２Ｙｊ＋３／２Ｙ（ｊ＋１））、
Ｘ（ｊ＋２）＝（Ｙ（ｊ＋１）＋Ｙ（ｊ＋２））、
Ｘ（ｊ＋３）＝１／２（３／２Ｙ（ｊ＋２）＋１／２Ｙ（ｊ＋３））
ここで、ｊ＝３ｉ＝０、３、６、９、１２、・・・である。
【００１４】
さらに、本発明の画像処理装置において、データ伸長回路は、入力画像データ信号を直接出力する第１の経路と、入力画像データ信号に第１の定数を乗算する第１の乗算回路、入力画像データ信号に第２の定数を乗算する第２の乗算回路、これらの乗算結果を加算する加算器および加算器の出力結果を１／２にする回路によって構成される第２の経路と、第１の経路と第２の経路とを切り替える切替回路とを有するように構成される。
【００１５】
さらに、本発明の画像処理装置において、第１および第２の定数は、乗算回路の第２の入力端子に入力する制御信号の値と以下のように対応するように構成される。
【００１６】
さらに、本発明の画像処理装置において、データ伸長回路は：入力画像信号を第１の入力端子に受け、第１の制御信号を第２の入力端子に受け、その第１の制御信号に従って入力画像信号を出力端子から出力する第１のＤフリップフロップと、入力画像信号を第１の入力端子に受け、第２の制御信号を第２の入力端子に受け、その第２の信号制御信号ＬＥＮ信号に従って入力画像信号を出力端子から出力する第２のＤフリップフロップと、第１のＤフリップフロップの出力と第２のＤフリップフロップの出力を第３の制御信号によって切り替える第１の切替回路と、入力画像信号に第４の制御信号の値に対応した定数を乗算する第１の乗算器と、入力画像信号に第５の制御信号の値に対応した定数を乗算する第２の乗算器と、第１の乗算器の出力をラッチする第３のＤフリップフロップと、第２の乗算器の出力をラッチする第４のＤフリップフロップと、第１の切替器の出力と第３のＤフリップフロップの出力とを第６の制御信号に従って切り替える第２の切替器と、第３のＤフリップフロップの出力と第４のＤフリップフロップの出力とを加算する加算器と、第２の切替器の出力を第７の制御信号に従ってラッチする第５のＤフリップフロップと、第５のフリップフロップの出力と加算器の出力とを第７の制御信号に従って切り替える第３の切替器と、第３の切替器の出力をラッチする第６のＤフリップフロップとを有し、第１から第７の制御信号に従って入力画像信号を４／３倍に伸張するように構成される。
【００１７】
さらに、本発明の画像処理装置において、データ伸長回路を（１／１６）子画面用子ビデオ信号生成に使用する場合には、第１の制御信号は論理「Ｌ」、第３の制御信号は１０進数の２、第６の制御信号は論理「Ｈ」、第７の制御信号は論理「Ｌ」、第８の制御信号は論理「Ｌ」に設定されるように構成される。
【００１８】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１の画像処理装置示す図である。図１において、１１は親画面を表示するための親ビデオ信号が入力する親ビデオ信号入力端子である。ここで、親ビデオ信号は輝度信号Ｙおよび色信号Ｃを有するビデオ信号である。１２は子画面を表示するための子ビデオ信号が入力する子ビデオ信号入力端子である。ここで、子ビデオ信号はコンポジット信号として入力されるコンポジットビデオ信号である。１４は子ビデオ信号入力端子１２から入力するコンポジットビデオ信号をアナログ／ディジタル変換するアナログ／ディジタル変換器である。１５はアナログ／ディジタル変換器１４で得られたディジタル信号から輝度信号Ｙと色差信号（Ｂ−ＹおよびＲ−Ｙ）を分離するためのＹ／Ｃ分離フィルタ（Ｆ）１５である。ここで、Ｂは青信号成分、Ｒは赤信号成分を示す。１６はカラー復調回路（ＤＥＭ）１６を示す図である。カラー復調回路１６は、色信号Ｃを色差信号Ｂ−ＹおよびＲ−Ｙに変換する回路である。
【００１９】
２０は画面サイズ変換回路、２１は画面サイズ変換回路２０への入力端子、２２は画面サイズ変換回路２０からの出力端子である。２３は出力端子２２から入力する子ビデオ信号の輝度成分Ｙ、色差成分Ｂ−ＹおよびＲ−Ｙのそれぞれをサンプルするデータサンプル回路である。データサンプル回路２３は（１／１６）子画面を作るために、輝度成分Ｙ、色差成分Ｂ−ＹおよびＲ−Ｙのそれぞれを１／４ｆsubでサンプルし、各成分の画素を１／４に圧縮する。これらの圧縮された画像データはメモリ２５にストアされる。メモリ２５にストアされた画像信号は、ｆmain信号の３／４の周波数またはｆmain信号の周波数のいずれかで読み出され、それぞれ（１／９）子画面用子ビデオ信号または（１／１６）子画面用子ビデオ信号の画像信号として切替回路２６の入力端子２８に供給される。
【００２０】
上述のように、メモリ２５の書き込みはｆsubの周波数で行われ、読出しはｆmainの周波数で行われる。ここで、ｆsubは子画面用画像信号のサブサンプル周波数であり、ｆmainは親画面用画像信号のサブサンプル周波数である。ｆsubとｆmainとのソースが異なるので、各周波数は同期は取れていないが、それぞれの周波数は同じく１４．３１８ＭＨｚである。また、有効画像データ期間（１水平期間中で画像信号が画面に表示される期間）を、たとえば、１水平期間の８０％とすると、水平圧縮率１／４ではメモリ２５に書き込まれる画素数は１８２ピクセル／水平期間となる。このメモリ２５に書き込まれたデータを３／４ｆmainでデータ伸長を行うと、１８２×４／３＝２４２ピクセル／水平期間となる。すなわち、この場合の水平圧縮率は１／３となり、子画面サイズ１／９の子画面が生成されることになる。
【００２１】
図２は切替回路２６の詳細回路を示す図である。図２において、２８はメモリ２５から読み出された画像信号が入力する入力端子、７０は（１／９）子画面用子ビデオ信号と（１／１６）子画面用親ビデオ信号を切り替える切替回路である。２９は（１／９）子画面用子ビデオ信号と（１／１６）子画面用親ビデオ信号を切り替えるための切替信号端子である。データ伸長回路４０は、切替信号端子２９から（１／９）子画面切替信号が入力した時は、メモリ２５から読み出された子ビデオ信号を４／３倍に伸長して出力し、（１／１６）子画面切替信号が入力した時は、メモリ２５から読み出された子ビデオ信号を伸張することなく出力するデータ伸長回路である。２２はデータ伸長回路４０で得られた（１／９）子画面用子ビデオ信号または（１／１６）子画面用子ビデオ信号を出力する出力端子である。（１／９）子画面用子ビデオ信号は１水平走査時間（Ｈ）当たり２４２ピクセルを有し、また（１／１６）子画面用子ビデオ信号は１水平走査時間（Ｈ）当たり１８２ピクセルを有する。以下に、データ伸長回路４０に構成および動作について説明する。
【００２２】
図３はデータ伸長回路４０の詳細回路を示す図である。図４は（１／１６）子画面用子ビデオ信号から（１／９）子画面用子ビデオ信号を生成するデータ伸長の論理を説明する図である。図５は（１／９）子画面用子ビデオ信号を生成するときのデータ伸長回路４０のタイミングチャートを示す図である。図６は（１／１６）子画面用子ビデオ信号を生成するときのデータ伸長回路４０のタイミングチャートを示す図である。
【００２３】
図３は（１／９）子画面用子ビデオ信号生成時および（１／１６）子画面用子ビデオ信号生成時の両方において動作するので、まず図３、図４および図５を用いて（１／９）子画面用子ビデオ信号生成時について説明し、次に図３と図６を用いて（１／１６）子画面用子ビデオ信号生成時について説明する。
【００２４】
［（１／９）子画面用子ビデオ信号］
まず、図４に示すデータ伸長論理を用いて「３ｔｏ４」伸長回路の論理を説明する。図４の信号列Ｙ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８，Ｙ９，Ｙ１０・・・は、図３のデータ伸長回路４０に入力される図５（ｂ）に示す入力信号ＤＩＮ＜５：０＞である。図４に示す信号列Ｙ０、Ｘ１、Ｘ２、Ｘ３、Ｙ３、Ｘ４、Ｘ５、Ｘ６、Ｙ６・・・は図３のデータ伸長回路４０の出力端子７４から出力される図５（ｒ）に示す信号ＺＹ＜５：０＞である。
【００２５】
（１／９）子画面用子ビデオ信号生成回路における入力入力信号ＤＩＮ＜５：０＞と出力信号ＺＹ＜５：０＞との関係は以下の式で表わされる。
【００２６】
入力入力信号ＤＩＮ＜５：０＞はＹｉ（ｉ＝１，２，３，４，・・・の自然数）で表され、出力信号ＺＹ＜５：０＞は以下の式で表される。
Ｙｊ＝Ｙｊ、
Ｘ（ｊ＋１）＝１／２（１／２Ｙｊ＋３／２Ｙ（ｊ＋１））、
Ｘ（ｊ＋２）＝（Ｙ（ｊ＋１）＋Ｙ（ｊ＋２））、
Ｘ（ｊ＋３）＝１／２（３／２Ｙ（ｊ＋２）＋１／２Ｙ（ｊ＋３））
ここで、ｊ＝３ｉ（０、３、６、９、１２、・・・）である。
【００２７】
上記の式を、図４中で入力信号ＤＩＮ＜５：０＞と信号ＺＹ＜５：０＞とを対応づけて表わすと、出力信号ＺＹ＜５：０＞中のＹ０，Ｙ３，Ｙ６，Ｙ９，Ｙ１２・・・は入力信号ＤＩＮ＜５：０＞中のＹ０，Ｙ３，Ｙ６，Ｙ９，Ｙ１２・・・と同じ値となる。また、出力信号ＺＹ＜５：０＞中のＸ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６・・・等は入力信号ＤＩＮ＜５：０＞中の各要素と対応付けるとそれぞれ以下のようになる。
【００２８】
（１／９）子画面用子ビデオ信号を生成するために上述した論理に基づいて図３のデータ伸長回路４０は以下のように構成され、かつ動作する。図３において、７１は入力信号ＤＩＮ＜５：０＞の入力端子である。（１／９）子画面用子ビデオ信号を生成するときはメモリ２５の画像データを３／４ｆmainの周波数で読み出す。図５（ａ）に示す切替信号ＲＥは、ｆmainの周波数で４回に３回だけ、メモリ２５からデータを読み出すことを指示する信号である。この切替信号ＲＥによって、図２に示す切替回路７０はメモリ２５からｆmainの周波数で４回に３回だけデータを読み出してデータ伸長回路４０に出力する。この出力された入力信号ＤＩＮ＜５：０＞は図５（ｂ）に示される。ここで、＜５：０＞は０ビットから５ビットまでの６ビットで構成され、その全６ビット構成のデータは０〜６ビットまでのデータを全て含むことを意味する。また、＜６：１＞は０ビットから６ビットまでの７ビットで構成されたデータのうち１ビット〜６ビットまでを抜き出したデータを意味する。すなわち、＜６：０＞のデータは、＜６：１＞のデータ信号の０ビット目を使用しないで１ビット〜６ビットを使用することを意味し、そのために、＜６：１＞データは、＜６：０＞データの最下位ビットが１ビットシフトされるために、＜６：０＞のデータの１／２の値を有するデータを意味する。
【００２９】
Ｄフリップフロップ４１は、入力端子７１に入力された入力信号ＤＩＮ＜５：０＞をＤ端子に受け、Ｅ端子に入力される図５（ｃ）の制御信号ＦＥＮの立ち上がり時にその直前に存在した入力信号ＤＩＮ＜５：０＞をＱ端子に図５（ｄ）に示すようにＦＱ＜５：０＞として、Ｙ０，Ｙ２，Ｙ４，Ｙ６，Ｙ８，Ｙ１０・・・のように出力する。一方、Ｄフリップフロップ４２は、入力端子７１に入力された入力信号ＤＩＮ＜５：０＞をＤ端子に受け、Ｅ端子に入力される図５（ｇ）の制御信号ＬＥＮの立ち上がり時にその直前に存在した入力信号ＤＩＮ＜５：０＞をＱ端子に図５（ｈ）に示すようにＬＱ＜５：０＞として、Ｙ１，Ｙ３，Ｙ５，Ｙ７，Ｙ９・・・のように出力する。
【００３０】
切替回路４３は、図５（ｌ）に示される制御信号ＬＳＥＬが論理「Ｈ」の時にＡ端子に入力される信号ＬＱ＜５：０＞を選択し、制御信号ＬＳＥＬが論理「Ｌ」の時にＢ端子に入力される信号ＦＱ＜５：０＞を選択し、その選択した信号をＹ端子に６ビットの信号ＬＳＥＬＹ＜５：０＞信号として出力する。ここで、切替回路４３中に表示される「ＳＡ」の記号は、そこに入力される信号が論理「Ｈ」のときに「Ａ」端子に入力される信号を選択し、論理「Ｌ」のときに「Ａ」でない方の入力端子、すなわち、「Ｂ」端子に入力する信号を選択することを意味する。
【００３１】
乗算回路４４は、Ａ端子に信号ＦＱ＜５：０＞を受け、Ｋ端子に制御信号ＫＦ＜１：０＞を受け、制御信号ＫＦ＜１：０＞の値に対応する定数をＦＱ＜５：０＞に乗算する演算を行い、その結果をＹ端子に７ビットの信号Ｙ＜６：０＞として出力する。図３の右下の表は、Ｋ端子に入力される制御信号の値と定数（ＣＡＬ１）との関係を示す。Ｋ端子は２ビット入力端子を有するのでＫ＜１：０＞と表わされている。表中において、たとえば、（００）ｈは１６進数で０を表わし、（１１）ｈは１６進数で３を表わす。図５（ｅ）の制御信号ＫＦ＜１：０＞中ではこの値は１０進数で表わされている。たとえば、図５（ｃ）の信号ＦＱ＜５：０＞がＹ０であり、制御信号ＫＦ＜１：０＞が１である時には、表のＫ＜１：０＞の値が１に対する定数ＣＡＬ１は１／２であるので、乗算回路４４ではＹ０に１／２が乗算され、１／２Ｙ０がＹ端子に信号Ｙ＜６：０＞として得られる。Ｄフリップフロップ４６は乗算回路４４の出力を次の信号Ｙ＜６：０＞が出力されるまでラッチする回路である。Ｄフリップフロップ４６でラッチされた信号はＱ端子から信号ＦＰＲＯＣＱ＜６：０＞としてＱ端子から出力される。
【００３２】
一方、乗算回路４５は、Ａ端子に信号ＬＱ＜５：０＞を受け、Ｋ端子に制御信号ＫＬ＜１：０＞を受け、制御信号ＫＬ＜１：０＞の値に対応する定数を信号ＬＱ＜５：０＞に乗算する演算を行い、その結果をＹ端子に７ビットの信号Ｙ＜６：０＞として出力する。定数ＣＡＬ１に関しては、乗算回路４４の場合と同じであるので、説明を省略する。Ｄフリップフロップ４７は乗算回路４５の出力を次の信号Ｙ＜６：０＞が出力されるまでラッチする回路である。Ｄフリップフロップ４７でラッチされた信号はＱ端子から信号ＬＰＲＯＣＱ＜６：０＞としてＱ端子から出力される。
【００３３】
切替回路４８は、制御信号ＴＨＲＳＥＬが論理「Ｈ」のときは、Ａ端子に入力されるＦＰＲＯＣＱ＜６：０＞を選択し、制御信号ＴＨＲＳＥＬが論理「Ｌ」のときは、Ｂ端子に入力される切替回路４３からの出力信号ＬＳＥＬＹ＜５：０＞を選択するように構成される。（１／９）子画面用子ビデオ信号を供給する場合は、この制御信号ＴＨＲＳＥＬは図５（ｎ）に示すように、常に論理「Ｌ」となるように設定されるので、その場合は常にＢ端子側に入力される信号ＬＳＥＬＹ＜５：０＞を選択する。
【００３４】
一方、加算器４９はＤフリップフロップ４６からの７ビットの出力信号ＦＰＲＯＣＱ＜６：０＞の最上位ビットＭＳＢを除去した６ビット信号＜５：０＞とＤフリップフロップ４７からの７ビットの出力信号ＬＰＲＯＣＱ＜６：０＞の最上位ビットＭＳＢを除去した６ビット信号＜５：０＞とを加算しその加算結果をＹ端子に７ビット信号ＫＦ９Ｓ＜６：０＞として出力する。
【００３５】
Ｄフリップフロップ５１は、図５（ｏ）に示される信号ＴＨＲＥＮの立ち上がり時にその直前に存在した切替回路４８の出力信号ＬＳＥＬＹ＜５：０＞をＱ端子に信号ＴＨＲＱ＜５：０＞として出力する。
【００３６】
切替回路５２は、制御信号ＰＲＯＣＳＥＬが論理「Ｈ」のときは、Ａ端子に入力される信号ＫＦ９Ｓ＜６：０＞から分岐された信号ＫＦ９Ｓ＜６：１＞を選択し、制御信号ＰＲＯＣＳＥＬが論理「Ｌ」のときは、Ｂ端子に入力されるＤフリップフロップ５１からの出力信号ＴＨＲＱ＜５：０＞を選択するように構成される。
【００３７】
Ｄフリップフロップ５３は、切替回路５２の出力信号が切り替わるまでその信号をラッチする回路である。Ｄフリップフロップ５３でラッチされた信号はＱ端子から出力端子７４に、図５（ｒ）に示される６ビット出力信号ＺＹ＜５：０＞として、Ｙ０、Ｘ１、Ｘ２、Ｘ３、Ｙ３、Ｘ４、Ｘ５、Ｘ６、Ｙ６・・・のように送出され、出力端子７４から（１／９）子画面用子ビデオ信号として出力される。
【００３８】
［（１／１６）子画面用子ビデオ信号］
（１／１６）子画面用子ビデオ信号生成においては、図６に示すように、制御信号ＦＥＮは論理「Ｌ」であり、制御信号ＫＦ＜１：０＞は１０進数で２であり、制御信号ＴＨＲＳＥＬは論理「Ｌ」であり、制御信号ＰＲＯＣＳＥＬは論理「Ｌ」であるように選択される。以下に図３をおよび図６を用いて（１／１６）子画面用子ビデオ信号を生成する場合について説明する。
【００３９】
図３において、７１は入力信号ＤＩＮ＜５：０＞の入力端子である。（１／１６）子画面用子ビデオ信号を生成するときはメモリ２５の画像データをｆmainの周波数で読み出す。図６（ａ）に示す切替信号ＲＥは、データ読出し期間は常時論理「Ｌ」であるので、メモリ２５からｆmainの周波数でデータを読み出すことを指示する信号である。この切替信号ＲＥによって、図２に示す切替回路７０はメモリ２５からｆmainの周波数でデータを読み出してデータ伸長回路４０に出力する。この出力された入力信号ＤＩＮ＜５：０＞は図６（ｂ）に示される。
【００４０】
（１／１６）子画面用子ビデオ信号生成時には、上述のように、制御信号ＰＲＯＣＳＥＬは、図６（ｑ）に示すように、常時論理「Ｌ」であるので、切替回路５２では信号ＴＨＲＱ＜５：０＞が一義的に選択される。一方、制御信号ＴＨＲＳＥＬは、図６（ｎ）に示すように、常時論理「Ｈ」であるので、切替回路４８においては、信号ＦＰＲＯＣＱ＜５：０＞が一義的に選択される。従って、切替回路４３、乗算回路４５のＡ端子に入力される信号ＬＱ＜５：０＞、加算器４９に入力される信号ＬＰＲＯＣＱ＜６：０＞、乗算回路４５のＢ端子に入力される制御信号ＫＬ＜１：０＞、切替回路５２に入力される信号ＫＦ９Ｓ＜６：１＞はどのような値でもかまわない。また、切替回路４８は常にＡ端子の信号が選択されるので、切替回路４８のＢ端子に入力する信号ＬＳＥＬＹ＜５：０＞はどのような値でも良いので制御信号ＬＳＥＬの不定でよい。次に、（１／１６）子画面用子ビデオ信号が生成されるルートに沿って信号の流れを説明する。
【００４１】
Ｄフリップフロップ４１は、入力端子７１に入力された入力信号ＤＩＮ＜５：０＞をＤ端子に受け、Ｅ端子に入力される図６（ｃ）の制御信号ＦＥＮが常時論理「Ｌ」であるので、入力信号ＤＩＮ＜５：０＞を１クロック分遅らせた信号をＱ端子に図５（ｄ）に示すように信号ＦＱ＜５：０＞として、Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８，Ｙ９，Ｙ１０・・・のように出力する。
【００４２】
Ｄフリップフロップ４１からの出力信号ＦＱ＜５：０＞は乗算回路４４のＡ端子に入力される。乗算回路４４は、Ｋ端子に制御信号ＫＦ＜１：０＞を受け、その制御信号ＫＦ＜１：０＞の値に対応した定数を信号ＦＱ＜５：０＞に乗算する演算を行い、その結果をＹ端子に７ビットの信号Ｙ＜６：０＞として出力する。図６（ｅ）に示すように、制御信号ＫＦ＜１：０＞は常に１０進数で２であるので、図３の右下の表に示されるように、表のＫ＜１：０＞の値２に対する定数ＣＡＬ１は１であるので、乗算回路４４の出力信号Ｙ＜６：０＞は信号ＦＱ＜５：０＞と同じ値が得られる。Ｄフリップフロップ４６は乗算回路４４の出力を次の信号Ｙ＜６：０＞が出力されるまでラッチする回路である。Ｄフリップフロップ４６でラッチされた信号はＱ端子から信号ＦＰＲＯＣＱ＜６：０＞としてＱ端子から出力される。
【００４３】
切替回路４８は、図６（ｎ）に示されるように、制御信号ＴＨＲＳＥＬが論理「Ｈ」であるので、Ａ端子に入力されるＤフリップフロップ４６からのＦＰＲＯＣＱ＜６：０＞を分岐した信号ＦＰＲＯＣＱ＜５：０＞を選択する。
【００４４】
Ｄフリップフロップ５１は、図６（ｏ）に示されるように、Ｅ端子に入力する信号ＴＨＲＥＮが常時論理「Ｌ」であるので、Ｄ端子に入力する信号ＦＰＲＯＣＱ＜５：０＞を１ビットシフトさせてＤフリップフロップ５１のＱ出力端子からＴＨＲＱ＜５：０＞として出力する。
【００４５】
切替回路５２は、図６（ｑ）に示されるように、制御信号ＰＲＯＣＳＥＬが常時論理「Ｌ」であるので、切替回路５２はＢ端子に入力される信号ＴＨＲＱ＜５：０＞を選択し出力する。Ｄフリップフロップ５３は、切替回路５２の出力信号が切り替わるまでラッチする回路である。Ｄフリップフロップ５３でラッチされた信号はＱ端子から出力端子７４に６ビット出力信号ＺＹ＜５：０＞として、図６（ｒ）に示されるように、Ｙ０、Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６・・・のように送出され、出力端子７４から（１／１６）子画面用子ビデオ信号として出力される。
【００４６】
【発明の効果】
以上説明したように、本発明の画像処理装置は、第２のビデオデータをディジタル化するアナログ／ディジタル変換器と；ディジタル化された画像データを第２のビデオデータのサブサンプル周波数（ｆsub）でサンプルし圧縮するデータサンプル回路と；データサンプル回路でサンプルされた圧縮データを（１／ｎ）ｆsubで読み出して書き込むメモリと；メモリから第１のビデオデータのサブサンプル周波数（ｆmain）のｍ／ｎの周波数で読み出された画像データをｎ／ｍ倍に伸長して子画面用子ビデオデータを生成するデータ伸長回路と；データ伸長回路で伸長された画像データをアナログデータに変換するディジタル／アナログ変換器と；ディジタル／アナログ変換器から出力される子画面用子ビデオデータを全画面用の第１のビデオデータに挿入するために切り替える第１の切替回路を備えるように構成されるので、画像処理装置のメモリ容量を小さくできる。
【００４７】
また、本発明の画像処理装置は、さらに、第２の切替回路を備え、１／ｍ ２ 子画面用子ビデオデータを生成するときは、メモリから（ｍ／ｎ）ｆmainの周波数でデータを読み出し、データ伸長回路で伸張し、（１／ｎ ２ ）子画面用子ビデオデータを生成するときは、メモリからｆmainの周波数でデータを読み出し、その読み出したデータ伸張することなく出力することによって、（１／ｍ２）子画面用子ビデオデータまたは（１／ｎ２）子画面用子ビデオデータのいずれかの子画面用子ビデオデータを生成するように構成されるので、２つの子画面を切り替えることができると共に、画像処理装置のメモリ容量を小さくできる。さらに、静止画像を用いた場合でも、（１／９）子画面と（１／１６）子画面との切替が可能である。
【００４８】
さらに、本発明の画像処理装置において、ｎは整数４、ｍは整数３であるように構成されるので、（１／９）子画面と（１／１６）子画面とを小さなメモリ容量を用いて切り替えることができる。
【００４９】
また、本発明の画像処理装置において、データ伸長回路は、入力画像データ信号をＹｉ（ｉ＝０，１，２，３，・・・の自然数）とすると、出力画像データ信号は次の式で表わされるように構成されるので、伸張が簡単な回路で実現でき、画像処理装置のメモリ容量を小さくできる。
Ｙｊ＝Ｙｊ、
Ｘ（ｊ＋１）＝１／２（１／２Ｙｊ＋３／２Ｙ（ｊ＋１））、 、
Ｘ（ｊ＋２）＝（Ｙ（ｊ＋１）＋Ｙ（ｊ＋２））、
Ｘ（ｊ＋３）＝１／２（３／２Ｙ（ｊ＋２）＋１／２Ｙ（ｊ＋３＋３））
ここで、ｊ＝３ｉ＝０、３、６、９、１２、・・・である。
【００５０】
さらに、本発明の画像処理装置において、データ伸長回路は、入力画像データ信号を直接出力する第１の経路と、入力画像データ信号に第１の定数を乗算する第１の乗算回路、入力画像データ信号に第２の定数を乗算する第２の乗算回路、これらの乗算結果を加算する加算器および加算器の出力結果を１／２にする回路によって構成される第２の経路と、第１の経路と第２の経路とを切り替える切替回路とを有するように構成されるので、伸張が簡単な回路で実現でき、画像処理装置のメモリ容量を小さくできる。
【００５１】
さらに、本発明の画像処理装置において、第１および第２の定数は、乗算回路の第２の入力端子に入力する制御信号の値と以下のように対応するように構成されるので、伸張が簡単な回路で実現でき、画像処理装置のメモリ容量を小さくできる。
第１のおよび第２の制御信号 第１および第２の定数
０ ０
１ １／２
２ １
３ ３／２
【００５２】
さらに、本発明の画像処理装置において、データ伸長回路は、入力画像信号を第１の入力端子に受け、第１の制御信号を第２の入力端子に受け、その第１の制御信号に従って入力画像信号を出力端子から出力する第１のＤフリップフロップと、入力画像信号を第１の入力端子に受け、第２の制御信号を第２の入力端子に受け、その第２の信号制御信号ＬＥＮ信号に従って入力画像信号を出力端子から出力する第２のＤフリップフロップと、第１のＤフリップフロップの出力と第２のＤフリップフロップの出力を第３の制御信号によって切り替える第１の切替回路と、入力画像信号に第４の制御信号の値に対応した定数を乗算する第１の乗算器と、入力画像信号に第５の制御信号の値に対応した定数を乗算する第２の乗算器と、第１の乗算器の出力をラッチする第３のＤフリップフロップと、第２の乗算器の出力をラッチする第４のＤフリップフロップと、第１の切替器の出力と第３のＤフリップフロップの出力とを第６の制御信号に従って切り替える第２の切替器と、第３のＤフリップフロップの出力と第４のＤフリップフロップの出力とを加算する加算器と、第２の切替器の出力を第７の制御信号に従ってラッチする第５のＤフリップフロップと、第５のフリップフロップの出力と加算器の出力とを第７の制御信号に従って切り替える第３の切替器と、第３の切替器の出力をラッチする第６のＤフリップフロップとを有し、第１から第７の制御信号に従って入力画像信号を３／４倍に伸張するように構成されるので、伸張が簡単な回路で実現でき、画像処理装置のメモリ容量を小さくできる。
【００５３】
さらに、本発明の画像処理装置において、データ伸長回路中の第１の乗算器は第４の制御信号の値に対応する定数を入力信号に乗算し、データ伸長回路中の第２の乗算器は第５の制御信号の値に対応する定数を入力信号に乗算し、その第１および第２の定数は、乗算回路の制御端子に入力する制御信号の値と以下のように対応するように構成されるので、伸張が簡単な回路で実現でき、画像処理装置のメモリ容量を小さくできる。
第１のおよび第２の制御信号 第１および第２の定数
０ ０
１ １／２
２ １
３ ３／２
【００５４】
さらに、本発明の画像処理装置において、データ伸長回路を（１／１６）子画面用子ビデオ信号生成に使用する場合には、第１の制御信号は論理「Ｌ」、第３の制御信号は１０進数の２、第６の制御信号は論理「Ｈ」、第７の制御信号は論理「Ｌ」、第８の制御信号は論理「Ｌ」に設定されるように構成されるので、伸張が簡単な回路で実現でき、画像処理装置のメモリ容量を小さくできる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の画像処理装置示す図である。
【図２】 切替回路２６の詳細回路を示す図である。
【図３】 データ伸長回路４０の詳細回路を示す図である。
【図４】 （１／１６）子画面用子ビデオ信号から（１／９）子画面用子ビデオ信号を生成するデータ伸長の論理を説明する図である。
【図５】 （１／９）子画面用子ビデオ信号を生成するときのデータ伸長回路４０のタイミングチャートを示す図である。
【図６】 （１／１６）子画面用子ビデオ信号を生成するときのデータ伸長回路４０のタイミングチャートを示す図である。
【図７】 モニタ画面（親画面）中に小さな小画面（子画面）を表示させる従来の画像処理装置を示す図である。
【図８】 親画面に子画面を挿入する各信号のタイミングチャートを示す図である。
【図９】 親画面中に子画面をはめ込んだ時のモニタ画面を示す図である。
【符号の説明】
１１・・・親ビデオ信号入力端子、１２・・・子ビデオ信号入力端子、１３・・・出力端子、１４・・・アナログ／ディジタル変換器、１５・・・Ｙ／Ｃ分離フィルタ、１６・・・カラー復調回路、１７・・・Ｄ／Ａ変換器、１８・・・ＲＧＢマトリクス回路、２０・・・画面サイズ変換回路、２１・・・入力端子、２２・・・出力端子、２３・・・データサンプル回路、２５・・・メモリ、２６・・・切替回路、３０・・・スイッチ、３１・・・高速スイッチ（ＦＳＷ）、３２・・・タイミング発生器、４０・・・データ伸長回路、４１,４２・・・Ｄフリップフロップ、４３，４８，５２・・・切替回路、４４，４５・・・乗算器、４６,４７・・・Ｄフリップフロップ、４９・・・加算器、５１,５３・・・Ｄフリップフロップ、７０・・・切替回路
【発明の属する技術分野】
本発明は画像処理装置に関するものであり、より詳細にはモニタ画面中に小さな小画面を表示させる画像処理装置に関するものである。
【０００２】
【従来の技術】
従来のモニタ画面（親画面）中に小さな小画面（子画面）を表示させる画像処理装置は、親画面中に挿入される子画面を面積比で親画面の１／９または１／１６に切り替える方式が用いられていた。この場合、（１／９）子画面は、ｆsub／３でサブサンプリングしてメモリに書き込み、（１／１６）子画面は、ｆsub／４でサブサンプリングしてメモリに書き込み、ｆmainで読み出していた。ここで、ｆsubは子画面サブサンプリング周波数（１４．３１８ＭＨｚ）であり、また、ｆmainは親画面サブサンプリング周波数（ｆsubと同じく１４．３１８ＭＨｚ）である。ｆmainとｆsubとは周波数は同じであるが同期していない信号である。
【０００３】
図７はモニタ画面（親画面）中に小さな小画面（子画面）を表示させる従来の画像処理装置を示す図である。図７において、１１は親画面を表示するための親ビデオ信号が入力する親ビデオ信号入力端子である。ここで、親ビデオ信号は輝度信号Ｙおよび色信号Ｃを有するビデオ信号である。１２は子画面を表示するための子ビデオ信号が入力する子ビデオ信号入力端子である。ここで、子ビデオ信号はコンポジット信号として入力されるコンポジットビデオ信号である。１４は子ビデオ信号入力端子１２から入力するコンポジットビデオ信号をアナログ／ディジタル変換するアナログ／ディジタル変換器である。１５はアナログ／ディジタル変換器１４で得られたディジタル信号から輝度信号Ｙと色差信号（Ｂ−ＹおよびＲ−Ｙ）を分離するためのＹ／Ｃ分離フィルタ１５である。ここで、Ｂは青信号成分、Ｒは赤信号成分を示す。１６はカラー復調回路を示す図である。カラー復調回路１６は、色信号Ｃを色差信号Ｂ−ＹおよびＲ−Ｙに変換する回路である。
【０００４】
２０は画面サイズ変換回路、２１は画面サイズ変換回路２０への入力端子、２２は画面サイズ変換回路２０からの出力端子である。２３は出力端子２２から入力する子ビデオ信号の輝度成分Ｙ、色差成分Ｂ−ＹおよびＲ−Ｙのそれぞれをサンプルするデータサンプル回路である。データサンプル回路２３は（１／９）子画面に対しては（１／３）ｆsubでサンプルし、各水平走査線の画素を１／３に圧縮し、（１／１６）子画面に対しては（１／４）ｆsubでサンプルし、各水平走査線の画素を１／４に圧縮する。これらの圧縮された画像データはスイッチ２４によっていずれかが読み出され、メモリ２５にストアされる。メモリ２５にストアされた画像データはｆmainで読み出され、色差信号（Ｂ−ＹおよびＲ−Ｙ）はＤ／Ａ変換器１７でアナログ信号に変換され、その後ＲＧＢマトリクス回路１８で輝度信号Ｙと色信号が混合されＹ、Ｃビデオ信号を作る。マトリクス回路１８からの子ビデオ信号はスイッチ３０で親ビデオ信号入力端子１１からの親ビデオ信号に挿入され、親画面中に子画面が挿入され、出力端子１３に親ビデオ信号および親ビデオ信号中に挿入された子ビデオ信号が出力される。
【０００５】
図８は親画面に子画面を挿入する各信号のタイミングチャートを示す図である。図８（ａ）は、図７の親ビデオ信号入力端子１１から入力する親ビデオ信号を示す。図８（ａ）において、６１は水平同期を取るための水平同期パルス、６２は色信号の情報を送るためのカラーバースト信号、６３は親画面用の映像信号である。図８（ｂ）は、子ビデオ信号６４を示す図である。子ビデオ信号６４は子画面を表示する部分のみに、図中の鋸歯状波で示す部分に子画面用の画像信号が存在する。図８（ｃ）は、子画面を挿入するための親画面切り抜き用信号６５を示す図である。親画面切り抜き用信号６５はタイミング発生器（ＴＧ）３２によって発生される信号である。高速スイッチ（ＦＳＷ）３１は、親画面切り抜き用信号６５が論理「Ｌ」の期間にスイッチ３０を子ビデオ信号側に切り替え、親画面切り抜き用信号６５が論理「Ｈ」の期間に親ビデオ信号側に切り替える制御を行う。図８（ｄ）は、親ビデオ信号と子ビデオ信号を重ね合わせたときの、水平走査線１ライン分の信号を示す図である。図８（ｄ）に示すように、スイッチ３０の切替によって、親画面用の映像信号６３中に子ビデオ信号６４が挿入される。
【０００６】
図９は親画面中に子画面をはめ込んだ時のモニタ画面を示す図である。図９（ａ）は、子画面８１が親画面８０の１／１６の面積の場合を示す図である。図９（ｂ）は、子画面８２が親画面８０の１／９の面積の場合を示す図である。上述したように、従来は親画面の１／１６の面積を有する子画面または親画面の１／９の面積を有する圧縮された子画面用の子ビデオ信号を必要に応じて切り替えてメモリに書き込んでおき、それを読み出してモニタ画面に表示していた。
【０００７】
【発明が解決しようとする課題】
しかしながら、図７のような画像処理装置においては、メモリ２５はメモリを多く使用する方の容量のものを用いる必要が有り、すなわち、親画面の１／９の面積を有する圧縮された子画面用の子ビデオ信号（たとえば、１走査線分）を記録出来るメモリ容量が必要であった。このメモリをＩＣ上に組み込む場合、メモリ容量が大きくなるとＩＣチップの形状が大きくなりＩＣの小型化がはかれない欠点があった。
【０００８】
本発明は、親画面の１／１６の面積を有する圧縮された子画面用の子ビデオ信号（たとえば、１走査線分）をメモリに記録し、親画面の１／９の面積を有する子画面用の子ビデオ信号は、メモリから読み出した親画面の１／１６の面積を有する子画面用の子ビデオ信号を伸長して生成することによって、メモリ容量を小さくできる画像処理装置を提供するものである。
【０００９】
さらに、本発明は、親画面の１／１６の面積を有する圧縮された子画面用の子ビデオ信号（たとえば、１走査線分）をメモリに記録し、親画面の１／９の面積を有する子画面制御表示する場合は、メモリから読み出した親画面の１／１６の面積を有する子画面用の子ビデオ信号を伸長して生成し、親画面の１／１６の面積を有する子画面を表示する場合は、メモリから読み出した信号を伸張することなくそのまま使用することによって、（１／９）子画面と（１／１６）子画面とを切り替え、それによってメモリ容量を小さくできる画像処理装置を提供するものである。
【００１０】
【課題を解決するための手段】
本発明の画像処理装置は、第２のビデオデータをディジタル化するアナログ／ディジタル変換器と；ディジタル化された画像データを第２のビデオデータのサブサンプル周波数（ｆsub）でサンプルし圧縮するデータサンプル回路と；データサンプル回路でサンプルされた圧縮データを（１／ｎ）ｆsubで読み出して書き込むメモリと；メモリから第１のビデオデータのサブサンプル周波数（ｆmain）のｍ／ｎの周波数で読み出された画像データをｎ／ｍ倍に伸長して子画面用子ビデオデータを生成するデータ伸長回路と；データ伸長回路で伸長された画像データをアナログデータに変換するディジタル／アナログ変換器と；ディジタル／アナログ変換器から出力される子画面用子ビデオデータを全画面用の第１のビデオデータに挿入するために切り替える第１の切替回路を備えるように構成される。
【００１１】
また、本発明の画像処理装置は、さらに、第２の切替回路を備え、１／ｍ ２ 子画面用子ビデオデータを生成するときは、メモリから（ｍ／ｎ）ｆmainの周波数でデータを読み出し、データ伸長回路で伸張し、１／ｎ ２ 子画面用子ビデオデータを生成するときは、メモリからｆmainの周波数でデータを読み出し、その読み出したデータ伸張することなく出力することによって、１／ｍ２子画面用子ビデオデータまたは１／ｎ２子画面用子ビデオデータのいずれかの子画面用子ビデオデータを生成するように構成される。
【００１２】
さらに、本発明の画像処理装置において、ｎは整数４、ｍは整数３であるように構成される。
【００１３】
また、本発明の画像処理装置において、データ伸長回路は、入力画像データ信号をＹｉ（ｉ＝０，１，２，３，・・・の自然数）とすると、出力画像データ信号は次の式で表わされるように構成される。
Ｙｊ＝Ｙｊ、
Ｘ（ｊ＋１）＝１／２（１／２Ｙｊ＋３／２Ｙ（ｊ＋１））、
Ｘ（ｊ＋２）＝（Ｙ（ｊ＋１）＋Ｙ（ｊ＋２））、
Ｘ（ｊ＋３）＝１／２（３／２Ｙ（ｊ＋２）＋１／２Ｙ（ｊ＋３））
ここで、ｊ＝３ｉ＝０、３、６、９、１２、・・・である。
【００１４】
さらに、本発明の画像処理装置において、データ伸長回路は、入力画像データ信号を直接出力する第１の経路と、入力画像データ信号に第１の定数を乗算する第１の乗算回路、入力画像データ信号に第２の定数を乗算する第２の乗算回路、これらの乗算結果を加算する加算器および加算器の出力結果を１／２にする回路によって構成される第２の経路と、第１の経路と第２の経路とを切り替える切替回路とを有するように構成される。
【００１５】
さらに、本発明の画像処理装置において、第１および第２の定数は、乗算回路の第２の入力端子に入力する制御信号の値と以下のように対応するように構成される。
さらに、本発明の画像処理装置において、データ伸長回路は：入力画像信号を第１の入力端子に受け、第１の制御信号を第２の入力端子に受け、その第１の制御信号に従って入力画像信号を出力端子から出力する第１のＤフリップフロップと、入力画像信号を第１の入力端子に受け、第２の制御信号を第２の入力端子に受け、その第２の信号制御信号ＬＥＮ信号に従って入力画像信号を出力端子から出力する第２のＤフリップフロップと、第１のＤフリップフロップの出力と第２のＤフリップフロップの出力を第３の制御信号によって切り替える第１の切替回路と、入力画像信号に第４の制御信号の値に対応した定数を乗算する第１の乗算器と、入力画像信号に第５の制御信号の値に対応した定数を乗算する第２の乗算器と、第１の乗算器の出力をラッチする第３のＤフリップフロップと、第２の乗算器の出力をラッチする第４のＤフリップフロップと、第１の切替器の出力と第３のＤフリップフロップの出力とを第６の制御信号に従って切り替える第２の切替器と、第３のＤフリップフロップの出力と第４のＤフリップフロップの出力とを加算する加算器と、第２の切替器の出力を第７の制御信号に従ってラッチする第５のＤフリップフロップと、第５のフリップフロップの出力と加算器の出力とを第７の制御信号に従って切り替える第３の切替器と、第３の切替器の出力をラッチする第６のＤフリップフロップとを有し、第１から第７の制御信号に従って入力画像信号を４／３倍に伸張するように構成される。
【００１７】
さらに、本発明の画像処理装置において、データ伸長回路を（１／１６）子画面用子ビデオ信号生成に使用する場合には、第１の制御信号は論理「Ｌ」、第３の制御信号は１０進数の２、第６の制御信号は論理「Ｈ」、第７の制御信号は論理「Ｌ」、第８の制御信号は論理「Ｌ」に設定されるように構成される。
【００１８】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１の画像処理装置示す図である。図１において、１１は親画面を表示するための親ビデオ信号が入力する親ビデオ信号入力端子である。ここで、親ビデオ信号は輝度信号Ｙおよび色信号Ｃを有するビデオ信号である。１２は子画面を表示するための子ビデオ信号が入力する子ビデオ信号入力端子である。ここで、子ビデオ信号はコンポジット信号として入力されるコンポジットビデオ信号である。１４は子ビデオ信号入力端子１２から入力するコンポジットビデオ信号をアナログ／ディジタル変換するアナログ／ディジタル変換器である。１５はアナログ／ディジタル変換器１４で得られたディジタル信号から輝度信号Ｙと色差信号（Ｂ−ＹおよびＲ−Ｙ）を分離するためのＹ／Ｃ分離フィルタ（Ｆ）１５である。ここで、Ｂは青信号成分、Ｒは赤信号成分を示す。１６はカラー復調回路（ＤＥＭ）１６を示す図である。カラー復調回路１６は、色信号Ｃを色差信号Ｂ−ＹおよびＲ−Ｙに変換する回路である。
【００１９】
２０は画面サイズ変換回路、２１は画面サイズ変換回路２０への入力端子、２２は画面サイズ変換回路２０からの出力端子である。２３は出力端子２２から入力する子ビデオ信号の輝度成分Ｙ、色差成分Ｂ−ＹおよびＲ−Ｙのそれぞれをサンプルするデータサンプル回路である。データサンプル回路２３は（１／１６）子画面を作るために、輝度成分Ｙ、色差成分Ｂ−ＹおよびＲ−Ｙのそれぞれを１／４ｆsubでサンプルし、各成分の画素を１／４に圧縮する。これらの圧縮された画像データはメモリ２５にストアされる。メモリ２５にストアされた画像信号は、ｆmain信号の３／４の周波数またはｆmain信号の周波数のいずれかで読み出され、それぞれ（１／９）子画面用子ビデオ信号または（１／１６）子画面用子ビデオ信号の画像信号として切替回路２６の入力端子２８に供給される。
【００２０】
上述のように、メモリ２５の書き込みはｆsubの周波数で行われ、読出しはｆmainの周波数で行われる。ここで、ｆsubは子画面用画像信号のサブサンプル周波数であり、ｆmainは親画面用画像信号のサブサンプル周波数である。ｆsubとｆmainとのソースが異なるので、各周波数は同期は取れていないが、それぞれの周波数は同じく１４．３１８ＭＨｚである。また、有効画像データ期間（１水平期間中で画像信号が画面に表示される期間）を、たとえば、１水平期間の８０％とすると、水平圧縮率１／４ではメモリ２５に書き込まれる画素数は１８２ピクセル／水平期間となる。このメモリ２５に書き込まれたデータを３／４ｆmainでデータ伸長を行うと、１８２×４／３＝２４２ピクセル／水平期間となる。すなわち、この場合の水平圧縮率は１／３となり、子画面サイズ１／９の子画面が生成されることになる。
【００２１】
図２は切替回路２６の詳細回路を示す図である。図２において、２８はメモリ２５から読み出された画像信号が入力する入力端子、７０は（１／９）子画面用子ビデオ信号と（１／１６）子画面用親ビデオ信号を切り替える切替回路である。２９は（１／９）子画面用子ビデオ信号と（１／１６）子画面用親ビデオ信号を切り替えるための切替信号端子である。データ伸長回路４０は、切替信号端子２９から（１／９）子画面切替信号が入力した時は、メモリ２５から読み出された子ビデオ信号を４／３倍に伸長して出力し、（１／１６）子画面切替信号が入力した時は、メモリ２５から読み出された子ビデオ信号を伸張することなく出力するデータ伸長回路である。２２はデータ伸長回路４０で得られた（１／９）子画面用子ビデオ信号または（１／１６）子画面用子ビデオ信号を出力する出力端子である。（１／９）子画面用子ビデオ信号は１水平走査時間（Ｈ）当たり２４２ピクセルを有し、また（１／１６）子画面用子ビデオ信号は１水平走査時間（Ｈ）当たり１８２ピクセルを有する。以下に、データ伸長回路４０に構成および動作について説明する。
【００２２】
図３はデータ伸長回路４０の詳細回路を示す図である。図４は（１／１６）子画面用子ビデオ信号から（１／９）子画面用子ビデオ信号を生成するデータ伸長の論理を説明する図である。図５は（１／９）子画面用子ビデオ信号を生成するときのデータ伸長回路４０のタイミングチャートを示す図である。図６は（１／１６）子画面用子ビデオ信号を生成するときのデータ伸長回路４０のタイミングチャートを示す図である。
【００２３】
図３は（１／９）子画面用子ビデオ信号生成時および（１／１６）子画面用子ビデオ信号生成時の両方において動作するので、まず図３、図４および図５を用いて（１／９）子画面用子ビデオ信号生成時について説明し、次に図３と図６を用いて（１／１６）子画面用子ビデオ信号生成時について説明する。
【００２４】
［（１／９）子画面用子ビデオ信号］
まず、図４に示すデータ伸長論理を用いて「３ｔｏ４」伸長回路の論理を説明する。図４の信号列Ｙ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８，Ｙ９，Ｙ１０・・・は、図３のデータ伸長回路４０に入力される図５（ｂ）に示す入力信号ＤＩＮ＜５：０＞である。図４に示す信号列Ｙ０、Ｘ１、Ｘ２、Ｘ３、Ｙ３、Ｘ４、Ｘ５、Ｘ６、Ｙ６・・・は図３のデータ伸長回路４０の出力端子７４から出力される図５（ｒ）に示す信号ＺＹ＜５：０＞である。
【００２５】
（１／９）子画面用子ビデオ信号生成回路における入力入力信号ＤＩＮ＜５：０＞と出力信号ＺＹ＜５：０＞との関係は以下の式で表わされる。
【００２６】
入力入力信号ＤＩＮ＜５：０＞はＹｉ（ｉ＝１，２，３，４，・・・の自然数）で表され、出力信号ＺＹ＜５：０＞は以下の式で表される。
Ｙｊ＝Ｙｊ、
Ｘ（ｊ＋１）＝１／２（１／２Ｙｊ＋３／２Ｙ（ｊ＋１））、
Ｘ（ｊ＋２）＝（Ｙ（ｊ＋１）＋Ｙ（ｊ＋２））、
Ｘ（ｊ＋３）＝１／２（３／２Ｙ（ｊ＋２）＋１／２Ｙ（ｊ＋３））
ここで、ｊ＝３ｉ（０、３、６、９、１２、・・・）である。
【００２７】
上記の式を、図４中で入力信号ＤＩＮ＜５：０＞と信号ＺＹ＜５：０＞とを対応づけて表わすと、出力信号ＺＹ＜５：０＞中のＹ０，Ｙ３，Ｙ６，Ｙ９，Ｙ１２・・・は入力信号ＤＩＮ＜５：０＞中のＹ０，Ｙ３，Ｙ６，Ｙ９，Ｙ１２・・・と同じ値となる。また、出力信号ＺＹ＜５：０＞中のＸ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６・・・等は入力信号ＤＩＮ＜５：０＞中の各要素と対応付けるとそれぞれ以下のようになる。
（１／９）子画面用子ビデオ信号を生成するために上述した論理に基づいて図３のデータ伸長回路４０は以下のように構成され、かつ動作する。図３において、７１は入力信号ＤＩＮ＜５：０＞の入力端子である。（１／９）子画面用子ビデオ信号を生成するときはメモリ２５の画像データを３／４ｆmainの周波数で読み出す。図５（ａ）に示す切替信号ＲＥは、ｆmainの周波数で４回に３回だけ、メモリ２５からデータを読み出すことを指示する信号である。この切替信号ＲＥによって、図２に示す切替回路７０はメモリ２５からｆmainの周波数で４回に３回だけデータを読み出してデータ伸長回路４０に出力する。この出力された入力信号ＤＩＮ＜５：０＞は図５（ｂ）に示される。ここで、＜５：０＞は０ビットから５ビットまでの６ビットで構成され、その全６ビット構成のデータは０〜６ビットまでのデータを全て含むことを意味する。また、＜６：１＞は０ビットから６ビットまでの７ビットで構成されたデータのうち１ビット〜６ビットまでを抜き出したデータを意味する。すなわち、＜６：０＞のデータは、＜６：１＞のデータ信号の０ビット目を使用しないで１ビット〜６ビットを使用することを意味し、そのために、＜６：１＞データは、＜６：０＞データの最下位ビットが１ビットシフトされるために、＜６：０＞のデータの１／２の値を有するデータを意味する。
【００２９】
Ｄフリップフロップ４１は、入力端子７１に入力された入力信号ＤＩＮ＜５：０＞をＤ端子に受け、Ｅ端子に入力される図５（ｃ）の制御信号ＦＥＮの立ち上がり時にその直前に存在した入力信号ＤＩＮ＜５：０＞をＱ端子に図５（ｄ）に示すようにＦＱ＜５：０＞として、Ｙ０，Ｙ２，Ｙ４，Ｙ６，Ｙ８，Ｙ１０・・・のように出力する。一方、Ｄフリップフロップ４２は、入力端子７１に入力された入力信号ＤＩＮ＜５：０＞をＤ端子に受け、Ｅ端子に入力される図５（ｇ）の制御信号ＬＥＮの立ち上がり時にその直前に存在した入力信号ＤＩＮ＜５：０＞をＱ端子に図５（ｈ）に示すようにＬＱ＜５：０＞として、Ｙ１，Ｙ３，Ｙ５，Ｙ７，Ｙ９・・・のように出力する。
【００３０】
切替回路４３は、図５（ｌ）に示される制御信号ＬＳＥＬが論理「Ｈ」の時にＡ端子に入力される信号ＬＱ＜５：０＞を選択し、制御信号ＬＳＥＬが論理「Ｌ」の時にＢ端子に入力される信号ＦＱ＜５：０＞を選択し、その選択した信号をＹ端子に６ビットの信号ＬＳＥＬＹ＜５：０＞信号として出力する。ここで、切替回路４３中に表示される「ＳＡ」の記号は、そこに入力される信号が論理「Ｈ」のときに「Ａ」端子に入力される信号を選択し、論理「Ｌ」のときに「Ａ」でない方の入力端子、すなわち、「Ｂ」端子に入力する信号を選択することを意味する。
【００３１】
乗算回路４４は、Ａ端子に信号ＦＱ＜５：０＞を受け、Ｋ端子に制御信号ＫＦ＜１：０＞を受け、制御信号ＫＦ＜１：０＞の値に対応する定数をＦＱ＜５：０＞に乗算する演算を行い、その結果をＹ端子に７ビットの信号Ｙ＜６：０＞として出力する。図３の右下の表は、Ｋ端子に入力される制御信号の値と定数（ＣＡＬ１）との関係を示す。Ｋ端子は２ビット入力端子を有するのでＫ＜１：０＞と表わされている。表中において、たとえば、（００）ｈは１６進数で０を表わし、（１１）ｈは１６進数で３を表わす。図５（ｅ）の制御信号ＫＦ＜１：０＞中ではこの値は１０進数で表わされている。たとえば、図５（ｃ）の信号ＦＱ＜５：０＞がＹ０であり、制御信号ＫＦ＜１：０＞が１である時には、表のＫ＜１：０＞の値が１に対する定数ＣＡＬ１は１／２であるので、乗算回路４４ではＹ０に１／２が乗算され、１／２Ｙ０がＹ端子に信号Ｙ＜６：０＞として得られる。Ｄフリップフロップ４６は乗算回路４４の出力を次の信号Ｙ＜６：０＞が出力されるまでラッチする回路である。Ｄフリップフロップ４６でラッチされた信号はＱ端子から信号ＦＰＲＯＣＱ＜６：０＞としてＱ端子から出力される。
【００３２】
一方、乗算回路４５は、Ａ端子に信号ＬＱ＜５：０＞を受け、Ｋ端子に制御信号ＫＬ＜１：０＞を受け、制御信号ＫＬ＜１：０＞の値に対応する定数を信号ＬＱ＜５：０＞に乗算する演算を行い、その結果をＹ端子に７ビットの信号Ｙ＜６：０＞として出力する。定数ＣＡＬ１に関しては、乗算回路４４の場合と同じであるので、説明を省略する。Ｄフリップフロップ４７は乗算回路４５の出力を次の信号Ｙ＜６：０＞が出力されるまでラッチする回路である。Ｄフリップフロップ４７でラッチされた信号はＱ端子から信号ＬＰＲＯＣＱ＜６：０＞としてＱ端子から出力される。
【００３３】
切替回路４８は、制御信号ＴＨＲＳＥＬが論理「Ｈ」のときは、Ａ端子に入力されるＦＰＲＯＣＱ＜６：０＞を選択し、制御信号ＴＨＲＳＥＬが論理「Ｌ」のときは、Ｂ端子に入力される切替回路４３からの出力信号ＬＳＥＬＹ＜５：０＞を選択するように構成される。（１／９）子画面用子ビデオ信号を供給する場合は、この制御信号ＴＨＲＳＥＬは図５（ｎ）に示すように、常に論理「Ｌ」となるように設定されるので、その場合は常にＢ端子側に入力される信号ＬＳＥＬＹ＜５：０＞を選択する。
【００３４】
一方、加算器４９はＤフリップフロップ４６からの７ビットの出力信号ＦＰＲＯＣＱ＜６：０＞の最上位ビットＭＳＢを除去した６ビット信号＜５：０＞とＤフリップフロップ４７からの７ビットの出力信号ＬＰＲＯＣＱ＜６：０＞の最上位ビットＭＳＢを除去した６ビット信号＜５：０＞とを加算しその加算結果をＹ端子に７ビット信号ＫＦ９Ｓ＜６：０＞として出力する。
【００３５】
Ｄフリップフロップ５１は、図５（ｏ）に示される信号ＴＨＲＥＮの立ち上がり時にその直前に存在した切替回路４８の出力信号ＬＳＥＬＹ＜５：０＞をＱ端子に信号ＴＨＲＱ＜５：０＞として出力する。
【００３６】
切替回路５２は、制御信号ＰＲＯＣＳＥＬが論理「Ｈ」のときは、Ａ端子に入力される信号ＫＦ９Ｓ＜６：０＞から分岐された信号ＫＦ９Ｓ＜６：１＞を選択し、制御信号ＰＲＯＣＳＥＬが論理「Ｌ」のときは、Ｂ端子に入力されるＤフリップフロップ５１からの出力信号ＴＨＲＱ＜５：０＞を選択するように構成される。
【００３７】
Ｄフリップフロップ５３は、切替回路５２の出力信号が切り替わるまでその信号をラッチする回路である。Ｄフリップフロップ５３でラッチされた信号はＱ端子から出力端子７４に、図５（ｒ）に示される６ビット出力信号ＺＹ＜５：０＞として、Ｙ０、Ｘ１、Ｘ２、Ｘ３、Ｙ３、Ｘ４、Ｘ５、Ｘ６、Ｙ６・・・のように送出され、出力端子７４から（１／９）子画面用子ビデオ信号として出力される。
【００３８】
［（１／１６）子画面用子ビデオ信号］
（１／１６）子画面用子ビデオ信号生成においては、図６に示すように、制御信号ＦＥＮは論理「Ｌ」であり、制御信号ＫＦ＜１：０＞は１０進数で２であり、制御信号ＴＨＲＳＥＬは論理「Ｌ」であり、制御信号ＰＲＯＣＳＥＬは論理「Ｌ」であるように選択される。以下に図３をおよび図６を用いて（１／１６）子画面用子ビデオ信号を生成する場合について説明する。
【００３９】
図３において、７１は入力信号ＤＩＮ＜５：０＞の入力端子である。（１／１６）子画面用子ビデオ信号を生成するときはメモリ２５の画像データをｆmainの周波数で読み出す。図６（ａ）に示す切替信号ＲＥは、データ読出し期間は常時論理「Ｌ」であるので、メモリ２５からｆmainの周波数でデータを読み出すことを指示する信号である。この切替信号ＲＥによって、図２に示す切替回路７０はメモリ２５からｆmainの周波数でデータを読み出してデータ伸長回路４０に出力する。この出力された入力信号ＤＩＮ＜５：０＞は図６（ｂ）に示される。
【００４０】
（１／１６）子画面用子ビデオ信号生成時には、上述のように、制御信号ＰＲＯＣＳＥＬは、図６（ｑ）に示すように、常時論理「Ｌ」であるので、切替回路５２では信号ＴＨＲＱ＜５：０＞が一義的に選択される。一方、制御信号ＴＨＲＳＥＬは、図６（ｎ）に示すように、常時論理「Ｈ」であるので、切替回路４８においては、信号ＦＰＲＯＣＱ＜５：０＞が一義的に選択される。従って、切替回路４３、乗算回路４５のＡ端子に入力される信号ＬＱ＜５：０＞、加算器４９に入力される信号ＬＰＲＯＣＱ＜６：０＞、乗算回路４５のＢ端子に入力される制御信号ＫＬ＜１：０＞、切替回路５２に入力される信号ＫＦ９Ｓ＜６：１＞はどのような値でもかまわない。また、切替回路４８は常にＡ端子の信号が選択されるので、切替回路４８のＢ端子に入力する信号ＬＳＥＬＹ＜５：０＞はどのような値でも良いので制御信号ＬＳＥＬの不定でよい。次に、（１／１６）子画面用子ビデオ信号が生成されるルートに沿って信号の流れを説明する。
【００４１】
Ｄフリップフロップ４１は、入力端子７１に入力された入力信号ＤＩＮ＜５：０＞をＤ端子に受け、Ｅ端子に入力される図６（ｃ）の制御信号ＦＥＮが常時論理「Ｌ」であるので、入力信号ＤＩＮ＜５：０＞を１クロック分遅らせた信号をＱ端子に図５（ｄ）に示すように信号ＦＱ＜５：０＞として、Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８，Ｙ９，Ｙ１０・・・のように出力する。
【００４２】
Ｄフリップフロップ４１からの出力信号ＦＱ＜５：０＞は乗算回路４４のＡ端子に入力される。乗算回路４４は、Ｋ端子に制御信号ＫＦ＜１：０＞を受け、その制御信号ＫＦ＜１：０＞の値に対応した定数を信号ＦＱ＜５：０＞に乗算する演算を行い、その結果をＹ端子に７ビットの信号Ｙ＜６：０＞として出力する。図６（ｅ）に示すように、制御信号ＫＦ＜１：０＞は常に１０進数で２であるので、図３の右下の表に示されるように、表のＫ＜１：０＞の値２に対する定数ＣＡＬ１は１であるので、乗算回路４４の出力信号Ｙ＜６：０＞は信号ＦＱ＜５：０＞と同じ値が得られる。Ｄフリップフロップ４６は乗算回路４４の出力を次の信号Ｙ＜６：０＞が出力されるまでラッチする回路である。Ｄフリップフロップ４６でラッチされた信号はＱ端子から信号ＦＰＲＯＣＱ＜６：０＞としてＱ端子から出力される。
【００４３】
切替回路４８は、図６（ｎ）に示されるように、制御信号ＴＨＲＳＥＬが論理「Ｈ」であるので、Ａ端子に入力されるＤフリップフロップ４６からのＦＰＲＯＣＱ＜６：０＞を分岐した信号ＦＰＲＯＣＱ＜５：０＞を選択する。
【００４４】
Ｄフリップフロップ５１は、図６（ｏ）に示されるように、Ｅ端子に入力する信号ＴＨＲＥＮが常時論理「Ｌ」であるので、Ｄ端子に入力する信号ＦＰＲＯＣＱ＜５：０＞を１ビットシフトさせてＤフリップフロップ５１のＱ出力端子からＴＨＲＱ＜５：０＞として出力する。
【００４５】
切替回路５２は、図６（ｑ）に示されるように、制御信号ＰＲＯＣＳＥＬが常時論理「Ｌ」であるので、切替回路５２はＢ端子に入力される信号ＴＨＲＱ＜５：０＞を選択し出力する。Ｄフリップフロップ５３は、切替回路５２の出力信号が切り替わるまでラッチする回路である。Ｄフリップフロップ５３でラッチされた信号はＱ端子から出力端子７４に６ビット出力信号ＺＹ＜５：０＞として、図６（ｒ）に示されるように、Ｙ０、Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６・・・のように送出され、出力端子７４から（１／１６）子画面用子ビデオ信号として出力される。
【００４６】
【発明の効果】
以上説明したように、本発明の画像処理装置は、第２のビデオデータをディジタル化するアナログ／ディジタル変換器と；ディジタル化された画像データを第２のビデオデータのサブサンプル周波数（ｆsub）でサンプルし圧縮するデータサンプル回路と；データサンプル回路でサンプルされた圧縮データを（１／ｎ）ｆsubで読み出して書き込むメモリと；メモリから第１のビデオデータのサブサンプル周波数（ｆmain）のｍ／ｎの周波数で読み出された画像データをｎ／ｍ倍に伸長して子画面用子ビデオデータを生成するデータ伸長回路と；データ伸長回路で伸長された画像データをアナログデータに変換するディジタル／アナログ変換器と；ディジタル／アナログ変換器から出力される子画面用子ビデオデータを全画面用の第１のビデオデータに挿入するために切り替える第１の切替回路を備えるように構成されるので、画像処理装置のメモリ容量を小さくできる。
【００４７】
また、本発明の画像処理装置は、さらに、第２の切替回路を備え、１／ｍ ２ 子画面用子ビデオデータを生成するときは、メモリから（ｍ／ｎ）ｆmainの周波数でデータを読み出し、データ伸長回路で伸張し、（１／ｎ ２ ）子画面用子ビデオデータを生成するときは、メモリからｆmainの周波数でデータを読み出し、その読み出したデータ伸張することなく出力することによって、（１／ｍ２）子画面用子ビデオデータまたは（１／ｎ２）子画面用子ビデオデータのいずれかの子画面用子ビデオデータを生成するように構成されるので、２つの子画面を切り替えることができると共に、画像処理装置のメモリ容量を小さくできる。さらに、静止画像を用いた場合でも、（１／９）子画面と（１／１６）子画面との切替が可能である。
【００４８】
さらに、本発明の画像処理装置において、ｎは整数４、ｍは整数３であるように構成されるので、（１／９）子画面と（１／１６）子画面とを小さなメモリ容量を用いて切り替えることができる。
【００４９】
また、本発明の画像処理装置において、データ伸長回路は、入力画像データ信号をＹｉ（ｉ＝０，１，２，３，・・・の自然数）とすると、出力画像データ信号は次の式で表わされるように構成されるので、伸張が簡単な回路で実現でき、画像処理装置のメモリ容量を小さくできる。
Ｙｊ＝Ｙｊ、
Ｘ（ｊ＋１）＝１／２（１／２Ｙｊ＋３／２Ｙ（ｊ＋１））、 、
Ｘ（ｊ＋２）＝（Ｙ（ｊ＋１）＋Ｙ（ｊ＋２））、
Ｘ（ｊ＋３）＝１／２（３／２Ｙ（ｊ＋２）＋１／２Ｙ（ｊ＋３＋３））
ここで、ｊ＝３ｉ＝０、３、６、９、１２、・・・である。
【００５０】
さらに、本発明の画像処理装置において、データ伸長回路は、入力画像データ信号を直接出力する第１の経路と、入力画像データ信号に第１の定数を乗算する第１の乗算回路、入力画像データ信号に第２の定数を乗算する第２の乗算回路、これらの乗算結果を加算する加算器および加算器の出力結果を１／２にする回路によって構成される第２の経路と、第１の経路と第２の経路とを切り替える切替回路とを有するように構成されるので、伸張が簡単な回路で実現でき、画像処理装置のメモリ容量を小さくできる。
【００５１】
さらに、本発明の画像処理装置において、第１および第２の定数は、乗算回路の第２の入力端子に入力する制御信号の値と以下のように対応するように構成されるので、伸張が簡単な回路で実現でき、画像処理装置のメモリ容量を小さくできる。
第１のおよび第２の制御信号 第１および第２の定数
０ ０
１ １／２
２ １
３ ３／２
【００５２】
さらに、本発明の画像処理装置において、データ伸長回路は、入力画像信号を第１の入力端子に受け、第１の制御信号を第２の入力端子に受け、その第１の制御信号に従って入力画像信号を出力端子から出力する第１のＤフリップフロップと、入力画像信号を第１の入力端子に受け、第２の制御信号を第２の入力端子に受け、その第２の信号制御信号ＬＥＮ信号に従って入力画像信号を出力端子から出力する第２のＤフリップフロップと、第１のＤフリップフロップの出力と第２のＤフリップフロップの出力を第３の制御信号によって切り替える第１の切替回路と、入力画像信号に第４の制御信号の値に対応した定数を乗算する第１の乗算器と、入力画像信号に第５の制御信号の値に対応した定数を乗算する第２の乗算器と、第１の乗算器の出力をラッチする第３のＤフリップフロップと、第２の乗算器の出力をラッチする第４のＤフリップフロップと、第１の切替器の出力と第３のＤフリップフロップの出力とを第６の制御信号に従って切り替える第２の切替器と、第３のＤフリップフロップの出力と第４のＤフリップフロップの出力とを加算する加算器と、第２の切替器の出力を第７の制御信号に従ってラッチする第５のＤフリップフロップと、第５のフリップフロップの出力と加算器の出力とを第７の制御信号に従って切り替える第３の切替器と、第３の切替器の出力をラッチする第６のＤフリップフロップとを有し、第１から第７の制御信号に従って入力画像信号を３／４倍に伸張するように構成されるので、伸張が簡単な回路で実現でき、画像処理装置のメモリ容量を小さくできる。
【００５３】
さらに、本発明の画像処理装置において、データ伸長回路中の第１の乗算器は第４の制御信号の値に対応する定数を入力信号に乗算し、データ伸長回路中の第２の乗算器は第５の制御信号の値に対応する定数を入力信号に乗算し、その第１および第２の定数は、乗算回路の制御端子に入力する制御信号の値と以下のように対応するように構成されるので、伸張が簡単な回路で実現でき、画像処理装置のメモリ容量を小さくできる。
第１のおよび第２の制御信号 第１および第２の定数
０ ０
１ １／２
２ １
３ ３／２
【００５４】
さらに、本発明の画像処理装置において、データ伸長回路を（１／１６）子画面用子ビデオ信号生成に使用する場合には、第１の制御信号は論理「Ｌ」、第３の制御信号は１０進数の２、第６の制御信号は論理「Ｈ」、第７の制御信号は論理「Ｌ」、第８の制御信号は論理「Ｌ」に設定されるように構成されるので、伸張が簡単な回路で実現でき、画像処理装置のメモリ容量を小さくできる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の画像処理装置示す図である。
【図２】 切替回路２６の詳細回路を示す図である。
【図３】 データ伸長回路４０の詳細回路を示す図である。
【図４】 （１／１６）子画面用子ビデオ信号から（１／９）子画面用子ビデオ信号を生成するデータ伸長の論理を説明する図である。
【図５】 （１／９）子画面用子ビデオ信号を生成するときのデータ伸長回路４０のタイミングチャートを示す図である。
【図６】 （１／１６）子画面用子ビデオ信号を生成するときのデータ伸長回路４０のタイミングチャートを示す図である。
【図７】 モニタ画面（親画面）中に小さな小画面（子画面）を表示させる従来の画像処理装置を示す図である。
【図８】 親画面に子画面を挿入する各信号のタイミングチャートを示す図である。
【図９】 親画面中に子画面をはめ込んだ時のモニタ画面を示す図である。
【符号の説明】
１１・・・親ビデオ信号入力端子、１２・・・子ビデオ信号入力端子、１３・・・出力端子、１４・・・アナログ／ディジタル変換器、１５・・・Ｙ／Ｃ分離フィルタ、１６・・・カラー復調回路、１７・・・Ｄ／Ａ変換器、１８・・・ＲＧＢマトリクス回路、２０・・・画面サイズ変換回路、２１・・・入力端子、２２・・・出力端子、２３・・・データサンプル回路、２５・・・メモリ、２６・・・切替回路、３０・・・スイッチ、３１・・・高速スイッチ（ＦＳＷ）、３２・・・タイミング発生器、４０・・・データ伸長回路、４１,４２・・・Ｄフリップフロップ、４３，４８，５２・・・切替回路、４４，４５・・・乗算器、４６,４７・・・Ｄフリップフロップ、４９・・・加算器、５１,５３・・・Ｄフリップフロップ、７０・・・切替回路
Claims (9)
- 全画面用の第１のビデオデータと小画面（子画面）用の第２のビデオデータとを切り替えて、モニタ画面の一部に第２のビデオデータによる小画面を表示させる画像処理装置において：
第２のビデオデータをディジタル化するアナログ／ディジタル変換器と；
前記ディジタル化された画像データを第２のビデオデータのサブサンプル周波数（ｆsub）でサンプルし圧縮するデータサンプル回路と；
前記データサンプル回路でサンプルされた圧縮データを（１／ｎ）ｆsubで読み出して書き込むメモリと；
前記メモリから第１のビデオデータのサブサンプル周波数（ｆmain）のｍ／ｎの周波数で読み出された画像データをｎ／ｍ倍に伸長して子画面用子ビデオデータを生成するデータ伸長回路と；
前記データ伸長回路で伸長された画像データをアナログデータに変換するディジタル／アナログ変換器と；
前記ディジタル／アナログ変換器から出力される子画面用子ビデオデータを前記全画面用の第１のビデオデータに挿入するために切り替える第１の切替回路とを有することを特徴とする画像処理装置。 - 請求項１記載の画像処理装置において：
さらに、第２の切替回路を備え、１／ｍ ２ 子画面用子ビデオデータを生成するときは、前記メモリから（ｍ／ｎ）ｆmainの周波数でデータを読み出し、前記データ伸長回路で伸張し、１／ｎ ２ 子画面用子ビデオデータを生成するときは、前記メモリからｆmainの周波数でデータを読み出し、その読み出したデータ伸張することなく出力することによって、１／ｍ２子画面用子ビデオデータまたは１／ｎ２子画面用子ビデオデータのいずれかの子画面用子ビデオデータを生成することを特徴とする画像処理装置。 - 請求項１または２記載の画像処理装置において：
前記ｎは整数４、ｍは整数３であることを特徴とする画像処理装置。 - 請求項１ないし３のいずれかに記載の画像処理装置において：
前記データ伸長回路は、
入力画像データ信号をＹｉ（ｉ＝０，１，２，３，・・・の自然数）とすると、
出力画像データ信号は次の式で表わされることを特徴とする画像処理装置。
Ｙｊ＝Ｙｊ、
Ｘ（ｊ＋１）＝１／２（１／２Ｙｊ＋３／２Ｙ（ｊ＋１））、
Ｘ（ｊ＋２）＝（Ｙ（ｊ＋１）＋Ｙ（ｊ＋２））、
Ｘ（ｊ＋３）＝１／２（３／２Ｙ（ｊ＋２）＋１／２Ｙ（ｊ＋３））
ここで、ｊ＝３ｉ＝０、３、６、９、１２、・・・である。 - 請求項１ないし４のいずれかに記載の画像処理装置において：
前記データ伸長回路は、
入力画像データ信号を直接出力する第１の経路と、
入力画像データ信号に第１の定数を乗算する第１の乗算回路、入力画像データ信号に第２の定数を乗算する第２の乗算回路、これらの乗算結果を加算する加算器および前記加算器の出力結果を１／２にする回路によって構成される第２の経路と、
前記第１の経路と第２の経路とを切り替える切替回路とを有することを特徴とする画像処理装置。 - 請求項５記載の画像処理装置において：
前記第１および第２の定数は、乗算回路の第２の入力端子に入力する制御信号の値と以下のように対応することを特徴とする画像処理装置。
第１のおよび第２の制御信号 第１および第２の定数
０ ０
１ １／２
２ １
３ ３／２ - 請求項１または２記載の画像処理装置において：
前記データ伸長回路は：
入力画像信号を第１の入力端子に受け、第１の制御信号を第２の入力端子に受け、その第１の制御信号に従って入力画像信号を出力端子から出力する第１のＤフリップフロップと、
入力画像信号を第１の入力端子に受け、第２の制御信号を第２の入力端子に受け、その第２の信号制御信号ＬＥＮ信号に従って入力画像信号を出力端子から出力する第２のＤフリップフロップと、
前記第１のＤフリップフロップの出力と第２のＤフリップフロップの出力を第３の制御信号によって切り替える第１の切替回路と、
前記入力画像信号に第４の制御信号の値に対応した定数を乗算する第１の乗算器と、
前記入力画像信号に第５の制御信号の値に対応した定数を乗算する第２の乗算器と、
前記第１の乗算器の出力をラッチする第３のＤフリップフロップと、
前記第２の乗算器の出力をラッチする第４のＤフリップフロップと、
前記第１の切替器の出力と前記第３のＤフリップフロップの出力とを第６の制御信号に従って切り替える第２の切替器と、
前記第３のＤフリップフロップの出力と前記第４のＤフリップフロップの出力とを加算する加算器と、
前記第２の切替器の出力を第７の制御信号に従ってラッチする第５のＤフリップフロップと、
前記第５のフリップフロップの出力と前記加算器の出力とを第７の制御信号に従って切り替える第３の切替器と、
前記第３の切替器の出力をラッチする第６のＤフリップフロップとを有し、
前記第１から第７の制御信号に従って入力画像信号を４／３倍に伸張することを特徴とする画像処理装置。 - 請求項７記載の画像処理装置において：
前記データ伸長回路中の第１の乗算器は第４の制御信号の値に対応する定数を入力信号に乗算し、
前記データ伸長回路中の第２の乗算器は第５の制御信号の値に対応する定数を入力信号に乗算し、
その第１および第２の定数は、乗算回路の制御端子に入力する制御信号の値と以下のように対応することを特徴とする画像処理装置。
第１のおよび第２の制御信号 第１および第２の定数
０ ０
１ １／２
２ １
３ ３／２ - 請求項７または８記載の画像処理装置において：
前記データ伸長回路を（１／１６）子画面用子ビデオ信号生成に使用する場合には、前記第１の制御信号は論理「Ｌ」、前記第３の制御信号は１０進数の２、前記第６の制御信号は論理「Ｈ」、前記第７の制御信号は論理「Ｌ」、前記第８の制御信号は論理「Ｌ」に設定されることを特徴とする画像処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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