JP3726416B2

JP3726416B2 - Optical sensor integrated circuit device

Info

Publication number: JP3726416B2
Application number: JP09605097A
Authority: JP
Inventors: 稲男豊田; 康利鈴木
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1997-04-14
Filing date: 1997-04-14
Publication date: 2005-12-14
Anticipated expiration: 2017-04-14
Also published as: JPH10289994A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に受光素子、信号処理回路用素子を集積形成してなる光センサ集積回路装置に関する。
【０００２】
【発明が解決しようとする課題】
フォトダイオードなどの受光素子の検出信号は微弱であるため、一般に増幅したりデジタル変換したりするなどの信号処理を行なう必要がある。ところが、増幅回路や信号変換回路などを別途に設ける構成では、外来ノイズなどの影響を受けて誤検出しやすくなる場合がある。
【０００３】
そこで、受光素子を信号処理回路と共に一体に形成することが考えられているが、これらを一体に集積化する際には受光素子のみに光が入射させるようにする必要がある。つまり、信号処理回路に用いる素子に光が入射すると、不必要に光電流が発生することにより誤検出することになるからである。そこで、これらの信号処理回路用の素子には光が照射されないようにするために、遮光膜を設ける必要がある。
【０００４】
しかし、集積化した回路装置の表面から離れた位置に遮光膜を別途に設ける構成では、両者の離間する距離に応じて、光を受光させないようにする必要のある他の素子を受光素子から離れた位置に設ける必要があり、結果として集積化した回路装置自体が大形化してしまう不具合がある。
【０００５】
本発明は、上記事情に鑑みてなされたもので、その目的は、集積化する際にチップサイズを極力小さくすることができ、しかも光を受けることによる誤動作をなくすことができる光センサ集積回路装置を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１の発明によれば、１つのチップ上に受光素子，デジタル回路用素子，アナログ回路用素子および調整用回路素子を一体に形成し、チップ表面を選択的に受光領域を設定するための遮光膜を配設して構成しているので、受光素子により得られる検出信号を外来ノイズなどの悪影響を極力防止しながら信号処理を行なって出力することができ、全体の小形化を図ることができるようになる。また、デジタル回路用素子を一体に設けているので、出力信号が外来ノイズに対して強い構成とすることができるようになる。
そして、遮光膜の下部にデジタル回路用素子およびアナログ回路用素子のうちの光照射により電気的特性が変化する素子を配置すると共に、その外側に受光素子および調整用回路素子を配置するように選択的に遮光膜の配置領域を設定するので、光センサ集積回路装置としての機能を達成しながら、配線パターンの設計や素子の配置設計などに関する設計上の制約を少なくしてパターン設計性の向上を図ることができる。
さらに、受光素子に加えてアナログ回路用素子およびデジタル回路用素子を混在する状態で一体に形成する際に、個々の素子の電気的特性にばらつきが発生することにより、信号処理回路としての特性が変動する場合でも、レーザトリミング可能な薄膜抵抗体からなる調整用回路素子を設ける構成としているので、これによって素子形成後に電気的特性の調整作業を行なえるようになる。
【０００７】
請求項２の発明によれば、デジタル回路用素子として、ＩＩＬを設ける構成としているので、例えば、受光素子としてのフォトダイオードを形成する際に、ＩＩＬの製造工程と共通する工程があるので、これによって製造工程を過剰に増大させることなくデジタル回路用素子を集積化して形成することができるようになる。
【０００８】
請求項３の発明によれば、アナログ回路用素子として、バイポーラトランジスタを設ける構成としているので、例えば、受光素子としてのフォトダイオードを形成する際に、バイポーラトランジスタの製造工程と共通する工程があるので、これによって製造工程が過剰に増大することなくアナログ回路用素子を集積化して形成することができるようになる。
【００１０】
請求項４の発明によれば、チップ表面に密着するように形成する遮光膜を、アルミニウム系の金属膜で形成しているので、遮光性に優れると共に、その製造工程として特殊な材料を用いることなく配線材料の製造工程を利用して成膜することができる。
【００１１】
請求項５の発明によれば、遮光膜を形成する際に、下地に平坦化処理用の絶縁膜を設けているので、絶縁膜下部に設けられた回路素子部による段差が生じている場合でも、遮光膜を段切れなどの発生を極力抑制して形成することができるので、段切れなどによる遮光膜の切れ目の発生をなくして遮光性の高い遮光膜を形成することができるようになる。
【００１２】
請求項６の発明によれば、平坦化処理用の絶縁膜として、第１のＴＥＯＳ膜，ＳＯＧ，第２のＴＥＯＳ膜を順次積層した構成としているので、集積回路の多層配線のための製造工程を利用することができ、特殊な製造工程を用いることなく遮光性に優れた遮光膜を形成するための下地を形成することができる。
【００１３】
請求項７の発明によれば、遮光膜をアルミニウム系の金属膜により形成しているので、その遮光膜を所定電位と等しくなるように電気的に接続した構成とすることにより、遮光膜の下部に設けられた回路用素子の電極間で形成される寄生コンデンサ効果による電荷の蓄積効果を減じて動作に支障を与えないようにすることができる。
【００１４】
請求項８の発明によれば、遮光膜の電位をチップの基板電位と等しくなるように電気的に接続しているので、基板内に形成されている各種回路用素子のうち、特に遮光膜の下部に配置されているものについては、上述した寄生コンデンサ効果による電荷の蓄積効果を極力低減して安定した動作を行なわせることができるようになる。
【００１５】
請求項９の発明によれば、チップを形成する基板の面方位を（１００）としているので、これによって受光素子の電気的特性として、他の面方位例えば（１１１）などの基板を用いる場合に比べて、全体として暗電流を低減することができるので、使用環境の温度が高い場合でも暗電流を低く抑えて使用することができるようになる。
【００１７】
請求項１０の発明によれば、上述の場合に、遮光膜の下に、ＩＩＬ，バイポーラトランジスタ，拡散抵抗，ダイオード，ｐｎ接合の空乏層容量を利用したコンデンサなどを配置するので、光の悪影響を受けやすいものの動作特性を安定したものとして確実な検出動作を行なわせることができるようになる。
【００１８】
【発明の実施の形態】
以下、本発明の一実施形態について図面を参照しながら説明する。
図１は要部の縦断面構成を必要な素子形成領域を選択的に模式的に示すもので、半導体基板としての高濃度ｐ形（図中、高濃度領域はｐ^＋，ｎ^＋で示す）シリコン基板１は、面方位が（１００）のものを用いており、低濃度のｎ形（図中、低濃度領域はｐ⁻，ｎ⁻で示す）エピタキシャル層２が積層されている（図中、シリコン基板１の上側の破線で示す領域に相当する）。このエピタキシャル層２には素子形成領域単位で分離されるように、周囲を高濃度ｐ形分離拡散領域３を形成している。
【００１９】
この場合、分離拡散領域３は、あらかじめエピタキシャル層２を形成する前に埋込形成している不純物層を熱拡散することにより上方に向けてｐ形領域３ａを形成すると共に、エピタキシャル層２を形成した状態で、上方から不純物を熱拡散することにより下方に向けてｐ形領域３ｂを形成することにより、両ｐ形領域３ａ，３ｂが連結するように形成したものである。
【００２０】
また、エピタキシャル層２を形成する際には、素子形成領域のうちで必要に応じて高濃度ｎ形不純物領域を埋込形成しており、素子形成後に横方向に対する電流が流れやすくなるように低抵抗領域として形成されている。そして、素子形成領域には、後述するように、受光素子としてのフォトダイオード４、デジタル回路用素子としてのＩＩＬ素子５、アナログ回路用素子としてのバイポーラトランジスタ６、調整用回路素子としての薄膜抵抗素子７が形成される他に、拡散抵抗，キャパシタあるいはダイオードなどの各種回路用素子が形成されると共に、電極パッド８が形成されている。
【００２１】
フォトダイオード４は、エピタキシャル層２を分離形成された素子形成領域４ａに設けられている。素子形成領域４ａには、基板１との界面部にあらかじめ高濃度ｎ形埋込拡散領域９が形成されており、その周辺部位に表面までつながった状態で形成された高濃度ｎ形領域１０が設けられると共に、表層部分にはコンタクト用の高濃度ｎ形領域１１が形成されている。また、素子形成領域４ａの内側には受光部となるｐｎ接合を構成する高濃度ｐ形拡散領域１２が形成されていると共に、コンタクトをとるための高濃度ｐ形拡散領域１３がその一端側に形成されている。
【００２２】
ＩＩＬ素子５は、エピタキシャル層２を分離形成された素子形成領域５ａに設けられている。素子形成領域５ａには、基板１との界面部にあらかじめ高濃度ｎ形埋込拡散領域１４が形成されており、また、その周辺部位に表面までつながった状態で形成された高濃度ｎ形領域１５が設けられると共に、表層部分にはコンタクト用の高濃度ｎ形領域１６が形成されている。また、素子形成領域５ａの内側には低濃度ｐ形ベース層１７およびこのベース層１７へのコンタクト用の高濃度ｐ形領域１８を形成すると共に、高濃度ｐ形インジェクタ層１９を形成している。また、ベース層１７内には、３つの高濃度ｎ形エミッタ層２０が形成されている。
【００２３】
バイポーラトランジスタ６は、エピタキシャル層２を分離形成された素子形成領域６ａに設けられており、その素子形成領域６ａには、基板１との界面部にあらかじめ高濃度ｎ形埋込拡散領域２１が形成されている。そして、素子形成領域６ａには、高濃度ｐ形ベース領域２２が形成されると共に、高濃度ｎ形コレクタ領域２３およびベース領域２１内に高濃度ｎ形エミッタ領域２４が形成されている。
【００２４】
薄膜抵抗素子７は、エピタキシャル層２を分離形成した素子形成領域７ａに設けられており、その素子形成領域７ａの表面部には高濃度ｎ形領域２５が形成されている。また、この素子形成領域７ａの上部には、所定膜厚の酸化膜２６を介した状態でＣｒＳｉ（クロムシリコン）製の薄膜抵抗体２７が所定形状に積層形成されている。
【００２５】
電極パッド８は、エピタキシャル層２を分離形成した素子形成領域８ａの上の基板表面に形成された酸化膜２６上に、配線用材料のアルミニウムなどによりパターニングされた電極パターン２８および電極パターン２９を積層してなるもので、この部分はボンディング工程にて外部と電気的に接続されるようになっている。
【００２６】
上述のようにして基板１内部に形成された各種回路用素子４〜８に対して、表面部には酸化膜２６が形成されると共に、端子に対応する部分に所定の電極パターン２８（膜厚は例えば１．１μｍ程度）が上述のアルミニウム配線処理工程を経て形成されている。なお、フォトダイオード４の高濃度ｐ形拡散領域１２の表面には他の部分の酸化膜２６とは異なり、入射する光をできるだけ反射しないようにして内部に取り込むために、光学的な反射防止膜として機能する酸化膜３０を所定膜厚（例えば３００ｎｍ程度）に調整して形成されている。
【００２７】
そして、このようにして形成された基板１の表面には、平坦化処理用の絶縁膜としての第１のＴＥＯＳ（テトラエトキシシリコン）膜３１（膜厚は例えば２００ｎｍ程度），ＳＯＧ（スピンオンガラス）３２および第２のＴＥＯＳ膜３３（膜厚は例えば７００ｎｍ程度）が順次積層形成されている。これによって、アルミニウム配線用のパターニングによる段差部分がＳＯＧ３２により埋められ、第２のＴＥＯＳ膜３３を積層することにより急峻な段差部のない平坦化された表面が得られる。
【００２８】
この平坦化された第２ＴＥＯＳ膜３３の上には所定の遮光領域にアルミニウム系の金属膜であるＡｌ−Ｓｉによる遮光膜３４（膜厚は例えば１．３μｍ）が積層形成されている。この場合、遮光膜３４は、ＩＩＬ５，バイポーラトランジスタ６などの信号処理を行なう回路用素子の表面を覆うように配置形成されている。また、遮光膜３４の形成と共に同時にそのＡｌ−Ｓｉにより電極パッド８の電極パターン２９も形成してパターニングしている。また、この遮光膜３４は、所定部位３４ａで下層のアルミニウム電極２８ａを介して基板１のｐ形分離拡散領域３と電気的に接続された状態とされ、その電位が基板１の電位と同じになるように設定されている。
【００２９】
さらに、この遮光膜３４の上部に保護用のＳｉＮ膜３５（膜厚は例えば１．６μｍ程度）が積層形成されている。なお、上述した電極パターン２９の面にはＳｉＮ膜３５は配置形成されないで、電極パターン２９面が露出される状態に形成される。また、フォトダイオード４の受光面部分には、遮光膜３４およびＳｉＮ膜３５のいずれも配置されず、前述した反射防止膜３０の面が直接露出するように形成されている。
【００３０】
図２は全体構成を上面から見たときの概念的な配置状態を示すもので、基板１上の中央部にフォトダイオード４が配置形成されていると共に、その周囲に処理回路用の素子配置領域３６が設けられ、この内部に回路用素子として多数のＩＩＬ５あるいはバイポーラトランジスタ６などが配置形成されている。この処理回路用の素子配置領域３６は前述の遮光膜３４で上面が覆われるようになっており、より詳細には、遮光膜３４は、素子配置領域３６の縁部から所定距離だけ張り出した位置まで覆うようにして配置形成されている。また、遮光膜３４は、フォトダイオード４の受光部を露出するように開口部３４ａが形成されている。
【００３１】
素子配置領域３６内に配置形成された各種の回路用素子に対して電気的に接続をとるための電極パッド８は遮光膜３４から外に出るようにして基板１の表面の外周部に位置して設けられている。また、同様に、薄膜抵抗体２７およびこれに電気的に接続されるアルミニウム電極パターン３７ａ，３７ｂが遮光膜３４から外に出るようにして配置形成されている。
【００３２】
次に、上記構成の光センサ集積回路装置の製造工程について簡単に説明する。すなわち、まず、面方位が（１００）のｐ形のシリコン基板１にｎ形埋込層９，１４，２１などをあらかじめ形成しておくと共に、ｐ形分離拡散領域３の形成用の埋込拡散を行ない、この後、低濃度ｎ形のエピタキシャル層２を積層形成する。この後、素子形成領域４ａ，５ａ，６ａ，７ａ，８ａなどを形成するために、分離拡散を行なって分離拡散領域３を形成し、各素子形成領域に対応して選択的に拡散を行なって不純物の導入を行なう。
【００３３】
この場合、フォトダイオード４とＩＩＬ５とは、その製造工程において共用可能な過程があり、例えば、フォトダイオード４の高濃度ｎ形拡散領域１０および１１は、ＩＩＬ５の高濃度ｎ形拡散領域１５および１６と同じ工程で同時に形成することができる。また、他の拡散領域については、通常のＩＣの製造工程を使用することにより不純物を導入して拡散することができる。なお、フォトダイオード４の高濃度ｐ形拡散領域１２は、上述の素子の拡散領域を形成した後に、イオン注入法により所定濃度のｐ形不純物を所定深さまで導入してｐｎ接合を形成するようにしている。
【００３４】
次に、基板１の表面に形成されている酸化膜２６上に、薄膜抵抗体２７を形成するために、スパッタリングなどの方法によりＣｒＳｉを被膜し、所定の形状となるようにフォトリソグラフィ処理を経てパターニングする。この後、酸化膜２６の必要な部分に開口部をフォトリソグラフィ処理により形成し、アルミニウム（Ａｌ−Ｓｉを用いても良い）をスパッタリング法などにより被着し（膜厚は、例えば１．１μｍ程度）、これをフォトリソグラフィ処理によってパターニングして所定の電極パターン２８を形成する。
【００３５】
このとき、フォトダイオード４の受光面部分にはアルミニウムをエッチングにより除去せずに残した状態とする。これは、反射防止膜３０を最後の工程までダメージを与えないようにして保護するためで、最終工程でそのアルミニウムをエッチング除去するようになっている。
【００３６】
次に、平坦化処理用の絶縁膜として、第１のＴＥＯＳ膜３１をＣＶＤ法などにより形成し（膜厚は、例えば２００ｎｍ程度）、ＳＯＧにより例えばＢＰＳＧ（Boron-Phospho-Silicated Glass ）３２を塗布して段差部を緩和するように埋めて、この後、第２のＴＥＯＳ膜３３をＣＶＤ法などにより形成する（膜厚は、例えば７００ｎｍ程度）。これにより、アルミニウム配線パターンなどによる段差が緩和されて表面が平坦化処理されたことになる。
【００３７】
この後、フォトダイオード４の受光面に対応する部分のＴＥＯＳ膜３１，３３を開口させてアルミニウム被膜面を露出させた状態で遮光膜３４用のＡｌ−Ｓｉをスパッタリング法などにより被着する（膜厚は、例えば１．３μｍ）。この後、フォトリソグラフィ処理により、フォトダイオード４の受光面部分を開口部３４ａを形成すると共に電極パッド８や薄膜抵抗体２７部分を露出させるように遮光膜３４のパターニングを行なう（図２参照）。これにより、遮光膜３４は、素子配置領域３６を覆うように形成されたことになる。
【００３８】
続いて、保護用のＳｉＮ膜（シリコン窒化膜）３５をＣＶＤ法などの方法によって成膜し（膜厚は、例えば１．６μｍ程度）、フォトリソグラフィ処理によりフォトダイオード４の受光面部分および電極パッド８の部分のＳｉＮ膜３４をドライエッチング処理により除去し、さらに、受光面部分に残されているアルミニウム被膜パターンをエッチングにより除去する。
【００３９】
このようにして形成された光センサ集積回路装置（以下、チップと称する）は、この後、電気的な出力特性の調整工程にてチップ毎に調整処理が行なわれる。すなわち、薄膜抵抗体２７の平面的なパターン（図２参照）にレーザ光を照射することにより部分的に焼き切るトリミング処理を行なう。この場合、レーザ光としては、例えばＹＡＧレーザを用いて図示のように一端側から薄膜抵抗体２７を横切るようにして切り込みＴを入れて粗調整を行ない、続いて長手方向に直角に折れ曲がるようにして切り込みＴを進行させ、このとき、同時に電気的特性をモニタしながら所定の特性が得られる抵抗値となるように調整作業を行なうものである。
【００４０】
さて、上述のようにチップが構成されているものにおいて、遮光膜３４は、アルミニウム系の金属膜により形成されているので、下層部に形成されたアルミニウム配線パターン２８に対して図３に示すように容量性の結合をするようになり、そのままで使用する場合には寄生容量として誤動作の原因となる場合がある。
【００４１】
そこで、本実施形態においては、この遮光膜３４を、前述したように所定部位３４ａで基板１に対してアルミニウム電極パターン２８ａを介して電気的に接続した状態に形成しているので、遮光膜３４の電位を基板１と同電位に固定することができるようになり、電源電圧の悪影響を受けたり外部からのノイズなどによる悪影響も防止することができるようになる。また、遮光膜３４を基板１の電位と同電位にしてこれをアースレベルに接続しておけば、電気的な遮蔽膜として機能させることもできるようになり、より安定した検出動作を行なわせることができるようになる。
【００４２】
なお、本実施形態においてシリコン基板１として面方位（１００）のものを用いているのは、フォトダイオード４の特性を向上させることができるからである。すなわち、結晶構造の関係から面方位（１００）のものは、例えば面方位（１１１）のものに比べて表面準位密度が小さいという性質があるので、これによって、フォトダイオード４の特性のひとつである暗電流のレベルを低減することができるのである。
【００４３】
これは、フォトダイオード４の特性として、使用環境の温度が高くなるにしたがって顕著になり、発明者らが測定した結果では、外気温度が１００℃の環境下で、２５個のサンプルについて測定したところ、図４に示すようになった。すなわち、基板の面方位が（１００）のものでは、平均して０．６２ｎＡ程度（３σの値は０．１９ｎＡ）であり、面方位が（１１１）のものでは、平均して１．２５ｎＡ程度（３σの値は０．１８ｎＡ）であった。これにより、面方位（１００）の基板１を使用した本実施形態のものでは、面方位（１１１）のものに比べて暗電流のレベルを半分以下に低減できている。なお、ここでの測定サンプルのフォトダイオードの受光部面積は、３．３ｍｍ^２である。
【００４４】
本実施形態では、上記構成としたことにより、次のような効果を得ることができる。
すなわち、第１に、フォトダイオード４による受光動作を行なう際に、他の信号処理用の回路素子であるＩＩＬ５やバイポーラトランジスタ６あるいは図示しない拡散抵抗，ｐｎ接合の空乏層容量を利用したコンデンサやダイオードなどが配置される素子配置領域３６を覆うように遮光膜３４を選択的に形成しているので、素子配置領域３６内への光の入射を防止して信号処理に悪影響を与えないようにすることができ、しかも、デジタル回路用素子としてのＩＩＬ５を一体に有する構成であるから、出力信号をデジタル信号とすることができるようになり、外来ノイズに強いものを構成することができる。
【００４５】
第２に、デジタル回路用素子としてＩＩＬ５を用いる構成としているので、フォトダイオード４を形成する工程と共用することができる製造工程があり、特殊な工程を余分に設ける必要がない。
第３に、調整用回路素子として薄膜抵抗体２７を設ける構成としたので、チップ形成後に出力特性をレーザトリミング処理により比較的簡単に調整作業を行なうことができる。
【００４６】
第４に、遮光膜３４として、アルミニウム系の金属膜を用いる構成としているので、特殊な材料を用いる必要がなく、通常のＩＣ製造工程における配線用材料をそのまま用いることができる。
第５に、遮光膜３４を形成する下地に平坦化処理用の絶縁膜であるＴＥＯＳ膜３１，３３およびＳＯＧ３２を形成しているので、遮光膜３４の形成時に下地の段差による膜厚の変動や段切れなどの不安定要素を極力排除することができるので、素子配置領域３６に対する遮光性を確実にすることができる。
【００４７】
第６に、遮光膜３４を基板１と電気的に接続するようにしたので、配線パターンとの間で生ずる寄生容量による誤動作を防止して安定した検出動作を行なわせることができるようになる。
第７に、基板１を面方位（１００）のものを用いるようにしたので、面方位が（１１１）のものに比べてフォトダイオード４の暗電流を低減することができ、環境温度が高い場合でも確実な検出動作を行なえるようになる。
【００４８】
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形また拡張できる。
アルミニウム配線パターン２８を１層のみ形成する実施形態の場合以外に、アルミニウム配線パターンが多層で行なわれる構成のものについても適用することができる。
遮光膜３４は、Ａｌ−Ｓｉ以外にＡｌ−Ｃｕや純アルミニウムなどのアルミニウム系の金属膜を用いることができる。同様に、アルミニウム配線パターン２８は、Ａｌ−ＳｉやＡｌ−Ｃｕなどを用いることができる。
【００４９】
デジタル回路用素子は、ＩＩＬ５以外に、ＴＴＬやＣＭＯＳあるいはＮＭＯＳやＰＭＯＳなどのデジタル回路用素子を用いても良い。
アナログ回路用素子は、バイポーラトランジスタ６以外に、ダイオードや抵抗体やコンデンサあるいはＭＯＳトランジスタなどのアナログ回路用素子を用いても良い。
平坦化処理用の絶縁膜はＴＥＯＳ膜以外の膜を用いても良いし、他の平坦化処理により形成した絶縁膜を用いても良い。また、ＳＯＧ３２は、ＢＰＳＧ以外のものでも良い。
フォトダイオード４は、チップの中央部寄りに設ける場合について示したが、必要に応じて配置することができ、その場合には、遮光膜３４の開口部３４ａをその位置に対応して形成することができる。
【図面の簡単な説明】
【図１】本発明の一の実施形態を示す全体構成の模式的な縦断側面図
【図２】全体を概念的に示す上面図
【図３】寄生容量の説明をするための作用説明図
【図４】基板の面方位の違いによるフォトダイオードの暗電流レベルを示す図
【符号の説明】
１はシリコン基板（半導体基板）、２はエピタキシャル層、３は分離拡散領域、４はフォトダイオード（受光素子）、５はＩＩＬ（デジタル回路用素子）、６はバイポーラトランジスタ（アナログ回路用素子）、７は薄膜抵抗素子（調整用回路素子）、８は電極パッド、２７は薄膜抵抗体、２８，２９は電極パターン、３０は反射防止用の酸化膜、３１は第１のＴＥＯＳ膜、３２はＳＯＧ、３３は第２のＴＥＯＳ膜、３４は遮光膜、３５はＳｉＮ膜、３６は素子配置領域である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an optical sensor integrated circuit device in which a light receiving element and a signal processing circuit element are integratedly formed on a semiconductor substrate.
[0002]
[Problems to be solved by the invention]
Since the detection signal of a light receiving element such as a photodiode is weak, it is generally necessary to perform signal processing such as amplification or digital conversion. However, in a configuration in which an amplifier circuit, a signal conversion circuit, and the like are separately provided, erroneous detection may be easily caused by the influence of external noise or the like.
[0003]
Therefore, it is considered that the light receiving element is integrally formed with the signal processing circuit. However, when these elements are integrated together, it is necessary to make light incident only on the light receiving element. In other words, when light is incident on an element used in the signal processing circuit, a photocurrent is unnecessarily generated and erroneously detected. Therefore, it is necessary to provide a light-shielding film in order to prevent light from being irradiated to these signal processing circuit elements.
[0004]
However, in the configuration in which a light shielding film is separately provided at a position away from the surface of the integrated circuit device, other elements that are required not to receive light are separated from the light receiving element according to the distance between them. Therefore, there is a problem that the integrated circuit device itself is increased in size.
[0005]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an optical sensor integrated circuit device that can reduce the chip size as much as possible during integration and eliminate malfunction caused by receiving light. Is to provide.
[0006]
[Means for Solving the Problems]
According to the first aspect of the present invention, the light receiving element, the digital circuit element, the analog circuit element, and the adjustment circuit element are integrally formed on one chip, and the light receiving region is selectively set on the chip surface. Since the light shielding film is provided, the detection signal obtained by the light receiving element can be processed and output while preventing adverse effects such as external noise as much as possible, and the overall size can be reduced. become able to. In addition, since the digital circuit elements are provided integrally, the output signal can be made strong against external noise.
Then, select an element of the digital circuit element and the analog circuit element whose electrical characteristics are changed by light irradiation below the light shielding film, and select the light receiving element and the adjustment circuit element outside the element. Since the arrangement area of the light shielding film is set, the pattern design can be improved by reducing the design restrictions on the wiring pattern design and element layout design while achieving the function as an optical sensor integrated circuit device. Can be planned.
Further, when the analog circuit element and the digital circuit element are formed in a mixed state in addition to the light receiving element, variation in the electrical characteristics of the individual elements causes a characteristic as a signal processing circuit. Even if it fluctuates, the adjustment circuit element made of a thin film resistor capable of laser trimming is provided, so that the adjustment of the electrical characteristics can be performed after the element is formed.
[0007]
According to the invention of claim 2, since the IIL is provided as the digital circuit element, for example, when forming a photodiode as the light receiving element, there is a process common to the manufacturing process of the IIL. As a result, the digital circuit elements can be integrated and formed without excessively increasing the number of manufacturing steps.
[0008]
According to the invention of claim 3, since the bipolar transistor is provided as the analog circuit element, for example, when forming a photodiode as the light receiving element, there is a process common to the manufacturing process of the bipolar transistor. As a result, the analog circuit elements can be integrated and formed without excessively increasing the number of manufacturing steps.
[0010]
According to invention of Claim 4 , since the light shielding film formed so that it may contact | adhere to the chip | tip surface is formed with the aluminum-type metal film, it is excellent in light-shielding property, and uses a special material as the manufacturing process. It is possible to form a film using the manufacturing process of the wiring material.
[0011]
According to the fifth aspect of the present invention, when the light shielding film is formed, since the insulating film for the planarization process is provided on the base, even when a step is generated due to the circuit element portion provided below the insulating film. Since the light-shielding film can be formed while suppressing the occurrence of step breaks as much as possible, it is possible to form a light-shielding film having a high light-shielding property without occurrence of breaks in the light-shielding film due to step breaks or the like.
[0012]
According to the sixth aspect of the present invention, since the first TEOS film, the SOG, and the second TEOS film are sequentially laminated as the insulating film for the planarization process, the manufacturing process for the multilayer wiring of the integrated circuit is performed. And a base for forming a light shielding film having excellent light shielding properties can be formed without using a special manufacturing process.
[0013]
According to the seventh aspect of the present invention, since the light shielding film is formed of the aluminum-based metal film, the light shielding film is electrically connected so as to be equal to the predetermined potential. It is possible to reduce the charge accumulation effect due to the parasitic capacitor effect formed between the electrodes of the circuit element provided in the circuit element so as not to hinder the operation.
[0014]
According to the invention of claim 8 , since the electric potential of the light shielding film is electrically connected so as to be equal to the substrate potential of the chip, among various circuit elements formed in the substrate, With respect to what is arranged in the lower part, the charge accumulation effect due to the parasitic capacitor effect described above can be reduced as much as possible, and a stable operation can be performed.
[0015]
According to the ninth aspect of the present invention, since the surface orientation of the substrate on which the chip is formed is (100), the electrical characteristics of the light receiving element are thereby used when another surface orientation such as (111) is used. In comparison, since the dark current can be reduced as a whole, the dark current can be kept low even when the temperature of the usage environment is high.
[0017]
According to the invention of claim 10 , in the above case, since the IIL, bipolar transistor, diffusion resistor, diode, capacitor using the depletion layer capacitance of the pn junction, etc. are arranged under the light shielding film, the adverse effect of light is reduced. As a result, it is possible to perform a reliable detection operation with stable operation characteristics.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 schematically shows a required element formation region with a vertical cross-sectional configuration of a main part, and is a high-concentration p-type as a semiconductor substrate (in the drawing, the high-concentration region is indicated by p ⁺ and n ⁺ ). A silicon substrate 1 having a plane orientation of (100) is used, and a low-concentration n-type (in the figure, low-concentration regions are indicated by p ⁻ and n ⁻ ) epitaxial layers 2 are laminated (in the figure). , Corresponding to a region indicated by a broken line on the upper side of the silicon substrate 1). A high concentration p-type isolation diffusion region 3 is formed around the epitaxial layer 2 so as to be isolated in units of element formation regions.
[0019]
In this case, the isolation diffusion region 3 forms the p-type region 3a upward by thermally diffusing the impurity layer embedded before the epitaxial layer 2 is formed, and also forms the epitaxial layer 2 In this state, the p-type region 3b is formed downward by thermally diffusing impurities from above, so that the p-type regions 3a and 3b are connected to each other.
[0020]
Further, when the epitaxial layer 2 is formed, a high-concentration n-type impurity region is embedded in the element formation region as necessary, and the current is low so that current in the lateral direction can easily flow after the element formation. It is formed as a resistance region. In the element formation region, as will be described later, a photodiode 4 as a light receiving element, an IIL element 5 as a digital circuit element, a bipolar transistor 6 as an analog circuit element, and a thin film resistance element as an adjustment circuit element 7 is formed, various circuit elements such as diffusion resistors, capacitors, and diodes are formed, and an electrode pad 8 is formed.
[0021]
The photodiode 4 is provided in an element formation region 4a in which the epitaxial layer 2 is formed separately. In the element formation region 4a, a high-concentration n-type buried diffusion region 9 is formed in advance at the interface with the substrate 1, and a high-concentration n-type region 10 formed in a state of being connected to the peripheral part to the surface. A high concentration n-type region 11 for contact is formed on the surface layer portion. A high-concentration p-type diffusion region 12 constituting a pn junction serving as a light receiving portion is formed inside the element formation region 4a, and a high-concentration p-type diffusion region 13 for making contact is formed on one end side of the element formation region 4a. Is formed.
[0022]
The IIL element 5 is provided in an element formation region 5a in which the epitaxial layer 2 is separated and formed. In the element formation region 5a, a high-concentration n-type buried diffusion region 14 is formed in advance at the interface with the substrate 1, and a high-concentration n-type region formed in a state of being connected to the peripheral part to the surface. 15 and a high concentration n-type region 16 for contact is formed in the surface layer portion. A low-concentration p-type base layer 17 and a high-concentration p-type region 18 for contact with the base layer 17 are formed inside the element formation region 5a, and a high-concentration p-type injector layer 19 is formed. . In the base layer 17, three high-concentration n-type emitter layers 20 are formed.
[0023]
The bipolar transistor 6 is provided in an element formation region 6a in which the epitaxial layer 2 is separately formed. In the element formation region 6a, a high-concentration n-type buried diffusion region 21 is formed in advance at the interface with the substrate 1. Has been. A high concentration p-type base region 22 is formed in the element formation region 6 a, and a high concentration n-type emitter region 24 is formed in the high concentration n-type collector region 23 and the base region 21.
[0024]
The thin film resistance element 7 is provided in an element formation region 7a in which the epitaxial layer 2 is separately formed, and a high concentration n-type region 25 is formed on the surface portion of the element formation region 7a. In addition, a thin film resistor 27 made of CrSi (chromium silicon) is laminated in a predetermined shape with an oxide film 26 having a predetermined thickness interposed above the element formation region 7a.
[0025]
The electrode pad 8 is formed by laminating an electrode pattern 28 and an electrode pattern 29 patterned with aluminum as a wiring material on an oxide film 26 formed on the surface of the substrate above the element formation region 8a in which the epitaxial layer 2 is separately formed. Thus, this portion is electrically connected to the outside in the bonding process.
[0026]
For the various circuit elements 4 to 8 formed in the substrate 1 as described above, an oxide film 26 is formed on the surface portion, and a predetermined electrode pattern 28 (film thickness) is formed on a portion corresponding to the terminal. Is formed through the above-mentioned aluminum wiring processing step. Unlike the other oxide film 26, the surface of the high-concentration p-type diffusion region 12 of the photodiode 4 is made of an optical antireflection film in order to capture incident light as much as possible without reflecting it as much as possible. The oxide film 30 functioning as is adjusted to a predetermined film thickness (for example, about 300 nm).
[0027]
Then, on the surface of the substrate 1 formed in this way, a first TEOS (tetraethoxysilicon) film 31 (film thickness is about 200 nm) as an insulating film for planarization, SOG (spin on glass), and the like. 32 and a second TEOS film 33 (thickness of about 700 nm, for example) are sequentially stacked. As a result, the stepped portion formed by the patterning for the aluminum wiring is filled with the SOG 32, and the flat surface without the steep stepped portion is obtained by laminating the second TEOS film 33.
[0028]
On the flattened second TEOS film 33, a light shielding film 34 (thickness: 1.3 μm, for example) made of Al—Si, which is an aluminum-based metal film, is laminated in a predetermined light shielding region. In this case, the light shielding film 34 is disposed and formed so as to cover the surface of a circuit element that performs signal processing, such as IIL 5 and bipolar transistor 6. Simultaneously with the formation of the light shielding film 34, the electrode pattern 29 of the electrode pad 8 is also formed by Al-Si and patterned. The light-shielding film 34 is electrically connected to the p-type isolation diffusion region 3 of the substrate 1 through the lower aluminum electrode 28a at a predetermined portion 34a, and the potential thereof is the same as the potential of the substrate 1. It is set to be.
[0029]
Further, a protective SiN film 35 (having a film thickness of about 1.6 μm, for example) is laminated on the light shielding film 34. Note that the SiN film 35 is not formed on the surface of the electrode pattern 29 described above, and is formed in a state where the surface of the electrode pattern 29 is exposed. Further, neither the light shielding film 34 nor the SiN film 35 is disposed on the light receiving surface portion of the photodiode 4 so that the surface of the antireflection film 30 described above is directly exposed.
[0030]
FIG. 2 shows a conceptual arrangement when the entire structure is viewed from above, and a photodiode 4 is arranged and formed at the center of the substrate 1, and an element arrangement region for a processing circuit is formed around it. 36 is provided, and a large number of IILs 5 or bipolar transistors 6 are arranged and formed therein as circuit elements. The upper surface of the element placement area 36 for the processing circuit is covered with the above-described light shielding film 34. More specifically, the light shielding film 34 is a position protruding from the edge of the element placement area 36 by a predetermined distance. It is arranged and formed so as to cover. Further, the light shielding film 34 has an opening 34 a so as to expose the light receiving portion of the photodiode 4.
[0031]
The electrode pads 8 for electrically connecting to various circuit elements arranged and formed in the element arrangement region 36 are located on the outer peripheral portion of the surface of the substrate 1 so as to come out of the light shielding film 34. Is provided. Similarly, the thin film resistor 27 and the aluminum electrode patterns 37a and 37b electrically connected thereto are arranged and formed so as to come out of the light shielding film 34.
[0032]
Next, a manufacturing process of the photosensor integrated circuit device having the above configuration will be briefly described. That is, first, n-type buried layers 9, 14, 21 and the like are formed in advance on a p-type silicon substrate 1 having a plane orientation of (100), and buried diffusion for forming the p-type isolation diffusion region 3 is formed. Thereafter, the low-concentration n-type epitaxial layer 2 is laminated. Thereafter, in order to form element formation regions 4a, 5a, 6a, 7a, 8a, etc., isolation diffusion is performed to form isolation diffusion regions 3, and diffusion is selectively performed corresponding to each element formation region. Impurities are introduced.
[0033]
In this case, the photodiode 4 and the IIL 5 have a process that can be shared in the manufacturing process. For example, the high-concentration n-type diffusion regions 10 and 11 of the photodiode 4 are the high-concentration n-type diffusion regions 15 and 16 of the IIL 5. Can be formed simultaneously in the same process. Further, other diffusion regions can be diffused by introducing impurities by using a normal IC manufacturing process. The high-concentration p-type diffusion region 12 of the photodiode 4 forms a pn junction by introducing a p-type impurity having a predetermined concentration to a predetermined depth by ion implantation after forming the diffusion region of the above-described element. ing.
[0034]
Next, in order to form the thin film resistor 27 on the oxide film 26 formed on the surface of the substrate 1, CrSi is coated by a method such as sputtering, and a photolithography process is performed so as to obtain a predetermined shape. Pattern. Thereafter, an opening is formed in a necessary portion of the oxide film 26 by photolithography, and aluminum (Al-Si may be used) is deposited by a sputtering method or the like (film thickness is about 1.1 μm, for example). This is patterned by photolithography to form a predetermined electrode pattern 28.
[0035]
At this time, aluminum is left on the light receiving surface portion of the photodiode 4 without being removed by etching. This is to protect the antireflection film 30 from damage until the last step, and the aluminum is removed by etching in the last step.
[0036]
Next, a first TEOS film 31 is formed by CVD or the like as an insulating film for planarization (film thickness is about 200 nm, for example), and BPSG (Boron-Phospho-Silicated Glass) 32 is applied by SOG, for example. Then, the stepped portion is buried so as to relax, and thereafter, the second TEOS film 33 is formed by the CVD method or the like (the film thickness is about 700 nm, for example). As a result, the level difference due to the aluminum wiring pattern is alleviated and the surface is flattened.
[0037]
Thereafter, Al-Si for the light shielding film 34 is deposited by sputtering or the like in a state where the TEOS films 31 and 33 corresponding to the light receiving surface of the photodiode 4 are opened and the aluminum coating surface is exposed (film). The thickness is 1.3 μm, for example. Thereafter, the light-receiving surface portion of the photodiode 4 is patterned by the photolithography process so that the opening 34a is formed and the electrode pad 8 and the thin film resistor 27 portion are exposed (see FIG. 2). As a result, the light shielding film 34 is formed so as to cover the element arrangement region 36.
[0038]
Subsequently, a protective SiN film (silicon nitride film) 35 is formed by a method such as CVD (film thickness is about 1.6 μm, for example), and the light receiving surface portion of the photodiode 4 and the electrode pad are formed by photolithography. The SiN film 34 in the portion 8 is removed by dry etching, and the aluminum film pattern remaining on the light receiving surface portion is removed by etching.
[0039]
The optical sensor integrated circuit device (hereinafter referred to as a chip) thus formed is then subjected to an adjustment process for each chip in an electric output characteristic adjustment step. That is, a trimming process for partially burning out the planar pattern (see FIG. 2) of the thin film resistor 27 by irradiating laser light is performed. In this case, as a laser beam, for example, a YAG laser is used to make a rough adjustment by making a cut T so as to cross the thin film resistor 27 from one end side as shown in the figure, and then bend at a right angle in the longitudinal direction. Then, the cutting T is advanced, and at this time, while adjusting the electrical characteristics, adjustment work is performed so as to obtain a resistance value that provides a predetermined characteristic.
[0040]
In the case where the chip is configured as described above, since the light shielding film 34 is formed of an aluminum-based metal film, the aluminum wiring pattern 28 formed in the lower layer portion is shown in FIG. If the capacitor is used as it is, it may cause a malfunction as a parasitic capacitor.
[0041]
Therefore, in the present embodiment, the light shielding film 34 is formed in a state where it is electrically connected to the substrate 1 via the aluminum electrode pattern 28a at the predetermined portion 34a as described above. Can be fixed at the same potential as that of the substrate 1, and the adverse effect of the power supply voltage or the influence of noise from the outside can be prevented. Further, if the light shielding film 34 is set to the same potential as that of the substrate 1 and connected to the ground level, it can function as an electrical shielding film, and a more stable detection operation can be performed. Will be able to.
[0042]
In the present embodiment, the silicon substrate 1 having a plane orientation (100) is used because the characteristics of the photodiode 4 can be improved. That is, because of the crystal structure, the surface orientation (100) has a property that the surface state density is smaller than that of the surface orientation (111), for example. A certain dark current level can be reduced.
[0043]
This becomes a characteristic of the photodiode 4 as the temperature of the use environment increases. As a result of measurement by the inventors, 25 samples were measured in an environment where the outside air temperature was 100 ° C. As shown in FIG. That is, when the plane orientation of the substrate is (100), the average is about 0.62 nA (the value of 3σ is 0.19 nA), and when the plane orientation is (111), the average is about 1.25 nA. (The value of 3σ was 0.18 nA). Thereby, in the present embodiment using the substrate 1 with the plane orientation (100), the level of the dark current can be reduced to half or less compared to that with the plane orientation (111). In addition, the light receiving part area of the photodiode of the measurement sample here is 3.3 mm ² .
[0044]
In the present embodiment, the following effects can be obtained by adopting the above configuration.
That is, first, when a light receiving operation is performed by the photodiode 4, another signal processing circuit element IIL5 or bipolar transistor 6, or a diffusion resistor (not shown) or a capacitor or diode using a pn junction depletion layer capacitance Since the light shielding film 34 is selectively formed so as to cover the element arrangement region 36 in which the element is arranged, the incidence of light into the element arrangement region 36 is prevented and the signal processing is not adversely affected. In addition, since the IIL 5 as a digital circuit element is integrated, the output signal can be a digital signal, and it can be configured to be resistant to external noise.
[0045]
Second, since the IIL 5 is used as the digital circuit element, there is a manufacturing process that can be shared with the process of forming the photodiode 4, and there is no need to provide an extra special process.
Third, since the thin film resistor 27 is provided as the adjustment circuit element, the output characteristics can be adjusted relatively easily by laser trimming after the chip is formed.
[0046]
Fourth, since an aluminum-based metal film is used as the light shielding film 34, it is not necessary to use a special material, and a wiring material in a normal IC manufacturing process can be used as it is.
Fifth, since the TEOS films 31 and 33 and the SOG 32, which are insulating films for planarization, are formed on the base on which the light shielding film 34 is formed, the variation in film thickness due to the level difference of the base when the light shielding film 34 is formed. Since unstable elements such as step breakage can be eliminated as much as possible, the light shielding property to the element arrangement region 36 can be ensured.
[0047]
Sixth, since the light shielding film 34 is electrically connected to the substrate 1, it is possible to prevent a malfunction due to a parasitic capacitance generated between the light shielding film 34 and the wiring pattern and to perform a stable detection operation.
Seventh, since the substrate 1 having a plane orientation (100) is used, the dark current of the photodiode 4 can be reduced compared with that having a plane orientation (111), and the ambient temperature is high. However, a reliable detection operation can be performed.
[0048]
The present invention is not limited to the above embodiment, and can be modified or expanded as follows.
In addition to the embodiment in which only one layer of the aluminum wiring pattern 28 is formed, the present invention can also be applied to a configuration in which the aluminum wiring pattern is formed in multiple layers.
As the light shielding film 34, an aluminum-based metal film such as Al—Cu or pure aluminum can be used in addition to Al—Si. Similarly, Al-Si, Al-Cu, or the like can be used for the aluminum wiring pattern 28.
[0049]
As the digital circuit element, in addition to IIL5, a digital circuit element such as TTL, CMOS, NMOS, or PMOS may be used.
As the analog circuit element, in addition to the bipolar transistor 6, an analog circuit element such as a diode, a resistor, a capacitor, or a MOS transistor may be used.
As the planarization insulating film, a film other than the TEOS film may be used, or an insulating film formed by another planarization process may be used. The SOG 32 may be other than BPSG.
The photodiode 4 is shown as being provided closer to the center of the chip. However, the photodiode 4 can be arranged as necessary. In this case, the opening 34a of the light shielding film 34 is formed corresponding to the position. Can do.
[Brief description of the drawings]
FIG. 1 is a schematic longitudinal side view of an overall configuration showing an embodiment of the present invention. FIG. 2 is a top view conceptually showing the whole. FIG. 3 is an operation explanatory diagram for explaining parasitic capacitance. FIG. 4 is a diagram showing the dark current level of a photodiode depending on the plane orientation of the substrate.
1 is a silicon substrate (semiconductor substrate), 2 is an epitaxial layer, 3 is an isolation diffusion region, 4 is a photodiode (light receiving element), 5 is IIL (element for digital circuit), 6 is a bipolar transistor (element for analog circuit), 7 is a thin film resistance element (adjustment circuit element), 8 is an electrode pad, 27 is a thin film resistor, 28 and 29 are electrode patterns, 30 is an anti-reflection oxide film, 31 is a first TEOS film, and 32 is an SOG film. 33 is a second TEOS film, 34 is a light shielding film, 35 is a SiN film, and 36 is an element arrangement region.

Claims

In an optical sensor integrated circuit device including a light receiving element having a light receiving portion on a chip surface,
A signal processing circuit comprising a digital circuit element and an analog circuit element for processing a detection signal of the light receiving element;
An adjustment circuit element formed of a thin film resistor formed on the chip surface and capable of laser trimming in order to adjust the electrical characteristics of the signal processing circuit;
A light-shielding film provided for selectively setting a light-receiving region on the chip surface,
The light shielding film is disposed and formed so as to cover a surface of an element whose electrical characteristics are changed by light irradiation of the digital circuit element and the analog circuit element and to expose the light receiving element and the adjustment circuit element. An optical sensor integrated circuit device.

2. The optical sensor integrated circuit device according to claim 1, wherein the digital circuit element is an IIL (Integrated Injection Logic) element.

3. The optical sensor integrated circuit device according to claim 1, wherein the analog circuit element is a bipolar transistor.

4. The optical sensor integrated circuit device according to claim 1 , wherein the light shielding film is an aluminum-based metal film disposed on the chip surface .

5. The optical sensor integrated circuit device according to claim 4 , wherein the light shielding film is provided on an insulating film for planarization formed on the chip surface.

6. The planarizing treatment insulating film has a structure in which a first TEOS (tetraethoxy silicon) film, an SOG ( Spin On Glass ) film, and a second TEOS film are sequentially stacked. The optical sensor integrated circuit device described.

The optical sensor integrated circuit device according to claim 4 , wherein the light shielding film is electrically connected to a terminal having a predetermined potential .

8. The optical sensor integrated circuit device according to claim 7 , wherein the light shielding film is connected to a terminal for applying a substrate potential of the chip .

9. The optical sensor integrated circuit device according to claim 1, wherein a silicon substrate having a surface orientation of (100) is used as a substrate constituting the chip .

The element whose electrical characteristics change due to the light irradiation,
10. The photosensor integrated circuit device according to claim 1, wherein the photosensor integrated circuit device is a capacitor using a depletion layer capacitance of an IIL, a bipolar transistor, a diffused resistor, a diode, or a pn junction .

11. The optical sensor integrated circuit device according to claim 1, wherein the light receiving element and the adjustment circuit element are arranged and formed so as to be exposed to different regions of the chip surface .