JP3725663B2

JP3725663B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP3725663B2
Application number: JP19951697A
Authority: JP
Inventors: 辰之上村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1997-07-25
Filing date: 1997-07-25
Publication date: 2005-12-14
Anticipated expiration: 2017-07-25
Also published as: JPH1145943A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、半導体素子が形成される素子形成層と、素子形成層を支持する基部層とを備えた半導体装置に関する。
【０００２】
【従来の技術】
バイポーラトランジスタを多数配置したバイポーラ集積回路が知られている。図５に、従来のバイポーラ集積回路２の断面構成の一例を示す。バイポーラ集積回路２は、Ｐ導電型シリコンのウエハ基体４と、Ｎ導電型シリコンのエピタキシャル成長層６とを備えている。
【０００３】
エピタキシャル成長層６の上部には、ＮＰＮトランジスタ部８およびＰＮＰトランジスタ部１０が形成されている。これら各トランジスタ部を分離するように、Ｐ導電型の分離拡散層１２が形成されている。ウエハ基体４とエピタキシャル成長層６との間には、Ｎ導電型の埋め込み拡散層１４が部分的に形成されている。
【０００４】
ＮＰＮトランジスタ部８およびＰＮＰトランジスタ部１０には、絶縁層１６に設けたコンタクトホールを介して、アルミ配線１８が多数、接続されている。ウエハ基体４の下面には、裏メタル２０が形成されている。このように構成することで、バイポーラトランジスタを多数、集積配置することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のバイポーラ集積回路２には、次のような問題があった。バイポーラ集積回路２においては、エピタキシャル成長層６を形成する過程における不純物の混入やダメージ等により、エピタキシャル成長層６に格子欠陥が生ずることがある。このような格子欠陥の生じたエピタキシャル成長層６にＮＰＮトランジスタ部８等の素子が形成されると、素子の機能が損われるおそれがある。これでは製品の信頼性が低下し、製造の際の歩留りも低下する。
【０００６】
この発明は、このような問題点を解決し、信頼性の高い半導体素子を提供することを目的とする。
【０００７】
また、従来のバイポーラ集積回路２には、次のような問題もあった。バイポーラ集積回路２においては、ノイズなどにより、図５に示すようなラッチアップ回路が生成される場合がある。この場合、ラッチアップ回路のベース抵抗値Ｒが大きいとラッチアップが生じ易い。ラッチアップが生ずると端子Ｔ１，Ｔ２間に過大電流が定常的に流れ、電源を切らない限り元に戻らない。
【０００８】
このラッチアップを防止するためには、ベース抵抗値Ｒを小さくすればよい。ベース抵抗値Ｒを小さくするためには、ウエハ基体４の不純物濃度を高くするか、ウエハ基体４の厚さを薄くすればよい。しかし、ウエハ基体４の不純物濃度を高くすれば、埋め込み拡散層１４と裏メタル２０との間の所定耐圧を確保できない。また、ウエハ基体４の厚さを薄くすれば、ウエハ加工工程や組み立て工程での取り扱いの際、破損するおそれがある。
【０００９】
この発明は、このような問題点を解決し、ラッチアップをある程度防止することができるとともに、所定耐圧を確保でき、かつ、ウエハ加工工程や組み立て工程での取り扱いの際、容易に破損することのない半導体素子を提供することをも目的とする。
【００１０】
【課題を解決するための手段】
この発明の半導体装置は、
ウエハ基体により構成され、半導体素子が形成される素子形成層と、
前記素子形成層の上部に分離拡散層を挟んで形成される第１のバイポーラ型トランジスタ部および第２のバイポーラ型トランジスタ部と、
前記素子形成層の下部に素子形成層に接して形成される基部層と、
を備えた半導体装置において、
前記素子形成層を、第１導電型の半導体層とし、
第１のバイポーラ型トランジスタ部が、前記素子形成層の上部に形成される第１導電型の半導体領域であるエミッタ、前記素子形成層の上部から下部に形成される第１導電型の半導体領域であるコレクタ、前記エミッタと前記コレクタとの間に形成される第２導電型の半導体領域であるベースを備え、
第２のバイポーラ型トランジスタ部が、前記素子形成層の上部から下部に形成される第１導電型の半導体領域であるベース、前記素子形成層の上部に形成され前記ベースを介して相互に接続される第２導電型の半導体領域であるコレクタおよびエミッタを備え、
前記基部層が、素子形成層の下部に、素子形成層に接して形成される第２導電型の第１基部層と、当該第１基部層に接して形成され、第１基部層と異なる不純物濃度に設定した第２導電型の第２基部層と、を備えたこと、
を特徴とする。
【００１２】
この発明の半導体装置は、前記第２基部層は、第１基部層より不純物濃度が高いこと、を特徴とする。
【００１３】
この発明の半導体装置は、ウエハ基体と第１基部層との間に、不純物濃度の高い第１導電型の埋め込み拡散層を部分的に設けたこと、を特徴とする。
【００１４】
この発明の半導体装置の製造方法は、
ウエハ基体により構成され、半導体素子が形成される素子形成層と、
前記素子形成層の上部に分離拡散層を挟んで形成される第１のバイポーラ型トランジスタ部および第２のバイポーラ型トランジスタ部と、
前記素子形成層の下部に素子形成層に接して形成される基部層と、
を備えた半導体装置の製造方法であって、
第１導電型の素子形成層を用意し、
素子形成層の上部に、第２導電型の第１基部層を形成し、
第１基部層の上部に、第１基部層と異なる不純物濃度に設定した第２導電型の第２基部層を形成し、
基板の上下を反転した後、素子形成層の上部に、前記素子形成層の上部に形成される第１導電型の半導体領域であるエミッタ、前記素子形成層の上部から下部に形成される第１導電型の半導体領域であるコレクタ、前記エミッタと前記コレクタとの間に形成される第２導電型の半導体領域であるベースを備えた第１のバイポーラ型トランジスタ部と、前記素子形成層の上部から下部に形成される第１導電型の半導体領域であるベース、前記素子形成層の上部に形成され前記ベースを介して相互に接続される第２導電型の半導体領域であるコレクタおよびエミッタを備えた第２のバイポーラ型トランジスタ部とを形成すること、
を特徴とする。
【００１６】
この発明の半導体装置の製造方法は、素子形成層の上部に第１基部層を形成する前に、素子形成層の上部に、不純物濃度の高い第１導電型の埋め込み拡散層を部分的に形成すること、を特徴とする。
【００１７】
この発明の半導体装置の製造方法は、前記基部層を、エピタキシャル成長により形成し、基部層を形成した後、基板の上下を反転する前に、前記素子形成層の厚さが所定厚さになるようにウエハ基体の下部を除去すること、を特徴とする。
【００１８】
【発明の作用および効果】
この発明の半導体装置ならびに半導体装置の製造方法は、前記素子形成層を、第１導電型の半導体層とし、第１のバイポーラ型トランジスタ部が、前記素子形成層の上部から下部に形成される第１導電型の半導体領域であるコレクタを備え、第２のバイポーラ型トランジスタ部が、前記素子形成層の上部に形成され前記ベースを介して相互に接続される第２導電型の半導体領域であるコレクタおよびエミッタを備え、前記基部層が、素子形成層の下部に、素子形成層に接して形成される第２導電型の第１基部層と、当該第１基部層に接して形成され、第１基部層と異なる不純物濃度に設定した第２導電型の第２基部層と、を備えたことを特徴とする。したがって、基部層として、性質の異なる２つの層を設けることで、２つの層を組合せた所望の性質を持つ基部層を実現することができる。
【００２０】
この発明の半導体装置および半導体装置の製造方法は、第２基部層の不純物濃度を第１基部層より高くするとともに、素子形成層と第１基部層との間に、不純物濃度の高い第１導電型の埋め込み拡散層を部分的に設けたことを特徴とする。
【００２１】
したがって、第１基部層の不純物濃度を低くすることで、埋め込み拡散層と第２基部層との間の耐圧を大きくすることができる。また、第２基部層の不純物濃度を高くすることで、ラッチアップ抵抗を小さく保ちつつ、第２基部層の厚さをある程度確保することができる。すなわち、ラッチアップをある程度防止することができるとともに、所定耐圧を確保でき、かつ、ウエハ加工工程や組み立て工程での取り扱いの際、容易に破損することのない半導体素子を実現することができる。
【００２２】
この発明の半導体装置の製造方法は、基部層をエピタキシャル成長により形成し、基部層を形成した後、基板の上下を反転する前に、素子形成層の厚さが所定厚さになるように素子形成層の下部を除去することを特徴とする。したがって、エピタキシャル成長により比較的厚い基部層を形成したあと研磨などにより素子形成層の下部を除去することで、容易に所望の厚さの素子形成層を得ることができる。
【００２３】
【発明の実施の形態】
図１に、この発明の一実施形態による半導体装置であるバイポーラ集積回路３０の主要部の断面構成を示す。バイポーラ集積回路３０は、素子形成層であるＮ導電型シリコンのウエハ基体３２と、基部層であるＰ導電型シリコンのエピタキシャル成長層５２とを備えている。エピタキシャル成長層５２は、ウエハ基体３２に接して設けられ、ウエハ基体３２を支持する。
【００２４】
ウエハ基体３２の上部には、半導体素子であるＮＰＮトランジスタ部４２およびＰＮＰトランジスタ部４４が形成されている。ウエハ基体３２はインゴットから切出された高品質の単結晶構造であるため、ウエハ基体３２にトランジスタ部を形成することで、結晶欠陥などによる信頼性の低下を防止することができる。
【００２５】
これら各トランジスタ部を分離するように、Ｐ導電型の分離拡散層３６が形成されている。
【００２６】
エピタキシャル成長層５２は、ウエハ基体３２に接して形成された第１基部層３８と、第１基部層３８に接して形成された第２基部層４０とを備えている。ウエハ基体３２と第１基部層３８との間には、不純物濃度の高いＮ導電型の埋め込み拡散層３４が部分的に形成されている。
【００２７】
ウエハ基体３２上部のＮＰＮトランジスタ部４２およびＰＮＰトランジスタ部４４には、絶縁層４６に設けたコンタクトホールを介して、アルミ配線４８が接続されている。第２基部層４０の下面には、裏メタル５０が形成されている。
【００２８】
上述の第１基部層３８の不純物濃度は特に限定されるものではないが、埋め込み拡散層３４と第２基部層４０との間の所定耐圧を確保し得る程度の厚さの空乏層が生ずるような濃度またはそれ以下の濃度が好ましい。この実施形態では、第１基部層３８の不純物濃度を、８×１０¹⁵［原子／ｃｍ³］程度以下としている。第１基部層３８の不純物濃度は、さらに好ましくは、２×１０¹⁵〜８×１０¹⁵［原子／ｃｍ³］(抵抗率約６〜２Ω・ｍに該当）である。
【００２９】
第２基部層４０の不純物濃度は特に限定されるものではないが、第２基部層４０の抵抗成分が、ラッチアップ（後述）を生じにくい程度の抵抗値になるような濃度またはそれ以上の濃度が好ましい。この実施形態では、第２基部層４０の不純物濃度を、４×１０¹⁵［原子／ｃｍ³］程度以上で、かつ、第１基部層３８の不純物濃度よりも高くなるよう設定している。第２基部層４０の不純物濃度は、さらに好ましくは、１０¹⁸〜１０²⁰［原子／ｃｍ³］である。
【００３０】
なお、この実施形態においては、第２基部層４０の不純物濃度を、第１基部層３８の不純物濃度よりも高くなるよう設定したが、第２基部層４０の不純物濃度を、第１基部層３８の不純物濃度よりも低くなるよう設定することも可能である。
【００３１】
第１基部層３８の厚さは特に限定されるものではないが、埋め込み拡散層３４と第２基部層４０との間の所定耐圧を確保できる程度の厚さまたはそれ以上の厚さが好ましい。この実施形態では、第１基部層３８の厚さを１０μｍ程度に設定している。
【００３２】
第２基部層４０の厚さは特に限定されるものではないが、ウエハ加工工程や組み立て工程での取り扱いの際、容易に破損しない程度の強度を確保できるような厚さまたはそれ以上の厚さが好ましい。この実施形態では、第２基部層４０の厚さを２００μｍ程度以上に設定している。
【００３３】
バイポーラ集積回路３０に生ずる可能性のあるラッチアップ回路の概念図を、図１に示す。図１から分るように、この実施形態においては、第２基部層４０の不純物濃度を高くすることで、第２基部層４０の厚さを厚く保ちつつその抵抗成分、すなわちラッチアップ回路のベース抵抗値Ｒを小さくすることができる。したがって、ウエハ加工工程や組み立て工程での取り扱いの際、容易に破損することもなく、かつ、ラッチアップも生じにくい。また、上述のように、第１基部層の不純物濃度を低くすることで、埋め込み拡散層３４と第２基部層４０との間の所定耐圧を確保できる。
【００３４】
図２〜図４は、バイポーラ集積回路３０の製造工程の一部を示す図面である。図２〜図４に基づいて、バイポーラ集積回路３０の製造方法を説明する。まず、Ｎ導電型のウエハ基体３２を用意する。ウエハ基体３２を構成するシリコンの不純物濃度は、ＮＰＮトランジスタ部４２およびＰＮＰトランジスタ部４４を形成するのに最適な濃度に設定されている。ウエハ基体３２の厚さは、取り扱いの際、容易に破損しない程度の厚さとしておく。
【００３５】
つぎに、図２Ａに示すように、ウエハ基体３２の上部に、ウエハ基体３２より不純物濃度の高いＮ導電型の層を形成する。この層が埋め込み拡散層３４となる。また、Ｐ導電型の層を形成する。この層が、分離拡散層３６となる。これらの層は、ウエハ基体３２の上部にフォトレジスト（図示せず）をパタニングし、このフォトレジストをマスクとして、Ｎ型の不純物であるリン（Ｐ）またはヒ素（Ａs）や、Ｐ型の不純物であるボロン（Ｂ）を導入し、これを拡散することにより得られる。
【００３６】
つぎに、図２Ｂに示すように、第１基部層３８を形成する。第１基部層３８は、ウエハ基体３２の上部に、不純物濃度の低いＰ導電型のシリコンをエピタキシャル成長させることにより得られる。なお、このとき、埋め込み拡散層３４および分離拡散層３６は、第１基部層３８の一部に侵入するように拡散する。
【００３７】
つぎに、図３Ａに示すように、第２基部層４０を形成する。第２基部層４０は、第１基部層３８の上部に、不純物濃度の高いＰ導電型のシリコンをエピタキシャル成長させることにより得られる。
【００３８】
つぎに、図３Ｂに示すように、ウエハ基体３２の下部を研削などにより除去する。このようにして、ウエハ基体３２の厚さを、ＮＰＮトランジスタ部４２およびＰＮＰトランジスタ部４４を形成するのに最適な厚さにする。除去により露出したウエハ基体３２の下面は、鏡面仕上程度になるように研磨することが好ましい。
【００３９】
つぎに、図４Ａに示すように、基板を上下逆にし、図４Ｂに示すように、上下逆転したウエハ基体３２の上部に、ＮＰＮトランジスタ部４２およびＰＮＰトランジスタ部４４を形成する。ＮＰＮトランジスタ部４２およびＰＮＰトランジスタ部４４は、ウエハ基体３２の上部にフォトレジスト（図示せず）をパタニングし、このフォトレジストをマスクとして、Ｎ型の不純物であるリン（Ｐ）またはヒ素（Ａs）や、Ｐ型の不純物であるボロン（Ｂ）を導入し、これを拡散することにより形成する。これと同時に、ウエハ基体３２の上部からＰ型の不純物であるボロン（Ｂ）を導入して拡散することで、分離拡散層３６がウエハ基体３２の上部まで到達することとなる。
【００４０】
つぎに、図１に示すように、ウエハ基体３２の上部に、シリコン酸化物（ＳiＯ₂）等を堆積させることにより絶縁層４６形成し、絶縁層４６にコンタクトホールをあけた後、アルミ配線４８を形成する。最後に、第２基部層４０の下面に、裏メタル５０を形成する。このようにして、バイポーラ集積回路３０を形成する。
【００４１】
なお、上述の実施形態においては、ウエハ基体と第１基部層との間に埋め込み拡散層を設けるよう構成したが、埋め込み拡散層を設けないよう構成することもできる。
【００４２】
また、上述の実施形態においては、基部層を構成する層として第１基部層と第２基部層と設けた例を説明したが、基部層を構成する層の数は２つに限定されるものではない。基部層を構成する層の数を３つ以上としてもよいし、基部層を構成する層の数をひとつとしてもよい。
【００４３】
また、上述の実施形態においては、基部層をエピタキシャル成長により形成したが、基部層をエピタキシャル成長以外の方法により形成してもよい。
【図面の簡単な説明】
【図１】この発明の一実施形態による半導体装置であるバイポーラ集積回路３０の主要部の断面構成を示す図面である。
【図２】図２Ａおよび図２Ｂは、バイポーラ集積回路３０の製造工程の一部を示す図面である。
【図３】図３Ａおよび図３Ｂは、バイポーラ集積回路３０の製造工程の一部を示す図面である。
【図４】図４Ａおよび図４Ｂは、バイポーラ集積回路３０の製造工程の一部を示す図面である。
【図５】従来のバイポーラ集積回路２の主要部の断面構成を示す図面である。
【符号の説明】
３２・・・・・・ウエハ基体
３４・・・・・・埋め込み拡散層
３８・・・・・・第１基部層
４０・・・・・・第２基部層
４２・・・・・・ＮＰＮトランジスタ部
４４・・・・・・ＰＮＰトランジスタ部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device including an element formation layer in which a semiconductor element is formed and a base layer that supports the element formation layer.
[0002]
[Prior art]
A bipolar integrated circuit in which a large number of bipolar transistors are arranged is known. FIG. 5 shows an example of a cross-sectional configuration of a conventional bipolar integrated circuit 2. The bipolar integrated circuit 2 includes a P-conductivity type silicon wafer substrate 4 and an N-conductivity type silicon epitaxial growth layer 6.
[0003]
An NPN transistor portion 8 and a PNP transistor portion 10 are formed on the epitaxial growth layer 6. A P-conductivity type isolation diffusion layer 12 is formed so as to separate these transistor portions. An N conductivity type buried diffusion layer 14 is partially formed between the wafer substrate 4 and the epitaxial growth layer 6.
[0004]
A large number of aluminum wirings 18 are connected to the NPN transistor unit 8 and the PNP transistor unit 10 through contact holes provided in the insulating layer 16. A back metal 20 is formed on the lower surface of the wafer substrate 4. With this configuration, a large number of bipolar transistors can be integrated and arranged.
[0005]
[Problems to be solved by the invention]
However, the conventional bipolar integrated circuit 2 has the following problems. In the bipolar integrated circuit 2, lattice defects may occur in the epitaxial growth layer 6 due to contamination of impurities or damage in the process of forming the epitaxial growth layer 6. If an element such as the NPN transistor portion 8 is formed in the epitaxial growth layer 6 in which such a lattice defect has occurred, the function of the element may be impaired. This reduces the reliability of the product and also reduces the yield during manufacturing.
[0006]
An object of this invention is to solve such a problem and to provide a highly reliable semiconductor device.
[0007]
Further, the conventional bipolar integrated circuit 2 has the following problems. In the bipolar integrated circuit 2, a latch-up circuit as shown in FIG. 5 may be generated due to noise or the like. In this case, if the base resistance value R of the latch-up circuit is large, latch-up is likely to occur. When latch-up occurs, an excessive current constantly flows between the terminals T1 and T2 and does not return unless the power is turned off.
[0008]
In order to prevent this latch-up, the base resistance value R may be reduced. In order to reduce the base resistance value R, the impurity concentration of the wafer substrate 4 may be increased or the thickness of the wafer substrate 4 may be decreased. However, if the impurity concentration of the wafer substrate 4 is increased, a predetermined breakdown voltage between the buried diffusion layer 14 and the back metal 20 cannot be secured. Further, if the thickness of the wafer substrate 4 is reduced, the wafer substrate 4 may be damaged during handling in the wafer processing process or the assembly process.
[0009]
The present invention solves such problems, can prevent latch-up to some extent, can ensure a predetermined breakdown voltage, and can be easily damaged during handling in a wafer processing process or an assembly process. It is another object of the present invention to provide a semiconductor device that does not include the above.
[0010]
[Means for Solving the Problems]
The semiconductor device of this invention is
An element forming layer formed of a wafer substrate and on which a semiconductor element is formed;
A first bipolar transistor portion and a second bipolar transistor portion formed on the element forming layer with an isolation diffusion layer interposed therebetween;
A base layer formed in contact with the element formation layer under the element formation layer;
In a semiconductor device comprising:
The element formation layer is a first conductivity type semiconductor layer,
The first bipolar transistor portion includes an emitter as a first conductivity type semiconductor region formed above the element formation layer, and a first conductivity type semiconductor region formed from the top to the bottom of the element formation layer. A collector, a base that is a semiconductor region of a second conductivity type formed between the emitter and the collector ;
A second bipolar transistor portion is formed on the element forming layer from the upper part to the lower part of the base, which is a first conductivity type semiconductor region, and is formed on the element forming layer and connected to each other via the base. A collector and an emitter which are semiconductor regions of the second conductivity type,
The base layer is formed below the element formation layer in contact with the element formation layer, the second conductivity type first base layer, and in contact with the first base layer, and an impurity different from the first base layer A second base layer of a second conductivity type set to a concentration,
It is characterized by.
[0012]
The semiconductor device according to the present invention is characterized in that the second base layer has a higher impurity concentration than the first base layer.
[0013]
The semiconductor device according to the present invention is characterized in that a first conductivity type buried diffusion layer having a high impurity concentration is partially provided between the wafer base and the first base layer.
[0014]
The manufacturing method of the semiconductor device of this invention is as follows:
An element forming layer formed of a wafer substrate and on which a semiconductor element is formed;
A first bipolar transistor portion and a second bipolar transistor portion formed on the element forming layer with an isolation diffusion layer interposed therebetween;
A base layer formed in contact with the element formation layer under the element formation layer;
A method for manufacturing a semiconductor device comprising:
Preparing an element forming layer of the first conductivity type;
A first base layer of a second conductivity type is formed on the element forming layer;
Forming a second conductivity type second base layer set to an impurity concentration different from that of the first base layer on the first base layer;
After the substrate is turned upside down , an emitter, which is a first conductivity type semiconductor region formed above the element formation layer, is formed above the element formation layer, and a first formed from the top to the bottom of the element formation layer. A first bipolar transistor portion including a collector which is a conductive semiconductor region, a base which is a second conductive semiconductor region formed between the emitter and the collector, and an upper portion of the element formation layer. A base which is a first conductivity type semiconductor region formed in a lower portion, and a collector and an emitter which are formed in an upper portion of the element formation layer and are connected to each other via the base Forming a second bipolar transistor portion ;
It is characterized by.
[0016]
The method of manufacturing a semiconductor device of the present invention, before forming the first base layer on top of the element forming layer, on top of the element formation layer, partially form the buried diffusion layer of high impurity concentration first conductivity type It is characterized by doing.
[0017]
In the method of manufacturing a semiconductor device according to the present invention , the base layer is formed by epitaxial growth, and after the base layer is formed, the element forming layer has a predetermined thickness before the substrate is turned upside down. And removing the lower portion of the wafer substrate.
[0018]
Operation and effect of the invention
In the semiconductor device and the method for manufacturing the semiconductor device according to the present invention, the element formation layer is a first conductivity type semiconductor layer, and the first bipolar transistor portion is formed from the upper part to the lower part of the element formation layer. A collector that is a semiconductor region of a first conductivity type, and a collector that is a semiconductor region of a second conductivity type that is formed on the element formation layer and is connected to each other via the base. The base layer is formed below the element forming layer, in contact with the first base layer of the second conductivity type formed in contact with the element forming layer, and in contact with the first base layer, And a second base layer of a second conductivity type set to a different impurity concentration from that of the base layer. Therefore, by providing two layers having different properties as the base layer, a base layer having desired properties obtained by combining the two layers can be realized.
[0020]
According to the semiconductor device and the method of manufacturing a semiconductor device of the present invention , the impurity concentration of the second base layer is made higher than that of the first base layer, and the first conductivity having a high impurity concentration is provided between the element formation layer and the first base layer. It is characterized in that a buried diffusion layer of the mold is partially provided.
[0021]
Therefore, the breakdown voltage between the buried diffusion layer and the second base layer can be increased by reducing the impurity concentration of the first base layer. Further, by increasing the impurity concentration of the second base layer, the thickness of the second base layer can be secured to some extent while keeping the latch-up resistance small. That is, it is possible to realize a semiconductor element that can prevent latch-up to some extent and that can secure a predetermined breakdown voltage and that is not easily damaged during handling in a wafer processing process or an assembly process.
[0022]
The method of manufacturing a semiconductor device of the present invention, the base layer is formed by epitaxial growth, after forming the base layer, before inverting the upper and lower substrates, the element formed such that the thickness of the element forming layer has a predetermined thickness It is characterized in that the lower part of the layer is removed. Accordingly, by forming a relatively thick base layer by epitaxial growth and then removing the lower portion of the element formation layer by polishing or the like, an element formation layer having a desired thickness can be easily obtained.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a cross-sectional configuration of a main part of a bipolar integrated circuit 30 which is a semiconductor device according to an embodiment of the present invention. The bipolar integrated circuit 30 includes an N-conductivity type silicon wafer substrate 32 as an element forming layer and a P-conductivity type silicon epitaxial growth layer 52 as a base layer. The epitaxial growth layer 52 is provided in contact with the wafer base 32 and supports the wafer base 32.
[0024]
An NPN transistor portion 42 and a PNP transistor portion 44 which are semiconductor elements are formed on the upper portion of the wafer base 32. Since the wafer base 32 has a high-quality single crystal structure cut out from the ingot, forming a transistor portion on the wafer base 32 can prevent a decrease in reliability due to crystal defects or the like.
[0025]
A P-conductivity type isolation diffusion layer 36 is formed so as to separate these transistor portions.
[0026]
The epitaxial growth layer 52 includes a first base layer 38 formed in contact with the wafer base 32 and a second base layer 40 formed in contact with the first base layer 38. Between the wafer base 32 and the first base layer 38, an N conductivity type buried diffusion layer 34 having a high impurity concentration is partially formed.
[0027]
Aluminum wiring 48 is connected to the NPN transistor portion 42 and the PNP transistor portion 44 on the wafer base 32 through a contact hole provided in the insulating layer 46. A back metal 50 is formed on the lower surface of the second base layer 40.
[0028]
The impurity concentration of the first base layer 38 is not particularly limited, but a depletion layer having a thickness sufficient to ensure a predetermined breakdown voltage between the buried diffusion layer 34 and the second base layer 40 is generated. Concentrations below or below are preferred. In this embodiment, the impurity concentration of the first base layer 38 is set to about 8 × 10 ¹⁵ [atoms / cm ³ ] or less. The impurity concentration of the first base layer 38 is more preferably 2 × 10 ¹⁵ to 8 × 10 ¹⁵ [atoms / cm ³ ] (corresponding to a resistivity of about 6 to 2 Ω · m).
[0029]
The impurity concentration of the second base layer 40 is not particularly limited, but the concentration is such that the resistance component of the second base layer 40 has a resistance value that does not easily cause latch-up (described later). Is preferred. In this embodiment, the impurity concentration of the second base layer 40 is set to be about 4 × 10 ¹⁵ [atoms / cm ³ ] or higher and higher than the impurity concentration of the first base layer 38. The impurity concentration of the second base layer 40 is more preferably 10 ¹⁸ to 10 ²⁰ [atoms / cm ³ ].
[0030]
In this embodiment, the impurity concentration of the second base layer 40 is set to be higher than the impurity concentration of the first base layer 38. However, the impurity concentration of the second base layer 40 is set to be the first base layer 38. It is also possible to set it to be lower than the impurity concentration.
[0031]
The thickness of the first base layer 38 is not particularly limited, but is preferably a thickness that can ensure a predetermined breakdown voltage between the buried diffusion layer 34 and the second base layer 40 or more. In this embodiment, the thickness of the first base layer 38 is set to about 10 μm.
[0032]
The thickness of the second base layer 40 is not particularly limited, but a thickness that can ensure a strength that does not easily break when handled in a wafer processing process or an assembly process, or more. Is preferred. In this embodiment, the thickness of the second base layer 40 is set to about 200 μm or more.
[0033]
A conceptual diagram of a latch-up circuit that can occur in the bipolar integrated circuit 30 is shown in FIG. As can be seen from FIG. 1, in this embodiment, by increasing the impurity concentration of the second base layer 40, the resistance component, that is, the base of the latch-up circuit is maintained while keeping the thickness of the second base layer 40 thick. The resistance value R can be reduced. Therefore, it is not easily damaged during handling in the wafer processing process or assembly process, and latch-up is less likely to occur. Further, as described above, a predetermined breakdown voltage between the buried diffusion layer 34 and the second base layer 40 can be secured by reducing the impurity concentration of the first base layer.
[0034]
2 to 4 are drawings showing a part of the manufacturing process of the bipolar integrated circuit 30. FIG. A method for manufacturing the bipolar integrated circuit 30 will be described with reference to FIGS. First, an N conductivity type wafer substrate 32 is prepared. The impurity concentration of silicon constituting the wafer base 32 is set to an optimum concentration for forming the NPN transistor portion 42 and the PNP transistor portion 44. The thickness of the wafer base 32 is set so as not to be easily damaged during handling.
[0035]
Next, as shown in FIG. 2A, an N conductivity type layer having an impurity concentration higher than that of the wafer base 32 is formed on the wafer base 32. This layer becomes the buried diffusion layer 34. Further, a P conductivity type layer is formed. This layer becomes the separation diffusion layer 36. These layers are formed by patterning a photoresist (not shown) on the upper surface of the wafer substrate 32, and using this photoresist as a mask, phosphorus (P) or arsenic (As), which are N-type impurities, and P-type impurities. It is obtained by introducing boron (B) which is
[0036]
Next, as shown in FIG. 2B, a first base layer 38 is formed. The first base layer 38 is obtained by epitaxially growing P-conductivity type silicon having a low impurity concentration on the wafer base 32. At this time, the buried diffusion layer 34 and the separation diffusion layer 36 diffuse so as to enter a part of the first base layer 38.
[0037]
Next, as shown in FIG. 3A, a second base layer 40 is formed. The second base layer 40 is obtained by epitaxially growing P-conductivity type silicon having a high impurity concentration on the first base layer 38.
[0038]
Next, as shown in FIG. 3B, the lower portion of the wafer base 32 is removed by grinding or the like. In this way, the thickness of the wafer base 32 is set to an optimum thickness for forming the NPN transistor portion 42 and the PNP transistor portion 44. It is preferable to polish the lower surface of the wafer base 32 exposed by the removal so as to have a mirror finish.
[0039]
Next, as shown in FIG. 4A, the substrate is turned upside down, and as shown in FIG. 4B, the NPN transistor portion 42 and the PNP transistor portion 44 are formed on the top of the wafer base 32 that is turned upside down. The NPN transistor unit 42 and the PNP transistor unit 44 pattern a photoresist (not shown) on the wafer base 32, and use this photoresist as a mask to make phosphorus (P) or arsenic (As) as N-type impurities. Alternatively, boron (B), which is a P-type impurity, is introduced and diffused. At the same time, boron (B), which is a P-type impurity, is introduced and diffused from the top of the wafer base 32, so that the separation diffusion layer 36 reaches the top of the wafer base 32.
[0040]
Next, as shown in FIG. 1, an insulating layer 46 is formed on the upper portion of the wafer substrate 32 by depositing silicon oxide (SiO ₂ ) and the like. After a contact hole is formed in the insulating layer 46, an aluminum wiring 48 is formed. Form. Finally, the back metal 50 is formed on the lower surface of the second base layer 40. In this way, the bipolar integrated circuit 30 is formed.
[0041]
In the above-described embodiment, the buried diffusion layer is provided between the wafer base and the first base layer. However, the buried diffusion layer may be omitted.
[0042]
Moreover, in the above-mentioned embodiment, although the example which provided the 1st base layer and the 2nd base layer as a layer which comprises a base layer was demonstrated, the number of the layers which comprise a base layer is limited to two is not. The number of layers constituting the base layer may be three or more, or the number of layers constituting the base layer may be one.
[0043]
Moreover, in the above-mentioned embodiment, although the base layer was formed by epitaxial growth, you may form a base layer by methods other than epitaxial growth.
[Brief description of the drawings]
FIG. 1 is a drawing showing a cross-sectional configuration of a main part of a bipolar integrated circuit 30 which is a semiconductor device according to an embodiment of the present invention.
2A and 2B are drawings showing a part of a manufacturing process of the bipolar integrated circuit 30. FIG.
3A and 3B are drawings showing a part of a manufacturing process of the bipolar integrated circuit 30. FIG.
4A and 4B are drawings showing a part of a manufacturing process of the bipolar integrated circuit 30. FIG.
FIG. 5 is a drawing showing a cross-sectional configuration of a main part of a conventional bipolar integrated circuit 2;
[Explanation of symbols]
32... Wafer substrate 34... Embedded diffusion layer 38... First base layer 40. Part 44 PNP transistor part

Claims

An element forming layer formed of a wafer substrate and on which a semiconductor element is formed;
A first bipolar transistor portion and a second bipolar transistor portion formed on the element forming layer with an isolation diffusion layer interposed therebetween;
A base layer formed in contact with the element formation layer under the element formation layer;
In a semiconductor device comprising:
The element formation layer is a first conductivity type semiconductor layer,
The first bipolar transistor portion includes an emitter as a first conductivity type semiconductor region formed above the element formation layer, and a first conductivity type semiconductor region formed from the top to the bottom of the element formation layer. A collector, a base which is a semiconductor region of a second conductivity type formed between the emitter and the collector ;
A second bipolar transistor portion is formed on the element forming layer from the upper part to the lower part of the base, which is a first conductivity type semiconductor region, and is formed on the element forming layer and connected to each other via the base. A collector and an emitter which are semiconductor regions of the second conductivity type,
The base layer is formed below the element formation layer in contact with the element formation layer, the second conductivity type first base layer, and in contact with the first base layer, and an impurity different from the first base layer A second base layer of a second conductivity type set to a concentration,
A semiconductor device characterized by the above.

The semiconductor device according to claim 1.
The second base layer has a higher impurity concentration than the first base layer;
It is characterized by.

The semiconductor device according to claim 1 or 2,
A first conductivity type buried diffusion layer having a high impurity concentration is partially provided between the element formation layer and the first base layer;
It is characterized by.

An element forming layer formed of a wafer substrate and on which a semiconductor element is formed;
A first bipolar transistor portion and a second bipolar transistor portion formed on the element forming layer with an isolation diffusion layer interposed therebetween;
A base layer formed in contact with the element formation layer under the element formation layer;
A method for manufacturing a semiconductor device comprising:
Preparing an element forming layer of the first conductivity type;
A first base layer of a second conductivity type is formed on the element forming layer;
Forming a second conductivity type second base layer set to an impurity concentration different from that of the first base layer on the first base layer;
After the substrate is turned upside down , an emitter, which is a first conductivity type semiconductor region formed above the element formation layer, is formed above the element formation layer, and a first formed from the top to the bottom of the element formation layer. A first bipolar transistor portion including a collector which is a conductive semiconductor region, a base which is a second conductive semiconductor region formed between the emitter and the collector, and an upper portion of the element formation layer. A base which is a first conductivity type semiconductor region formed in a lower portion, and a collector and an emitter which are formed in an upper portion of the element formation layer and are connected to each other via the base Forming a second bipolar transistor portion ;
A method of manufacturing a semiconductor device.

In the manufacturing method of the semiconductor device of Claim 4,
Forming a first conductivity type buried diffusion layer having a high impurity concentration partially on the element forming layer before forming the first base layer on the element forming layer;
It is characterized by.

In the manufacturing method of the semiconductor device of Claim 4 or Claim 5,
Forming the base layer by epitaxial growth;
Removing the lower part of the element formation layer so that the thickness of the element formation layer becomes a predetermined thickness after the base layer is formed and before the substrate is turned upside down;
It is characterized by.