JP3725416B2 - Method for forming metal wiring of semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置の金属配線形成方法に関する。
【0002】
【従来の技術】
この種の従来の金属配線形成方法は、例えば図4(a)乃至(f)に示すそれぞれの工程を含んでいる。ここでは、まず図4(a)に示す様に、半導体ウエハ101上に酸化膜102を形成し、フォトリソグラフィー法及びエッチングにより酸化膜102を選択的に除去して、酸化膜102に各開口部102aを形成する。更に、各開口部102aを通じて不純物を拡散し、各拡散層103を形成する。
【0003】
次に、図4(b)に示す様に、EB蒸着法又はスパッタ蒸着法により金属層104を形成する。
【0004】
この後に、例えば200℃に20分間加熱して、乾燥処理を施してから、図4(c)に示す様に、レジスト膜105を形成する。このとき、酸化膜102と金属層104からなる下地の層に形成された段差の高さよりも、レジスト膜105を厚くして、段差部分でのレジスト膜105の膜切れを防ぐ。
【0005】
更に、ホットプレート又はオーブンを用いて、レジスト膜105を例えば105℃に90秒間加熱するというプレベークを行う。そして、レジスト膜105にマスクを被せて、レジスト膜105を露光してから、レジスト膜105に現像処理を施す。これにより、図4(d)に示す様に、レジスト膜105の露光された領域のみが除去され、レジスト膜105がパターニングされる。
【0006】
次に、ホットプレートを用いて、パターニングされたレジスト膜105を120℃乃至140℃に1分乃至2分間加熱するという第1ポストベーク工程を行い、レジスト膜105を硬化させる。ここで、レジスト膜105の仕上がりの状態を検査する。この検査の後に、レジスト膜105を140℃乃至160℃に20分乃至30分間再度加熱するという第2ポストベーク工程を行い、レジスト膜105を軟化させ、その密着性を向上させる。そして、図4(e)に示す様に、ウエットエッチングにより金属層104をパターニングにして、金属層104の配線パターンを形成する。最後に、図4(f)に示す様に、レジスト膜105を除去する。
【0007】
【発明が解決しようとする課題】
ところで、図5(a)に示す様に、金属層104の段差部分104aにおいては、金属層104の厚みが該段差部分104aの下方で薄くなっており、この段差部分104aが逆テーパ状に形成され、かつ溝104bが形成される。図5(b)に示す様に、金属層104の溝104bには、レジスト膜105が侵入し難く、このために溝104b内が空洞となる。この状態で、金属層104をウエットエッチングすると、図5(c)に示す様に、薬液が溝104bに浸入して、金属層104が溝104bの周辺で除去される。この結果、図5(d)及び(e)に示す様に、溝104bの部分で、金属層104の配線パターンが細くなって、断線が生じる。
【0008】
この様な現象は、レジスト膜105の密着性が良好でないことに起因する。この密着性は、レジスト膜105を加熱する第1及び第2ポストベーク工程により左右される。また、本発明の発明者は、温度の高低だけでなく、昇温時の温度勾配を適宜に設定することにより、レジスト膜の良好な密着性の実現が可能であることを突き止めた。
【0009】
しかしながら、従来の第1及び第2ポストベーク工程においては、温度の高低を管理するに過ぎずないため、レジスト膜105の良好な密着性を実現するには至らなかった。
【0010】
特に、従来の第2ポストベーク工程においては、例えば図3(b)のグラフに示す様に常温20℃から140℃に達するまでに、10分という長い時間が費やされ、温度勾配が12℃/分程度であった。これは、多数(例えば25枚)のウエハをAL(アルミニウム)キャリアにセットした状態で、ウエットエッチングを行うので(バッチ処理)、同じ状態で、第2ポストベーク工程を行う必要があり、十分に大きな容量のオーブンが適用され、オーブン内の昇温に長時間が費やされるためである。
【0011】
そこで、本発明は、上記従来の問題点に鑑みてなされたものであり、昇温時の温度勾配を適宜に設定することにより、レジスト膜の密着性を向上させることが可能な半導体装置の金属配線形成方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記課題を解決するために、本発明は、金属層を形成した後に、レジストの塗布、露光、現像、及び加熱による硬化を順次行ってから、金属層のエッチングを行う半導体装置の金属配線形成方法において、レジストの加熱よる硬化は、レジストをそれぞれ加熱する第1ポストベーク工程及び第2ポストベーク工程を含み、第1ポストベークの後に、レジストの温度を常温に戻してから第2ポストベークに移行し、第2ポストベーク工程では、レジストの昇温時の温度勾配を100℃/分以上にしている。
【0013】
本発明によれば、レジストの昇温時の温度勾配を急峻にしている。この様な加熱方法により、レジストの密着性が格段に向上し、レジストが金属層の溝にまで浸入する。これは、レジストの昇温時の温度勾配を急峻にすると、レジストの硬化がその表面から内部へと順次進行し、これによってレジストが金属層の溝に浸入し易くなるためと考えられる。
【0014】
また、本発明においては、レジストの昇温時の温度勾配は、100℃/分以上である。この様に昇温時の温度勾配を100℃/分以上に設定すれば、レジストの密着性を確実に向上させることができる。
【0015】
更に、レジストの加熱による硬化の工程は、第1ポストベーク工程と、第2ポストベー ク工程とを含んでいる。そして、第1ポストベーク工程では、レジストを160℃乃至190℃に1分乃至3分の間加熱する。また、第2ポストベーク工程では、レジストを160℃乃至190℃に20分乃至30分の間加熱する。
【0016】
この様な第1及び第2ポストベーク工程における温度と時間の設定により、レジストの密着性をより確実に向上させることができる。
【0017】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して詳細に説明する。
【0018】
図1(a)乃至(d)及び図2(e)乃至(g)は、本発明の半導体装置の金属配線形成方法の一実施形態を示している。本実施形態では、まず半導体ウエハ1上に、例えば膜厚800nmの酸化膜2を形成し、フォトリソグラフィー法及びエッチングにより酸化膜2を選択的に除去して、酸化膜2に各開口部2aを形成する。更に、各開口部2aを通じて不純物を拡散し、各拡散層3を形成する。各拡散層3の形成に際し、各拡散層3上に、膜厚200nmの酸化膜が形成される。この結果、半導体ウエハ1上に、厚い部分で膜厚が800nm、薄い部分で膜厚が200nm、段差の高さが600nmの酸化膜2が形成される。
【0019】
次に、図1(b)に示す様に、EB蒸着法又はスパッタ蒸着法により金属層4を形成する。例えば、金属層4は、膜厚が1.1μmのAL−Siである。このとき、酸化膜2の段差部分で、金属層4に溝4bが形成される。
【0020】
この後に、例えば200℃に20分間加熱して、乾燥処理を施してから、図1(c)に示す様に、レジスト膜5を形成する。このとき、酸化膜2と金属層4からなる下地の層に形成された段差の高さよりも、レジスト膜5を厚くして、段差部分でのレジスト膜5の膜切れを防ぐ。例えば、レジスト膜5は、膜厚が1.3μmのネガレジストである。
【0021】
更に、ホットプレート又はオーブンを用いて、レジスト膜5を例えば105℃に90秒間加熱するというプレベークを行う。そして、レジスト膜5にマスクを被せて、レジスト膜5を露光してから、レジスト膜5に現像処理を施す。これにより、図1(d)に示す様に、レジスト膜5の露光された領域のみが除去され、レジスト膜5がパターニングされる。
【0022】
次に、ホットプレートを用いて、パターニングされたレジスト膜5を加熱する第1ポストベーク工程を行う。例えば、ワンライン方式のデベロッパーにおいて、先のレジスト膜5の現像に引き続き、ホットプレートを用いて、第1ポストベーク工程を行う。第1ポストベーク工程においては、ホットプレートの温度を160℃乃至190℃に設定し、加熱時間を1分乃至3分に設定する。例えば、レジスト膜5を170℃で2分間加熱する。そして、レジスト膜5の仕上がりの状態を検査する。
【0023】
この検査の後に、オーブンを用いて、レジスト膜5を加熱する第2ポストベーク工程を行う。第2ポストベーク工程においては、加熱温度を160℃乃至190℃に設定し、加熱時間を20分乃至30分に設定する。例えば、レジスト膜5を温度175℃で25分間加熱する。更に、昇温時の温度勾配を100℃/分に設定する。図3(a)のグラフは、昇温時の温度勾配100℃/分で、温度175℃までの加熱を行い、この温度175℃を25分間保持してから、温度を下降させたときの温度変化を示している。
【0024】
温度の測定は、オーブンの表示温度によらず、半導体ウエハ1に熱電対を直接設け、この熱電対により行う。これにより、レジスト膜5の温度及び温度勾配を正確に設定することが可能になる。また、多数のウエハをキャリアにセットした上で、ウエットエッチングを行うので(バッチ処理)、同じ状態で、第2ポストベーク工程を行う必要がある。しかしながら、容量の大きなオーブンを用いると、温度勾配を100℃/分まで引き上げることができないので、本実施形態では、バッチ処理を行うのに最低限必要な容量のクリーンオーブンを採用し、これにより100℃/分の温度勾配を達成した。
【0025】
この様に第2ポストベーク工程においては、レジスト膜5の加熱温度及び加熱時間だけでなく、昇温時の温度勾配を適宜に設定したので、図2(e)に示す様に、レジスト膜5が金属層4の溝4bに浸入して、レジスト膜5が金属層4に完全に密着する。これは、昇温時の温度勾配を急峻な100℃/分に設定したことから、レジスト膜5の硬化がその表面から内部へと順次進行し、これによってレジスト膜5が金属層4の溝4bに浸入し易くなるためと考えられる。
【0026】
こうしてレジスト膜5を金属層4に密着させてから、図2(f)に示す様に、ウエットエッチングにより金属層4をパターニングにして、金属層4の配線パターンを形成する。このとき、金属層4の溝4bにレジスト膜5が充填されているので、薬液が金属層4の溝4bに浸入することはなく、この溝4bの部分で金属層4が必要以上にエッチングされずに済み、配線パターンが断線せずに済む。最後に、図2(g)に示す様に、レジスト膜5を除去する。
【0027】
本実施形態の金属配線形成方法を光ICの製造工程に適用したところ、配線パターンの断線不良率が0%であった。また、配線パターンをSME(走査型電子顕微鏡)で観察したところ、配線パターンの異常を確認することができなかった。これに対して、図4に示す従来の方法では、図5に示す現象が度々生じて、配線パターンが断線し、配線パターンの断線不良率が30%であった。
【0028】
尚、本発明は、上記実施形態に限定されるものでなく、多様に変形することができる。例えば、第2ポストベーク工程において、レジスト膜5を温度175℃で25分間加熱し、昇温時の温度勾配を100℃/分に設定しているが、温度、時間及び温度勾配は、160℃乃至190℃の範囲、20分乃至30分の範囲、100℃/分以上の範囲でそれぞれ適宜に設定しても構わない。また、第2ポストベーク工程だけでなく、第1ポストベーク工程においても、昇温時の温度勾配を100℃/分以上に設定しても構わない。
【0029】
【発明の効果】
以上説明した様に本発明によれば、レジストの昇温時の温度勾配を急峻にしている。この様な加熱方法により、レジストの密着性が格段に向上し、レジストが金属層の溝にまで浸入する。このため、金属層のエッチングに際し、該溝の部分に薬液が浸入することはなく、該溝の部分で金属層が必要以上にエッチングされずに済み、金属層の配線パターンが断線せずに済む。
【図面の簡単な説明】
【図1】 (a)乃至乃至(d)は、本発明の金属配線形成方法の一実施形態における各工程を示す図である。
【図2】 (e)乃至(g)は、図1の(d)に引き続く本実施形態における他の各工程を示す図である。
【図3】 (a)は本実施形態におけるレジスト膜の温度変化を示すグラフであり、(b)は従来例におけるレジスト膜の温度変化を示すグラフである。
【図4】 (a)乃至(f)は、従来の形成方法の各工程を示す図である。
【図5】 (a)乃至(e)は、従来の形成方法において断線不良が発生する過程を示す図である。
【符号の説明】
1 半導体ウエハ
2 酸化膜
3 拡散層
4 金属層
5 レジスト膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for forming a metal wiring of a semiconductor device.
[0002]
[Prior art]
This type of conventional metal wiring forming method includes the respective steps shown in FIGS. 4A to 4F, for example. Here, as shown in FIG. 4A, first, an
[0003]
Next, as shown in FIG. 4B, a
[0004]
After this, for example, the substrate is heated to 200 ° C. for 20 minutes to perform a drying process, and then a
[0005]
Further, pre-baking is performed by heating the
[0006]
Next, the
[0007]
[Problems to be solved by the invention]
Incidentally, as shown in FIG. 5A, in the stepped portion 104a of the
[0008]
Such a phenomenon is caused by the poor adhesion of the
[0009]
However, in the conventional first and second post-bake processes, only the temperature level is controlled, so that good adhesion of the
[0010]
In particular, in the conventional second post-baking process, as shown in the graph of FIG. 3B, for example, a long time of 10 minutes is spent until the temperature reaches 20 ° C. to 140 ° C., and the temperature gradient is 12 ° C. / Min. This is because wet etching is performed with a large number (for example, 25 sheets) of wafers set on an AL (aluminum) carrier (batch processing), and it is necessary to perform the second post-bake process in the same state. This is because a large-capacity oven is applied and a long time is spent in raising the temperature in the oven.
[0011]
Accordingly, the present invention has been made in view of the above-described conventional problems, and a metal of a semiconductor device capable of improving the adhesion of a resist film by appropriately setting a temperature gradient at the time of temperature increase. An object is to provide a wiring forming method.
[0012]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides a method for forming a metal wiring of a semiconductor device, in which after a metal layer is formed, resist coating, exposure, development, and curing by heating are sequentially performed, and then the metal layer is etched. , Curing by heating includes a first post-baking step and a second post-baking step for heating the resist, respectively, and after the first post-baking, the temperature of the resist is returned to room temperature and then transferred to the second post-baking. In the second post-baking step, the temperature gradient when the resist is heated is set to 100 ° C./min or more.
[0013]
According to the present invention, the temperature gradient when the resist is heated is made steep. By such a heating method, the adhesion of the resist is remarkably improved, and the resist penetrates into the groove of the metal layer. This is presumably because when the temperature gradient at the time of the temperature rise of the resist is steep, the hardening of the resist proceeds sequentially from the surface to the inside, thereby making it easier for the resist to enter the grooves of the metal layer.
[0014]
In the present invention, the temperature gradient when the resist is heated is 100 ° C./min or more. Thus, if the temperature gradient at the time of temperature rise is set to 100 ° C./min or more, the adhesiveness of the resist can be reliably improved.
[0015]
Furthermore, the process of curing by heating the resist includes a first post-baking step, and a second Posutobe click process. In the first post-baking step, the resist is heated to 160 ° C. to 190 ° C. for 1 minute to 3 minutes. In the second post-baking step, the resist is heated to 160 ° C. to 190 ° C. for 20 to 30 minutes.
[0016]
By setting the temperature and time in the first and second post-bake processes as described above, the adhesion of the resist can be improved more reliably.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[0018]
1A to 1D and FIGS. 2E to 2G show an embodiment of a method for forming a metal wiring of a semiconductor device of the present invention. In the present embodiment, first, an
[0019]
Next, as shown in FIG. 1B, the
[0020]
After this, for example, the substrate is heated to 200 ° C. for 20 minutes to perform a drying process, and then a resist
[0021]
Further, pre-baking is performed by heating the resist
[0022]
Next, the 1st post-baking process which heats the patterned resist
[0023]
After this inspection, a second post-baking process for heating the resist
[0024]
The temperature is measured by directly providing a thermocouple on the
[0025]
In this way, in the second post-baking step, not only the heating temperature and heating time of the resist
[0026]
After the resist
[0027]
When the metal wiring formation method of this embodiment was applied to the optical IC manufacturing process, the disconnection failure rate of the wiring pattern was 0%. Further, when the wiring pattern was observed with an SME (scanning electron microscope), the abnormality of the wiring pattern could not be confirmed. On the other hand, in the conventional method shown in FIG. 4, the phenomenon shown in FIG. 5 frequently occurs, the wiring pattern is disconnected, and the disconnection failure rate of the wiring pattern is 30%.
[0028]
In addition, this invention is not limited to the said embodiment, It can deform | transform variously. For example, in the second post-bake process, the resist
[0029]
【The invention's effect】
As described above, according to the present invention, the temperature gradient when the resist is heated is made steep. By such a heating method, the adhesion of the resist is remarkably improved, and the resist penetrates into the groove of the metal layer. For this reason, when the metal layer is etched, the chemical solution does not enter the groove portion, the metal layer is not etched more than necessary in the groove portion, and the wiring pattern of the metal layer is not disconnected. .
[Brief description of the drawings]
FIGS. 1A to 1D are diagrams showing respective steps in an embodiment of a metal wiring forming method of the present invention.
FIGS. 2E to 2G are diagrams showing other steps in the embodiment subsequent to FIG. 1D. FIGS.
3A is a graph showing a temperature change of a resist film in the present embodiment, and FIG. 3B is a graph showing a temperature change of a resist film in a conventional example.
FIGS. 4A to 4F are diagrams showing respective steps of a conventional forming method.
FIGS. 5A to 5E are diagrams showing a process in which a disconnection failure occurs in a conventional forming method.
[Explanation of symbols]
DESCRIPTION OF
Claims (3)
レジストの加熱よる硬化は、レジストをそれぞれ加熱する第1ポストベーク工程及び第2ポストベーク工程を含み、
第1ポストベークの後に、レジストの温度を常温に戻してから第2ポストベークに移行し、
第2ポストベーク工程では、レジストの昇温時の温度勾配を100℃/分以上にしたことを特徴とする半導体装置の金属配線形成方法。 In the method for forming a metal wiring of a semiconductor device in which, after forming a metal layer, resist coating, exposure, development, and curing by heating are sequentially performed, and then the metal layer is etched.
Curing by heating the resist includes a first post-baking step and a second post-baking step of heating the resist,
After the first post-baking, the temperature of the resist is returned to room temperature and then transferred to the second post-baking.
In the second post-bake process, the temperature gradient at the time of raising the temperature of the resist is set to 100 ° C./min or more.
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