JP3721299B2 - Manufacturing method of semiconductor package - Google Patents

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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

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  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は半導体パッケージの製造方法に関し、更に詳細にはボンディングパッド及び外部接続用パッドに電解めっきを施す際に、めっき用バスラインに電気的に接続するめっき用導体パターンを可及的に少なくし得る半導体パッケージの製造方法に関する。
【０００２】
【従来の技術】
半導体装置には、図４に示す半導体装置が用いられている。図４に示す半導体装置では、基板１０の一面側に搭載された半導体素子１２の電極端子の各々とワイヤ１８によって電気的に接続されるボンディングパッド１６ａが、半導体素子１２が搭載される搭載部１２の周囲に形成されて成るボンディングパッド群１６が形成されている。更に、ボンディングパッド１６ａ，１６ａ・・の各々と導体パターン２０によって電気的に接続されていると共に、基板１０を貫通するスルーホールヴィア１４ａ，１４ａ・・から成るヴィア群１４Ａ，１４Ｂがボンディングパッド群１６を挟んで形成されている。ヴィア群１４Ａがボンディングパッド群１６よりも基板１０の端縁側の外側に形成された外側ヴィア群であり、ヴィア群１４Ｂがボンディングパッド群１６よりも内側の半導体素子１２側に形成された内側ヴィア群である。
一方、基板１０の他面側には、スルーホールヴィア１４ａ，１４ａ・・の各々と導体パターン２６によって電気的に接続された外部接続端子用パッド２４ａ，２４ａ・・から成る外部接続端子用パッド群２４が、ヴィア群１４Ａ，１４Ｂに挟まれて形成されている。
尚、基板１０の一面側に搭載された半導体素子１２やワイヤ１８，１８・・等は封止樹脂２８によって樹脂封止される。
【０００３】
ところで、基板１０に形成されたボンディングパッド１６ａ，１６ａ・・及び外部接続端子用パッド２４ａ，２４ａ・・には、ワイヤ１８やはんだボール２２との接続信頼性等を向上すべく、電解めっきによって金等の貴金属めっきが施されている。このため、図５に示す基板１００を形成し、所定箇所に電解めっきを施す。基板１００には、外側ヴィア群１４Ａ，内側ヴィア群１４Ｂ、ボンディングパッド群１６及び外部接続端子用パッド群２４を形成した基板１００の一面側に、ボンディング部１６ａ又はスルーホールヴィア１４ａと、最外側ヴィアよりも外側に形成しためっき用バスライン１０４とを電気的に接続するめっき用導体パターン１０２，１０２・・を形成する。
かかるめっき用導体パターン１０２，１０２・・は、外側ヴィア群１４Ａを構成するスルーホールヴィア１４ａの間の間隙を通過する。
尚、基板１００の他面側には、図６に示す如く、めっき用バスライン１０４及びめっき用導体パターン１０２は形成されていない。
【０００４】
【発明が解決しようとする課題】
図５及び図６に示す基板１００によれば、めっき用バスライン１０４から給電し、ボンディング部１６ａ，１６ａ・・及び外部接続端子用パッド２４ａ，２４ａ・・に所望の電解めっきを施すことができる。
しかしながら、半導体装置の小型化や多ピン化に伴い、外側ヴィア群１４Ａを構成するスルーホールヴィア１４ａ間の間隙が狭間隙となり、この間隙を通過し得るめっき用導体パターン１０２の本数は減少する。このため、図４に示す半導体装置では、めっき用導体パターン１０２の形成本数によって、その小型化や多ピン化に限界が生じることになる。
そこで、本発明の課題は、ヴィア群間に挟まれてボンディングパッド及び外部接続パッドが形成された半導体パッケージにおいて、その外側ヴィア群のヴィア間の間隙が狭間隙となっても、充分な本数のめっき用導体パターンを形成し得る半導体パッケージの製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明者等は、前記課題を解決するには、ボンディングパッド群の外側に位置する外側ヴィア群のヴィアと、ボンディングパッド群の内側に位置する内側ヴィア群のヴィアとを、基板の両面に形成しためっき用バスラインの各々に電気的に接続することによって、ヴィア群を構成するヴィア間の間隙を通過するめっき用導体パターンの本数を低減できると考え検討を重ねた結果、本発明に到達した。
すなわち、本発明は、基板の一面側に搭載される半導体素子の電極端子の各々とワイヤボンディングされるボンディングパッドが前記半導体素子の搭載部の周囲に形成されて成るボンディングパッド群と、前記ボンディングパッド群よりも前記基板の端縁側の外側に形成され、前記ボンディングパッド群の各ボンディングパッドと導体パターンによって電気的に接続された、前記基板を貫通するヴィアから成る外側ヴィア群と、前記ボンディングパッド群よりも前記半導体素子の搭載部側の内側に形成され、前記ボンディングパッド群の各ボンディングパッドと導体パターンによって電気的に接続された、前記基板を貫通するヴィアから成る内側ヴィア群と、前記基板の他面側に前記外側ヴィア群と内側ヴィア群とに挟まれて形成され、前記ヴィアの各々と導体パターンによって電気的に接続された外部接続端子用パッドから成る外部接続端子用パッド群とを具備する半導体パッケージを製造する際に、該基板の一面側で且つ前記外側ヴィア群の最外側ヴィアよりも更に外側に形成されためっき用バスラインと、前記外側ヴィア群の各ヴィアとをめっき用導体パターンによって電気的に接続すると共に、前記基板の他面側で且つ前記内側ヴィア群の最内側ヴィアよりも更に内側に形成され、前記内側ヴィア群の各ヴィアとめっき用導体パターンによって電気的に接続されためっき用共通ラインと、前記基板の他面側で且つ前記最外側ヴィアよりも外側に形成されためっき用バスラインとをめっき用導体パターンにより電気的に接続し、前記ボンディングパッド及び外部接続端子用パッドに、前記基板の両面に形成しためっき用バスラインから給電して電解めっきを施すことを特徴とする半導体パッケージの製造方法にある。
【０００６】
かかる本発明において、基板の両面に形成しためっき用バスラインを、前記基板を貫通するヴィアによって電気的に接続し、前記基板の一方に形成しためっき用バスラインに給電して電解めっきを施すことにより、基板の一方側からのみ給電することによって電解めっきを施すことができる。
この電解めっきを施す際に、ボンディングパッド及び外部接続端子用パッドを除き、基板の両面をめっき用レジストによって覆うことによって、ボンディングパッド面及び外部接続端子用パッド面のみに電解めっきを施すことができる。
更に、電解めっきによって、ボンディングパッド面及び外部接続端子用パッド面にニッケル等の下地めっきを施した後、前記下地めっき上に金等の貴金属めっきを施すことにより、ワイヤやはんだボール等の外部接続端子との接続信頼性等を更に向上できる。
また、電解めっきを施した後、内側ヴィア群の最内側ヴィアよりも内側に形成されためっき用共通ラインをエッチングによって除去することにより、隣接するボンディングパッドや外部接続端子用パッドを電気的に切り離すことができる。
【０００７】
従来、ヴィア群間に挟まれてボンディングパッド及び外部接続パッドが形成された半導体パッケージにおいて、基板の一面側で且つ外側ヴィア群の外側に形成された一本のめっき用バスラインに、ヴィア及びボンディングパッドから引き出しためっき用導体パターンを電気的に接続していた。
この点、本発明によれば、基板の両面にめっき用バスラインを形成し、外側ヴィア群から引き出しためっき用導体パーンを、基板の一面側に形成しためっき用バスラインに電気的に接続し、且つ内側ヴィア群から引き出しためっき用導体パターンを、基板の他面側に形成しためっき用バスラインに電気的に接続する。その結果、外側ヴィア群を形成するヴィア間の間隙を通過するめっき用導体パターンの本数を従来よりも少なくでき、従来よりもヴィア間の間隙を狭間隙とすることができる。
【０００８】
【発明の実施の形態】
本発明において、ヴィア群間に挟まれて形成されたボンディングパッド及び外部接続パッドに電解めっきを施す基板の一例を図１及び図２に示す。図１は、ボンディングパッド及び外部接続パッドに電解めっきを施す基板３０の一面側を示す部分平面図であり、図２は、この基板３０の他面側を示す部分平面図である。
図１に示す基板３０の一面側には、図４に示す様に、搭載された半導体素子１２の電極端子の各々とワイヤ１８によって電気的に接続されるボンディングパッド１６ａが、半導体素子１２が搭載される搭載部の周囲に形成されて成るボンディングパッド群１６を具備する。更に、ボンディングパッド１６ａ，１６ａ・・の各々と導体パターン２０によって電気的に接続されていると共に、基板３０を貫通するスルーホールヴィア１４ａ，１４ａ・・から成るヴィア群１４Ａ，１４Ｂがボンディングパッド群１６を挟んで形成されている。かかるヴィア群１４Ａ，１４Ｂのうち、ヴィア群１４Ａは、ボンディングパッド群１６よりも外側の基板３０の端縁側に形成された外側ヴィア群１４Ａであり、ヴィア群１４Ｂは、ボンディングパッド群１６よりも内側の半導体素子１２側に形成された内側ヴィア群１４Ｂである。
かかる外側ヴィア群１４Ａの最外側ヴィアよりも外側にめっき用バスライン３２が形成されており、めっき用バスライン３２には、外側ヴィア群１４Ａの各スルーホールヴィア１４ａ（以下、単にヴィア１４ａと称することがある）から引き出されためっき用導体パターン３４，３４・・が電気的に接続されている。外側ヴィア群１４Ａのうち、最外側に形成されているヴィア１４ａ，１４ａ・・は直接めっき用バスライン３２に電気的に接続され、最外側ヴィアの内側に位置するヴィア１４ａ，１４ａ・・からのめっき用導体パターン３４は、最外側ヴィアのヴィア１４ａ間の間隙を通過してめっき用バスライン３２に電気的に接続される。
【０００９】
一方、基板１０の他面側には、ヴィア１４ａ，１４ａ・・の各々と導体パターン２６によって電気的に接続された外部接続端子用パッド２４ａ，２４ａ・・から成る外部接続端子用パッド群２４が、外側ヴィア群１４Ａ及び内側ヴィア群１４Ｂに挟まれて形成されている。
この基板１０の他面側には、外側ヴィア群１４Ａの外側にめっき用バスライン３６が形成されており、めっき用バスライン３６は、基板１０の一面側に形成されためっき用バスライン３２とヴィア（図示せず）によって電気的に接続されている。
また、内側ヴィア群１４Ｂの最内側に位置する最内側ヴィアよりも内側には、めっき用共通ライン３８が形成されており、めっき用共通ライン３８には、内側ヴィア群１４Ｂを構成するヴィア１４ａ，１４ａ・・の各々から引き出されためっき用導体パターン４０，４０・・が電気的に接続されている。
更に、めっき用共通ライン３８は、外側ヴィア群１４Ａを構成するヴィア１４ａ間の間隙を通過するめっき用導体パターン４２によって、めっき用バスライン３６に電気的に接続されている。このめっき用導体パターン４２は、図２に示す様に、めっき用共通ライン３８に一本形成することで足りる。
【００１０】
図１及び図２に示す電解めっきを施す基板３０では、基板３０の一面側において、外側ヴィア群１４Ａを構成するヴィア１４ａ，１４ａ・・の各々とめっき用バスライン３２とがめっき用導体パターン３４，３４・・によって電気的に接続されている。更に、基板３０の他面側において、内側ヴィア群１４Ｂを構成するヴィア１４ａ，１４ａ・・の各々と、めっき用バスライン３６に電気的に接続されためっき用共通ライン３８とが、めっき用導体パターン４０，４０・・によって電気的に接続されている。
この様に、図１及び図２に示す電解めっきを施す基板３０では、外側ヴィア群１４Ａのヴィア１４ａ，１４ａ・・と内側ヴィア群１４Ｂのヴィア１４ａ，１４ａ・・とを、別々にめっき用バスライン３２，３６に電気的に接続している。このため、図５及び図６に示す従来の電解めっきを施す基板１００の如く、外側ヴィア群１４Ａのヴィア１４ａ，１４ａ・・の各々と、内側ヴィア群１４Ｂの各１４ａと電気的に接続されたボンディングパッド１６ａ，１６ａ・・の各々とからめっき用導体パターン１０２，１０２・・を、一本のめっき用バスライン１０４に引き出すことを要せず、外側ヴィア群１４Ａのヴィア１４ａ間の間隙を通過するめっき用導体パターン３４の本数を可及的に少なくできる。
【００１１】
図１及び図２に示すめっき用導体パターン３４，４０及びめっき用バスライン３２，３６は、ボンディングパッド１６ａ、導体パターン２０，２６及び外部接続端子用パッド２４ａと同時に、例えばサブトラクティブ法によって形成できる。かかるサブトラクティブ法によれば、先ず、ヴィア１４ａ，１４ａ・・を形成する箇所にドリル等によって貫通孔を形成した基板３０に無電解銅めっきを施し、基板３０の両面及び貫通孔の内壁面に薄膜状銅層を形成した後、基板３０の各面にフォトレジストを塗布する。更に、塗布したフォトレジストにパターニングを施し、貫通孔の内壁面や導体パターン２０等を形成する部分の薄膜状銅層を露出する。次いで、薄膜状銅層を給電層とする電解めっきを施し、露出した薄膜状銅層に沿って銅を積み上げた後、フォトレジストを除去してから薄膜状銅層をエッチング等により除去することによって、めっき用導体パターン３４，４０、めっき用バスライン３２，３６、ヴィア１４ａ、ボンディングパッド１６ａ、導体パターン２０，２６及び外部接続端子用パッド２４ａを形成できる。めっき用導体パターン３４，４０やめっき用バスライン３２，３６等を形成した基板３０の両面には、ボンディングパッド１６ａや外部接続端子用パッド２４ａ等の必要な部分のみを露出した状態でレジストを塗布する。
尚、ヴィア１４ａ，１４ａ・・は、導体パターン２０等を形成した後、ドリル等で穿設した貫通孔の内壁面に無電解銅めっき等によって薄膜状銅層を形成して電気的に接続してもよい。
【００１２】
この様にして形成した基板３０のボンディングパッド１６ａ，１６ａ・・及び外部接続端子用パッド２４ａ，２４ａ・・に電解めっきによってめっきを施す際には、ボンディングパッド１６ａ及び外部接続端子用パッド２４ａのみを露出するように、基板３０の両面にレジストを塗布した後、めっき用バスライン３２，３６に給電することによって、ボンディングパッド１６ａ，１６ａ・・及び外部接続端子用パッド２４ａ，２４ａ・・の各面に所望の電解めっきを施すことができる。
かかる電解めっきとしては、ニッケル等の下地めっきを施した後、この下地めっき上に金等の貴金属めっきを施すことが好ましい。貴金属めっきとしては、金めっきの他にパラジウムめっきや銀めっきを挙げることができる。
【００１３】
ボンディングパッド１６ａ，１６ａ・・及び外部接続端子用パッド２４ａ，２４ａ・・に所望の電解めっきを施した後、内側ヴィア群１４Ｂよりも内側に形成されためっき用共通ライン３８をエッチングによって除去する。かかるめっき用共通ライン３８のエッチングによる除去によって、ボンディングパッド１６ａから内側ヴィア群１４Ｂのヴィア１４ａを経由して外部接続端子用パッド２４ａに至るラインを、その隣接するラインと電気的に絶縁することができる。このめっき用共通ライン３８のエッチングによる除去を図３に示す。
図３において、基板３０の他面側に金めっき４６が施された外部接続端子用パッド２４ａやめっき用共通ライン３８等が形成され、これらの必要な部分のみを露出した状態でレジスト４４を塗布する[図３（ａ）]。この状態でレジスト４８を塗布した後、めっき用共通ライン３８が露出するように、レジスト４８にパターニングを施す［図３（ｂ）］。更に、基板３０の他面側にエッチングを施し、レジスト４０，４８から露出しているめっき用共通ライン３８を除去し［図３（ｃ）］、その後、レジスト４８を除去する［図３（ｄ）］。
また、めっき用バスライン３２，３６に電気的に接続されているめっき用導体パターン３４，４２等は、図３に示すようにエッチングによって除去してもよいが、外形加工の際に、めっき用バスライン３２，３６と最外側ヴィアとの間を切り離すことによっても、ボンディングパッド１６ａから外側ヴィア群１４Ａのヴィア１４ａを経由して外部接続端子用パッド２４ａに至るラインと、その隣接するラインとを電気的に絶縁できる。
この様に、めっき用バスライン３２，３６から切り離して得た半導体パッケージの所定箇所に半導体素子１２を搭載し、ワイヤ１８によって半導体素子１２の電極端子とボンディングパッド１６ａとを電気的に接続した後、半導体素子１２やワイヤ１８等を樹脂封止することによって、図４に示す半導体装置を得ることができる。
【００１４】
図１及び図２に示す電解めっきを施す基板３０では、外側ヴィア群１４Ａのヴィア１４ａ間の間隙を通過するめっき用導体パターン３４の本数を可及的に少なくできるため、外側ヴィア群１４Ａのヴィア１４ａ間の間隙を、図５及び図６に示す従来の基板１００よりも狭間隙とすることができる。その結果、半導体装置の小型化や多ピン化を図る際に、外側ヴィア群１４Ａのヴィア１４ａ間が狭間隙となっても充分対応可能である。
【００１５】
【発明の効果】
本発明によれば、ヴィア群間に挟まれてボンディングパッド及び外部接続パッドが形成された半導体パッケージにおいて、基板に形成したボンディングパッド及び外部接続端子用パッドに電解めっきを施す際に用いるめっき用導体パターンのうち、ヴィア間の間隙を通過するめっき用導体パターンの本数を可及的に少なくできる。
その結果、ヴィア間の間隙を、従来の基板よりも狭間隙とすることができ、半導体装置の小型化や多ピン化を図る際に、ヴィア間が狭間隙となっても充分対応可能である。
【図面の簡単な説明】
【図１】本発明に用いる電解めっきを施す基板の一面側を示す部分平面図である。
【図２】本発明に用いる電解めっきを施す基板の他面側を示す部分断面図である。
【図３】めっき用共通ラインを除去する除去工程を説明する工程図である。
【図４】半導体装置の部分断面図である。
【図５】従来の電解めっきを施す基板の一面側を示す部分断面図である。
【図６】従来の電解めっきを施す基板の他面側を示す部分断面図である。
【符号の説明】
１２ 半導体素子
１４ａ スルーホールヴィア
１４ ヴィア群
１４Ａ 外側ヴィア群
１４Ｂ 内側ヴィア群
１６ａ ボンディングパッド
１６ ボンディングパッド群
２０，２６ 導体パターン
２４ａ 外部接続端子用パッド
２４ 外部接続端子用パッド群
３０ 電解めっきを施す基板
３２，３６ めっき用バスライン
３４，４０，４２ めっき用導体パターン
３８ めっき用共通ライン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor package, and more specifically, the number of conductor patterns for plating electrically connected to a plating bus line is reduced as much as possible when electrolytic plating is performed on bonding pads and external connection pads. The present invention relates to a method for manufacturing a semiconductor package.
[0002]
[Prior art]
As the semiconductor device, the semiconductor device shown in FIG. 4 is used. In the semiconductor device shown in FIG. 4, the bonding pad 16 a electrically connected to each electrode terminal of the semiconductor element 12 mounted on one surface side of the substrate 10 by the wire 18 is mounted on the mounting portion 12 on which the semiconductor element 12 is mounted. A bonding pad group 16 formed around the substrate is formed. Furthermore, via pads 14A, 14B comprising through-hole vias 14a, 14a,... Which are electrically connected to each of the bonding pads 16a, 16a,. It is formed on both sides. The via group 14 </ b> A is an outer via group formed outside the bonding pad group 16 on the edge side of the substrate 10, and the via group 14 </ b> B is an inner via group formed on the semiconductor element 12 side inside the bonding pad group 16. It is.
On the other hand, on the other side of the substrate 10, external connection terminal pad groups comprising external connection terminal pads 24a, 24a,... Electrically connected to each of the through-hole vias 14a, 14a,. 24 is formed between the via groups 14A and 14B.
The semiconductor element 12 and the wires 18, 18... Mounted on the one surface side of the substrate 10 are resin-sealed with a sealing resin 28.
[0003]
The bonding pads 16a, 16a,... And the external connection terminal pads 24a, 24a,... Formed on the substrate 10 are made of gold by electrolytic plating in order to improve the connection reliability with the wires 18 and the solder balls 22. Noble metal plating is applied. For this reason, the substrate 100 shown in FIG. 5 is formed, and electrolytic plating is applied to predetermined portions. The substrate 100 has an outer via group 14A, an inner via group 14B, a bonding pad group 16 and an external connection terminal pad group 24 formed on one surface side of the substrate 100, a bonding portion 16a or a through-hole via 14a, and an outermost via. The plating conductor patterns 102, 102,... For electrically connecting the plating bus lines 104 formed outside are formed.
The plating conductor patterns 102, 102,... Pass through the gaps between the through-hole vias 14a constituting the outer via group 14A.
Note that the plating bus line 104 and the plating conductor pattern 102 are not formed on the other surface side of the substrate 100 as shown in FIG.
[0004]
[Problems to be solved by the invention]
According to the substrate 100 shown in FIG. 5 and FIG. 6, power can be supplied from the plating bus line 104, and desired electrolytic plating can be applied to the bonding portions 16 a, 16 a, and the external connection terminal pads 24 a, 24 a. .
However, with the downsizing of the semiconductor device and the increase in the number of pins, the gap between the through-hole vias 14a constituting the outer via group 14A becomes a narrow gap, and the number of conductor patterns 102 for plating that can pass through this gap decreases. For this reason, in the semiconductor device shown in FIG. 4, there is a limit to the reduction in size and the number of pins depending on the number of plating conductor patterns 102 formed.
Accordingly, an object of the present invention is to provide a semiconductor package in which bonding pads and external connection pads are formed sandwiched between via groups, even if the gap between the vias in the outer via group is a narrow gap. An object of the present invention is to provide a method of manufacturing a semiconductor package capable of forming a conductor pattern for plating.
[0005]
[Means for Solving the Problems]
In order to solve the above problems, the inventors of the present invention formed vias in the outer via group located outside the bonding pad group and vias in the inner via group located inside the bonding pad group on both sides of the substrate. As a result of repeated investigations, the inventors reached the present invention by considering that the number of conductor patterns for plating passing through the gaps between the vias constituting the via group can be reduced by electrically connecting to each of the plated bus lines. .
That is, the present invention provides a bonding pad group in which a bonding pad wire-bonded to each electrode terminal of a semiconductor element mounted on one surface side of a substrate is formed around the mounting portion of the semiconductor element, and the bonding pad An outer via group that is formed on the outer edge side of the substrate from the group and is electrically connected to each bonding pad of the bonding pad group by a conductive pattern; An inner via group formed of vias penetrating the substrate, the inner via group being formed inside the mounting portion side of the semiconductor element and electrically connected to each bonding pad of the bonding pad group by a conductor pattern; and wherein is formed sandwiched between the outer via group and the inner via group on the other side, the When manufacturing a semiconductor package comprising an external connection terminal pad group comprising external connection terminal pads electrically connected to each via by a conductor pattern, the outer via group on one side of the substrate The plating bus line formed on the outer side of the outermost vias and the respective vias of the outer via group are electrically connected by a plating conductor pattern, and the other side of the substrate and the inner vias are connected. A plating common line which is formed further inside than the innermost via of the group and is electrically connected to each via of the inner via group by a conductive pattern for plating; and the outermost via on the other surface side of the substrate. A plating bus line formed outside is electrically connected by a plating conductor pattern, and the bonding pads and external connection terminal pads are connected. To de, in a method of manufacturing a semiconductor package, characterized in that applying the power supply to the electrolytic plating from the plating bus lines formed on both surfaces of the substrate.
[0006]
In the present invention, the plating bus lines formed on both surfaces of the substrate are electrically connected by vias penetrating the substrate, and the plating bus line formed on one side of the substrate is fed to be subjected to electrolytic plating. Thus, electrolytic plating can be performed by supplying power only from one side of the substrate.
When performing this electroplating, except for the bonding pads and the external connection terminal pads, by covering both surfaces of the substrate with a resist for plating, the electroplating can be performed only on the bonding pad surfaces and the external connection terminal pad surfaces. .
Further, after applying a base plating such as nickel to the bonding pad surface and the pad surface for external connection terminals by electrolytic plating, external connection such as wires and solder balls is performed by applying a precious metal plating such as gold on the base plating. Connection reliability with the terminal can be further improved.
In addition, after electrolytic plating is performed, the common bonding line formed inside the innermost via of the inner via group is removed by etching, thereby electrically separating adjacent bonding pads and external connection terminal pads. be able to.
[0007]
Conventionally, in a semiconductor package in which bonding pads and external connection pads are formed sandwiched between via groups, vias and bonding are formed on one plating bus line formed on one side of the substrate and outside the outer via group. The plating conductor pattern drawn out from the pad was electrically connected.
In this regard, according to the present invention, the plating bus lines are formed on both sides of the substrate, and the plating conductor pattern drawn from the outer via group is electrically connected to the plating bus line formed on one side of the substrate. In addition, the plating conductor pattern drawn out from the inner via group is electrically connected to a plating bus line formed on the other surface side of the substrate. As a result, the number of conductor patterns for plating that pass through the gaps between the vias forming the outer via group can be reduced as compared with the prior art, and the gap between the vias can be made narrower than before.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
In the present invention, an example of a substrate on which electrolytic plating is performed on a bonding pad and an external connection pad formed by being sandwiched between via groups is shown in FIGS. FIG. 1 is a partial plan view showing one surface side of a substrate 30 on which electrolytic plating is applied to bonding pads and external connection pads, and FIG. 2 is a partial plan view showing the other surface side of the substrate 30.
On one surface side of the substrate 30 shown in FIG. 1, as shown in FIG. 4, bonding pads 16a electrically connected to each of the electrode terminals of the mounted semiconductor element 12 by wires 18 are mounted on the semiconductor element 12. A bonding pad group 16 formed around the mounting portion is provided. Furthermore, via pads 14A, 14B comprising through-hole vias 14a, 14a,... Which are electrically connected to each of the bonding pads 16a, 16a,. It is formed on both sides. Among the via groups 14A and 14B, the via group 14A is an outer via group 14A formed on the edge side of the substrate 30 outside the bonding pad group 16, and the via group 14B is located inside the bonding pad group 16. This is an inner via group 14B formed on the semiconductor element 12 side.
A plating bus line 32 is formed on the outer side of the outermost via of the outer via group 14A, and each through-hole via 14a (hereinafter simply referred to as via 14a) of the outer via group 14A is formed on the plating bus line 32. .. Are electrically connected to each other. Of the outer via group 14A, the vias 14a, 14a,... Formed on the outermost side are directly connected to the plating bus line 32 directly from the vias 14a, 14a,. The plating conductor pattern 34 is electrically connected to the plating bus line 32 through a gap between the vias 14a of the outermost via.
[0009]
On the other hand, an external connection terminal pad group 24 comprising external connection terminal pads 24a, 24a,... Electrically connected to each of the vias 14a, 14a,. The outer via group 14A and the inner via group 14B are sandwiched between the outer via group 14A and the inner via group 14B.
On the other surface side of the substrate 10, a plating bus line 36 is formed outside the outer via group 14 </ b> A. The plating bus line 36 includes a plating bus line 32 formed on one surface side of the substrate 10. They are electrically connected by vias (not shown).
Further, a plating common line 38 is formed on the inner side of the innermost via located on the innermost side of the inner via group 14B, and the plating common line 38 has vias 14a, 14a, 14b constituting the inner via group 14B. .. Are electrically connected to the conductor patterns 40, 40,.
Further, the plating common line 38 is electrically connected to the plating bus line 36 by a plating conductor pattern 42 that passes through a gap between the vias 14a constituting the outer via group 14A. It is sufficient to form one plating conductor pattern 42 on the plating common line 38 as shown in FIG.
[0010]
1 and 2, each of the vias 14 a, 14 a... Constituting the outer via group 14 </ b> A and the plating bus line 32 are formed on the plating conductor pattern 34 on one surface side of the substrate 30. , 34... Are electrically connected. Further, on the other surface side of the substrate 30, each of the vias 14a, 14a,... Constituting the inner via group 14B, and a plating common line 38 electrically connected to the plating bus line 36 are provided as plating conductors. They are electrically connected by the patterns 40, 40,.
1 and FIG. 2, the vias 14a, 14a,... Of the outer via group 14A and the vias 14a, 14a,... Of the inner via group 14B are separately plated. Electrically connected to lines 32 and 36. Therefore, like the conventional substrate 100 to be subjected to electrolytic plating shown in FIGS. 5 and 6, each of the vias 14a, 14a,... Of the outer via group 14A is electrically connected to each 14a of the inner via group 14B. It is not necessary to draw the plating conductor patterns 102, 102,... From each of the bonding pads 16a, 16a,... To the single plating bus line 104, and passes through the gaps between the vias 14a of the outer via group 14A. The number of plating conductor patterns 34 to be reduced can be reduced as much as possible.
[0011]
The plating conductor patterns 34 and 40 and the plating bus lines 32 and 36 shown in FIGS. 1 and 2 can be formed simultaneously with the bonding pads 16a, the conductor patterns 20 and 26, and the external connection terminal pads 24a by, for example, a subtractive method. . According to this subtractive method, first, electroless copper plating is applied to the substrate 30 in which the through holes are formed by drills or the like at the locations where the vias 14a, 14a,. After forming the thin film copper layer, a photoresist is applied to each surface of the substrate 30. Furthermore, patterning is applied to the applied photoresist to expose a thin film copper layer at a portion where the inner wall surface of the through hole, the conductor pattern 20 and the like are formed. Next, by performing electrolytic plating using the thin-film copper layer as a power feeding layer, stacking copper along the exposed thin-film copper layer, removing the photoresist, and then removing the thin-film copper layer by etching or the like The plating conductor patterns 34 and 40, the plating bus lines 32 and 36, the vias 14a, the bonding pads 16a, the conductor patterns 20 and 26, and the external connection terminal pads 24a can be formed. On both surfaces of the substrate 30 on which the plating conductor patterns 34 and 40 and the plating bus lines 32 and 36 are formed, a resist is applied in a state where only necessary portions such as the bonding pads 16a and the external connection terminal pads 24a are exposed. To do.
The vias 14a, 14a,... Are electrically connected by forming a thin film copper layer by electroless copper plating or the like on the inner wall surface of the through hole drilled with a drill or the like after the conductor pattern 20 is formed. May be.
[0012]
When the bonding pads 16a, 16a,... And the external connection terminal pads 24a, 24a,... Of the substrate 30 thus formed are plated by electrolytic plating, only the bonding pads 16a and the external connection terminal pads 24a are used. Each surface of the bonding pads 16a, 16a,... And the external connection terminal pads 24a, 24a,... Is applied by applying a resist to both surfaces of the substrate 30 so as to be exposed and then supplying power to the plating bus lines 32, 36. The desired electrolytic plating can be applied to the substrate.
As such electrolytic plating, it is preferable to apply a precious metal plating such as gold on the base plating after applying a base plating such as nickel. Examples of the noble metal plating include palladium plating and silver plating in addition to gold plating.
[0013]
After the desired electrolytic plating is performed on the bonding pads 16a, 16a,... And the external connection terminal pads 24a, 24a,..., The plating common line 38 formed inside the inner via group 14B is removed by etching. By removing the plating common line 38 by etching, a line extending from the bonding pad 16a to the external connection terminal pad 24a via the via 14a of the inner via group 14B can be electrically insulated from the adjacent line. it can. The removal of the plating common line 38 by etching is shown in FIG.
In FIG. 3, the external connection terminal pad 24a, the plating common line 38, etc., to which the gold plating 46 is applied are formed on the other surface side of the substrate 30, and the resist 44 is applied in a state where only those necessary portions are exposed. [FIG. 3 (a)]. After applying the resist 48 in this state, the resist 48 is patterned so that the plating common line 38 is exposed [FIG. 3B]. Further, the other surface side of the substrate 30 is etched to remove the plating common line 38 exposed from the resists 40 and 48 [FIG. 3C], and then the resist 48 is removed [FIG. ]].
Also, the plating conductor patterns 34, 42 and the like electrically connected to the plating bus lines 32, 36 may be removed by etching as shown in FIG. By separating between the bus lines 32 and 36 and the outermost via, a line extending from the bonding pad 16a to the external connection terminal pad 24a via the via 14a of the outer via group 14A and its adjacent line can be separated. Can be electrically isolated.
After the semiconductor element 12 is mounted on a predetermined portion of the semiconductor package obtained by separating from the plating bus lines 32 and 36 in this way, the electrode terminals of the semiconductor element 12 and the bonding pads 16a are electrically connected by the wires 18. The semiconductor device shown in FIG. 4 can be obtained by resin-sealing the semiconductor element 12, the wire 18, and the like.
[0014]
In the substrate 30 to which the electrolytic plating shown in FIGS. 1 and 2 is applied, the number of plating conductor patterns 34 passing through the gaps between the vias 14a of the outer via group 14A can be reduced as much as possible. The gap between 14a can be made narrower than the conventional substrate 100 shown in FIGS. As a result, when the semiconductor device is miniaturized and the number of pins is increased, it is possible to sufficiently cope with a narrow gap between the vias 14a of the outer via group 14A.
[0015]
【The invention's effect】
According to the present invention, in a semiconductor package in which bonding pads and external connection pads are formed sandwiched between via groups, a plating conductor used when electrolytic plating is performed on bonding pads and external connection terminal pads formed on a substrate. Of the patterns, the number of plating conductor patterns passing through the gaps between the vias can be reduced as much as possible.
As a result, the gap between the vias can be made narrower than that of the conventional substrate, and when the semiconductor device is miniaturized and the number of pins is increased, the gap between the vias can be sufficiently handled. .
[Brief description of the drawings]
FIG. 1 is a partial plan view showing one side of a substrate to be subjected to electrolytic plating used in the present invention.
FIG. 2 is a partial cross-sectional view showing the other side of a substrate to be subjected to electrolytic plating used in the present invention.
FIG. 3 is a process diagram for explaining a removal process for removing a common line for plating.
FIG. 4 is a partial cross-sectional view of a semiconductor device.
FIG. 5 is a partial cross-sectional view showing one side of a substrate on which conventional electrolytic plating is performed.
FIG. 6 is a partial cross-sectional view showing the other side of a substrate to which conventional electrolytic plating is applied.
[Explanation of symbols]
12 Semiconductor element 14a Through-hole via 14 Via group 14A Outer via group 14B Inner via group 16a Bonding pad 16 Bonding pad group 20, 26 Conductive pattern 24a External connection terminal pad 24 External connection terminal pad group 30 Substrate 32 for electrolytic plating , 36 Plating bus line 34, 40, 42 Plating conductor pattern 38 Plating common line

Claims (5)

基板の一面側に搭載される半導体素子の電極端子の各々とワイヤボンディングされるボンディングパッドが前記半導体素子の搭載部の周囲に形成されて成るボンディングパッド群と、
前記ボンディングパッド群よりも前記基板の端縁側の外側に形成され、前記ボンディングパッド群の各ボンディングパッドと導体パターンによって電気的に接続された、前記基板を貫通するヴィアから成る外側ヴィア群と、
前記ボンディングパッド群よりも前記半導体素子の搭載部側の内側に形成され、前記ボンディングパッド群の各ボンディングパッドと導体パターンによって電気的に接続された、前記基板を貫通するヴィアから成る内側ヴィア群と、
前記基板の他面側に前記外側ヴィア群と内側ヴィア群とに挟まれて形成され、前記ヴィアの各々と導体パターンによって電気的に接続された外部接続端子用パッドから成る外部接続端子用パッド群とを具備する半導体パッケージを製造する際に、
該基板の一面側で且つ前記外側ヴィア群の最外側ヴィアよりも更に外側に形成されためっき用バスラインと、前記外側ヴィア群の各ヴィアとをめっき用導体パターンによって電気的に接続すると共に、
前記基板の他面側で且つ前記内側ヴィア群の最内側ヴィアよりも更に内側に形成され、前記内側ヴィア群の各ヴィアとめっき用導体パターンによって電気的に接続されためっき用共通ラインと、前記基板の他面側で且つ前記最外側ヴィアよりも外側に形成されためっき用バスラインとをめっき用導体パターンにより電気的に接続し、
前記ボンディングパッド及び外部接続端子用パッドに、前記基板の両面に形成しためっき用バスラインから給電して電解めっきを施すことを特徴とする半導体パッケージの製造方法。A bonding pad group in which a bonding pad wire-bonded to each of the electrode terminals of the semiconductor element mounted on the one surface side of the substrate is formed around the mounting portion of the semiconductor element;
An outer via group that is formed on the outer edge side of the substrate from the bonding pad group, and is electrically connected to each bonding pad of the bonding pad group by a conductor pattern, the vias penetrating the substrate;
An inner via group formed of vias penetrating the substrate, which is formed inside the mounting portion side of the semiconductor element from the bonding pad group and electrically connected to each bonding pad of the bonding pad group by a conductor pattern; ,
External connection terminal pad group comprising external connection terminal pads formed on the other surface side of the substrate sandwiched between the outer via group and the inner via group and electrically connected to each of the vias by a conductor pattern. When manufacturing a semiconductor package comprising
A plating bus line formed on one side of the substrate and further outside the outermost via of the outer via group and each via of the outer via group are electrically connected by a plating conductor pattern, and
A plating common line formed on the other surface side of the substrate and further inside than the innermost via of the inner via group, and electrically connected to each via of the inner via group by a plating conductor pattern; The plating bus line formed on the other side of the substrate and outside the outermost via is electrically connected by a plating conductor pattern,
A method of manufacturing a semiconductor package, wherein the bonding pad and the external connection terminal pad are subjected to electrolytic plating by feeding power from a plating bus line formed on both surfaces of the substrate. 基板の両面に形成しためっき用バスラインを、前記基板を貫通するヴィアによって電気的に接続し、前記基板の一方に形成しためっき用バスラインに給電して電解めっきを施す請求項１記載の半導体パッケージの製造方法。  2. The semiconductor according to claim 1, wherein the plating bus lines formed on both surfaces of the substrate are electrically connected by vias penetrating the substrate, and the plating bus line formed on one side of the substrate is supplied with power and subjected to electrolytic plating. Package manufacturing method. 電解めっきを施す際に、ボンディングパッド及び外部接続端子用パッドを除き、基板の両面をめっき用レジストによって覆う請求項１又は請求項２記載の半導体パッケージの製造方法。  3. The method of manufacturing a semiconductor package according to claim 1, wherein when electrolytic plating is performed, both surfaces of the substrate are covered with a plating resist except for the bonding pads and the external connection terminal pads. 電解めっきによって、ボンディングパッド及び外部接続端子用パッドにニッケル等の下地めっきを施した後、
前記下地めっき上に金等の貴金属めっきを施す請求項１〜３のいずれか一項記載の半導体パッケージの製造方法。After applying plating such as nickel to the bonding pad and external connection terminal pad by electrolytic plating,
The manufacturing method of the semiconductor package as described in any one of Claims 1-3 which performs noble metal plating, such as gold | metal | money, on the said foundation | substrate plating. 電解めっきを施した後、内側ヴィア群の最内側ヴィアよりも内側に形成されためっき用共通ラインをエッチングによって除去する請求項１〜４のいずれか一項記載の半導体パッケージの製造方法。  The method for manufacturing a semiconductor package according to claim 1, wherein after the electrolytic plating is performed, a common line for plating formed inside the innermost via of the inner via group is removed by etching.
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