JP3716604B2

JP3716604B2 - Information processing device

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Publication number: JP3716604B2
Application number: JP07476598A
Authority: JP
Inventors: 哲仁渡辺; 岸　　正弘
Original assignee: Fuji Electric FA Components and Systems Co Ltd
Current assignee: Fuji Electric FA Components and Systems Co Ltd
Priority date: 1998-03-24
Filing date: 1998-03-24
Publication date: 2005-11-16
Anticipated expiration: 2018-03-24
Also published as: JPH11272462A

Description

【０００１】
【発明の属する技術分野】
本発明は、情報処理装置に関する。
【０００２】
【従来の技術】
情報処理装置は、一般的に、その多くがマイクロプログラム制御方式を採用している。これは、命令（マシン語）より一段下位のレベルのマイクロ命令（命令のレベルで指定する動作より簡単な基本的な動作を指定するもの）を用いて、命令で規定されている機能を実現する為の制御信号を作り出すものである。マイクロ命令は、通常、それぞれの機種に応じて決められた長さのbit 長をもち、data系のregister類等の機能ブロックとその接続関係に対応して幾つかのフィールドが定義されている。
【０００３】
図１１は、従来のマイクロプログラム制御方式による情報処理装置の構成の一例を示すブロック図であり、同図には一例としてＰＬＣ（プログラマブル・コントローラ）の構成図を示す。尚、プログラマブル・コントローラは通常ＰＣと略すが、後述するＰＣ（プログラムカウンタ）と混同するので、ここではＰＬＣというものとする。
【０００４】
同図に示すＰＬＣは、アプリケーションプログラムメモリ５０１、データメモリ５０２、マイクロ（μ）プログラムメモリ５０３、デコーダ５０４、ＰＬＲ（パイプラインレジスタ）５０５、命令フェッチ制御回路５１０、μ−ＳＱＣ（μシーケンサ）５２０、演算実行部５３０、及びデータメモリ転送制御回路５４０等より構成される。
【０００５】
アプリケーションプログラムメモリ５０１は、アプリケーションプログラムを格納するメモリである。このアプリケーションプログラムは、主にユーザ側で後述する開発ツール（プログラミングツール）を用いて設計されたラダー図等のプログラムが、ＰＬＣ側の変換／逆変換機能によってそのＰＬＣで用いられる形式に変換されたものである。尚、逆変換機能は、ＰＬＣ側で得たＲＡＳデータ等を開発ツール（モニタ装置）に送信する際、及びＰＬＣ側に格納されたプログラムを開発ツールに読み込む際等に用いられる。
【０００６】
データメモリ５０２は、アプリケーションプログラム及びＯＳ（オペレーティングシステム）において使用する各種データを格納する外部データメモリであり、例えば制御対象機器の稼働状況を示すセンサ計測値やデータ等を一時的に記憶するＲＡＭ等である。
【０００７】
マイクロ（μ）プログラムメモリ５０３は、μ−ＯＳプログラムを格納すると共にアプリケーションプログラムの命令のインタプリタを格納するメモリである。ここでμ−ＯＳプログラムについて説明しておく。ＰＬＣ内には、メーカー側で予め作成して格納しておくシステムプログラムが存在するが、このシステムプログラムがマイクロ命令レベルの命令群として格納されているものをここではμ−ＯＳプログラムと呼ぶ。
【０００８】
デコーダ５０４は、マイクロ（μ）プログラムメモリ５０３から出力されるμ命令をデコードし、演算器・データ変換器・データ転送制御部・フェッチ制御回路部及び各種Ｈ／Ｗ（ハードウェア）の制御信号を生成し、これをＰＬＲ５０５及びデータメモリ転送制御回路５４０内のＰＬＲ５４５に出力する。
【０００９】
ＰＬＲ（パイプラインレジスタ）５０５は、デコーダ５０４から出力される各種制御信号をパイプライン方式で記憶し、各種Ｈ／Ｗブロックにこれら制御信号を接続するレジスタであり、フェッチ動作（命令レジスタへの命令格納）と命令実行動作のパイプライン動作を可能にするものである。
【００１０】
命令フェッチ制御回路５１０は、アプリケーションプログラムの命令フェッチ動作を制御する回路であり、命令レジスタ５１１、ＰＣ（プログラムカウンタ）５１２、ＰＣスタック５１３、及びプログラムメモリ転送制御回路５１４より構成される。
【００１１】
命令レジスタ５１１は、上記プログラムメモリ５０１に格納されているアプリケーションプログラムを１命令ずつフェッチし出力するレジスタである。ＰＣ５１２は、次に実行すべき（あるいは実行中の）命令が記憶されているプログラムメモリ５０１のアドレスを保持し１命令実行毎に＋１インクリメントするカウンタである。ＰＣスタック５１３は、例えばサブルーチンコール時にＰＣ５１２の格納内容を一時退避させ、リターン時に退避データをＰＣ５１２に復帰させるためのスタックである。プログラムメモリ転送制御回路５１４は、後述するμ−ＯＳ（マイクロオペレーティングシステム）プログラムの制御下のもとに、上記プログラムメモリ５０１のアクセス制御及びＰＣ５１２／ＰＣスタック５１３の動作を制御する回路である。
【００１２】
μ−ＳＱＣ（マイクロシーケンサ）５２０は、マイクロプログラムの実行制御（マイクロプログラムメモリのアドレス制御）を行う回路であり、デコーダ５２１、μ−ＰＣ（マイクロプログラムカウンタ）５２２、アダー５２３、μ−ＰＣスタック５２４、及びＭＰＸ（マルチプレクサ）５２５より構成される。
【００１３】
デコーダ５２１は、命令フェッチ制御回路５１０内の命令レジスタ５１１から出力される１命令をデコードし、この１命令を解釈実行する処理（以後、“インタプリタ”という）が格納されているμプログラムメモリ５０３のアドレス（以後、“ＭＡＰアドレス”という）を生成／出力する。
【００１４】
μ−ＰＣ５２２は、μプログラムメモリ５０３に格納されているプログラムを順次実行していく為のＰＣ（アドレスレジスタ）であり、アダー５２３とペアで使用することにより“＋１”インクリメントするカウンタを構成する。
【００１５】
μ−ＰＣスタック５２４は、マイクロプログラムの実行処理において、サブルーチンコール時にμ−ＰＣ５２２を一時退避させ、リターン時にμ−ＰＣ５２２を復帰する為のスタックである。
【００１６】
ＭＰＸ５２５は、μプログラムメモリ５０３のアドレスを選択するマルチプレクサであり、デコーダ５２１から出力される“ＭＡＰアドレス”、μ−ＰＣ５２２からの出力（アダー５２３で＋１加算された順序アドレス）、μ−ＰＣスタック５２４から出力されるサブルーチンリターンアドレス、及び上記ＰＬＲ５０５から出力されるマイクロプログラムの分岐アドレス（ＪＭＰ、ＣＡＬＬ）の中から、選択的にμプログラムメモリ５０３（及びアダー５２３にも）へ出力する。
【００１７】
演算実行部５３０は、キャッシュレジスタ間、及びＩＭＭデータ（後述する“直接数値”）とレジスタ間の各種演算及び各種データ変換を実行する機能ブロックであり、キャッシュレジスタ５３１、各種演算器・データ変換器５３２、及びＭＰＸ５３３より構成される。
【００１８】
キャッシュレジスタ５３１は、各種演算・データ変換で使用するデータを記憶したり、各種Ｈ／Ｗ（ハードウェア）レジスタ・外部メモリとのデータ転送に使用されるデータを格納するレジスタである。
【００１９】
各種演算器・データ変換器５３２は、アプリケーションプログラム及びμ−ＯＳプログラムの指示に従って、各種算術／論理演算、シフト、ＢＤＣ／ＤＢＣ等の演算・データ変換処理を行う。
【００２０】
ＭＰＸ５３３は、各種演算器・データ変換器５３２による演算結果出力とデータメモリ５０２から読み出したデータ（リードデータ）とを、選択的にキャッシュレジスタ５３１に出力する。
【００２１】
データメモリ転送制御回路５４０は、アプリケーションプログラム及びμ−ＯＳプログラムにおいて、データメモリ５０２をアクセスするときの制御を行う回路であり、アドレス生成デコード５４１、ＭＰＸ５４２、ＭＡＲ５４３、デコーダ５４４、及びＰＬＲ５４５より構成される。
【００２２】
アドレス生成デコード５４１は、命令フェッチ制御回路５１０の命令レジスタ５１１から出力されるアドレスオペランドに基づいて、不図示の記憶域に記憶されているオペランドデータ型より、アプリケーションプログラムからのデータメモリアクセス時のアドレスを生成する。
【００２３】
ＭＰＸ５４２は、μ−ＯＳプログラムがデータメモリ５０２をアクセスするアドレス（キャッシュレジスタ５３１の出力Ａ）と、アプリケーションプログラムからのデータメモリ５０２アクセス時のアドレス（アドレス生成デコード５４１の出力）を入力して、両者から選択して、ＭＡＲ５４３及びデコーダ５４４へ出力する。
【００２４】
ＭＡＲ（メモリアドレスレジスタ）５４３は、ＭＰＸ５４２から出力されるμ−ＯＳプログラムまたはアプリケーションプログラムからのデータメモリ５０２アクセス時のアドレスを記憶するレジスタである。尚、アプリケーションプログラムからのアドレス格納タイミングは、ＰＬＲ５０５への各種制御信号の格納タイミングと同時である。
【００２５】
デコーダ５４４は、上記ＭＰＸ５４２の出力を入力し、データメモリ５０２のアクセス選択信号ＣＳを生成／出力する。
ＰＬＲ５４５は、デコーダ５４４の出力（アクセス選択信号ＣＳ）とデコーダ５０４の出力（各種データメモリ転送制御信号）を、各々パイプライン方式で記憶し、これらの出力信号をデータメモリ５０２に接続するためのレジスタである。ＰＬＲ５４５は、フェッチ動作（命令レジスタへの命令格納）と転送実行動作のパイプライン動作を可能にする。
【００２６】
上記構成の従来の情報処理装置（ＰＬＣ）の動作の概要について、以下に説明する。尚、図１１にはＰＬＣの全ての構成を示しているわけではなく、また同図に示す構成ブロック間の全ての配線を示しているものでもない。
▲１▼システムリセットが解除後に、μ−ＰＣ５２２が“０”となって、μ−ＳＱＣ（マイクロシーケンサ）５２０の制御下のもとに、μプログラムメモリ５０３上のμ−ＯＳプログラムが実行されて、プロセッサ全体のＨ／Ｗ（ハードウェア）初期化が行われる。これよりアプリケーションプログラムを実行できる環境が構築され（ＰＣ５１２の初期値セット等）、システムスタートコマンド待ち状態となる。
▲２▼μ−ＯＳプログラムは、システムスタートコマンドを認識すると、命令フェッチ制御回路５１０にアプリケーションプログラムの実行を許可する。この時、μ−ＳＱＣ５２０は、デコーダ５２１からのアプリケーションプログラム待ち状態となる。
▲３▼命令フェッチ制御回路５１０は、アプリケーションプログラムメモリ５０１から、ＰＣ５１２が指示するアドレスの命令コードをフェッチし、命令レジスタ５１１に格納する。そして、ＰＣ５１２を自動的にインクリメントして、上記メモリ５０１から次の命令コードのフェッチを行う処理を繰り返す。
▲４▼命令レジスタ５１１より出力される命令コードは、μ−ＳＱＣ５２０のデコーダ５２１でデコードされる。これより、その命令をインタプリト実行するμプログラムメモリ上に処理アドレスが生成される。デコーダ５２１から出力されるアドレス情報は、ＭＰＸ５２５により選択出力されて、μプログラムメモリ５０３のアドレスバスに入力する。これより、μプログラムメモリ５０３から、上記命令コードに対応するμ命令が、デコーダ５０４に出力される。デコーダ５０４は、上記μ命令をデコードし、演算器・データ変換器・データ転送制御部・フェッチ制御回路部及び各種Ｈ／Ｗの制御信号を生成する。そして、ＰＬＲ５０５にこれら各種演算及び転送の制御指令がセットされ、各種Ｈ／Ｗブロックに指令が渡る。
▲５▼転送命令の場合は、このとき同時に、データメモリ転送制御回路５４０内のＭＡＲ５４３にデータメモリ５０２のアドレスがセットされるようになっている。また、同時に、μ−ＳＱＣ５２０の制御下のもとに、μプログラムメモリ５０３から次のμ命令の読み出しが始まる。
【００２７】
演算命令の場合は、演算実行部５３０が所定の演算を実行し、キャッシュメモリに演算結果が格納される。同時に、次のμ命令を読み出してデコーダ５０４でデコードしてＰＬＲ５０５に取り込む処理が始まる。
【００２８】
アプリケーションプログラムの分岐制御は、μ−ＯＳから命令フェッチ制御回路５１０のＰＣ５１２及びＰＣスタック５１３をレジスタアクセスすることにより行われる。
【００２９】
ところで、ここで、アプリケーションプログラムの１命令に対応するμ命令の処理が、１クロックで終る場合もあれば、複数クロックかかる場合もある。この時の、命令フェッチ制御回路５１０内の命令レジスタ５１１への命令コードの取込み、ＰＬＲ５０５へのＨ／Ｗ制御指令のセット、及び演算実行部５３０、データメモリ転送制御回路５４０の動作（キャッシュレジスタ５３１またはデータメモリ５０２へのライト動作等）のタイミングを図１２に示す。
【００３０】
図１２（ａ）は１クロックで終る場合の動作タイミング、図１２（ｂ）は複数クロックかかる場合の動作タイミングを示す。
図１２（ｂ）に示すように、複数クロック掛かる命令の一例として、例えば（＋ＡＢ）の演算を行う場合、アプリケーションプログラムの命令コード“ＡＤＤＢ”に対応するμプログラムの命令コードは“ＬＤＡ”“ＡＤＤ”となり、２クロック掛かる。
【００３１】
尚、図１１では特に図示していないが、ＰＬＲ５０５においてあるアプリケーションプログラム命令に対応する処理が完了するときに、命令フェッチ制御回路５１０に対して命令レジスタ５１１の書き換え許可（マップ許可）が与えられるようになっており、これを図１２（ａ）、（ｂ）において＠で示している。
【００３２】
次に、従来のプログラム開発環境について説明する。
図１３は、従来のプログラムの開発ルートを説明する為の図である。
アプリケーションプログラムの開発は、主にユーザ側において、図１３（ａ）に示すアプリケーションプログラムの開発ツール５５０上でプログラマ等がプログラムを作成すると（例えばプログラミングツール上でラダー回路図等を作成すると）、そのオブジェクトが生成されて、アプリケーションプログラムメモリ５０１に格納される。このとき、メモリ５０１に格納されるアプリケーションプログラムの命令コードは、例えば図１４に示す形式となっている。これについては後に説明する。
【００３３】
一方、μプログラムの開発は、主にＰＬＣメーカー側において、図１３（ｂ）に示すシステム設計者専用のμプログラム開発ツール５６０により、システム設計者がμ−ＯＳとインタプリタをプログラミング開発すると、これらのオブジェクトが生成されて、μプログラムメモリ５０３に格納される。このとき、メモリ５０３に格納されるμ−ＯＳとインタプリタの命令コードは、例えば図１５に示す形式となっている。これについては後に説明する。尚、μ−ＯＳは各種Ｈ／Ｗ制御やアプリケーションプログラムの実行管理を行うものであり、インタプリタはアプリケーションプログラムの解釈実行を行う為のものである。
【００３４】
図１４は、従来のアプリケーションプログラムの命令コード（マシン語）の一例を示す図である。
同図において、命令コードは、基本部（３２ビット）と拡張部（３２ビット）とにより構成される。基本部は、命令種別を示すオペコード、当該命令の命令形態が基本部のみか基本部＋拡張部であるかを示す拡張ビット、データ種別及びサイズを示すデータ型、データが存在する位置及びデータのアクセス方法（間接アクセス）を示すデータ記憶域（これらをまとめてオペランド種別という）、及びアドレスまたは数値を示すオペランド（１６ビット）から構成される。
【００３５】
オペコードとしては、例えば、ＡＤＤ、ＳＵＢ、ＭＬＴ、ＢＤＣ、ＤＢＣ、ＬＤ、ＳＴ等がある。データ型としては、例えば、ビット型、ビット反転型、１語整数型、２語整数型、実数型等がある。データ記憶域には、式（または前回の演算結果値）、定数、メモリ、インデックス、メモリ間接、パラメータ等が格納される。
【００３６】
オペランドは、アドレスの場合、基本部のみのときには１６ビットアドレス、基本部＋拡張部のときには３２ビットアドレスとなる。一方、数値の場合、基本部のみのときには１６ビット直接数値、基本部＋拡張部のときには３２ビット直接数値となる。アドレスまたは数値のオペランドが１６ビットを越えた場合に、基本部＋拡張部の命令形態となる。このとき、基本部の拡張ビットは‘１’になっている。命令フェッチ制御回路５１０は、基本部の拡張ビットが‘１’であるときには、基本部と拡張部がそろった時点でこの命令コードを命令レジスタ５１１へ書込む。
【００３７】
図１５は、従来のマイクロプログラムの命令コード（マイクロ命令）の一例を示す図である。
同図に示すように、マイクロプログラムの命令コードは、μ−ＳＱＣの分岐制御、各種演算・データ転送制御、及び各種Ｈ／Ｗ制御の３つのフィールドで構成される。マイクロ命令は、通常、それぞれの機種に応じて決められた長さのビット長をもつが、一般に１ステップが約８０〜１００ビット程度の命令ビット長になっている。
【００３８】
分岐制御のフィールドは、μプログラムの命令実行順序制御（ＭＡＰ、ＣＯＮＴ、ＪＭＰ、ＣＡＬＬ、ＲＥＴ等）を行うＢＯＰ（ブランチオペレーション）、条件分岐のときの条件選択（Ｓ、Ｚ、ＣＹ、ＯＶＦ等）を行うＴＣ（テストコンディション）、ＪＭＰ、ＣＡＬＬ時のμプログラムの分岐アドレスを示すＢＲＡ（ブランチアドレス）からなる。尚、ＭＡＰは次のアプリ命令を選択させる命令であり、ＣＯＮＴは次アドレスを選択させる命令である。
【００３９】
演算・データ転送制御のフィールドは、１６ビット／３２ビット、符号の有無等を示すＭＤ（演算モード）、演算／データ変換機能の指定（ＡＤＤ、ＳＵＢ、ＭＬＴ、ＢＤＣ、ＤＢＣ等）を行うＡＦＣ（演算ファンクション）、演算時のソース／ディスティネーションレジスタ指定を行う演算ソース／ディスティネーションレジスタ（ＲＳ１、ＲＳ２、ＲＤ）、直接数値間演算時の数値データであるＩＭＭ（直接数値）、各種データ転送制御（ＲＤ、ＷＴ、転送データサイズ等）、演算／転送に必要な各種データパス上のＭＰＸの選択指令を行う各種データパス経路選択からなる。
【００４０】
各種Ｈ／Ｗ制御のフィールドは、各種周辺Ｈ／Ｗの制御に使用されるものであり、例えば各種フラグのセット／リセット等に使用される。
【００４１】
【発明が解決しようとする課題】
上述した従来のマイクロプログラム制御方式を用いる情報処理装置（ＰＬＣ等）においては、２階層のプログラム制御（アプリケーションプログラムメモリの制御とμプログラムメモリの制御）を行うことにより、アプリケーションプログラムの実行とμ−ＯＳによる各種システム制御を行っていた。アプリケーションプログラムを実行する際には、その命令を逐一μプログラムのインタプリタにより解釈実行していた。
【００４２】
このように従来のマイクロプログラム処理方式を用いた情報処理装置（ＰＬＣ等）では、上記のような２階層のプログラム実行制御の処理系が必要である為、以下の問題が生じる。
（１）Ｈ／Ｗ（ハードウェア）量が多くなってしまい、システムのダウンサイジング化が困難である。特に、マイクロプログラムメモリは、制御命令ビット数にもよるが、高速で大規模なメモリが必要となってしまう。例えば図１１に示したＰＬＣの場合には、例えば、(8K〜32K)×(80〜100bit)で２０ns程度の高速で大規模なメモリが必要となっていた為、これを仮に高速ＥＰＲＯＭで構成するとＩＣ１１個程が必要であった。また、上記の様にアプリケーションプログラムメモリ制御処理系とμプログラムメモリ制御処理系の２系統（２階層）の回路があることもＨ／Ｗ（ハードウェア）量が多くなる一因となっている。
（２）上記の様にマイクロプログラムメモリのメモリ容量が大規模となり、マイクロプログラムメモリをＬＳＩの中に入れることができない為に、マイクロプログラムメモリを外部ＲＯＭ等で実現すると、ＲＯＭのアクセスタイムがネックとなり、システムクロック周波数を上げることができないという問題があった。
（３）更に、マイクロプログラムメモリを構成する高速ＥＰＲＯＭは高価であり、これを多数使用すると当然コスト高となってしまう。更に、上記２系統（２階層）のメモリアドレス管理機構が必要であることも、コスト高の原因となっていた。
【００４３】
本発明の課題は、システムのダウンサイジングを可能にし、システムクロック周波数を上げることができ、コストダウン／低消費電力化を実現できる情報処理装置を提供することである。
【００４４】
【課題を解決するための手段】
本発明による第１の情報処理装置は、アプリケーションレベルの転送命令およびビットシーケンス命令を行うオペランド属性付命令と、各種演算・ＯＳレベルのデータ転送・各種ハードウェア制御を行うマイクロ命令である汎用命令とより成る統合命令コード体系を備え、該オペランド属性付命令および一部の汎用命令により記述されるアプリケーションプログラムと、前記汎用命令により記述されるＯＳプログラムを格納するプログラム格納手段と、
該プログラム格納手段に格納されているアプリケーションプログラムまたはＯＳプログラムから順次フェッチした命令に対して、分岐制御手段により分岐制御を行うことで、該プログラム格納手段をアドレス制御して実行させる１階層のプログラム実行制御手段と、を有する。
【００４５】
上記第１の情報処理装置によれば、統合命令コード体系の命令により記述されたアプリケーションプログラムとＯＳプログラムをプログラム格納手段に共存して格納し、プログラム実行制御手段によりこのプログラム格納手段をアドレス制御することでプログラム実行できるようにしたので、従来のようなマイクロプログラム制御処理系を加えた２階層のプログラム実行制御処理系は必要なく、上記プログラム実行制御手段による１階層の処理系によりプログラムを実行することができる。このように従来のマイクロプログラム制御処理系に係わるハードウェアを削除したことにより、システムのダウンサイジングを可能にし、システムクロック周波数を上げることができ、コストダウン／低消費電力化を実現できる。
【００４６】
本発明による第２の情報処理装置は、アプリケーションレベルの転送命令およびビットシーケンス命令を行うオペランド属性付命令と、各種演算・ＯＳレベルのデータ転送・各種ハードウェア制御を行うマイクロ命令である汎用命令とより成る統合命令コード体系を備え、該オペランド属性付命令および一部の汎用命令により記述されるアプリケーションプログラムと、前記汎用命令により記述されるＯＳプログラムを格納するプログラム格納手段と、該プログラム格納手段に格納されているアプリケーションプログラムまたはＯＳプログラムから順次フェッチした命令に対して、分岐制御手段により分岐制御を行うことで、該プログラム格納手段をアドレス制御して命令を順次読出し実行させる１階層のプログラム実行制御手段と、該プログラム実行制御手段で読出した命令が前記オペランド属性付命令である場合のみ該命令をマイクロプログラム制御方式で解釈／実行するマイクロプログラム制御処理手段と、を有する。
【００４７】
上記第２の情報処理装置によれば、上記第１の情報処理装置と略同様に、システムのダウンサイジングを可能にし、システムクロック周波数を上げることができ、コストダウン／低消費電力化を実現でき、更にシステムのトータルの高速化を実現できる。
【００４８】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態について説明する。
図１は、本発明の一実施形態（第１の実施例）の情報処理装置の構成を示すブロック図であり、ここでは一例としてＰＬＣ（プログラマブルコントローラ）の構成を示す。
【００４９】
同図に示すＰＬＣは、アプリケーション／ＯＳプログラムメモリ１、デコーダ２、ＰＬＲ３、デ−タメモリ４、命令フェッチ制御回路１０、演算実行部２０、及びデータメモリ転送制御回路３０等より構成される。
【００５０】
同図に示すＰＬＣの構成を図１１に示す従来のＰＬＣの構成と概略的に比較すると、従来のＰＬＣに存在したμ−ＳＱＣ５２０、μプログラムメモリ５０３は、本実施形態のＰＬＣには存在しない。また、本実施形態のＰＬＣの命令フェッチ制御回路１０には分岐制御を行う機能が追加されている。本実施形態のＰＬＣは、概略的には、この分岐制御を行う機能と、後述する統合命令コード体系により各命令が記述されているアプリケーションプログラム、システム組込みマクロ関数、及びＯＳプログラム（いずれも後述するアプリケーション／ＯＳプログラムメモリ１に共存して格納されている）とにより、μ−ＳＱＣ５２０、μプログラムメモリ５０３を削除できるようにしたものである。詳細については、以下に、順次、説明していくものとする。
【００５１】
まず、図１に示すＰＬＣの各構成について、詳細に説明する。
アプリケーション／ＯＳプログラムメモリ１は、ＯＳプログラム、システム組込みマクロ関数、及びアプリケーションプログラムが共存して格納されるメモリ（ＲＡＭ／ＲＯＭ）である。詳細は、後に図３を参照して説明するが、これら各プログラム（または関数）は、上記統合命令コード体系に属するオペランド属性付命令または汎用命令により記述されている。
【００５２】
デコーダ２は、命令フェッチ制御回路１０内の命令レジスタ１１から出力されるオペランド属性付命令または汎用命令（これらについては後に図２を参照して詳述する）をデコードして、演算器・データ変換器・データ転送制御部・フェッチ制御回路部及び各種Ｈ／Ｗの制御信号を生成し、これをＰＬＲ３に出力する。
【００５３】
尚、後述するように、オペランド属性付命令は、アプリケーションレベルの転送命令であるので、デコーダ２をこの単純な転送命令に対応する転送制御信号を生成する仕様にすれば、従来のようなμプログラムメモリのインタプリタによる解釈／実行は必要なく、命令レジスタ１１からの出力を直接デコーダ２に入力して処理させることができる。
【００５４】
ＰＬＲ（パイプラインレジスタ）３は、デコーダ２から出力される各種制御信号をパイプラインして記憶し、各種Ｈ／Ｗブロックにこれら制御信号を接続するレジスタであり、フェッチ動作（命令レジスタへの命令格納）と命令実行動作のパイプライン動作を可能にするものである。
【００５５】
データメモリ４は、従来例のデータメモリ５０２と略同様であるので、ここでは特に説明しない。
命令フェッチ制御回路１０は、命令レジスタ１１、ＰＣ（プログラムカウンタ）１２、ＰＣスタック１３、プログラムメモリ転送制御回路１４、及び分岐制御回路１５より構成される。
【００５６】
命令レジスタ１１は、上記プログラムメモリ１より順次フェッチされるＯＳプログラム、またはシステム組込みマクロ関数、あるいはアプリケーションプログラムの１命令を、一時記憶して、デコーダ２、分岐制御回路１５、アドレス生成デコーダ３１に出力するレジスタである。ＰＣ１２は、分岐制御回路１５の制御に応じて、次に実行すべき（あるいは実行中の）命令が記憶されているプログラムメモリ１のアドレスを保持する。ＰＣスタック１３は、例えば後述するマクロ関数コール時にＰＣ１２の格納内容を一時退避させるスタックである。プログラムメモリ転送制御回路１４については特に説明しない。
【００５７】
分岐制御回路１５は、アプリケーションプログラム、ＯＳプログラム中のＪＭＰ、ＣＡＬＬ、ＲＥＴ命令等によって発生するＰＣ１２及びＰＣスタック１３の制御を、ＯＳプログラムを介在させることなく直接行う為の機能を有する。分岐制御回路１５の構成／動作については、後に詳細に説明する。
【００５８】
上記図１に示す構成のＰＬＣの動作概要について、以下に説明する。
（１）まず、最初に、システムリセット後（立ち上げ時）は、命令フェッチ制御回路１０内のＰＣ１２は‘０’となっており、これよりアプリケーション／ＯＳプログラムメモリ１のアドレス‘０’番地に格納されている命令（図２に示すＯＳプログラムの先頭命令）がフェッチされて命令レジスタ１１に一時記憶される。そして、このフェッチされた命令は、命令レジスタ１１からデコーダ２に出力され、デコーダ２においてデコードされて、演算器・データ変換器・データ転送制御部・フェッチ制御回路部及び各種Ｈ／Ｗ（ハードウェア）の制御信号が生成される。そして、この制御信号がＰＬＲ３を介して出力されて各種Ｈ／Ｗの制御（演算・転送等）が行われる。このようにして、順次、ＯＳプログラムの命令をフェッチして実行していくことにより、プロセッサ全体のＨ／Ｗ初期化とアプリケーションプログラムの実行環境が構築される。そして、システムのスタートコマンド待ち状態となる。
【００５９】
ＯＳプログラムの命令コードは、全て、汎用命令である。汎用命令は、基本的にはＲＩＳＣ化してあり、１クロックで処理できる。また演算実行部２０においても各種関数を１クロックで処理できる。
（２）上記のように、ＯＳプログラムによりシステムの初期化が行われた後、システムコマンドが認識されると、アプリケーションプログラムの実行に移る。すなわち、まず、アプリケーション／ＯＳプログラムメモリ１内のアプリケーションプログラムが格納されている記憶領域の先頭番地が、ＰＣ１２にセットされる。そして、このＰＣ１２にセットされたアドレスの命令から順次フェッチし実行していく。アプリケーションプログラムの命令コードは、オペランド属性付命令または汎用命令である。但し、アプリケーションプログラムの汎用命令は、ＯＳプログラムのように全ての汎用命令を用いることはできず、“汎用命令の一部”を用いることができる（特に、ＯＳプログラム専用のＨ／Ｗ資源を直接アクセスする命令は、後述するアプリケーションプログラム開発環境では生成できないようになっている）。
【００６０】
アプリケーションプログラムの各命令の処理動作については、後に詳しく説明する。
図２は、アプリケーション／ＯＳプログラムメモリ１の格納内容とプログラム開発環境を説明する為の図である。
【００６１】
同図に示すように、アプリケーション／ＯＳプログラムメモリ４０には、ＯＳプログラム４１、システム組込みマクロ関数４２、及びアプリケーションプログラム４３が共存して格納される。
【００６２】
上述してあるように、ＰＬＣでは、一般的に、メーカー側でシステムプログラムを作成する。本実施形態においても、ＯＳプログラム４１及びシステム組込みマクロ関数４２を、主にメーカー側で作成してアプリケーション／ＯＳプログラムメモリ４０に格納する。すなわち、同図に示すシステム設計者専用の開発ツール５３によって、システム設計者によってＯＳプログラム、システム組込みマクロ関数が開発され、そのオブジェクトが汎用命令の形式で生成され、アプリケーション／ＯＳプログラムメモリ４０に格納される。ＯＳプログラムは、各種Ｈ／Ｗ制御、アプリケーションプログラムの実行管理を行う。システム組込みマクロ関数は、詳しくは後述するが、アプリケーションプログラムの命令において、Ｈ／Ｗで１クロックで実行できない命令に対応して、この命令を実行させる為のアルゴリズムを組んだＯＳレベルの汎用命令列である（よって、以下、ＯＳマクロ関数とも言う）。
【００６３】
尚、システム設計者専用の開発ツール５３では、オペランド属性付命令を生成することもできる。これは、例えば、システム開発時に、システム設計者がオペランド属性付命令のマシン語も生成して、これをアプリケーションプログラム４３の領域に格納して、デバック確認を行う等するためである。これより、アプリケーションプログラムからはＯＳプログラム専用のＨ／Ｗ資源を直接アクセスできないようにインタロックがとれることが可能になり、システムの安全が確保できる。
【００６４】
一方、主にユーザー側において、プログラミングツール等を用いてラダー図等でプログラムが設計され、そのオブジェクトが生成されると、このオブジェクトがＰＬＣ内のマシン語生成機能５２によって変換／逆変換処理されてオペランド属性付命令または汎用命令に変換され、アプリケーション／ＯＳプログラムメモリ４０に格納される。尚、図１には特に図示していないが、ＰＬＣ内には開発ツールインタフェースプロセッサが備えられており、このプロセッサによって上記変換／逆変換処理が実行される。
【００６５】
図３（ａ）、（ｂ）は、上記オペランド属性付命令と汎用命令の命令コード体系の一例を示す図である。
図３（ａ）には、オペランド属性付命令６０の命令コード体系の一例を示してある。
【００６６】
同図において、オペランド属性付命令６０は、基本部と拡張部より成る。基本部は、ＭＳＢビット６１、オペコード６２、拡張ビット６３、データ型６４、データ記憶域６５、及びオペランド６６より成る。ＭＳＢビット６１は、オペランド属性付命令と汎用命令とを区別するためのビットであり、例えば‘１’の場合はオペランド属性付命令、‘０’の場合は汎用命令であるものと認識される。オペコード６２は命令種別を示す。拡張ビット６３は拡張部の有／無を示す。データ型６４はデータ種別及びサイズを示す。データ記憶域６５はデータが存在する位置及びデータのアクセス方法を示す。オペランド６６はアドレスまたは数値を示す。拡張部については、ＭＳＢビット６７を除いて、従来の図１４に示す命令コードにおける拡張部と略同様である。ＭＳＢビット６７はＭＳＢビット６１と同じくオペランド属性付命令と汎用命令とを区別するためのビットである。
【００６７】
オペランド属性付命令６０は、その命令コード体系は従来の図１４に示すアプリケーションの命令コードと略同様であるが、オペコード６２で取り扱う命令種別の数がかなり少なくて済む。例えば従来では１２８種類であったものが３２種類で済むようになっている。これは、例えばＡにＢを加算する処理を例にすると、従来は“ＬＤＡ”→“ＡＤＤＢ”であったものが、本実施形態では“ＬＤＡ”（オペランド属性付命令）→“ＬＤＢ”（オペランド属性付命令）→“ＡＤＤ”（汎用命令）というように命令をＲＩＳＣ化し１クロックで処理できるようにすると共に、演算処理等をオペランドを伴わない汎用命令（ＡＤＤ等の演算命令）で実現しているからである。これによって、オペランド属性付命令で扱う命令種別を、転送命令及びコントローラで高速演算が要求されるビットシーケンス命令（ビットリード、ビットアンド、ビットオア、ビットノット等）のみにとどめられるので、命令種別が非常に少なくて済む。
【００６８】
図３（ｂ）には、汎用命令７０の命令コード体系の一例を示してある。
汎用命令は、マイクロ命令のようにハードウェアを直接制御できるレベルの命令であるが、従来の図１５に示すマイクロプログラムの命令コードが水平型で８０〜１００ビット程度であったのに対し、垂直型３２ビット構造をとっている。
【００６９】
同図に示す汎用命令７０は、ＭＳＢビット７１、命令種別７２、及びオペランド部７３より成る。
ＭＳＢビット７１は、上記オペランド属性付命令６０のＭＳＢビット６１と同じく、当該命令コードがオペランド属性付命令であるか汎用命令であるかを示すビットであり、同図に示す例では汎用命令を示すビットは‘０’である。
【００７０】
命令種別７２には、演算命令、ｉＭＭ演算、転送命令、分岐命令等があり、同図には各命令種別毎のオペランド部７３の構成例を示してある。演算命令の場合にはオペランド部７３は演算種別、モード、ＲＳ１、ＲＳ２、ＲＤより構成される。同様に、オペランド部７３は、ｉＭＭ演算の場合には演算種別、モード、ＲＤ、直接数値より構成され、転送命令の場合には転送制御、パス経路選択、ＲＳ１／ＲＤ、Ｉ／Ｏレジスタアドレスより構成され、分岐命令の場合には分岐制御、条件選択、分岐アドレスより構成される。尚、汎用命令７０の命令種別７２に転送命令が存在するのは、ＯＳプログラムにおいて用いるからであり、アプリケーションプログラムの場合には、上述してある通り、転送命令はオペランド属性付命令により実現する。また、分岐命令も、アプリケーションプログラムの場合とＯＳプログラムの場合とで内容的に異なる場合がある。例えば、アプリケーションプログラムにおけるＪＭＰ命令は相対分岐であるがＯＳプログラムにおけるＪＭＰ命令は絶対分岐である。これは、アプリケーションプログラムを、プログラムメモリ１上をプログラム単位で移動可能としている為である。
【００７１】
本実施形態の分岐命令においては、上記絶対分岐、相対分岐のほかに、拡張絶対無条件分岐命令を備えている。以下、分岐処理に関して、図４、図５を参照して説明する。
【００７２】
図４は、図１の分岐制御回路１５の構成の一例を示す概略ブロック図である。同図において、分岐制御回路１５は、命令デコーダ８１、加算器８２、ＭＰＸ（マルチプレクサ）８３、NOREG ８４、PCCHGRG ８５、NEXT PC レジスタ８６、アプリ実行モード制御ＦＦ（フリップフロップ）８７、及びＭＰＸ（マルチプレクサ）８８等より構成される。
【００７３】
命令デコーダ８１は、命令レジスタ１１より出力される１命令をデコードして、各種制御信号の生成／出力や、後述する相対分岐アドレス、絶対分岐アドレス、マクロ番号またはサブルーチン番号等を生成／出力する。
【００７４】
命令デコーダ８１によるデコード処理について図５を参照して説明する。
図５は、命令デコーダによる命令のデコード論理を示す一覧表である。
同図には汎用命令についてのみ示してあるが、オペランド属性付命令の場合にはＰＣ１２を１インクリメントする制御信号を出力する。
【００７５】
同図において、命令レジスタ１１より出力される命令が、“演算命令”、“ｉＭＭ演算命令”、“転送命令”のいずれかの汎用命令である場合には、命令デコーダ８１はＰＣ１２を＋１インクリメントする制御信号を出力する。
【００７６】
“分岐命令”である場合には、その分岐命令の種類に応じた処理が行われる。分岐命令は、基本分岐命令と拡張絶対（無条件）分岐命令とに大別され、更に基本分岐命令は絶対分岐命令と相対分岐命令とに分けられる。
【００７７】
絶対分岐命令には、無条件命令と条件付命令とがある。
無条件命令には、具体例としてＪＭＰ、ＣＡＬＬ、ＲＥＴ等の命令がある。
ＪＭＰ命令の場合、命令デコーダ８１は、命令コード中に含まれる分岐アドレス（図３（ｂ）参照）をＭＰＸ８３に出力して（図４に“絶対分岐アドレス”と記す）、これをＭＰＸ８３より選択出力させ、ＰＣ１２にセットさせる。
【００７８】
ＣＡＬＬ命令の場合には、ＪＭＰ命令の場合と同様に分岐アドレスをＰＣ１２にセットさせると共に、そのときＰＣ１２にセットされていたデータをＰＣスタック１３に退避させる。そして、ＲＥＴ命令によって、ＰＣスタック１３に退避させたデータをＰＣ１２に戻す。
【００７９】
条件付命令の場合は、（特に説明しない）条件が成立するときには上記無条件命令と同じである。条件不成立のときはＰＣ１２を＋１インクリメントする。
相対分岐命令には、無条件ＪＭＰ命令と条件付ＪＭＰ命令がある。
【００８０】
無条件ＪＭＰ命令の場合、命令デコーダ８１は当該命令コードに含まれる分岐アドレスを加算器８２に出力する（図４に“相対分岐アドレス”と記してある）。そして、加算器８２によって、現在ＰＣ１２にセットされているアドレスがこの相対分岐アドレスに加算されて、加算結果がＭＰＸ８３に出力され、ＭＰＸ８３より選択出力されてＰＣ１２にセットされる。
【００８１】
条件付ＪＭＰ命令の場合は、条件成立のときには上記無条件ＪＭＰ命令と同じである。条件不成立のときはＰＣ１２を＋１インクリメントする。
拡張絶対（無条件）分岐命令は、拡張絶対無条件ＪＭＰ命令と拡張絶対無条件ＣＡＬＬ命令とに分けられる。
【００８２】
拡張絶対（無条件）分岐命令については、後に図６、図７、図８を参照して詳細に説明するが、ここでは概略的に説明しておく。尚、命令デコーダ８１は、デコード結果に応じて各種制御信号を出力して、命令フェッチ制御回路１０内の他の構成要素を制御する。
【００８３】
拡張絶対無条件ＪＭＰ命令である場合、命令デコーダ８１は、当該命令中に含まれる分岐アドレス（絶対分岐アドレス）のデータをＭＰＸ８３に出力し、ＰＣ１２にセットさせる。また、当該命令中に含まれるマクロ番号またはサブルーチン番号のデータを、ＮＯＲＥＧ（ナンバーレジスタ）８４に一時記憶させる。また、戻り番地をNEXT PCレジスタ８６に退避させる。更に、アプリ実行モード制御ＦＦ８７を制御して、そのＡＰＬフラグビット（アプリケーション実行中であるかＯＳ実行中であるかを示すフラグであり、ここでは‘０’のときＯＳ実行中、‘１’のときアプリケーション実行中を示すものとする）を‘０’にする。これより、処理はＯＳに移される。ＯＳ側では、上記ＮＯＲＥＧ８４を参照することによって、起動すべきマクロ番号またはサブルーチン番号を知ることができる。尚、マクロ番号は、後述するＯＳマクロ関数を起動するときに用いられる。
【００８４】
拡張絶対無条件ＣＡＬＬ命令である場合、命令デコーダ８１は、上記拡張絶対無条件ＪＭＰ命令の場合と略同様の処理を行うが、戻り番地は、NEXT PCレジスタ８６に退避させるのではなく、ＰＣスタック１３に退避させる。
【００８５】
以下、図６〜図８を参照して、拡張絶対無条件分岐命令を用いる処理の具体例について説明する。拡張絶対無条件分岐命令は、アプリケーションでのみ使用する分岐命令の一種であり、以下に説明するように種々の専用命令がある。
【００８６】
図６は、拡張絶対無条件分岐命令を用いてＯＳマクロ関数を起動する処理を説明するための図である。
アプリケーションプログラムの１命令が、Ｈ／Ｗにおいて１クロックで処理できない場合がある。このような場合に対して、本実施形態のＰＬＣでは、図２に示すようにアプリケーション／ＯＳプログラムメモリ１内にシステム組込みマクロ関数４２（ＯＳマクロ関数）を登録しておく。
【００８７】
ＯＳマクロ関数は、アプリケーションプログラムの１命令に対応するＨ／Ｗ処理を行わせる為の連続する複数の命令群である。そして、このＯＳマクロ関数を起動する為に拡張絶対無条件分岐命令を用いており、この命令によって指定されるＯＳマクロ関数の先頭番地が、ＰＣ１２にセットされることになる。これについて、以下に詳細に説明する。
【００８８】
図６（ａ）には、このようなマクロ関数起動用の拡張絶対無条件分岐命令であるマクロコール命令の一例を示してある。同図において、マクロコール命令９０は、基本部と拡張部より成り、基本部はＭＳＢビット９１、分岐命令の種類として“ＣＡＬＬまたはＪＭＰ”９２、ＯＳ起動関数種別として“マクロコール”９３、及びマクロ番号９４の各フィールドより成る。拡張部は、ＭＳＢビット９５と、当該命令によって起動すべきＯＳマクロ関数の先頭番地を示す絶対分岐アドレス９６（１９ビット）とより成る。各ＯＳマクロ関数の命令群の最後には専用の復帰命令であるＲＥＴ命令（ＡＰＬビット付きＲＥＴ命令）が備えられおり、このＲＥＴ命令によってアプリケーションプログラムの実行モードに復帰する。同図に示すＲＥＴ命令１００は、ＭＳＢビット１０１、分岐命令１０２、ＲＥＴ命令であることを示すＲＥＴ１０３、及びアプリ実行モード制御フラグをＯＳ実行モードからアプリ実行モードへ戻す制御を行わせる為のＡＰＬビット１０４より成る。
【００８９】
図６（ｂ）は、マクロコール命令による処理の一例を示すフローチャートである。同図において、ステップＳ１、Ｓ２の処理は、オペランド属性付命令の実行の一例であり、特に説明しない。
【００９０】
ステップＳ１、Ｓ２の処理を実行後、ステップＳ３でマクロコール命令（例えば“ＣＡＬＬＭＡＣＸ‘１０’；Ｘ‘１０’はマクロ番号）が分岐制御回路１５内の命令デコーダ８１でデコードされることにより、上述した各種制御処理が行われ、ＯＳプログラム（システム組込みマクロ関数）の処理へと移行する。
【００９１】
すなわち、▲１▼戻り番地（同図ではアプリケーションプログラムにおいてステップＳ３のマクロコール命令の次の命令であるステップＳ８の“ＳＴＣ”命令のメモリ格納アドレス）をＰＣスタック１３に退避させる。
【００９２】
▲２▼起動すべきマクロ関数のマクロ番号（Ｘ‘１０’）を、ＮＯＲＥＧ８４にセットする。
▲３▼アプリ実行モード制御ＦＦ８７のＡＰＬフラグを‘０’（ＯＳ実行中であることを示す）にする。
【００９３】
▲４▼起動すべきマクロ関数の先頭番地（マクロコール命令９０の絶対分岐アドレス９６）を、ＭＰＸ８３より選択出力させ、ＰＣ１２にセットさせる。
上述したようにして、マクロ番号（Ｘ‘１０’）のマクロ関数の処理を開始する。上述してあるように、マクロ関数は複数の命令より成り、各命令を順次フェッチして実行していく。同図に示すステップＳ４〜ステップＳ６の処理は、本発明の出願人が扱っているＰＬＣ装置における処理を一例として示しているので、ここでは特に詳細には説明しないが、ステップＳ４でスタック内のパラメータＡ，Ｂを取り出し、ステップＳ５でＭＡＣＸ‘１０’のデータ処理を実行し、ステップＳ６で演算結果を演算結果レジスタにセットする。
【００９４】
そして、最後に、ＲＥＴ命令によりアプリケーションプログラムへと復帰する。これは、分岐制御回路１５内の命令デコーダ８１がＲＥＴ命令をデコードすることにより、まず、ＡＰＬビット１０４に応じてアプリ実行モード制御ＦＦ８７を制御してＡＰＬフラグを‘１’（アプリ実行中であることを示す）にする。次に、ＰＣスタック１３に退避させてあった戻り番地をＰＣ１２にセットさせる。これにより、アプリケーションプログラムのステップＳ８の“ＳＴＣ”命令の実行へと移行していく。
【００９５】
図７は、本実施形態の情報処理装置におけるサブルーチン処理を説明する為の図である。
本実施形態の情報処理装置（ＰＬＣ）におけるサブルーチン処理は、サブルーチンコール及びサブルーチンエンド処理を、拡張絶対無条件分岐命令（ＳＵＢコール命令、ＳＵＢエンド命令）によって、予めＯＳプログラム中に備えてあるサブルーチンコール関数、サブルーチンエンド関数を起動することにより行う。
【００９６】
図７（ａ）は、サブルーチン処理の為の拡張絶対無条件分岐命令（ＳＵＢコール命令、ＳＵＢエンド命令）の一例を示す図である。
同図において、拡張絶対無条件分岐命令１１０は、基本部と拡張部とより成る。基本部は、ＭＳＢビット１１１、分岐命令として“ＪＭＰ”１１２、ＯＳ起動関数種別として“ＳＵＢコールまたはＳＵＢエンド”１１３、及びＳＵＢ番号１１４より成る。拡張部は、ＭＳＢビット１１５及び絶対分岐アドレス１１６（１９ビット）より成る。また、サブルーチン処理では、後述する図７（ｂ）におけるステップＳ１５、Ｓ１６の処理を、Ｉ／Ｏ制御レジスタ転送命令によって行う。図７（ａ）にはＩ／Ｏ制御レジスタ転送命令の一例も示してある。同図に示すＩ／Ｏ制御レジスタ転送命令１２０は、図３（ｂ）に示す〔転送命令〕の一形態であり、ＭＳＢビット１２１、転送命令１２２、転送制御として“Ｉ／Ｏ転送”１２３、パス経路選択１２４、“ＲＳ１”１２５、及びＩ／Ｏレジスタアドレス１２６より成る。
【００９７】
図７（ｂ）は、サブルーチン処理の一例を示すフローチャートである。
同図において、ステップＳ１１、Ｓ１２の処理は、オペランド属性付命令の実行の一例であり、特に説明しない。
【００９８】
ステップＳ１１、Ｓ１２の処理の後、ステップＳ１３においてＳＵＢコール命令“Ｘ‘２０’”（Ｘ‘２０’はＳＵＢ番号）が命令デコーダ８１に入力されると、命令デコーダ８１によって当該命令がデコードされて上述した各種制御処理が行われ、ＯＳプログラム（サブルーチンコール関数）の処理へと移行する。
【００９９】
すなわち、▲１▼戻り番地（同図ではアプリケーションプログラムにおいてステップＳ１３のＳＵＢコール命令の次の命令であるステップＳ２１の“ＳＴＣ”命令のメモリ格納アドレス）を、“ＮＥＸＴＰＣレジスタ”８６に退避させる。
【０１００】
▲２▼起動すべきサブルーチンコール関数のＳＵＢ番号（Ｘ‘２０’）を、ＮＯＲＥＧ８４にセットする。
▲３▼アプリ実行モード制御ＦＦ８７のＡＰＬフラグを‘０’（ＯＳ実行中であることを示す）にする。
【０１０１】
▲４▼起動すべきサブルーチンコール関数の先頭番地（拡張絶対無条件分岐命令１１０の絶対分岐アドレス１１６）を、ＭＰＸ８３より選択出力させ、ＰＣ１２にセットさせる。
【０１０２】
上述したようにして、ＳＵＢ番号（Ｘ‘２０’）のサブルーチンコール関数によるＳＵＢコール処理を開始する。
まず、上記の様に“ＮＥＸＴＰＣレジスタ”８６に退避させた戻り番地をＯＳ作業領域に退避して、パラメータポインタを更新する（ステップＳ１４）。次に、ＮＯＲＥＧ８４よりＳＵＢ番号（Ｘ‘２０’）を求め、これより不図示のサブルーチンエントリーテーブルによりＳＵＢ番号（Ｘ‘２０’）のサブルーチンプログラムの格納アドレス（アプリケーション／ＯＳプログラムメモリ１内のアプリケーションプログラム４３においてＳＵＢ番号（Ｘ‘２０’）のサブルーチンプログラムが格納されている記憶領域の先頭番地）を求める。
【０１０３】
そして、求めたアドレスを上記Ｉ／Ｏ制御レジスタ転送命令１２０によりＰＣＣＨＧＲＧ８５にセットする（ステップＳ１５）。ＰＣＣＨＧＲＧ８５は、ＯＳプログラムからアプリケーションプログラムに復帰するときに、ＯＳ側で復帰先のアプリケーションのアドレスをセットする為のレジスタである。
【０１０４】
最後に、ＰＣチェンジ命令によりＰＣＣＨＧＲＧ８５に記憶された上記アドレスがＰＣ１２にセットされると共に、ＡＰＬフラグが‘１’（アプリケーション実行中であることを示す）に切換えられる（ステップＳ１６）。ＰＣチェンジ命令は、実際には、上記Ｉ／Ｏ制御レジスタ転送命令１２０によって、あるＩ／Ｏ制御レジスタへのライト動作を行うことにより実行される。
【０１０５】
上述したように、ＯＳプログラムによって、実行すべきサブルーチンプログラムの開始アドレスが求められ、この開始アドレスがＰＣ１２にセットされ、実行権がアプリケーションに戻されることにより、“Ｘ‘２０’”のサブルーチン処理が開始される（ステップＳ１７）。
【０１０６】
そして、サブルーチンプログラム命令が順次フェッチされ実行されていく。サブルーチンプログラムの最後の命令は、サブルーチンエンド命令（拡張絶対無条件分岐命令１１０）となっており、このＳＵＢエンド命令によって上記ＯＳプログラム中に備えられているサブルーチンエンド関数を起動することにより（ステップＳ１８）、すなわち起動すべきサブルーチンエンド関数の先頭番地（拡張絶対無条件分岐命令１１０の絶対分岐アドレス１１６）を、ＭＰＸ８３より選択出力させ、ＰＣ１２にセットさせると共に、ＡＰＬフラグを‘０’（ＯＳ実行中であることを示す）に切換えることにより、サブルーチンプログラムの終了処理（ＳＵＢエンド処理）が実行される。
【０１０７】
ＳＵＢエンド処理では、まず、上記ステップＳ１４の処理で更新したパラメータポインタを復帰させると共に、同じく上記ステップＳ１４の処理でＯＳ領域のスタックへ退避させてあった戻り番地を、Ｉ／Ｏ制御レジスタ転送命令１２０によりＰＣＣＨＧＲＧ８５にセットする（ステップＳ１９）。そして、上記“ＰＣチェンジ命令”によりＰＣＣＨＧＲＧ８５に記憶された上記戻り番地をＰＣ１２にセットすると共に、ＡＰＬフラグを‘１’（アプリケーション実行中であることを示す）に切換える（ステップＳ２０）。これより、アプリケーションプログラムにおいて上記ステップＳ１３のサブルーチンコール命令の次の命令（ＳＴＣ）から順次実行されていくことになる（ステップＳ２１）。
【０１０８】
尚、ＡＰＬフラグが‘０’（ＯＳ実行モード）のときには、アプリケーションレベルの割込みはマスクされるようになっている。また、このＡＰＬフラグは、デバッグにおいても利用される。
【０１０９】
図８は、本実施形態の情報処理装置におけるプログラム終了処理を説明する為の図である。
あるアプリケーションプログラムの実行完了の際には、専用の拡張絶対無条件分岐命令（プログラムエンド命令）を用いて、予めＯＳプログラム中に備えてあるプログラムエンド関数を起動して、プログラム終了処理を行う。
【０１１０】
図８（ａ）に、上記プログラムエンド命令の一例を示す。
同図において、プログラムエンド命令１３０は、基本部と拡張部とより成る。基本部は、ＭＳＢビット１３１、分岐命令として“ＪＭＰ”１３２、ＯＳ起動関数種別として“ＰＥＮＤ”１３３、及びプログラム番号１３４より成る。拡張部は、ＭＳＢビット１３５及び絶対分岐アドレス１３６（１９ビット）より成る。
【０１１１】
図８（ｂ）は、プログラムエンド処理の一例を示すフローチャートである。
同図に示すように、あるアプリケーションプログラムが、ステップＳ３１の“ＳＴＣ”命令の実行を以て処理を完了する場合、当該プログラムの最後に付加されているＰＥＮＤ命令を実行することにより（ステップＳ３２）、ＯＳ実行モードに移り、ＯＳプログラムによるＰＥＮＤ処理が実行される。
【０１１２】
ＰＬＣ装置においては複数のアプリケーションプログラムを順次実行していく制御処理もある。ＯＳプログラムにおけるＰＥＮＤ処理は、まず各種タスクスケジューラ処理を実行し（ステップＳ３３）、次に実行すべき他のアプリケーションプログラムがある場合にはその先頭番地をＰＣＣＨＧＲＧ８５にセットし（ステップＳ３４）、ＰＣチェンジ命令により他のアプリケーションプログラムの処理に移る（ステップＳ３５）。
【０１１３】
上記ステップＳ３３の各種タスクスケジューラ処理については特に詳細には説明しないが、割込み処理でのＰＥＮＤ命令の場合、同レベルの他のタスク要求があるときには要求ＰＧポインタを抽出し、同レベルの他のタスク要求がないときにはディスパッチ処理を行う。一方、ディフォルトレベルのＰＥＮＤ命令の場合には、次のタスク番号を決定し、プログラムポインタを抽出する。
【０１１４】
上述したように、本発明の第１の実施例の情報処理装置では、従来、アプリケーションプログラムの命令コード体系とμプログラムの命令コード体系であったものを、アプリケーションレベルの転送命令より成るオペランド属性付命令と、Ｈ／Ｗを直接制御できる汎用命令とより成る単一の統合命令コード体系にしている。そして、従来、アプリケーションプログラム実行制御回路と大規模なμプログラム制御回路（μプログラムメモリ５０３、μ−ＳＱＣ５２０等）より成る２階層のプログラム実行制御の処理系であったものを、大規模なμプログラム制御回路を削除して、アプリケーション／ＯＳプログラムメモリ１を制御する１階層のプログラム実行制御の処理系で構成している。
【０１１５】
アプリケーションプログラムの実行において、オペランド属性付命令は、その殆どがＬＤ、ＳＴ等の単純な転送命令であるので、この命令に対してデコーダ２で生成すべき制御信号はほとんど所定の単純なものであり、これより容易にデコーダ２をオペランド属性付命令に対応する仕様とすることができる。これより、オペランド属性付命令の実行においても、μプログラム制御回路によるインタプリタを必要とせず、直接、デコーダ２でデコードできる。
【０１１６】
また、アプリケーションプログラムは、Ｈ／Ｗで１クロックで処理できない命令の場合や、割込処理（サブルーチン実行処理）を行う場合等に対して、各々の専用の拡張絶対無条件分岐命令を備えている。そして、図６、図７、図８等で説明したように、この各専用の命令に応じて分岐制御回路１５が制御動作を行うことで、ＯＳマクロ関数やサブルーチン関数等が起動されて、上記各処理が実行される。
【０１１７】
このように構成することにより、第１の実施例の情報処理装置では大規模なμプログラム制御回路を削除できるので、実際のＨ／Ｗ量を大幅に減少させることができる。事実上、図１におけるアプリケーション／ＯＳプログラムメモリ１とデータメモリ４を除いた全ての構成要素を、ＬＳＩの中に入れることが可能となっている。
【０１１８】
これより、従来ではμプログラム制御処理系のＨ／Ｗが大きく（特にμプログラムメモリ５０３に外部メモリ（ＲＯＭ）を使用せざると得ない為）、システムのダウンダイジング化が困難、ＲＯＭのアクセスタイムがネックとなりシステムクロック周波数を上げることが困難、高価なＲＯＭを多く使用するのでコスト高となる等の問題があったが、第１の実施例では上記のように大規模なμプログラム制御処理系のＨ／Ｗを削除できたので（特に外部メモリを使用しなくて済むので）、これらの問題を解決できる。すなわち、システムのダウンサイジング化を実現でき、システムクロック周波数を上げることができ、プログラムメモリとデータメモリを除いた全ての回路を１チップＬＳＩの中に組込むことが可能となる。このように第１の実施例の情報処理装置では、コストダウン、ダウンサイジング化、高速化、低消費電力化等の様々な効果が得られる。
【０１１９】
次に、図９、図１０を参照して、第２の実施例について説明する。
上述した図１の構成の情報処理装置では、従来のμプログラム制御処理系のＨ／Ｗを完全に削除している為、図６で説明したようにアプリケーションプログラムの１命令（オペランド属性付命令）がＨ／Ｗにおいて１クロックで処理できない場合には、マクロコール命令によりＯＳマクロ関数をＣＡＬＬすることにより対応していた。
【０１２０】
しかしながら、実際上、上記マクロコール命令の使用頻度がかなり高いものとなる場合が多い為、分岐制御回路１５による上記ＣＡＬＬ制御処理が頻繁に起こると、その処理時間がネックとなって、結果としてシステムの高速化を充分に果たせなかった。
【０１２１】
そこで、第２の実施例では、図９に示すようにμプログラム制御回路２２０を設け、オペランド属性付命令の場合のみμプログラム制御方式で処理を行うようにしている。
【０１２２】
図９は、第２の実施例による情報処理装置の構成を示すブロック図であり、図１の場合と同様に一例としてＰＬＣ（プログラマブルコントローラ）の構成を示している。
【０１２３】
同図において、第２の実施例によるＰＬＣは、アプリケーション／ＯＳプログラムメモリ２０１、セレクトデコーダ２０２、ＰＬＲ２０３、データメモリ２０４、命令フェッチ制御回路２１０、μプログラム制御回路２２０、演算実行部２３０、及びデータメモリ転送制御回路２４０等を有する。
【０１２４】
アプリケーション／ＯＳプログラムメモリ２０１、ＰＬＲ２０３、データメモリ２０４、演算実行部２３０、及びデータメモリ転送制御回路２４０については、図１に示すものと略同様であるので、ここでは特に説明しない。
【０１２５】
μプログラム制御回路２２０は、プリデコーダ２２１、μ−ＳＱＣ２２２、μプログラムメモリ２２３、デコーダ２２４、及びＰＬＲ２２５より成る。
プリデコーダ２２１は、命令レジスタから命令が出力される毎に、当該命令がオペランド属性付命令であるか否かを識別し、識別結果に応じた選択信号をセレクトデコーダ２０２に対して出力する。セレクトデコーダ２０２は、基本的にセレクタとデコーダより構成され、命令レジスタ２１１の出力とμプログラムメモリ２２３の出力をセレクタに入力して、プリデコーダ２２１より出力される選択信号に応じていずれか一方の入力をデコーダに選択出力して、デコード処理するものである。
【０１２６】
μプログラムメモリ２２３は、オペランド属性付命令を解釈実行するインタプリタ（μ命令）を格納しているメモリである。μプログラムメモリ２２３より出力されるμ命令は、１３ビット（ＢＲＡ：９ビット）の分岐制御フィールドと３１ビットの演算・転送制御フィールドより成る合計４４ビットのフィールド構成である。１３ビット（ＢＲＡ：９ビット）の分岐制御フィールドはデコーダ２２４に出力され、３１ビットの演算・転送制御フィールドはセレクトデコーダ２０２へ出力される。このように、セレクトデコーダ２０２に入力されるμ命令のフィールド構成を、図３に示す汎用命令（垂直３２ビット構造）と（ＭＳＢビット７１が無い点を除けば）略同様にすることにより、セレクトデコーダ２０２をほとんど「セレクタ＋“図１のデコーダ２”」の形で実現することができる。
【０１２７】
デコーダ２２４、及びＰＬＲ２２５は、図１１の従来例においてＰＬＲ５０５がμ−ＳＱＣ５２０に対して出力していたμ−ＳＱＣにおける分岐制御の為の制御信号等を生成してμ−ＳＱＣ２２２に出力するための構成である。
【０１２８】
図９に示すように、第２の実施例では、第１の実施例の構成に対してμプログラム制御回路２２０を追加しているが、実際のＨ／Ｗ量は、従来の構成より極めて少なくて済む。第２の実施例においても、第１の実施例と同様に、図９におけるアプリケーション／ＯＳプログラムメモリ２０１とデータメモリ２０４を除いた全ての構成要素を、ＬＳＩの中に入れることが、事実上可能となっている。
【０１２９】
これは、特にμプログラムメモリ２２３が、オペランド属性付命令を解釈実行するインタプリタのみを格納しており、またオペランド属性付命令は命令種別が少ないので、必要なメモリ容量が非常に少なくて済むからである。μプログラムメモリ２２３の容量は、例えば（５１２ｗ×４４bit ）で済む。更に、μ−ＳＱＣ２２２は、メモリアドレスビットが９ビットで済む。
【０１３０】
これより、従来ではμプログラムメモリとして大規模なメモリが必要となる為に、外部メモリを使用していた（ＥＰＲＯＭで構成するとＩＣ１１個）が、第２の実施例では極小規模（事実上ＬＳＩの中に入れることが出来る規模）のメモリで済み、第１の実施例と比較しても実際のＨ／Ｗ量の増加は極僅かである。
【０１３１】
よって、従来、システムのダウンダイジング化が困難、ＲＯＭのアクセスタイムがネックとなりシステムクロック周波数を上げることが困難、高価なＲＯＭを多く使用するのでコスト高となる等の問題があったが、第２の実施例においても第１の実施例と略同様にこれらの問題を解決でき、更に上記のように特にＯＳマクロ関数による処理の頻度が高い場合には、第１の実施例に比べて更にシステムの高速化を実現することができる。
【０１３２】
図１０は、μ転送命令における転送モード切替えを説明する為の図である。
上述してあるように、転送命令には、アプリケーションレベル（オペランド属性付命令）の転送命令とμ命令レベルの転送命令（μ転送命令という）とがあり、当該情報処理装置内には（特に図示していないが）アプリケーションレベルの転送命令では制御できないＨ／Ｗ資源（レジスタ等）が存在する。
【０１３３】
ここでは、μ転送命令中にＯＳＥＮビット（オペランド属性付命令による転送モードを使用するかμ命令による転送モードを使用するかを選択させる為のビット）を備えることにより、例えばμプログラム中でメモリ間接アクセスする場合等に容易に転送モード切替えを実現できるようにする方法について説明する。
【０１３４】
尚、当該μ転送命令における転送モード切替えは、図９に示す第２の実施例の情報処理装置を前提にしている。
図１０（ａ）は、μ転送命令のフィールド構成の一例を示す図である。
【０１３５】
同図に示すように、μ転送命令２５０のフィールド構成は、基本的には図３に示す〔転送命令〕と略同様であるが、ＭＳＢビットは無く、ＯＳＥＮビットが追加されている。すなわち、μ転送命令２５０は、転送命令２５１、ＯＳＥＮビット２５２、転送制御２５３、パス経路選択２５４、ＲＳ１／ＲＤ２５５、及びＩＯレジスタアドレス２５６より構成される。
【０１３６】
ここでは、オペランド属性付命令の転送命令が１６ビット転送、μ転送命令は３２ビット転送であるものとして、以下に、μ転送命令における転送モード切替えの具体的な一例について説明する。
【０１３７】
図１０（ｂ）において、アプリケーションプログラム実行中に図１０（ｃ）に示すメモリ２６０の１００番地を間接アクセスするためのオペランド属性付命令を実行する場合（ステップＳ４１）、このオペランド属性付命令がμプログラムメモリ２２３でインタプリタされて成るμプログラム処理は、まず１００番地に格納されているデータ（２００番地を示すデータ）をリードして不図示のＭＡＲ（中間アドレスレジスタ）にセットする（ステップＳ４２）。このとき、ＯＳＥＮビット２５２は‘０’になっておりμ命令の転送モードを使用するので、上記データ転送は３２ビット転送で行う。そして、次のμ転送命令では、ＭＡＲにセットされたデータより２００番地に格納されているデータ（５０）を読み出して、これを不図示のレジスタ“Ｒ１０”にセットする（ステップＳ４３）。このとき、ＯＳＥＮビット２５２は‘１’になっておりオペランド属性付命令の転送モードを使用するので、データ転送は１６ビット転送になる。このように、ＯＳＥＮビットを用いることにより、容易に１６ビット転送／３２ビット転送の切替えが行えて所望の処理を行わせることができる。
【０１３８】
尚、上記実施形態では、ＰＬＣを例にして説明したが、これに限るものではなく、他の情報処理装置にも適用できる。
【０１３９】
【発明の効果】
以上、詳細に説明したように、本発明の情報処理装置は、オペランド属性付命令と汎用命令とより成る統合命令コード体系によるアプリケーションプログラム、システム組込み関数及びＯＳプログラムをプログラムメモリに格納し、このプログラムメモリのアドレス（ＰＣ）制御（例えば各種専用命令に応じたシステム組込み関数やＯＳプログラムに備えられている専用の関数を起動／復帰制御等）を行う１階層のプログラム実行制御処理系より構成される。
【０１４０】
従来のマイクロプログラム制御方式では、命令体系が通常の命令とその一段下のレベルのマイクロ命令とに分かれ、プログラムメモリに格納されている命令の順次読み出し制御を行うプログラム実行制御処理系統と、この命令を解釈／実行するためにμプログラムメモリに格納されているマイクロ命令の順次読み出し制御を行うμプログラム実行制御処理系統とより成る２階層のプログラム実行制御処理系であったが、本発明の情報処理装置では上記μマイクロプログラム実行制御処理系のハードウェアを削除でき、１階層のプログラム実行制御処理系により実現できる。
【０１４１】
これによって、システムのダウンサイジングを可能にし、システムクロック周波数を上げることができ、コストダウン／低消費電力化を実現できる。特に従来μプログラムメモリに必要とされる記憶容量が非常に大きい為に外部メモリとして構成していた情報処理装置であった場合には、これを１チップ（ＬＳＩ）の中に入れることが出来るようになるので上記効果は非常に顕著なものとなる。
【０１４２】
あるいは、使用頻度が高く命令種別が少ない上記オペランド属性付命令のみをマイクロプログラム制御方式で処理する構成にすることにより、上記効果に加えて更にシステム全体の高速化を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による情報処理装置の構成を示すブロック図である。
【図２】アプリケーション／ＯＳプログラムメモリの格納内容とプログラム開発環境を説明する為の図である。
【図３】オペランド属性付命令と汎用命令の命令コード体系の一例を示す図であり、（ａ）はオペランド属性付命令、（ｂ）は汎用命令の命令コード体系の一例を示す。
【図４】図１の分岐制御回路の構成の一例を示す概略ブロック図である。
【図５】命令デコーダによる命令のデコード論理を示す一覧表である。
【図６】拡張絶対無条件分岐命令を用いてＯＳマクロ関数を起動する処理を説明するための図である。
【図７】本実施形態の情報処理装置におけるサブルーチン処理を説明する為の図である。
【図８】本実施形態の情報処理装置におけるプログラム終了処理を説明する為の図である。
【図９】第２の実施例による情報処理装置の構成を示すブロック図である。
【図１０】μ転送命令における転送モード切替えを説明する為の図である。
【図１１】従来のマイクロプログラム処理方式による情報処理装置の構成の一例を示すブロック図である。
【図１２】（ａ）は１クロックで終る場合の動作タイミング、（ｂ）は複数クロックかかる場合の動作タイミングを示す図である。
【図１３】従来のプログラムの開発ルートを説明する為の図である。
【図１４】従来のアプリケーションプログラムの命令コード（マシン語）の一例を示す図である。
【図１５】従来のマイクロプログラムの命令コードの一例を示す図である。
【符号の説明】
１アプリケーション／ＯＳプログラムメモリ
２デコーダ
３ＰＬＲ
４データメモリ
１０命令フェッチ制御回路
１１命令レジスタ
１２ＰＣ（プログラムカウンタ）
１３ＰＣスタック
１４プログラムメモリ転送制御回路
１５分岐制御回路
２０演算実行部
２１キャッシュレジスタ
２２各種演算器／データ変換器
２３ＭＰＸ
３０データメモリ転送制御回路
３１アドレス生成デコーダ
３２ＭＰＸ
３３ＭＡＲ
３４デコーダ
３５ＰＬＲ
４０プログラムメモリ
４１ＯＳプログラム
４２システム組込みマクロ関数
４３アプリケーションプログラム
５１開発ツール
５２マシン語生成機能
５３開発ツール（システム設計者専用）
６０オペランド属性付命令
６１ＭＳＢビット
６２オペコード
６３拡張ビット
６４データ型
６５データ記憶域
６６オペランド
７０汎用命令
７１ＭＳＢビット
７２命令種別
７３オペランド部
８１命令デコーダ
８２加算器
８３ＭＰＸ
８４ＮＯＲＥＧ
８５ＰＣＣＨＧＲＧ
８６ＮＥＸＴＰＣレジスタ
８７アプリ実行モード制御フリップフロップ
８８ＭＰＸ
９０マクロコール命令
９１ＭＳＢビット
９２ＣＡＬＬ／ＪＭＰ（ＯＳ起動関数種別）
９３マクロコール
９４マクロ番号
９５ＭＳＢビット
９６絶対分岐アドレス
１００ＲＥＴ命令
１０１ＭＳＢビット
１０２分岐命令
１０３ＲＥＴ（命令種別）
１０４ＡＰＬビット
１１０拡張絶対無条件分岐命令（サブルーチンコール命令／サブルーチンエンド命令）
１１１ＭＳＢビット
１１２ＪＭＰ（分岐命令）
１１３ＳＵＢコール／ＳＵＢエンド（ＯＳ起動関数種別）
１１４ＳＵＢ番号
１１５ＭＳＢビット
１１６絶対分岐アドレス
１２０Ｉ／Ｏ制御レジスタ転送命令
１２１ＭＳＢビット
１２２転送命令
１２３Ｉ／Ｏ転送（転送制御）
１２４パス経路選択
１２５ＲＳ１
１２６Ｉ／Ｏレジスタアドレス
１３０プログラムエンド命令
１３１ＭＳＢビット
１３２ＪＭＰ（分岐命令）
１３３ＰＥＮＤ（ＯＳ起動関数種別）
１３４プログラム番号
２０１アプリケーション／ＯＳプログラムメモリ
２０２デコーダ
２０３ＰＬＲ
２０４データメモリ
２１０命令フェッチ制御回路
２１１命令レジスタ
２１２ＰＣ（プログラムカウンタ）
２１３ＰＣスタック
２１４プログラムメモリ転送制御回路
２１５分岐制御回路
２２０ μプログラム制御回路
２２１プリデコーダ
２２２ μ−ＳＱＣ
２２３ μプログラムメモリ
２２４デコーダ
２２５ＰＬＲ
２３０演算実行部
２３１キャッシュレジスタ
２３２各種演算器／データ変換器
２３３ＭＰＸ
２４０データメモリ転送制御回路
２４１アドレス生成デコーダ
２４２ＭＰＸ
２４３ＭＡＲ
２４４デコーダ
２４５ＰＬＲ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an information processing apparatus.
[0002]
[Prior art]
In general, many information processing apparatuses employ a microprogram control system. This implements the function specified by the instruction using a microinstruction that is one level lower than the instruction (machine language) (which specifies a basic operation that is simpler than the operation specified at the instruction level). Control signal for the purpose. A microinstruction usually has a bit length that is determined according to each model, and several fields are defined corresponding to functional blocks such as data registers and their connection relations.
[0003]
FIG. 11 is a block diagram showing an example of the configuration of an information processing apparatus according to a conventional microprogram control system. FIG. 11 shows a configuration diagram of a PLC (programmable controller) as an example. The programmable controller is usually abbreviated as PC, but is confused with a PC (program counter) described later, and is referred to as PLC here.
[0004]
The PLC shown in the figure includes an application program memory 501, a data memory 502, a micro (μ) program memory 503, a decoder 504, a PLR (pipeline register) 505, an instruction fetch control circuit 510, a μ-SQC (μ sequencer) 520, The calculation execution unit 530 and the data memory transfer control circuit 540 are configured.
[0005]
The application program memory 501 is a memory that stores application programs. In this application program, a program such as a ladder diagram designed mainly using a development tool (programming tool) described later on the user side is converted into a format used in the PLC by a conversion / inverse conversion function on the PLC side. Is. The inverse conversion function is used when RAS data or the like obtained on the PLC side is transmitted to the development tool (monitor device), and when a program stored on the PLC side is read into the development tool.
[0006]
A data memory 502 is an external data memory that stores various data used in an application program and an OS (operating system). For example, a RAM that temporarily stores sensor measurement values and data indicating the operating status of a control target device, and the like It is.
[0007]
The micro (μ) program memory 503 is a memory that stores a μ-OS program and an interpreter of an application program instruction. Here, the μ-OS program will be described. In the PLC, there is a system program that is created and stored in advance by the manufacturer. The system program stored as a group of instructions at the microinstruction level is referred to as a μ-OS program here.
[0008]
The decoder 504 decodes the μ instruction output from the micro (μ) program memory 503, and outputs control signals for the arithmetic unit, data converter, data transfer control unit, fetch control circuit unit, and various H / W (hardware). The data is generated and output to the PLR 505 and the PLR 545 in the data memory transfer control circuit 540.
[0009]
A PLR (pipeline register) 505 stores various control signals output from the decoder 504 in a pipeline manner, and connects these control signals to various H / W blocks. A fetch operation (instruction to the instruction register) Storage) and instruction execution operation pipeline operation.
[0010]
The instruction fetch control circuit 510 is a circuit that controls an instruction fetch operation of the application program, and includes an instruction register 511, a PC (program counter) 512, a PC stack 513, and a program memory transfer control circuit 514.
[0011]
The instruction register 511 is a register that fetches and outputs the application program stored in the program memory 501 one instruction at a time. The PC 512 is a counter that holds the address of the program memory 501 in which an instruction to be executed next (or is being executed) is stored and increments by +1 for each instruction execution. The PC stack 513 is a stack for temporarily saving the contents stored in the PC 512 when, for example, a subroutine call and returning the saved data to the PC 512 when returning. The program memory transfer control circuit 514 is a circuit that controls access to the program memory 501 and the operation of the PC 512 / PC stack 513 under the control of a μ-OS (micro operating system) program, which will be described later.
[0012]
The μ-SQC (micro sequencer) 520 is a circuit that performs micro program execution control (address control of the micro program memory), and includes a decoder 521, μ-PC (micro program counter) 522, an adder 523, and a μ-PC stack 524. , And MPX (multiplexer) 525.
[0013]
The decoder 521 decodes one instruction output from the instruction register 511 in the instruction fetch control circuit 510 and stores the process for interpreting and executing this one instruction (hereinafter referred to as “interpreter”) in the μ program memory 503. An address (hereinafter referred to as “MAP address”) is generated / output.
[0014]
The μ-PC 522 is a PC (address register) for sequentially executing programs stored in the μ program memory 503, and constitutes a counter that increments by “+1” when used as a pair with the adder 523.
[0015]
The μ-PC stack 524 is a stack for temporarily saving the μ-PC 522 at the time of a subroutine call and returning the μ-PC 522 at the time of return in the execution process of the micro program.
[0016]
The MPX 525 is a multiplexer that selects the address of the μ program memory 503, the “MAP address” output from the decoder 521, the output from the μ-PC 522 (the order address added by +1 by the adder 523), and the μ-PC stack 524. Are selectively output to the μ program memory 503 (and also to the adder 523) from the subroutine return address output from the PLR 505 and the branch address (JMP, CALL) of the microprogram output from the PLR 505.
[0017]
The arithmetic execution unit 530 is a functional block that executes various operations and various data conversions between cache registers and between IMM data (“direct numerical value” to be described later) and registers, and includes a cash register 531, various arithmetic units and data converters. 532 and MPX533.
[0018]
The cache register 531 is a register that stores data used for various operations / data conversion, and stores data used for data transfer with various H / W (hardware) registers / external memory.
[0019]
The various arithmetic units / data converters 532 perform arithmetic / data conversion processes such as various arithmetic / logical operations, shifts, BDC / DBC, and the like according to instructions of the application program and the μ-OS program.
[0020]
The MPX 533 selectively outputs the calculation result output from the various calculators / data converters 532 and the data (read data) read from the data memory 502 to the cache register 531.
[0021]
The data memory transfer control circuit 540 is a circuit that performs control when accessing the data memory 502 in the application program and the μ-OS program, and includes an address generation decode 541, MPX 542, MAR 543, decoder 544, and PLR 545. .
[0022]
The address generation decode 541 is based on the address operand output from the instruction register 511 of the instruction fetch control circuit 510, and the address at the time of data memory access from the application program based on the operand data type stored in the storage area (not shown). Is generated.
[0023]
The MPX 542 receives an address (output A of the cache register 531) at which the μ-OS program accesses the data memory 502 and an address when the data memory 502 is accessed from the application program (output of the address generation decode 541). And output to the MAR 543 and the decoder 544.
[0024]
The MAR (memory address register) 543 is a register that stores an address when the data memory 502 is accessed from the μ-OS program or application program output from the MPX 542. The address storage timing from the application program is the same as the storage timing of various control signals in the PLR 505.
[0025]
The decoder 544 receives the output of the MPX 542 and generates / outputs the access selection signal CS of the data memory 502.
The PLR 545 stores the output of the decoder 544 (access selection signal CS) and the output of the decoder 504 (various data memory transfer control signals) in a pipeline manner, and registers for connecting these output signals to the data memory 502 It is. The PLR 545 enables a pipeline operation such as a fetch operation (instruction storage in an instruction register) and a transfer execution operation.
[0026]
An outline of the operation of the conventional information processing apparatus (PLC) having the above configuration will be described below. Note that FIG. 11 does not show all the configurations of the PLC, and does not show all the wirings between the configuration blocks shown in the figure.
(1) After the system reset is released, the μ-PC 522 becomes “0”, and the μ-OS program on the μ program memory 503 is executed under the control of the μ-SQC (micro sequencer) 520. Then, H / W (hardware) initialization of the entire processor is performed. As a result, an environment in which the application program can be executed is constructed (such as an initial value set of the PC 512), and a system start command wait state is entered.
(2) When the μ-OS program recognizes the system start command, it permits the instruction fetch control circuit 510 to execute the application program. At this time, the μ-SQC 520 waits for an application program from the decoder 521.
(3) The instruction fetch control circuit 510 fetches the instruction code at the address designated by the PC 512 from the application program memory 501 and stores it in the instruction register 511. Then, the PC 512 is automatically incremented, and the process of fetching the next instruction code from the memory 501 is repeated.
(4) The instruction code output from the instruction register 511 is decoded by the decoder 521 of the μ-SQC 520. As a result, a processing address is generated on the μ program memory that interprets and executes the instruction. The address information output from the decoder 521 is selectively output by the MPX 525 and input to the address bus of the μ program memory 503. As a result, the μ instruction corresponding to the instruction code is output from the μ program memory 503 to the decoder 504. The decoder 504 decodes the μ instruction and generates an arithmetic unit, a data converter, a data transfer control unit, a fetch control circuit unit, and various H / W control signals. Then, control commands for these various calculations and transfers are set in the PLR 505, and the commands are passed to various H / W blocks.
(5) In the case of a transfer command, the address of the data memory 502 is set in the MAR 543 in the data memory transfer control circuit 540 at the same time. At the same time, reading of the next μ instruction from the μ program memory 503 starts under the control of the μ-SQC 520.
[0027]
In the case of an operation instruction, the operation execution unit 530 executes a predetermined operation, and the operation result is stored in the cache memory. At the same time, the process of reading the next μ instruction, decoding it by the decoder 504, and taking it into the PLR 505 starts.
[0028]
Branch control of the application program is performed by register access to the PC 512 and the PC stack 513 of the instruction fetch control circuit 510 from the μ-OS.
[0029]
Incidentally, here, the processing of the μ instruction corresponding to one instruction of the application program may be completed in one clock, or may take a plurality of clocks. At this time, the instruction code is fetched into the instruction register 511 in the instruction fetch control circuit 510, the H / W control command is set to the PLR 505, and the operation of the arithmetic execution unit 530 and the data memory transfer control circuit 540 (cache register 531). FIG. 12 shows the timing of a write operation to the data memory 502 or the like.
[0030]
FIG. 12 (a) shows the operation timing when it ends with one clock, and FIG. 12 (b) shows the operation timing when it takes a plurality of clocks.
As shown in FIG. 12B, as an example of an instruction that takes a plurality of clocks, for example, when an operation of (+ A B) is performed, the instruction code of the μ program corresponding to the instruction code “ADD B” of the application program is “LD”. A "" ADD "and it takes 2 clocks.
[0031]
Although not particularly shown in FIG. 11, when the processing corresponding to an application program instruction in the PLR 505 is completed, rewriting permission (map permission) of the instruction register 511 is given to the instruction fetch control circuit 510. This is indicated by @ in FIGS. 12 (a) and 12 (b).
[0032]
Next, a conventional program development environment will be described.
FIG. 13 is a diagram for explaining a conventional program development route.
When the application program is developed on the user side by a programmer or the like on the application program development tool 550 shown in FIG. 13A (for example, a ladder circuit diagram or the like is created on the programming tool), An object is generated and stored in the application program memory 501. At this time, the instruction code of the application program stored in the memory 501 has a format shown in FIG. 14, for example. This will be described later.
[0033]
On the other hand, the μ program is developed mainly by the PLC manufacturer when the system designer develops the μ-OS and interpreter using the μ program development tool 560 dedicated to the system designer shown in FIG. 13B. An object is generated and stored in the μ program memory 503. At this time, the instruction code of the μ-OS and the interpreter stored in the memory 503 has a format shown in FIG. 15, for example. This will be described later. Note that the μ-OS performs various H / W control and execution management of application programs, and the interpreter is for interpreting and executing application programs.
[0034]
FIG. 14 is a diagram illustrating an example of an instruction code (machine language) of a conventional application program.
In the figure, the instruction code is composed of a basic part (32 bits) and an extension part (32 bits). The basic part is an opcode indicating the instruction type, an extension bit indicating whether the instruction form of the instruction is only the basic part or the basic part + extended part, a data type indicating the data type and size, a position where the data exists, and the data It is composed of a data storage area indicating an access method (indirect access) (collectively referred to as operand type) and an operand (16 bits) indicating an address or a numerical value.
[0035]
Examples of the opcode include ADD, SUB, MLT, BDC, DBC, LD, and ST. Examples of the data type include a bit type, a bit inversion type, a one-word integer type, a two-word integer type, and a real number type. The data storage area stores formulas (or previous calculation result values), constants, memories, indexes, memory indirects, parameters, and the like.
[0036]
In the case of an address, an operand is a 16-bit address when only the basic part is used, and a 32-bit address when the basic part is an extension part. On the other hand, in the case of a numerical value, a 16-bit direct numerical value is obtained when only the basic part is used, and a 32-bit direct numerical value is obtained when the basic part + extended part is used. When the address or numeric operand exceeds 16 bits, the instruction form of the basic part + the extension part is used. At this time, the extension bit of the basic part is “1”. The instruction fetch control circuit 510 writes the instruction code to the instruction register 511 when the basic part and the extended part are aligned when the extension bit of the basic part is “1”.
[0037]
FIG. 15 is a diagram showing an example of an instruction code (microinstruction) of a conventional microprogram.
As shown in the figure, the instruction code of the microprogram is composed of three fields of μ-SQC branch control, various arithmetic / data transfer controls, and various H / W controls. A microinstruction usually has a bit length determined according to each model, but generally one step has an instruction bit length of about 80 to 100 bits.
[0038]
Branch control fields include BOP (branch operation) that performs instruction execution order control (MAP, CONT, JMP, CALL, RET, etc.) of μ program, and condition selection at conditional branch (S, Z, CY, OVF, etc.) TC (test condition), JMP, and BRA (branch address) indicating the branch address of the μ program during CALL. MAP is an instruction for selecting the next application instruction, and CONT is an instruction for selecting the next address.
[0039]
The calculation / data transfer control fields are 16 bits / 32 bits, MD (calculation mode) indicating the presence / absence of a sign, etc., and AFC (AD, SUB, MLT, BDC, DBC, etc.) for specifying the calculation / data conversion function. Calculation function), calculation source / destination register (RS1, RS2, RD) for specifying source / destination register at the time of calculation, IMM (direct numerical value) which is numerical data at the time of calculation between direct numerical values, various data transfer control ( RD, WT, transfer data size, etc.), and various data path route selections for instructing MPX selection on various data paths necessary for calculation / transfer.
[0040]
The various H / W control fields are used for controlling various peripheral H / Ws, and are used for setting / resetting various flags, for example.
[0041]
[Problems to be solved by the invention]
In an information processing apparatus (PLC or the like) using the above-described conventional microprogram control system, application program execution and μ− are performed by performing two-level program control (control of application program memory and control of μ program memory). Various system controls were performed by the OS. When the application program is executed, the instructions are interpreted and executed by the interpreter of the μ program one by one.
[0042]
As described above, an information processing apparatus (PLC or the like) using a conventional microprogram processing system requires the processing system of the two-layer program execution control as described above.
(1) The amount of H / W (hardware) increases, and downsizing of the system is difficult. In particular, the microprogram memory requires a high-speed and large-scale memory depending on the number of control instruction bits. For example, in the case of the PLC shown in FIG. 11, for example, a high-speed and large-scale memory of about 20 ns with (8K to 32K) × (80 to 100 bits) is required. Then about 11 ICs were required. In addition, the presence of two systems (two layers) of the application program memory control processing system and the μ program memory control processing system as described above is one factor that increases the amount of H / W (hardware).
(2) Since the memory capacity of the microprogram memory becomes large as described above and the microprogram memory cannot be put in the LSI, if the microprogram memory is realized by an external ROM, the ROM access time becomes a bottleneck. Thus, there is a problem that the system clock frequency cannot be increased.
(3) Furthermore, the high-speed EPROM that constitutes the microprogram memory is expensive. If a large number of these are used, the cost is naturally increased. Furthermore, the need for the above-mentioned two-system (two-layer) memory address management mechanism has also been a cause of high costs.
[0043]
An object of the present invention is to provide an information processing apparatus that enables downsizing of a system, can increase a system clock frequency, and can realize cost reduction / low power consumption.
[0044]
[Means for Solving the Problems]
A first information processing apparatus according to the present invention includes: Perform application level transfer instructions and bit sequence instructions Instruction with operand attribute , Microinstructions that perform various operations, OS level data transfer, and various hardware controls An instruction with an operand attribute having an integrated instruction code system composed of general-purpose instructions and An application program described by some general-purpose instructions, and a program storage means for storing an OS program described by the general-purpose instructions;
Application program or OS program stored in the program storage means By performing branch control by branch control means for instructions fetched sequentially from And a one-layer program execution control means for executing the program storage means by controlling the address.
[0045]
According to the first information processing apparatus, the application program and the OS program described by the instructions of the integrated instruction code system are coexistingly stored in the program storage means, and the program storage control means addresses the program storage means. Therefore, the program execution control processing system having the two-layer structure including the conventional microprogram control processing system is not necessary, and the program is executed by the one-layer processing system by the program execution control means. be able to. Thus, by eliminating the hardware related to the conventional microprogram control processing system, the system can be downsized, the system clock frequency can be increased, and cost reduction / low power consumption can be realized.
[0046]
A second information processing apparatus according to the present invention includes: Perform application level transfer instructions and bit sequence instructions Instruction with operand attribute , Microinstructions that perform various operations, OS level data transfer, and various hardware controls An instruction with an operand attribute having an integrated instruction code system composed of general-purpose instructions and An application program described by some general-purpose instructions, a program storage means for storing an OS program described by the general-purpose instructions, and an application program or OS program stored in the program storage means By performing branch control by branch control means for instructions fetched sequentially from One level of program execution control means for sequentially reading and executing instructions by controlling the address of the program storage means, and only when the instruction read by the program execution control means is the instruction with operand attribute, the microprogram control system And a microprogram control processing means for interpreting / executing.
[0047]
According to the second information processing apparatus, as in the first information processing apparatus, the system can be downsized, the system clock frequency can be increased, and cost reduction / low power consumption can be realized. In addition, the total speed of the system can be realized.
[0048]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a block diagram showing the configuration of an information processing apparatus according to an embodiment (first example) of the present invention. Here, the configuration of a PLC (programmable controller) is shown as an example.
[0049]
The PLC shown in FIG. 1 includes an application / OS program memory 1, a decoder 2, a PLR 3, a data memory 4, an instruction fetch control circuit 10, an arithmetic execution unit 20, a data memory transfer control circuit 30, and the like.
[0050]
When the configuration of the PLC shown in the figure is roughly compared with the configuration of the conventional PLC shown in FIG. 11, the μ-SQC 520 and the μ program memory 503 existing in the conventional PLC do not exist in the PLC of this embodiment. In addition, a function for performing branch control is added to the instruction fetch control circuit 10 of the PLC of the present embodiment. The PLC of the present embodiment generally has a function for performing this branch control, an application program in which each instruction is described by an integrated instruction code system described later, a system built-in macro function, and an OS program (all of which will be described later). The application program / OS program memory 1), the μ-SQC 520 and the μ program memory 503 can be deleted. Details will be described in order below.
[0051]
First, each configuration of the PLC shown in FIG. 1 will be described in detail.
The application / OS program memory 1 is a memory (RAM / ROM) in which an OS program, a system built-in macro function, and an application program coexist. Details will be described later with reference to FIG. 3. Each of these programs (or functions) is described by an instruction with operand attributes or a general-purpose instruction belonging to the integrated instruction code system.
[0052]
The decoder 2 decodes an instruction with operand attributes or a general-purpose instruction (which will be described in detail later with reference to FIG. 2) output from the instruction register 11 in the instruction fetch control circuit 10, and performs arithmetic unit / data conversion. Generator / data transfer control unit / fetch control circuit unit and various H / W control signals are generated and output to the PLR 3.
[0053]
As will be described later, since the instruction with operand attribute is an application level transfer instruction, if the decoder 2 is designed to generate a transfer control signal corresponding to this simple transfer instruction, the conventional μ program There is no need for interpretation / execution by a memory interpreter, and the output from the instruction register 11 can be directly input to the decoder 2 for processing.
[0054]
A PLR (pipeline register) 3 is a register that pipelines and stores various control signals output from the decoder 2 and connects these control signals to various H / W blocks, and fetch operation (instructions to the instruction register) Storage) and instruction execution operation pipeline operation.
[0055]
Since the data memory 4 is substantially the same as the conventional data memory 502, it is not specifically described here.
The instruction fetch control circuit 10 includes an instruction register 11, a PC (program counter) 12, a PC stack 13, a program memory transfer control circuit 14, and a branch control circuit 15.
[0056]
The instruction register 11 temporarily stores one instruction of the OS program, the system built-in macro function, or the application program sequentially fetched from the program memory 1 and outputs it to the decoder 2, branch control circuit 15, and address generation decoder 31. Register. Under the control of the branch control circuit 15, the PC 12 holds the address of the program memory 1 in which the instruction to be executed next (or being executed) is stored. The PC stack 13 is a stack for temporarily saving the contents stored in the PC 12 when, for example, a macro function to be described later is called. The program memory transfer control circuit 14 will not be described in particular.
[0057]
The branch control circuit 15 has a function for directly controlling the PC 12 and the PC stack 13 generated by an application program, a JMP, CALL, RET instruction, etc. in the OS program without interposing the OS program. The configuration / operation of the branch control circuit 15 will be described later in detail.
[0058]
An outline of the operation of the PLC having the configuration shown in FIG. 1 will be described below.
(1) First, after system reset (at the time of startup), the PC 12 in the instruction fetch control circuit 10 is “0”, and from this, the address “0” of the application / OS program memory 1 is set. The stored instruction (the first instruction of the OS program shown in FIG. 2) is fetched and temporarily stored in the instruction register 11. Then, the fetched instruction is output from the instruction register 11 to the decoder 2 and decoded by the decoder 2, and an arithmetic unit, a data converter, a data transfer control unit, a fetch control circuit unit, and various H / W (hardware) ) Is generated. And this control signal is output via PLR3 and various H / W control (calculation, transfer, etc.) is performed. In this way, by sequentially fetching and executing the instructions of the OS program, the H / W initialization of the entire processor and the execution environment of the application program are constructed. Then, the system waits for a system start command.
[0059]
All instruction codes of the OS program are general-purpose instructions. General-purpose instructions are basically RISC and can be processed in one clock. The arithmetic execution unit 20 can also process various functions in one clock.
(2) As described above, after the system is initialized by the OS program, when the system command is recognized, the application program is executed. That is, first, the start address of the storage area where the application program in the application / OS program memory 1 is stored is set in the PC 12. Then, the instructions at the addresses set in the PC 12 are sequentially fetched and executed. The instruction code of the application program is an instruction with an operand attribute or a general-purpose instruction. However, the general-purpose instructions of the application program cannot use all general-purpose instructions like the OS program, and can use “part of general-purpose instructions” (particularly, directly access the H / W resources dedicated to the OS program). The instruction to be generated cannot be generated in the application program development environment described later).
[0060]
The processing operation of each instruction of the application program will be described in detail later.
FIG. 2 is a diagram for explaining the contents stored in the application / OS program memory 1 and the program development environment.
[0061]
As shown in the figure, an OS program 41, a system built-in macro function 42, and an application program 43 are coexistingly stored in the application / OS program memory 40.
[0062]
As described above, in a PLC, a manufacturer generally creates a system program. Also in this embodiment, the OS program 41 and the system built-in macro function 42 are created mainly by the manufacturer and stored in the application / OS program memory 40. That is, the system designer develops an OS program and a system built-in macro function by the system designer-dedicated development tool 53 shown in the figure, and the object is generated in the form of general-purpose instructions and stored in the application / OS program memory 40. Is done. The OS program performs various H / W control and execution management of application programs. The system built-in macro function, which will be described in detail later, corresponds to an instruction that cannot be executed in one clock by H / W in the instruction of the application program, and an OS level general-purpose instruction sequence that includes an algorithm for executing this instruction. (Thus, hereinafter also referred to as OS macro function).
[0063]
Note that the development tool 53 dedicated to system designers can also generate instructions with operand attributes. This is because, for example, at the time of system development, the system designer also generates a machine language of an instruction with operand attributes, stores it in the area of the application program 43, and performs debugging confirmation. As a result, the application program can be interlocked so that the H / W resources dedicated to the OS program cannot be directly accessed, and the safety of the system can be ensured.
[0064]
On the other hand, when a program is designed mainly on the user side using a programming tool or the like with a ladder diagram and the object is generated, the object is converted / inverted by the machine language generation function 52 in the PLC. It is converted into an instruction with an operand attribute or a general-purpose instruction and stored in the application / OS program memory 40. Although not particularly shown in FIG. 1, a development tool interface processor is provided in the PLC, and the conversion / inverse conversion processing is executed by this processor.
[0065]
FIGS. 3A and 3B are diagrams showing an example of the instruction code system of the instruction with operand attribute and the general-purpose instruction.
FIG. 3A shows an example of an instruction code system of the instruction 60 with operand attribute.
[0066]
In the figure, an instruction 60 with operand attribute includes a basic part and an extension part. The basic part includes an MSB bit 61, an operation code 62, an extension bit 63, a data type 64, a data storage area 65, and an operand 66. The MSB bit 61 is a bit for distinguishing an instruction with operand attribute from a general-purpose instruction. For example, when it is “1”, it is recognized as an instruction with operand attribute, and when it is “0”, it is a general-purpose instruction. The operation code 62 indicates the instruction type. The extension bit 63 indicates the presence / absence of the extension part. The data type 64 indicates the data type and size. The data storage area 65 indicates the location where the data exists and the data access method. The operand 66 indicates an address or a numerical value. The extension part is substantially the same as the extension part in the conventional instruction code shown in FIG. 14 except for the MSB bit 67. The MSB bit 67 is a bit for distinguishing an operand attributed instruction from a general-purpose instruction, like the MSB bit 61.
[0067]
The instruction code system of the operand attributed instruction 60 is substantially the same as the instruction code of the application shown in FIG. 14, but the number of instruction types handled by the operation code 62 is considerably small. For example, the conventional 128 types can be replaced with 32 types. For example, when the process of adding B to A is taken as an example, conventionally, “LD” A In this embodiment, the instruction “→ B” is “LD A” (an instruction with operand attribute) → “LD B” (an instruction with operand attribute) → “ADD” (general-purpose instruction). This is because RISC processing can be performed in one clock, and arithmetic processing and the like are realized by general-purpose instructions (arithmetic instructions such as ADD) that do not involve operands. Only the bit sequence instructions (bit read, bit-and-bit, bit-or, bit-not, etc.) that require high-speed operation by the transfer instruction and the controller can be used, so that the number of instruction types is very small.
[0068]
FIG. 3B shows an example of the instruction code system of the general-purpose instruction 70.
The general-purpose instruction is an instruction at a level where the hardware can be directly controlled like a micro-instruction, but the instruction code of the conventional microprogram shown in FIG. It has a type 32 bit structure.
[0069]
A general-purpose instruction 70 shown in the figure includes an MSB bit 71, an instruction type 72, and an operand part 73.
The MSB bit 71 is a bit indicating whether the instruction code is an instruction with an operand attribute or a general instruction, like the MSB bit 61 of the instruction 60 with an operand attribute. In the example shown in FIG. The bit is '0'.
[0070]
The instruction type 72 includes an operation instruction, an iMM operation, a transfer instruction, a branch instruction, and the like, and the configuration example of the operand unit 73 for each instruction type is shown in FIG. In the case of an arithmetic instruction, the operand part 73 is composed of an arithmetic type, a mode, RS1, RS2, and RD. Similarly, the operand part 73 is composed of an operation type, mode, RD, and direct numerical value in the case of iMM operation, and in the case of a transfer instruction, from transfer control, path route selection, RS1 / RD, and I / O register address. In the case of a branch instruction, it consists of branch control, condition selection, and branch address. The reason why the transfer instruction exists in the instruction type 72 of the general-purpose instruction 70 is that it is used in the OS program. In the case of the application program, the transfer instruction is realized by the instruction with operand attribute as described above. In addition, the branch instruction may differ in content between the application program and the OS program. For example, the JMP instruction in the application program is a relative branch, whereas the JMP instruction in the OS program is an absolute branch. This is because the application program can be moved on the program memory 1 in units of programs.
[0071]
The branch instruction of this embodiment includes an extended absolute unconditional branch instruction in addition to the absolute branch and the relative branch. Hereinafter, branch processing will be described with reference to FIGS. 4 and 5.
[0072]
FIG. 4 is a schematic block diagram showing an example of the configuration of the branch control circuit 15 of FIG. In the figure, the branch control circuit 15 includes an instruction decoder 81, an adder 82, an MPX (multiplexer) 83, a NOREG 84, a PCCHGRG 85, a NEXT PC register 86, an application execution mode control FF (flip-flop) 87, and an MPX (multiplexer). ) 88 and the like.
[0073]
The instruction decoder 81 decodes one instruction output from the instruction register 11 and generates / outputs various control signals and generates / outputs a relative branch address, an absolute branch address, a macro number, a subroutine number, etc., which will be described later.
[0074]
Decoding processing by the instruction decoder 81 will be described with reference to FIG.
FIG. 5 is a list showing instruction decoding logic by the instruction decoder.
In the figure, only general-purpose instructions are shown, but in the case of an instruction with operand attribute, a control signal for incrementing the PC 12 by 1 is output.
[0075]
In the figure, when the instruction output from the instruction register 11 is a general-purpose instruction of any one of “operation instruction”, “iMM operation instruction”, and “transfer instruction”, the instruction decoder 81 increments the PC 12 by +1. Output a control signal.
[0076]
If it is a “branch instruction”, processing according to the type of the branch instruction is performed. Branch instructions are broadly classified into basic branch instructions and extended absolute (unconditional) branch instructions, and basic branch instructions are further divided into absolute branch instructions and relative branch instructions.
[0077]
Absolute branch instructions include unconditional instructions and conditional instructions.
Examples of unconditional instructions include instructions such as JMP, CALL, and RET.
In the case of the JMP instruction, the instruction decoder 81 outputs the branch address (see FIG. 3B) included in the instruction code to the MPX 83 (denoted as “absolute branch address” in FIG. 4) and selects it from the MPX 83. The data is output and set in the PC 12.
[0078]
In the case of the CALL instruction, the branch address is set in the PC 12 as in the case of the JMP instruction, and the data set in the PC 12 at that time is saved in the PC stack 13. Then, the data saved in the PC stack 13 is returned to the PC 12 by the RET instruction.
[0079]
A conditional instruction is the same as the unconditional instruction when a condition (not specifically described) is satisfied. When the condition is not satisfied, PC12 is incremented by +1.
Relative branch instructions include unconditional JMP instructions and conditional JMP instructions.
[0080]
In the case of an unconditional JMP instruction, the instruction decoder 81 outputs the branch address included in the instruction code to the adder 82 (indicated as “relative branch address” in FIG. 4). Then, the adder 82 adds the address currently set in the PC 12 to this relative branch address, and the addition result is output to the MPX 83, selectively output from the MPX 83 and set in the PC 12.
[0081]
The conditional JMP instruction is the same as the unconditional JMP instruction when the condition is satisfied. When the condition is not satisfied, PC12 is incremented by +1.
The extended absolute (unconditional) branch instruction is divided into an extended absolute unconditional JMP instruction and an extended absolute unconditional CALL instruction.
[0082]
The extended absolute (unconditional) branch instruction will be described later in detail with reference to FIGS. 6, 7, and 8, but will be described briefly here. The instruction decoder 81 outputs various control signals according to the decoding result, and controls other components in the instruction fetch control circuit 10.
[0083]
If the instruction is an extended absolute unconditional JMP instruction, the instruction decoder 81 outputs the data of the branch address (absolute branch address) included in the instruction to the MPX 83 and causes the PC 12 to set it. Further, the macro number or subroutine number data included in the instruction is temporarily stored in a NOREG (number register) 84. Further, the return address is saved in the NEXT PC register 86. Further, the application execution mode control FF 87 is controlled, and its APL flag bit (a flag indicating whether the application is being executed or the OS is being executed. To indicate that the application is being executed). Thus, the process is transferred to the OS. On the OS side, the macro number or the subroutine number to be activated can be known by referring to the NOREG 84. The macro number is used when starting an OS macro function described later.
[0084]
In the case of an extended absolute unconditional CALL instruction, the instruction decoder 81 performs substantially the same processing as in the case of the extended absolute unconditional JMP instruction, but the return address is not saved in the NEXT PC register 86 but is stored in the PC stack. Evacuate to 13.
[0085]
A specific example of processing using the extended absolute unconditional branch instruction will be described below with reference to FIGS. The extended absolute unconditional branch instruction is a kind of branch instruction used only in an application, and there are various dedicated instructions as described below.
[0086]
FIG. 6 is a diagram for explaining processing for starting an OS macro function using an extended absolute unconditional branch instruction.
One instruction of the application program may not be processed with one clock in H / W. In such a case, in the PLC of the present embodiment, a system built-in macro function 42 (OS macro function) is registered in the application / OS program memory 1 as shown in FIG.
[0087]
The OS macro function is a group of a plurality of consecutive instructions for performing H / W processing corresponding to one instruction of the application program. The extended absolute unconditional branch instruction is used to activate the OS macro function, and the start address of the OS macro function designated by this instruction is set in the PC 12. This will be described in detail below.
[0088]
FIG. 6A shows an example of a macro call instruction which is such an extended absolute unconditional branch instruction for starting a macro function. In the figure, a macro call instruction 90 includes a basic part and an extension part. The basic part is an MSB bit 91, a branch instruction type "CALL or JMP" 92, an OS activation function type "macro call" 93, and a macro. It consists of fields 94. The extension section includes an MSB bit 95 and an absolute branch address 96 (19 bits) indicating the start address of the OS macro function to be activated by the instruction. At the end of each OS macro function instruction group, a dedicated return instruction RET instruction (RET instruction with an APL bit) is provided, and the RET instruction returns to the application program execution mode. The RET instruction 100 shown in the figure includes an MSB bit 101, a branch instruction 102, a RET 103 indicating a RET instruction, and an APL bit for performing control for returning the application execution mode control flag from the OS execution mode to the application execution mode. 104.
[0089]
FIG. 6B is a flowchart showing an example of processing by a macro call instruction. In the figure, the processing of steps S1 and S2 is an example of execution of an instruction with operand attributes and will not be particularly described.
[0090]
After executing the processes of steps S1 and S2, a macro call instruction (for example, “CALL MAC X′10 ′; X′10 ′ is a macro number) is decoded by the instruction decoder 81 in the branch control circuit 15 in step S3. Then, the various control processes described above are performed, and the process proceeds to the process of the OS program (system built-in macro function).
[0091]
That is, {circle over (1)} the return address (the memory storage address of the “STC” instruction in step S8, which is the instruction next to the macro call instruction in step S3 in the application program) is saved in the PC stack 13.
[0092]
(2) The macro number (X′10 ′) of the macro function to be activated is set in the NOREG 84.
(3) Set the APL flag of the application execution mode control FF 87 to “0” (indicating that the OS is being executed).
[0093]
(4) The leading address of the macro function to be activated (the absolute branch address 96 of the macro call instruction 90) is selectively output from the MPX 83 and set in the PC 12.
As described above, processing of the macro function with the macro number (X′10 ′) is started. As described above, the macro function is composed of a plurality of instructions, and each instruction is sequentially fetched and executed. The processing in steps S4 to S6 shown in the figure is an example of processing in the PLC apparatus handled by the applicant of the present invention, and is not described in detail here. The parameters A and B are taken out, data processing of MAC X'10 'is executed in step S5, and the calculation result is set in the calculation result register in step S6.
[0094]
Finally, the application program is restored by the RET instruction. This is because when the instruction decoder 81 in the branch control circuit 15 decodes the RET instruction, first, the application execution mode control FF 87 is controlled according to the APL bit 104 and the APL flag is set to “1” (the application is being executed). To show). Next, the return address saved in the PC stack 13 is set in the PC 12. As a result, the process proceeds to the execution of the “ST C” instruction in step S8 of the application program.
[0095]
FIG. 7 is a diagram for explaining subroutine processing in the information processing apparatus of the present embodiment.
The subroutine processing in the information processing apparatus (PLC) of this embodiment is a subroutine call and subroutine end processing that are provided in advance in the OS program by an extended absolute unconditional branch instruction (SUB call instruction, SUB end instruction). This is done by starting a function or subroutine end function.
[0096]
FIG. 7A shows an example of an extended absolute unconditional branch instruction (SUB call instruction, SUB end instruction) for subroutine processing.
In the figure, an extended absolute unconditional branch instruction 110 includes a basic part and an extended part. The basic part includes an MSB bit 111, a branch instruction “JMP” 112, an OS activation function type “SUB call or SUB end” 113, and a SUB number 114. The extension consists of MSB bit 115 and absolute branch address 116 (19 bits). Further, in the subroutine processing, processing in steps S15 and S16 in FIG. 7B described later is performed by an I / O control register transfer instruction. FIG. 7A also shows an example of an I / O control register transfer instruction. The I / O control register transfer instruction 120 shown in FIG. 3 is a form of the [transfer instruction] shown in FIG. 3B. A path route selection 124, “RS1” 125, and an I / O register address 126 are included.
[0097]
FIG. 7B is a flowchart illustrating an example of subroutine processing.
In the figure, the processing of steps S11 and S12 is an example of execution of an instruction with operand attributes, and will not be particularly described.
[0098]
After the processing of steps S11 and S12, when a SUB call instruction “X′20 ′” (X′20 ′ is a SUB number) is input to the instruction decoder 81 in step S13, the instruction decoder 81 decodes the instruction. Various control processes described above are performed, and the process proceeds to the process of the OS program (subroutine call function).
[0099]
That is, {circle over (1)} the return address (the memory storage address of the “STC” instruction in step S21 which is the instruction next to the SUB call instruction in step S13 in the application program) is saved in the “NEXT PC register” 86. .
[0100]
(2) The SUB number (X'20 ') of the subroutine call function to be activated is set in the NOREG 84.
(3) Set the APL flag of the application execution mode control FF 87 to “0” (indicating that the OS is being executed).
[0101]
(4) The MPX 83 selectively outputs the head address of the subroutine call function to be activated (the absolute branch address 116 of the extended absolute unconditional branch instruction 110) and sets it in the PC 12.
[0102]
As described above, the SUB call process by the subroutine call function of the SUB number (X′20 ′) is started.
First, the return address saved in the “NEXT PC register” 86 as described above is saved in the OS work area, and the parameter pointer is updated (step S14). Next, the SUB number (X′20 ′) is obtained from the NOREG 84, and the subroutine program storage address (application program in the OS / OS program memory 1) of the SUB number (X′20 ′) is obtained from the subroutine entry table (not shown). In 43, the first address of the storage area in which the subroutine program of the SUB number (X'20 ') is stored is obtained.
[0103]
Then, the obtained address is set in PCCHGRG 85 by the I / O control register transfer instruction 120 (step S15). The PCCHGRG85 is a register for setting the return destination application address on the OS side when returning from the OS program to the application program.
[0104]
Finally, the address stored in the PCCHGRG 85 is set in the PC 12 by the PC change command, and the APL flag is switched to “1” (indicating that the application is being executed) (step S16). The PC change command is actually executed by performing a write operation to a certain I / O control register by the I / O control register transfer command 120.
[0105]
As described above, the start address of the subroutine program to be executed is obtained by the OS program, this start address is set in the PC 12, and the execution right is returned to the application, so that the subroutine processing "X'20 '" is executed. Start (step S17).
[0106]
Subroutine program instructions are sequentially fetched and executed. The last instruction of the subroutine program is a subroutine end instruction (extended absolute unconditional branch instruction 110), and the subroutine end function provided in the OS program is activated by this SUB end instruction (step S18). ), That is, the head address of the subroutine end function to be activated (the absolute branch address 116 of the extended absolute unconditional branch instruction 110) is selectively output from the MPX 83 and set in the PC 12, and the APL flag is set to “0” (OS is being executed) The subroutine program end process (SUB end process) is executed.
[0107]
In the SUB end process, first, the parameter pointer updated in the process of step S14 is restored, and the return address that has been saved in the OS area stack in the process of step S14 is also used as the I / O control register transfer instruction. 120 is set to PCCHGRG85 (step S19). Then, the return address stored in the PCCHGRG 85 by the “PC change command” is set in the PC 12 and the APL flag is switched to “1” (indicating that the application is being executed) (step S20). Thus, the application program is sequentially executed from the instruction (STC) next to the subroutine call instruction in step S13 (step S21).
[0108]
When the APL flag is “0” (OS execution mode), application level interrupts are masked. The APL flag is also used for debugging.
[0109]
FIG. 8 is a diagram for explaining program end processing in the information processing apparatus of the present embodiment.
When the execution of an application program is completed, a program end function is preliminarily started by using a dedicated extended absolute unconditional branch instruction (program end instruction), and a program end process is performed.
[0110]
FIG. 8A shows an example of the program end instruction.
In the figure, the program end instruction 130 includes a basic part and an extension part. The basic part includes an MSB bit 131, a branch instruction “JMP” 132, an OS activation function type “PEND” 133, and a program number 134. The extension consists of MSB bit 135 and absolute branch address 136 (19 bits).
[0111]
FIG. 8B is a flowchart illustrating an example of the program end process.
As shown in the figure, when an application program completes processing by executing the “ST C” instruction in step S31, by executing the PEND instruction added to the end of the program (step S32), The OS execution mode is entered, and the PEND process by the OS program is executed.
[0112]
In the PLC device, there is also a control process for sequentially executing a plurality of application programs. In the PEND process in the OS program, first, various task scheduler processes are executed (step S33), and if there is another application program to be executed next, its head address is set in PCCHGRG85 (step S34), and a PC change instruction Thus, the processing of another application program is started (step S35).
[0113]
The various task scheduler processes in step S33 will not be described in detail. However, in the case of a PEND instruction in the interrupt process, when there is another task request at the same level, a request PG pointer is extracted and another task at the same level is extracted. Dispatch processing is performed when there is no request. On the other hand, in the case of the PEND instruction at the default level, the next task number is determined and the program pointer is extracted.
[0114]
As described above, in the information processing apparatus according to the first embodiment of the present invention, the instruction code system of the application program and the instruction code system of the μ program are conventionally provided with operand attributes composed of transfer instructions at the application level. A single integrated instruction code system comprising instructions and general-purpose instructions that can directly control H / W is employed. In the past, a processing system for two-layer program execution control comprising an application program execution control circuit and a large-scale μ program control circuit (μ program memory 503, μ-SQC 520, etc.) is replaced with a large-scale μ program. The control circuit is deleted, and a one-layer program execution control processing system for controlling the application / OS program memory 1 is configured.
[0115]
In the execution of the application program, most of the instructions with operand attributes are simple transfer instructions such as LD and ST, so the control signal to be generated by the decoder 2 for this instruction is almost a predetermined simple one. Thus, it is possible to make the specification of the decoder 2 corresponding to the instruction with the operand attribute more easily. As a result, even when the instruction with operand attribute is executed, the decoder 2 can directly decode it without requiring an interpreter by the μ program control circuit.
[0116]
The application program also has a dedicated extended absolute unconditional branch instruction for an instruction that cannot be processed in one clock by H / W, an interrupt process (subroutine execution process), or the like. . Then, as described in FIGS. 6, 7, 8, etc., the branch control circuit 15 performs a control operation in accordance with each dedicated instruction, thereby starting the OS macro function, the subroutine function, etc. Each process is executed.
[0117]
With this configuration, the information processing apparatus of the first embodiment can delete a large-scale μ program control circuit, so that the actual H / W amount can be significantly reduced. Virtually all the components except the application / OS program memory 1 and the data memory 4 in FIG. 1 can be placed in the LSI.
[0118]
As a result, the H / W of the μ program control processing system has been large in the past (particularly because an external memory (ROM) must be used for the μ program memory 503), making downsizing of the system difficult, and ROM access There are problems such as time being a bottleneck and it is difficult to increase the system clock frequency, and many expensive ROMs are used, resulting in high costs. However, in the first embodiment, a large-scale μ program control process is performed as described above. Since the H / W of the system can be deleted (especially, it is not necessary to use an external memory), these problems can be solved. That is, downsizing of the system can be realized, the system clock frequency can be increased, and all circuits except the program memory and the data memory can be incorporated in a one-chip LSI. As described above, in the information processing apparatus according to the first embodiment, various effects such as cost reduction, downsizing, high speed, and low power consumption can be obtained.
[0119]
Next, a second embodiment will be described with reference to FIGS.
In the information processing apparatus having the configuration shown in FIG. 1 described above, since the H / W of the conventional μ program control processing system is completely deleted, one instruction of the application program (instruction with operand attribute) as described in FIG. Is unable to process in 1 clock in H / W, it has been dealt with by CALLing the OS macro function with a macro call instruction.
[0120]
However, in practice, the frequency of use of the macro call instruction is often quite high. Therefore, if the CALL control processing by the branch control circuit 15 occurs frequently, the processing time becomes a bottleneck, resulting in the system It was not possible to fully speed up.
[0121]
Therefore, in the second embodiment, as shown in FIG. 9, a μ program control circuit 220 is provided, and processing is performed by the μ program control method only in the case of an instruction with operand attribute.
[0122]
FIG. 9 is a block diagram showing the configuration of the information processing apparatus according to the second embodiment, and shows the configuration of a PLC (programmable controller) as an example as in the case of FIG.
[0123]
In the figure, the PLC according to the second embodiment includes an application / OS program memory 201, a select decoder 202, a PLR 203, a data memory 204, an instruction fetch control circuit 210, a μ program control circuit 220, an operation execution unit 230, and a data memory. A transfer control circuit 240 and the like are included.
[0124]
The application / OS program memory 201, the PLR 203, the data memory 204, the operation execution unit 230, and the data memory transfer control circuit 240 are substantially the same as those shown in FIG.
[0125]
The μ program control circuit 220 includes a predecoder 221, a μ-SQC 222, a μ program memory 223, a decoder 224, and a PLR 225.
Each time an instruction is output from the instruction register, the predecoder 221 identifies whether or not the instruction is an instruction with an operand attribute, and outputs a selection signal corresponding to the identification result to the select decoder 202. The select decoder 202 is basically composed of a selector and a decoder, and inputs the output of the instruction register 211 and the output of the μ program memory 223 to the selector, and either one of them according to the selection signal output from the predecoder 221. The input is selected and output to a decoder for decoding.
[0126]
The μ program memory 223 stores an interpreter (μ instruction) that interprets and executes an instruction with operand attributes. The μ instruction output from the μ program memory 223 has a field structure of a total of 44 bits including a 13-bit (BRA: 9-bit) branch control field and a 31-bit operation / transfer control field. The 13-bit (BRA: 9-bit) branch control field is output to the decoder 224, and the 31-bit operation / transfer control field is output to the select decoder 202. Thus, the field structure of the μ instruction input to the select decoder 202 is made substantially the same as that of the general-purpose instruction (vertical 32-bit structure) shown in FIG. The decoder 202 can be realized almost in the form of “selector +“ decoder 2 in FIG. 1 ”.
[0127]
The decoder 224 and the PLR 225 are configured to generate a control signal or the like for branch control in the μ-SQC that the PLR 505 outputs to the μ-SQC 520 in the conventional example of FIG. It is.
[0128]
As shown in FIG. 9, in the second embodiment, the μ program control circuit 220 is added to the configuration of the first embodiment, but the actual H / W amount is much smaller than the conventional configuration. I'll do it. Also in the second embodiment, as in the first embodiment, it is practically possible to put all the components except the application / OS program memory 201 and the data memory 204 in FIG. 9 into the LSI. It has become.
[0129]
This is because, in particular, the μ program memory 223 stores only an interpreter that interprets and executes instructions with operand attributes, and the instructions with operand attributes have few instruction types, so that the required memory capacity can be very small. is there. The capacity of the μ program memory 223 may be (512 w × 44 bits), for example. Further, the μ-SQC 222 only needs 9 memory address bits.
[0130]
Thus, since a large-scale memory is conventionally required as the μ program memory, an external memory has been used (11 ICs when configured with an EPROM). In other words, the actual increase in the H / W amount is negligible compared to the first embodiment.
[0131]
Therefore, there have been problems such as difficulty in downsizing the system, difficulty in increasing the system clock frequency due to the ROM access time, and high cost because many expensive ROMs are used. In the second embodiment, these problems can be solved in substantially the same manner as in the first embodiment. Further, as described above, especially when the frequency of processing by the OS macro function is high, the second embodiment is further compared with the first embodiment. The system can be speeded up.
[0132]
FIG. 10 is a diagram for explaining transfer mode switching in the μ transfer instruction.
As described above, transfer instructions include an application level (instruction with operand attribute) transfer instruction and a μ instruction level transfer instruction (referred to as a μ transfer instruction). There are H / W resources (registers, etc.) that cannot be controlled by application level transfer instructions (not shown).
[0133]
Here, the OSEN bit (a bit for selecting whether to use the transfer mode based on the operand attribute instruction or the transfer mode based on the μ instruction) is included in the μ transfer instruction. A method for facilitating switching of the transfer mode when accessing is described.
[0134]
The transfer mode switching in the μ transfer instruction is based on the information processing apparatus of the second embodiment shown in FIG.
FIG. 10A shows an example of the field configuration of the μ transfer instruction.
[0135]
As shown in the figure, the field configuration of the μ transfer instruction 250 is basically the same as the [transfer instruction] shown in FIG. 3, but there is no MSB bit and an OSEN bit is added. That is, the μ transfer instruction 250 includes a transfer instruction 251, an OSEN bit 252, a transfer control 253, a path route selection 254, an RS1 / RD 255, and an IO register address 256.
[0136]
Here, a specific example of transfer mode switching in the μ transfer instruction will be described below assuming that the transfer instruction of the operand attributed instruction is 16-bit transfer and the μ transfer instruction is 32-bit transfer.
[0137]
In FIG. 10B, when an instruction with operand attribute for indirect access to the address 100 of the memory 260 shown in FIG. 10C is executed during execution of the application program (step S41), the instruction with operand attribute is μ. In the μ program processing that is interpreted by the program memory 223, data stored at the address 100 (data indicating the address 200) is first read and set in a MAR (intermediate address register) (not shown) (step S42). At this time, since the OSEN bit 252 is “0” and the μ instruction transfer mode is used, the data transfer is performed by 32-bit transfer. In the next μ transfer instruction, the data (50) stored at the address 200 is read from the data set in the MAR, and this is set in the register “R10” (not shown) (step S43). At this time, since the OSEN bit 252 is “1” and the transfer mode of the instruction with operand attribute is used, the data transfer is 16-bit transfer. As described above, by using the OSEN bit, it is possible to easily switch between 16-bit transfer and 32-bit transfer and perform desired processing.
[0138]
In the above-described embodiment, the PLC has been described as an example. However, the present invention is not limited to this and can be applied to other information processing apparatuses.
[0139]
【The invention's effect】
As described above in detail, the information processing apparatus of the present invention stores an application program, a system built-in function, and an OS program based on an integrated instruction code system composed of an instruction with operand attributes and a general-purpose instruction in a program memory. Consists of a one-level program execution control processing system that performs memory address (PC) control (for example, system built-in functions corresponding to various dedicated instructions and dedicated functions provided in the OS program start / return control) .
[0140]
In the conventional microprogram control system, the instruction system is divided into a normal instruction and a microinstruction of a level one level below, and a program execution control processing system that performs sequential read control of instructions stored in the program memory, and this instruction Is a two-layer program execution control processing system comprising a μ program execution control processing system that performs sequential read control of microinstructions stored in the μ program memory to interpret / execute In the apparatus, the hardware of the μ micro program execution control processing system can be deleted, and can be realized by a one-layer program execution control processing system.
[0141]
As a result, the system can be downsized, the system clock frequency can be increased, and cost reduction / low power consumption can be realized. Particularly in the case of an information processing apparatus configured as an external memory because the storage capacity required for the conventional μ program memory is very large, it can be put in one chip (LSI). Therefore, the above effect becomes very remarkable.
[0142]
Alternatively, by adopting a configuration in which only the instruction with the operand attribute having a high use frequency and a low instruction type is processed by the microprogram control method, the speed of the entire system can be further increased in addition to the above effect.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an information processing apparatus according to an embodiment of the present invention.
FIG. 2 is a diagram for explaining the contents stored in an application / OS program memory and a program development environment.
FIGS. 3A and 3B are diagrams illustrating an example of an instruction code system of an operand attributed instruction and a general-purpose instruction, where FIG. 3A illustrates an example of an instruction with an operand attribute, and FIG. 3B illustrates an example of an instruction code system of a general-purpose instruction;
4 is a schematic block diagram illustrating an example of a configuration of a branch control circuit in FIG. 1. FIG.
FIG. 5 is a list showing instruction decoding logic by an instruction decoder;
FIG. 6 is a diagram for explaining processing for starting an OS macro function using an extended absolute unconditional branch instruction;
FIG. 7 is a diagram for explaining subroutine processing in the information processing apparatus according to the embodiment;
FIG. 8 is a diagram for explaining program end processing in the information processing apparatus according to the embodiment;
FIG. 9 is a block diagram showing a configuration of an information processing apparatus according to a second embodiment.
FIG. 10 is a diagram for explaining transfer mode switching in a μ transfer instruction;
FIG. 11 is a block diagram illustrating an example of a configuration of an information processing apparatus using a conventional microprogram processing method.
FIGS. 12A and 12B are operation timings when ending with one clock, and FIGS. 12B are diagrams showing operation timings when a plurality of clocks are required;
FIG. 13 is a diagram for explaining a conventional program development route;
FIG. 14 is a diagram illustrating an example of an instruction code (machine language) of a conventional application program.
FIG. 15 is a diagram illustrating an example of an instruction code of a conventional microprogram.
[Explanation of symbols]
1 Application / OS program memory
2 Decoder
3 PLR
4 Data memory
10 Instruction fetch control circuit
11 Instruction register
12 PC (program counter)
13 PC stack
14 Program memory transfer control circuit
15 Branch control circuit
20 Calculation execution part
21 Cash register
22 Various computing units / data converters
23 MPX
30 Data memory transfer control circuit
31 Address generation decoder
32 MPX
33 MAR
34 Decoder
35 PLR
40 program memory
41 OS program
42 System built-in macro functions
43 Application programs
51 Development tools
52 Machine language generation function
53 Development tools (for system designers only)
60 Instruction with operand attribute
61 MSB bit
62 Opcode
63 Extension bit
64 data types
65 Data storage
66 Operand
70 General instructions
71 MSB bit
72 Instruction type
73 Operand part
81 instruction decoder
82 Adder
83 MPX
84 NOREG
85 PCCHGRG
86 NEXT PC register
87 Application execution mode control flip-flop
88 MPX
90 Macro call instruction
91 MSB bit
92 CALL / JMP (OS startup function type)
93 Macro Call
94 Macro number
95 MSB bit
96 Absolute branch address
100 RET instruction
101 MSB bit
102 Branch instruction
103 RET (instruction type)
104 APL bit
110 Extended absolute unconditional branch instruction (subroutine call instruction / subroutine end instruction)
111 MSB bits
112 JMP (branch instruction)
113 SUB call / SUB end (OS startup function type)
114 SUB number
115 MSB bits
116 Absolute branch address
120 I / O control register transfer instruction
121 MSB bit
122 Transfer instruction
123 I / O transfer (transfer control)
124 Path selection
125 RS1
126 I / O register address
130 Program end instruction
131 MSB bit
132 JMP (branch instruction)
133 PEND (OS startup function type)
134 Program number
201 Application / OS program memory
202 decoder
203 PLR
204 Data memory
210 Instruction fetch control circuit
211 Instruction register
212 PC (program counter)
213 PC stack
214 Program memory transfer control circuit
215 Branch control circuit
220 μ program control circuit
221 Predecoder
222 μ-SQC
223 μ program memory
224 decoder
225 PLR
230 Calculation Execution Unit
231 Cash register
232 Various arithmetic units / data converters
233 MPX
240 Data memory transfer control circuit
241 Address generation decoder
242 MPX
243 MAR
244 decoder
245 PLR

Claims

It has an integrated instruction code system consisting of operand attributed instructions that perform application level transfer instructions and bit sequence instructions, and general instructions that are microinstructions that perform various operations, OS level data transfer, and various hardware controls .
An application program described by the operand attribute-added instruction and a part of general-purpose instructions, and a program storage means for storing an OS program described by the general-purpose instructions;
A one-level program execution in which the branch control unit performs branch control on instructions sequentially fetched from the application program or the OS program stored in the program storage unit, thereby controlling the program storage unit for address control. Control means;
An information processing apparatus comprising:

The program storage means further stores a macro function in which an algorithm for executing the instruction is executed in response to an instruction that cannot be processed in one clock by hardware,
The application program includes a dedicated extended absolute unconditional branch instruction having identification information of a corresponding macro function,
The program execution control means shifts the operation mode from the application execution mode to the OS execution mode according to the extended absolute unconditional branch instruction, and corresponds to an instruction to be executed based on the identification information of the extended absolute unconditional branch instruction. the information processing apparatus according to claim 1, wherein invoking the macro function.

The OS program includes a dedicated function for branch processing in the application program, the application program includes a dedicated extended absolute unconditional branch instruction for starting the function, and the program execution control means includes the extended absolute depending on the unconditional branch instruction, the information processing apparatus according to claim 1, wherein activating a dedicated function for branching processes the OS program comprises with transferring the operation mode from the application execution mode to the OS execution mode.

The dedicated function is a function for calling a subroutine, a function for controlling the end of the subroutine, a dedicated return instruction for returning from the OS execution mode to the application execution mode, an entry table for managing the number of the subroutine, 4. The information processing apparatus according to claim 3 , further comprising means for saving / returning a return address when returning to the application execution mode.

A machine for storing an application program object created by a program development tool into the program storage means by converting the application program object into the instruction with operand attribute and a part of general-purpose instructions. A word generation means;
The OS program and the macro function are generated as the general-purpose instruction by a dedicated OS development tool and stored in the program storage unit.
The machine language generating means, the information processing apparatus according to claim 1, wherein the instructions for controlling the hardware resources of the OS dedicated can not be generated.

It has an integrated instruction code system consisting of operand attributed instructions that perform application level transfer instructions and bit sequence instructions, and general instructions that are microinstructions that perform various operations, OS level data transfer, and various hardware controls .
An application program described by the operand attribute-added instruction and a part of general-purpose instructions, and a program storage means for storing an OS program described by the general-purpose instructions;
Branch control is performed by the branch control unit for instructions sequentially fetched from the application program or the OS program stored in the program storage unit, so that the program storage unit is address-controlled and instructions are sequentially read and executed 1 A hierarchy of program execution control means;
Microprogram control processing means for interpreting / executing the instruction by a microprogram control method when the instruction read by the program execution control means is the instruction with the operand attribute;
An information processing apparatus comprising:

The provided microinstruction level mode switching bit in the data transfer instruction is an instruction in the microprogram, according to the value of the mode switching bit and application-level data transfer mode and the microinstruction level the data transfer mode The information processing apparatus according to claim 6 , wherein the information processing apparatus is switched.