JP3715548B2

JP3715548B2 - Semiconductor device

Info

Publication number: JP3715548B2
Application number: JP2001173375A
Authority: JP
Inventors: 浩哉佐藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-06-08
Filing date: 2001-06-08
Publication date: 2005-11-09
Anticipated expiration: 2020-11-09
Also published as: JP2002033327A

Description

【０００１】
【発明の属する技術分野】
本発明は、ヘテロジャンクション・バイポーラ・トランジスタ（ＨＢＴ）のようなエミッタトップ型またはコレクタトップ型の縦型構造トランジスタに係り、詳しくは、マイクロ波帯での電力増幅用の縦型構造トランジスタ（ＭＭＩＣ（モノリシック・マイクロ波ＩＣ））に関する。
【０００２】
【従来の技術】
図４は従来の縦型構造トランジスタ（エミッタトップ型）の構成を示す平面図である。図において、１はエミッタ電極、２はベース電極、３はコレクタ電極、１１はエミッタ引き出し電極、１２はベース引き出し電極、１３はコレクタ引き出し電極である。エミッタ電極１の先端側はフィンガー状に形成され、そのエミッタフィンガー部１ａがトランジスタのエミッタ層に接合されている。ベース電極２の先端側もフィンガー状に形成され、そのベースフィンガー部２ａがトランジスタのベース層に接合されている。エミッタフィンガー部１ａとベースフィンガー部２ａとは互いに平行であり、かつ、互いに反対側から延出され、相互に入り込み状態となっている。エミッタフィンガー部１ａの基部はまとめられてエミッタ電極１となり、エミッタフィンガー部１ａに対して半導体基板２０上で直交する方向のエミッタ引き出し電極１１へと連絡されている。コレクタ電極３から連絡されたコレクタ引き出し電極１３に対してエミッタ引き出し電極１１が立体的に交差している。エミッタ引き出し電極１１、ベース引き出し電極１２およびコレクタ引き出し電極１３は半導体基板２０上に形成されるが、エミッタ引き出し電極１１は、トランジスタの並び列の一側においてその並び方向に沿う状態で半導体基板２０上にパターニングされている。これは、そのようにパターニングすることが比較的容易であるからである。
【０００３】
図５は別の従来例の縦型構造トランジスタの構成を示す側面図である。エミッタフィンガー部１ａおよびベースフィンガー部２ａにそれぞれ接続されるエミッタ引き出し電極およびベース引き出し電極は半導体基板２０上にパターニングされているが、コレクタ電極３に接続されるべきコレクタ引き出し電極１３はエアーブリッジ技術により、エミッタフィンガー部１ａとベースフィンガー部２ａの上方に空間を隔てて宙に浮かす状態で配線されている。
【０００４】
【発明が解決しようとする課題】
縦型構造トランジスタ、特に高速・高周波デバイスとして期待されているＨＢＴは、高電流密度で動作するために発熱密度が高いものとなる。発熱は特にトップ層接合部の直下において著しい。エミッタ部で発生した熱を半導体基板２０の裏面側へ放散するように、半導体基板２０を薄く削るとともに、各接合部から周辺へ引き出した電極の直下にバイアホール（貫通孔）を設け、そのバイアホールに熱伝導性の良好な金属材料を埋め込むことも可能である。
【０００５】
また、図５に示す従来例の場合、エミッタフィンガー部１ａおよびベースフィンガー部２ａ上にコレクタ引き出し電極１３がエアーブリッジ構造でアーチ状に配線されているため、ベース−コレクタ間の寄生容量Ｃ_BCが無視できないレベルにまで増大し、特にトランジスタの高周波特性に劣化をもたらすという問題がある。さらに、エアーブリッジ構造を構築することが技術的にむずかしいものであり、歩留まりの低下やコストアップを招く原因となりやすい。特に、トップ層であるエミッタメサ部の上方でブリッジしなければならないので、エミッタフィンガー上の配線厚を所要値だけ確保することがむずかしく、これも歩留まり低下の大きな原因となっている。そして、共通にグランドＧＮＤに接続されるべきエミッタ引き出し電極がトランジスタの並び列に対して一側においてしかパターニングできないので、マイクロ波帯での電力増幅用のトランジスタであるＭＭＩＣ（モノリシック・マイクロ波ＩＣ）には適用しにくいという問題がある。さらに、エミッタ部の上方にコレクタ引き出し電極１３のブリッジがあるので、エミッタ部からの放熱箇所を上方に求めることがむずかしく、図４の従来例の場合と同様に熱放散の面でも問題があった。
【０００６】
本発明は、このような事情に鑑みて創案されたものであって、縦型構造トランジスタにおいて接合部で発生した熱を効率良く放散することができるとともに、引き出し配線がもつインダクタンスを充分に低減できてマイクロ波帯での電力増幅用として実用化できるようにすることを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、半絶縁性基板上に形成された、エミッタトップ型またはコレクタトップ型の複数個の縦型構造トランジスタからなる半導体装置において、各トップ層引き出し電極が、トップ層電極の上面からそのトップ層の長さ方向に対する直交方向の両側に向かう状態で、トップ層以外の電極をカバーするアーチ状の層間絶縁膜の上面に接触してアーチ状に引き出され、前記トップ層引き出し電極の延在部分が前記半絶縁性基板の上面に設けられ、さらに、前記半絶縁性基板の上面に引き出された前記トップ層引き出し電極の直下にバイアホールを設けられ、該バイアホールに金属材料が埋め込まれていることを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明に係る縦型構造トランジスタの実施例を図面に基づいて詳細に説明する。
【００１０】
図１は実施例に係るマイクロ波電力増幅用のｎｐｎエミッタトップ型のヘテロジャンクション・バイポーラ・トランジスタ（ＨＢＴ）の平面パターンの一部分を示し、図２はそのＨＢＴの断面の一部分を示している。
【００１１】
半導体基板（半絶縁性ＧａＡｓ基板）３０の表面において順次的にサブコレクタ層４１ａ、コレクタ層４１、ベース層４２、エミッタ層４３が形成されて縦型トランジスタ４０が構築されている。この場合、エミッタ層４３がトップ層となっている。接合部として、コレクタ層４１とベース層４２との界面にベース／コレクタ接合が形成され、ベース層４２とエミッタ層４３との界面にベース／エミッタ接合が形成されている。コレクタ層４１の上面にフィンガー状のコレクタ電極５１が形成され、ベース層４２の上面にもフィンガー状のベース電極５２が形成され、エミッタ層４３の上面にエミッタ電極５３が形成されている。エミッタ電極５３がトップ層電極である。
【００１２】
フィンガー状のコレクタ電極５１とベース電極５２とは互いに平行であり、かつ、互いに反対側から延出され、相互に入り込み状態となっている。フィンガー状のコレクタ電極５１は基部でまとめられてコレクタ引き出し電極６１へと連絡され、また、フィンガー状のベース電極５２は基部でまとめられてベース引き出し電極６２へと連絡されている（図３参照）。コレクタ引き出し電極６１とベース引き出し電極６２とは、半導体基板３０上にパターニングされている。エミッタ層４３とベース層４２とコレクタ層４１とサブコレクタ層４１ａとの間にわたって層間絶縁膜７０が介在され、エミッタ電極５３とフィンガー状のベース電極５２およびコレクタ電極５１とが電気的に絶縁されている。
【００１３】
トップ層電極であるエミッタ電極５３は、フィンガー状のベース電極５２およびコレクタ電極５１と平行になっているが、エミッタ電極５３の上面よりこれらの電極５１、５３の長さ方向に対する直交方向の両側に向けてエミッタ引き出し電極６３がアーチ状に引き出されている。このトップ層引き出し電極であるエミッタ引き出し電極６３は、縦型トランジスタ４０の上方をアーチ状に湾曲して両サイドの層間絶縁膜７０の上面に接触して支持されているとともに、その引き出し延在部分６３ａは半導体基板３０の上面にパターニングされている。エミッタ引き出し電極６３の幅はエミッタ電極５３の長さとほぼ同程度であり、また、その厚みは充分に大きなものとなっている。
【００１４】
半導体基板３０上には上記のように構成された縦型トランジスタ４０が複数個並列に形成されており、各縦型トランジスタ４０のエミッタ引き出し電極６３が一連に連なった状態で連絡されている。そして、エミッタ引き出し電極６３のうち半導体基板３０上に位置する引き出し延在部分６３ａ上にＴｉ層８０が形成され、Ｔｉ層８０の上部に金（Ａｕ）からなる円柱状のバンプ電極９０がメッキ法により形成されている。
【００１５】
上記した構造の縦型構造トランジスタ（ＨＢＴ）は、次のようにして作製される。まず、公知の手順により（例えば電子通信学会技術研究報告ＥＤ９０−１３５に記載されている）、半導体基板（半絶縁性ＧａＡｓ基板）３０の表面にＡｌＧａＡｓ／ＧａＡｓからなるサブコレクタ層４１ａ、コレクタ層４１、ベース層４２およびエミッタ層（トップ層）４３を積層形成し、さらにフィンガー状のコレクタ電極５１、ベース電極５２を接合形成する。次に、層間絶縁膜（感光性ポリイミド）７０によってベース電極５２、コレクタ電極５１上をカバーする一方、トップ層電極であるエミッタ電極５３の真上にフォトリソグラフィ法を用いて開口部を形成する。また、ベース電極５２およびコレクタ電極５１を素子外部に接続するための開口部を形成する。次いで、エミッタ電極５３の上面より一旦真上に引き出しかつこのエミッタ電極５３の長さ方向に対する直交方向の両側に向けて、Ｔｉ／Ｐｔ／Ａｕからなるエミッタ引き出し電極６３を層間絶縁膜７０に接触する状態のアーチ状に引き出すとともに、その引き出し延在部分６３ａを半導体基板３０上にパターニングする。エミッタ引き出し電極６３の厚みは３μｍとした。
【００１６】
さらに、図示しないＳｉＮ_x膜をパッシベイション膜として全面に堆積し、エミッタ引き出し電極６３における引き出し延在部分６３ａ上でのバンプ電極９０を設けるべき領域においてＳｉＮ_x膜に円状の開口部を形成する。その開口位置はエミッタ電極５３の端から７μｍ離れた箇所とした。次に、Ｔｉ層８０を全面に蒸着する。そして、フォトレジストを塗布し、フォトリソグラフィ法を用いてバンプ電極９０を設けるべき箇所に円状の開口部を形成する。そして、メッキ法により、金（Ａｕ）からなるバンプ電極９０を形成する。最後に、残っているレジストを除去し、バンプ電極９０以外の領域に存するＴｉ層８０をウェットエッチングにより除去し、作製を完了する。
【００１７】
縦型トランジスタ４０の発熱箇所である接合部とバンプ電極９０との間の距離は７μｍであり、それら両者間の熱伝導率がＧａＡｓに比べて６倍以上も高いＡｕを含む金属からなるエミッタ引き出し電極６３で接続されている。したがって、そのバンプ電極９０をヒートシンク（図示せず）に対してフリップチップボンディングすることにより、放熱効率を著しく高めることができ、熱抵抗を大幅に軽減することができる。
【００１８】
加えて、エミッタ電極５３からバンプ電極９０までの間のエミッタ引き出し電極６３は短く（７μｍ）、かつ、その厚みが３μｍと太いために、グランドＧＮＤに接続されるべきエミッタ引き出し電極６３のインダクタンスを充分に小さなものにすることができる。また、バンプ電極９０を金（Ａｕ）から構成してあるので、一般的な鉛−スズ合金（Ｐｂ／Ｓｎ）で構成する場合に比べて熱伝導率を高くでき、したがって、熱抵抗をさらに低減することができる。
【００１９】
トップ層電極であるエミッタ電極５３の上面からアーチ状にエミッタ引き出し電極６３を引き出しているので、ベース−エミッタ間の寄生容量Ｃ_BEおよびコレクタ−エミッタ間の寄生容量Ｃ_CEは若干増大するが、これらはトランジスタの高周波特性にほとんど影響を与えない。そして、ベース−コレクタ間の寄生容量Ｃ_BCを増大させないですむので、高周波特性の劣化を免れる。
【００２０】
そして、図３に示すように、エミッタ電極５３の長さ方向に対する直交方向の両側に向けてトップ層電極であるエミッタ電極５３より引き出したエミッタ引き出し電極６３は、複数の縦型トランジスタ４０を有する半導体装置において、それら複数の縦型トランジスタ４０の各エミッタ電極５３を並列に接続し、かつ、入力側のベース引き出し電極６２と出力側のコレクタ引き出し電極６１とを分離する状態で中央ラインを両側に向けて走る状態にパターニングすることができるから、この縦型トランジスタ（ＨＢＴ）をマイクロ波帯での電力増幅用（ＭＭＩＣ（モノリシック・マイクロ波ＩＣ））として実用に供することができる。
【００２１】
なお、エミッタ引き出し電極６３の形成方法として、メッキ法を用いるか、あるいはエミッタ引き出し電極６３の真上にメッキ法で厚い金属（例えばＡｕ）を形成することも可能であり、そのように構成することにより、放熱効率を一層高めることができる。
【００２２】
なお、上記実施例では半導体基板３０の裏面側からの放熱を特に図らなかったが、当然ながら、半導体基板３０の裏面を薄く削って、伝熱用ハンダ、ケースキャップなどを経由して放熱する手段と組み合わせてもよい。また、上記ＨＢＴ（ヘテロジャンクション・バイポーラ・トランジスタ）ではバンプ電極９０がエミッタ電極としての役割も果たしているが、これに限定する必要はない。バンプ電極９０をエミッタ引き出し電極６３ではなくベース引き出し電極６２またはコレクタ引き出し電極６１と接続してもよく、また、バンプ電極９０を電極としては使用せず、絶縁膜を介して熱放散のみを行うようにしてもよい。
【００２３】
また、上記実施例では半導体基板３０上でコレクタ層４１、ベース層４２、エミッタ層４３をこの順に形成したが、これとは反対に、エミッタ層、ベース層、コレクタ層の順に形成し、コレクタ層をトップ層としてもよい。この場合、上記実施例の「コレクタ」を『エミッタ』に、「エミッタ」を『コレクタ』にそれぞれ読み替えた状態で構成すればよい。また、コレクタ層、ベース層、エミッタ層の導電型をｎｐｎ型からｐｎｐ型に反転させた状態に構成してもよい。
【００２４】
さらに、トランジスタの構造としては、エミッタ層のみがバンドギャップの大きいいわゆるシングルヘテロ・バイポーラ・トランジスタ（ＳＨＢＴ）でもよいし、コレクタ層にもワイドバンドギャップ材料を用いたダブルヘテロ・バイポーラトランジスタ（ＤＨＢＴ）でもよい。また、トランジスタは、縦型構造トランジスタであればよく、例えば、ホットエレクトロントランジスタ、共鳴トンネルトランジスタなどバイポーラ動作を基本原理としないトランジスタであってもよい。
【００２５】
また、上記各半導体層４１〜４３の組成は、ＡｌＧａＡｓ／ＧａＡｓに限定されるものではなく、例えばＩｎＧａＡｓ／ＩｎＡｌＡｓ系、ＩｎＧａＡｓ／ＩｎＰ系など他の格子整合系でもよく、また、ＩｎＧａＡｓ／ＡｌＧａＡｓなど格子不整合系であってもよい。
【００２６】
また、素子特性を向上させるために、Ｏ⁺，Ｂ⁺，Ｈ⁺などのイオンを外部ベース直下に注入してベース−コレクタ間の寄生容量Ｃ_BCを低減する構成にしてもよく、イオン注入による素子間分離構造としてもよい。
【００２７】
【発明の効果】
以上のように本発明によれば、トップ層電極の上面からトップ層引き出し電極を引き出してあるので、接合部で発生した熱をこのトップ層引き出し電極を介して効率良く放散することができるとともに、そのトップ層引き出し電極を太いものにしてインダクタンスを充分に低減できるため、マイクロ波帯での電力増幅用の縦型構造トランジスタとして実用化することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係る縦型構造トランジスタ（ＨＢＴ）の構成を示す平面図である。
【図２】実施例の縦型構造トランジスタの構成を示す断面図である。
【図３】実施例の縦型構造トランジスタを複数個備えた半導体装置の概略的なパターンを示す平面図である。
【図４】従来例に係るエミッタトップ型の縦型構造トランジスタの構成を示す平面図である。
【図５】別の従来例に係る縦型構造トランジスタの構成を示す側面図である。
【符号の説明】
３０半導体基板
４０縦型トランジスタ
４１コレクタ層
４１ａサブコレクタ層
４２ベース層
４３エミッタ層
５１コレクタ電極
５２ベース電極
５３エミッタ電極
６１コレクタ引き出し電極
６２ベース引き出し電極
６３エミッタ引き出し電極
７０層間絶縁膜
８０Ｔｉ層
９０バンプ電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an emitter top type or collector top type vertical structure transistor such as a heterojunction bipolar transistor (HBT), and more particularly, to a vertical structure transistor (MMIC (MMIC) for power amplification in the microwave band. Monolithic microwave IC)).
[0002]
[Prior art]
FIG. 4 is a plan view showing a configuration of a conventional vertical structure transistor (emitter top type). In the figure, 1 is an emitter electrode, 2 is a base electrode, 3 is a collector electrode, 11 is an emitter extraction electrode, 12 is a base extraction electrode, and 13 is a collector extraction electrode. The tip side of the emitter electrode 1 is formed in a finger shape, and the emitter finger portion 1a is joined to the emitter layer of the transistor. The tip side of the base electrode 2 is also formed in a finger shape, and the base finger portion 2a is joined to the base layer of the transistor. The emitter finger portion 1a and the base finger portion 2a are parallel to each other and extend from opposite sides to enter each other. The bases of the emitter finger portions 1a are combined to form the emitter electrode 1, and are connected to the emitter lead electrode 11 in a direction orthogonal to the emitter finger portion 1a on the semiconductor substrate 20. The emitter lead electrode 11 crosses three-dimensionally with respect to the collector lead electrode 13 communicated from the collector electrode 3. The emitter lead-out electrode 11, the base lead-out electrode 12, and the collector lead-out electrode 13 are formed on the semiconductor substrate 20, and the emitter lead-out electrode 11 is on the semiconductor substrate 20 in a state along the alignment direction on one side of the transistor alignment row. It is patterned. This is because such patterning is relatively easy.
[0003]
FIG. 5 is a side view showing a configuration of another conventional vertical structure transistor. The emitter lead electrode and the base lead electrode connected to the emitter finger part 1a and the base finger part 2a are patterned on the semiconductor substrate 20, but the collector lead electrode 13 to be connected to the collector electrode 3 is formed by an air bridge technique. The emitter finger 1a and the base finger 2a are wired above the emitter finger 1a and the base finger 2a in a state of floating in the air.
[0004]
[Problems to be solved by the invention]
A vertical structure transistor, particularly an HBT that is expected as a high-speed / high-frequency device, operates at a high current density and therefore has a high heat generation density. Heat generation is particularly significant immediately below the top layer joint. The semiconductor substrate 20 is thinned so as to dissipate the heat generated in the emitter part to the back side of the semiconductor substrate 20, and a via hole (through hole) is provided immediately below the electrode drawn from each junction to the periphery. It is also possible to embed a metal material having good thermal conductivity in the hole.
[0005]
Further, in the conventional example shown in FIG. 5, since the emitter fingers 1a and the base fingers 2a on the collector lead-out electrode 13 are wired in an arch shape with an air bridge structure, the base - parasitic capacitance C _BC between collector There is a problem that the level increases to a level that cannot be ignored, and particularly the high frequency characteristics of the transistor are deteriorated. Furthermore, it is technically difficult to construct an air bridge structure, which tends to cause a decrease in yield and an increase in cost. In particular, since the bridge must be bridged above the emitter mesa portion, which is the top layer, it is difficult to ensure the required thickness of the wiring on the emitter fingers, which is also a major cause of yield reduction. Since the emitter lead electrode to be commonly connected to the ground GND can be patterned only on one side with respect to the transistor array, the MMIC (monolithic microwave IC) which is a transistor for power amplification in the microwave band Has a problem that it is difficult to apply. Furthermore, since there is a bridge of the collector extraction electrode 13 above the emitter part, it is difficult to obtain the heat radiation part from the emitter part upward, and there is a problem in terms of heat dissipation as in the conventional example of FIG. .
[0006]
The present invention was devised in view of such circumstances, and can efficiently dissipate the heat generated at the junction in the vertical structure transistor and can sufficiently reduce the inductance of the lead-out wiring. The purpose is to enable practical use for power amplification in the microwave band.
[0007]
[Means for Solving the Problems]
The present invention relates to a semiconductor device including a plurality of emitter top type or collector top type vertical structure transistors formed on a semi-insulating substrate, wherein each top layer lead electrode is formed from the top surface of the top layer electrode. An extended portion of the top layer lead electrode in contact with the upper surface of the arch-shaped interlayer insulating film covering the electrodes other than the top layer in a state toward both sides in the direction orthogonal to the length direction of the layer. Is provided on the upper surface of the semi-insulating substrate, and further, a via hole is provided immediately below the top layer lead electrode drawn on the upper surface of the semi-insulating substrate, and a metal material is embedded in the via hole. It is characterized by that.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the vertical structure transistor according to the present invention will be described in detail with reference to the drawings.
[0010]
FIG. 1 shows a part of a planar pattern of an npn emitter top type heterojunction bipolar transistor (HBT) for microwave power amplification according to an embodiment, and FIG. 2 shows a part of a cross section of the HBT.
[0011]
A sub-collector layer 41a, a collector layer 41, a base layer 42, and an emitter layer 43 are sequentially formed on the surface of a semiconductor substrate (semi-insulating GaAs substrate) 30 to construct a vertical transistor 40. In this case, the emitter layer 43 is the top layer. As a junction, a base / collector junction is formed at the interface between the collector layer 41 and the base layer 42, and a base / emitter junction is formed at the interface between the base layer 42 and the emitter layer 43. A finger-shaped collector electrode 51 is formed on the upper surface of the collector layer 41, a finger-shaped base electrode 52 is formed on the upper surface of the base layer 42, and an emitter electrode 53 is formed on the upper surface of the emitter layer 43. The emitter electrode 53 is a top layer electrode.
[0012]
The finger-shaped collector electrode 51 and the base electrode 52 are parallel to each other and extend from opposite sides to be in an interpenetrating state. The finger-shaped collector electrode 51 is gathered at the base and communicated with the collector lead electrode 61, and the finger-like base electrode 52 is gathered at the base and communicated with the base lead electrode 62 (see FIG. 3). . The collector lead electrode 61 and the base lead electrode 62 are patterned on the semiconductor substrate 30. Interlayer insulating film 70 is interposed between emitter layer 43, base layer 42, collector layer 41, and subcollector layer 41a, and emitter electrode 53, finger-shaped base electrode 52, and collector electrode 51 are electrically insulated. Yes.
[0013]
The emitter electrode 53 which is a top layer electrode is parallel to the finger-shaped base electrode 52 and the collector electrode 51, but on both sides of the upper surface of the emitter electrode 53 in the direction perpendicular to the length direction of these electrodes 51 and 53. The emitter extraction electrode 63 is extracted in an arch shape. The emitter lead electrode 63, which is the top layer lead electrode, is supported in contact with the upper surfaces of the interlayer insulating films 70 on both sides while being curved in an arch shape above the vertical transistor 40, and its lead extension portion. 63 a is patterned on the upper surface of the semiconductor substrate 30. The width of the emitter lead-out electrode 63 is substantially the same as the length of the emitter electrode 53, and the thickness thereof is sufficiently large.
[0014]
A plurality of vertical transistors 40 configured as described above are formed in parallel on the semiconductor substrate 30, and the emitter extraction electrodes 63 of the vertical transistors 40 are connected in a series. A Ti layer 80 is formed on a lead extending portion 63a located on the semiconductor substrate 30 in the emitter lead electrode 63, and a cylindrical bump electrode 90 made of gold (Au) is formed on the Ti layer 80 by a plating method. It is formed by.
[0015]
The vertical structure transistor (HBT) having the above-described structure is manufactured as follows. First, a subcollector layer 41a made of AlGaAs / GaAs and a collector layer 41 are formed on the surface of a semiconductor substrate (semi-insulating GaAs substrate) 30 by a known procedure (for example, as described in Technical Report ED90-135 of IEICE). Then, a base layer 42 and an emitter layer (top layer) 43 are laminated, and a finger-like collector electrode 51 and a base electrode 52 are formed by bonding. Next, the upper surface of the base electrode 52 and the collector electrode 51 is covered with an interlayer insulating film (photosensitive polyimide) 70, and an opening is formed using a photolithography method directly above the emitter electrode 53 that is a top layer electrode. Also, an opening for connecting the base electrode 52 and the collector electrode 51 to the outside of the element is formed. Next, the emitter lead electrode 63 made of Ti / Pt / Au is brought into contact with the interlayer insulating film 70 so as to be drawn right above the upper surface of the emitter electrode 53 and toward both sides in the direction perpendicular to the length direction of the emitter electrode 53. The drawn-out extending portion 63 a is patterned on the semiconductor substrate 30 while being drawn out in an arch shape. The thickness of the emitter lead electrode 63 was 3 μm.
[0016]
Further, a SiN _x film (not shown) is deposited on the entire surface as a passivation film, and a circular opening is formed in the SiN _x film in a region where the bump electrode 90 is to be provided on the extraction extending portion 63a of the emitter extraction electrode 63. To do. The opening position was set to be 7 μm away from the end of the emitter electrode 53. Next, a Ti layer 80 is deposited on the entire surface. Then, a photoresist is applied, and a circular opening is formed at a place where the bump electrode 90 is to be provided using a photolithography method. A bump electrode 90 made of gold (Au) is formed by plating. Finally, the remaining resist is removed, and the Ti layer 80 existing in a region other than the bump electrode 90 is removed by wet etching to complete the production.
[0017]
An emitter lead made of a metal containing Au having a distance of 7 μm between the junction portion, which is a heat generating portion of the vertical transistor 40, and the bump electrode 90, and a thermal conductivity between the two being higher than that of GaAs by 6 times or more. The electrodes 63 are connected. Therefore, by performing flip chip bonding of the bump electrode 90 to a heat sink (not shown), the heat radiation efficiency can be remarkably increased, and the thermal resistance can be greatly reduced.
[0018]
In addition, since the emitter lead electrode 63 between the emitter electrode 53 and the bump electrode 90 is short (7 μm) and is as thick as 3 μm, the inductance of the emitter lead electrode 63 to be connected to the ground GND is sufficient. Can be small. In addition, since the bump electrode 90 is made of gold (Au), the thermal conductivity can be increased as compared with a case where the bump electrode 90 is made of a general lead-tin alloy (Pb / Sn). can do.
[0019]
Since the emitter lead-out electrode 63 is led out from the upper surface of the emitter electrode 53 which is the top layer electrode, the base-emitter parasitic capacitance _CBE and the collector-emitter parasitic capacitance _CCE slightly increase. Has little effect on the high-frequency characteristics of the transistor. The base - so need not to increase the parasitic capacitance C _BC between the collector, avoid deterioration of high frequency characteristics.
[0020]
As shown in FIG. 3, the emitter lead-out electrode 63 drawn from the emitter electrode 53 that is the top layer electrode toward both sides in the direction orthogonal to the length direction of the emitter electrode 53 is a semiconductor having a plurality of vertical transistors 40. In the device, the emitter electrodes 53 of the plurality of vertical transistors 40 are connected in parallel, and the center line is directed to both sides in a state where the base extraction electrode 62 on the input side and the collector extraction electrode 61 on the output side are separated. Therefore, this vertical transistor (HBT) can be put to practical use for power amplification (MMIC (monolithic microwave IC)) in the microwave band.
[0021]
As a method for forming the emitter lead electrode 63, a plating method can be used, or a thick metal (for example, Au) can be formed directly on the emitter lead electrode 63 by a plating method. As a result, the heat dissipation efficiency can be further increased.
[0022]
In the above embodiment, heat radiation from the back surface side of the semiconductor substrate 30 is not particularly intended. Naturally, means for thinning the back surface of the semiconductor substrate 30 and dissipating heat via heat transfer solder, a case cap, etc. And may be combined. In the HBT (heterojunction bipolar transistor), the bump electrode 90 also serves as an emitter electrode, but it is not necessary to limit to this. The bump electrode 90 may be connected to the base lead electrode 62 or the collector lead electrode 61 instead of the emitter lead electrode 63, and the bump electrode 90 is not used as an electrode, and only heat dissipation is performed through the insulating film. It may be.
[0023]
Further, in the above embodiment, the collector layer 41, the base layer 42, and the emitter layer 43 are formed in this order on the semiconductor substrate 30, but on the contrary, the emitter layer, the base layer, and the collector layer are formed in this order. May be the top layer. In this case, the “collector” in the above embodiment may be read as “emitter” and “emitter” as “collector”. Further, the conductivity type of the collector layer, the base layer, and the emitter layer may be inverted from the npn type to the pnp type.
[0024]
Furthermore, the transistor structure may be a so-called single hetero bipolar transistor (SHBT) in which only the emitter layer has a large band gap, or a double hetero bipolar transistor (DHBT) using a wide band gap material for the collector layer. Good. The transistor may be a vertical transistor, and may be a transistor that does not have a basic principle of bipolar operation, such as a hot electron transistor or a resonant tunnel transistor.
[0025]
Further, the composition of each of the semiconductor layers 41 to 43 is not limited to AlGaAs / GaAs, and may be other lattice matching systems such as InGaAs / InAlAs and InGaAs / InP, and lattices such as InGaAs / AlGaAs. An inconsistent system may be used.
[0026]
In order to improve device characteristics, ions such as O ⁺ , B ⁺ , and H ⁺ may be implanted directly under the external base to reduce the base-collector parasitic capacitance _CBC. An element isolation structure may be used.
[0027]
【The invention's effect】
As described above, according to the present invention, since the top layer lead electrode is drawn from the upper surface of the top layer electrode, the heat generated at the joint can be efficiently dissipated through the top layer lead electrode, Since the inductance can be sufficiently reduced by making the top layer lead electrode thick, it can be put to practical use as a vertical structure transistor for power amplification in the microwave band.
[Brief description of the drawings]
FIG. 1 is a plan view showing a configuration of a vertical structure transistor (HBT) according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a configuration of a vertical structure transistor of an example.
FIG. 3 is a plan view illustrating a schematic pattern of a semiconductor device including a plurality of vertical structure transistors according to an embodiment.
FIG. 4 is a plan view showing a configuration of an emitter top type vertical structure transistor according to a conventional example.
FIG. 5 is a side view showing a configuration of a vertical structure transistor according to another conventional example.
[Explanation of symbols]
30 Semiconductor substrate 40 Vertical transistor 41 Collector layer 41a Subcollector layer 42 Base layer 43 Emitter layer 51 Collector electrode 52 Base electrode 53 Emitter electrode 61 Collector lead electrode 62 Base lead electrode 63 Emitter lead electrode 70 Interlayer insulating film 80 Ti layer 90 Bump electrode

Claims

In a semiconductor device comprising a plurality of emitter top type or collector top type vertical structure transistors formed on a semi-insulating substrate, each top layer lead electrode has a length of the top layer from the top surface of the top layer electrode. In an orthogonal direction with respect to the direction, in contact with the upper surface of the arch-shaped interlayer insulating film covering the electrodes other than the top layer, is drawn out in an arch shape, and the extended portion of the top layer lead electrode is the semi-insulating A semiconductor device which is provided on the upper surface of a conductive substrate, further has a via hole provided immediately below the top layer lead electrode drawn out on the upper surface of the semi-insulating substrate, and a metal material is embedded in the via hole .