JP2006114732A - Semiconductor device, manufacturing method thereof, and semiconductor module - Google Patents
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Abstract
Description
本願発明は小型で高信頼性を有する半導体装置およびその製造方法、並びにこれを用いた半導体モジュールに関するものである。 The present invention relates to a small and highly reliable semiconductor device, a manufacturing method thereof, and a semiconductor module using the same.
近年、移動体通信機の需要の急成長に伴い、通信機に用いる電力増幅器の研究開発が盛んに行われている。通信機の小型化ニーズに答えるため、半導体チップを小型化し、受動素子を内蔵させ、装置を小型化したモノリシックマイクロ波集積回路(MMIC:Monolithic Microwave Integrated Circuit)が電力増幅器モジュールに内蔵されている。その中に用いられるトランジスタとしては電力密度が高く、小型化可能なヘテロ接合バイポーラトランジスタ(HBT:Heterojunction Bipolar Transistor)が主として用いられている。尚、本願明細書では、以下、モノリシックマイクロ波集積回路をMMIC、ヘテロ接合バイポーラトランジスタをHBTと略記する。 In recent years, with rapid growth in demand for mobile communication devices, research and development of power amplifiers used in communication devices has been actively conducted. In order to meet the demand for miniaturization of communication devices, a monolithic microwave integrated circuit (MMIC) in which a semiconductor chip is miniaturized, a passive element is incorporated, and a device is miniaturized is incorporated in a power amplifier module. As a transistor used therein, a heterojunction bipolar transistor (HBT) having a high power density and capable of being downsized is mainly used. In the present specification, hereinafter, the monolithic microwave integrated circuit is abbreviated as MMIC, and the heterojunction bipolar transistor is abbreviated as HBT.
その中でも、特に小型化を指向した電力増幅器モジュールでは、MMICがセラミック基板に金属バンプを用いてフェイスアップ実装されていた。この技術の代表的な例は例えば、特開平6−204449号公報(特許文献1)や特開平2001-2106677号公報(特許文献2)に見られる。 Among them, particularly in a power amplifier module aimed at miniaturization, an MMIC is mounted face-up on a ceramic substrate using metal bumps. Representative examples of this technique can be found in, for example, Japanese Patent Application Laid-Open No. 6-204449 (Patent Document 1) and Japanese Patent Application Laid-Open No. 2001-210667 (Patent Document 2).
これまで知られているHBTを用いた半導体モジュールの構造を、実際的な側面から考察し、その課題を明らかにする。先ず、半導体基板に能動素子以外に電極、配線、或いは受動素子が設けられた半導体装置を、半導体装置に設けられた電極を接続点とし、通例バンプと称される厚い導体層を用いて、モジュール基板への電気的接続を行うフェイスダウンの形態である。この場合、前記の各素子や各電気部材からモジュール基板への接続導体層の厚さが異なる構造上の難点が生ずる。即ち、当該各素子や各電気部材の厚さが異なる為である。従って、MMIC自体の機械的強度が確保できず、もっては信頼性に難点を発生する。更には、バンプを介して半導体基板側とMMIC基板側に接続する為、両側面に電気的接続点を形成さざるを得ない。この為、こうした接続点の数に比例して抵抗成分が発生する。加えて、多くの電気的接続点を有することとなり、これに伴う耐久性の側面からも難点がある。 The structure of the semiconductor module using the HBT known so far will be considered from a practical aspect, and the problems will be clarified. First, a semiconductor device in which an electrode, a wiring, or a passive element is provided in addition to an active element on a semiconductor substrate, and an electrode provided in the semiconductor device is used as a connection point, and a thick conductor layer commonly called a bump is used to form a module. This is a face-down configuration for electrical connection to the substrate. In this case, structural difficulties arise in that the thickness of the connecting conductor layer from each element or each electric member to the module substrate is different. That is, the thickness of each element or each electric member is different. Therefore, the mechanical strength of the MMIC itself cannot be ensured, which causes a problem in reliability. Furthermore, since the semiconductor substrate side and the MMIC substrate side are connected via bumps, electrical connection points must be formed on both side surfaces. For this reason, a resistance component is generated in proportion to the number of connection points. In addition, there are many electrical connection points, and there is a difficulty in terms of durability associated therewith.
実際的な観点からは、次のような使い難さがある。例えば半導体基板をフェイスアップバンプの形態でMMIC基板に装着する場合、バンプの形成前には、前記半導体基板の裏面、即ち、バンプ形成側の面に、当然他の受動素子などを形成することが出来ない。従って、半導体基板の裏面を用いての配線など不可能である。又、半導体基板の裏面に、前記開口部ではなく、各種素子を電気的に接続する為のバンプのみが形成されている場合、バンプからの熱放散がない。従って、MMIC上の能動素子の半導体基板の裏面側への熱的放散に難点が生じ、能動素子の不安定動作を誘発する要因となっていた。 From a practical point of view, there are the following difficulties in use. For example, when the semiconductor substrate is mounted on the MMIC substrate in the form of a face-up bump, other passive elements may naturally be formed on the back surface of the semiconductor substrate, that is, the surface on the bump forming side, before the bump is formed. I can't. Therefore, wiring using the back surface of the semiconductor substrate is impossible. In addition, when only the bumps for electrically connecting various elements are formed on the back surface of the semiconductor substrate instead of the openings, there is no heat dissipation from the bumps. Therefore, there is a difficulty in thermally dissipating the active element on the MMIC to the back surface side of the semiconductor substrate, which causes an unstable operation of the active element.
こうした背景を踏まえ、本願発明の第1の目的は能動素子、受動素子、配線、及び電極を有する半導体装置において、機械的強度の確保、小型化、及び熱的安定性をすべて満たすことの出来る半導体装置を提供することにある。本願発明の第2の目的は能動素子、受動素子、配線、及び電極を有する半導体装置において、機械的強度の確保、小型、及び熱的安定性をすべて満たすことの出来る半導体装置の製造方法を提供することにある。更に、本願発明の第3の目的は能動素子、受動素子、配線、及び電極を有する半導体装置において、機械的強度の確保、小型、及び熱的安定性をすべて満たすことの出来る半導体装置を用いた半導体モジュールを提供することにある。 In view of such a background, a first object of the present invention is a semiconductor device having active elements, passive elements, wirings, and electrodes that can satisfy all of mechanical strength, miniaturization, and thermal stability. To provide an apparatus. A second object of the present invention is to provide a method for manufacturing a semiconductor device that can satisfy all of the requirements for ensuring mechanical strength, miniaturization, and thermal stability in a semiconductor device having active elements, passive elements, wirings, and electrodes. There is to do. Furthermore, a third object of the present invention is to use a semiconductor device having active elements, passive elements, wirings, and electrodes, which can satisfy all of mechanical strength, small size, and thermal stability. It is to provide a semiconductor module.
本願発明の骨子は、次の通りである。即ち、第1の面に少なくとも半導体素子を有する半導体基板と、前記半導体基板の前記半導体素子を有する面と反対側の第2の面に、前記半導体素子と相対する位置に開口部と、この開口部を充填する第1の導体層と、及び前記半導体基板の第2の面にあって、且つ前記開口部及び前記導体部がない位置に第2の導体層と、を有する半導体装置である。尚、前記第1の導体層は前記第1の面に設けられた半導体素子と電気的に接続されている。 The gist of the present invention is as follows. That is, a semiconductor substrate having at least a semiconductor element on the first surface, an opening on the second surface of the semiconductor substrate opposite to the surface having the semiconductor element, an opening at a position facing the semiconductor element, and the opening A semiconductor device having a first conductor layer filling the portion and a second conductor layer on a second surface of the semiconductor substrate and at a position where the opening and the conductor are not present. The first conductor layer is electrically connected to a semiconductor element provided on the first surface.
本願発明は、半導体装置に対して、小型化という側面から能動素子部直下に開口部を設け、且つ高放熱特性を得るという側面から、開口部に第1の導体層を充填する。そして、これらの両側面に関する特徴を生かしつつ、更に、前記半導体装置における前記開口部が存在しない位置に第2の導体層を設けることによって、機械的強度を満足する半導体装置を得ることが可能となる。この第2の導体層は、半導体基板の用途に応じた平面的な大きさに応じて所望の個数が設けられる。又、第2の導体層は、半導体基板が有する受動素子、配線、及び電極に相対し、当該半導体基板の裏面の位置に設けられる。更には、半導体基板に設けられた受動素子、配線、及び電極などの電気部材の有無によらず、機械的強度の確保の面から、半導体基板の裏面の適切位置に配置されることも有用である。この場合、この第2の導体層が充填する開口部は無く、半導体基板の裏面に直接設けられる。 In the present invention, an opening is provided immediately below the active element portion from the side of downsizing the semiconductor device, and the opening is filled with the first conductor layer from the side of obtaining high heat dissipation characteristics. In addition, while taking advantage of the characteristics regarding these two side surfaces, it is possible to obtain a semiconductor device that satisfies the mechanical strength by providing the second conductor layer at a position where the opening does not exist in the semiconductor device. Become. A desired number of the second conductor layers is provided according to a planar size according to the use of the semiconductor substrate. In addition, the second conductor layer is provided at a position on the back surface of the semiconductor substrate, facing the passive elements, wirings, and electrodes of the semiconductor substrate. Furthermore, it is also useful to be placed at an appropriate position on the back surface of the semiconductor substrate from the viewpoint of ensuring mechanical strength, regardless of the presence or absence of electrical components such as passive elements, wiring, and electrodes provided on the semiconductor substrate. is there. In this case, there is no opening filled with the second conductor layer, and the second conductor layer is provided directly on the back surface of the semiconductor substrate.
前記開口部を充填する第1の導体層は通例、2種類以上の金属で構成される。最も好ましい具体的な材料を例示すれば、一方の金属は電気伝導率・熱伝導率が共に大きな金或いは銅であり、もう一方は、金及び銅に対して、いわゆるバリア金属となる材料である。即ち、一方の導体層(上記の例では、金或いは銅)よりの不純物の半導体層への拡散を防止する為の金属層である。例えば、Pt、Ti、WSi、Cr、Ta、Ti,Pt、Niなどが用いられる。この技術自体は通例の技術を用いて十分である。 The first conductor layer that fills the opening is typically composed of two or more metals. As an example of the most preferable specific material, one metal is gold or copper having a large electric conductivity and thermal conductivity, and the other is a material that becomes a so-called barrier metal with respect to gold and copper. . That is, it is a metal layer for preventing diffusion of impurities from one conductor layer (in the above example, gold or copper) into the semiconductor layer. For example, Pt, Ti, WSi, Cr, Ta, Ti, Pt, Ni, etc. are used. This technique itself is sufficient using conventional techniques.
前記開口部を充填する第1の導体層の好ましい大きさは次の通りである。尚、ここで、大きさとは半導体基板の第1の面(及び第2の面)に平行な面の面内方向の大きさを指す。断面図では、半導体基板の第1の面(及び第2の面)に平行な面での幅に相当する。以下、本願明細書では、「第1の導体層の大きさ」とはこの意味を指す。第1の導体層の大きさは、半導体基板に設けられた能動素子直下の開口部は、この能動素子の幅よりも大きく設定する。ここで、能動素子の幅とは、前記半導体基板の第1の面(及び第2の面)に平行な面の面内方向での幅である。 The preferred size of the first conductor layer filling the opening is as follows. Here, the size refers to the size in the in-plane direction of a surface parallel to the first surface (and the second surface) of the semiconductor substrate. In the cross-sectional view, this corresponds to the width in a plane parallel to the first surface (and the second surface) of the semiconductor substrate. Hereinafter, in the present specification, “the size of the first conductor layer” means this meaning. The size of the first conductor layer is set to be larger than the width of the active element in the opening immediately below the active element provided in the semiconductor substrate. Here, the width of the active element is the width in the in-plane direction of a plane parallel to the first surface (and the second surface) of the semiconductor substrate.
前記第1の導体層の大きさは、熱抵抗の低減或いは機械的強度の関係からは、大きい方が好ましい。実際には、MMIC設計におけるサイズ、レイアウトを勘案して設定される。
一方、当該半導体基板が有する受動素子、配線、及び電極に相対し、当該半導体基板の裏面の位置にある第2の導体層に関する断面積の下限は、レジスト最小寸法で決定して十分である。
The size of the first conductor layer is preferably larger from the viewpoint of reducing thermal resistance or mechanical strength. Actually, it is set in consideration of the size and layout in the MMIC design.
On the other hand, the lower limit of the cross-sectional area related to the second conductor layer at the position of the back surface of the semiconductor substrate relative to the passive elements, wirings, and electrodes of the semiconductor substrate is determined by the minimum resist dimension.
開口部内の充填の状態に関しては、開口部内を充填する形態から半導体基板裏面より突起させることも可能である。この突出部を利用して半導体基板の裏面に更なる電気部材を容易に搭載することが可能となる。半導体基板の裏面からの高さの上限は、レジスト最大膜厚に依存する。 With respect to the filling state in the opening, it is possible to project from the back surface of the semiconductor substrate from the form of filling the opening. It is possible to easily mount a further electric member on the back surface of the semiconductor substrate by using the protruding portion. The upper limit of the height from the back surface of the semiconductor substrate depends on the maximum resist film thickness.
本発明の半導体装置の製造方法は次の通りである。 The manufacturing method of the semiconductor device of the present invention is as follows.
半絶縁性半導体基板の上部に、少なくとも半導体素子部を搭載した半導体基板を準備する工程、
前記半導体素子部以外の前記半導体基板を選択的に露出する工程、
前記半導体基板に絶縁膜を被覆する工程、
前記絶縁膜の所望個所を選択的に除去する工程、
こうして準備した半導体基板に、第1の金属層を被覆する工程、
少なくとも前記絶縁膜を選択的に除去した領域を覆って前記金属層を存在させるように、前記第1の金属層を選択的に除去する工程、
前記半導体基板の前記第1の金属層が存在する面と反対側の面より且つ前記金属層が存在する領域に対応する領域に開口を形成する工程、
前記金属層に電気的に接続する導体層を、前記開口を介して形成する工程、前記開口を導体層で充填する工程を有する。
Preparing a semiconductor substrate on which at least a semiconductor element portion is mounted on the semi-insulating semiconductor substrate;
Selectively exposing the semiconductor substrate other than the semiconductor element portion;
Coating the semiconductor substrate with an insulating film;
Selectively removing a desired portion of the insulating film;
A step of coating the first metal layer on the semiconductor substrate thus prepared;
Selectively removing the first metal layer so that the metal layer is present so as to cover at least a region where the insulating film is selectively removed;
Forming an opening in a region corresponding to a region where the metal layer is present from a surface opposite to the surface where the first metal layer is present of the semiconductor substrate;
Forming a conductor layer electrically connected to the metal layer through the opening; and filling the opening with a conductor layer.
本願発明の半導体モジュールは、次の半導体装置の実装を経て実現される。 The semiconductor module of the present invention is realized by mounting the following semiconductor device.
半絶縁性半導体基板に少なくとも半導体素子を有し、
前記半導体素子の所望領域へ接続される各導体層の当該半導体素子の外部への導出は、前記半導体基板の半導体素子が搭載される面とは反対側の面側から導出されており、
前記半導体基板の半導体素子が搭載される面とは反対側の面側から導出端が、モジュール基板上の金属パッドと、ビア内充填導体層を介して電気的に接続された実装である。
Having at least a semiconductor element on a semi-insulating semiconductor substrate;
Derivation of each conductor layer connected to a desired region of the semiconductor element to the outside of the semiconductor element is derived from the surface of the semiconductor substrate opposite to the surface on which the semiconductor element is mounted,
The semiconductor substrate has a lead-out end electrically connected to a metal pad on the module substrate via a via-filling conductor layer from the surface opposite to the surface on which the semiconductor element is mounted.
本願発明においては、前記半導体素子の所望領域へ接続される各導体層の当該半導体素子の外部への導出が、前記半導体基板に設けられた開口を介してなされるのが好適である。 In the present invention, it is preferable that each conductor layer connected to a desired region of the semiconductor element is led out of the semiconductor element through an opening provided in the semiconductor substrate.
こうした実装は、本願明細書の説明に見られるように、前記半導体素子がヘテロ接合バイポーラトランジスタの場合に極めて有用である。 Such an implementation is very useful when the semiconductor element is a heterojunction bipolar transistor, as seen in the description herein.
本願発明によれば、機械的強度の確保、小型化、及び熱的安定性をすべて満たすことの出来る半導体装置を提供することが出来る。本願発明の別な側面によれば、機械的強度の確保、小型化、及び熱的安定性をすべて満たすことの出来る半導体装置の製造方法を提供することが出来る。更に、本願発明によれば、機械的強度の確保、小型化、及び熱的安定性を満たすことの出来る半導体モジュールを提供することが出来る。 According to the present invention, it is possible to provide a semiconductor device capable of satisfying all of mechanical strength, miniaturization, and thermal stability. According to another aspect of the present invention, it is possible to provide a method for manufacturing a semiconductor device capable of satisfying all of mechanical strength, miniaturization, and thermal stability. Furthermore, according to the invention of the present application, it is possible to provide a semiconductor module capable of satisfying mechanical strength, miniaturization, and thermal stability.
本願発明の実施の諸形態を説明するに先立って、本願発明の趣旨について補足説明を行なっておく。 Prior to the description of the embodiments of the present invention, a supplementary explanation will be given of the gist of the present invention.
図1が本願発明のMMICをモジュール基板に搭載した例を示す主要部の断面図である。モジュール基板1に、いわゆるバンプ3を介してMMICの半導体基板5が搭載さされた例である。本例では、次の構成が極めて重要である。即ち、エミッタビアホール114が半導体基板5の裏面で、わけてもHBTの能動領域に相対する位置に形成されている。エミッタビアホール114には、前記バンプ(第1の導体層)3が充填され、且つ第1の導体層3の高さは半導体基板5の厚さを越えて形成される。更に、HBTの能動領域に相対する位置以外にもバンプ3−1が配置されている。モジュール基板1には、電極16及び16−4が形成され、これらに各々第1の導体層3(本願明細書では第1の導体層と称する)及び第2の導体層3−1(本願明細書では第2の導体層と称する)が接続される。符号4−4は、第2の導体層用に半導体基板5側に設けられた電極パッドである。なお、ここでは半導体基板5とモジュール基板1との間の空間は誘電体フィラー2で充填し、信頼性(例えば、機械的強度)を向上させている。
FIG. 1 is a cross-sectional view of the main part showing an example in which the MMIC of the present invention is mounted on a module substrate. In this example, an
HBTの能動領域自体はこれまでの構造で十分であるが、その構成を略述しておく。本例は、3つのHBT(HBT1、HBT2、HBT3)が並列接続される例である。半導体基板5に形成されたサブエミッタ層6上に、エミッタ層7、ベース層8、及びコレクタ層9が形成される。サブエミッタ層6は裏面電極4に接続され、一方、コレクタ電極10は3つが連結され配線に接続される。尚、本断面図では、断面の取り方の為、コレクタ電極の配線への接続は図示されていない。コレクタ側の配線はパッドを介して裏面電極に接続される。他方、ベース電極11もやはり3つが連結されて配線に接続される。尚、本断面図では、断面の取り方の為、ベース電極の配線への接続も図示されていない。HBTの能動領域は層間絶縁物層12及び層間絶縁物層13で覆われている。層間絶縁物層12及び層間絶縁物層13を用いてこの断面図には表示されない各種配線などが配置される。尚、前記第2の導体層3−1は、ベース或いはコレクタの引き出しに用いられる場合、或いは単に半導体基板5の物理的な支えの意味でバンプとして設けられた場合などがある。どのような役割かは、当該半導体モジュールの設計によって、その設け方が決められる。この意味で、図1の構成は、本発明の基本思想を示すものである。本願発明は、こうした構造において、次のような利点を生ずる。
The conventional structure of the HBT itself is sufficient, but the configuration will be briefly described. In this example, three HBTs (HBT1, HBT2, and HBT3) are connected in parallel. An
前記機械的強度を確保する側面は、能動素子、受動素子、配線、及び電極を有する半導体装置において、半導体基板の第1の面(単に表面と略述する)に存在する能動素子、受動素子、配線、及び電極と相対する、半導体基板の第2の面(単に裏面と略述する)の任意の位置に第2の導体層を配置することである。より好ましくは、能動素子、受動素子、配線、及び電極を有する半導体装置において、能動素子、受動素子、配線、及び電極が存在しない半導体基板の裏面上で均等間隔に第2の導体層を配置することである。言い換えれば、能動素子直下に導体層(即ち、第1の導体層)を形成するだけでなく、受動素子、配線、及び電極位置の相対する半導体基板の裏面に導体層(即ち、第2の導体層)を配置することが好ましい。第1及び第2の導体層の配置によって、半導体基板のモジュール基板に対して一定の間隔を十分保つことを可能とする。 In the semiconductor device having an active element, a passive element, a wiring, and an electrode, the side surface for securing the mechanical strength is an active element, a passive element, which is present on the first surface (simply abbreviated as a surface) of the semiconductor substrate. The second conductor layer is disposed at an arbitrary position on the second surface (simply abbreviated as the back surface) of the semiconductor substrate facing the wiring and the electrode. More preferably, in a semiconductor device having an active element, a passive element, a wiring, and an electrode, the second conductor layers are arranged at equal intervals on the back surface of the semiconductor substrate where the active element, the passive element, the wiring, and the electrode are not present. That is. In other words, not only the conductor layer (that is, the first conductor layer) is formed directly under the active element, but also the conductor layer (that is, the second conductor) is formed on the back surface of the semiconductor substrate where the passive element, the wiring, and the electrode position are opposed. It is preferable to arrange a layer). The arrangement of the first and second conductor layers makes it possible to maintain a certain distance with respect to the module substrate of the semiconductor substrate.
前記小型化の側面は、能動素子、受動素子、配線、及び電極を有する半導体装置において、裏面に存在する開口部以外の位置に受動素子をも形成することと、電極直下に開口部を形成するだけでなく、能動素子直下にも開口部を形成することの2つの技術により達成される。より具体的には、例えば、これまで半導体基板表面に設けられていた容量やインダクタンスの受動素子を裏面に形成することにより、半導体基板の所望面積内により多くの電気部材を装着することが出来る。即ち、各種電気部材を、半導体基板の表裏面に立体的に配置するのである。 In the semiconductor device having an active element, a passive element, a wiring, and an electrode, the downsizing side face is that a passive element is also formed at a position other than the opening existing on the back surface, and an opening is formed immediately below the electrode. In addition, this is achieved by two techniques of forming an opening directly under the active element. More specifically, for example, by forming a passive element of capacitance or inductance that has been provided on the surface of the semiconductor substrate on the back surface, more electrical members can be mounted within a desired area of the semiconductor substrate. That is, various electric members are three-dimensionally arranged on the front and back surfaces of the semiconductor substrate.
前記熱的安定性の側面は、能動素子、受動素子、配線、及び電極を有する半導体装置において、発熱体である能動素子の直下に導体層(即ち、第1の導体層)にて充填された開口部を形成することである。即ち、能動素子直下に、前記開口部内の導体層という放熱通路があるために熱抵抗が低くなり、低い熱抵抗を有する能動素子は、熱暴走が阻止される。 In the semiconductor device having an active element, a passive element, a wiring, and an electrode, the thermal stability aspect is filled with a conductor layer (that is, a first conductor layer) immediately below the active element that is a heating element. Forming an opening. That is, since there is a heat radiation path called a conductor layer in the opening immediately below the active element, the thermal resistance is low, and the active element having a low thermal resistance is prevented from thermal runaway.
次に、本発明の実施の形態を示す半導体装置、及びその製造方法及びそれを用いた実装の詳細に関し図面に基づいて詳細に説明する。尚、実施の形態を説明するための全図において、同一の機能を有する場合には同一の符号を付し、その繰り返しの説明は省略する。 Next, a semiconductor device showing an embodiment of the present invention, a manufacturing method thereof, and details of mounting using the semiconductor device will be described in detail with reference to the drawings. Note that in all the drawings for explaining the embodiments, the same reference numerals are given to the same functions, and the repeated explanation thereof is omitted.
<実施例1>
本例は電力増幅器モジュールの例である。図2は本例の概略平面図、図3は当該電力増幅器モジュールに用いられたMMIC(100)近辺の拡大した平面図、図4、図5は、このMMICの縦断面図で、各々図2における線33’、44’における縦断面図に対応している。図6は、本例の電力増幅器モジュールの模式的な断面図である。尚、図6はモジュールの各種部材の積層関係に関する例を概念的に示すものである。尚、本例のMMICはコレクタトップHBTが用いられている。
<Example 1>
This example is an example of a power amplifier module. 2 is a schematic plan view of the present example, FIG. 3 is an enlarged plan view of the vicinity of the MMIC (100) used in the power amplifier module, and FIGS. 4 and 5 are longitudinal sectional views of the MMIC. Corresponds to a longitudinal sectional view taken along lines 33 ′ and 44 ′ in FIG. FIG. 6 is a schematic cross-sectional view of the power amplifier module of this example. FIG. 6 conceptually shows an example related to the stacking relationship of various members of the module. The MMIC in this example uses a collector top HBT.
図2のモジュールでの平面配置の例を参酌すれば、モジュール基板210に、MMIC(100)が搭載され、他のチップ部品130、130’等がその周囲に配置される。これらのチップ部材は、例えば受動素子である。尚、図2の符号130、130’と付された以外のMMIC(100)の周囲に配置された矩形部分は、特に符号を付していないが、これらは当該モジュールで要請される諸チップ部品を示している。MMIC(100)の入力部を符号15−2、出力部を15−1、及び接地部を4として示した。尚、図1は、モジュール基板における、主要部材の平面的な基本配置を示すものである。
Referring to the example of the planar arrangement in the module of FIG. 2, the MMIC (100) is mounted on the
この電力増幅器モジュールのMMIC(100)近辺の拡大した平面図が図3である。図2と対応して、入力配線15−2、出力配線15−1及び接地(GND)4が示される。尚、図3では配線の下部に存在するトランジスタの各部位をも表示した。符号10がコレクタ電極、符号11がベース電極を示す。この例では、3つのベース電極11がまとめられて入力配線15−2に、3つのコレクタ電極10がまとめられ出力配線15−1につながっている。図3での線44’、55’での断面図が、図4及び図5である。これらの詳細は後述する。
FIG. 3 is an enlarged plan view of the vicinity of the MMIC (100) of this power amplifier module. Corresponding to FIG. 2, an input wiring 15-2, an output wiring 15-1 and a ground (GND) 4 are shown. In FIG. 3, each part of the transistor existing below the wiring is also shown.
図6にモジュールの積層構造を例示する。このモジュール基板の例は、3枚の基板161、160、及び162が用いられている。図2の平面図では、これら3枚の基板は合わせてモジュール基板210として称されている。前記モジュール基板には、比誘電率が8の低温焼成ガラスセラミックス基板が一般的に用いられている。又、モジュール基板として樹脂をも用いることが出来る。
FIG. 6 illustrates a laminated structure of modules. In this example of the module substrate, three
図2の平面図にも見られるように、モジュール基板の中央ないし中央近傍にMMIC(100)が配置され、その周囲に各種電気部材130、130’、例えば受動素子、更には伝送線路131などが配置される。この図では、MMIC自体の詳細構造は省略されている。その詳細は図4及び図5が参酌される。前述したように、図6はモジュールにおける各種部材の積層関係の例を概念的に示すにとどまる。本例の3枚の基板を用いる例では、基板160にMMICが搭載され、各種電気部材130及び伝送線路131は、基板161に搭載されている。尚、符号100−1が半導体基板5の第1の面(以下、単に表面と称す)、符号100−2が第2の面(以下、単に裏面と称す)を示す。能動素子170が形成された位置には、半導体基板5の裏面に開口部が設けられ、この開口部を充填して導体層(本願明細書では第1の導体層と称される)144が形成される。前述した通り、この構造図ではいわゆるバリア金属層等の内部構造の詳細は省略されている。第1の導体層144は基板160の表面に設けられた配線117に導出される。通例こうした導体層はバンプと称される。又、それが電極の役割を持つ場合、バンプ電極と称される。HBTのベース電極側は符号15−2(入力配線)、コレクタ電極側は符号15−1(出力配線)で示される。こうした入出力配線15−1、及び15−2は、これに対応した開口部及びこれに充填された導体層(本願明細書では第2の導体層と称される)によって基板160の表面に設けられた配線118、119に導出される。又、本例では、基板160及び162を貫通して開口部が設けられ、これに電極層171が充填されている。この電極層171を介して熱放散が容易となされる。この為、こうした開口部をサーマルビア(Thermal VIA)と称される。勿論、装置の特性等の諸要求によって、こうしたサーマルビアを設けない形態も取り得る。
As shown in the plan view of FIG. 2, the MMIC (100) is arranged at the center or near the center of the module substrate, and various
尚、図6において、符号112はモジュール基板内に設けたバイアス線路で、又、符号170は半導体基板に搭載されている能動素子(Tr)である。又、符号190、191は接地面、120はサーマルビア、112はバイアス線路、113は金属キャップである。
In FIG. 6,
これまで、コレクタトップのHBTの例を軸に説明したが、エミッタトップのHBTを用いることも可能である。図26は、エミッタトップのHBTを実装に用いる場合のモジュール基板の例を示す平面図である。エミッタトップHBT−MMICの断面図は、コレクタトップHBT−MMICのそれと、コレクタとエミッタの上下位置の変更に伴う変更がある他は、基本的に同様である。図26に示す平面図も概ねの配置は、図2のそれと類似であるが、各端子の役割が異なってくる。符号15−1の部分はベース端子に接続される。表面から貫通ビアを通じて裏面へ配線される。符号15−2の部分は、コレクタ端子(Tr直下Viaから)に接続される。パワー段出力パッドである。符号16は接地で、エミッタ端子に接続される。表面から貫通ビアを通じて裏面へ配線される。エミッタ接地動作を想定しているので、モジュール基板上でGND接地となる。
The example of the collector top HBT has been described so far, but it is also possible to use an emitter top HBT. FIG. 26 is a plan view showing an example of a module substrate when an emitter top HBT is used for mounting. The cross-sectional view of the emitter top HBT-MMIC is basically the same as that of the collector top HBT-MMIC, except that there are changes due to changes in the vertical positions of the collector and emitter. The general arrangement of the plan view shown in FIG. 26 is similar to that of FIG. 2, but the role of each terminal is different. The portion denoted by reference numeral 15-1 is connected to the base terminal. Wiring from the front surface to the back surface through through vias. The portion denoted by reference numeral 15-2 is connected to the collector terminal (from Via immediately below Tr). Power stage output pad.
次に、MMIC部分の例を詳細に説明する。本例のMMICはフェースアップで実装される。即ち、図6に見られるように、半導体基板5の第1の面(表面と略述される)100−1が表面側で、MMIC表面上にエミッタ配線領域、MMIC表面上にベース配線領域、MMIC表面上にコレクタ配線領域が配置される。符号100−2は半導体基板5の裏面を示している。MMICの例の断面図を図4及び図5に示すが、これらの例は、HBTがコレクタトップ型の例を示している。モジュール基板1(モジュール基板1は図6での基板160に相当する)にMMIC(100)の半導体基板5が、ビア内充填導体層3を介して搭載される。図4にはコレクタ電極側の引き出し導体層が断面に現われ、図5にはベース電極側の引き出し導体層が現われる。
Next, an example of the MMIC portion will be described in detail. The MMIC of this example is mounted face up. That is, as seen in FIG. 6, the first surface (abbreviated as surface) 100-1 of the
当該半導体基板5に形成されたHBTの詳細は次の通りである。本例は3つのHBT(HBT1、HBT2、HBT3)が並列接続される例である。半導体基板5に形成されたサブエミッタ層6上に、エミッタ層7が、ベース層8上にはコレクタ層9が形成される。サブエミッタ層6は裏面電極4に接続され、一方、コレクタ電極10は3つが連結され配線15−1に接続される(図4)。当該コレクタ側の配線15−1はパッド14−1に接続され、更に裏面電極4−1に接続される。
Details of the HBT formed on the
他方、ベース電極11は、図5に見られるように、やはり3つが連結されて、配線15−2に接続される。又、前記コレクタ側の配線15−2は、パッド14−2に接続され、裏面電極4−2に接続される。HBTの能動領域は層間絶縁物層12で覆われている。この層間絶縁物層12に開口を設けて、この開口を覆って前記パッド14−1及び14−2が形成される。この前記パッド14−1及び14−2をも覆って層間絶縁物層13が形成され、少なくとも前記パッド14−1及び14−2に対応する開口を形成する。前記層間絶縁物層13上に配線が形成されるが、前記開口を介して配線15−1及び15−2が前記パッド14−1及び14−2に接続される。
On the other hand, as shown in FIG. 5, the three
本例では、エミッタビアホール114’が、MMIC裏面で当該MMICの持つHBTに相対する位置に形成され、他方、ベースビアホール115’及びコレクタビアホール116’は、MMIC裏面で且つ前記HBTに相対しない位置に形成される。尚、各ビアホールには第1の導体層114或いは第2の導体層115、116が充填され、且つこれらの第1の導体層或いは第2の導体層の高さは半導体基板5の厚さを越えて形成される。
In this example, the emitter via
図4及び図5に示される例では、ベースビアホール115及びコレクタビアホール116が、GaAs基板1の表面上のWSiN電極14−1又は14−2に接して形成されている。従って、ビアホールの深さが、HBTの能動領域の直下に形成されたエミッタビアホール114と同じになる。この結果、複数のビアホールを一度に形成でき、低コスト化に極めて有効である。
In the example shown in FIGS. 4 and 5, the base via
前述の図4、図5の例では、エミッタビアホール114及びコレクタビアホール116以外の位置に導体層3−2が形成される。導体層3−3、3−4は、本願明細書にいう第2の導体層で、機械的強度を確保し実装における信頼性を高める効果が得られる。
In the example of FIGS. 4 and 5 described above, the conductor layer 3-2 is formed at a position other than the emitter via
バリア金属を設けた例を図7に示す。この例は、エミッタビアホール114において、ビアホール裏面電極4が形成された後、更に電極4−3が形成され、導体層3が形成される。電極4−3は、導体層3のバリア金属となる。各電極の具体的な例を掲げれば、裏面電極4はAu/Ge/Ni/Ti/Auなる積層電極、電極4−3はNi或いはCr、導体層3はAu或いはCuである。その他の部分は図1と同様なので説明を省略する。
An example in which a barrier metal is provided is shown in FIG. In this example, after the via hole back
次に、本願発明の第1及び第2の導体層によって、モジュール基板の凹凸があっても、十分対応できることを例示する。図8の例は、エミッタビアホール114及びコレクタビアホール116において、ビアホール裏面電極4及び4−1が形成された後、導体層3及び3−1が形成される。更に、本例に見られるように、エミッタビアホール及びコレクタビアホールの導体層は、先端がくびれ細くなっている。又、電極層4−3を介して設けられたバンプ3−3はくびれ部3−7を有している。先端のくびれ細くなった部分3−5、3−6、3−7は容易に高さが調整されるので、複数の充填された開口における各導体層の裏面から高さばらつきが容易に補正される。前記先端のくびれ部の幅は、例えば25ミクロンφ程度が好ましい。半導体基板5の基板160への装着工程によってその高さが調整に好ましい。又、くびれ部の厚みは通例10ミクロン程度が選択される。モジュール基板のそりを考慮して設定される。図9が各導体層の裏面から高さばらつきが容易に補正された例を示すモジュール断面図である。導体層3−5及び3−6の先端部が半導体基板5のモジュール基板1への搭載時、その高さが調整されている。即ち、曲がらない導体層3−5を基準に導体層3−6、或いは3−7の高さが調整される。その他の部分は図8と同様である。こうして、モジュール基板の凹凸があった場合も、半導体基板5を実質的に平板に保ったまま、前記各導体層の高さを調整して、容易に実装することが出来る。図10はこの状態を模擬的に拡大して図解したものである。図6と同様に、モジュール基板162、160、161の3枚が用いられ、その積層、配置構成は同様である。この場合、少なくともモジュール基板162、160が厚さd2の凹凸を有していたとする。MMICの半導体基板5の下面から基板160の凹部まで厚さd1である。通例、d1は20ミクロンより100ミクロン程度が用いられるが、これに対してd2は最大10ミクロン程度である。この場合も、本例の導体層の構造を用いると、上述の導体層によってその高さが調節され、半導体基板に実質的に基板の凹凸に起因する応力などの影響を容易に排除することが出来る。
Next, it will be illustrated that the first and second conductor layers of the present invention can sufficiently cope with the irregularities of the module substrate. In the example of FIG. 8, in the emitter via
図11は、半導体基板1の両面に電気部材、半導体素子部が、立体的に設けられた例を示す断面図である。半導体基板1の表面に半導体能動素子180、裏面に受動素子192などの半導体素子部が設けられている。半導体基板5の裏面よりモジュール基板160の表面までの距離がd1、半導体基板1の裏面に設けられた電気部材192の厚みがd3である。こうした実装を行なう場合、モジュール基板160、162に凹凸があった場合の状態を示す断面図が、図12である。半導体基板5の裏面とモジュール基板160の凹部の表面との間隔がd1、モジュール基板凹凸の高さがd2及び電気部材192の厚みがd3とした時、d1≧d2+d3の関係を要する。こうした関係も、本例の構造によって、高さを調整し、良好に半導体基板5をモジュール基板160に装着することが出来る。
FIG. 11 is a cross-sectional view showing an example in which electrical members and semiconductor element portions are three-dimensionally provided on both surfaces of the
尚、実装するに当たって、フェイスアップバンプ実装とワイヤボンディング実装を併用することも出来る。図27はこの例を示す断面図である。即ち、MMICをフェイスアップで実装し、更にボンディングワイヤを用いてモジュール基板との電気的接続を行なうものである。この構造の基本は、図6に示すものと同等であるが、その一部に、バンプ実装に加えてワイヤボンディングを併用した点にある。即ち、符号200の部分がMMIC上のボンディングパッド電極、符号201がモジュール基板上のボンディングパッド電極、符号204がワイヤである。又、本例では符号203の部分に、MMIC上に存在するワイヤボンディングパッド直下に空バンプ147が設けられている。これは、ワイヤボンディングに際しての機械的な補強のためである。その他の部分は図6と同等につき、詳細説明は省略する。又、本例の構成の他、MMICの具体的構造に従って、バンプ実装とワイヤボンディングの併用という本例の趣旨を実施することが可能であることは言うまでもない。
In mounting, face-up bump mounting and wire bonding mounting can be used in combination. FIG. 27 is a sectional view showing this example. In other words, the MMIC is mounted face up and further electrically connected to the module substrate using bonding wires. The basic structure of this structure is the same as that shown in FIG. 6, but a part thereof is that wire bonding is used in addition to bump mounting. That is,
<実施例2>
半導体装置の代表的な製造方法を説明する。図13から図20は、本発明の半導体装置の製造方法を製造工程に従って説明した装置の断面図である。本例は基本HBTを並列接続して構成する大電力マルチフィンガーHBTの例である。
<Example 2>
A typical method for manufacturing a semiconductor device will be described. 13 to 20 are cross-sectional views of the apparatus for explaining the semiconductor device manufacturing method of the present invention according to the manufacturing process. This example is an example of a high power multi-finger HBT configured by connecting basic HBTs in parallel.
半絶縁性GaAs基板5上に、高ドープn型GaAsサブエミッタ層(Si濃度5×1018cm−3、膜厚0.8μm)6、n型InGaPエミッタ層(InPモル比0.5、Si濃度5×1017cm−3、膜厚0.2μm)7、p型GaAsベース層(C濃度3×1019cm−3、膜厚70nm)8、n型InGaAsコレクタ層(Siドープ、膜厚0.8μm)9を有機金属気相エピタキシー法により成長する。尚、n型InGaAsコレクタ層は、そのInAsモル比が0から0.5まで変化し、且つSi濃度は3×1016cm−3から2×1019cm−3まで変化する層として構成される。
On a
次いで、高周波スパッタ法を用いて、WSi層(WSi:Siモル比0.3、膜厚0.3μm)をウエハ全面に堆積する。この後、ホトリソグラフィー及びCF4を用いたドライエッチングにより、当該WSi層を所望形状に加工し、コレクタ電極10を形成した(図13)
コレクタ電極10をマスク領域にして、n型InGaAsコレクタ層9を、SF6及びSiCl4を用いたドライエッチング、及びリン酸、過酸化水素、水の混合液を用いたウエットエッチングを併用して、所望形状に除去した。
Next, a WSi layer (WSi: Si molar ratio 0.3, film thickness 0.3 μm) is deposited on the entire surface of the wafer by using a high frequency sputtering method. Thereafter, the WSi layer was processed into a desired shape by photolithography and dry etching using CF 4 to form the collector electrode 10 (FIG. 13).
Using the
引き続きの工程としては、コレクタトップHBTの作製方法として周知の方法を用いて十分である。図14がHBTの活性領域の断面図であるが、以下に、その工程を略述する。全面に硼素イオンを加速エネルギー50keV、ドース量2×1012cm−2の条件で、室温にて打ち込み、トランジスタ寄生領域(コレクタ電極10直下のトランジスタ真性領域以外の領域)に高抵抗InGaP領域17を形成して、寄生エミッタ−ベース接合を流れるベース電流を抑制した。高抵抗領域17は、本願発明の本質的部分ではないので、煩雑さを避ける為、本願明細書で、これまで例示したHBTでも、この高抵抗領域17の説明及び図示が省略されている。
As a subsequent process, it is sufficient to use a well-known method as a method for manufacturing the collector top HBT. FIG. 14 is a cross-sectional view of the active region of the HBT. The process will be briefly described below. Boron ions are implanted on the entire surface under conditions of an acceleration energy of 50 keV and a dose of 2 × 10 12 cm −2 at room temperature, and a high-
その後、ベース電極(Pt(膜厚20nm)/Ti(膜厚50nm)/Pt(膜厚50nm)/Au(膜厚200nm)積層体)11を、電子ビーム蒸着及びリフトオフ法により形成した。
Thereafter, a base electrode (Pt (
続いて、通例のホトリソグラフィー、及び塩酸水溶液ならびにリン酸、過酸化水素、水の混合液を用いたウエットエッチングを用いて、p型GaAsベース層8、InGaPエミッタ層7、GaAsサブエミッタ領域6を除去し、半絶縁性GaAs基板5を露出した(図14)。
Subsequently, the p-type
そして、層間絶縁膜としてSiO2層(膜厚1μm)12をプラズマ励起化学的気相堆積法により形成する。このSiO2層12に対して、通例のホトリソグラフィー及びドライエッチングにより、ベースビアホール及びコレクタビアホール形成するための領域のSiO212を除去した。その後、高周波スパッタ法を用いて、ビアホールの表面電極用として、WSiN層(膜厚0.3μm)をウエハ全面に堆積する。このWSiN層を、ホトリソグラフィー及びCF4を用いたドライエッチングにより、ベースビアホール用の表面電極(図の断面に現われず)及びコレクタビアホール用の表面電極14として形成した(図15)。尚、このビアホール用の表面電極14は、抵抗素子材料と同素材であり、抵抗素子をMMIC内に同時に作り込むこともできる。
Then, an SiO 2 layer (
その後、再び、プラズマ励起化学的気相堆積法により、層間絶縁膜SiO2(膜厚1μm)13を形成する。そして、ホトリソグラフィー及びドライエッチングにより、ベース電極およびコレクタ電極と配線とのコンタクトホールを形成する。ビアホール及びコレクタビアホール形成領域のSiO213を除去した。そして、ベース及びコレクタへの配線Mo(膜厚50nm)/Au(膜厚800nm)15を電子ビーム蒸着及びミリングにより形成した。尚、配線15はTi(膜厚50nm)/Au(膜厚800nm)積層体とし、電子ビーム蒸着およびリフトオフ法により形成してもよい。配線15は前記ビアホール及びコレクタビアホールを介してコレクタ電極10或いはコレクタビアホール用の表面電極14に接続されている。
Thereafter, an interlayer insulating film SiO 2 (
その後、半絶縁性GaAs基板5を、ガラス基板20にフェースダウンで接着剤21にて貼りつけた後、研磨により当該GaAs基板5を厚さ50〜70μmまで薄層化する。エミッタビアホール114、ベースビアホール(図示せず)、コレクタビアホール116をホトリソグラフィーおよび硫酸、過酸化水素、水の混合液を用いたウエットエッチングにより形成する(図16)。
Thereafter, the
次いで、AuGe(膜厚60nm)/Ni(膜厚10nm)/Au(膜厚10μm)からなるエミッタ電極4及び電極4−1を電子ビーム蒸着後、窒素雰囲気中370℃にて10分間アロイした(図17)。
Next, the
その後、2種類のレジスト18−1、18−2を用いたホトリソグラフィー(光感度の異なる2種類のレジストを使用)にて所望のメッキパターンを形成した。(図18)。尚、以下の図では、これらの2種類のレジストは、簡便の為一体として、符号18で図示する。
Thereafter, a desired plating pattern was formed by photolithography using two types of resists 18-1 and 18-2 (using two types of resists having different photosensitivities). (FIG. 18). In the following drawings, these two types of resists are shown by
次に、電解銅メッキ法にてエミッタビアホール114、ベースビアホール(図示せず)、コレクタビアホールを同時に充填し、最終的に電解スズ(Sn)19を、めっき法にて最表面を覆う(図19)。その後、絶縁膜パターンを有機物で除去した(図20)。
Next, the emitter via
その後、MMIC(100)をガラス基板から剥がし、モジュール基板1に搭載した。バンプ電極3とモジュール基板上の電極16(この具体的金属材料例は金)、あるいはバンプ電極3−1とモジュール基板上の電極16−1(金)は、モジュール基板1に摂氏210度を加え熱圧着方式で接続した(図21)。
Thereafter, the MMIC (100) was peeled off from the glass substrate and mounted on the
本例の製造方法によれば、機械的強度の確保、小型化、熱的安定性に関する信頼性をすべて満たすことができる半導体装置を作製することが出来る。又、前記半導体装置を低コストで作製することである。即ち、ビアホールを共通加工工程にて制作できる他、ビアホール内充填メッキ工程に連続して導体層(バンプ電極)形成を同時に行なうことができることから低コストを実現することが出来る。
<実施例3>
本例は各種HBT−MMICを用いて電力増幅器モジュールの例である。本例では、実施例1で用いたGaAs系の化合物半導体材料を用いたHBT−MMICに代えて、InP系の化合物半導体材料を用いたHBT−MMICを用いて電力増幅器モジュールを例示する。尚、以下、InP系の化合物半導体材料を用いたHBT−MMICのことを「InPHBT−MMIC」と略記する。
According to the manufacturing method of this example, it is possible to manufacture a semiconductor device that can satisfy all of the reliability related to ensuring mechanical strength, downsizing, and thermal stability. Another object is to manufacture the semiconductor device at a low cost. That is, the via hole can be produced in a common processing step, and the conductor layer (bump electrode) can be formed simultaneously with the via hole filling plating step, so that low cost can be realized.
<Example 3>
This example is an example of a power amplifier module using various HBT-MMICs. In this example, a power amplifier module is illustrated using an HBT-MMIC using an InP-based compound semiconductor material instead of the HBT-MMIC using the GaAs-based compound semiconductor material used in Example 1. Hereinafter, the HBT-MMIC using an InP-based compound semiconductor material is abbreviated as “InPHBT-MMIC”.
InPHBT−MMICの構造は、基本的に実施例1と同様である。本例の材料の具体例は次の通りである。図4及び図5における裏面電極材料4がTi(膜厚50nm)/Au(10μm)、半導体基板5が半絶縁性InP基板、サブエミッタ層6が高ドープn型InGaAs(InAsモル比0.5、Si濃度2×1019cm−3、膜厚0.8μm)、エミッタ層7がn型InAlAs(InAsモル比0.5、Si濃度3×1017cm−3、膜厚0.2μm)、ベース層8がp型InGaAs(InAsモル比0.5、C濃度3×1019cm−3、膜厚70nm)、コレクタ層9がn型InGaAs(膜厚0.8μm)である。尚、コレクタ層9のn型InGaAsInは、Asモル比0.5、Si濃度が3×1016cm−3から2×1019cm−3まで変化している。これらの各層の作製方法は実施例1と同様で、層6から層9の成長は有機金属気相エピタキシー法により行い、イオン打ちこみを含めて同様に実施した。HBT自体は材料系を異にする他、基本的な構成はこれまでのものと同様である。
The structure of InPHBT-MMIC is basically the same as that of the first embodiment. Specific examples of the material of this example are as follows. 4 and 5, the
図22は代表的な電力増幅器の例の等価回路図を示す。電力増幅器では通常、図22に示すように、HBTQ1、Q2はエミッタ接地で使用されるため、これらのHBTをエミッタトップ型よりもコレクタトップ型とした方が、MMIC及び電力増幅器モジュールの小型化に望ましい。なぜならば、MMICの複数形成されるHBTフィンガーに対し、コレクタトップのHBTでは裏面エミッタとして共通となる第1のビアホールを形成できる。これに対し、エミッタトップのHBTでは、コレクタ電極を共通化できないため、個々のフィンガーごとに微細なビアホールを形成し、MMIC裏面にそれらのとりまとめ配線を設けなければならず、MMICが大型化してしまうからである。尚、図22において、HBTQ3とQ4はバイアス用であり、エミッタ接地ではない。従って、これらのHBTはエミッタトップ型で十分である。 FIG. 22 shows an equivalent circuit diagram of a typical power amplifier example. In a power amplifier, as shown in FIG. 22, the HBTs Q1 and Q2 are normally used with a common emitter. Therefore, if the HBT is a collector top type rather than an emitter top type, the MMIC and the power amplifier module can be downsized. desirable. This is because, with respect to the HBT fingers formed in a plurality of MMICs, the collector top HBT can form a first via hole that is common as a back emitter. On the other hand, in the emitter top HBT, since the collector electrode cannot be shared, it is necessary to form a fine via hole for each finger and to provide a collective wiring on the back surface of the MMIC, which increases the size of the MMIC. Because. In FIG. 22, HBTQ3 and Q4 are for bias, not emitter grounding. Therefore, an emitter top type is sufficient for these HBTs.
本例の製造方法によれば、機械的強度の確保、小型化、熱的安定性に関する信頼性をすべて満たすことができる半導体装置を作製することが出来る。 According to the manufacturing method of this example, it is possible to manufacture a semiconductor device that can satisfy all of the reliability related to ensuring mechanical strength, downsizing, and thermal stability.
<他構造の比較検討>
本願発明の効用の理解を容易となすため、以下にこれまでの構造を実装する場合の難点を具体的に考察する。
<Comparison study of other structures>
In order to facilitate the understanding of the utility of the present invention, the following points will be specifically considered in the case of mounting the conventional structure.
最も想定されるモジュール例の縦断面構造図を図23に示す。これは、例えば特開6−204449号公報(特許文献1)に示された光素子アレイを用いて信号処理装置を模擬した構造である。符号100の部分がMMICの半導体基板を示す。半導体基板100には、光素子181がフェイスアップで実装されている。符号115は半導体基板に適宜設けられる配線である。この信号処理装置は、3枚の基板161、160、及び162が用いられ、基板161には開口が設けられている。この開口内にMMICが配置される。MMICの有する光素子アレイ181直下のビア170が形成される。そして、このビア内部に導電層が充填され、更に電極171が設けられている。電極171はバンプ電極143を通じて、信号処理装置基板側の電極113と接続される。通例、基板161の上部には適宜、チップ部材130や伝送路131などが配置される。
FIG. 23 shows a longitudinal sectional structural view of the most assumed module example. This is a structure simulating a signal processing apparatus using an optical element array disclosed in, for example, Japanese Patent Laid-Open No. 6-204449 (Patent Document 1).
図23の例では、半導体基板100の表面に設けられた光素子181直下にのみ導体層170が形成され、半導体基板100の裏面に電極171が配置される。従って、半導体基板100の裏面に、例えば前記の光素子の能動素子以外に電極、配線或いは受動素子などを配置しようとする場合、バンプ電極143を等間隔で配置できないために機械的強度の確保が難しくなる。この為、信号処理装置の信頼性に難点がある。
In the example of FIG. 23, the
更に、この接続方法では、多くの電気的接続点が発生し、抵抗成分の発生や長期的な耐久性に難点を有する。即ち、一つの光素子181の外部への導出電極171と信号処理装置における基板上の電極113の間には2つの接続(170と171、171と143)がある。この電気回路での接続点に伴う抵抗成分は接続数に比例して生じてしまう。その上、多くの接合を含んでいるため耐久性にも難点があった。
Furthermore, in this connection method, many electrical connection points are generated, and there are problems in the generation of resistance components and long-term durability. That is, there are two connections (170 and 171 and 171 and 143) between the lead-out
別なモジュール構成例の縦断面図を図24に示す。図24は、例えば特開2001−2106677号公報(特許文献2)に示された半導体装置を模擬した構造である。この例でもMMICの基板100はモジュール基板160にフェイスアップで実装されている。モジュール基板は、3枚の基板161、160、及び162が用いられている。基板160に、配線パッド111、半導体基板100に能動素子121などが配置される。尚、モジュール基板160、161、162には、比誘電率が8の低温焼成ガラスセラミックス基板が一般的に用いられてきた。MMICの半導体基板100には、能動素子よりの配線をモジュール基板側に接続する為、表面電極110が配置される。そして、半導体基板100の裏面から、その表面電極110に向けて開口が形成され、この開口部よりバンプ電極を介して、モジュール基板160に設けられた配線パッド111が接続されている。
FIG. 24 shows a longitudinal sectional view of another module configuration example. FIG. 24 shows a structure simulating a semiconductor device disclosed in, for example, Japanese Patent Laid-Open No. 2001-210677 (Patent Document 2). Also in this example, the
これまでの図24の例の見られる構造の代表的な製造方法は、例えば図25の如き製造方法である。まず、所望の活性領域が形成された半導体基板100が準備される(図25の(a))。半導体基板100には、能動素子121、表面電極110が示され、その詳細な構造や接続などは省略されている。次いで、半導体基板100の裏面の表面電極110に対向する箇所からドライエッチングによって、貫通孔を形成する。更に、この貫通孔に導体層141を埋め込む(図25の(b))。その後、半導体基板100を裏面からエッチングして薄層化する。こうして、半導体基板100から突出した導体層141を得る(図25の(c))。この導体層141が前記モジュール基板160の配線パッド11に接続される。この状態が図24に示す断面図である。
A typical manufacturing method of the structure shown in the example of FIG. 24 so far is a manufacturing method as shown in FIG. 25, for example. First, a
図24の構造が、一見本願発明の構造と類似すると見られるかも知れない。しかし、こうした製造方法によらざるを得ない場合、本願発明のごとく、半導体基板100の裏面を利用して電気部材を立体的に配置することが出来ないのである。即ち、前記製造工程から見られるように、導体層141の形成以前には、半導体基板100の裏面に新たな電気部材、例えば受動素子や配線を、当然、形成することは出来ないからである。従って、装置の小型化には不向きである。
The structure of FIG. 24 may seem to be similar to the structure of the present invention at first glance. However, when such a manufacturing method cannot be avoided, the electrical members cannot be three-dimensionally arranged using the back surface of the
更に、図24の構造では、能動素子や受動素子などを避けて表面電極110の直下に導体層141は形成されるため、前記能動素子121などで発生する熱を効率良くに外部に放出できない。従って、能動素子121が熱的に不安定動作になりやすい。
Furthermore, in the structure of FIG. 24, since the
本願は多くの形態を含むので、以下に、本願発明の主な実施の諸形態を列挙する。
(1)半導体基板上にヘテロ接合バイポーラトランジスタを有し、前記半導体基板の裏面上であって、前記ヘテロ接合バイポーラトランジスタと相対する位置に第1のビアホール、前記半導体基板裏面上であって前記ヘテロ接合バイポーラトランジスタと相対する位置以外に第2及び第3のビアホールを有することを特徴とする半導体装置。
(2)前記第1、第2及び第3のビアホールは、導体層にて充填されていることを特徴とする前項(1)に記載の半導体装置。
(3)前記ヘテロ接合バイポーラトランジスタはコレクタトップ型を有し、前記第1のビアホールはエミッタビアホール、前記第2および第3のビアホールはそれぞれベースビアホール、コレクタビアホールであることを特徴とする前項(1)、(2)に記載の半導体装置。
(4)前記第1のビアホールには前記半導体基板の裏面にまたがる電極が形成され、前記第2および第3のビアホールそれぞれには該半導体基板表面および裏面にまたがる電極が形成された半導体装置であって、該第1、第2、第3のビアホールは互いに電気的に分離されていることを特徴とする前項(1)、(2)及び(3)のいずれかに記載の半導体装置。
(5)前記第2および第3のビアホールにおける前記半導体の基板側表面電極はいずれも該半導体基板に接していることを特徴とする前項(4)に記載の半導体装置。
(6)前記半導体の基板側表面電極はWSiNまたはNiCrからなることを特徴とする前項(5)に記載の半導体装置。
(7)前記半導体の基板側表面電極はMo/AuまたはTi/Auからなることを特徴とする前項(4)に記載の半導体装置。
(8)前記半導体基板はGaAsであり、前記第1、第2、第3のビアホールそれぞれに設けられた該半導体基板の裏面にまたがる電極にAuGeを含むことを特徴とする前項(5)及び(6)のいずれかに記載の半導体装置。
(9)前記半導体基板はInPであり、前記第1、第2、第3のビアホールそれぞれに設けられた該半導体基板の裏面にまたがる電極にはTiを含むことを特徴とする前項(5)及び(6)のいずれかに記載の半導体装置。
(10)第2及び第3の開口における半導体基板のベース、エミッタ、及びコレクタの領域が搭載される面側に形成される導体層が、半導体基板に接していることを特徴とする半導体装置。
(11)半導体基板を選択的に露出する工程、絶縁膜を全面に被覆する工程、該絶縁膜を選択的に除去する工程、金属を全面に被覆する工程、該絶縁膜を選択的に除去した領域を覆うように該金属を選択的に除去する工程、を順次有する前項(1)より(8)のいずれかに記載した半導体装置の製造方法。
(12)少なくとも半導体素子部を搭載した半導体基板を準備する工程、前記半導体素子部以外の前記半導体基板を選択的に露出する工程、前記半導体基板に絶縁膜を被覆する工程、前記絶縁膜の所望個所を選択的に除去する工程、こうして準備した半導体基板に、金属層を被覆する工程、少なくとも前記絶縁膜を選択的に除去した領域を覆って前記金属層を存在させるように、前記金属層を選択的に除去する工程、
前記半導体基板の前記金属層が存在する面と反対側の面より且つ前記金属層が存在する領域に対応する領域に開口を形成する工程、前記開口に導体層を充填する工程、を少なくとも有することを特徴とする半導体装置の製造方法。
(13)前記半導体基板の前記金属層が存在する面と反対側の面で且つ前記金属層が存在する領域に対応する領域に開口を形成する工程は、前記半導体基板の前記半導体素子が搭載された面とは反対側の面より且つ前記半導体素子が存在する領域に対応する領域への開口の形成、次いで開口の導体層による充填をも含むことを特徴とする前記項目(12)に記載の半導体装置の製造方法。
(14)前記半導体素子部はコレクタトップ型ヘテロ接合バイポーラトランジスタを有し、
前記半導体基板の前記金属層が存在する面と反対側の面より且つ前記金属層が存在する領域が少なくとも2つ存在し、その各々が前記ヘテロ接合バイポーラトランジスタのベース及びコレクタの各領域に接続される領域であり、
前記半導体基板の前記金属層が存在する面と反対側の面で且つ前記金属層が存在する領域に対応する領域に開口が導体層で充填され、当該開口が、前記ベース及びコレクタの各領域に対するものであり、且つ
前記半導体基板の前記半導体素子が搭載された面とは反対側の面より且つ前記半導体素子が存在する領域に対応する領域への開口が導体層で充填され、当該開口が前記エミッタ各領域に対するものであることを、特徴とする前記項目(13)に記載の半導体装置の製造方法。
(15)前記半導体基板における前記開口は、所望形状の開口部を有する感度の異なる2種類のレジスト膜を形成する工程、開口を導体材料にて充填する工程であることを特徴とする半導体装置の製造方法。
(16)半導体基板に少なくとも半導体素子を有し、前記半導体素子の所望領域へ接続される各導体層の当該半導体素子の外部への導出は、前記半導体基板の半導体素子が搭載される面とは反対側の面側からの導出されており、前記半導体基板の半導体素子が搭載される面とは反対側の面側からの導出端が、モジュール基板上の金属パッドと、電気的に接続されたことを特徴とする半導体モジュール。
(17)前記半導体基板の前記半導体素子が搭載される面とは反対側の面側から導出端が前記半導体基板に設けられた開口を通じてなされたことを特徴とする前記項目(16)に記載の半導体モジュール。
(18)前記半導体基板を当該モジュール基板に実装する際に、裏面の導体層の高さが等しくなるように先端が湾曲することを特徴とする前記項目(17)に記載の半導体モジュール。
(19)前記半導体素子がヘテロ接合バイポーラトランジスタであることを特徴とする前記項目(18)記載の半導体モジュール。
(20)前記第1、第2、第3のビアホールにおける前記半導体基板の表面電極と、セラミック又は樹脂からなる基板上に形成された金属パッドがビア内充填導体層を介して電気的に接続されたことを特徴とする高出力増幅器モジュール。
Since this application includes many forms, the main embodiments of the present invention are listed below.
(1) Having a heterojunction bipolar transistor on a semiconductor substrate, on the back surface of the semiconductor substrate, at a position facing the heterojunction bipolar transistor, on the back surface of the semiconductor substrate and on the heterojunction A semiconductor device having second and third via holes in addition to positions opposite to the junction bipolar transistor.
(2) The semiconductor device according to (1), wherein the first, second, and third via holes are filled with a conductor layer.
(3) The heterojunction bipolar transistor has a collector top type, wherein the first via hole is an emitter via hole, and the second and third via holes are a base via hole and a collector via hole, respectively (1) ), (2).
(4) In the semiconductor device, the first via hole is formed with an electrode extending over the back surface of the semiconductor substrate, and the second and third via holes are formed with electrodes extending over the semiconductor substrate surface and the back surface. The semiconductor device according to any one of (1), (2), and (3), wherein the first, second, and third via holes are electrically isolated from each other.
(5) The semiconductor device as described in (4) above, wherein the semiconductor-side surface electrodes of the semiconductor in the second and third via holes are in contact with the semiconductor substrate.
(6) The semiconductor device as described in (5) above, wherein the substrate-side surface electrode of the semiconductor is made of WSiN or NiCr.
(7) The semiconductor device as described in (4) above, wherein the substrate-side surface electrode of the semiconductor is made of Mo / Au or Ti / Au.
(8) The semiconductor substrate is GaAs, and an electrode extending over the back surface of the semiconductor substrate provided in each of the first, second, and third via holes includes AuGe. The semiconductor device according to any one of 6).
(9) The semiconductor substrate is InP, and the electrode over the back surface of the semiconductor substrate provided in each of the first, second, and third via holes contains Ti, The semiconductor device according to any one of (6).
(10) A semiconductor device characterized in that a conductor layer formed on a surface side on which the base, emitter, and collector regions of the semiconductor substrate in the second and third openings are mounted is in contact with the semiconductor substrate.
(11) The step of selectively exposing the semiconductor substrate, the step of covering the entire surface with the insulating film, the step of selectively removing the insulating film, the step of covering the entire surface of the metal, and the portion of the insulating film selectively removed The method for manufacturing a semiconductor device according to any one of (1) to (8), further including a step of selectively removing the metal so as to cover the region.
(12) A step of preparing a semiconductor substrate on which at least a semiconductor element portion is mounted, a step of selectively exposing the semiconductor substrate other than the semiconductor element portion, a step of covering the semiconductor substrate with an insulating film, and a desired insulating film A step of selectively removing the portions, a step of covering the prepared semiconductor substrate with a metal layer, and at least covering the region where the insulating film has been selectively removed so that the metal layer is present. Selectively removing,
At least a step of forming an opening in a region corresponding to a region where the metal layer exists, and a step of filling the opening with a conductor layer from a surface of the semiconductor substrate opposite to the surface on which the metal layer exists. A method of manufacturing a semiconductor device.
(13) The step of forming an opening in a region opposite to the surface on which the metal layer is present on the semiconductor substrate and in a region corresponding to the region on which the metal layer is present includes mounting the semiconductor element on the semiconductor substrate. The method according to item (12), further including forming an opening in a region corresponding to a region where the semiconductor element exists from a surface opposite to the surface opposite to the surface, and then filling the opening with a conductor layer. A method for manufacturing a semiconductor device.
(14) The semiconductor element portion includes a collector top type heterojunction bipolar transistor,
There are at least two regions where the metal layer is present from the surface opposite to the surface where the metal layer is present on the semiconductor substrate, and each of them is connected to the base and collector regions of the heterojunction bipolar transistor. Area,
An opening is filled with a conductor layer in a region opposite to the surface where the metal layer is present of the semiconductor substrate and corresponding to the region where the metal layer is present, and the opening corresponds to each region of the base and the collector. And an opening to a region corresponding to a region where the semiconductor element exists from a surface opposite to the surface on which the semiconductor element is mounted of the semiconductor substrate is filled with a conductor layer, and the opening is The method of manufacturing a semiconductor device according to item (13), wherein the method is for each emitter region.
(15) In the semiconductor device, the opening in the semiconductor substrate is a step of forming two kinds of resist films with different sensitivity and having an opening of a desired shape, and a step of filling the opening with a conductive material. Production method.
(16) The semiconductor substrate has at least a semiconductor element, and each conductor layer connected to a desired region of the semiconductor element is led out of the semiconductor element. What is the surface of the semiconductor substrate on which the semiconductor element is mounted? The lead-out end is derived from the opposite surface side, and the lead-out end from the surface opposite to the surface on which the semiconductor element is mounted of the semiconductor substrate is electrically connected to the metal pad on the module substrate. A semiconductor module characterized by that.
(17) The item described in (16) above, wherein a lead-out end is made through an opening provided in the semiconductor substrate from a surface opposite to a surface on which the semiconductor element is mounted of the semiconductor substrate. Semiconductor module.
(18) The semiconductor module according to item (17), wherein when the semiconductor substrate is mounted on the module substrate, the tip is curved so that the heights of the conductor layers on the back surface are equal.
(19) The semiconductor module according to item (18), wherein the semiconductor element is a heterojunction bipolar transistor.
(20) The surface electrode of the semiconductor substrate in the first, second, and third via holes is electrically connected to the metal pad formed on the ceramic or resin substrate via the via-filling conductor layer. A high-power amplifier module characterized by that.
1、160…モジュール基板、2…誘電体フィラー、3、3−1、3−2、3−3、3−4…導体層、4…ビアホール内側電極、5…半導体基板、6…サブエミッタ層、7…エミッタ層、8…ベース層、9…コレクタ層、10…コレクタ電極、11…ベース電極、12、13…層間絶縁膜、15、15−1、15−2…MMIC表面配線、16…1(或いは160)上の電極、17…高抵抗領域、100…MMIC、130…チップ部品、131…伝送線路、141、143、144、145、146…導体層兼バンプ電極、118…ベース入力、119…コレクタ出力、190、191、117…接地面、120、171…サーマルビア、112…バイアス線路、147…空バンプ、150、113…金属キャップ、114…エミッタビアホール、115…ベースビアホール、116…コレクタビアホール、121…能動素子、110、115…表面電極、160、161、162…モジュール基板、180…能動素子、120、171…裏面電極、170…能動素子、181…光素子。108、110、111、113…モジュール基板上電極、192…受動素子、200…MMIC上のボンディングパッド電極、201…モジュール基板上のボンディングパッド電極、204…ワイヤ。
DESCRIPTION OF SYMBOLS 1,160 ... Module board | substrate, 2 ...
Claims (22)
前記半導体基板の第1の面に有する半導体素子と、
前記半導体基板の前記半導体素子を有する面と反対側の第2の面であって、前記半導体素子と相対する位置に開口部と
前記開口部を充填する第1の導体層と、及び
前記半導体基板の第2の面であって、且つ前記開口部及び前記第1の導体層が存在しない位置に第2の導体層と、を有し、
少なくとも前記第1の導体層が前記第1の面に有する半導体素子と電気的に接続されていることを特徴とする半導体装置 A semiconductor substrate;
A semiconductor element on the first surface of the semiconductor substrate;
A second surface of the semiconductor substrate opposite to the surface having the semiconductor element, an opening at a position facing the semiconductor element, a first conductor layer filling the opening, and the semiconductor substrate And a second conductor layer at a position where the opening and the first conductor layer do not exist,
A semiconductor device, wherein at least the first conductor layer is electrically connected to a semiconductor element on the first surface.
前記ヘテロ接合バイポーラトランジスタは前記第1の開口部に相対し、且つ
前記第1の開口部には前記半導体基板の第2の面側に延在する第1の導体層と、前記第2及び第3の開口部のそれぞれには、前記半導体基板の第1の面側より第2の面側にまたがって形成された第2の導体層を有し、
且つ前記第1、第2、及び第3の各開口部は互いに電気的に分離されていることを特徴とする請求項7に記載の半導体装置。 The semiconductor substrate has at least first, second and third openings, and a heterojunction bipolar transistor as the semiconductor element, and the heterojunction bipolar transistor is opposed to the first opening, and The first opening has a first conductor layer extending to the second surface side of the semiconductor substrate, and each of the second and third openings has a first surface of the semiconductor substrate. A second conductor layer formed across the second surface side from the side,
The semiconductor device according to claim 7, wherein the first, second, and third openings are electrically separated from each other.
且つ前記第1、第2、及び第3の各開口部は互いに電気的に分離されていることを特徴とする請求項11に記載の半導体装置。 The first opening has a first conductor layer extending to the second surface side of the semiconductor substrate, and each of the second and third openings has a first surface of the semiconductor substrate. A second conductor layer formed across the second surface side from the side,
The semiconductor device according to claim 11, wherein the first, second, and third openings are electrically separated from each other.
前記半導体素子以外の前記半導体基板を選択的に露出する工程、
前記半導体基板に絶縁膜を被覆する工程、
前記絶縁膜の所望個所を選択的に除去する工程、
こうして準備した半導体基板に、第1の金属層を被覆する工程、
少なくとも前記絶縁膜を選択的に除去した領域を覆って前記第1の金属層を存在させるように、前記第1の金属層を選択的に除去する工程、
前記半導体基板の、前記第1の金属層が存在する面と反対側の面より、前記第1の金属層が存在する領域に対応する領域に開口された開口部を形成する工程、
前記開口部に導体層を充填する工程、を少なくとも有することを特徴とする半導体装置の製造方法。 Preparing a semiconductor substrate on which at least a semiconductor element is mounted;
Selectively exposing the semiconductor substrate other than the semiconductor element;
Coating the semiconductor substrate with an insulating film;
Selectively removing a desired portion of the insulating film;
A step of coating the first metal layer on the semiconductor substrate thus prepared;
Selectively removing the first metal layer so that the first metal layer is present so as to cover at least a region where the insulating film is selectively removed;
Forming an opening in a region corresponding to a region where the first metal layer is present from a surface of the semiconductor substrate opposite to a surface where the first metal layer is present;
A method of manufacturing a semiconductor device, comprising at least a step of filling the opening with a conductor layer.
前記半導体基板の前記金属層が存在する面と反対側の面より、前記金属層が存在する領域に対応する領域に開口された開口部が、少なくとも2つ存在し、その各々が前記ヘテロ接合バイポーラトランジスタのベース及びコレクタの各領域に接続される領域に対応する開口部であり、
前記各開口部が導体層で充填され、当該開口部の各々が、前記ベース及びコレクタの各領域に接続されるものであり、且つ
前記半導体基板の前記半導体素子が搭載された面とは反対側の面より、前記半導体素子が存在する領域に対応する領域に開口された開口部が導体層で充填され、当該開口部が前記エミッタ各領域に接続されるものであることを、特徴とする請求項16に記載の半導体装置の製造方法。 The semiconductor element has a collector top type heterojunction bipolar transistor,
There are at least two openings opened in a region corresponding to a region where the metal layer exists from a surface opposite to the surface where the metal layer exists of the semiconductor substrate, each of which is the heterojunction bipolar. An opening corresponding to a region connected to each region of the base and collector of the transistor;
Each opening is filled with a conductor layer, and each opening is connected to each region of the base and the collector, and is opposite to the surface on which the semiconductor element is mounted on the semiconductor substrate. From the surface, an opening portion opened in a region corresponding to a region where the semiconductor element exists is filled with a conductor layer, and the opening portion is connected to each region of the emitter. Item 17. A method for manufacturing a semiconductor device according to Item 16.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012038951A (en) * | 2010-08-09 | 2012-02-23 | Mitsubishi Electric Corp | Semiconductor circuit board and manufacturing method thereof, and semiconductor device |
JP2013516058A (en) * | 2009-12-23 | 2013-05-09 | ユナイティッド モノリスィック セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Electronic device manufacturing method and electronic device manufactured by the method |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007003182B4 (en) * | 2007-01-22 | 2019-11-28 | Snaptrack Inc. | Electrical component |
US10515872B1 (en) | 2008-09-22 | 2019-12-24 | Hrl Laboratories, Llc | Metallic sub-collector for HBT and BJT transistors |
US8860092B1 (en) | 2008-09-22 | 2014-10-14 | Hrl Laboratories, Llc | Metallic sub-collector for HBT and BJT transistors |
JP4833307B2 (en) * | 2009-02-24 | 2011-12-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Semiconductor module, terminal plate, method for manufacturing terminal plate, and method for manufacturing semiconductor module |
JP2014187354A (en) * | 2013-02-21 | 2014-10-02 | Ricoh Co Ltd | Device and method of manufacturing device |
JP2021197473A (en) * | 2020-06-16 | 2021-12-27 | 株式会社村田製作所 | Semiconductor device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0421203A (en) * | 1990-05-16 | 1992-01-24 | Nec Corp | Monolithic array antenna module for microwave/ millimeter wave |
JP2000277530A (en) * | 1999-03-25 | 2000-10-06 | Hitachi Ltd | Semiconductor device and manufacture thereof |
JP2004088062A (en) * | 2002-05-20 | 2004-03-18 | Sumitomo Electric Ind Ltd | Method and system for dry etching and method for manufacturing semiconductor device |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4505799A (en) * | 1983-12-08 | 1985-03-19 | General Signal Corporation | ISFET sensor and method of manufacture |
JPH06204449A (en) | 1992-12-28 | 1994-07-22 | Fujitsu Ltd | Photodetector and manufacture thereof |
US5426072A (en) * | 1993-01-21 | 1995-06-20 | Hughes Aircraft Company | Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate |
US5841197A (en) * | 1994-11-18 | 1998-11-24 | Adamic, Jr.; Fred W. | Inverted dielectric isolation process |
US5696466A (en) * | 1995-12-08 | 1997-12-09 | The Whitaker Corporation | Heterolithic microwave integrated impedance matching circuitry and method of manufacture |
US6002147A (en) * | 1996-09-26 | 1999-12-14 | Samsung Electronics Company | Hybrid microwave-frequency integrated circuit |
JP4328887B2 (en) | 1999-07-05 | 2009-09-09 | 竹中エンジニアリング株式会社 | Moving object detection device |
US6856004B2 (en) * | 2001-07-10 | 2005-02-15 | Anadigics, Inc. | Compact layout for a semiconductor device |
JP4216634B2 (en) * | 2003-04-23 | 2009-01-28 | 株式会社日立製作所 | Semiconductor device |
US7230318B2 (en) * | 2003-12-24 | 2007-06-12 | Agency For Science, Technology And Research | RF and MMIC stackable micro-modules |
-
2004
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-
2005
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0421203A (en) * | 1990-05-16 | 1992-01-24 | Nec Corp | Monolithic array antenna module for microwave/ millimeter wave |
JP2000277530A (en) * | 1999-03-25 | 2000-10-06 | Hitachi Ltd | Semiconductor device and manufacture thereof |
JP2004088062A (en) * | 2002-05-20 | 2004-03-18 | Sumitomo Electric Ind Ltd | Method and system for dry etching and method for manufacturing semiconductor device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013516058A (en) * | 2009-12-23 | 2013-05-09 | ユナイティッド モノリスィック セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Electronic device manufacturing method and electronic device manufactured by the method |
JP2012038951A (en) * | 2010-08-09 | 2012-02-23 | Mitsubishi Electric Corp | Semiconductor circuit board and manufacturing method thereof, and semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
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