JP3713033B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuit Download PDFInfo
- Publication number
- JP3713033B2 JP3713033B2 JP2003502668A JP2003502668A JP3713033B2 JP 3713033 B2 JP3713033 B2 JP 3713033B2 JP 2003502668 A JP2003502668 A JP 2003502668A JP 2003502668 A JP2003502668 A JP 2003502668A JP 3713033 B2 JP3713033 B2 JP 3713033B2
- Authority
- JP
- Japan
- Prior art keywords
- determination
- circuit
- determination circuit
- semiconductor integrated
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
- H04L25/062—Setting decision thresholds using feedforward techniques only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
- H04L25/063—Setting decision thresholds using feedback techniques only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【技術分野】
【0001】
本発明は、一般的に半導体集積回路に関し、特に、クロック信号に同期して入力信号の論理値を判定する判定回路を含む半導体集積回路に関する。
【背景技術】
【0002】
ディジタル信号の伝送や再生においては、受信又は再生された信号の論理値が、クロック信号に同期して判定される。本願において、このような判定を行う回路を判定回路という。差動タイプの判定回路においては、クロック信号が表すサンプリングポイントにおいて、入力される差動信号In1及びIn2の差成分(In1−In2)がプラスの場合に論理値が“1”と判定され、差動入力信号の差成分(In1−In2)がマイナスの場合に論理値が“0”と判定される。
【0003】
ところで、伝送路における寄生容量や伝送路において生じたシンボル間干渉等によって信号波形が歪んだ場合には、差動入力信号の差成分(In1−In2)の振幅が、サンプリングポイントにおいて十分大きくならないことがある。さらに、あるサンプリングポイントにおいて信号波形が大きく歪んだ場合に、当該サンプリングポイントの前後のサンプリングポイントにおいて当該サンプリングポイントにおけるのと異なる論理値が存在すると、差動入力信号の差成分(In1−In2)が当該サンプリングポイントにおいて反転できないことがある。
【0004】
図1に、歪んだ信号波形の例を示す。サンプリングポイントφ2において、差動入力信号の差成分(In1−In2)がゼロに近く、サンプリングポイントφ7において、差動入力信号の差成分(In1−In2)がマイナスの値に反転できていない。
【0005】
このような場合に、従来の判定回路によれば、サンプリングポイントφ7において論理値が“1”であると判定されるので、信号が正しく伝わらなかった。また、素子等のバラツキによって判定のしきい値がプラス側にずれた場合には、サンプリングポイントφ2において論理値が“1”であると判定できないことがあった。
【発明の開示】
【発明が解決しようとする課題】
【0006】
そこで、上記の点に鑑み、本発明の目的は、伝送路における寄生容量や伝送路において生じたシンボル間干渉等によって信号波形が歪んだ場合においても論理値の判定においてエラーレートを低減することができる半導体集積回路を提供することである。
【課題を解決するための手段】
【0007】
以上の課題を解決するため、本発明に係る半導体集積回路は、第1の位相を有するクロック信号に同期して入力信号の論理値を判定することにより、第1のシンボルが“1”であるか“0”であるかについての判定結果を得る第1の判定回路と、第1の位相とは異なる第2の位相を有するクロック信号に同期して入力信号の論理値を判定することにより、第2のシンボルが“1”であるか“0”であるかについての判定結果を得る第2の判定回路であって、少なくとも第1の判定回路による第1のシンボルについての判定結果に基づいて判定基準を変更する第2の判定回路とを具備する。
【発明の効果】
【0008】
本発明によれば、伝送路における寄生容量や伝送路において生じたシンボル間干渉等によって信号波形が歪んだ場合においても、第2の判定回路において、少なくとも第1の判定回路による第1のシンボルについての判定結果に基づいて、第2のシンボルについての判定基準を変更するので、論理値の判定においてエラーレートを低減することができる。
【発明を実施するための最良の形態】
【0009】
本発明の利点及び特徴は、以下の詳細な説明と図面とを関連させて考察すれば明らかになる。これらの図面において、同じ参照番号は同じ構成要素を指している。
まず、本発明の第1の実施形態について説明する。図2に、本発明の第1の実施形態に係る半導体集積回路の構成の一部を示す。
【0010】
図2において、N個の判定回路1、2、・・・、Nには、差動入力信号In1及びIn2が供給されると共に、差動入力信号をサンプリングするために用いられる位相φ1、φ2、・・・、φNを有するN相のクロック信号がそれぞれ供給される。ここで、Nは2以上の整数である。判定回路1〜Nの各々においては、しきい値制御信号に基づいて、差動入力信号の論理値“1”又は“0”の判定における判定基準としてのしきい値が等価的にシフトされる。
【0011】
位相φ1を有するクロック信号が供給される判定回路1から出力される差動出力信号D1(1)及びD2(1)は、位相φ2を有するクロック信号が供給される判定回路2に供給され、しきい値制御信号として用いられる。他の判定回路についても同様である。一般に、k=1、2、・・・、(N−1)とすると、第k番目の判定回路の差動出力信号D1(k)及びD2(k)が、第(k+1)番目の判定回路に供給され、しきい値制御信号として用いられる。また、位相φNを有するクロック信号が供給される判定回路Nから出力される差動出力信号D1(N)、D2(N)は、位相φ1を有するクロック信号が供給される判定回路1に供給され、しきい値制御信号として用いられる。
【0012】
判定回路1〜Nの各々は、しきい値制御信号が“1”の場合に、しきい値をプラス側にシフトし、しきい値制御信号が“0”の場合に、しきい値をマイナス側にシフトする。しきい値のシフト量は、その判定回路を構成する素子のバラツキによって生じるしきい値の誤差よりも大きくなるように設定する。例えば、0.5μm以下のCMOSプロセスによって半導体集積回路を製造する場合には、MOSトランジスタのしきい値電圧のバラツキによる判定回路のしきい値の誤差を±10mV以下とすることが可能である。この場合には、判定回路において、しきい値のシフト量を±30mV程度に設定する。
【0013】
図3に、本実施形態において用いることができる判定回路の例を示す。この判定回路は、クロック信号がゲートに供給されてスイッチング動作を行うNチャネルMOSトランジスタQ1と、差動対を構成するNチャネルMOSトランジスタQ2及びQ3と、トランジスタQ2及びQ3にそれぞれ直列に接続されたNチャネルMOSトランジスタQ4及びQ5と、高電位側の電源電位VDDと反転出力ノードであるトランジスタQ4のドレインとの間に接続されたPチャネルMOSトランジスタQ6及びQ7と、高電位側の電源電位VDDと非反転出力ノードであるトランジスタQ5のドレインとの間に接続されたPチャネルMOSトランジスタQ8及びQ9とを含んでいる。
【0014】
図3においては、第(k+1)番目の判定回路が示されている。位相φ(k+1)を有するクロック信号が、トランジスタQ1、Q6、Q9のゲートに供給される。このクロック信号がローレベルである間は、トランジスタQ6及びQ9がオンして、2つの出力ノードがハイレベルにプリチャージされる。このクロック信号がハイレベルになると、トランジスタQ1がオンして、判定回路が活性化される。これにより、差動入力信号In1及びIn2に基づいて、差動出力信号D1(k+1)及びD2(k+1)の内の一方がローレベルとされる。
【0015】
さらに、反転出力ノードには、キャパシタC1を介してNチャネルMOSトランジスタQ10が接続され、非反転出力ノードには、キャパシタC2を介してNチャネルMOSトランジスタQ11が接続されている。第k番目の判定回路の差動出力信号D1(k)及びD2(k)が、トランジスタQ10及びQ11のゲートに、しきい値制御信号としてそれぞれ供給される。これらのしきい値制御信号によって、トランジスタQ10及びQ11のオン/オフが制御される。
【0016】
例えば、しきい値制御信号D1(k)がハイレベルでしきい値制御信号D2(k)がローレベルの場合には、トランジスタQ10がオンし、トランジスタQ11がオフする。これにより、一端が反転出力ノードに接続されているキャパシタC1の他端が基準電位(本実施形態においては接地電位となっている)に接続され、一端が非反転出力ノードに接続されているキャパシタC2の他端がフローティング状態になる。従って、反転出力信号D2(k+1)が供給される反転出力ノードの負荷容量が、非反転出力信号D1(k+1)が供給される非反転出力ノードの負荷容量よりも大きくなる。この2つの出力ノードの負荷容量のアンバランスにより、非反転出力信号D1(k+1)の方が反転出力信号D2(k+1)よりも先にローレベルに移行し易くなり、判定回路のしきい値をプラス側にシフトしたのと等価になる。しきい値のシフト量は、主にキャパシタC1の容量で決まる。
【0017】
一方、しきい値制御信号D1(k)がローレベルでしきい値制御信号D2(k)がハイレベルの場合には、トランジスタQ10がオフし、トランジスタQ11がオンする。これにより、一端が反転出力ノードに接続されているキャパシタC1の他端がフローティング状態になり、一端が非反転出力ノードに接続されているキャパシタC2の他端が基準電位に接続される。従って、非反転出力信号D1(k+1)を出力する非反転出力ノードの負荷容量が、反転出力信号D2(k+1)を出力する反転出力ノードの負荷容量よりも大きくなる。この2つの出力ノードの負荷容量のアンバランスにより、反転出力信号D2(k+1)の方が非反転出力信号D1(k+1)よりも先にローレベルに移行し易くなり、判定回路のしきい値をマイナス側にシフトしたのと等価になる。しきい値のシフト量は、主にキャパシタC2の容量で決まる。
【0018】
なお、容量のアンバランスを形成する箇所は出力ノード以外であっても良く、例えば、差動対を構成するNチャネルMOSトランジスタQ2及びQ3のドレインノードN1及びN2において容量をアンバランスさせても、同様にしきい値を等価的にシフトすることができる。
【0019】
図4に、本実施形態における入力信号と判定回路のしきい値との関係を示す。図4において、判定回路のしきい値が一定の値(ゼロ)であると、入力信号の論理値が8個のサンプリングポイントφ1〜φ8において “01011111”と判定され、サンプリングポイントφ7においてエラーが発生してしまう。しかしながら、本実施形態においては、直前のサンプリングポイントにおける判定結果を利用して判定回路のしきい値を等価的にシフトするので、判定回路のしきい値が、サンプリングポイントφ2〜φ7において“LHLHHH”とシフトされる。ここで、“H”は、判定回路のしきい値がプラス側にシフトされることを表し、“L”は、判定回路のしきい値がマイナス側にシフトされることを表す。
【0020】
このように、判定回路のしきい値をシフトすることにより、8個のサンプリングポイントφ1〜φ8において入力信号の論理値が“01011101”と正しく判定される。本実施形態によれば、従来の判定回路ではマージンが少なかったサンプリングポイントφ2において、マージンが拡大する。さらに、従来の判定回路では正しくデータを受信できなかったサンプリングポイントφ7において、しきい値のシフト量が差動入力信号の差成分(In1−In2)よりも大きければ、正しくデータを判定することができるようになる。
【0021】
次に、本発明の第2の実施形態について説明する。図5に、本発明の第2の実施形態に係る半導体集積回路の構成の一部を示す。
本実施形態においては、第1の実施形態における判定回路Nから判定回路1へのループを切断し、しきい値が一定の判定回路20を追加したものである。判定回路20に供給されるクロック信号の位相φN’は、位相φNと同じか、あるいは、位相φNと位相φ1との間の位相でも良い。判定回路20の差動出力信号D1(0)及びD2(0)は、位相φ1を有するクロック信号が供給される判定回路1に供給され、しきい値制御信号として用いられる。判定回路1〜Nにおいては、それぞれのしきい値制御信号に基づいて、しきい値がシフトされる。
【0022】
本実施形態によれば、複数の判定回路の差動出力信号を、それぞれ隣接する判定回路に接続するだけで良い。従って、判定回路Nの差動出力信号を判定回路1まで配線する必要はなくなり、長い配線による特性劣化や、複数の判定回路の出力信号間におけるアンバランスを防止することができる。
【0023】
次に、本発明の第3の実施形態について説明する。図6に、本発明の第3の実施形態に係る半導体集積回路の構成の一部を示す。
本実施形態においては、しきい値を4通りにシフトすることができる判定回路31、32、・・・、38を使用している。1つの判定回路のしきい値を制御するために、他の2つの判定回路の出力信号が用いられる。例えば、判定回路32には、直前の2つのサンプリングポイントにおいて入力信号の論理値を判定する2つの判定回路31及び38から出力される差動出力信号が供給され、しきい値制御信号として用いられる。
【0024】
図7に、本実施形態において用いることができる判定回路の例を示す。この判定回路は、図3に示す判定回路の反転出力ノードに、キャパシタC3を介してNチャネルMOSトランジスタQ12を接続し、非反転出力ノードに、キャパシタC4を介してNチャネルMOSトランジスタQ13を接続したものである。
【0025】
図7においては、第(k+1)番目の判定回路が示されている。位相φ(k+1)を有するクロック信号が、トランジスタQ1、Q6、Q9のゲートに供給される。第k番目の判定回路の差動出力信号D1(k)及びD2(k)が、トランジスタQ10及びQ11のゲートに、しきい値制御信号としてそれぞれ供給され、第(k−1)番目の判定回路の差動出力信号D1(k−1)及びD2(k−1)が、トランジスタQ12及びQ13のゲートに、しきい値制御信号としてそれぞれ供給される。これらのしきい値制御信号によって、トランジスタQ10〜Q13のオン/オフが制御される。ここで、(キャパシタC1、C2の容量)>(キャパシタC3、C4の容量)と設定することにより、図8に示すような4通りのしきい値を設定できる。
【0026】
図8に、本実施形態における入力信号と判定回路のしきい値との関係を示す。本実施形態においては、同じデータが連続した後のしきい値をさらに大きくシフトできる。図8に示すように、サンプリングポイントφ4〜φ6において論理値“1”が連続しているので、サンプリングポイントφ6及びφ7におけるしきい値を、サンプリングポイントφ1、φ3、φ5におけるよりもさらにプラス側にシフトしている。
【0027】
以上、本発明を実施形態に基づいて説明したが、本発明は、上記の実施形態に限定されることなく、特許請求の範囲に記載される範囲内で、自由に変形・変更することが可能である。
【0028】
本発明によれば、伝送路における寄生容量や伝送路において生じたシンボル間干渉等によって信号波形が歪んだ場合においても、論理値の判定においてエラーレートを低減することができる。
【産業上の利用可能性】
【0029】
本発明に係る半導体集積回路は、ディジタル信号の伝送や再生を行う画像機器やコンピュータ等において利用することが可能である。
【図面の簡単な説明】
【0030】
【図1】歪んだ信号波形の例を示す波形図である。
【図2】本発明の第1の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。
【図3】本発明の第1の実施形態において用いることができる判定回路の例を示す回路図である。
【図4】本発明の第1の実施形態における入力信号と判定回路のしきい値との関係を示す波形図である。
【図5】本発明の第2の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。
【図6】本発明の第3の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。
【図7】本発明の第3の実施形態において用いることができる判定回路の例を示す回路図である。
【図8】本発明の第3の実施形態における入力信号と判定回路のしきい値との関係を示す波形図である。
【符号の説明】
【0031】
1、2、・・・、N、20、31〜38 判定回路
Q1〜Q5、Q10〜Q13 NチャネルMOSトランジスタ
Q6〜Q9 PチャネルMOSトランジスタ
C1、C2 キャパシタ 【Technical field】
[0001]
The present invention generally relates to semiconductor integrated circuits, and more particularly to a semiconductor integrated circuit including a determination circuit that determines a logical value of an input signal in synchronization with a clock signal.
[Background]
[0002]
In digital signal transmission and reproduction, the logical value of the received or reproduced signal is determined in synchronization with the clock signal. In the present application, a circuit that performs such determination is referred to as a determination circuit. In the differential type determination circuit, when the difference component (In1-In2) between the input differential signals In1 and In2 is positive at the sampling point represented by the clock signal, the logical value is determined to be “1”, and the difference When the difference component (In1-In2) of the dynamic input signal is negative, the logical value is determined to be “0”.
[0003]
By the way, when the signal waveform is distorted due to parasitic capacitance in the transmission line or intersymbol interference generated in the transmission line, the amplitude of the differential component (In1-In2) of the differential input signal is not sufficiently large at the sampling point. There is. Further, when the signal waveform is greatly distorted at a certain sampling point, if there is a different logical value at the sampling point before and after the sampling point, the difference component (In1-In2) of the differential input signal is obtained. It may not be possible to invert at the sampling point.
[0004]
FIG. 1 shows an example of a distorted signal waveform. At the sampling point φ2, the differential component (In1-In2) of the differential input signal is close to zero, and at the sampling point φ7, the differential component (In1-In2) of the differential input signal cannot be inverted to a negative value.
[0005]
In such a case, according to the conventional determination circuit, since the logical value is determined to be “1” at the sampling point φ7, the signal is not transmitted correctly. Further, when the determination threshold value is shifted to the plus side due to variations in elements or the like, it may not be determined that the logical value is “1” at the sampling point φ2.
DISCLOSURE OF THE INVENTION
[Problems to be solved by the invention]
[0006]
Therefore, in view of the above points, an object of the present invention is to reduce an error rate in determination of a logical value even when a signal waveform is distorted due to parasitic capacitance in a transmission line or intersymbol interference generated in the transmission line. It is to provide a semiconductor integrated circuit that can be used.
[Means for Solving the Problems]
[0007]
In order to solve the above problems, the semiconductor integrated circuit according to the present invention determines that the first symbol is “1” by determining the logical value of the input signal in synchronization with the clock signal having the first phase. By determining a logical value of the input signal in synchronization with a clock signal having a second phase different from the first phase, and a first determination circuit that obtains a determination result as to whether the input signal is “0” or A second determination circuit for obtaining a determination result as to whether the second symbol is “1” or “0” , based on at least a determination result for the first symbol by the first determination circuit And a second determination circuit that changes the determination reference.
【The invention's effect】
[0008]
According to the present invention, even when the signal waveform is distorted due to parasitic capacitance in the transmission path, intersymbol interference generated in the transmission path, or the like , at least the first symbol by the first determination circuit in the second determination circuit. Since the determination criterion for the second symbol is changed on the basis of the determination result, the error rate can be reduced in the determination of the logical value.
BEST MODE FOR CARRYING OUT THE INVENTION
[0009]
The advantages and features of the present invention will become apparent when considered in conjunction with the following detailed description and drawings. In these drawings, the same reference numbers refer to the same components.
First, a first embodiment of the present invention will be described. FIG. 2 shows a part of the configuration of the semiconductor integrated circuit according to the first embodiment of the present invention.
[0010]
In FIG. 2,
[0011]
The differential output signals D1 (1) and D2 (1) output from the
[0012]
Each of the
[0013]
FIG. 3 shows an example of a determination circuit that can be used in this embodiment. This determination circuit is connected in series to an N-channel MOS transistor Q1 that performs a switching operation with a clock signal supplied to the gate, N-channel MOS transistors Q2 and Q3 that constitute a differential pair, and transistors Q2 and Q3, respectively. N-channel MOS transistors Q4 and Q5, P-channel MOS transistors Q6 and Q7 connected between the high-potential-side power supply potential V DD and the drain of the transistor Q4 that is the inverted output node, and the high-potential-side power supply potential V P channel MOS transistors Q8 and Q9 connected between DD and the drain of transistor Q5 which is a non-inverting output node are included.
[0014]
In FIG. 3, the (k + 1) th determination circuit is shown. A clock signal having a phase φ (k + 1) is supplied to the gates of the transistors Q1, Q6, and Q9. While this clock signal is at the low level, the transistors Q6 and Q9 are turned on and the two output nodes are precharged to the high level. When this clock signal becomes high level, the transistor Q1 is turned on and the determination circuit is activated. Accordingly, one of the differential output signals D1 (k + 1) and D2 (k + 1) is set to a low level based on the differential input signals In1 and In2.
[0015]
Further, an N channel MOS transistor Q10 is connected to the inverting output node via a capacitor C1, and an N channel MOS transistor Q11 is connected to the non-inverting output node via a capacitor C2. The differential output signals D1 (k) and D2 (k) of the kth determination circuit are supplied as threshold control signals to the gates of the transistors Q10 and Q11, respectively. These threshold control signals control on / off of the transistors Q10 and Q11.
[0016]
For example, when the threshold control signal D1 (k) is high and the threshold control signal D2 (k) is low, the transistor Q10 is turned on and the transistor Q11 is turned off. As a result, the other end of the capacitor C1 whose one end is connected to the inverting output node is connected to the reference potential (which is the ground potential in the present embodiment), and one end is connected to the non-inverting output node. The other end of C2 is in a floating state. Therefore, the load capacity of the inverting output node to which the inverting output signal D2 (k + 1) is supplied is larger than the load capacity of the non-inverting output node to which the non-inverting output signal D1 (k + 1) is supplied. The imbalance between the load capacitances of the two output nodes makes it easier for the non-inverted output signal D1 (k + 1) to shift to the low level before the inverted output signal D2 (k + 1). Equivalent to shifting to the plus side. The threshold shift amount is mainly determined by the capacitance of the capacitor C1.
[0017]
On the other hand, when the threshold control signal D1 (k) is low and the threshold control signal D2 (k) is high, the transistor Q10 is turned off and the transistor Q11 is turned on. As a result, the other end of the capacitor C1 whose one end is connected to the inverting output node is in a floating state, and the other end of the capacitor C2 whose one end is connected to the non-inverting output node is connected to the reference potential. Therefore, the load capacitance of the non-inverting output node that outputs the non-inverting output signal D1 (k + 1) is larger than the load capacitance of the inverting output node that outputs the inverting output signal D2 (k + 1). The imbalance between the load capacitances of the two output nodes makes it easier for the inverted output signal D2 (k + 1) to shift to the low level before the non-inverted output signal D1 (k + 1), and the threshold value of the determination circuit is reduced. Equivalent to shifting to the minus side. The threshold shift amount is mainly determined by the capacitance of the capacitor C2.
[0018]
Note that the location where the capacitance unbalance is formed may be other than the output node. For example, even if the capacitance is unbalanced at the drain nodes N1 and N2 of the N-channel MOS transistors Q2 and Q3 constituting the differential pair, Similarly, the threshold value can be shifted equivalently.
[0019]
FIG. 4 shows the relationship between the input signal and the threshold value of the determination circuit in this embodiment. In FIG. 4, when the threshold value of the determination circuit is a constant value (zero), the logical value of the input signal is determined to be “0101111” at eight sampling points φ1 to φ8, and an error occurs at sampling point φ7 Resulting in. However, in this embodiment, the threshold value of the determination circuit is equivalently shifted using the determination result at the immediately preceding sampling point, so that the threshold value of the determination circuit is “LHLHHH” at the sampling points φ2 to φ7. And shifted. Here, “H” represents that the threshold value of the determination circuit is shifted to the plus side, and “L” represents that the threshold value of the determination circuit is shifted to the minus side.
[0020]
In this manner, by shifting the threshold value of the determination circuit, the logical value of the input signal is correctly determined as “0101101101” at the eight sampling points φ1 to φ8. According to the present embodiment, the margin is expanded at the sampling point φ2 where the margin is small in the conventional determination circuit. Furthermore, if the threshold shift amount is larger than the difference component (In1-In2) of the differential input signal at the sampling point φ7 where the conventional determination circuit cannot receive the data correctly, the data can be correctly determined. become able to.
[0021]
Next, a second embodiment of the present invention will be described. FIG. 5 shows a part of the configuration of a semiconductor integrated circuit according to the second embodiment of the present invention.
In this embodiment, a loop from the determination circuit N to the
[0022]
According to this embodiment, it is only necessary to connect the differential output signals of the plurality of determination circuits to the adjacent determination circuits. Therefore, it is not necessary to wire the differential output signal of the determination circuit N to the
[0023]
Next, a third embodiment of the present invention will be described. FIG. 6 shows a part of the configuration of a semiconductor integrated circuit according to the third embodiment of the present invention.
In the present embodiment,
[0024]
FIG. 7 shows an example of a determination circuit that can be used in this embodiment. This determination circuit has an N-channel MOS transistor Q12 connected to the inverting output node of the determination circuit shown in FIG. 3 via a capacitor C3, and an N-channel MOS transistor Q13 connected to a non-inverting output node via a capacitor C4. Is.
[0025]
FIG. 7 shows the (k + 1) th determination circuit. A clock signal having a phase φ (k + 1) is supplied to the gates of the transistors Q1, Q6, and Q9. The differential output signals D1 (k) and D2 (k) of the kth determination circuit are supplied as the threshold control signals to the gates of the transistors Q10 and Q11, respectively, and the (k−1) th determination circuit. Differential output signals D1 (k-1) and D2 (k-1) are supplied as threshold control signals to the gates of the transistors Q12 and Q13, respectively. These threshold control signals control on / off of the transistors Q10 to Q13. Here, four threshold values as shown in FIG. 8 can be set by setting (capacitance of capacitors C1 and C2)> (capacitance of capacitors C3 and C4).
[0026]
FIG. 8 shows the relationship between the input signal and the threshold value of the determination circuit in this embodiment. In the present embodiment, the threshold value after the same data continues can be further shifted. As shown in FIG. 8, since the logical value “1” is continuous at the sampling points φ4 to φ6, the threshold values at the sampling points φ6 and φ7 are set to be more positive than at the sampling points φ1, φ3, and φ5. There is a shift.
[0027]
As described above, the present invention has been described based on the embodiments. However, the present invention is not limited to the above-described embodiments, and can be freely modified and changed within the scope described in the claims. It is.
[0028]
According to the present invention, even when a signal waveform is distorted due to parasitic capacitance in a transmission line, intersymbol interference generated in the transmission line, or the like, an error rate can be reduced in determining a logical value.
[Industrial applicability]
[0029]
The semiconductor integrated circuit according to the present invention can be used in image equipment, a computer, and the like that perform transmission and reproduction of digital signals.
[Brief description of the drawings]
[0030]
FIG. 1 is a waveform diagram showing an example of a distorted signal waveform.
FIG. 2 is a block diagram showing a part of the configuration of the semiconductor integrated circuit according to the first embodiment of the present invention.
FIG. 3 is a circuit diagram showing an example of a determination circuit that can be used in the first embodiment of the present invention.
FIG. 4 is a waveform diagram showing a relationship between an input signal and a threshold value of a determination circuit in the first embodiment of the present invention.
FIG. 5 is a block diagram showing a part of the configuration of a semiconductor integrated circuit according to a second embodiment of the present invention.
FIG. 6 is a block diagram showing a part of the configuration of a semiconductor integrated circuit according to a third embodiment of the present invention.
FIG. 7 is a circuit diagram showing an example of a determination circuit that can be used in the third embodiment of the present invention.
FIG. 8 is a waveform diagram showing a relationship between an input signal and a threshold value of a determination circuit in the third embodiment of the present invention.
[Explanation of symbols]
[0031]
1, 2,..., N, 20, 31-38 judgment circuit
Q1-Q5, Q10-Q13 N-channel MOS transistors
Q6-Q9 P channel MOS transistor
C1, C2 capacitors
Claims (16)
第1の位相とは異なる第2の位相を有するクロック信号に同期して入力信号の論理値を判定することにより、第2のシンボルが“1”であるか“0”であるかについての判定結果を得る第2の判定回路であって、少なくとも前記第1の判定回路による第1のシンボルについての判定結果に基づいて判定基準を変更する前記第2の判定回路と、
を具備する半導体集積回路。First determination for obtaining a determination result as to whether the first symbol is “1” or “0” by determining the logical value of the input signal in synchronization with the clock signal having the first phase. Circuit,
Determination of whether the second symbol is “1” or “0” by determining the logical value of the input signal in synchronization with a clock signal having a second phase different from the first phase A second determination circuit for obtaining a result, wherein the second determination circuit changes a determination criterion based on at least a determination result for the first symbol by the first determination circuit;
A semiconductor integrated circuit comprising:
第1の位相とは異なる第2の位相を有するクロック信号に同期して入力信号の論理値を判定する第2の判定回路であって、少なくとも前記第1の判定回路の判定結果に基づいて判定基準を変更する前記第2の判定回路と、
前記第1及び第2の位相とは異なる第3の位相を有するクロック信号に同期して入力信号の論理値を判定する第3の判定回路であって、前記第1及び第2の判定回路の判定結果に基づいてしきい値を3通り以上にシフトする前記第3の判定回路と、
を具備する半導体集積回路。 A first determination circuit that determines a logical value of an input signal in synchronization with a clock signal having a first phase;
A second determination circuit for determining a logical value of an input signal in synchronization with a clock signal having a second phase different from the first phase, and determining based on at least a determination result of the first determination circuit The second determination circuit for changing a reference;
A third determination circuit for determining a logical value of an input signal in synchronization with a clock signal having a third phase different from the first and second phases, the first determination circuit; The third determination circuit that shifts the threshold value to three or more based on the determination result ; and
Semiconductors integrated circuit that immediately Bei a.
第1の位相とは異なる第2の位相を有するクロック信号に同期して入力信号の論理値を判定する第2の判定回路であって、少なくとも前記第1の判定回路の判定結果に基づいて判定基準を変更する前記第2の判定回路と、
前記第1及び第2の位相とは異なる第3の位相を有するクロック信号に同期して入力信号の論理値を判定する第3の判定回路であって、前記入力信号として差動信号を入力し、前記第1及び第2の判定回路の判定結果に基づいて3通り以上に変更された回路を用いて、差動信号を構成する2つの信号を比較する前記第3の判定回路と、
を具備する半導体集積回路。 A first determination circuit that determines a logical value of an input signal in synchronization with a clock signal having a first phase;
A second determination circuit for determining a logical value of an input signal in synchronization with a clock signal having a second phase different from the first phase, and determining based on at least a determination result of the first determination circuit The second determination circuit for changing a reference;
A third determination circuit configured to determine a logical value of an input signal in synchronization with a clock signal having a third phase different from the first and second phases, wherein a differential signal is input as the input signal; A third determination circuit that compares two signals constituting a differential signal using a circuit that has been changed to three or more based on the determination results of the first and second determination circuits ;
Semiconductors integrated circuit that immediately Bei a.
所定の位相を有するクロック信号に同期して入力信号の論理値を一定の判定基準で判定する第(N+1)の判定回路と、
を具備し、第2〜第Nの判定回路が、少なくとも第1〜第(N−1)の判定回路の判定結果にそれぞれ基づいて判定基準を変更し、前記第1の判定回路が、少なくとも第(N+1)の判定回路の判定結果に基づいて判定基準を変更する、半導体集積回路。First to Nth determination circuits for determining a logical value of an input signal in synchronization with clock signals having different phases when N is an integer of 2 or more;
A (N + 1) th determination circuit for determining a logical value of an input signal in accordance with a predetermined determination standard in synchronization with a clock signal having a predetermined phase ;
And the second to Nth determination circuits change the determination criterion based on at least the determination results of the first to (N-1) th determination circuits, respectively, and the first determination circuit includes at least the first determination circuit. (N + 1) on the basis of the decision circuit of the determination result to change the criteria, semiconductors integrated circuits.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001162871 | 2001-05-30 | ||
JP2001162871 | 2001-05-30 | ||
PCT/JP2001/011359 WO2002099619A1 (en) | 2001-05-30 | 2001-12-25 | Semiconductor integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2002099619A1 JPWO2002099619A1 (en) | 2004-09-16 |
JP3713033B2 true JP3713033B2 (en) | 2005-11-02 |
Family
ID=19005930
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003502668A Expired - Fee Related JP3713033B2 (en) | 2001-05-30 | 2001-12-25 | Semiconductor integrated circuit |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP3713033B2 (en) |
TW (1) | TW526639B (en) |
WO (1) | WO2002099619A1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021117181A1 (en) * | 2019-12-12 | 2021-06-17 | 日本電信電話株式会社 | Driver circuit |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4553052A (en) * | 1982-04-23 | 1985-11-12 | Nec Corporation | High speed comparator circuit with input-offset compensation function |
JP3483634B2 (en) * | 1994-11-17 | 2004-01-06 | 川崎マイクロエレクトロニクス株式会社 | Semiconductor integrated circuit |
JPH08316798A (en) * | 1995-05-22 | 1996-11-29 | Hitachi Ltd | Comparator |
DE19702303A1 (en) * | 1997-01-23 | 1998-07-30 | Philips Patentverwaltung | Circuit arrangement for generating an output signal |
JP2001148621A (en) * | 1999-11-19 | 2001-05-29 | Nec Corp | Hysteresis comparator |
-
2001
- 2001-12-25 JP JP2003502668A patent/JP3713033B2/en not_active Expired - Fee Related
- 2001-12-25 WO PCT/JP2001/011359 patent/WO2002099619A1/en active Application Filing
- 2001-12-28 TW TW90132914A patent/TW526639B/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
WO2002099619A1 (en) | 2002-12-12 |
TW526639B (en) | 2003-04-01 |
JPWO2002099619A1 (en) | 2004-09-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7180352B2 (en) | Clock recovery using clock phase interpolator | |
US7319351B2 (en) | Delay generator with symmetric signal paths | |
US6424181B1 (en) | High-speed low-power sense amplifying half-latch and apparatus thereof for small-swing differential logic (SSDL) | |
CN111756355B (en) | Quadrature clock generation circuit and method thereof | |
US6501317B2 (en) | High speed, low-power CMOS circuit with constant output swing and variable time delay for a voltage controlled oscillator | |
US5162674A (en) | Current-steering CMOS logic family | |
US6879198B2 (en) | Differential input receiver with hysteresis | |
US7449955B2 (en) | Chain-chopping current mirror and method for stabilizing output currents | |
US6385214B1 (en) | Signal multiplexing circuit | |
US6198328B1 (en) | Circuit configuration for producing complementary signals | |
JP3713033B2 (en) | Semiconductor integrated circuit | |
US6642748B2 (en) | Input circuit | |
JP2006177898A (en) | Semiconductor device and testing method for same | |
US7138834B2 (en) | Symmetric differential logic circuits | |
KR100416378B1 (en) | Phase splitter circuit | |
US6489811B2 (en) | Logic gate with symmetrical propagation delay from any input to any output and a controlled output pulse width | |
US7826497B2 (en) | Data receiving circuit that can correctly receive data, even when high-speed data transmission is performed, using small amplitude clock | |
JPH05199101A (en) | Level shift circuit | |
KR0142985B1 (en) | In-phase signal output circuit, opposite-phase signal output circuit, and phase signal output circuit | |
JP4255821B2 (en) | Current switching logic circuit | |
US5955924A (en) | Differential metal-oxide semiconductor (CMOS) push-pull buffer | |
JPS588169B2 (en) | Hakeihenkansouchi | |
TWI792643B (en) | Phase interpolator and phase buffer circuit | |
JP4486431B2 (en) | Differential logic circuit | |
JPH02186826A (en) | Level shifter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050203 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050330 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050816 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050818 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D04 |
|
LAPS | Cancellation because of no payment of annual fees |