JP3713033B2 - Semiconductor integrated circuit - Google Patents

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Description

【技術分野】
【０００１】
本発明は、一般的に半導体集積回路に関し、特に、クロック信号に同期して入力信号の論理値を判定する判定回路を含む半導体集積回路に関する。
【背景技術】
【０００２】
ディジタル信号の伝送や再生においては、受信又は再生された信号の論理値が、クロック信号に同期して判定される。本願において、このような判定を行う回路を判定回路という。差動タイプの判定回路においては、クロック信号が表すサンプリングポイントにおいて、入力される差動信号Ｉｎ１及びＩｎ２の差成分（Ｉｎ１−Ｉｎ２）がプラスの場合に論理値が“１”と判定され、差動入力信号の差成分（Ｉｎ１−Ｉｎ２）がマイナスの場合に論理値が“０”と判定される。
【０００３】
ところで、伝送路における寄生容量や伝送路において生じたシンボル間干渉等によって信号波形が歪んだ場合には、差動入力信号の差成分（Ｉｎ１−Ｉｎ２）の振幅が、サンプリングポイントにおいて十分大きくならないことがある。さらに、あるサンプリングポイントにおいて信号波形が大きく歪んだ場合に、当該サンプリングポイントの前後のサンプリングポイントにおいて当該サンプリングポイントにおけるのと異なる論理値が存在すると、差動入力信号の差成分（Ｉｎ１−Ｉｎ２）が当該サンプリングポイントにおいて反転できないことがある。
【０００４】
図１に、歪んだ信号波形の例を示す。サンプリングポイントφ２において、差動入力信号の差成分（Ｉｎ１−Ｉｎ２）がゼロに近く、サンプリングポイントφ７において、差動入力信号の差成分（Ｉｎ１−Ｉｎ２）がマイナスの値に反転できていない。
【０００５】
このような場合に、従来の判定回路によれば、サンプリングポイントφ７において論理値が“１”であると判定されるので、信号が正しく伝わらなかった。また、素子等のバラツキによって判定のしきい値がプラス側にずれた場合には、サンプリングポイントφ２において論理値が“１”であると判定できないことがあった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明の目的は、伝送路における寄生容量や伝送路において生じたシンボル間干渉等によって信号波形が歪んだ場合においても論理値の判定においてエラーレートを低減することができる半導体集積回路を提供することである。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明に係る半導体集積回路は、第１の位相を有するクロック信号に同期して入力信号の論理値を判定することにより、第１のシンボルが“１”であるか“０”であるかについての判定結果を得る第１の判定回路と、第１の位相とは異なる第２の位相を有するクロック信号に同期して入力信号の論理値を判定することにより、第２のシンボルが“１”であるか“０”であるかについての判定結果を得る第２の判定回路であって、少なくとも第１の判定回路による第１のシンボルについての判定結果に基づいて判定基準を変更する第２の判定回路とを具備する。
【発明の効果】
【０００８】
本発明によれば、伝送路における寄生容量や伝送路において生じたシンボル間干渉等によって信号波形が歪んだ場合においても、第２の判定回路において、少なくとも第１の判定回路による第１のシンボルについての判定結果に基づいて、第２のシンボルについての判定基準を変更するので、論理値の判定においてエラーレートを低減することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の利点及び特徴は、以下の詳細な説明と図面とを関連させて考察すれば明らかになる。これらの図面において、同じ参照番号は同じ構成要素を指している。
まず、本発明の第１の実施形態について説明する。図２に、本発明の第１の実施形態に係る半導体集積回路の構成の一部を示す。
【００１０】
図２において、Ｎ個の判定回路１、２、・・・、Ｎには、差動入力信号Ｉｎ１及びＩｎ２が供給されると共に、差動入力信号をサンプリングするために用いられる位相φ１、φ２、・・・、φＮを有するＮ相のクロック信号がそれぞれ供給される。ここで、Ｎは２以上の整数である。判定回路１〜Ｎの各々においては、しきい値制御信号に基づいて、差動入力信号の論理値“１”又は“０”の判定における判定基準としてのしきい値が等価的にシフトされる。
【００１１】
位相φ１を有するクロック信号が供給される判定回路１から出力される差動出力信号Ｄ１（１）及びＤ２（１）は、位相φ２を有するクロック信号が供給される判定回路２に供給され、しきい値制御信号として用いられる。他の判定回路についても同様である。一般に、ｋ＝１、２、・・・、（Ｎ−１）とすると、第ｋ番目の判定回路の差動出力信号Ｄ１（ｋ）及びＤ２（ｋ）が、第（ｋ＋１）番目の判定回路に供給され、しきい値制御信号として用いられる。また、位相φＮを有するクロック信号が供給される判定回路Ｎから出力される差動出力信号Ｄ１（Ｎ）、Ｄ２（Ｎ）は、位相φ１を有するクロック信号が供給される判定回路１に供給され、しきい値制御信号として用いられる。
【００１２】
判定回路１〜Ｎの各々は、しきい値制御信号が“１”の場合に、しきい値をプラス側にシフトし、しきい値制御信号が“０”の場合に、しきい値をマイナス側にシフトする。しきい値のシフト量は、その判定回路を構成する素子のバラツキによって生じるしきい値の誤差よりも大きくなるように設定する。例えば、０．５μｍ以下のＣＭＯＳプロセスによって半導体集積回路を製造する場合には、ＭＯＳトランジスタのしきい値電圧のバラツキによる判定回路のしきい値の誤差を±１０ｍＶ以下とすることが可能である。この場合には、判定回路において、しきい値のシフト量を±３０ｍＶ程度に設定する。
【００１３】
図３に、本実施形態において用いることができる判定回路の例を示す。この判定回路は、クロック信号がゲートに供給されてスイッチング動作を行うＮチャネルＭＯＳトランジスタＱ１と、差動対を構成するＮチャネルＭＯＳトランジスタＱ２及びＱ３と、トランジスタＱ２及びＱ３にそれぞれ直列に接続されたＮチャネルＭＯＳトランジスタＱ４及びＱ５と、高電位側の電源電位ＶＤＤと反転出力ノードであるトランジスタＱ４のドレインとの間に接続されたＰチャネルＭＯＳトランジスタＱ６及びＱ７と、高電位側の電源電位ＶＤＤと非反転出力ノードであるトランジスタＱ５のドレインとの間に接続されたＰチャネルＭＯＳトランジスタＱ８及びＱ９とを含んでいる。
【００１４】
図３においては、第（ｋ＋１）番目の判定回路が示されている。位相φ（ｋ＋１）を有するクロック信号が、トランジスタＱ１、Ｑ６、Ｑ９のゲートに供給される。このクロック信号がローレベルである間は、トランジスタＱ６及びＱ９がオンして、２つの出力ノードがハイレベルにプリチャージされる。このクロック信号がハイレベルになると、トランジスタＱ１がオンして、判定回路が活性化される。これにより、差動入力信号Ｉｎ１及びＩｎ２に基づいて、差動出力信号Ｄ１（ｋ＋１）及びＤ２（ｋ＋１）の内の一方がローレベルとされる。
【００１５】
さらに、反転出力ノードには、キャパシタＣ１を介してＮチャネルＭＯＳトランジスタＱ１０が接続され、非反転出力ノードには、キャパシタＣ２を介してＮチャネルＭＯＳトランジスタＱ１１が接続されている。第ｋ番目の判定回路の差動出力信号Ｄ１（ｋ）及びＤ２（ｋ）が、トランジスタＱ１０及びＱ１１のゲートに、しきい値制御信号としてそれぞれ供給される。これらのしきい値制御信号によって、トランジスタＱ１０及びＱ１１のオン／オフが制御される。
【００１６】
例えば、しきい値制御信号Ｄ１（ｋ）がハイレベルでしきい値制御信号Ｄ２（ｋ）がローレベルの場合には、トランジスタＱ１０がオンし、トランジスタＱ１１がオフする。これにより、一端が反転出力ノードに接続されているキャパシタＣ１の他端が基準電位（本実施形態においては接地電位となっている）に接続され、一端が非反転出力ノードに接続されているキャパシタＣ２の他端がフローティング状態になる。従って、反転出力信号Ｄ２（ｋ＋１）が供給される反転出力ノードの負荷容量が、非反転出力信号Ｄ１（ｋ＋１）が供給される非反転出力ノードの負荷容量よりも大きくなる。この２つの出力ノードの負荷容量のアンバランスにより、非反転出力信号Ｄ１（ｋ＋１）の方が反転出力信号Ｄ２（ｋ＋１）よりも先にローレベルに移行し易くなり、判定回路のしきい値をプラス側にシフトしたのと等価になる。しきい値のシフト量は、主にキャパシタＣ１の容量で決まる。
【００１７】
一方、しきい値制御信号Ｄ１（ｋ）がローレベルでしきい値制御信号Ｄ２（ｋ）がハイレベルの場合には、トランジスタＱ１０がオフし、トランジスタＱ１１がオンする。これにより、一端が反転出力ノードに接続されているキャパシタＣ１の他端がフローティング状態になり、一端が非反転出力ノードに接続されているキャパシタＣ２の他端が基準電位に接続される。従って、非反転出力信号Ｄ１（ｋ＋１）を出力する非反転出力ノードの負荷容量が、反転出力信号Ｄ２（ｋ＋１）を出力する反転出力ノードの負荷容量よりも大きくなる。この２つの出力ノードの負荷容量のアンバランスにより、反転出力信号Ｄ２（ｋ＋１）の方が非反転出力信号Ｄ１（ｋ＋１）よりも先にローレベルに移行し易くなり、判定回路のしきい値をマイナス側にシフトしたのと等価になる。しきい値のシフト量は、主にキャパシタＣ２の容量で決まる。
【００１８】
なお、容量のアンバランスを形成する箇所は出力ノード以外であっても良く、例えば、差動対を構成するＮチャネルＭＯＳトランジスタＱ２及びＱ３のドレインノードＮ１及びＮ２において容量をアンバランスさせても、同様にしきい値を等価的にシフトすることができる。
【００１９】
図４に、本実施形態における入力信号と判定回路のしきい値との関係を示す。図４において、判定回路のしきい値が一定の値（ゼロ）であると、入力信号の論理値が８個のサンプリングポイントφ１〜φ８において “０１０１１１１１”と判定され、サンプリングポイントφ７においてエラーが発生してしまう。しかしながら、本実施形態においては、直前のサンプリングポイントにおける判定結果を利用して判定回路のしきい値を等価的にシフトするので、判定回路のしきい値が、サンプリングポイントφ２〜φ７において“ＬＨＬＨＨＨ”とシフトされる。ここで、“Ｈ”は、判定回路のしきい値がプラス側にシフトされることを表し、“Ｌ”は、判定回路のしきい値がマイナス側にシフトされることを表す。
【００２０】
このように、判定回路のしきい値をシフトすることにより、８個のサンプリングポイントφ１〜φ８において入力信号の論理値が“０１０１１１０１”と正しく判定される。本実施形態によれば、従来の判定回路ではマージンが少なかったサンプリングポイントφ２において、マージンが拡大する。さらに、従来の判定回路では正しくデータを受信できなかったサンプリングポイントφ７において、しきい値のシフト量が差動入力信号の差成分（Ｉｎ１−Ｉｎ２）よりも大きければ、正しくデータを判定することができるようになる。
【００２１】
次に、本発明の第２の実施形態について説明する。図５に、本発明の第２の実施形態に係る半導体集積回路の構成の一部を示す。
本実施形態においては、第１の実施形態における判定回路Ｎから判定回路１へのループを切断し、しきい値が一定の判定回路２０を追加したものである。判定回路２０に供給されるクロック信号の位相φＮ’は、位相φＮと同じか、あるいは、位相φＮと位相φ１との間の位相でも良い。判定回路２０の差動出力信号Ｄ１（０）及びＤ２（０）は、位相φ１を有するクロック信号が供給される判定回路１に供給され、しきい値制御信号として用いられる。判定回路１〜Ｎにおいては、それぞれのしきい値制御信号に基づいて、しきい値がシフトされる。
【００２２】
本実施形態によれば、複数の判定回路の差動出力信号を、それぞれ隣接する判定回路に接続するだけで良い。従って、判定回路Ｎの差動出力信号を判定回路１まで配線する必要はなくなり、長い配線による特性劣化や、複数の判定回路の出力信号間におけるアンバランスを防止することができる。
【００２３】
次に、本発明の第３の実施形態について説明する。図６に、本発明の第３の実施形態に係る半導体集積回路の構成の一部を示す。
本実施形態においては、しきい値を４通りにシフトすることができる判定回路３１、３２、・・・、３８を使用している。１つの判定回路のしきい値を制御するために、他の２つの判定回路の出力信号が用いられる。例えば、判定回路３２には、直前の２つのサンプリングポイントにおいて入力信号の論理値を判定する２つの判定回路３１及び３８から出力される差動出力信号が供給され、しきい値制御信号として用いられる。
【００２４】
図７に、本実施形態において用いることができる判定回路の例を示す。この判定回路は、図３に示す判定回路の反転出力ノードに、キャパシタＣ３を介してＮチャネルＭＯＳトランジスタＱ１２を接続し、非反転出力ノードに、キャパシタＣ４を介してＮチャネルＭＯＳトランジスタＱ１３を接続したものである。
【００２５】
図７においては、第（ｋ＋１）番目の判定回路が示されている。位相φ（ｋ＋１）を有するクロック信号が、トランジスタＱ１、Ｑ６、Ｑ９のゲートに供給される。第ｋ番目の判定回路の差動出力信号Ｄ１（ｋ）及びＤ２（ｋ）が、トランジスタＱ１０及びＱ１１のゲートに、しきい値制御信号としてそれぞれ供給され、第（ｋ−１）番目の判定回路の差動出力信号Ｄ１（ｋ−１）及びＤ２（ｋ−１）が、トランジスタＱ１２及びＱ１３のゲートに、しきい値制御信号としてそれぞれ供給される。これらのしきい値制御信号によって、トランジスタＱ１０〜Ｑ１３のオン／オフが制御される。ここで、（キャパシタＣ１、Ｃ２の容量）＞（キャパシタＣ３、Ｃ４の容量）と設定することにより、図８に示すような４通りのしきい値を設定できる。
【００２６】
図８に、本実施形態における入力信号と判定回路のしきい値との関係を示す。本実施形態においては、同じデータが連続した後のしきい値をさらに大きくシフトできる。図８に示すように、サンプリングポイントφ４〜φ６において論理値“１”が連続しているので、サンプリングポイントφ６及びφ７におけるしきい値を、サンプリングポイントφ１、φ３、φ５におけるよりもさらにプラス側にシフトしている。
【００２７】
以上、本発明を実施形態に基づいて説明したが、本発明は、上記の実施形態に限定されることなく、特許請求の範囲に記載される範囲内で、自由に変形・変更することが可能である。
【００２８】
本発明によれば、伝送路における寄生容量や伝送路において生じたシンボル間干渉等によって信号波形が歪んだ場合においても、論理値の判定においてエラーレートを低減することができる。
【産業上の利用可能性】
【００２９】
本発明に係る半導体集積回路は、ディジタル信号の伝送や再生を行う画像機器やコンピュータ等において利用することが可能である。
【図面の簡単な説明】
【００３０】
【図１】歪んだ信号波形の例を示す波形図である。
【図２】本発明の第１の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。
【図３】本発明の第１の実施形態において用いることができる判定回路の例を示す回路図である。
【図４】本発明の第１の実施形態における入力信号と判定回路のしきい値との関係を示す波形図である。
【図５】本発明の第２の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。
【図６】本発明の第３の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。
【図７】本発明の第３の実施形態において用いることができる判定回路の例を示す回路図である。
【図８】本発明の第３の実施形態における入力信号と判定回路のしきい値との関係を示す波形図である。
【符号の説明】
【００３１】
１、２、・・・、Ｎ、２０、３１〜３８ 判定回路
Ｑ１〜Ｑ５、Ｑ１０〜Ｑ１３ ＮチャネルＭＯＳトランジスタ
Ｑ６〜Ｑ９ ＰチャネルＭＯＳトランジスタ
Ｃ１、Ｃ２ キャパシタ 【Technical field】
[0001]
The present invention generally relates to semiconductor integrated circuits, and more particularly to a semiconductor integrated circuit including a determination circuit that determines a logical value of an input signal in synchronization with a clock signal.
[Background]
[0002]
In digital signal transmission and reproduction, the logical value of the received or reproduced signal is determined in synchronization with the clock signal. In the present application, a circuit that performs such determination is referred to as a determination circuit. In the differential type determination circuit, when the difference component (In1-In2) between the input differential signals In1 and In2 is positive at the sampling point represented by the clock signal, the logical value is determined to be “1”, and the difference When the difference component (In1-In2) of the dynamic input signal is negative, the logical value is determined to be “0”.
[0003]
By the way, when the signal waveform is distorted due to parasitic capacitance in the transmission line or intersymbol interference generated in the transmission line, the amplitude of the differential component (In1-In2) of the differential input signal is not sufficiently large at the sampling point. There is. Further, when the signal waveform is greatly distorted at a certain sampling point, if there is a different logical value at the sampling point before and after the sampling point, the difference component (In1-In2) of the differential input signal is obtained. It may not be possible to invert at the sampling point.
[0004]
FIG. 1 shows an example of a distorted signal waveform. At the sampling point φ2, the differential component (In1-In2) of the differential input signal is close to zero, and at the sampling point φ7, the differential component (In1-In2) of the differential input signal cannot be inverted to a negative value.
[0005]
In such a case, according to the conventional determination circuit, since the logical value is determined to be “1” at the sampling point φ7, the signal is not transmitted correctly. Further, when the determination threshold value is shifted to the plus side due to variations in elements or the like, it may not be determined that the logical value is “1” at the sampling point φ2.
DISCLOSURE OF THE INVENTION
[Problems to be solved by the invention]
[0006]
Therefore, in view of the above points, an object of the present invention is to reduce an error rate in determination of a logical value even when a signal waveform is distorted due to parasitic capacitance in a transmission line or intersymbol interference generated in the transmission line. It is to provide a semiconductor integrated circuit that can be used.
[Means for Solving the Problems]
[0007]
In order to solve the above problems, the semiconductor integrated circuit according to the present invention determines that the first symbol is “1” by determining the logical value of the input signal in synchronization with the clock signal having the first phase. By determining a logical value of the input signal in synchronization with a clock signal having a second phase different from the first phase, and a first determination circuit that obtains a determination result as to whether the input signal is “0” or A second determination circuit for obtaining a determination result as to whether the second symbol is “1” or “0” , based on at least a determination result for the first symbol by the first determination circuit And a second determination circuit that changes the determination reference.
【The invention's effect】
[0008]
According to the present invention, even when the signal waveform is distorted due to parasitic capacitance in the transmission path, intersymbol interference generated in the transmission path, or the like , at least the first symbol by the first determination circuit in the second determination circuit. Since the determination criterion for the second symbol is changed on the basis of the determination result, the error rate can be reduced in the determination of the logical value.
BEST MODE FOR CARRYING OUT THE INVENTION
[0009]
The advantages and features of the present invention will become apparent when considered in conjunction with the following detailed description and drawings. In these drawings, the same reference numbers refer to the same components.
First, a first embodiment of the present invention will be described. FIG. 2 shows a part of the configuration of the semiconductor integrated circuit according to the first embodiment of the present invention.
[0010]
In FIG. 2, N determination circuits 1, 2,..., N are supplied with differential input signals In1 and In2, and also have phases φ1, φ2, ..., N-phase clock signals having φN are supplied. Here, N is an integer of 2 or more. In each of the determination circuits 1 to N, the threshold value as the determination criterion in the determination of the logical value “1” or “0” of the differential input signal is equivalently shifted based on the threshold control signal. .
[0011]
The differential output signals D1 (1) and D2 (1) output from the determination circuit 1 to which the clock signal having the phase φ1 is supplied are supplied to the determination circuit 2 to which the clock signal having the phase φ2 is supplied. Used as a threshold control signal. The same applies to other determination circuits. In general, if k = 1, 2,... (N−1), the differential output signals D1 (k) and D2 (k) of the kth determination circuit are the (k + 1) th determination circuit. And used as a threshold control signal. Also, the differential output signals D1 (N) and D2 (N) output from the determination circuit N to which the clock signal having the phase φN is supplied are supplied to the determination circuit 1 to which the clock signal having the phase φ1 is supplied. Used as a threshold control signal.
[0012]
Each of the determination circuits 1 to N shifts the threshold value to the plus side when the threshold control signal is “1”, and minus the threshold value when the threshold control signal is “0”. Shift to the side. The threshold shift amount is set to be larger than the threshold error caused by variations in the elements constituting the determination circuit. For example, when a semiconductor integrated circuit is manufactured by a CMOS process of 0.5 μm or less, the threshold error of the determination circuit due to variations in the threshold voltage of the MOS transistor can be made ± 10 mV or less. In this case, in the determination circuit, the threshold shift amount is set to about ± 30 mV.
[0013]
FIG. 3 shows an example of a determination circuit that can be used in this embodiment. This determination circuit is connected in series to an N-channel MOS transistor Q1 that performs a switching operation with a clock signal supplied to the gate, N-channel MOS transistors Q2 and Q3 that constitute a differential pair, and transistors Q2 and Q3, respectively. N-channel MOS transistors Q4 and Q5, P-channel MOS transistors Q6 and Q7 connected between the high-potential-side power supply potential V DD and the drain of the transistor Q4 that is the inverted output node, and the high-potential-side power supply potential V P channel MOS transistors Q8 and Q9 connected between DD and the drain of transistor Q5 which is a non-inverting output node are included.
[0014]
In FIG. 3, the (k + 1) th determination circuit is shown. A clock signal having a phase φ (k + 1) is supplied to the gates of the transistors Q1, Q6, and Q9. While this clock signal is at the low level, the transistors Q6 and Q9 are turned on and the two output nodes are precharged to the high level. When this clock signal becomes high level, the transistor Q1 is turned on and the determination circuit is activated. Accordingly, one of the differential output signals D1 (k + 1) and D2 (k + 1) is set to a low level based on the differential input signals In1 and In2.
[0015]
Further, an N channel MOS transistor Q10 is connected to the inverting output node via a capacitor C1, and an N channel MOS transistor Q11 is connected to the non-inverting output node via a capacitor C2. The differential output signals D1 (k) and D2 (k) of the kth determination circuit are supplied as threshold control signals to the gates of the transistors Q10 and Q11, respectively. These threshold control signals control on / off of the transistors Q10 and Q11.
[0016]
For example, when the threshold control signal D1 (k) is high and the threshold control signal D2 (k) is low, the transistor Q10 is turned on and the transistor Q11 is turned off. As a result, the other end of the capacitor C1 whose one end is connected to the inverting output node is connected to the reference potential (which is the ground potential in the present embodiment), and one end is connected to the non-inverting output node. The other end of C2 is in a floating state. Therefore, the load capacity of the inverting output node to which the inverting output signal D2 (k + 1) is supplied is larger than the load capacity of the non-inverting output node to which the non-inverting output signal D1 (k + 1) is supplied. The imbalance between the load capacitances of the two output nodes makes it easier for the non-inverted output signal D1 (k + 1) to shift to the low level before the inverted output signal D2 (k + 1). Equivalent to shifting to the plus side. The threshold shift amount is mainly determined by the capacitance of the capacitor C1.
[0017]
On the other hand, when the threshold control signal D1 (k) is low and the threshold control signal D2 (k) is high, the transistor Q10 is turned off and the transistor Q11 is turned on. As a result, the other end of the capacitor C1 whose one end is connected to the inverting output node is in a floating state, and the other end of the capacitor C2 whose one end is connected to the non-inverting output node is connected to the reference potential. Therefore, the load capacitance of the non-inverting output node that outputs the non-inverting output signal D1 (k + 1) is larger than the load capacitance of the inverting output node that outputs the inverting output signal D2 (k + 1). The imbalance between the load capacitances of the two output nodes makes it easier for the inverted output signal D2 (k + 1) to shift to the low level before the non-inverted output signal D1 (k + 1), and the threshold value of the determination circuit is reduced. Equivalent to shifting to the minus side. The threshold shift amount is mainly determined by the capacitance of the capacitor C2.
[0018]
Note that the location where the capacitance unbalance is formed may be other than the output node. For example, even if the capacitance is unbalanced at the drain nodes N1 and N2 of the N-channel MOS transistors Q2 and Q3 constituting the differential pair, Similarly, the threshold value can be shifted equivalently.
[0019]
FIG. 4 shows the relationship between the input signal and the threshold value of the determination circuit in this embodiment. In FIG. 4, when the threshold value of the determination circuit is a constant value (zero), the logical value of the input signal is determined to be “0101111” at eight sampling points φ1 to φ8, and an error occurs at sampling point φ7 Resulting in. However, in this embodiment, the threshold value of the determination circuit is equivalently shifted using the determination result at the immediately preceding sampling point, so that the threshold value of the determination circuit is “LHLHHH” at the sampling points φ2 to φ7. And shifted. Here, “H” represents that the threshold value of the determination circuit is shifted to the plus side, and “L” represents that the threshold value of the determination circuit is shifted to the minus side.
[0020]
In this manner, by shifting the threshold value of the determination circuit, the logical value of the input signal is correctly determined as “0101101101” at the eight sampling points φ1 to φ8. According to the present embodiment, the margin is expanded at the sampling point φ2 where the margin is small in the conventional determination circuit. Furthermore, if the threshold shift amount is larger than the difference component (In1-In2) of the differential input signal at the sampling point φ7 where the conventional determination circuit cannot receive the data correctly, the data can be correctly determined. become able to.
[0021]
Next, a second embodiment of the present invention will be described. FIG. 5 shows a part of the configuration of a semiconductor integrated circuit according to the second embodiment of the present invention.
In this embodiment, a loop from the determination circuit N to the determination circuit 1 in the first embodiment is cut, and a determination circuit 20 having a constant threshold value is added. The phase φN ′ of the clock signal supplied to the determination circuit 20 may be the same as the phase φN or may be a phase between the phase φN and the phase φ1. The differential output signals D1 (0) and D2 (0) of the determination circuit 20 are supplied to the determination circuit 1 to which a clock signal having a phase φ1 is supplied and used as a threshold control signal. In determination circuits 1 to N, the threshold value is shifted based on the respective threshold value control signals.
[0022]
According to this embodiment, it is only necessary to connect the differential output signals of the plurality of determination circuits to the adjacent determination circuits. Therefore, it is not necessary to wire the differential output signal of the determination circuit N to the determination circuit 1, and it is possible to prevent characteristic deterioration due to long wiring and imbalance among output signals of a plurality of determination circuits.
[0023]
Next, a third embodiment of the present invention will be described. FIG. 6 shows a part of the configuration of a semiconductor integrated circuit according to the third embodiment of the present invention.
In the present embodiment, determination circuits 31, 32,..., 38 that can shift the threshold value in four ways are used. In order to control the threshold value of one determination circuit, the output signals of the other two determination circuits are used. For example, the determination circuit 32 is supplied with the differential output signals output from the two determination circuits 31 and 38 that determine the logical value of the input signal at the immediately preceding two sampling points, and is used as a threshold control signal. .
[0024]
FIG. 7 shows an example of a determination circuit that can be used in this embodiment. This determination circuit has an N-channel MOS transistor Q12 connected to the inverting output node of the determination circuit shown in FIG. 3 via a capacitor C3, and an N-channel MOS transistor Q13 connected to a non-inverting output node via a capacitor C4. Is.
[0025]
FIG. 7 shows the (k + 1) th determination circuit. A clock signal having a phase φ (k + 1) is supplied to the gates of the transistors Q1, Q6, and Q9. The differential output signals D1 (k) and D2 (k) of the kth determination circuit are supplied as the threshold control signals to the gates of the transistors Q10 and Q11, respectively, and the (k−1) th determination circuit. Differential output signals D1 (k-1) and D2 (k-1) are supplied as threshold control signals to the gates of the transistors Q12 and Q13, respectively. These threshold control signals control on / off of the transistors Q10 to Q13. Here, four threshold values as shown in FIG. 8 can be set by setting (capacitance of capacitors C1 and C2)> (capacitance of capacitors C3 and C4).
[0026]
FIG. 8 shows the relationship between the input signal and the threshold value of the determination circuit in this embodiment. In the present embodiment, the threshold value after the same data continues can be further shifted. As shown in FIG. 8, since the logical value “1” is continuous at the sampling points φ4 to φ6, the threshold values at the sampling points φ6 and φ7 are set to be more positive than at the sampling points φ1, φ3, and φ5. There is a shift.
[0027]
As described above, the present invention has been described based on the embodiments. However, the present invention is not limited to the above-described embodiments, and can be freely modified and changed within the scope described in the claims. It is.
[0028]
According to the present invention, even when a signal waveform is distorted due to parasitic capacitance in a transmission line, intersymbol interference generated in the transmission line, or the like, an error rate can be reduced in determining a logical value.
[Industrial applicability]
[0029]
The semiconductor integrated circuit according to the present invention can be used in image equipment, a computer, and the like that perform transmission and reproduction of digital signals.
[Brief description of the drawings]
[0030]
FIG. 1 is a waveform diagram showing an example of a distorted signal waveform.
FIG. 2 is a block diagram showing a part of the configuration of the semiconductor integrated circuit according to the first embodiment of the present invention.
FIG. 3 is a circuit diagram showing an example of a determination circuit that can be used in the first embodiment of the present invention.
FIG. 4 is a waveform diagram showing a relationship between an input signal and a threshold value of a determination circuit in the first embodiment of the present invention.
FIG. 5 is a block diagram showing a part of the configuration of a semiconductor integrated circuit according to a second embodiment of the present invention.
FIG. 6 is a block diagram showing a part of the configuration of a semiconductor integrated circuit according to a third embodiment of the present invention.
FIG. 7 is a circuit diagram showing an example of a determination circuit that can be used in the third embodiment of the present invention.
FIG. 8 is a waveform diagram showing a relationship between an input signal and a threshold value of a determination circuit in the third embodiment of the present invention.
[Explanation of symbols]
[0031]
1, 2,..., N, 20, 31-38 judgment circuit
Q1-Q5, Q10-Q13 N-channel MOS transistors
Q6-Q9 P channel MOS transistor
C1, C2 capacitors

Claims (16)

第１の位相を有するクロック信号に同期して入力信号の論理値を判定することにより、第１のシンボルが“１”であるか“０”であるかについての判定結果を得る第１の判定回路と、
第１の位相とは異なる第２の位相を有するクロック信号に同期して入力信号の論理値を判定することにより、第２のシンボルが“１”であるか“０”であるかについての判定結果を得る第２の判定回路であって、少なくとも前記第１の判定回路による第１のシンボルについての判定結果に基づいて判定基準を変更する前記第２の判定回路と、
を具備する半導体集積回路。First determination for obtaining a determination result as to whether the first symbol is “1” or “0” by determining the logical value of the input signal in synchronization with the clock signal having the first phase. Circuit,
Determination of whether the second symbol is “1” or “0” by determining the logical value of the input signal in synchronization with a clock signal having a second phase different from the first phase A second determination circuit for obtaining a result, wherein the second determination circuit changes a determination criterion based on at least a determination result for the first symbol by the first determination circuit;
A semiconductor integrated circuit comprising: 前記第２の判定回路が、前記第１の判定回路による第１のシンボルについての判定結果が“１”である場合に、前記第１の判定回路による第１のシンボルについての判定結果が“０”である場合におけるよりもしきい値を高くする、請求項１記載の半導体集積回路。When the determination result for the first symbol by the first determination circuit is “1”, the determination result for the first symbol by the first determination circuit is “0”. 2. The semiconductor integrated circuit according to claim 1, wherein the threshold value is set higher than in the case of "." 前記第２の判定回路が、前記第２の判定回路を構成する素子のバラツキによるしきい値の変動範囲よりも大きい範囲でしきい値をシフトする、請求項２記載の半導体集積回路。3. The semiconductor integrated circuit according to claim 2, wherein the second determination circuit shifts the threshold value in a range larger than a variation range of the threshold value due to variations in elements constituting the second determination circuit. 前記第２の判定回路が、前記入力信号として差動信号を入力し、少なくとも前記第１の判定回路による第１のシンボルについての判定結果に基づいて変更された回路を用いて、差動信号を構成する２つの信号を比較する、請求項１記載の半導体集積回路。The second determination circuit inputs a differential signal as the input signal, and at least uses the circuit changed based on the determination result for the first symbol by the first determination circuit, The semiconductor integrated circuit according to claim 1, wherein two signals constituting the same are compared. 前記第２の判定回路が、前記差動信号を構成する２つの信号が通過する複数組のノードの内の少なくとも１組のノードにおける負荷容量をアンバランスにする手段を含む、請求項４記載の半導体集積回路。The said 2nd determination circuit contains a means to unbalance the load capacity | capacitance in at least 1 set node of the set of nodes through which two signals which comprise the said differential signal pass. Semiconductor integrated circuit. 第１の位相を有するクロック信号に同期して入力信号の論理値を判定する第１の判定回路と、
第１の位相とは異なる第２の位相を有するクロック信号に同期して入力信号の論理値を判定する第２の判定回路であって、少なくとも前記第１の判定回路の判定結果に基づいて判定基準を変更する前記第２の判定回路と、
前記第１及び第２の位相とは異なる第３の位相を有するクロック信号に同期して入力信号の論理値を判定する第３の判定回路であって、前記第１及び第２の判定回路の判定結果に基づいてしきい値を３通り以上にシフトする前記第３の判定回路と、
を具備する半導体集積回路。 A first determination circuit that determines a logical value of an input signal in synchronization with a clock signal having a first phase;
A second determination circuit for determining a logical value of an input signal in synchronization with a clock signal having a second phase different from the first phase, and determining based on at least a determination result of the first determination circuit The second determination circuit for changing a reference;
A third determination circuit for determining a logical value of an input signal in synchronization with a clock signal having a third phase different from the first and second phases, the first determination circuit; The third determination circuit that shifts the threshold value to three or more based on the determination result ; and
Semiconductors integrated circuit that immediately Bei a. 前記第３の判定回路が、前記第３の判定回路を構成する素子のバラツキによるしきい値の変動範囲よりも大きい範囲でしきい値をシフトする、請求項６記載の半導体集積回路。The semiconductor integrated circuit according to claim 6, wherein the third determination circuit shifts the threshold value in a range larger than a variation range of the threshold value due to variations in elements constituting the third determination circuit. 第１の位相を有するクロック信号に同期して入力信号の論理値を判定する第１の判定回路と、
第１の位相とは異なる第２の位相を有するクロック信号に同期して入力信号の論理値を判定する第２の判定回路であって、少なくとも前記第１の判定回路の判定結果に基づいて判定基準を変更する前記第２の判定回路と、
前記第１及び第２の位相とは異なる第３の位相を有するクロック信号に同期して入力信号の論理値を判定する第３の判定回路であって、前記入力信号として差動信号を入力し、前記第１及び第２の判定回路の判定結果に基づいて３通り以上に変更された回路を用いて、差動信号を構成する２つの信号を比較する前記第３の判定回路と、
を具備する半導体集積回路。 A first determination circuit that determines a logical value of an input signal in synchronization with a clock signal having a first phase;
A second determination circuit for determining a logical value of an input signal in synchronization with a clock signal having a second phase different from the first phase, and determining based on at least a determination result of the first determination circuit The second determination circuit for changing a reference;
A third determination circuit configured to determine a logical value of an input signal in synchronization with a clock signal having a third phase different from the first and second phases, wherein a differential signal is input as the input signal; A third determination circuit that compares two signals constituting a differential signal using a circuit that has been changed to three or more based on the determination results of the first and second determination circuits ;
Semiconductors integrated circuit that immediately Bei a. 前記第３の判定回路が、前記差動信号を構成する２つの信号が通過する複数組のノードの内の少なくとも１組のノードにおける負荷容量をアンバランスにする手段を含む、請求項８記載の半導体集積回路。The said 3rd determination circuit contains a means to unbalance the load capacity | capacitance in at least 1 set node among the several sets of nodes through which two signals which comprise the said differential signal pass. Semiconductor integrated circuit. Ｎを２以上の整数とするときに、互いに異なる位相を有するクロック信号にそれぞれ同期して入力信号の論理値を判定することにより、第１〜第Ｎのシンボルが “１”であるか“０”であるかについての判定結果を得る第１〜第Ｎの判定回路を具備し、第２〜第Ｎの判定回路が、少なくとも第１〜第（Ｎ−１）の判定回路による第１〜第（Ｎ−１）のシンボルについての判定結果にそれぞれ基づいて判定基準を変更する、請求項１記載の半導体集積回路。When N is an integer of 2 or more, the logical value of the input signal is determined in synchronization with clock signals having different phases, so that the first to Nth symbols are “1” or “0”. comprises a decision circuit of the first to N to obtain a determination result of or ", the decision circuit of the second to N-th, first to according to at least the first to the determination circuit of the (N-1) The semiconductor integrated circuit according to claim 1, wherein the determination criterion is changed based on each determination result for the symbol (N−1) . 前記第１の判定回路が、少なくとも第Ｎの判定回路による第Ｎのシンボルについての判定結果に基づいて判定基準を変更する、請求項１０記載の半導体集積回路。The semiconductor integrated circuit according to claim 10, wherein the first determination circuit changes a determination criterion based on at least a determination result for the Nth symbol by the Nth determination circuit. Ｎを２以上の整数とするときに、互いに異なる位相を有するクロック信号にそれぞれ同期して入力信号の論理値を判定する第１〜第Ｎの判定回路と、
所定の位相を有するクロック信号に同期して入力信号の論理値を一定の判定基準で判定する第（Ｎ＋１）の判定回路と、
を具備し、第２〜第Ｎの判定回路が、少なくとも第１〜第（Ｎ−１）の判定回路の判定結果にそれぞれ基づいて判定基準を変更し、前記第１の判定回路が、少なくとも第（Ｎ＋１）の判定回路の判定結果に基づいて判定基準を変更する、半導体集積回路。First to Nth determination circuits for determining a logical value of an input signal in synchronization with clock signals having different phases when N is an integer of 2 or more;
A (N + 1) th determination circuit for determining a logical value of an input signal in accordance with a predetermined determination standard in synchronization with a clock signal having a predetermined phase ;
And the second to Nth determination circuits change the determination criterion based on at least the determination results of the first to (N-1) th determination circuits, respectively, and the first determination circuit includes at least the first determination circuit. (N + 1) on the basis of the decision circuit of the determination result to change the criteria, semiconductors integrated circuits. 前記第１〜第Ｎの判定回路の各々が、対応する少なくとも１つの判定回路の判定結果が“１”である場合に、対応する少なくとも１つの判定回路の判定結果が“０”である場合におけるよりもしきい値を高くする、請求項１０記載の半導体集積回路。In each of the first to Nth determination circuits, when the determination result of the corresponding at least one determination circuit is “1”, the determination result of the corresponding at least one determination circuit is “0”. The semiconductor integrated circuit according to claim 10, wherein the threshold value is set higher than the threshold value. 前記第１〜第Ｎの判定回路の各々が、当該判定回路を構成する素子のバラツキによるしきい値の変動範囲よりも大きい範囲でしきい値をシフトする、請求項１０記載の半導体集積回路。11. The semiconductor integrated circuit according to claim 10, wherein each of the first to Nth determination circuits shifts the threshold value in a range larger than a variation range of the threshold value due to variation of elements constituting the determination circuit. 前記第１〜第Ｎの判定回路の各々が、前記入力信号として差動信号を入力し、対応する少なくとも１つの判定回路の判定結果に基づいて変更された回路を用いて、差動信号を構成する２つの信号を比較する、請求項１０記載の半導体集積回路。Each of the first to Nth determination circuits inputs a differential signal as the input signal, and configures the differential signal using a circuit that is changed based on the determination result of the corresponding at least one determination circuit The semiconductor integrated circuit according to claim 10, wherein two signals to be compared are compared. 前記第１〜第Ｎの判定回路の各々が、前記差動信号を構成する２つの信号が通過する複数組のノードの内の少なくとも１組のノードにおける負荷容量をアンバランスにする手段を含む、請求項１５記載の半導体集積回路。Each of the first to Nth determination circuits includes means for unbalancing load capacitances in at least one set of nodes among a plurality of sets of nodes through which two signals constituting the differential signal pass. The semiconductor integrated circuit according to claim 15.
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