JP3711713B2 - Negative voltage generator - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は負電圧発生回路に関する。例えば、負のバイアス源が必要な回路に負電圧を供給するための負電圧発生回路に関する。
【０００２】
【従来の技術】
デプレッション形のＧａＡｓＭＥＳＦＥＴで構成する電力増幅器は、ＧａＡｓＭＥＳＦＥＴのドレインに正の電圧を、ゲートに負の電圧を与える必要がある。そのため、この種の電力増幅器を内蔵しているチップは、正電圧電源と負電圧電源とを接続して使用される。ここで負電圧電源としては、例えばチャージポンプ形ＤＣ−ＤＣコンバータからなる負電圧発生回路が用いられている。
【０００３】
このような負電圧発生回路の従来例としては、特開平７−１９４０９６号公報に開示されたものがある（図示せず）。この負電圧発生回路は、リングオシレータからなる多段構成の発振回路、発振回路の出力を負電圧に変換する極性反転部（チャージポンプ）、出力する負電圧を制御する電圧制御部等から構成されている。このため回路構成が複雑で、特に発振回路は多段構成のリングオシレータとなっているので、素子数が非常に多くなり、回路面積が大きく、消費電力も大きいという問題があった。
【０００４】
【発明が解決しようとする課題】
そこで、本発明の発明者らは、図１に示すように、発振回路１の出力を整流回路２で整流することによって負電圧端子から負電圧を取り出すようにして構成を簡略化することを考え、図２に示すようにデプレッション形ＭＥＳＦＥＴ４を用いたコルピッツ形発振回路１と整流回路（チャージポンプ）２とを縦続接続した負電圧発生回路３を案出した（以下、この発明を先行発明という）。
【０００５】
この発振回路１は、ピンチオフ電圧が負のデプレッション形ＭＥＳＦＥＴ４を用いたものであって、ＭＥＳＦＥＴ４のドレイン（Ｄ）及びゲート（Ｇ）間にインダクタ５及びキャパシタ８を直列にして接続し、ゲート及びソース（Ｓ）間にキャパシタ６を接続すると共にドレイン及びソース間にキャパシタ７を接続し、抵抗９を介してドレインに電源電圧Ｖdd（＞０Ｖ）を印加してクラップ発振回路（コルピッツ形発振回路の一種）を構成している。ここで、ドレイン及びゲート間のキャパシタ８は電源電圧Ｖddがゲートに加わらないようにするためのＤＣカット用である。さらに、ゲート及びソース間には、順方向がゲートからソース側を向くようにして１個のダイオード１１（順方向降下電圧を０.５Ｖとする）が接続され、順方向がソースからゲート側を向くようにして５連のダイオード列１０（１個当たりの順方向降下電圧を０.５Ｖとする）を接続している。
【０００６】
従って、この発振回路１にあっては、抵抗９を介してＭＥＳＦＥＴ４のドレインに正の電圧Ｖddが印加されると、クラップ発振回路がインダクタ５のインダクタンスとキャパシタ６のキャパシタンスによって決まる発振周波数で発振するが、その発振波形はダイオード列１０及びダイオード１１によってそれぞれ−２.５Ｖ及び０.５Ｖでクリップされている。
【０００７】
整流回路（チャージポンプ）２は、発振回路１のＭＥＳＦＥＴ４のゲートにつながる入力端子にキャパシタ１５を接続し、キャパシタ１５と負電圧端子にそれぞれダイオード１４のカソードとアノードを接続し、キャパシタ１５及びダイオード１４の中点とグランドにそれぞれダイオード１２のアノードとカソードを接続し、負電圧端子とグランド間に容量の大きなキャパシタ１３を挿入したものである。
【０００８】
この整流回路２の働きを図３（ａ）（ｂ）及び図４（ａ）（ｂ）（ｃ）により説明する。図３（ａ）（ｂ）はキャパシタ１３、１５からの、電流の転流方向を示し、図４（ａ）（ｂ）（ｃ）のタイムチャートのうち、図４（ａ）は発振回路１の出力電圧Ｖocの変化を示し、図４（ｂ）はキャパシタ１３の極間電圧Ｖc1を示し、図４（ｃ）はキャパシタ１５の極間電圧Ｖc2を示している。、ただし、ここでは、ダイオード１２及び１４の順方向降下電圧がいずれも０.５Ｖで、キャパシタ１３とキャパシタ１５のキャパシタンスが等しいとし、時間ｔ＝０に負電圧発生回路３に電源が投入された（つまり、ｔ＝０におけるキャパシタンス１３、１５の極間電圧Ｖc1＝Ｖc2＝０Ｖであった）と仮定している。
【０００９】
発振回路１は、順方向降下電圧が−２.５Ｖと０.５Ｖのダイオード列１０とダイオード１１によってクリップされているので、その出力電圧Ｖocは、図４（ａ）に示すように、−２.５Ｖと０.５Ｖとの間で振動する。時間ｔ＝０に負電圧発生回路３に電源電圧Ｖddが印加されると、発振回路１の出力電圧Ｖocが−０.５Ｖよりも下がったとき、図３（ａ）に示すようにキャパシタ１３、ダイオード１４及びキャパシタ１５に電流が流れ始めてキャパシタ１３及び１５が充電され、図４（ｂ）（ｃ）に示すように、発振回路１の出力電圧Ｖocが−２.５Ｖまで下がったときにキャパシタ１３及び１５の極間電圧は、いずれもＶc1＝Ｖc2＝−１Ｖまで下がる。キャパシタ１５の極間電圧Ｖc2は、発振回路１の出力電圧Ｖocが−０.５Ｖに上昇するまでは−１Ｖに維持されるが、発振回路１の出力電圧Ｖocが−０.５Ｖよりも上がると、図３（ｂ）に示すようにキャパシタ１５及びダイオード１２に電流が流れてキャパシタ１５が放電し、発振回路１の出力電圧Ｖocが０.５Ｖまで上昇したときにキャパシタ１５の極間電圧は０Ｖとなる。この間、キャパシタ１３の極間電圧は−１Ｖに保たれている。
【００１０】
再び、発振回路１の出力電圧Ｖocが−１.５Ｖよりも下がると、図３（ａ）に示すようにキャパシタ１３、ダイオード１４及びキャパシタ１５に電流が流れてキャパシタ１３及び１５が充電され、図４（ｂ）（ｃ）に示すように、発振回路１の出力電圧Ｖocが−２.５Ｖまで下がったときキャパシタ１５の極間電圧Ｖc2が−０.５Ｖ、キャパシタ１３の極間電圧Ｖc1は−１.５Ｖまで下がる。ついで、発振回路１の出力電圧Ｖocが０Ｖよりも上がると、図３（ｂ）に示すようにキャパシタ１５及びダイオード１２に電流が流れてキャパシタ１５が放電し、発振回路１の出力電圧Ｖocが０.５Ｖまで上昇したときにキャパシタ１５の極間電圧は０Ｖとなる。この間、キャパシタ１３の極間電圧は−１.５Ｖに保たれている。
【００１１】
このようにして発振回路１のサイクル毎にキャパシタ１５が充電と放電を繰り返すことによって、その間キャパシタ１３の極間電圧Ｖc1は−２Ｖに漸近し、その後はキャパシタ１３の極間電圧は−２Ｖに保たれる。よって、負電圧端子は一定の負電圧、すなわち−２Ｖに維持される。また、負電圧端子からキャパシタ１３に電流が流入して極間電圧Ｖc1が−２Ｖよりも上昇した場合にも、上記のようにしてキャパシタ１３は漸近的に−２Ｖに保たれる。
【００１２】
しかし、このような負電圧発生回路３では、その回路面積が、発振回路１の回路面積と整流回路２の回路面積の和となるので、小型化が難しかった。また、発振回路１と整流回路２が別になっているので、発振回路１の消費電流は整流回路２に蓄積された負電圧や負電圧出力端子から取り出した負電荷の量にかかわらず一定であり、無駄な電流を消費していた。
【００１３】
また、このような負電圧発生回路では、所定の負電圧値（上記の例では、−２Ｖ）に漸近的に近づいてゆくので、電源投入時の立ち上がり時間が長く、また負電圧端子から電流が流れ込んだりして負電圧端子の電圧が変動したとき、負電圧端子を元の電圧値に回復させるための応答性が悪かった。
【００１４】
本発明は、上記先行発明に鑑みてなされたなされたものであって、その目的とするところは、電源投入時の立ち上がり特性や負電圧回復時の応答性が良好で、しかも、素子数をより少なくして回路構成を簡略化し、もって回路面積を縮小化すると共に消費電力も小さくすることができる負電圧発生回路を提供することにある。
【００１５】
【発明の開示】
本発明の負電圧発生回路は、ＦＥＴから構成された発振回路（特に、コルピッツ形発振回路）と、当該発振回路の発振出力を負電圧に整流する整流回路とからなるものであって、整流回路が、発振回路との接続部分に縦続のキャパシタを有しないものであることを特徴としている。さらに、本願発明の負電圧発生回路は、整流回路が、負電圧供給用の電荷をチャージするキャパシタの負電位側と前記ＦＥＴのゲートとを、整流方向がキャパシタからＦＥＴへ向いたダイオードのような整流素子によって直接に接続したものとなっている。
【００１６】
本発明においては、発振回路との接続部分に設けられていた整流回路の縦続キャパシタ（先行発明の負電圧発生回路３のキャパシタ１５）を無くしたものである。このような位置のキャパシタを無くすことにより、さらに発振回路の素子と整流回路の素子を少なくとも１つ共通化することができた。従って、発振回路との接続部分に縦続のキャパシタを挿入した負電圧発生回路と比較して、少なくとも２つの素子を減らすことができ、負電圧発生回路の回路構成が簡略化されて回路面積を縮小化できる。また、ＦＥＴのゲートが発生する負電圧によって負にバイアスされ、消費電流が少なくなるので、消費電力も低減できる。
【００１７】
また、先行発明のように発振回路との接続部分に設けられた縦続のキャパシタに充放電する過程が必要無くなる上に、負電圧端子の電圧により発振回路の発振パワーが制御されるので、電源投入時の立ち上がり特性や負電圧発生回路の電圧変動に対する電圧値回復の応答性も良好になる。
【００１８】
さらに、発振回路を構成するＦＥＴのゲート・ソース間に、当該ゲート・ソース間電流の立ち上がり電圧よりも低い立ち上がり電圧（順方向降下電圧）を有する電圧制御用の素子を挿入しているから、ＦＥＴのゲート・ソース間に大きな電圧が加わって過大な電流が流れることがなく、ＦＥＴを保護することができる。
【００１９】
さらに、この負電圧発生回路にあっては、発振回路と整流回路を構成する素子のうち、少なくとも全ての能動素子を同一半導体基板上に形成することにより、負電圧発生回路を小型集積化することができる。
【００２０】
【発明の実施の形態】
本発明の一実施形態による負電圧発生回路２１の回路図を図５に示す。なお、図５において、図２の負電圧発生回路３と同一構成要素（素子）には、同一の符号を付している。この負電圧発生回路２１は、発振回路（クラップ発振回路）１とチャージポンプ形の整流回路２とが一部の素子を共通化して構成されている。すなわち、デプレッション形のＭＥＳＦＥＴ４、インダクタ５、コンデンサ２３、７及び８によってクラップ発振回路が構成され、さらにＭＥＳＦＥＴ４のゲート・ソース間にクリップ用のダイオード列１０及びダイオード２２を接続し、ドレインに給電用の抵抗９を接続して発振回路１が構成されている。また、コンデンサ２３及び１３、ダイオード１４及び２２によってチャージポンプ形の整流回路２が構成されている。従って、この負電圧発生回路２１にあっては、キャパシタ２３とダイオード２２を発振回路１と整流回路２とで共用している。先行発明の負電圧発生回路３との比較でいうと、縦続のキャパシタ１５を用いることなく発振回路１と整流回路２とを直流的に結合させることにより、先行発明の発振回路１でのダイオード１１と整流回路２のダイオード１２の両機能をダイオード２２に持たせ、また、先行発明の発振回路１（クラップ発振回路）でのキャパシタ６の機能と整流回路２のキャパシタ１５の機能をキャパシタ２３に併せ持たせている。
【００２１】
このように本発明の負電圧発生回路２１では、縦続のキャパシタ１５を省いてダイオード２２及びキャパシタ２３を発振回路１と整流回路２とで共用させているが、つぎのようにして一定の負電圧を負電圧端子から出力することができる。発振回路１からは、図４（ａ）に示したように、−２.５Ｖと０.５Ｖでクリップされた発振波形の電圧が出力されている。この発振回路１において、キャパシタ２３はコルピッツ形発振回路を構成するための必須の素子となっており、ダイオード２２は出力電圧をクリップするために必要な素子となっている。
【００２２】
発振回路１の出力が−２.５Ｖまで下がったとき、キャパシタ１３及び２３に電流が流れて充電される。発振回路１の出力とキャパシタ１３との間にはダイオード１４が介在しているだけであるから、このとき、キャパシタ１３の極間電圧Ｖc1は直ちに−２Ｖまで低下し、負電圧端子の電圧は−２Ｖとなる。
【００２３】
発振回路１の出力電圧が−２.５Ｖよりも高くなると、ダイオード１４が非導通状態になるから、キャパシタ１３の極間電圧Ｖc1は−２Ｖに維持されることになり、負電圧端子からは−２Ｖの定電圧を出力することができる。一方、発振回路１の出力電圧が−２.５Ｖから高くなってゆくと、キャパシタ２３はダイオード２２を通して放電する。
【００２４】
また、負電圧端子からキャパシタ１３に電流が流入してキャパシタ１３の極間電圧が−２Ｖより高くなっても、発振回路１の出力電圧が−２.５Ｖまで下がったときに負電圧端子の電圧は直ちに−２Ｖまで下げられ、−２Ｖに保持される。
【００２５】
よって、本発明の負電圧発生回路２１によれば、負電圧端子から一定の負電圧を供給することができると共に、電源投入時や負電圧端子の電圧変動時にも、直ちに所定の負電圧に達するので、電源投入時の立ち上がり特性や電圧変動時の負電圧回復の応答性が良好となる。
【００２６】
また、先行発明の負電圧発生回路３では、ダイオード１２をキャパシタ１５よりも発振回路１側へ移したりダイオード１２を省いたりすると、キャパシタ１５からの放電［図３（ｂ）参照］を行えなくなるので、負電圧端子の電圧が十分に下がらなくなるが、本発明の負電圧発生回路２１では、ダイオード１４を経由して直ちにキャパシタ１３に充電し負電圧端子の電圧を所定の負電圧まで下げることができ、また、キャパシタ２３の電荷はダイオード２２を通して放電できるので、整流回路２のダイオード１２と発振回路１のダイオード１１を共通化して１個のダイオード２２を用いることができる。
【００２７】
よって、発振回路１と整流回路２でキャパシタとダイオードを共用化してキャパシタとダイオードとの２素子を減少させることができ、回路構成を簡略化し、回路面積を縮小化できると共に消費電力も低減できる。
【００２８】
また、ダイオード２２の順方向降下電圧は、ＭＥＳＦＥＴ４の立ち上がり電圧（０.７Ｖ程度）よりも小さな電圧値となっている。ＭＥＳＦＥＴ４のゲート・ソース間に立ち上がり電圧よりも大きな電圧が加わってゲート・ソース間に過大な電流が流れると、ＭＥＳＦＥＴ４が破損することがあるが、ＭＥＳＦＥＴ４のゲート・ソース間にその立ち上がり電圧よりも順方向降下電圧が小さなダイオード２２を接続しているので、ＭＥＳＦＥＴ４のゲート・ソース間電圧が立ち上がり電圧まで上昇する前にダイオード２２が導通し、ＭＥＳＦＥＴ４の破損を防止することができる。
【００２９】
さらに、この負電圧発生回路２１にあっては、負電圧端子の負電圧と連動して発振回路１のキャパシタ２３にも平均的に負電圧がチャージされる。この結果、ＭＥＳＦＥＴ４のゲートに負のバイアス電圧が加わることになり、発振回路１の消費電流が小さくなる。これに対し、先行発明の負電圧発生回路１では、負電圧端子の負電圧と発振回路１のキャパシタ６（ＭＥＳＦＥＴ４のゲートバイアス）とはキャパシタ１５によって分離されているので、このような効果は得られない。
【００３０】
一方、整流回路２（負電圧端子）の出力電圧がダイオード１４を介してＭＥＳＦＥＴ４のゲートに接続されているので、ＭＥＳＦＥＴ４のゲート電圧は−２.５Ｖ以上に保たれ、デプレッション形のＭＥＳＦＥＴ４にピンチオフ電圧よりも深いバイアスが加わるのを防止することができる。
【００３１】
図６は、半導体基板（ウエハ）２４の上に発振回路１及び整流回路２の全ての能動素子、すなわち、ＭＥＳＦＥＴ４、ダイオード列１０、ダイオード１４及び２２を集積化したハイブリッド形の実施形態を示している。この実施形態では、インダクタ５やキャパシタ２３、７、８、１３や抵抗９等の受動素子は半導体基板２４に外付けしているが、これらの受動素子も半導体基板２４上に集積一体化してもよい。
【００３２】
このように、少なくとも能動素子を半導体基板２４の上に集積一体化すれば、負電圧発生回路をより一層小型化することができる。
【図面の簡単な説明】
【図１】負電圧発生回路の構成を示す原理図である。
【図２】本発明に先立って案出された負電圧発生回路の構成を示す回路図である。
【図３】（ａ）（ｂ）は同上の負電圧発生回路に用いられている整流回路の動作を説明する図である。
【図４】同上の負電圧発生回路の動作を示す図であって、（ａ）は発振回路の出力電圧の変化を示すタイムチャート、（ｂ）（ｃ）は整流回路のキャパシタの極間電圧の変化を示すタイムチャートである。
【図５】本発明の一実施形態による負電圧発生回路を示す回路図である。
【図６】同上の負電圧回路のうち、能動素子のみを半導体基板上に形成した実施形態を示す概略図である。
【符号の説明】
１ 発振回路（クラップ発振回路）
２ 整流回路
３ 負電圧発生回路（先行発明）
４ デプレッション形のＭＥＳＦＥＴ
６ キャパシタ
１０ ダイオード列
１１ ダイオード
１２ ダイオード
１３ キャパシタ
１４ ダイオード
１５ キャパシタ
２１ 負電圧発生回路（本発明の実施形態）
２２ ダイオード
２３ キャパシタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a negative voltage generation circuit. For example, the present invention relates to a negative voltage generation circuit for supplying a negative voltage to a circuit that requires a negative bias source.
[0002]
[Prior art]
A power amplifier composed of a depletion type GaAs MESFET needs to apply a positive voltage to the drain of the GaAs MESFET and a negative voltage to the gate. Therefore, a chip incorporating this kind of power amplifier is used by connecting a positive voltage power source and a negative voltage power source. Here, as the negative voltage power source, for example, a negative voltage generation circuit including a charge pump type DC-DC converter is used.
[0003]
A conventional example of such a negative voltage generating circuit is disclosed in Japanese Patent Laid-Open No. 7-194096 (not shown). This negative voltage generation circuit is composed of a multi-stage oscillation circuit composed of a ring oscillator, a polarity inversion unit (charge pump) that converts the output of the oscillation circuit into a negative voltage, a voltage control unit that controls the output negative voltage, and the like. Yes. For this reason, the circuit configuration is complicated. In particular, since the oscillation circuit is a multi-stage ring oscillator, the number of elements is very large, the circuit area is large, and the power consumption is large.
[0004]
[Problems to be solved by the invention]
Therefore, the inventors of the present invention consider simplifying the configuration by extracting the negative voltage from the negative voltage terminal by rectifying the output of the oscillation circuit 1 with the rectifier circuit 2 as shown in FIG. As shown in FIG. 2, a negative voltage generating circuit 3 has been devised in which a Colpitts oscillation circuit 1 using a depletion type MESFET 4 and a rectifier circuit (charge pump) 2 are connected in cascade (hereinafter, the present invention is referred to as a prior invention). .
[0005]
This oscillation circuit 1 uses a depletion type MESFET 4 having a negative pinch-off voltage. An inductor 5 and a capacitor 8 are connected in series between a drain (D) and a gate (G) of the MESFET 4, and a gate and a source are connected. A capacitor 6 is connected between (S) and a capacitor 7 is connected between the drain and source, and a power supply voltage Vdd (> 0 V) is applied to the drain via a resistor 9 to generate a clapper oscillation circuit (a type of Colpitts oscillation circuit). ). Here, the capacitor 8 between the drain and the gate is for DC cut to prevent the power supply voltage Vdd from being applied to the gate. Further, a diode 11 (with a forward voltage drop of 0.5 V) is connected between the gate and the source so that the forward direction is from the gate to the source side, and the forward direction is from the source to the gate side. Five series of diodes 10 (the forward drop voltage per one is 0.5 V) are connected so as to face each other.
[0006]
Therefore, in the oscillation circuit 1, when a positive voltage Vdd is applied to the drain of the MESFET 4 through the resistor 9, the clap oscillation circuit oscillates at an oscillation frequency determined by the inductance of the inductor 5 and the capacitance of the capacitor 6. However, the oscillation waveform is clipped at -2.5V and 0.5V by the diode array 10 and the diode 11, respectively.
[0007]
The rectifier circuit (charge pump) 2 has a capacitor 15 connected to an input terminal connected to the gate of the MESFET 4 of the oscillation circuit 1, and a cathode and an anode of a diode 14 connected to the capacitor 15 and a negative voltage terminal, respectively. The anode and cathode of a diode 12 are connected to the middle point and ground, respectively, and a capacitor 13 having a large capacity is inserted between the negative voltage terminal and ground.
[0008]
The function of the rectifier circuit 2 will be described with reference to FIGS. 3A and 3B and FIGS. FIGS. 3A and 3B show the commutation directions of currents from the capacitors 13 and 15. Of the time charts of FIGS. 4A, 4B, and 4C, FIG. FIG. 4B shows the interelectrode voltage Vc1 of the capacitor 13, and FIG. 4C shows the interelectrode voltage Vc2 of the capacitor 15. However, here, it is assumed that the forward voltage drop of the diodes 12 and 14 is 0.5 V, the capacitances of the capacitor 13 and the capacitor 15 are equal, and the power is supplied to the negative voltage generating circuit 3 at time t = 0. (That is, the interelectrode voltage Vc1 = Vc2 = 0V at the capacitances 13 and 15 at t = 0).
[0009]
Since the oscillation circuit 1 is clipped by the diode array 10 and the diode 11 having forward drop voltages of −2.5V and 0.5V, the output voltage Voc is −2 as shown in FIG. Vibrate between 0.5V and 0.5V. When the power supply voltage Vdd is applied to the negative voltage generation circuit 3 at time t = 0, when the output voltage Voc of the oscillation circuit 1 falls below −0.5 V, the capacitor 13, as shown in FIG. When current begins to flow through the diode 14 and the capacitor 15 and the capacitors 13 and 15 are charged, and the output voltage Voc of the oscillation circuit 1 drops to −2.5 V as shown in FIGS. 15 and 15 are both reduced to Vc1 = Vc2 = −1V. The inter-electrode voltage Vc2 of the capacitor 15 is maintained at -1V until the output voltage Voc of the oscillation circuit 1 rises to -0.5V, but when the output voltage Voc of the oscillation circuit 1 rises above -0.5V. As shown in FIG. 3B, when the current flows through the capacitor 15 and the diode 12 and the capacitor 15 is discharged and the output voltage Voc of the oscillation circuit 1 rises to 0.5V, the voltage across the capacitor 15 is 0V. It becomes. During this time, the interelectrode voltage of the capacitor 13 is kept at -1V.
[0010]
When the output voltage Voc of the oscillation circuit 1 drops below −1.5 V again, a current flows through the capacitor 13, the diode 14 and the capacitor 15 as shown in FIG. 3A, and the capacitors 13 and 15 are charged. 4 (b) and 4 (c), when the output voltage Voc of the oscillation circuit 1 drops to -2.5V, the interelectrode voltage Vc2 of the capacitor 15 is -0.5V, and the interelectrode voltage Vc1 of the capacitor 13 is- The voltage drops to 1.5V. Next, when the output voltage Voc of the oscillation circuit 1 rises above 0V, a current flows through the capacitor 15 and the diode 12 as shown in FIG. 3B, the capacitor 15 is discharged, and the output voltage Voc of the oscillation circuit 1 is 0. When the voltage rises to .5V, the voltage across the capacitor 15 becomes 0V. During this time, the interelectrode voltage of the capacitor 13 is kept at -1.5V.
[0011]
In this manner, the capacitor 15 repeats charging and discharging for each cycle of the oscillation circuit 1, so that the interelectrode voltage Vc1 of the capacitor 13 gradually approaches -2V, and thereafter, the interelectrode voltage of the capacitor 13 is maintained at -2V. Be drunk. Therefore, the negative voltage terminal is maintained at a constant negative voltage, that is, -2V. Further, even when a current flows from the negative voltage terminal to the capacitor 13 and the interelectrode voltage Vc1 rises above -2V, the capacitor 13 is asymptotically maintained at -2V as described above.
[0012]
However, in such a negative voltage generating circuit 3, the circuit area is the sum of the circuit area of the oscillation circuit 1 and the circuit area of the rectifier circuit 2, and thus it is difficult to reduce the size. Further, since the oscillation circuit 1 and the rectification circuit 2 are separated, the current consumption of the oscillation circuit 1 is constant regardless of the negative voltage accumulated in the rectification circuit 2 or the amount of negative charge taken out from the negative voltage output terminal. Was consuming wasteful current.
[0013]
Further, in such a negative voltage generation circuit, asymptotically approaches a predetermined negative voltage value (−2 V in the above example), the rise time at power-on is long, and a current is supplied from the negative voltage terminal. When the voltage at the negative voltage terminal fluctuated due to flow in, the responsiveness for recovering the negative voltage terminal to the original voltage value was poor.
[0014]
The present invention has been made in view of the above-described prior invention, and the object of the present invention is that the rising characteristics at power-on and the responsiveness at the recovery of negative voltage are good, and the number of elements is further increased. It is an object of the present invention to provide a negative voltage generating circuit that can reduce the circuit configuration and reduce the circuit area and power consumption.
[0015]
DISCLOSURE OF THE INVENTION
A negative voltage generation circuit according to the present invention includes an oscillation circuit (particularly a Colpitts oscillation circuit) composed of an FET and a rectification circuit that rectifies the oscillation output of the oscillation circuit into a negative voltage. However, it is characterized in that it does not have a cascaded capacitor at the connection portion with the oscillation circuit. Further, in the negative voltage generation circuit of the present invention , the rectifier circuit is configured such that the negative potential side of the capacitor that charges the charge for supplying the negative voltage and the gate of the FET are like a diode whose rectification direction is from the capacitor to the FET. It is directly connected by a rectifying element.
[0016]
In the present invention, the cascade capacitor of the rectifier circuit (capacitor 15 of the negative voltage generating circuit 3 of the prior invention) provided at the connection portion with the oscillation circuit is eliminated. By eliminating the capacitor at such a position, at least one of the element of the oscillation circuit and the element of the rectifier circuit could be shared. Therefore, at least two elements can be reduced compared to a negative voltage generation circuit in which a cascaded capacitor is inserted in the connection portion with the oscillation circuit, and the circuit configuration of the negative voltage generation circuit is simplified and the circuit area is reduced. Can be Further, since the FET is negatively biased by the negative voltage generated at the gate of the FET and the current consumption is reduced, the power consumption can be reduced.
[0017]
In addition, the process of charging / discharging the cascade capacitor provided in the connection portion with the oscillation circuit as in the prior invention is not necessary, and the oscillation power of the oscillation circuit is controlled by the voltage of the negative voltage terminal, so that the power is turned on. The rise characteristic at the time and the response of the voltage value recovery to the voltage fluctuation of the negative voltage generation circuit are also improved.
[0018]
Furthermore, a voltage control element having a rising voltage (forward voltage drop) lower than the rising voltage of the gate-source current is inserted between the gate and source of the FET constituting the oscillation circuit. The FET can be protected without applying an excessive current due to a large voltage applied between the gate and the source.
[0019]
Further, in this negative voltage generation circuit, the negative voltage generation circuit can be miniaturized and integrated by forming at least all active elements on the same semiconductor substrate among the elements constituting the oscillation circuit and the rectifier circuit. Can do.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
A circuit diagram of the negative voltage generation circuit 21 according to an embodiment of the present invention is shown in FIG. In FIG. 5, the same components (elements) as those of the negative voltage generation circuit 3 of FIG. The negative voltage generation circuit 21 is configured by an oscillation circuit (clap oscillation circuit) 1 and a charge pump type rectifier circuit 2 having some elements in common. That is, a depletion type MESFET 4, an inductor 5, capacitors 23, 7, and 8 constitute a clap oscillation circuit. Further, a clipping diode array 10 and a diode 22 are connected between the gate and source of the MESFET 4, and a power supply is supplied to the drain. The oscillation circuit 1 is configured by connecting a resistor 9. Further, the capacitors 23 and 13 and the diodes 14 and 22 constitute a charge pump type rectifier circuit 2. Therefore, in the negative voltage generation circuit 21, the capacitor 23 and the diode 22 are shared by the oscillation circuit 1 and the rectification circuit 2. In comparison with the negative voltage generation circuit 3 of the prior invention, the diode 11 in the oscillation circuit 1 of the prior invention is obtained by DC coupling of the oscillation circuit 1 and the rectifier circuit 2 without using the cascaded capacitor 15. And the function of the capacitor 6 in the oscillation circuit 1 (clap oscillation circuit) of the prior invention and the function of the capacitor 15 in the rectification circuit 2 are combined in the capacitor 23. I have it.
[0021]
Thus, in the negative voltage generating circuit 21 of the present invention, the cascaded capacitor 15 is omitted and the diode 22 and the capacitor 23 are shared by the oscillation circuit 1 and the rectifier circuit 2. However, a constant negative voltage is obtained as follows. Can be output from the negative voltage terminal. As shown in FIG. 4A, the oscillation circuit 1 outputs a voltage having an oscillation waveform clipped at −2.5V and 0.5V. In the oscillation circuit 1, the capacitor 23 is an essential element for constituting a Colpitts oscillation circuit, and the diode 22 is an element necessary for clipping the output voltage.
[0022]
When the output of the oscillation circuit 1 drops to −2.5 V, a current flows through the capacitors 13 and 23 and is charged. Since only the diode 14 is interposed between the output of the oscillation circuit 1 and the capacitor 13, the inter-electrode voltage Vc1 of the capacitor 13 immediately decreases to -2V and the voltage at the negative voltage terminal is-. 2V.
[0023]
When the output voltage of the oscillation circuit 1 becomes higher than −2.5V, the diode 14 becomes non-conductive, so that the interelectrode voltage Vc1 of the capacitor 13 is maintained at −2V, and from the negative voltage terminal − A constant voltage of 2V can be output. On the other hand, when the output voltage of the oscillation circuit 1 increases from −2.5 V, the capacitor 23 is discharged through the diode 22.
[0024]
Further, even when a current flows into the capacitor 13 from the negative voltage terminal and the voltage between the electrodes of the capacitor 13 becomes higher than −2V, the voltage at the negative voltage terminal when the output voltage of the oscillation circuit 1 decreases to −2.5V. Is immediately lowered to -2V and held at -2V.
[0025]
Therefore, according to the negative voltage generation circuit 21 of the present invention, a constant negative voltage can be supplied from the negative voltage terminal, and a predetermined negative voltage is immediately reached even when the power is turned on or when the voltage of the negative voltage terminal fluctuates. Therefore, the rising characteristics when the power is turned on and the responsiveness of the negative voltage recovery when the voltage fluctuates are good.
[0026]
Further, in the negative voltage generation circuit 3 of the prior invention, if the diode 12 is moved to the oscillation circuit 1 side from the capacitor 15 or the diode 12 is omitted, the discharge from the capacitor 15 [see FIG. 3B] cannot be performed. Although the voltage at the negative voltage terminal does not drop sufficiently, the negative voltage generation circuit 21 of the present invention can immediately charge the capacitor 13 via the diode 14 to reduce the voltage at the negative voltage terminal to a predetermined negative voltage. In addition, since the electric charge of the capacitor 23 can be discharged through the diode 22, the diode 12 of the rectifier circuit 2 and the diode 11 of the oscillation circuit 1 can be used in common and one diode 22 can be used.
[0027]
Therefore, the oscillation circuit 1 and the rectifier circuit 2 can share the capacitor and the diode to reduce the two elements of the capacitor and the diode, simplify the circuit configuration, reduce the circuit area, and reduce the power consumption.
[0028]
The forward drop voltage of the diode 22 has a voltage value smaller than the rising voltage (about 0.7 V) of the MESFET 4. If an excessive current flows between the gate and the source of the MESFET 4 and an excessive current flows between the gate and the source, the MESFET 4 may be damaged. Since the diode 22 having a small direction drop voltage is connected, the diode 22 becomes conductive before the gate-source voltage of the MESFET 4 rises to the rising voltage, and the MESFET 4 can be prevented from being damaged.
[0029]
Further, in this negative voltage generating circuit 21, the negative voltage is charged to the capacitor 23 of the oscillation circuit 1 on average in conjunction with the negative voltage at the negative voltage terminal. As a result, a negative bias voltage is applied to the gate of the MESFET 4, and the current consumption of the oscillation circuit 1 is reduced. On the other hand, in the negative voltage generating circuit 1 of the prior invention, the negative voltage at the negative voltage terminal and the capacitor 6 (gate bias of the MESFET 4) of the oscillation circuit 1 are separated by the capacitor 15, so that such an effect is obtained. I can't.
[0030]
On the other hand, since the output voltage of the rectifier circuit 2 (negative voltage terminal) is connected to the gate of the MESFET 4 via the diode 14, the gate voltage of the MESFET 4 is kept at −2.5 V or higher, and the depletion type MESFET 4 is pinched off. It is possible to prevent a deeper bias from being applied.
[0031]
FIG. 6 shows a hybrid embodiment in which all active elements of the oscillation circuit 1 and the rectifier circuit 2, that is, the MESFET 4, the diode array 10, and the diodes 14 and 22 are integrated on a semiconductor substrate (wafer) 24. Yes. In this embodiment, passive elements such as the inductor 5, capacitors 23, 7, 8, 13 and resistor 9 are externally attached to the semiconductor substrate 24, but these passive elements may be integrated and integrated on the semiconductor substrate 24. Good.
[0032]
Thus, if at least active elements are integrated and integrated on the semiconductor substrate 24, the negative voltage generating circuit can be further reduced in size.
[Brief description of the drawings]
FIG. 1 is a principle diagram showing a configuration of a negative voltage generation circuit.
FIG. 2 is a circuit diagram showing a configuration of a negative voltage generating circuit devised prior to the present invention.
FIGS. 3A and 3B are diagrams illustrating the operation of a rectifier circuit used in the negative voltage generation circuit of the above.
4A and 4B are diagrams showing the operation of the negative voltage generation circuit of the above, wherein FIG. 4A is a time chart showing a change in the output voltage of the oscillation circuit, and FIGS. 4B and 4C are voltages between capacitors of the rectifier circuit. It is a time chart which shows the change of.
FIG. 5 is a circuit diagram illustrating a negative voltage generating circuit according to an embodiment of the present invention.
FIG. 6 is a schematic view showing an embodiment in which only active elements are formed on a semiconductor substrate in the negative voltage circuit of the above.
[Explanation of symbols]
1 Oscillation circuit (Clap oscillation circuit)
2 Rectifier circuit 3 Negative voltage generator (prior invention)
4 Depletion type MESFET
6 Capacitor 10 Diode array 11 Diode 12 Diode 13 Capacitor 14 Diode 15 Capacitor 21 Negative voltage generating circuit (embodiment of the present invention)
22 Diode 23 Capacitor

Claims (5)

ＦＥＴから構成された発振回路と、当該発振回路の発振出力を負電圧に整流する整流回路とからなる負電圧発生回路において、
前記整流回路は、前記発振回路との接続部分に縦続のキャパシタを有さず、負電圧供給用の電荷をチャージするキャパシタの負電位側と前記ＦＥＴのゲートとを、整流方向がキャパシタからＦＥＴへ向いた整流素子によって直接に接続していることを特徴とする負電圧発生回路。In a negative voltage generation circuit comprising an oscillation circuit composed of an FET and a rectification circuit that rectifies the oscillation output of the oscillation circuit into a negative voltage,
The rectifier circuit is not to have a cascade of capacitors connecting portion between the oscillating circuit and a gate of the negative potential side and the FET capacitor to charge the electric charges for a negative voltage supply, rectifier direction to the FET from the capacitor A negative voltage generating circuit, wherein the negative voltage generating circuit is directly connected by a facing rectifier element . 前記発振回路はコルピッツ形発振回路であることを特徴とする、請求項１に記載の負電圧発生回路。  The negative voltage generation circuit according to claim 1, wherein the oscillation circuit is a Colpitts type oscillation circuit. 発振回路を構成するＦＥＴのゲート・ソース間に電圧制御用の素子を挿入し、当該電圧制御用の素子の立ち上がり電圧をＦＥＴのゲート・ソース間電流の立ち上がり電圧より低くしたことを特徴とする、請求項１に記載の負電圧発生回路。  An element for voltage control is inserted between the gate and source of the FET constituting the oscillation circuit, and the rising voltage of the voltage controlling element is made lower than the rising voltage of the current between the gate and source of the FET, The negative voltage generation circuit according to claim 1. 前記ＦＥＴがデプレッション形のＦＥＴであって、発振回路の出力を正電圧側で制限するための手段を備えたことを特徴とする、請求項２に記載の負電圧発生回路。 3. The negative voltage generation circuit according to claim 2 , wherein the FET is a depletion type FET and includes means for limiting the output of the oscillation circuit on the positive voltage side. 前記発振回路と前記整流回路を構成する素子のうち、少なくとも全ての能動素子を同一半導体基板上に形成したことを特徴とする、請求項１に記載の負電圧発生回路。Of the elements constituting the rectifier circuit and the oscillator circuit, characterized in that formed at least all the active elements on the same semiconductor substrate, the negative voltage generating circuit according to claim 1.
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* Cited by examiner, † Cited by third party
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