JP3710831B2 - Overcurrent protection device - Google Patents

Description

１．シングルチップ・モード
ＲＥＳＮピンが電気的低レベルから電気的高レベルに変わり、ＥＸＰＮピンがＶＤＤレベルであればシングルチップ・モードが選択される。このモードでは、ＰｏｒｔＡ及びＢが通常の２方向性Ｉ／Ｏポートとして作用し、マイクロプロセッサーは内部マイクロプログラムＲＯＭからのコードを実行する。可変機能デバイス・ピンの動作について表２に示した。
【０１５２】
【表２】

２．拡張モード
ＲＥＳＮピンが電気的低レベルから電気的高レベルに変わり、ＥＸＰＮピンがＶＳＳレベルであれば拡張モードが選択される。このモードではＰｏｒｔＡが多重化されたデータ／アドレス母線となり、ＰｏｒｔＢが上位アドレス母線となる。このモードではプログラム・コードが外部メモリ・デバイスに存在しなければならない。内部コードＲＯＭは利用できず、＄４０００以上のメモリ場所はすべて外部デバイスで調達しなければならない。可変機能デバイス・ピンの動作は表２に示した通りである。
【０１５３】
３．エミュレーション・モード
ＲＥＳＮピンが電気的低レベルから電気的高レベルに変わると、ＥＸＰＮピンをＶＤＤの２倍に相当する電圧レベルに設定することによって選択される特殊動作モードがこのエミュレーション・モードである。このモードはいくつかのピン定義が変わることを除けば拡張モードと同様である。可変機能デバイス・ピンの動作は表２に示した通りである。
【０１５４】
４．テスト・モード
テスト・モードはＩＣ１０の生産テストに利用されるモードであり、ＲＥＳＮピンの入力が上昇した時点でＩＲＱＮをＶＤＤレベルの２倍に設定し、ＴＣＡＰをＶＤＤレベルに設定することによって選択される。
【０１５５】
５．セルフチェック・モード
セルフチェック・モードはバーンイン試験に利用される。ＲＥＳＮピン入力が上昇した時点でＩＲＱＮをＶＤＤレベルの２倍に、ＴＣＡＰをＶＳＳレベルにそれぞれ設定することによって選択される。可変機能デバイス・ピンの動作は表２に示した通りである。
【０１５６】
構成方法
ＩＣ１０は多様な電気機器に汎用されるよう意図されたものであるから、特定の用途に合わせてＩＣ１０を設計するにはそれだけの構成情報が必要である。この構成情報はマスク・オプション、ソフトウエア、定数または実行時間構成によって決定される。
【０１５７】
マスク・オプションについては、ＩＣ１０の製造時にＲＯＭ３８の内容を規定すればよい。シングル・マスクに適宜変更を加えることによってマスク・オプションの範囲はさらに広がる。例えばデッドマン・サブシステム４６、ＩＲＱＮトリガリング、発振器オプション、コンパレーター・ヒステリシス・オプション、ＳＰＩオプションなどである。個々のコンパレーターごとに所定のヒステリシス、例えば２０ミリボルト（ｍＶ）または０ヒステリシスを選択することができる。
【０１５８】
マスク・プログラマブル・オプションもＩＲＱＮピンとの連携で発生する割り込みのタイプ選択を可能にする。２つのトリガー方法のいずれか１つを選択すればよい。即ち、１）負エッジ感知トリガリングだけ、または２）負エッジ感知及び低レベル感知トリガリングの併用。もしオプション２）が選択されると、ＩＲＱＮピンへの入力が割り込みを発生させる。ＩＣ１０は内部発振器を制御するために水晶／セラミック共振器入力またはＲＣ回路を組み込むことができるように構成すればよい。具体的には内部発振器を制御するために水晶／セラミック共振器入力またはＲＣ回路を組み込むことができるようにマスク・オプションによってＩＣ１０を構成すればよい。内部クロックは１ＭＨｚ乃至８ＭＨｚの周波数範囲でＡＴカット並列共振水晶共振器と協働する内部発振器のクロックを二分することによって与えられる。規定の範囲に収まらない水晶を使用したい場合には外部発振器を採用することが好ましい。始動及び安定の問題を極力小さくするため水晶などをできるだけ入力ピンに近く配置しなければならない。水晶共振器に関する好ましいパラメーターは表１に示した通りである。
【０１５９】
コストに制約のある用途には水晶共振器の代りにセラミック共振器を使用すればよい。セラミック共振器を使用する場合には図４２（ａ）に示す回路が好ましい。これと等価の回路を図４２（ｂ）に示した。表３は各種共振器に関する好ましいパラメーターを示す。
【０１６０】
【表３】

マスク・プログラマブル発振器オプションを選択することにより図４２（ｃ）に示すように外部発振器ピンＯＳＣ１，ＯＳＣ２間に単一の外部抵抗器Ｒを使用することができる。このオプションでは、５ＭＨｚ乃至７０ＫＨｚの周波数が適当である。マスク発振器オプションを選択した場合には外部クロック入力を使用しなければならない。図４２（ｄ）に示すように、この外部クロックはＯＳＣ１ピンと接続するがＯＳＣ２とは接続していない。ＳＰＩについては２通りのマスク・オプションを利用でき、このマスク・オプションによって２通りの直列周辺インターフェース・データピン（ＭＯＳＩ，ＭＩＳＯ）構成のいずれか一方が選択される。
【０１６１】
□双向データ・ピン： この構成では、マスター動作を選ぶかスレーブ動作を選ぶかに応じてＥＰＩデータ・ピンが方向を変える。ＭＯＳＩピンはマスター・モードでは出力、スレーブ・モードでは入力となる。ＭＩＳＯピンはマスター・モードでは入力、スレーブ・モードでは出力となる。
【０１６２】
□単向データ・ピン： この構成はＳＰＩのモードに関係なくＳＰＩデータピンが動作することを強制する。この構成を選択した場合、ＭＯＳＩは常に出力であり、ＭＩＳＯは常に入力である。
【０１６３】
マスク・オプションのほかに、ソフトウエア定数もＩＣ１０の構成に利用される。即ち、内部構成レジスターはプログラムＲＯＭ３８またはＥＥＰＲＯＭ４０に記憶されている用途に応じたソフトウエア定数からマイクロプロセッサー・ソフトウエアによってロードされる。１対の内部構成レジスター（ＣＦＲ，ＡＣＦＲ）を利用することによってＩＣ１０におけるこれらのオプションを制限する。ＣＦＲ及びＡＣＦＲレジスタはプログラム初期設定に基づいてロードされ、詳しくは後述するように、通常プログラム動作中には変更されるようには意図されていない。
【０１６４】
最後に、実行時間構成によってもＩＣ１０の構成を特徴づけることができる。このオプションを選択する場合、構成データはマイクロプロセッサーのＩ／Ｏサブシステムを介して外部デバイスから読み取られる。この読み取りは並列また逐次方式で入／出力ポートＡ，Ｂ，ＣまたはＤを利用することによって行なわれる。
【０１６５】
構成レジスター
ＩＣ１０アーキテクチュアに利用できる種々のソフトウエア構成オプションを特定するのに構成レジスターＣＦＲ及びＡＣＦＲを使用する。レジスターＣＦＲ、ＡＣＦＲは入／出力ピンをそれぞれ適切な機能に構成すると共にその他の主要構成パラメーターを設定するためソフトウエアの初期設定段階においてプログラムされる。ＩＣ１０の不適正な動作を回避するためには通常運転中にＣＦＲ及びＡＣＦＲレジスターを変更してはならない。
【０１６６】
ＣＦＲレジスターは書き込み専用レジスターである。ＡＣＦＲレジスターは読み書きレジスターである。ＣＦＲ及びＡＣＦＲレジスターのビット・フォーマットを図４４に示した。ＣＦＲ及びＡＣＦＲ構成レジスターはいずれもパワーアップまたはリセットと同時にゼロに初期設定される。これは給電がなされてからマイクロプロセッサー３０が用途に応じて変更するまでのＩＣ１０の状態を表わす。
【０１６７】
ＣＦＲレジスター
ＣＦＲレジスターは書き込み専用レジスターであり、コンパレーター出力オプションを構成するのに利用される。ビット４及び５は無効である。ＣＦＲレジスター中のその他のビットを定義すると下記の通りである。
【０１６８】
ＣＦＲ［７］： 通信サブシステム・マスター・イネーブル（許可）。これは通信コントローラー・サブシステム２９のマスター・モードへの切り換えを可能にする許可ビットである。この構成ビットが０ならば通信コントローラー・サブシステム２９はマスター・モードの動作に入ることができない。１ならばマスター・モード動作が可能となるこのビットはリセットと同時に０にセットされる。
【０１６９】
ＣＦＲ［６］： ＳＰＩＯＦＦ。これはＳＰＩサブシステムに対する禁止ビットである。セットされると、ＳＰＩサブシステムはディスエーブル（禁止）状態となる。このビットはリセットと同時に０にセットされる。
【０１７０】
ＣＦＲ［３．．．０］：コンパレーター・モード制御。これら４個の構成ビットはコンパレーター出力をポートＣの最下位４ビットで“ＯＲ処理”することを可能にする。これら４個の構成ビットに０が現われると連携のポート・ピンのＯＲ演算が可能となる。このモードでは、もしそれぞれのコンパレーター入力が限界電圧（＋１．２５Ｖ）以上なら、リセット状態における各出力ピンのレベルは低となる。リセットによってマイクロプロセッサーのＰＯＲＴＣ出力レジスターが払われ、出力ピンはコンパレーター入力にのみ左右される。マイクロプロセッサーがポート出力レジスターに“１”を書き込むと、出力ピンはコンパレーター入力の状態に関係なく高レベルを強制される。
【０１７１】
これら４個の構成ビットに１が現れると“ＯＲ”演算が禁止される。このモードでは、リセット後、ポート・ピンは高インピーダンスの状態となる。構成ビットにはＣＦＲ［０］制御スキャンＰＣＯ／ＣＭＰＯ及びＣＦＲ［３］制御ＰＣ３／ＣＭＰ３が逐次割り当てられる。
【０１７２】
ＡＣＦＲレジスター
ＡＣＦＲレジスターは７ビット読み書きレジスターであり、アナログ・サブシステムを構成するのに利用される。このレジスターはリセットまたはパワーアップと同時に０にセットされる。ビット４は無効である。ＡＣＦＲレジスターのビット定義は下記の通りである。
【０１７３】
ＡＣＦＲ［７］： クロック発生源。このビットはＡ／Ｄ７８、通信コントローラー・サブシステム２９及びＥＥＰＲＯＭチャージポンプ４４のためのクロック発生源を選択する。上記Ａ／Ｄ７８などはＩＣ１０の内部発信クロックまたは外部水晶発振器からのクロックを利用するように構成することができる。水晶発振器を選択する場合（ＡＣＦＲ［７］＝１）、発振器周波数は２−８ＭＨｚの範囲でなければならない。周波数が上記以外の値なら内部クロック発信源オプション（ＡＣＦＲ［７］＝０）を使用しなければならない。通信コントローラー・サブシステムを使用する場合には、外部水晶発振器オプション（ＡＣＦＲ［７］＝１）を使用しなければならない。このビットはリセットはリセットにより０（内部クロック発信源）にセットされる。内部クロックを選択してから発振器が安定するまでに１０ミリセコンド（ｍｓ）の遅延が必要である。安定時間中にＡ／Ｄ７８及びＥＥＰＲＯＭ４０の動作が行なわれねばならない。
【０１７４】
ＡＣＦＲ［６］： 分配比。このビットはＡ／Ｄ７８及び通信コントローラー・サブシステム２９のためのクロック分周比を選択する。外部水晶発振器及びＡＣＦＲ［６］セッティングの選択には次の２点を配慮しなければならない；第１に、Ａ／Ｄ７８へのクロック入力は１−２ＭＨｚの範囲でなければならない；第２に、通信コントローラー・サブシステム２９へのクロック入力はもし通信コントローラー・キャリア及びビット伝送速度が規格に合っているなら１．８４３２ＭＨｚでなければならない。
【０１７５】
このビットは分周比１／２または１／４を選択することによって２−８ＭＨｚの水晶発振器の使用を可能にする。もし通信コントローラー・サブシステム２９がアクティブなら、７．３７２８または３．６８６４ＭＨｚの水晶発振器を使用しなければならない。外部水晶発振器および状態ＡＣＦＲ［７］を選択することでＡ／Ｄ変換時間、オートレンジ時間およびオートゼロ時間が決定される。表４は構成ビットを定義すると共に変換時間への影響を示す。
【０１７６】
【表４】

ＡＣＦＲ［６］： Ａ／Ｄパワーダウン。このビットはＡ／Ｄサブシステム７８のパワーダウン動作を制御する。セットされるとＡ／Ｄサブシステム７８をパワーアップする。リセットされると、Ａ／Ｄサブシステム７８はパワーダウンする。このビットはパワーオンと同時のリセットによって０にセットされる。パワーアップ後コンバーターが安定するまでに少なくとも１００μｓの遅延が必要である。
【０１７７】
ＡＣＦＲ［３．．．０］： ＭＵＸ３．．．ＭＵＸ０モード選択。これらの構成ビットはアナログ入力チャンネル６２，６４の入力モードを制御する。入力チャンネル６２（ＭＵＸ０．．．ＭＵＸ３）は電流入力モードまたは電流入力モードにセットすることができる。これらの構成ビット中に０が現れると電圧モードが選択され、１が現れると電流モードが選択される。これらのビットには表５に示すようにＡＣＦＲ［０］制御ＭＵＸＯおよびＡＣＦＲ［３］制御ＭＵＸ３が順次割り当てられる。
【０１７８】
【表５】

マイクロプロセッサー３０
マイクロプロセッサー３０はすべてのデータ、プログラムおよびＩ／Ｏインターフェースを単一アドレス・マップに配置するMotorola MC68HCO5 アーキテクチュア、Von Neumann 型装置をモデルとしたものであり、専用命令の数が少なく、したがって、比較的小型であり、命令セットを記憶しやすい。
【０１７９】
マイクロプロセッサー３０の詳細は参考のため本願明細書にも引用している１９８３年Motorola Inc. から刊行されたM6805 HMOS/M146805 CMOS FAMILY USERS MANUAL に記憶されている。マイクロプロセッサー３０のアーキテクチュアは５つのレジスター：即ち、アキュムレーター（Ａ）、インデックス・レジスター（Ｘ）、プログラム・カウンター（ＰＣ）、スタックポインター（ＳＰ）および条件コード・レジスター（ＣＣ）に基づいている。
【０１８０】
アミュムレーターは演算およびデータ操作のためプログラムによって使用される汎用８ビット・レジスターである。読み取り／変更／書き込み命令はすべてこのレジスターに基づいて動作する。アキュムレーターはデータ操作および演算のためのレジスター／メモリー命令に使用される。インデックス・レジスターはインデックス・モードのアドレス指定において、あるいは補助アキュムレーターとして使用される。これは直接またはメモリーからロード可能な８ビット・レジスターであり、その内容がメモリーに記憶されるか、またはメモリーと比較される。インデックス命令において、インデックス・レジスターは命令によって与えられた値に加算されて有効アドレスとなる８ビット値を供給する。インデックス・レジスターは限られた範囲の演算およびデータ操作にも利用される。
【０１８１】
プログラム・カウンターは１６ビット・レジスターであり、次に取り出して実行すべき命令のメモリー・アドレスを記憶している。通常、プログラム・カウンターは次の命令を指すが、割り込み命令などによって変更されることがある。割り込み中に該当の割り込みベクトルがプログラム・カウンターにロードされる。飛び越しおよび分岐命令は次に実行すべき命令が必ずしもメモリー中の次の命令に相当しないようにプログラム・カウンターを変更することができる。
【０１８２】
スタック・アレイまたはスタックは重要な情報を一時的に記憶するのに利用されるメモリー領域であり、本質的には後入れ先出し（ＬＩＦＯ）方式で使用される一連のＲＡＭの記憶場所である。スタックポインターは常にスタック中の次の空きスペースを指す。割り込みおよびサブルーチンは重要情報の一時記憶にこのスタックを利用する。スタックポインターはサブルーチン・コールにおいてリターン・アドレス（２バイト・プログラム・カウンタ−）を自動的に記憶すると共に、割り込み中にすべてのレジスター（５バイト：Ａ，Ｘ，ＰＣおよびＣＣ）を自動的に記憶するのに利用される。スタックは場所＄００ＦＦに始まり、６４の場所にまたがっている。
【０１８３】
条件コード・レジスターは実行されたばかりの命令の結果およびプロセッサーの状態を指示する５ビットのレジスターである。これらのビットはプログラム命令およびそれぞれの状態の結果として取られた特定の行動によって個々にテストされる。条件コード・ビットの定義は次の通りである：ハーフキャリー（Ｈ）、割り込みマスク（Ｉ）、負（Ｎ）、Ｏ（Ｚ）および繰り上げ／借り（Ｃ）。
【０１８４】
メモリー・マッピング
マイクロプロセッサー３０は６５，５３６バイトのメモリーをアドレス指定することができ、メモリー・スペースは＄００００乃至＄ＦＦＦＦである。図１１９はＩＣ１０のメモリー割り当てを示すダイヤグラムである。
【０１８５】
１．ＲＯＭ３８
ＩＣ１０メモリー・マップはマスク・プログラマブルＲＯＭ３８の３つの部分を含み、拡張モードで外部ＲＯＭの場所＄８０００乃至＄ＦＦＦＦの３２，７６８バイトを収容する。このメモリー３８はデバイス製造時にプログラムされる。ＲＯＭ３８の３つの部分は表６に示すように配置される。
【０１８６】
【表６】

２．ＲＡＭ４２
ＩＣ１０は場所＄００３０から＄００ＦＦに及ぶ２０８バイトのＲＡＭを有し、外部ＲＡＭの場所＄４０００から＄７ＦＦＦまで１６，３８４バイトを収容できる。この内部ＲＡＭの上部＄００３０から＄００ＦＦまでの領域はスタックに当てられる。スタックは場所＄００ＦＦから＄００ＣＯまで最大限６４場所に亘る。プログラムは使用されないスタック場所を全般的な記憶に利用できる。ただし、これらの場所に記憶されているデータがスタック操作によって重ね書きされないように注意する必要がある。
【０１８７】
３．ＥＰＲＯＭ４０
ＩＣ１０はアドレス＄０１００乃至＄０１ＦＦに配置された２５６バイトのＥＰＲＯＭ４０を有する。
【０１８８】
４．割り込みおよびリセット・ベクトル
メモリー・マップの上部１６バイトは割り込みベクトルに当てられる。それぞれに対するアドレス割り当ては下記の通りである：
＄ＦＦＦＥ−ＦＦＦＦ：リセット・ベクトル
このベクトルはプロセッサー・リセットに際して使用される。８つの割り込みのうち最も高い優先順位を与えられる。
【０１８９】
＄ＦＦＦＣ−ＦＦＦＤ：ソフトウエア割り込み
このベクトルはＳＷＩ命令の実行中に使用される。８つの割り込みのうち２番目に高い優先順位を与えられる。
【０１９０】
＄ＦＦＦＡ−ＦＦＦＢ：外部非同期割り込み
この割り込みには８つの割り込みのうち３番目に高い優先順位が与えられる。外部割り込み（ＩＲＱＮピン）はこのベクトルを使用する。
【０１９１】
＄ＦＦＦ８−ＦＦＦ９：タイマー割り込み
この割り込みには８つの割り込みのうち４番目に高い優先順位が与えられる。タイマー６０によって使用される。
【０１９２】
＄ＦＦＦ６−ＦＦＦ７：コンパレーター・サブシステム割り込み
この割り込みには８つの割り込みのうち５番目に高い優先順位が与えられる。コンパレーター・サブシステム５８によって使用される。
【０１９３】
＄ＦＦＦ４−ＦＦＦ５：Ａ／Ｄサブシステム割り込み
この割り込みには８つの割り込みのうち６番目に高い優先順位が与えられる。Ａ／Ｄ７８によって使用される。
【０１９４】
＄ＦＦＦ２−ＦＦＦ３：直列周辺装置割り込み
この割り込みには８つの割り込みのうち７番目に高い優先順位が与えられる。ＳＰＩサブシステム５４によって使用される。
【０１９５】
＄ＦＦＦ０−ＦＦＦ１：ＩＮＣＯＭ通信コントローラー割り込み
この割り込みには８つの割り込みのうち最も低い優先順位が与えられる。通信コントローラー２９によって使用される。
【０１９６】
５．データの転送および制御
データ転送／制御機能は表７で定義するようなメモリー・アドレス・スペースにおいてマイクロプロセッサー３０によってアクセスされる全バイトに亘るレジスター・インターフェースを利用することによって行なわれる。
【０１９７】
ＥＥＰＲＯＭの制御
マイクロプロセッサー３０はメモリー・アドレス・スペースに配置されている単一の読み書きレジスターＮＶＣＲによってＥＥＰＲＯＭ４０の動作を制御する。図４５はこのレジスターのフォーマットを示す。リセットによってこのレジスターが払われて０となる。これによってＥＥＰＲＯＭ４０が正規読み取り動作用に構成される。ＮＶＣＲレジスターのビット割り当てを以下に説明する。
【０１９８】
【表７】

ＮＶＣＲ［７．．５］：未使用。これらのビットはデバイス・テスト用に当てられる。
【０１９９】
ＮＶＣＲ［４］：バイト消去選択（ＢＹＴＥ）。このビットはバイト消去動作を選択する。セットされると行ビットを無視する。即ちＢＹＴＥが１にセットされると消去動作が特定のバイトに対して実行され、０にセットされると消去動作が行またはバルクに及ぶ。
【０２００】
ＮＶＣＲ［３］：行消去選択（ＲＯＷ）。このビットは行またはバルク消去動作を選択する。ＢＹＴＥがセットされると、このビットは無視される。ＲＯＷが１にセットされると、消去動作は特定の行に対して実行され、０にセットされると、バルク消去が選択される。
【０２０１】
ＮＶＣＲ［２］：ＥＥＰＲＯＭ消去（ＥＲＡＳＥ）。このビットは次のように消去動作を制御する：ＥＲＡＳＥが１にセットされると、消去モードが選択される。ＥＲＡＳＥが０にセットされると、正規の読み取りまたはプログラム・モードが選択される。
【０２０２】
ＮＶＣＲ［１］：ＥＥＰＲＯＭラッチ制御（ＥＥＬＡＴ）。このビットは次のようにＥＥＰＲＯＭアドレスおよびデータのラッチ動作を制御する。ＥＥＬＡＴが１にセットされると、アドレスおよびデータをプログラミングまたは消去動作のためＥＥＰＲＯＭ４０内にラッチすることができる。ＥＥＬＡＴが０にセットされると、データをＥＥＰＲＯＭ４０から読み取ることができる。ＥＥＬＡＴおよびＥＥＰＧＭビットの双方を同じ書き込みサイクルにおいてセットしようとしてもどちらもセットされない。
【０２０３】
ＮＶＣＲ［０］：ＥＥＰＲＯＭプログラム電圧イネーブル（ＥＥＰＧＭ）。このビットは次のようにＥＥＰＲＯＭ４０の動作モードを決定するＥＥＰＧＭが１にセットされると、充電ポンプ４４が作動し、その結果ＥＥＰＲＯＭ列に高電圧が印加される。ＥＥＰＧＭが０にセットされると、充電ポンプが停止する。ＥＥＬＡＴおよびＥＥＰＧＭの双方を同じ書き込みサイクル中にセットしようとしても双方ともにセットされない。ＥＥＰＧＭビットがセットされている状態でＥＥＰＲＯＭアドレスへの書き込みが行なわれても、この書き込みは無視され、進行中のプログラミング動作は妨げられない。この２つの安全対策によりＥＥＰＲＯＭ４０の内容が意図に反して変化するのを防止することができる。
【０２０４】
ＥＥＰＲＯＭの動作
ＥＥＰＲＯＭ４０の仕様はＡｐｐｅｎｄｉｘＡに示してある。内部充電ポンプ４４により、消去およびプログラミングのため高電圧を供給する必要がない。プログラミング時間を短縮するため、バルク、行およびバイト消去作業を充電ポンプ４４でまかなう。
【０２０５】
ＥＥＰＲＯＭバイトの消去状態は＄ＦＦである。プログラミングは１から０に変化する。メモリー場所中のいずれかのビットを０から１に変えたければ、再プログラムに先立って別の動作でバイトを消去しなければならない。新しいバイトがすでに０にプログラムされたビット位置に１を含まなければ、ＥＥＰＲＯＭバイトを消去せずにプログラムしてもよい。
【０２０６】
ＥＥＰＲＯＭ４０のプログラミングおよび消去は内部高電圧充電ポンプ４４に依存して行なわれる。充電ポンプ４４のためのクロック発信源はＡ／Ｄサブシステムと共通であり、上述したようにＡＣＦＲ［７，６］によって選択される。２ＭＨｚ以下のクロック周波数ならば充電ポンプ４４の効率を低下させ、プログラムまたは消去に要する時間を増大させる。選択されたクロックが２ＭＨｚならば好ましいプログラムおよび消去時間は１０ｍｓであり、クロックが１ＭＨｚ乃至２ＭＨｚなら２０ｍｓまで延びることになる。クロック発信源を充電ポンプ４４用に切り換えてから発信源が安定するまで少なくとも１０ｍｓ待たねばならない。
【０２０７】
ＥＥＰＲＯＭ４０の動作はＮＶＣＲレジスターによって制御される。後述するように、ＥＥＰＲＯＭ４０によって種々の動作が行なわれる。ＥＥＰＲＯＭのプログラムおよび消去と並行して、もしＥＥＰＲＯＭ４０からのデータ読み取りを必要としないならその他のプロセッサー動作を継続することができる。プログラムおよび消去動作中は内部読み取り／データ母線３４からＥＥＰＲＯＭ４０が遮断されるからである。
【０２０８】
ＥＥＰＲＯＭ４０からデータを読み取るには、ＥＥＬＡＴビットが０でなければならない。このビットが払われると、ＮＶＣＲレジスター中の残りのビットは意味または効果を失い、ＥＥＰＲＯＭ４０はあたかも普通のＲＯＭであるかの如く読み取られる。
【０２０９】
ＥＥＰＲＯＭ４０のプログラミング中にはＲＯＷおよびＢＹＴＥビットは使用されない。プログラミングに先立って別の消去動作によりバイト中の０ビットを消去しなければならない。プログラミング・サイクルを開始するには下記のような一連の動作が必要である：
１．ＥＥＬＡＴビットをＥＥＰＧＭ＝０にセットする。
【０２１０】
２．ＥＥＰＲＯＭメモリー場所にデータを記憶させる。
【０２１１】
３．ＥＥＰＧＭビットを高電圧供給にセットする。
【０２１２】
４．１０ｍｓ待機する。
【０２１３】
５．ＥＥＰＧＭおよびＥＥＬＡＴビットをいずれもリセットすることにより正規動作に戻す（ＮＶＣＲを払う）。
【０２１４】
ＥＥＰＲＯＭメモリーのバルク消去を開始するには下記のような一連の動作が必要である：
１．ＥＲＡＳＥおよびＥＥＬＡＴビットをＥＥＰＧＭ＝０にセットする。
【０２１５】
２．ＥＥＰＲＯＭアドレスにデータを書き込む。
【０２１６】
３．ＥＥＰＧＭを高電圧供給にセットする。
【０２１７】
４．１０ｍｓ待機する。
【０２１８】
５．ＥＲＡＳＥ、ＥＥＬＡＴおよびＥＥＰＧＭビットをリセットすることにより、正規動作に戻す（ＮＶＣＲを払う）。
【０２１９】
ＤＤＰＲＯＭ４０中の１行は先頭アドレスが＄ｘｘＮＯ、末尾アドレスが＄ｘｘＮＦの１６バイトから成る群である。ｘはアドレスビットを顧慮しなくてもよいことを示す。Ｎは行の番号である。この消去動作はＥＥＰＲＯＭの広い範囲を消去する場合にはバイト消去動作に比較して時間が節約される。ＥＥＰＲＯＭ４０における行消去の開始に必要な動作は下記の通りである：
１．ＲＯＷ、ＥＲＡＳＥおよびＥＥＬＡＴビットをＥＥＰＧＭ＝０にセットする。
【０２２０】
２．所要の行のＥＥＰＲＯＭアドレスにデータを書き込む。
【０２２１】
３．ＥＥＰＧＭビットを高電圧供給にセットする。
【０２２２】
４．１０ｍｓ待機する。
【０２２３】
５．ＲＯＷ、ＥＲＡＳＥ、ＥＥＬＡＴおよびＥＥＰＧＭビットをリセットすることにより、正規動作に戻す（ＮＶＣＲを払う）。
【０２２４】
デッドマン・サブシステム４６
デッドマン回路４６はマイクロプロセッサー３０を正しく動作するようにモニターする。この機能はアドレス＄０ＦＦＯに配置された単一レジスター（ＤＭＣ）を介してマイクロプロセッサー３０と相互作用するマスクがイネーブルされたオプションである。デッドマン回路は母線定格４ＭＨｚ（２６２，１４４発振器サイクル）で３２．８ミリセコンドのタイムアウト時間を画定する１７ビット・リップル・カウンターとして構成すればよい。カウンターがオーバーフローすると、プロセッサーがリセットし、デバイスは再初期設定される。
【０２２５】
デッドマン・タイマーはＤＭＣ［０］に０を書き込むことによってリセットされる。これによってカウンターがリセットされ、再びタイムアウト時間が始まる。ＤＭＣレジスターの位置は正規ビット操作命令ではタイマーをリセットできないように選択した。この場所をアクセスできるのは拡張された、またはインデックス付きの１６ビット・オフセット・アドレス指定モードだけである。
【０２２６】
デッドマン・インターフェース・レジスター
デッドマン・サブシステムはメモリーのアドレススペースに配置された１ビット・レジスター（ＤＭＣ）によって制御される。図１２２はレジスターのフォーマットを示す。
【０２２７】
ＤＭＣ［０］：デッドマン・リセット。この書き込み専用ビットはデッドマン・タイマーをリセットするのに利用される。これに０を書き込むと、デッドマン・カウンターがリセットされ、デッドマン・タイムアウト時間が再スタートする。
【０２２８】
アナログ・サブシステム・インターフェース・レジスター
マイクロプロセッサー３０のインターフェースは７つのレジスター（ＡＤＺ，ＡＭＺ，ＡＭＵＸ，ＡＣＳＦ，ＡＶＳＦ，ＡＤＣ，およびＡＤＣＲ）から成り、メモリー・アドレス・スペースに配置される。これらのレジスターのフォーマットを図４７に示す。
【０２２９】
ＡＤＺ：Ａ／Ｄオートゼロ値。この６ビット読み書きレジスターは電圧入力増幅器８０のオフセット修正値を含んでいる。ＡＤＺレジスターにはオートゼロ・シーケンス完了時に修正値がロードされる。値０は増幅器８０に組み込まれる正のオフセットである。ＡＤＺ値が増大するとオフセットが減少する。最下位ビットは約０．５ｍＶのオフセットを表わす。修正値はこのレジスターに書き込むことによって変更できる。ＡＤＺレジスターへの書き込みは診断や検証のためであって正規動作においては行なわれない。オートゼロ・シーケンスは正規のデバイス動作に適切なオフセット値を算出する。オートゼロ完了時の増幅器８０のオフセットは０乃至−０．５ｍＶでなければならない。
【０２３０】
ＡＣＳＦ：電流倍率。この読み書きレジスターは電流入力オートレンジング（範囲決定）動作の制御に利用される。このレジスターに書き込まれる値が電流サブシステム・オートレンジ動作モードを決定する。０が書き込まれると、電流サブシステムはオートレンジ・モードとなる。非０値ならばオートレンジ動作を禁止し、電流ミラー９２を固定スケール値にセットする。表８はＡＣＳＦ書き込み動作に想定される値を示す。表に示す値以外の値は予想し得ない動作を惹起する。
【０２３１】
このレジスターは真の読み書きレジスターではない。このレジスターから読み取られる値は必ずしもこれに書き込まれた値ではない。ＡＣＳＦに０を書き込めばオートレンジングがイネーブルされるが、０がＡＣＳＦレジスターから読み取られることはない。読み取られる値は次の５つだけである：＄１０，＄０８，＄０４，＄０２および＄０１。
【０２３２】
このレジスターから読み取られる値は８ビットＡ／Ｄ出力を正しくスケーリングするのに必要な倍率の１つである。５通りの値が考えられる：×１，×２，×４，×８および×１６。表８に倍率を示す。
【０２３３】
【表８】

ＡＶＳＦ：電圧倍率。この読み書きレジスターは電圧入力オートレンジ動作の制御するのに利用される。このレジスターに書き込まれる値は電圧増幅器８０のオートレンジ動作モードを決定する。０が書き込まれると、電圧増幅器８０はオートレンジ・モードに設定される。非０値はオートレンジ動作を禁じ、電圧増幅器８０を固定利得動作モードに設定する。表９はＡＶＳＦ書き込み動作に適切な値を示す。表に示す値以外の値は予期できない動作を惹起する。
【０２３４】
このレジスターは真の読み書きレジスターではない。即ち、このレジスターから読み取られる値は必ずしもこれに書き込まれた値ではない。ＡＶＳＦに０を書き込めばオートレンジ動作がイネーブルされるが、ＡＶＳＦから０は読み取られない。読み取られる値は次の５つだけである：＄１０，＄０８，＄０４，＄０２および＄０１。
【０２３５】
【表９】

このレジスターから読み取られる値はＡ／Ｄ出力を正しくスケールするに必要な倍率の１つである。５通りの値が考えられる：×１，×２，×４，×８および×１６。これらの値を表９に示した。変換が進行中にこのレジスターに対する読み取りまたは書き込みをしてはならない。
【０２３６】
ＡＭＵＸ：入力マルチプレクサー制御。この８ビット読み書きレジスターは電圧および電流入力チャンネル６２，６４に接続するＭＵＸ６６，６８を選択するのに利用される。レジスターは２つの４ビット・フィールドに区分され、一方は電圧入力チャンネルの制御に、他方は電流入力チャンネルの制御にそれぞれ使用される。Ａ／Ｄ変換の開始にも利用され、このレジスターに書き込むことでＡ／Ｄ変換が開始される。
【０２３７】
ＡＭＵＸ［３．．．０］：Ａ／Ｄチャンネル選択。これら４個のビットは電圧入力チャンネル６２、６４の動作を制御する。これらのビットは表１０に示すようにデコードされる。“予約ずみ”として示した値はテストおよび検証に使用され、正規動作中に選択してはならない。電流チャンネル６２が選択されると（ＡＭＵＸ［３．．．０］＝１０００）、電圧増幅器８０のオートレンジングが禁止され、利得が×１にセットされる。あらかじめＡＶＳＦレジスターに非０値が書き込まれておれば、×１利得ではなく、選択されたゲインが使用される。
【０２３８】
【表１０】

ＡＭＵＸ［７．．．４］：電流ＭＵＸ選択。これら４個のビットは電流入力チャンネル６２の動作を制御する。各ビットは他の３個のビットとは独立にチャンネルを制御する。ビットには入力ピンＭＵＸＯに割り当てられるＡＭＵＸ［４］および入力ピンＭＵＸ３に割り当てられるＡＭＵＸ［７］が順次割り当てられる。連携のチャンネルがＡＦＲレジスターによって電圧モード用に構成されているなら、これらのビットはなんらの効果を持たない。ＡＭＵＸ［７．．．４］中に０が現われると、該当の入力ピンがデジタル・アース（ＶＳＳ）と接続し、１が現われると、ピンが電流ミラー９２の出力と接続する。複数電流入力を選択することによって電流を合計することができる。このフィールドの４個のビットがすべて０なら、どの入力チャンネルも電流ミラー９２の出力と接続しない。電流増幅器９０の反転入力は電流ミラー９２の出力と接続したままであるから、電流増幅器９０の出力は低レベルにあり、電流ミラー９２からは電流が流れない。
【０２３９】
ＡＤＣ：Ａ／Ｄコンバーター出力 この読み取り専用レジスターは８ビット出力値を戻すのに使用される。最下位ビットはＡＤＣ［０］中にある。この値にはＡＣＳＦおよびＡＶＳＦ中の電圧および電流倍率を乗算しなければならない。動作モードによってはどちらの倍率も不要である。
【０２４０】
電圧入力： すべての電圧入力について、ＡＤＣレジスターにＡＶＳＦを乗算しなければならない。ＡＣＳＦレジスターの内容を電圧目盛の設定に使用してはならない。
【０２４１】
電流入力： 電流サブシステム出力（ＭＳＯ）のスケーリングにはＡＤＣレジスターにＡＣＳＦレジスター中の値を、次いでＡＶＳＦレジスター中の値をそれぞれ乗算しなければならない。電圧増幅器８０がオートレンジングにセットされると、ＡＶＳＦソフトウエア倍率は常に×１６である。即ち、電圧ハードウエア利得がＭＸＯの選択によって強制的に×１となるからである。
【０２４２】
入力電圧がＡＶＳＳ乃至ＶＲＥＦの範囲内でなければ、Ａ／Ｄコンバーターは＄００（ＡＧＮＤ以下の電圧）または＄ＦＦ（ＶＲＥＦ以上の電圧）を戻す。それ以上の指示は与えられない。
【０２４３】
ＡＤＣＲ：Ａ／Ｄサブシステム制御 このバイトワイド・レジスターはＡ／Ｄ７８の動作を制御するのに利用される。このレジスターは読み取り／変更／書き込み命令がビットを正しく操作することを可能にする読み書きレジスターとして構成する。指令ビットはすべて０、制御ビットはその現在値である。
【０２４４】
ＡＤＣＲ［０］：未使用。このビットは使用されない。ＡＤＣＲ［０］ビットは常に０である。
【０２４５】
ＡＤＣＲ［１］：サンプル入力。この制御ビットはチャンネル対１０２，１０４，１０６，１０８を一括接続してサンプル／ホールド機能を形成する４つのＭＵＸ１０８，１１０，１１２，１１４を閉じるのに利用される。これらのチャンネルはＡＤＣＲ［１］＝１なら閉じ、ＡＤＣＲ［１］＝０なら開く。ＡＤＣＲ［１］はデバイスのリセットに伴なって０にセットされる。サンプル／ホールドスイッチ１０８，１１０，１１２，１１４のそれぞれは連携する両チャンネルが電圧モードに構成されている場合に限って閉じる。
【０２４６】
ＡＤＣＲ［２］：オートゼロ・シーケンス開始。この指令ビットに１が書き込まれると、電圧および電流増幅器８０，９０がオートゼロ・シーケンスを開始する。シーケンスが完了すると、ＡＤＣＲ［６］ビットが１にセットされる。オートゼロ・シーケンスの完了時に、もし許可されれば割り込みが起こる。ＡＤＣＲ［２］ビットは常に０である。
【０２４７】
ＡＤＣＲ［３］：積分器リセット。この制御ビットが１に書き込まれると、ＭＸＵ９６がＭＸＯピンを電流ミラー９２から遮断し、ＭＸＯをアナログ・アースに短絡させる。このビットがセットされている限り、ＭＵＸ９６は短絡したままである。ＭＵＸ９６を開くにはＡＤＣＲ［３］に０を書き込まねばならない。このビットはＭＵＸ９６の現状態を示す。
【０２４８】
ＡＤＣＲ［４］：割り込みイネーブル。この制御ビットはＡ／Ｄサブシステム７８からの割り込みをイネーブル（許可）する。ＡＤＣＲ［４］ビットが１にセットされると、割り込みが許可される。ＡＤＣＲ［４］ビットは割り込み許可の現状態を示す。
【０２４９】
ＡＤＣＲ［５］割り込みおよびその動作完了の確認。１が書き込まれると、この指令ビットは動作完了フラッグをリセットする。ＡＤＣＲ［６．．．７］をリセットし、プロセッサーからの割り込みリクエストを除去する。他の変換を開始する前にＡＤＣＲ［５］に１を書き込まねばならない。このビットはいつも０である。
【０２５０】
ＡＤＣＲ［６］：オートゼロ・シーケンス完了。この読み取り専用状態ビットはオートゼロ・シーケンスの完了を指示する。オートゼロ・サイクル完了後、１にセットされる。レジスターＡＤＺおよびＡＭＺはオートゼロ・シーケンスによって算出された新しいオフセット修正値で更新される。このビットはＡＤＣＲ［５］ビットに１を書き込むことによってリセットされる。ＡＤＣＲ［６］ビットは書き込み不能である。
【０２５１】
ＡＤＣＲ［７］：変換完了。この読み取り専用状態ビットはＡ／Ｄ変換サイクルの完了を指示する。Ａ／Ｄ変換完了後、１にセットされ、ＡＤＣ，ＡＣＳＦ，およびＡＶＳＦレジスター中に利用できるデータがあることを指示する。ＡＤＣＲ［５］ビットに１を書き込むことでリセットされる。このビットは書き込み不能である。
【０２５２】
Ａ／Ｄサブシステムの動作
Ａ／Ｄサブシステムはパワーアップ・ルーチン中に初期設定しなければならない。次に述べるような初期設定動作が必要である。
【０２５３】
ＭＵＸ４．．．ＭＵＸ１入力の適切な動作モードを選択するにはＡＣＦＲレジスターに適当な値を書き込まねばならない。入力チャンネルを電流モードに設定する場合には、入力ピンに低インピーダンスが発生するから注意が必要である。
【０２５４】
クロックの発信源および分割比は使用する水晶発振器の周波数に応じてＡＣＦＲ［７，６］ビットで選択する。ＲＣ発振器マスク・オプションを選択するなら、クロック発信源を内部発振器（ＡＣＦＲ［７］＝０）にセットする。Ａ／Ｄ動作割り込みを可能にするためにはＡＣＦＲ［５］ビットに１を書き込む。
【０２５５】
制御レジスター（ＡＤＣＲ）には適当な値を書き込まねばならない。ビット１，３，４は初期動作状態となるようにセットする。ビットＡＤＣＲ［２］＝１にセットすることによりオートゼロ・シーケンスを開始させる。これによって電圧および電流増幅器８０，９０のオフセット電圧が打ち消され、ＡＤＺおよびＡＭＺレジスターが適正値にセットされる。
【０２５６】
２つの倍率レジスター（ＡＣＳＦおよびＡＶＳＦ）を初期設定する。オートレンジングの必要があれば、両レジスターに０を書き込むか、または所要の倍率を選択する。
【０２５７】
電圧入力による動作
電圧入力の変換を開始するには、下位４ビットに所期の入力チャンネルを、上位４ビットに現電流スイッチ選択をそれぞれ含んでいる値をＡＭＵＸレジスターに書き込む。これによって任意の電圧入力への変換がスタートする。変換が完了すると、（もし許可状態なら）割り込みが始まり、ＡＤＣＲ［７］ビットがセットされる。割り込みおよびその動作完了確認フラッグを払うにはＡＤＣＲ［５］に１を書き込む。これによってＡＤＣＲ［７］ビットがリセットされる。変換値をＡＤＣレジスターから読み取り、これにＡＶＳＦレジスター中の値を乗算することによって１２ビット値を形成する。なお、電圧利得が×１なら倍率は×１６となる。また、変換ごとに、それに先立ってＡＶＳＦレジスターに書き込むということはない。変換動作が終わるごとにＡＤＣＲ［５］ビットに１を書き込むことによってＡＤＣＲ［７］ビットを払わねばならない。
【０２５８】
電流入力による動作
電流入力変換を開始するには、下位４ビットに＄８を、上位４ビットに現電流スイッチ選択をそれぞれ含んでいる値をＡＭＵＸレジスターに書き込む。これによってＭＸＯ入力の変換がスタートする。変換が完了すると、（もし許可状態なら）割り込み動作が始まり、ＡＤＣＲ［７］がセットされる。割り込みおよびその完了フラッグを払うにはＡＤＣＲ［５］に１を書き込む。これによってＡＤＣＲ［７］がリセットされる。ＡＤＣレジスターから変換値を読み取り、これにＡＶＳＦおよびＡＣＳＦを乗算することによって１６ビット値を形成する。ＡＶＳＦに０を書き込むことで電圧オートレンジグが可能な状態になっている場合、１２ビット値を必要とするのならＡＶＳＦを乗算する必要はない。なお、電圧利得が×１なら倍率は×１６となる。ＡＶＳＦに×１以上の利得を書き込まない限り、×１６倍率は無視してもよい。
【０２５９】
変換ごとに、それに先立ってＡＶＳＦまたはＡＣＳＦに書き込む必要はない。変換が完了したら、ＡＤＣＲ［５］に１を書き込むことによってＡＤＣＲ［７］を払わねばならない。
【０２６０】
Ａ／Ｄサブシステムはベクトル・アドレス＄１ＦＦ４−１ＦＦ５において同期割り込みを発生させる。割り込みの重複を避けるため、１ビットをリセットする前に割り込みを確認しなければならない。
【０２６１】
カッドコンパレーター・サブシステムの動作
１．カッドコンパレーター・サブシステム
４つの反転コンパレーターから成り、各コンパレーターの非反転入力の基準電圧は＋１．２５ボルトである。コンパレーターの詳細を以下に説明する。なお、このサブシステムの仕様はＡｐｐｅｎｄｉｘＢに記載した通りである。コンパレーターの出力状態はレジスター（ＣＭＰＳＴ）から読み取ることができ、ポートＣの最下位４出力ピンに直接接続することもできる。１つのコンパレーター２００は上昇出力信号にも下降出力信号にも応答して割り込むが、残り３つのコンパレーターは上昇出力信号にだけ応答して割り込む。
【０２６２】
カッドコンパレーター・サブシステム５８は図４４に示す構成レジスターの４ビットによって制御される。
【０２６３】
ＣＦＲ［３．．．０］コンパレーター・モード制御。この４個の構成ビットはコンパレーター出力をポートＣの最下位４ビットとＯＲ演算することを可能にする。このモードでは、もし各コンパレーター入力が限界電圧（＋１．２５Ｖ）以上ならデバイスがリセットされている間各出力ピンは低レベルである。リセットによってポートＣ出力レジスターが払われ、出力ピンはコンパレーター入力だけに左右される。マイクロプロセッサー３０がこのポート出力レジスター・ビットに１を書き込むと、対応の出力ピンはコンパレーター入力の状態に関係なく高レベルとなるように強制される。
【０２６４】
これらの構成ビット中に１が現れるとＯＲ演算は不能となる。このモードでは、ポート・ピンは正規のポート・ピンとして作用する。構成ビットにはＣＦＲ［０］制御ＰＣＯ／ＣＭＰＯ及びＣＦＲ［３］制御ＰＣ３／ＣＭＰ３が順次割り当てられる。割り当てについては表１１を参照されたい。
【０２６５】
【表１１】

コンパレーター・サブシステム５８はメモリー・アドレス・スペースに配置された２個で１組の制御及び状態レジスター（ＣＭＰＩ及びＣＭＰＴ）を介してマイクロプロセッサー３０と通信する。各コンパレーター出力の状態はＣＭＰＳＴレジスターを介して読み取ることができる。コンパレーター出力の所定のエッジに対応して割り込みが発生するように外部割り込み手段を設ける。これらのコンパレーターのヒステリシスは約２０ｍＶである。図４８はこれらのレジスターのフォーマットを示す。
【０２６６】
ＣＭＰＩレジスター
ＣＭＰＩ［７．．．４］：割り込み確認。これら４個の指令ビットはカッドコンパレーター・サブシステム５８からの割り込みリクエストをリセットするのに使用され、常態では０である。指令ビットに１を書き込むと、対応の割り込みリクエストが払われる。この４個のビットは読み書きレジスターではない。割り込みの重複を避けるため、１ビットを払う前に割り込みリクエストをリセットしなければならない。ビットの割り当てを表１２に示す。
【０２６７】
【表１２】

ＣＭＰＩ［３．．．０］：割り込み許可。これら４個の制御ビットはコンパレーターの割り込みを許可するのに使用される。１ならばコンパレーター割り込みが可能となり、０ならば不能となる。割り込み許可前の過渡状態は無視されるから、真の意味での割り込み許可である。割り込みが継続状態でこの許可ビットを払えば、割り込みリクエストが取り消される。これらの４個のビットは真の読み書きレジスターとして構成される。ビット割り当てを表１３に示す。
【０２６８】
【表１３】

ＣＭＰＳＴ［７．．．４］：割り込みリクエスト。これら４個の読み取り専用状態ビットはどのコンパレーターの割り込みがアクチブであるかを指示する。該ビットを読み取ることによってマイクロプロセッサー割り込みの原因を知ることができる。１は各コンパレーター出力ごとに割り込みリクエストを指示する。ビットの割り当てを表１４に示す。
【０２６９】
【表１４】

ＣＭＰＳＴ［３．．．０］：コンパレーター出力。これら４個の読み取り専用ビットは４つのコンパレーターの出力状態を示す。１はコンパレーター出力が高レベル、入力が限界レベル以下であることを示す。ビット割り当てを表１５に示す。
【０２７０】
【表１５】

コンパレーター・サブシステムはベクトル・アドレス＄ＦＦＦ６−＄ＦＦＦ７において同期割り込みを発生させる。
【０２７１】
２．Ｂ＋コンパレーター５０
Ｂ＋コンパレーター５０は詳しくは後述するが、給電を目的とするものである（図１２１Ｂ参照）。このコンパレーターの負入力はＶＲＥＦピン（公称＋２．５Ｖ）と接続する。正ピンはＢＳＥＮＳＥＳである。コンパレーター出力はＢＤＲＩＶＥに配置される。コンパレーターの仕様はＡｐｐｅｎｄｉｘＢに記載してある。
【０２７２】
３．Ａコンパレーター４９
Ａコンパレーター４９は通信コントローラー２９の受信回路と併用される。反転（ＡＮＥＧ）入力も非反転（ＡＰＯＳ）入力も入力ピンとして利用できる。出力はＡＯＵＴである。このコンパレーターは原則的にはＶＲＥＦに近似の入力電圧で動作する。このコンパレーターの仕様はＡｐｐｅｎｄｉｘＣに記載してある。
【０２７３】
４．ＰＷＭサブシステム６１
パルス幅変調出力６１は回路を介して出力ピンＰＷＭから得られる。この出力はＰＷＭレジスターに記憶されている８ビット値によって高低比を制御される同期的信号である。８ビット・パルス幅変調器への入力は４で分割したプロセッサーの相２であり、したがって、３．６８６４ＭＨｚの水晶発振器を使用する場合、ＰＷＭ周期は０．２７７８ｍｓとなる。ＰＷＭ周波数は水晶発振器周波数／１０２４である。ＰＷＭサブシステムは構成制御レジスター（Configuration Control Register) によって制御されない。
【０２７４】
インターフェース・レジスター
ＰＷＭサブシステム６１はメモリーのアドレススペースに配置された単一８ビット・レジスター（ＰＷＭ）によって制御される。図１２４は該レジスターのフォーマットである。
【０２７５】
ＰＷＭ：パルス幅変調比
ＰＷＭピンにおける高低信号レベル比はＰＷＭレジスター中の値によって決定される。ＰＷＭの８ビットが２５６を分母とする分数の分子（Ｎ）として取り出される。この分数は時間のどの部分に亘ってＰＷＭピンが高レベルとなるかを決定する。Ｎ＝０なら、ＰＷＭピンは低レベルのままであり、Ｎ＝＄８０なら、デューティーサイクルは５０％となる。リセット後、ＰＷＭレジスターも内部カウンター・レジスターも０にセットされ、ＰＷＭ出力は低レベルとなる。ＰＷＭレジスターに非ゼロ値が書き込まれると、ＰＷＭ出力は書き込み完了後２つのＰＨ２サイクルに亘って高レベルに移行する。出力は特定幅に亘って高レベルのままであり、次いで残りのＰＷＭサイクルに亘って低レベルに移行する。出力パルスはＰＷＭレジスターに新しい値が書き込まれるまでＰＷＭサイクル以内で連続的に反復する。現ＰＷＭサイクル終了後、新しいパルス幅が有効値となる。ＰＷＭレジスターはＰＷＭレジスターに書き込まれた新しい値がＰＷＭカウント・シーケンスのスタートにおいてのみ効力を示すようにダブル・バッファーされる。これによって擬似出力パルス幅の発生が回避される。
【０２７６】
ＰＷＭレジスターに書き込まれた値が０ならば、現ＰＷＭサイクルが完了した後も出力は低レベルのままとなる。ＰＷＭレジスターに０が書き込まれると次に非０値が書き込まれるまでＰＷＭは作用を禁止される。非０値が書き込まれた後のＰＷＭのスタートアップは常にＰＷＭレジスターへの書き込み完了から２つのＰＨ２クロック・サイクル後である。これにより、ＰＷＭサイクルは必ず所定時点にスタートすることになる。
【０２７７】
５０．プログラマブル・タイマー６０
ＩＣ１０は２つの出力比較レジスターを有する単一の１６ビット・プログラマブル・タイマー６０を含む。このタイマーはマイクロプロセッサー３０のＰＨ２クロックに基づいて動作する固定１／４プレスケーラーの出力によって駆動され、入力波形測定など多目的に利用されると同時に出力波形を形成する。パルス幅は数ｍｓから大きい値の秒まで可変である。タイマー６０は周期的割り込みを発生させたり、任意の内部クロック・サイクル数の経過を指示することもできる。タイマーのブロックダイヤグラムを図１２５に示した。また、タイミング・ダイヤグラムを図５０（ａ）−５０（ｄ）に示した。
【０２７８】
タイマーは１６ビット構成であるから、個々の機能は２つのレジスターによって表わされる。これらのレジスターは前記機能の高及び低バイトを含んでいる。一般に、特定のタイマー機能の低バイトをアクセスすれば、その機能の全制御が可能となり、高バイトをアクセスすると、低バイトもアクセスされるまでその特定タイマー機能が禁止される。割り込みが起らないようにするには、特定タイマー機能の高及び低バイト・レジスターの双方を操作しながら、条件コード・レジスター中の１ビットをセットしなければならない。これにより、高バイトがアクセスされてから低バイトがアクセスされるまでの間に割り込みが起こるのを防止できる。
【０２７９】
プログラマブル・タイマーの重要素子はマイクロコントローラー内部ＰＨ２クロックを４で除算するプレスケーラーの次に来る１６ビット非安定カウンターである。水晶発振器が４ＭＨｚなら、プレスケーラーはタイマーに２．００μｓの分解能を与える。内部ＰＨ２クロックの低い部分ではカウンターが増大方向にクロックされる。ソフトウェアはいつでもカウンターをその値に影響を及ぼさずに読むことができる。
【０２８０】
ダブル・バイト非安定カウンターは２つの場所のいずれかから、即ち、カウンター・レジスター（ＴＣＲＨ，ＴＣＲＬ）または交代カウンター・レジスター（ＴＡＲＨ，ＴＡＲＬ）から読み取ることができる。カウンター・レジスターの最下位バイトを読み取るだけの読み取りシーケンスでは読み取り時におけるカウンター値が得られる。カウンターの双方の場所を読み取る際にまず最上位バイトをアドレスすると、最下位バイトがバッファへ転送される。このバッファ値は例えユーザーが数回に亘って最上位バイトを読み取っても最初の最上位バイト読み取り後、固定されたままである。カウンター・レジスター（ＴＣＲＬ）または交代カウンター・レジスター（ＴＡＲＬ）の最下位バイトを読み取る時にバッファを呼び出して総カウンター値の読み取りシーケンスを完了する。カウンター・レジスターまたは交代カウンター・レジスターを読み取る際に、もし最上位バイトを読み取ったら、シーケンスを完結するために最下位バイトも読み取らねばならない。
【０２８１】
非安定カウンターはプログラムによってロードしたり、ストップすることはできない。パワーオン・リセットまたはデバイス・リセット中にカウンターが＄ＦＦＦＣにセットされ、発振器の始動遅延時間経過後に作動を開始する。カウンターは１６ビットであり、固定４分割プレスケーラーに先行されるから、カウンター中の値は２６２，１４４ＭＰＵ ＰＨ２クロック・サイクルごとに繰り返す。カウンターが＄ＦＦＦＦから＄００００にロールオバーすると、タイマー・オーバーフロー・フラッグ・ビット（ＴＯＦ）がセットされる。割り込み許可ビット（ＴＯＩＥ）をセットすることによって、カウンターのロールオバーと同時に割り込みを許可することもできる。
【０２８２】
プログラマブル・タイマーは以下に述べる１２個のアドレス可能８ビット・レジスターを使用することによって機能させる。なお、高、低という表現はバイトの重みを表わす。これらのレジスターのフォーマットを図５１に示した。
【０２８３】
タイマーは２つの１６ビット出力比較レジスターを有し、各１６ビット・レジスターは２つの８ビット・レジスターから成る。１次出力比較レジスターはＴＯＣＨ及びＴＯＣＬから成り、ＴＯＣＨは最上位バイトである。２次出力比較レジスターはＴＳＣＨ及びＴＳＣＬから成る。これらの出力比較レジスターは出力波形の制御や時間経過の指示などいくつかの目的に利用できる。すべてのビットが読み書き可能であり、タイマー・ハードウェアによって変更されないという点がこれらのレジスターの特徴である。リセットがこれらのレジスターの内容に影響することはなく、比較機能を利用しないなら、これらのレジスターの４バイトをメモリー場所として利用できる。
【０２８４】
各出力比較レジスターの内容はＰＨ２クロックの４番目の立上がりエッジごとに非安定カウンターの内容と比較される。もし一致すれば、対応の出力比較フラッグ（ＰＯＣＦまたはＳＯＣＦ）ビットがセットされ、対応の出力レベル（ＰＬＶＬまたはＳＬＶＬ）ビットが該当の出力レベル・ラッチ中へクロックされる。出力比較レジスター及び出力レベル・ビット中の値は、出力波形を制御したり新しい経過タイムアウトを設定するため、比較結果が出るごとに変更しなければならない。対応の割り込み許可ビット、即ち、ＯＣＩＥがセットされると、出力比較終了に続いて割り込みが可能になる。
【０２８５】
最上位バイト（ＴＯＣＨまたはＴＳＣＨ）を含んでいる出力比較レジスターへのプロセッサー書き込みサイクル後、最下位バイトが書き込まれるまで対応の出力比較機能が禁止される。最上位バイトを書き込む場合、ユーザーは両方のバイトを書き込まねばならない。最下位バイトだけ書き込んでも比較機能は禁止されない。内部プレスケーラーの作用下に４内部ＰＨ２クロック・サイクルごとに非安定カウンターが更新される。出力比較レジスターの更新に要する最短時間は内部ハードウェアではなくソフトウェア・プログラムに左右される。
【０２８６】
プロセッサーが出力比較レジスターのどちらかのバイトに書き込んでも他方のバイトに影響が及ぶことはないし出力比較ピンＴＣＭＰで出力レベル・ビットが得られる前に有効な出力比較が行なわれねばならない。
【０２８７】
出力比較フラグ（ＰＯＣＦ，ＳＯＣＦ）も出力比較レジスターもリセットに影響されないから、ソフトウェアで出力比較機能を初期設定する際に注意を払わねばならない。下記の手続きが望ましい：
１．低バイトが書き込まれるまで以後の比較を禁止するため、出力比較レジスターの高バイトに書き込む。
【０２８８】
２．タイマー状態レジスターを読み、すでにセットされているなら出力比較フラグを払う。
【０２８９】
３．出力比較レジスターの低バイトに書き込むことにより、出力比較機能を可能にし、出力比較フラグを払う。
【０２９０】
このプロシージアの目的は出力比較フラッグが、読み取り時点から出力比較レジスターへの書き込みが行なわれるまでセットされないようにすることである。ソフトウェアの例を以下に示す。
【０２９１】
Ｂ７ １６ ＳＴＡ ＯＣＭＰＨＩ
ＩＮＨＩＢＩＴ ＯＵＴＰＵＴ ＣＯＭＰＡＲＥ
Ｂ６ １３ ＬＤＡ ＴＳＴＡＴ ＡＲＭ
ＯＣＦ ＢＩＴ ＩＦ ＳＥＴ
ＢＦ １７ ＳＴＸ ＯＣＭＰＬＤ
ＲＥＡＤＹ ＦＯＲ ＮＥＸＴ ＣＯＭＰＡＲＥ
１６ビット入力捕捉レジスターを構成する２つの８ビット・レジスター（ＴＩＣＨ，ＴＩＣＬ）は読み取り専用であり、入力捕捉エッジ検出器によって一定の変換が感知された後、非安定カウンターの値をラッチするのに利用される。カウンター・トランスファをトリガーするレベル変換は入力エッジ・ビット（ＩＥＤＧ）によって決定される。リセットは入力捕捉レジスターの内容に影響しない。
【０２９２】
入力捕捉によって得られる結果は外部変換に先行するＰＨ２プロセッサー・クロックの立上がりエッジにおける非安定カウンターの値よりも大きい（図１２６に示すタイミングダイヤグラム参照）。このタイムラグは内部同期化に必要である。分解能はタイマーが４つのＰＨ２クロック・サイクルごとに増分することを可能にするプレスケーラーによって影響される。
【０２９３】
非安定カウンターの内容は入力捕捉フラッグ（ＩＣＦ）がセットされているか払われているかに関係なく然るべき信号変換に呼応して入力捕捉レジスターへ転送される。入力捕捉レジスターは常に最近入力捕捉に対応する非安定カウンター値を含んでいる。
【０２９４】
入力捕捉レジスターの最上位バイト（ＴＩＣＨ）の読み取り後、レジスターの最下位バイトが読み取られるまではカウンター・トランスファが禁止される。この特性により、達成可能な最小パルス周期は必然的に捕捉ソフトウェア・ルーチン及びメイン・プログラムとの相互作用に費やされる時間によって決定される。例えば、命令ＢＲＳＥＴ，ＢＲＡ，ＬＤＡ，ＳＴＡ，ＩＮＣＸ，ＣＭＰＸ，ＢＥＱなどを使用するポーリング・ルーチンなら完結に３４内部ＰＨ２サイクルを必要とするであろう。非安定カウンターはプレスケーラーの作用下に４プロセッサー・クロック・サイクルごとに増分する。
【０２９５】
入力捕捉レジスターの最下位バイト（ＴＩＣＬ）の読み取りは非安定カウンターのトランスファを禁止しない。最小パルス周期はソフトウェアが最下位バイトを読み取り、必要な動作を行なうのに十分な周期である。それぞれが内部プロセッサー・クロックの両エッジで起こるから、入力捕捉レジスターの読み取りと非安定カウンター・トランスファとの間に衝突はない。
【０２９６】
タイマー制御レジスター
タイマー制御レジスター（ＴＣＲ）は５個の制御ビットを含む読み書きレジスターである。５個のうち３個のビットはタイマー状態レジスター中の３つのフラッグ・ビットのそれぞれと関連する割り込みを制御する。残り２個のビットは１）捕捉エッジ検出器によってどちらのエッジが有効であるか；２）成功裡に完了した出力比較に応答して出力レベル・ラッチ中へクロックすべき次の値を制御する。リセットによって影響される時間部分はタイマー制御レジスターと非安定カウンターだけである。出力比較ピン（ＳＣＭＰ）は外部リセットの期間中低レベルを強制され、有効な比較動作の結果変更されるまでは低レベルのままである。タイマー制御レジスターのビット割り当てを図５１に示した。
【０２９７】
ＴＣＲ［０］：１次出力レベル（ＰＬＶＬ）。１次出力レベル・ビット（ＰＬＶＬ）の値は出力比較が成功裡に完了するのに伴なって連携の出力レベル・ラッチ中へクロックされ、出力比較ピンＰＣＭＰに現われる。ＰＬＶＬ及び１次出力レベル・ラッチはリセットによって払われる。ＰＬＶＬ中に０が含まれるとＰＣＭＰに低出力レベルが現われる。
【０２９８】
ＴＣＲ［１］：入力エッジ極性（ＩＥＤＧ）。入力エッジ（ＩＥＤＧ）の値はＰＤ７／ＴＣＡＰピンにおけるどちらのレベル変換が入力捕捉レジスターへの非安定カウンター移行をトリガーするかを決定する。リセットはＩＥＤＧビットに影響しない。０は立下がりエッジを選択する。
【０２９９】
ＴＣＲ［２］：２次出力レベル（ＳＬＶＬ）。２次出力レベル・ビット（ＳＬＶＬ）の値は出力比較が成功裡に完了するのに伴なって連携の出力レベル・ラッチ中へクロックされ、２次出力比較ピンＳＣＭＰに現われる。ＳＬＶＬ中に０が含まれるとＳＣＭＰは低出力レベルとなる。
【０３００】
ＴＣＲ［４］：２次出力比較割り込み許可（ＳＣＩＥ）。２次出力比較割り込み許可（ＳＣＩＥ）ビットがセットされると、ＳＯＣＦ状態フラッグがセットされさえすればタイマー割り込みが可能となる。ＳＣＩＥビットが払われると、割り込みが禁止される。このビットはリセットによって払われる。
【０３０１】
ＴＣＲ［５］：タイマー・オーバフロー割り込み許可（ＴＯＩＥ）。タイマー・オーバフロー割り込み許可（ＴＯＩＥ）ビットがセットされると、ＴＯＦ状態フラッグが（タイマー状態レジスター中に）セットされさえすればタイマー割り込みは可能となる。ＴＯＩＥビットは払われると、割り込みが禁止される。ＴＯＩＥビットはリセットによって払われる。
【０３０２】
ＴＣＲ［６］：１次出力比較割り込み許可（ＯＣＩＥ）。１次出力比較割り込み許可（ＯＣＩＥ）ビットがセットされると、ＰＯＣＦ状態フラッグがセットされさえすればタイマー割り込みが可能となる。ＯＣＩＥビットが払われると、割り込みが禁止される。このビットはリセットによって払われる。
【０３０３】
ＴＣＲ［７］：入力捕捉割り込み許可（ＩＣＩＥ）。入力捕捉割り込み許可（ＩＣＩＥ）ビットがセットされると、ＩＣＦ状態フラッグが（タイマー状態レジスター中で）セットされさえすればタイマー割り込みが可能となる。ＩＣＩＥビットが払われると割り込みが禁止される。ＩＣＩＥビットはリセットによって払われる。
【０３０４】
タイマー状態レジスター
タイマー状態レジスター（ＴＳＲ）は読み取り専用状態情報を含む４ビット・レジスターである。これら４個のビットは下記の内容を示す：
□ＴＣＡＰピンにおいて適正な変換が行なわれ、その結果、非安定カウンターの内容が入力捕捉レジスターへ転送された。
【０３０５】
□非安定カウンターと出力比較レジスターの１つとの間に一致が見られた。
【０３０６】
□非安定カウンターが＄ＦＦＦＦを含んでいる（タイマー・オーバフロー）
。
【０３０７】
タイマー状態レジスターを図５１に示した。図５０のタイミングダイヤグラムはタイマー状態レジスター・ビットとのタイミング関係を示す。
【０３０８】
ＴＳＲ［４］：２次出力比較フラッグ（ＳＯＣＦ）。１次出力比較レジスターの内容が非安定カウンターの内容と一致すれば２次出力比較フラッグ（ＳＯＣＦ）がセットされる。ＳＯＣＦは（ＳＯＣＦをセットして）タイマー状態レジスターを呼び出し、次いで２次出力比較レジスターの低バイトを書き込むことによって払われる。リセットは２次出力比較フラッグに影響を及ぼさない。
【０３０９】
ＴＳＲ［５］：タイマー・オーバフロー・フラッグ（ＴＯＦ）。タイマー・オーバフロー・フラッグ（ＴＯＦ）ビットは＄ＦＦＦＦから＄００００への非安定カウンターの変換によってセットされる。このフラッグは（ＴＯＦをセットして）タイマー状態レジスターを呼び出し、次いで非安定カウンターの最位バイトを呼び出すことで払われる。リセットはＴＯＦビットに影響を及ぼさない。
【０３１０】
ＴＳＲ［６］：１次出力比較フラッグ（ＰＯＣＦ）。１次出力比較レジスターの内容が非安定カウンターの内容と一致すると、１次出力比較フラッグ（ＰＯＣＦ）がセットされる。（ＰＯＣＦをセットとして）タイマー状態レジスターを呼び出し、次いで１次出力比較レジスターの低バイトを書き込むことによってＰＯＣＦが払われる。リセットは１次出力比較フラッグに影響を及ぼさない。
【０３１１】
ＴＳＲ［７］：入力捕捉フラッグ（ＩＣＦ）。入力捕捉エッジ検出器が所定のエッジを感知すると入力捕捉フラッグ（ＩＣＦ）がセットされる。このフラッグはプロセッサーが（ＩＣＦをセットして）タイマー状態レジスターを呼び出し、次いで入力捕捉レジスターの低バイトを呼び出すことで払われる。リセットは入力比較フラッグに影響を及ぼさない。
【０３１２】
タイマー状態レジスターを呼び出すことでこの呼び出し中にたまたまセットされる状態ビットを払うのに必要な第１条件が満たされ、残るステップは状態ビットと連携するレジスターを呼び出すことだけである。多くの場合、これが入力捕捉及び出力比較機能を妨げることはない。
【０３１３】
問題が起こるとすれば、経過時間を測定するためタイマー・オーバフロー機能を利用し、アットランダムな時点で非安定カウンターを読む場合である。ソフトウェアに適切な工夫を凝らさないと、次のような場合にタイマー・オーバフロー・フラッグが意図に反して払われる恐れがある。即ち、１）ＴＯＦがセットされたままタイマー状態レジスターの読み取りまたは書き込みが行なわれる；２）フラッグと無関係の目的で非安定カウンターの最下位バイトが読み取られる。カウンター交代レジスターは非安定カウンターと同じ値を含んでいるから、タイマー状態レジスター中のタイマー・オーバフロー・フラッグに影響を及ぼすことなく任意の時点においてこの交代レジスターを読むことができる。
【０３１４】
ＷＡＩＴ命令中、プログラマブル・タイマーは正常に動作し続け、割り込みを発生させることによって待機状態からＣＰＵをトリガーすることができる。この時点ではＩＣ１０においてＳＴＯＰ命令が無効化されている。
【０３１５】
５．直列周辺インターフェース（ＳＰＩ）５４
直列周辺インターフェース（ＳＰＩ）サブシステム５４は直列母線を介して通信する周辺装置を有効に接続するように構成されている。マルチプロセッサー・システム内でのプロセッサー間通信用にも利用できる。ＳＰＩは種々のプロトコルを使用して通信する装置の接続を可能にするいくつかの多目的動作モードに適応できる。ＳＰＩは本質的には８ビット・シフトレジスターであり、入出データにそれぞれ対応する別々のピン、クロックのためのピン、及びデバイス選択機能のための第４のピンを有する。ＳＰＩの機能は次の通りである：全二重三線同期転送；マスターまたはスレーブ動作；４通りのプログラマブル・マスター・ビット伝送速度；プログラマブル・クロック極性及び位相；伝送割り込みフラッグの終わり；書き込み衝突フラッグ保護；及びマスター／マスター・モード故障保護。
【０３１６】
ＳＰＩはメモリー・アドレス：＄ＯＣ、＄ＯＢ及び＄ＯＡにそれぞれ配置された３つのレジスターＳＰＤ，ＳＰＳＲ及びＳＰＣＲによって制御される。
【０３１７】
ＳＰＩは２種類の方式、即ち、シングルマスター及びマルチマスター方式で利用することができる。図５２はこの２つの方式の基本回路を示す。図示のように、ＭＯＳＩ，ＭＩＳＯ及びＳＣＫピンはいずれも４つのデバイスのそれぞれにおける等価のピンに接続されている。マスター・デバイスがＳＣＫクロックを発信し、すべてのスレーブがこれを受信する。スレーブ・デバイスの選択は各スレーブ・デバイスにおける３つの個々のスレーブ選択ピンに接続された３つのポートピンによって行なわれる。マスターがそのＳＳＮピンをプルダウンするとスレーブ・デバイスが選択される。マスターがＭＯＳＩ（出力）からデータを伝送すると、選択されたスレーブがこれをＭＯＳＩ（入力）でこれを受信する。複数のスレーブが選択される場合、ＭＩＳＯにおいて母線のコンテンションが起こるのを回避するため注意を要する。１つのスレーブ・デバイスだけがＭＩＳＯピンを駆動できる。ＭＯＳＩにおいてマスターからデータがシフトアウトされるのに伴なって、ＭＩＳＯにおいてデータがシフトインされる。スレーブ・デバイスが受信専用なら、ＭＩＳＯへの接続は不要である。
【０３１８】
もっと複雑なマルチマスター・システムを図５３に示した。このシステムでは複数の潜在的なマスター・デバイスからスレーブ選択伝送路が形成される。選択伝送路を一度に制御できるのは１つのマスター・デバイスだけである。マスター制御の交換を行なうにはＩ／Ｏポートを介してハンドシェーク法を利用するか、或いは直列周辺インターフェース・システムを介してコード化メッセージを交換しなければならない。このシステムにおいて使用される主な制御ビットはＳＰＣＲ中のＭＳＴＲビット及びＳＰＳＲ中のＭＯＤＦビットである。
【０３１９】
４つのピンが直列周辺インターフェース・サブシステム５４に接続しており、選択されたＳＰＩデータ・ピン・マスク・オプションに応じてこれらのピンのうちの２つ（ＭＯＳＩ及びＭＩＳＯ）が動作する。
【０３２０】
ＭＯＳＩ：マスター・アウト・スレーブ・イン。このピンの動作は選択されるＳＰＩデータ・ピン・マスク・オプションによって決定される。もし双向オプションが選択されれば、ＭＯＳＩピンは双向性であり、マスター・モード・デバイスにおけるデータ出力、スレーブ・モード・デバイスにおけるデータ入力として構成される。もし単向オプションが選択されると、ＭＯＳＩピンは常に出力である。データはこの伝送路を介してマスターからスレーブへまず最上位ビットから転送される。図５４のタイミングダイヤグラムはデータとクロック（ＳＣＫ）との関係を示す。図示のように、制御ビットＣＰＯＬ及びＣＰＨＡを使用して４通りのタイミング関係を選ぶことができる。マスター・デバイスはスレーブ・デバイスがデータをラッチできるように常にクロック・エッジよりも１／２サイクル前にＭＯＳＩピンからデータを出力することができる。なお、データ転送が正しく行なわれるためには、マスター・デバイスもスレーブ・デバイスも同じタイミング・モードにプログラムしなければならない。
【０３２１】
マスター・デバイスがＭＯＳＩ伝送路を介してスレーブ・デバイスへデータを伝送すると、スレーブ・デバイスはもし双向オプションが選択された場合なら、ＭＩＳＯピンを使用して、もし単向オプションが選択された場合ならＭＯＳＩピンを使用してマスター・デバイスへデータを送ることによって応答する。この全二重伝送はデータの送信についても受信についても同じクロック・エッジと同期させられる。内部データ・ストローブは常にデータのシフトイン及びシフトアウトに使用されるエッジとは逆のクロック位相を使用する。伝送されるバイトは受信されるバイトに置き換えられるから、トランスミッター・エンプティー状態ビット及びレシーバー・フル状態ビットを別々に設ける必要はなく、単一の状態ビット（ＳＰＩＦ）でＩ／Ｏ動作完了を表わすことができる。
【０３２２】
ＭＯＳＩピンの構成はＳＰＣＲ中のＭＳＴＲビット及び選択されるＳＰＩデータ・ピン・マスク・オプションに応じて異なる。選択されたマスク・オプションが単向性なら、ＭＯＳＩピンは常に出力である。もし選択されたマスク・オプションが双向性なら、ＭＯＳＩピンはＭＳＴＲビットが１の場合に出力、０の場合に入力となる。
【０３２３】
ＭＩＳＯ：マスター・イン・スレーブ・アウト。このピンの動作はＳＰＩデータ・ピン・マスク・オプションによって決定される。もし双向マスク・オプションが選択されれば、ＭＩＸＯピンは双向性であり、マスター・デバイスにおいてはデータ入力、スレーブ・デバイスにおいてはデータ出力として構成される。もし単向マスク・オプションが選択されれば、ＭＩＳＯピンは常に入力である。このようにしてデータがスレーブからマスターへ最上位ビットから先に逐次転送される。スレーブとして構成された場合、ＭＩＳＯ及びＭＯＳＩピンはＳＳＮピンにおける低レベルによって選択されない限り高インピーダンス状態となる。図５４から明らかなように、制御ビットＣＰＯＬ及びＣＰＨＡを使用することにより４通りのタイミング関係が得られる。マスター・デバイスはスレーブに十分なデータ・セットアップ時間があたえられるように、常にＳＣＫにおける選択されたクロック・エッジよりも１／２サイクル前にＭＯＳＩ伝送路を介してデータを伝送する。
【０３２４】
マスター・デバイスがマスターのＭＯＳＩピンを介してスレーブ・デバイスにデータを送信すると、スレーブ・デバイスはマスターのＭＩＳＯピンを介してマスターにデータを送ることによって応答する。この全二重送信はマスター・デバイスから供給されるＳＣＫのクロック・エッジにデータ・イン及びデータ・アウトの双方を同期させる。ＳＰＳＲ中の単一の状態ビット（ＳＰＩＦ）を利用することにより、Ｉ／Ｏ動作が完了したことを示す。
【０３２５】
マスター・デバイスでは、ＳＰＣＲ中のＭＳＴＲ制御ビットをプログラムによってにセットすることにより、ＭＩＳＯピンでデータを受信するように構成する。スレーブ・デバイスではＳＳＮピンにおける低レベルによってＭＩＳＯピン（または単向マスク・オプションが選択された場合ならばＭＯＳＩピン）が割り込みを許可される。スレーブ・デバイスにおいてＳＳＮが高レベルなら、ＭＩＳＯ及びＭＯＳＩピンは高インピーダンス状態と ＳＣＫ：直列クロック。直列クロックはデバイスのＭＯＳＩ及びＭＩＳＯピンを介してのデータＩ／Ｏを同期させるのに使用される。マスター・デバイス及びスレーブ・デバイスは８クロック・パルスに亘って情報データ・バイトを交換できる。ＳＣＫはマスター・デバイスによって形成されるから、ＳＣＫピンはすべてのスレーブ・デバイスにおいて入力となり、スレーブ・データ転送を同期させる。クロックのタイプ及びクロックとデータとの関係は後述するＳＰＣＲ中のＣＰＯＬ及びＣＰＨＡビットによって制御される。タイミングについては図５４を参照されたい。
【０３２６】
マスター・デバイスは内部プロセッサー・クロックによって駆動される回路を介してＳＣＫを発生させる。マスター・デバイスのＳＰＣＲ中の２個のビット（ＳＰＲＯ及びＳＰＲ１）がクロック速度を選択する。マスター・デバイスはＳＣＫを使用することによりＭＩＳＯ伝送路から入来するスレーブ・デバイス・データをラッチし、ＭＯＳＩピンからスレーブ・デバイスへデータをシフトアウトする。マスター・デバイスもスレーブ・デバイスもＳＰＣＲ中のＣＰＯＬ及びＣＰＨＡによって制御されるのと同じタイミング・モードで作動させねばならない。スレーブ・デバイスにおいては、ＳＰＲＯ及びＳＰＲ１はＳＰＩの動作に影響を及ぼさない。
【０３２７】
ＳＳＮ：スレーブ選択。この低−真入力ピンはスレーブ・デバイスのデータ転送を可能にするのに使用される。データがスレーブ・デバイスによって確実に受け入れられるようにするため、ＳＳＮピンがＳＣＫの発生前に低レベルとなり、最終（第８）ＳＣＫサイクルが終わるまで低レベルのままでなければならない。図５４はＣＰＨＡ及びＣＰＯＬの種々の組み合わせに関連してＳＣＫとデータとの関係を示すスレーブ・デバイスにおいてＳＳＮがまずプルダウンされると、下記の事象が起こる：
１．該当の出力ピンが第１データ・ビットで駆動される。もしＳＰＩデータ・ピン・オプションが双向性なら、該当ピンはＭＩＳＯピンであり、単向性ならＭＯＳＩピンである。
【０３２８】
２．ＣＰＨＡ＝０なら、スレーブ・デバイスのデータ・レジスターへの書き込みが阻止される。
【０３２９】
ＳＰＳＲ中のＷＣＯＬ状態フラッグの記述はＩ／Ｏデータ・レジスターに対するＳＳＮ入力及びＣＰＨＡの作用に関する情報を含む。スレーブ・デバイスにおいてＳＳＮが高レベルであれば、該当の出力ピンが強制的に高インピーダンス状態となる。ＳＣＫ及び該当入力ピンはもしスレーブ・デバイスのＳＳＮピンが高レベルなら、このスレーブ・デバイスによって無視される。
【０３３０】
デバイスがマスター・モードであれば、このデバイスはＳＳＮ入力を低レベルにあるかどうかを絶えずモニターする。ＳＳＮ入力が低レベル側へ駆動されると、マスター・デバイスはスレーブ・デバイスとなる。これにより、特定のシステムのＳＳＮ伝送路を制御するマスターは１つだけということになる。ＳＳＮピンが低レベルであると検出されると、ＳＰＣＲ中のＭＳＴＲビットが払われる。またＳＰＣＲ中の制御ビットＳＰＥも払われ、その結果、ＳＰＩの割り込みが禁止される。ＳＰＳＲ中のＭＯＤＦフラッグ・ビットもセットされ、他のデバイス・マスターになろうとしていることをプログラムに対して指示する。ソフトウェア・エラーがあれば、２つのデバイスが同時にマスターになろうとする事態になるが、このエラー検出を利用して“バックアップ・マスター”を設定し、故障システムを再始動するようにシステムを構成することができる。
【０３３１】
インターフェース・レジスター
ＳＰＩは３つのレジスター：ＳＰＤ，ＳＰＳＲ及びＳＰＣＲによって制御される。これらのレジスターはＳＰＩのために制御、状態及びデータ記憶機能を果たす。図１３１はレジスターのフォーマットを示す。
【０３３２】
ＳＰＤ：直列データ・レジスター。この８ビット読み書きレジスターは同期直列母線によるデータ送受信に使用される。このレジスターへの書き込みだけで他のバイトの送受信が開始され、このことはマスター・デバイスにおいてのみ起こる事象である。スレーブ・デバイスがそのＳＰＤレジスターに書き込んでも送信は始まらない。データ・バイトの送信が完了すると・マスター・デバイスのＳＰＳＲにもスレーブ・デバイスのＳＰＳＲにもＳＰＩＦ状態ビットがセットされる。ＳＰＩＦをセットしてＳＰＳＲを呼び出してからＳＰＤを書き込むか読み取るかすると、ＳＰＩＦが払われる。
【０３３３】
ＳＰＩＦビットがセットされるクロック・サイクルにおいて、シフト・レジスター中の受信データ・バイトのコピーがバッファへ移動する。プログラムがＳＰＲを読み取ると、バッファが読み取られる。マスター・デバイスがいくつかのデータ・バイトを送信し、しかもスレーブ・デバイスが最初のＳＰＩＦを払うため内部的に応答していないオーバラン状態においては、スレーブ・デバイスの受信バッファ中に第１バイトだけが存在し、他のバイトはすべて失われる。プログラムはいつでもバッファを読み取ることができる。シフトレジスターから読み取りバッファへの第２データ転送が開始されるまでに第１ＳＰＩＦを払わねばならず、さもないとオーバラン状態が持続する。
【０３３４】
ＳＰＤへの書き込みはバッファされず、データは送信のためシフトレジスター内へ直接移される。送信中はＳＰＤ呼び出しが制限される。ＳＰＤ利用の制限を理解するにはＷＣＯＬおよびＳＰＩＦ状態ビットに関する説明を検討する必要がある。
【０３３５】
ＳＰＳＲ：ＳＰＩ状態レジスター。この３ビット読み取り専用レジスターはＳＰＩの動作状態を指示するのに使用される。もしＳＰＣＲ中のＳＰＩＥ制御ビットによって割り込みが許可されるなら、これらの状態フラッグの２つ（ＳＰＩＦおよびＭＯＤＦ）が割り込みを開始させる。
【０３３６】
ＳＰＳＲ［７］−ＳＰＩＦ：転送フラッグ。この状態フラッグはデバイスと外部デバイスとの間のデータ転送が完了したことを指示する。転送が完了するとＳＰＩＦがセットされ、もしＳＰＩＥ＝１なら、ＳＰＩ割り込みが起こる。ＳＰＩＦがセットＳＡＲＥＴＥＩＲＵクロック・サイクルにおいて、シフトレジスター中の受信データ・バイトのコピーが受信バッファ・レジスターへ移動する。ＳＰＤが読み取られるとき、実際に読み取られるのは受信バッファ・レジスターである。マスター・デバイスがいくつかのデータ・バイトを送信し、しかもスレーブ・デバイスが第１ＳＰＩＦに応答していないオーバラン状態では、受信バッファ・レジスター中には送信された第１バイトしか存在せず、他のバイトはすべて失われる。
【０３３７】
データ転送はマスター・デバイスがそのＳＰＤに書き込むことによって開始される。ＳＰＩＥをセットしながらＳＰＳＲを呼び出すソフトウェアの呼び出し動作、およびこれに続くＳＰＤの書き込みまたは読み取りによってＳＰＩＦが払われる。これはマスター・デバイスにおいて起こる事象である。スレーブ・デバイスにおいては第２伝送時の呼び出しシーケンスによってＳＰＩＦが払われるが、オーバラン状態を防ぐためには第２ＳＰＩＦの前に払わねばならない。ＳＰＩＦビットはリセットによって払われる。
【０３３８】
ＳＰＳＲ［６］−ＷＣＯＬ：書き込み衝突。データ転送の進行中にＳＰＩデータ・レジスター（ＳＰＤ）への書き込みが試みられると、この動作フラッグがセットされる。転送はそのまま継続され、書き込み動作は成功しない。受信データ・バイトは呼び出しが常にプロセッサー動作と同期して行なわれる受信バッファ・レジスター中にあるから、読み取りの衝突は起こらない。もし書き込みにつき衝突が起こればＷＣＯＬがセットされるが、転送が完了するまでＳＰＩ割り込みは起こらない。ＷＣＯＬビットはあくまでも状態フラッグである。
【０３３９】
ＷＣＯＬをセットしながらＳＰＳＲを呼び出すソフトウェアの呼び出し動作、およびこれに続く１）ＳＰＩＦビットのセットに先立つＳＰＤの読み取り、または２）ＳＰＩＦビットのセット後のＳＰＤの読み取りまたは書き込みによってＳＣＯＬが払われる。ＳＰＩＦビットのセットに先立ってＳＰＤを書き込むことで別のＷＣＯＬ状態フラッグが発生する。すでにセットされているＳＰＩＦおよびＷＣＯＬビットを、ＳＰＤの書き込みなど一連のクリア動作で払う試みがなされている間に第２転送がスタートすれば、ＳＰＩＦビットだけが払われる。
【０３４０】
マスター動作モードにおいてもスレーブ動作モードにおいても、外部データ転送の進行中にＳＰＤへの書き込み衝突が起こる可能性があるが、適切にプログラムすれば、マスター・デバイスはこの衝突を回避するのに十分な情報を得ることができる。マスター・デバイスにおける衝突は内部クロック（ＳＣＫ）の転送中に行なわれるＳＰＤの書き込みとして定義される。マスター・デバイスではＳＳＮピンにおける信号は常に高レベルでなければならない。
【０３４１】
スレーブ・デバイスにおける衝突には下記の２つのモードがある。
【０３４２】
□ＣＰＨＡ制御ビットが０のとき、スレーブ・デバイスに１つの問題が発生する。ＣＰＨＡが０ならば、第１クロックの変換でデータがラッチされる。スレーブ・デバイスはこの変換の発生を知るすべがないから、ＳＳＮピンがプルダウンされた後にＳＰＤを書き込もうとすれば、スレーブ・デバイスの衝突が起こる。ＣＰＨＡビットが０ならば、スレーブ・デバイスのＳＳＮピンはデータをそのＳＰＤ中に凍結し、データの変更を許さない。マスター・デバイスは転送するバイトとバイトとの間でスレーブ・デバイスのＳＳＮピンのレベルを高くしなければならない。
【０３４３】
□ＣＰＨＡの状態が１のときに発生するのが第２衝突モードである。ＣＰＨＡがセットされると、スレーブ・デバイスは第１データ転送のラッチに先立ってクロック（ＳＣＫ）エッジを受信しようとする。この第１クロック・エッジはデータをスレーブ・デバイスのＳＰＤ中に凍結し、レジスターの最上位ビットをスレーブ・デバイスのＭＩＳＯピンへ駆動する。ＳＳＮピンが低レベル状態になるとスレーブ・デバイスが割り込み可能となるが、第１ＳＣＫクロック・エッジまではＭＩＳＯピンの割り込みは許可されない。転送が進行中にＳＰＤが呼び出されるとＷＣＯＬビットだけがセットされる。第２の衝突モードに限って、マスター・デバイスは複数のデータ・バイトが転送されている間、問題なくスレーブ・デバイスのＳＳＮピンを低レベルに保持することができる。
【０３４４】
ＷＣＯＬの特殊なケースがスレーブ・デバイスにおいて起こる。即ち、スレーブ・デバイスのプロセッサーがそのＳＰＤに書き込みを行なうのと同時にマスター・デバイスが転送シーケンスをスタートする（ＣＰＨＡ＝１ならエッジまたはＳＣＫ；またはＣＰＨＡ＝０ならアクチブなＳＳＮ変換）場合に起こる。このケースでは、スレーブ・プロセッサーによって書き込まれたデータ・バイトが失われ、ＳＰＤのそれまでの内容がマスター・デバイスのＳＰＤへ転送される。マスター・デバイスはスレーブ・デバイスへ転送された最終バイトを再び受信するから、ソフトウェア・プロトコルを然るべく設計すれば、致命的な衝突を検出することができる。
【０３４５】
スレーブ・デバイスはマスター・デバイスと非同期的に動作するから、ＷＯＣＬビットを衝突発生のインジケーターとして利用することができる。ソフトウェア通信プロトコルはこの非同期動作から発生する恐れがある衝突に対応できるように設計しなければならない。ＷＣＯＬビットはリセットによって払われる。
【０３４６】
ＳＰＳＲ［４］−ＭＯＤＦ：モード故障。このフラッグの機能はマスター動作モードに関するフラッグである。もしデバイスがスレーブ・デバイスなら、ＭＯＤＦビットは０から１へトグルできなくなるが、デバイスがスレーブ・モードになるのを防げない。ＭＯＤＦビットは常態では０であり、マスター・デバイスのＳＳＮピンがプルダウンされた時にだけセットされる。ＭＯＤＦビットをセットすることで内部ＳＰＩサブシステムに下記のような影響が現われる：
１．ＭＯＤＦがセットされ、ＳＰＩＥ＝１ならＳＰＩの割り込みが起こる。
【０３４７】
２．ＳＰＥビットが強制的に０となる。その結果、ＳＣＫ，ＭＯＳＩおよびＭＩＳＯピンにおけるすべての出力駆動がブロックされる。
【０３４８】
３．ＭＳＴＲが強制的に０となり、デバイスがスレーブ・モードに設定される
。
【０３４９】
ＭＯＤＦをセットしながら、ＳＰＳＲを呼び出すソフトウェアの呼び出し動作およびこれに続くＳＰＣＲへの書き込みによってＭＯＤＦが払われる。このクリア・シーケンス中に、またはＭＯＤＦビットがクリアされた後、制御ビットＳＰＥおよびＭＳＴＲを元の設定状態に戻すことができる。ハードウェアは適正に行われるクリア・シーケンス中でない限り、ＭＯＤＦが１である状態でプログラムがＳＰＩおよびＭＳＴＲビットをセットすることを許さない。ＭＯＤＦフラッグ・ビットはシステム制御上マルチ・マスター衝突が存在した可能性を示唆し、システム動作からリセットまたはシステムのデフォルト状態への正しい退去を可能にする。ＭＯＤＦビットはリセットによって払われる。
【０３５０】
ＳＰＣＲ：ＳＰＩ制御レジスター。この７ビット・レジスターはＳＰＩサブシステムの動作を制御するのに使用され、読み取り／変更／書き込み命令がビットを正しく操作できるようにする読み取り／書き込みレジスターとして構成されている。
【０３５１】
ＳＰＣＲ［７］−ＳＰＩＥ：割り込み許可。このビットが１なら、プロセッサーの割り込みが可能になる。割り込みはＳＰＩＦまたはＭＯＤＦがセットされると同時に開始される。ＳＰＩＥが０なら、これらの状態ビットのセットは禁止されないが、割り込みは起こらない。ＳＰＩＥビットはリセットによって払われ、０となる。
【０３５２】
ＳＰＣＲ［６］−ＳＰＥ：ＳＰＩ割り込み許可。このビットが１にセットされると、ＳＰＩサブシステムが割り込み可能になる。出力としてのＳＰＩピンが作用可能となる。ＳＰＥが０なら、ＳＰＩピン駆動はすべて禁止される。このビットはリセットによって払われ、０となる。
【０３５３】
ＳＰＣＲ［４］−ＭＳＴＲ：マスター割り込み許可。マスター割り込み許可ビット（ＭＳＴＲ）はＳＰＩがマスター・モードかスレーブ・モードかを決定する。ＭＳＴＲビットが０なら、デバイスはスレーブ・モードとなる。マスター・モードを選択すると（ＭＳＴＲ＝１）、ＳＣＫピンの機能が入力から出力に切り替わり、ＭＩＳＯおよびＭＯＳＩピンの機能が反転する。したがって、Ｉ／Ｏピンを再構成するための外部論理を必要とせずにマルチ・マスター・システムを構成することができる。ＭＳＴＲビットはリセットによって払われ、パワーアップと同時にＳＰＩがスレーブ・モード４となる。
【０３５４】
ＳＰＣＲ［３］−ＣＰＯＬ：クロック極性。クロック極性ビットはデータが転送中でない時のクロックの常態または定常レベルを制御する。ＣＰＯＬビットはマスター、スレーブ両動作モードに影響を与える。ＣＰＯＬはマスター・デバイスとスレーブ・デバイスとの間に所期のクロック／データ関係が得られるようにクロック位相制御ビット（ＣＰＨＡ）と併用しなければならない。ＣＰＯＬが０なら、マスター・デバイスのＳＣＫピンが常態で低レベルとなる。ＣＰＯＬが１なら、データ転送中でない限りＳＣＫから高レベルが出力される。ＣＰＯＬビットはリセットに影響されない。
【０３５５】
ＳＰＣＲ［２］−ＣＰＨＡ：クロック位相。このビットはＭＩＳＯおよびＭＯＳＩピンにおけるデータとＳＣＫピンにおいて形成または受信されるクロックとの間の関係を制御する。この制御ビットはマスター、スレーブ両動作モードに影響を及ぼす。所期のクロック／データ関係を成立させるためクロック極性制御ビット（ＣＰＯＬ）と併用しなければならない。ＣＰＨＡビットはデータをシフトレジスターに捕捉するのに使用されるクロック・エッジを選択する。ＣＰＨＡが０なら、データはＳＣＫの立ち下がりエッジで捕捉される。ＣＰＨＡが１なら、データは立ち下がりエッジで捕捉される。波形の詳細については図１３０を参照されたい。ＣＰＨＡはリセットに影響されない。
【０３５６】
ＳＰＣＲ［Ｌ−０］−ＳＰＲＬ，ＳＰＲＯ：ビット送信速度。この２個の制御ビットはデバイスがスレーブ・モードならＳＣＫとして使用される通信ビット伝送速度を４通りのビット伝送速度から選択する。クロックはマスター・デバイスによって外部的に発生させられるから、スレーブ・モードでは作用しない。スレーブ・モードはプロセッサーのＰ２（母線）クロックに等しい最大速度でデータをシフトインおよびシフトアウトすることができる。表１６はこの２個の制御ビットＳＰＲ１およびＳＰＲ０のコード化を示す。この２個のビットはリセットに影響されない。
【０３５７】
【表１６】

６．ポートＤ
非拡張モードにおいては、ＰｏｒｔＤは８ビット双向性入／出力ポートである。８個のＰｏｒｔＤピンを入力または出力として個々にプログラムすることができる。拡張メモリー・モードにおいては、ＰｏｒｔＤ５７は下位８アドレス・ラインで多重化された外部８ビット・データ母線を含む。
【０３５８】
非拡張モード
拡張制御ピン（ＥＸＰＮ）が高レベルなら、ＰｏｒｔＤ５７は完全プログラマブルＩ／Ｏポートとして動作する。
【０３５９】
インターフェース・レジスター
ＰｏｒｔＤサブシステム５７はメモリー・アドレス・スペースに配置された１対のレジスター（ＰＤＤ，ＰＤＣ）を介してマイクロコントローラーと通信する。各ポート・ビットの方向はＰＤＣによって決定され、ポートピンの状態はＰＤＤによって制御される。図５６を参照されたい。
【０３６０】
ＰＤＣ［７．．．０］：ポートの方向
この８個の読み書きレジスター・ビットは対応ポートピンの方向制御に使用される。ポート方向ビットが０なら、ポートピンは入力である。リセットによってポート方向ビットが払われて０となり、ポートピンを入力として定義する。
【０３６１】
ＰＤＤ［７．．．０］：ポートデータ
この８個の読み書きレジスター・ビットはポートピンの状態を、もしこのポートピンが入力なら読み取り、もし出力なら制御するのに使用される。０はポートピンにおける低レベル状態に対応する。ビットには順次ＰＤＤ［０］制御ピンＰＤＯが割り当てられる。リセットはデータ・レジスターに影響を及ぼさない。図５７は並列ポートＩ／Ｏ回路を示す。これらのビットはいかなる条件下にあっても真の読み書きレジスター・ビットではない。方向がアウト（ＰＤＣ［ｎ］＝！）なら、ＰＤＤ［ｎ］ビットは真の読み書きレジスターとして動作する。方向がイン（ＰＤＤ［ｎ］＝０）なら、読み取りソースはポートピンであってポートデータ・レジスター・ビットではない。
【０３６２】
ポートの動作
８個のポート・ビットのそれぞれは他とは独立に動作する。単一のポート・ビットの動作を以下に説明する。
【０３６３】
各ポートピンは該当のポート方向レジスター・ビットによって入力または出力として決定されるようにプログラムすることができる。ピンはこれと連携するポート方向レジスター・ビットが０にセットされると入力として構成される。パワーオンまたはリセットによってポート方向レジスター・ビットはすべて払われ、８個のポートピンは入力として構成されることになる。ポート方向レジスター・ビットがセットされると、ポートピンが出力となり、ポートデータ・レジスター・ビットの状態をポートピンへ駆動する。ポートデータ・レジスター中の１はポートピンを高レベルにする。ポートデータ・レジスターが書き込まれると、８個のデータ・ビットがポートデータ・レジスターにラッチされる。
【０３６４】
ポート・データ・レジスターが読み取られると、ポート方向レジスターによってデータ・ソースが下記のように決定される：
□ポートピンが出力として構成されているなら、読み取り動作データ・ソースはポート・データ・レジスターであってポートピンではない。
【０３６５】
□ポートピンが入力として構成されているなら、読み取り動作データ・ソースはポートピン自体である。これは読み取り／変更／書き込み動作が外部回路によってロード可能な出力ピンの状態を変更するのを阻止する。
【０３６６】
ポートピンの方向を出力に変える際には、方向切り換えに先立ってデータ・レジスターに所期の出力状態をロードしなければならない。読み取り／変更／書き込み動作は入力として構成されているデータ・レジスター・ビットの状態を変えることができる。
【０３６７】
拡張モード
拡張制御ピン（ＥＸＰＮ）が低レベルなら、ＰｏｒｔＤ５７はデータ母線および下位８アドレス・ビットの双方を多重化するのに使用される。ＰｏｒｔＤピンはＯＳ１信号の立ち下がりエッジにおいて定義を変える。ＰＨ２ならＰｏｒｔＤピンは出力であり、アドレス情報を含む。ＰＨ２でなければ双向性であり、データを含む。
【０３６８】
アドレス・ラッチ許可信号ＡＬＥの立ち下がりエッジにおいてアドレスがラッチされ、このアドレス・ラッチはクロック信号が高レベルである間は透過性である透過性ラッチによって行われる。
【０３６９】
ＰＨ２が低レベルである間はポートピンが出力データで駆動される。出力データは低真書き込みストローブ信号ＷＥＮの立上がりエッジにおいてラッチされる。もしメモリー・サイクルが読み取り動作なら、ＰＨ２が低レベルである間、ポートピンの状態はトライステートである。読み取られたデータをＰｏｒｔＤピンへ送出するのに外部メモリー・デバイスは低真読み取りストローブ信号ＲＥＮ及びＰＳＥＮのいずれか１つを使用する。ＲＥＮ読み取りストローブはメモリー領域（典型的にはＲＡＭ）のメモリー・アドレス範囲＄４０００乃至＄７ＦＦＦに使用される。ＰＳＥＮ読み取りストローブはメモリー領域（典型的にはＰＲＯＭ）のメモリー・アドレス範囲＄８０００乃至＄ＦＦＦＦに使用される。読み取り動作が内部メモリー領域から行われる場合、ＰｏｒｔＤは内部データ母線の内容によって駆動される。
【０３７０】
７．ＰｏｒｔＢ
非拡張モードにおいて、ＰｏｒｔＢ５３は８ビット双向性入／出力ポートである。８個のＰｏｒｔＢピンを入力または出力として個々にプログラムすることができる。拡張メモリー・モードにおいて、ＰｏｒｔＢは上位８アドレス・ラインを含む。
【０３７１】
非拡張モード
ＩＣ１０が非拡張（シングル・チップ）モードなら、このポートの動作はＰｏｒｔＤ５７の動作と同じである。このモードでは、８個のＰｏｒｔＢピンを入力または出力として個々にプログラムすることができる。
【０３７２】
インターフェイス・レジスター
ＰｏｒｔＢサブシステム５３はメモリーのアドレススペースに配置された１対のレジスター（ＰＢＤ、ＰＢＣ）を介してマイクロコントローラーと通信する。各ポート・ビットの方向はＰＢＣによって決定され、各ポートピンの状態はＰＢＤによって制御される。図５８を参照されたい。
【０３７３】
ＰＢＣ［７・・・０］：ポートの方向。この８個の読み書きレジスター・ビットは対応するポートピンの方向制御に使用される。ポートピンはもしポートの方向ビットが０なら入力である。リセットによってポートの方向ビットが払われて０となり、ポートピンを入力として定義する。
【０３７４】
ＰＢＤ［７・・・０］：ポート・データ。この８個の読み書きレジスター・ビットはもし入力ならポートピンの状態を読み取り、出力として構成されているならポートピンの状態を制御するのに使用される。０はポートピンにおける低レベルに対応する。ビットにはＰＢＤ［０］制御ピンＰＢＯが順次割り当てられる。リセットはデータ・レジスターに影響しない。
【０３７５】
拡張モード
ＩＣ１０が拡張モード（ＥＸＰＮ低）なら、ＰｏｒｔＢ５３は上位アドレス・ラインを含む出力ポートである。アドレスはＰＨ２の立ち上がりエッジにおいて変化する。
【０３７６】
８．ＰｏｒｔＣ
ＰｏｒｔＣ５６は８ビット双向性入／出力ポートである。８個のＰｏｒｔＣピンを入力または出力として個々にプログラムすることができる。４個のピンには構成レジスターＣＦＲにより特殊出力機能を割り当てることができる。
【０３７７】
構成レジスター
４個のＤＦＲビットが図４４に示すように下位４個のＰｏｒｔＣピンの機能を制御する。
【０３７８】
ＣＦＲ［３・・・０］：コンパレーター・モード制御。この４個の書き込み専用構成レジスター・ビットはコンパレーター出力をＰｏｒｔＣデータ・レジスターの最下位４個のビットＰＣＤ［３・・・０］とＯＲ演算することを可能にする。この構成ビット中の０はＯＲ演算を可能にし、各ポート制御レジスター・ビット（ＰＣＣ［３・・・０］を１にセットする。デバイスのリセットに伴って４個のポートピンが出力モードとなり、ポート・データ・レジスターが払われ、４個のデータ・レジスター出力が各コンパレーター出力とＯＲ演算される。従って、コンパレーター入力が限界レベル＋１．２５Ｖ以上なら最下位４個のポートピンは低レベルとなる。コンパレーターの反転入力はコンパレーター入力ピンと接続しているから、各コンパレーター入力ピンとＰｏｒｔＣピンの間に相反関係が成立する。ＰｏｒｔＣデータ・レジスター・ビットＰＣＤ［３・・・０］に１が書き込まれると、ポートピンはコンパレーター入力レベルに関係なく高レベルとなる。対応のコンパレーター・モード制御（ＣＦＲ［３・・・０］ビットがリセットされると、下位Ｐｏｒｔ Ｃピンを入力モード（ＰＣＤ［３・・・０］＝０）にすることはできない。
【０３７９】
これらの構成ビット中に１が現われると、ＯＲ演算が不能になる。このモードでは、下位４個のポートピンが正規の双向性Ｉ／Ｏピンとして動作し、ポート・データー・レジスター（ＰＣＤ）及びポート制御レジスター（ＰＣＣ）だけに影響される。構成ビットにはＣＦＲ［０］制御ＰＣＯ／ＣＭＰＯ及びＣＦＲ［３］制御ＰＣ３／ＣＭＰ３を順次割り当てられる。
【０３８０】
インターフェース・レジスター
ＰｏｒｔＣサブシステムはメモリー・アドレス・スペースに配置された１対のレジスター（ＰＣＣ、ＰＣＤ）を介してマイクロコントローラーと通信する。各ポート・ビットの方向はＰＣＣによって決定され、ポートピンの状態はＰＣＤによって制御される。図５９を参照されたい。
【０３８１】
ＰＣＣ［７・・・０］：ＰｏｒｔＣの方向。この８個の読み書きレジスター・ビットは対応ポートピンの方向制御に使用される。ポート方向ビットが０なら、ポートピンは入力である。リセットに伴ってＰＣＣ［７・・・４］が０にセットされ、ＰＣＣ［３・・・０］が１にセットされる。これが下位４個のポートピンを出力として、上位４個のポートピンを入力としてそれぞれ定義する。ビット割り当てはピンＰＣＯに対するＰＣＣ［０］からピンＰＣ７に対するＰＣＣ［７］まで順次行われる。
【０３８２】
ＰＣＣ［７・・・４］。ポート制御レジスターの上位ニブルは双向性ポート制御ビット正規のセットとして動作する。下記条件が適用される。
【０３８３】
□リセットによりＰＣＣ［７・・・４］が払われる。
【０３８４】
□ＰＣＣ［７・・・４］に０を書き込むと、対応のポートピンが入力となり、その状態はＰＣＤレジスター中の対応ビットによって読み取ることができる。
【０３８５】
□ＰＣＣ［７・・・４］に１を書き込むと対応のポートピンが出力となり、その状態はＰＣＤレジスター中の対応ビットに最も新しく書き込まれた状態によって駆動される。
【０３８６】
□ＰＣＣ［７・・・４］の読み取りはこれらのビットの現状態を反映し、読み取り／変更／書き込み命令を使用してビット操作することを可能にする。
【０３８７】
ＰＣＣ［３・・・０］。ポート制御レジスターの下位ニブルは構成制御レジスター・ビットＣＦＲ［３・・・０］の状態に応じて上位とは異なる動作をする。下記条件が適用される：
□ＣＦＲ下位４ビット（ＣＦＲ［３・・・０］）の１つに０があれはＰＣＣ中の対応ビットがセットされる。
【０３８８】
□デバイスのリセットに伴ってＣＦＲ［３・・・０］が払われるから、ポート制御レジスターの下位ニブル（ＰＣＣ［３・・・０］がリセット後にセットされる。
【０３８９】
□（対応のＣＦＲビットをセットして）ＰＣＣの下位４ビットの１つに０を書き込むと、対応のポートピンが入力となり、その状態はデータ・レジスターＰＣＤから読み取ることができる。
【０３９０】
□（対応のＣＦＲビットをセットして）ＰＣＣの下位４ビットの１つに１を書き込むと、対応のポートピンが出力となり、その状態は該当のＰＣＤビットに最も新しく書き込まれた状態によって駆動される。
【０３９１】
□ＰＣＣの下位４ビットの１つに１を書き込んでもＣＦＲ中の対応ビットが払われておれば無視される。
【０３９２】
□ＰＣＣ下位４ビットの読み取りはＰＣＣに記憶されているこれらのビットの現状態を反映するから、読み取り／変更／書き込み命令を利用してビット操作を行うことができる。
【０３９３】
ＰＣＤ［７・・・０］：ＰｏｒｔＣデータ。この８個の読み書きレジスター・ビットはもし入力として構成されているポートピンならその状態を読み取り、出力として構成されているポートピンならその状態を制御するのに使用される。０はポートピンの低レベルに対応する。ビットにはＰＣＤ［０］制御ピンＰＣＯが順次割り当てられる。デバイスのリセットに伴ってデータ・レジスターの下位４ビットＰＣＤ［３・・・０］が払われる。上位４ビットはリセットの影響を受ける。
【０３９４】
ＰＣＤ［７・・・４］。ＰＣＤの上位ニブルは正規の双向性ポート・データ・レジスターとして作用する。下記条件が適用される。
【０３９５】
□リセットはＰＣＤレジスター上位４ビットに影響しない。
【０３９６】
□対応のＰＣＣビットが払われておれば（入力モード）、ＰＣＤ上位４ビットの読み取りは対応するポートピンの状態を反映する。
【０３９７】
□対応のＰＣＣビットがセットされておれば（出力モード）、ＰＣＤ上位４ビットの読み取りはＰＣＤ中の対応ビットの最も新しい状態を反映する。
【０３９８】
９．ＰｏｒｔＡ
ＰｏｒｔＡ５２は８ビット双向性入／出力ポートである。８個のＰｏｒｔＡピンは入力または出力として個々にプログラムできる。このポートの動作は非拡張モードにおけるＰｏｒｔＤの動作と同じである。
【０３９９】
インターフェース・レジスター
ＰｏｒｔＡサブシステム５２はメモリー・アドレス・スペースに配置された１対のレジスター（ＰＡＣ、ＰＡＤ）を介してマイクロプロセッサー３０と通信する。各ポート・ビットの方向はＰＡＣによって決定され、ポートピンの状態はＰＡＤによって制御される。図９８を参照されたい。
【０４００】
ＰＡＣ［７・・・０］：ポートの方向。この８個の読み書きレジスター・ビットは対応ポートピンの方向制御に使用される。ポートピンはもし方向ビットが０なら入力である。リセットに伴ってポート方向ビットが払われて０となり、ポートピンを入力として定義する。
【０４０１】
ＰＡＤ［７・・・０］：ポート・データ。この８個の読み書きレジスター・ビットはもしポートピンが入力ならその状態を読み取り、出力ならその状態を制御するのに使用される。０はポートピンの低レベルに対応する。ビットにはＰＡＤ［０］制御ピンＰＡＯが順次割り当てられる。デバイスのリセットはデータ・レジスターに影響しない。
【０４０２】
１０．通信コントローラー２９
通信コントローラー２９（以下にＩＣＣと呼称する）はマイクロプロセッサー３０が、本願明細書の一部を形成するものとして引用した米国特許第４，６４４，５６６号に詳述されているようなＩＮＣＯＭネットワークへのアクセスを可能にする。即ち、変調／復調機能、メッセージの直列化／並列化を提供し、所要のネットワーク・プロトコルを実現する。マイクロプロセッサー３０はメモリーのアドレススペースに配置された８つのインターフェース・レジスターを介して通信コントローラー２９と通信する。４つのレジスターはコントローラーとマイクロプロセッサーの間でＩＮＣＯＭメッセージを伝送するのに使用され、他の４つのレジスターは通信のアドレス、連度、変調方法をセットすると共にＩＮＣＯＭ通信コントローラー（ＩＣＣ）２９の送／受信動作を制御するのに使用される。
【０４０３】
ＩＣＣはマスターコントローラーとしてもスレーブコントローラーとして動作でき、マスター動作は構成レジスターに許可フラッグがセットされない限り禁止される。
【０４０４】
ＩＣＣはネットワークの応答時間を短縮する高速状態リクエスト・メッセージを可能にする。ＩＣＣ用の送受信レジスターは互いに独立である。従って、高速状態リクエスト・メッセージなどのようなメッセージを送信レジスター中で周期的に更新することができる。高速状態リクエストを受信すると、ＩＣＣはプロセッサーの介入なしに応答を送信することができる。
【０４０５】
ＩＮＣＯＭネットワーク・プロトコルの詳細を以下に説明する。
【０４０６】
構成レジスター
ＩＣＣ２９は図４４に示すようにＣＦＲ及びＡＣＦＲによって構成される。
【０４０７】
ＣＦＲ［７］：ＩＣＣマスター動作モード許可。この許可ビットはＩＣＣ２９をマスター・モードに切り換えることを可能にする。この構成ビットが０ならばＩＣＣはマスター動作モードに入れない。１ならば可能になる。このビットはリセットと同時に０にセットされ、ＩＣＣがマスター・モードにいることを禁止する。
【０４０８】
ＡＣＦＲ［６］：分割比。このビットはＡ／Ｄ及びＩＣＣサブシステムのためにクロック分割比を選択する。７，３７２８ＭＨ２水晶発振器を使用する場合、ＡＣＦＲ［６］を１にセットしなければならない。
【０４０９】
インターフェース・レジスター
ＩＣＣ２９に対するマイクロプロセッサー３０のインターフェースはメモリー・アドレス・スペースに配置された８つのレジスター（ＩＣＡＨ、ＩＣＡＬ、ＩＣＭ３、ＩＣＭ２、ＩＣＭ１、ＩＣＭ０、ＩＣＳＲ及びＩＣＣＲ）から成る。これらのレジスターのフォーマットを図６１に示した。
【０４１０】
ＩＣＡＨ、ＩＣＡＬ：アドレス・レジスター。この２個のバイトワイド読み書きレジスターは通信ビット伝送速度、変調方法及び１２ビットＩＮＣＯＭアドレスをセットするのに使用される。図６１はこれら両レジスターのビット割り当てを示す。どちらのレジスターもリセット及びパワーアップに伴って０にセットされる。この両レジスターは正規のＩＣＣ動作中に変更してはならない。
【０４１１】
ＩＣＡＨ［７、６］：ビット伝送速度。この２個のビットはＩＣＣへの通信ビット伝送速度を決定する。表１７はこのフィールドの復号を示す。これらのビットはパワーアップまたはリセットに伴って０にセットされる。
【０４１２】
【表１７】

ＩＣＡＨ［５・・・４］：変調方法。この２個のビットにＩＮＣＯＭコントローラーによって採用される変調方法を決定する。表１８はこのフィールドの意味を示す。これらのビットはパワーアップまたはリセットに伴って０にセットされる。
【０４１３】
【表１８】

ＩＣＡＨ［３・・・０］：ＩＮＣＯＭアドレス・ビット１１・・・８。この４個のビットはＩＮＣＯＭアドレスの上位４ビットを決定する。リセットまたはパワーアップに伴って０にセットされる。
【０４１４】
ＩＣＡＬ［７・・・０］：ＩＮＣＯＭアドレス・ビット７・・・０。このバイトワイド・レジスターはＩＮＣＯＭアドレスの下位８ビットを決定する。リセットまたはパワーアップに伴って０にセットされる。
【０４１５】
ＩＣＭ３・・・ＩＣＭ０：メッセージ・レジスター。この４個のバイトワイド読み／書きレジスターはＩＣＣ２９とマイクロプロセッサー３０との間でＩＮＣＯＭメッセージを伝送するのに使用される。これらは読取り動作が受信バッファ・レジスターを呼び出し、書き込み動作が送信バッファ・レジスターに書き込むから真の読み書きレジスターではない。メッセージ・レジスター場所から、前にこのレジスター場所へ書き込まれたのと同じ値が読み取られるとは限らない。従って、これらのレジスターを操作するのに読み取り／変更／書き込み命令を使用してはならない。ＩＮＣＯＭメッセージ・ビットのマッピングを図６２に示す。これらのレジスターが書き込まれると送信バッファ・レジスターがロードされる。リセットによって送信バッファ・レジスターが払われてすべて０となる。
【０４１６】
ＩＣＭ３［７・・・０］。この８ビット・レジスターはメッセージ・ビット２６乃至１９を含む。
【０４１７】
ＩＣＭ２［７・・・０］。この８ビット・レジスターはメッセージ。ビット１８乃至１１を含む。
【０４１８】
ＩＣＭ１［７・・・０］。この８ビット・レジスターはメッセージ。ビット１０乃至３を含む。
【０４１９】
ＩＣＭ０［７］。これはＩＮＣＯＭメッセージの制御ビット２である。読み取り動作が受信バッファ・レジスターを呼び出し、書き込み動作が送信バッファ・レジスターに書き込むから、このレジスター・ビットは真の読み書きレジスターではない。このビットから先に書き込まれたのと同じ値が読み取られるとは限らない。
【０４２０】
ＩＣＭ０［６・・・２］。この５個のビットはテスト用であり、正規動作中はプログラムによって無視される任意のビットパターンを含んでいる。この５個のビットへの書き込みはＩＣ１０がテスト・モードでない限り、ＩＮＣＯＭサブシステムの動作に影響しない。
【０４２１】
ＩＣＭ０［１・・・０］。この２個のビットは返信メッセージのＢ２６（ＩＣＭ０［１］）で送信される２個の状態ビットを含む。これらのビットは真の読み書きレジスターとして構成される。先に書き込まれたのと同じ内容が読み取られる。これらのビットはリセットによって払われる。
【０４２２】
ＩＣＳＲ：状態レジスター。このバイトワイド読み取り専用レジスターはＩＮＣＯＭ通信コントローラーと通信するのにマイクロコンピューターが必要とするＩＣＣ状態フラッグを含む。図６１は状態レジスターにおけるビット割り当てを示す。
【０４２３】
ＩＣＳＲ［７］：使用中。このビットはＩＣＣがＩＮＣＯＭネットワークを介してメッセージを送受信中であるときに常に１である。
【０４２４】
ＩＣＳＲ［６］：インターフェース割り込み可能。このビットはＩＣＣインターフェースが割り込み可能状態の時には１である。マスター・モードであればインターフェースに常に送信できるから、ＩＣＣは必ずこのビットをセットされる。
【０４２５】
ＩＣＳＲ［５］：送信アクチブ。ＩＣＣがメッセージを送信中であればこのビットは１である。送信はソフトウエアによって、または応答が高速状態リクエストを要求するメッセージを受信することで開始される。ＩＣＳＲ［５］＝１であれば、送信リクエスト（ＩＣＣＲ［０］＝１）が発せられることはない。このような条件下では、送信リクエストは無視される。
【０４２６】
ＩＣＳＲ［４］：高速状態送信ずみ。高速状態メッセージ送信が完了すると、このビットは１となる。リセットにより、且つＩＣＣＲ［３］＝１を書き込むことによって払われる。
【０４２７】
ＩＣＳＲ［３］：送信動作完了。メッセージで送信が完了すると、このビットは１となる。リセットにより、且つＩＣＣＲ［２］＝１を書き込むことにより払われる。
【０４２８】
ＩＣＳＲ［２］：受信動作完了。受信メッセージが受信メッセージ・バッファ中にロードされると、このビットが１となる。リセット及びＩＣＳＲ［１］＝１の書き込みによって払われる。ＩＣＳＲ［２］＝０となるまでＩＣＣは新しいメッセージの受信を開始しない。
【０４２９】
ＩＣＳＲ［１］：ＢＣＨエラー。ＢＣＨエラーを含むメッセージの受信が完了すると、このビットが１となる。リセット及びＩＣＣＲ［１］＝１の書き込みによって払われる。
【０４３０】
ＩＣＳＲ［０］：オーバラン。アタラシイメッセージがメッセージ・レジスターにロードされようとしている時にメッセージ・レジスターが解放されていなければ（ＩＣＳＲ［２］＝１）、このビットがセットされる。この状態ビットはリセット及びＩＣＣＲ［１］＝１の書き込みによって払われる。
【０４３１】
ＩＣＣＲ：制御レジスター。このバイトワイド読み書きレジスターはＩＣＣ２９の動作を制御するのに使用される。読み取り／変更／書き込み命令が該レジスターに正しく作用できるように読み書きレジスターとして構成されている。図６１は制御レジスターにおけるビット割り当てを示す。このレジスターは２つのタイプのレジスター・ビット、即ち、指令及び制御ビットで作用する。指令ビットは１を書き込まれると機能を開始する。常態では指令ビットは０である。制御ビットはソフトウエアによってセットされ、払われる。制御ビットはその現在値を示し、リセットによって払われて０となる。
【０４３２】
ＩＣＣＲ［７］：割り込み許可。この制御ビットはＩＣＣの割り込み動作を許可する。セットされると、送受信動作が割り込む。
【０４３３】
ＩＣＣＲ［６］：高速状態送信許可。この制御ビットに高速状態リクエスト・メッセージに対する自動応答を可能にする。セットされると、送信バッファ・レジスターに記憶されているメッセージが高速状態リクエストの受信に続いて送信される。高速状態リクエスト・メッセージは制御ビット・セット（Ｂ２＝１）、命令フィールド３、指令フィールド０及びサブコマンド・フィールド０または１を含む。アドレスはＩＣＣアドレスと一致しなければならず、メッセージＢＣＨは正しくなければならない。スレープとして構成されたデバイスだけが高速状態リクエストに応答する。送信バッファに記憶されている高速状態メッセージを更新したければ、バッファ・レジスター中に変化が生ずる前にＩＣＣＲ［６］をリセットしなければならない。
【０４３４】
ＩＣＣＲ［５］：マスター・モード。セットされると、このビットはＩＮＣＯＭ通信コントローラーをマスター動作モードに切り換える。マスター・モードでは、ＩＣＣはいつでも送信でき、アドレスに関係なくすべてのメッセージを受信する。応答及び高速状態動作は不能となる。ＩＣＣＲ［５］はＣＦＲ［７］＝１でなければセットできない。ＣＦＲ［７］＝０の状態でＩＣＣＲ［５］に１を書き込もうとしても不可能である。リセットまたはパワーアップに伴ってこのビットは０（スレープ・モード）にセットされる。
【０４３５】
ＩＣＣＲ［４］。この制御ビットは使用されない。
【０４３６】
ＩＣＣＲ［３］：送信された高速常態の確認。この指令ビットはＩＣＳＲ［４］をリセットするのに使用される。ＩＣＣＲ［３］に１が書き込まれるとＩＣＳＲ［４］がリセットされる。常態においてＩＣＣＲ［３］は０である。
【０４３７】
ＩＣＣＲ［２］：送信完了の確認。この指令ビットはＩＣＳＲ［３］をリセットするのに使用される。ＩＣＣＲ［２］に１が書き込まれるとＩＣＳＲ［３］がリセットされる。ＩＣＣＲ［２］は常に０である。
【０４３８】
ＩＣＣＲ［１］：受信メッセージの確認。この指令ビットはＩＣＳＲ［２］をリセットするのに使用される。ＩＣＣＲ［１］に１が書き込まれるとＩＣＳＲ［２］がリセットされる。ＩＣＣＲ［１］は常に０である。
【０４３９】
ＩＣＣＲ［０］：送信開始。１を書き込まれると、この指令ビットは送信バッファ・レジスターＩＣＭ３・・・ＩＣＭ０中に記憶されているメッセージの送信を開始する。メッセージ送信のためには送信機が使用中（ＩＣＳＲ［５］＝０）であってはならず、インターフェースが割り込み可能（ＩＣＳＲ［６］＝１）でなければならない。
【０４４０】
ＩＮＣＯＭネットワーク
ＩＮＣＯＭネットワークによる通信はすべて３３ビット・メッセージの形を取る。メッセージは２個のスタートビットで始まり、１個のストップ・ビットで終わる非同期メッセージである。搬送波変調モード及びベースバンド変調モードを任意に選択できる。
【０４４１】
搬送波変調
搬送波変調方法を選択した場合、２通りのコンパチブル変調方式、即ち、周波数シフトキーイング方式（ＦＳＫ）及び振幅シフトキーイング方式（ＡＳＫ）が可能である。
【０４４２】
□ＡＳＫ：振幅シフトキーイング方式による変調方法では１１５．２ｋＨ２搬送波を使用する。搬送波が存在すればメッセージ・ビットは１、存在しなければ０である。
【０４４３】
□ＦＳＫ：周波数シフトキーイング方式による変調方法では２つの搬送波周波数を使用する。メッセージ・ビットは搬送波周波数が１１５．２ｋＨ２なら１、９２．１６ｋＨｚなら０である。
【０４４４】
ＩＮＣＯＭコントローラーだけが送信にＦＳＫを使用し、受信機のデジタル復調器だけが１１５．２ｋＨ２搬送波と相関するから、この２つの変調方法はコンパチブルである。正しい復調が行われるために９２．１６ｋＨ２搬送波の存在は不要である。ビット伝送速度が比較的高い場合、第２搬送波周波数を使用することにより、エコーの著しい環境においてリミッター・キャプチャーが得られる。ＦＳＫモードで動作するＩＮＣＯＭコントローラーはエコーが正しく消されている限りＡＳＫモードで送信されるメッセージを正しく受信する。メッセージの間隔は０（搬送波なし）でなければならない。以下の説明ではＡＳＫ／ＦＳＫとベースバンド変調とが混同されないようにするため、通信回線の状態を表わすのに１及び０を使用する。
【０４４５】
通信ビット伝送速度
ＩＮＣＯＭネットワークは選択された送信モードに応じて種々のビット伝送速度で動作するように構成すればよい。表１９はＩＮＣＯＭネットワークの通信ビット伝送速度を示す。所与のＩＮＣＯＭネットワークには１つの送信モード及び１つのビット伝送速度だけを選択できる。
【０４４６】
【表１９】

上述のように、ＡＳＫ及びＦＳＫ変調方法はコンパチブルである。ＡＳＫシステムはビット伝送速度が比較的高いＦＳＫには適用できないネットワーク条件を必要とすることがある。
【０４４７】
メッセージ・フォーマット
ＩＮＣＯＭメッセージはすべて長さが３３ビットであり、下記のような特徴を有する。
【０４４８】
□最初の２ビットはスタートビットであり、１，１でなければならない。
【０４４９】
□第３ビットは基本メッセージ・タイプを決定する制御ビットである。
【０４５０】
□２９番目のビットで始まる５ビットＢＣＨエラー・チェック・コードが送信される。
【０４５１】
□メッセージの最終ビットはストップビットであり、これは０でなければならない。
【０４５２】
ビット伝送速度と変調方法は選択されるシステム・オプションに応じて可変であるが、３３ビット非同期メッセージ・フォーマットであることは共通である。以下の説明では先頭の送信ビットをＢ０、末尾ビット（ストップビット）をＢ３２とする。ＩＮＣＯＭメッセージ・フォーマットは図１００に示した。
【０４５３】
スタート・ビット：Ｂ０，Ｂ１
各ネットワーク・メッセージは２個のスタートビットで始まる。このスタートビットはメッセージをフレーミングに使用されるものであって、１，１でなければならない。メッセージ間のギャップは０，０．．で埋められる。ストップビットに直ぐ続いて新しいメッセージがスタートできる。
【０４５４】
制御ビット：Ｂ２
この制御ビットはメッセージ・ビットＢ３乃至Ｂ２６の意味を定義する。もしＢ２が１なら、メッセージは制御メッセージであり、ＩＣＣによって翻訳される。もしＢ２が０なら、メッセージはデータ・メッセージであり、ＩＣＣによって翻訳されない。送信権（母線支配権トークン）は制御メッセージ（Ｂ２＝１）によってのみ交換できる。
【０４５５】
メッセージ・ビットＢ３−Ｂ２６
このメッセージ・フィールドの意味は制御ビットＢ２によって決定される。
【０４５６】
□制御ビットが１ならば、ビットＢ３乃至Ｂ２６がＩＣＣによって翻訳されるべき命令、指令、サブコマンド及びアドレス・フィールドを含むことを意味する。
【０４５７】
□制御ビットが０ならば、ビットＢ３乃至Ｂ２６が高レベルのメッセージ・プロトコルの一部である任意データを含むことを意味する。このようなメッセージはＩＣＣによって翻訳されない。
【０４５８】
ＢＣＨエラー・チェック・コード：Ｂ２７−Ｂ３１
メッセージ・ビットＢ２７乃至Ｂ３１はＢＣＨ３１，２６コードを使用して計算される５ビット・エラーチェックを含む。ＩＣＣは３３ビット・メッセージのビットＢ２乃至Ｂ２６に基づいてＢＣＨの残り部分を計算する。メッセージ本分（Ｂ２・・・Ｂ３０）は常にルートとしてＢＣＨジェネレーター多項式：Ｘ５＋Ｘ２＋１を有する。このエラーチェック・コードはハミング距離が３であり、あらゆるランダム・ダブル・ビット・エラー及び長さ５ビットまでのあらゆるバースト・エラーを検出する。正しいＢＣＨを含むメッセージを例示すれば下記の通り：

ストップ・ビット：Ｂ３２
各メッセージはストップビットで終り、ストップビットは常に０である。
【０４５９】
制御メッセージ
セットされた（１）制御ビット（Ｂ２）を含むメッセージは制御メッセージである。
【０４６０】
命令フィールド：３６−Ｂ３
命令フィールドはメッセージ・ビットＢ６乃至Ｂ３から成る。このフィールドはいくつかの基本的制御機能を有するだけでなく、ハードウエア・レベルに送信権プロトコルを形成する。このフィールドは表２０に示すように翻訳される。
【０４６１】
ネットワーク・アドレス：Ｂ２２−Ｂ１１
メッセージ。ビットＢ１１乃至Ｂ２２は制御メッセージ中にネットワーク・アドレスを含む。Ｂ１１はアドレスの最下位バイトである。制御メッセージにおけるアドレス比較は命令フィールドの内容に応じて異なる。大抵の制御メッセージ命令はアドレス情報の１２ビットを全部使用してメッセージの受け手を確定する。１２個以下のビットを使用する場合もある。
【０４６２】
領域アドレス命令
命令復号
【表２０】

領域アドレス命令
命令＄４−領域省略、＄Ｃ−保留、及び４５−領域回復はアドレス比較においてアドレス・フィールドのＢ２２乃至Ｂ１５だけを使用する。この３つの命令はアドレス情報の下位４ビットが無視される領域アドレッシングを使用する。これらの命令はネットワークにおける最大限１６個の事なる非マイスター・デバイスによって受信できる。
【０４６３】
ユニバーサル・アドレス命令
命令＄Ｄ−保留、＄６−スクラム、及び＄Ｅ−保留はアドレッシングを使用しない。これらの命令はネットワークのすべてのデバイスによって受信される。
【０４６４】
指令フィールド：Ｂ７−Ｂ１０
この４ビット・フィールドは制御メッセージ中の指令を画定する。他のいかなる制御メッセージ・タイプにも使用されない。このフィールドによって画定される指令の定義は高レベルのソフトウエア・プロトコルによって決定され、２つの状態指令を除けば製品タイプに応じて異なる。高速状態ＩＣＣハードウエアはサブコマンド０または１を含む指令０によって与えられる状態指令を翻訳し、実行する。この２つの状態指令制御メッセージは以下に述べるようにあらゆる製品について普遍的に定義される。
【０４６５】
シングル・メッセージ状態
命令＄３、指令０及びサブコマンド１を含む制御メッセージは拡張状態リクエストであると定義される。アドレスされたデバイスは後述のように応答するものと期待される。
【０４６６】
サブコマンド・フィールド：Ｂ２６−Ｂ２３
この４ビット・フィールドは制御メッセージ中のサブコマンドを画定する。その他のいかなる制御メッセージ・タイプにも使用されない。このフィールドによって画定されるサブコマンドの定義は状態指令中のサブコマンド０及び１を除けば製品のタイプに応じて異なる。
【０４６７】
通信ネットワーク調停
ＩＮＣＯＭネットワークは多数のデバイスが送信できるマルチドロップ通信母線である。母線調停はハードウエア・プロトコル、ソフトウエア・プロトコルの双方によって行われる。ネットワークは母線送信権の制御がメッセージのタイプ及び内容によって決められるトークン・パッシング方式によって調停される。調停プロトコルはシステム構成によって決定される単一のネットワーク・コントローラ（ネットワーク・マスター）の形態を取る。複数のデバイスがネットワーク・マスター機能を行うことができるが、所与の時点において機能できるのは１つのデバイスだけである。
【０４６８】
ネットワーク・マスターは母線送信権を分配するためのいくつかの手段を有する。
【０４６９】
□応答をリクエストする制御メッセージをスレーブ・デバイスに送信する。もしメッセージが応答をリクエストしなければ、母線送信権はネットワーク・マスターの手許にある。もしメッセージが応答をリクエストすると、スレーブはリクエスト・メッセージを受信してから１ビット時間以内に単一応答制御メッセージの送信を開始する。この場合、母線送信権は１メッセージの時間だけスレーブに与えられる。応答をリクエストする制御メッセージを受信するか、インターフェースが該当の制御メッセージによって割り込み許可されない限りメッセージを送信できない。
【０４７０】
□インターフェースの割り込みを許可する制御メッセージをスレーブ・コントローラーに送信する。この場合、母線送信権は割り込み許可されたスレーブ・デバイスに渡される。スレーブはソフトウエア・プロトコルが要求する数のメッセージを送信できる。このスレーブ・デバイスのインターフェースは割り込み禁止制御メッセージを受信するか、他のアドレスに向けた制御メッセージ（Ｂ２セット）を検出するまでは割り込み可能である。ソフトウエア通信プロトコルは母線送信権をネットワーク・マスター・コントローラーまたは他のスレーブ・デバイスに戻す時点を決定する。ハードウエア・レベル調停プロトコルはアドレスの違う２つ以上のスレーブ・デバイスのインターフェースが同時に割り込み許可されるのを防止する。
【０４７１】
状態トランザクション
ＩＮＣＯＭ標準プロトコルに合致するスレーブ・デバイスはすべて有効な状態リクエストに応答しなければならない。３つの状態リクエスト・トランザクション・シーケンスが定められている。すべての製品は少なくとも第１タイプのトランザクションに適応できることを要求され、３つのトランザクションすべてに適応することも可能である。
【０４７２】
応答
すべてのスレーブ・デバイスは応答を要求する制御メッセージを受信すると応答を作成する。ただし、制御メッセージが対応のアドレス及び正しいＢＣＨを含んでいる場合に限る。応答状態メッセージはビット２をセットされており、ビットＢ２５及びＢ２６で表わされる２ビット状態を含む。ビットＢ３からビットＢ２４までは未定義であるが、多くの場合、状態リクエスト・メッセージのエコーである。Ｂ１乃至Ｂ２６でいかなるビットパターンが送信されるかに基づいてＢＣＨが計算されることはいうまでもない。２つの状態ビットの典型的な定義を表２１に示す。
【０４７３】
【表２１】

下記のＩＮＣＯＭ制御メッセージが応答を形成する。
【０４７４】
０ ａａａ ０ ８ １ ロード省略、応答
０ ａａａ ０ ９ １ ロード回復、応答
０ ａａａ ０ Ａ １ 割り込み禁止、応答
０ ａａａ ０ Ｆ １ 状態応答リクエスト
応答メッセージ完了の時点で送信権は状態をリクエストしたデバイスに戻される。
【０４７５】
シングル状態メッセージ
シングル・メッセージ状態リクエストに対していくつかのスレーブ・デバイスが応答できる。一般に、マイクロプロセッサーをベースにするスレーブはこのリクエストに応答できる。シングル状態リクエスト・メッセージは“０ ａａａ ０ ３ １”である。このメッセージはインターフェース割り込み許可命令、指令０、サブコマンド０から成る。スレーブは２通りの応答モードを選択できる：
□スレーブは上記２つの状態ビットを含む応答メッセージを返信できる。
【０４７６】
□スレーブは後述のような製品状態メッセージを返信できる。
【０４７７】
単一応答メッセージ完了の時点で送信権は状態をリクエスト下デバイスに戻される。
【０４７８】
製品状態メッセージ
製品状態メッセージのフォーマットは下記の通り：
□Ｂ２：０
□Ｂ８−３：６ビット・メーカー・コード
□Ｂ１２−９：４ビット通信ソフトウエア・バージョン
□Ｂ１８−１３：６ビット製品ＩＤ
□Ｂ２１−１９：３ビット製品特殊状態
□Ｂ２６−２２：５ビット標準状態コード
メーカー・コード
この６ビット・フィールドは製品のメーカーを固定する。
【０４７９】
コード例を挙げると下記の通り。
【０４８０】
Ｂ８−３ メーカー
００ 保留
０１ Westinghouse Electrical Components (Asheville)
０４ Westinghouse Breaker Components (Beaver)
通信ソフトウエア・バージョン
この４ビット・フィールドはスレーブ製品が使用している通信ソフトウエア・コード・バージョン番号を示すのに使用できる。
【０４８１】
製品 ＩＤ
この６ビット・フィールドはメーカー・コード内で特定製品を示すのに使用できる。
【０４８２】
製品特殊状態
この３ビット・フィールドは製品に特有な状態を示すため製品ごとに使用できる。
【０４８３】
標準状態コード
この５ビット・フィールドは表２１に示したような標準状態コードとして使用できる。各製品はこれらの定義に合致する４通りの動作状態を明らかにしなければならない。
【０４８４】
拡張状態
拡張状態リクエストに対していくつかのスレーブ・デバイスが応答できる。一般に、マイクロプロセッサーをベースとするスレーブがこのリクエストに応答することができる。拡張状態リクエスト・メッセージは“１ ａａａ ０ ３ １”である。このメッセージは割り込み許可命令、指令０及びサブコマンド１を含む。スレーブは２つのメッセージで応答する：
□第１のメッセージは上述した製品状態メッセージである。
【０４８５】
□第２のメッセージは確認メッセージであり、そのフォーマットは“０ ａａａ １ ３ １”。１２個のアドレス・ビットがスレーブのアドレスである。
【０４８６】
第２の応答メッセージが完了すると、状態をリクエストしたデバイスに送信権が戻される。
【０４８７】
動 作
ＩＮＣＯＭ通信コントローラー２９には２つの動作モードがある：マスター動作モード及びスレーブ動作モード。一般に、所与の用途に応じて、ＩＣＣ２９はこれらのモードのいずれか１つで動作するように構成されるが、単一の通信ネットワークに複数のマスターが存在することを可能にするシステムと併用することも可能である。ＩＣＣに対する典型的なプログラミング・インターフェースを以下に説明する。
【０４８８】
初期設定
ＩＣ１０初期設定ソフトウエアの一部として、いくつかのパラメーターをＩＣＣ２９にセットしなければならない。
【０４８９】
□構成：ＣＦＲ［７］（ＩＣＣマスター・モード許可）及びＡＣＦＲ［６］（分割比）にそれぞれ該当の値をロードしなければならない。マスター動作モードを可能にするにはＣＦＲ［７］をセットしなければならない。セットしなければ、ＩＣＣはマスター・モードに入れない。ＡＣＦＲ［６］は水晶発振器周波数に応じてセットしなければならない。
【０４９０】
□通信パラメーター：適切なビット伝送速度及び変調方法となるようにＩＣＡＨ［７・・・４］をセットしなければならない。ＩＣ１０の正規動作中はこれらの値を変えてはならない。
【０４９１】
□ＩＮＣＯＭアドレス：ＩＣ１０をＩＮＣＯＭスレーブとして構成するには、ＩＣＡＨ［３・・・０］及びＩＣＡ［７・・・０」にスレーブのネットワーク・アドレスをロードしなければならない。ＩＮＣＯＭマスターはアドレスを必要としない。
【０４９２】
□モード：ＩＣ１０がＩＮＣＯＭネットワークにおけるマスターなら、ＩＣＣはアドレスに関係なくネットワークを介してすべてのメッセージを受信する。ＩＣＣＲ［５］をセットすることによりＩＣＣはメッセージを送信できる。このことは割り込み許可状態ビットのセット（ＩＣＳＲ［６］）によって指示される。
【０４９３】
□割り込み：ＩＣＣサブシステムの割り込みを可能にするにはＩＣＣＲ［７］をセットしなければならない。ＩＣＳＲ［３］及びＩＣＳＲ［２］を使用して割り込みリクエストを指示する。リクエストは割り込みを許可されていないシステムにポーリングされる。
【０４９４】
これらのパラメーターをセットすれば、ＩＣＣは通信ネットワークにおいて正しく機能することができる。
【０４９５】
受信動作
ＩＣ１０の動作はＩＣＣ２９の動作モードに応じて異なる。受信機はマスター・モードかどうかに応じてその動作が異なる。
【０４９６】
マスター・モード
ＩＣ１０がマスター・モードなら、制御メッセージ・アドレスに関係なくすべてのＩＮＣＯＭネットワーク・メッセージを受信する。マスター・モードではそのインターフェースは常に割り込み可能状態にある（ＩＣＳＲ［６］＝１）。従って、すべてのネットワーク・メッセージが受信される。
【０４９７】
スレーブ・モード
ＩＣ１０がスレーブとして構成されている場合、アドレスと一致する制御メッセージだけを受信する。メッセージが処理されるときにＩＣＣインターフェースが割り込み可能状態にある場合にだけ、データ・メッセージが受信される。スレーブ・デバイスのインターフェースはこのスレーブのアドレスを含む特定の制御メッセージ・タイプによって割り込みを許可される。また、別のスレーブ・デバイスが割り込みを許可されると前記インターフェースは割り込みを禁止される。正しいアドレスの制御メッセージはすべて受信される。
【０４９８】
メッセージの処理
ＩＣＣによってメッセージが受信されると、下記事象が起こる：
１．２個のスタートビットが検出されると、直列のビット流れがフレーミングされ、バッファ、レジスターへ移される。
【０４９９】
２．メッセージが制御メッセージなら、ＢＣＨ及びアドレスがチェックされ、命令が実行される。
【０５００】
３．ＩＣＳＲ［６］がセットされるか、またはメッセージがこのＩＮＣＯＭアドレスに対する命令メッセージなら、メッセージはＩＣＭ３乃至ＩＣＭ０としてアドレスされた受信バッファ・レジスターにロードされる。この事象はＩＣＳＲ［２］がリセットされた場合にのみ起こる。ＩＣＳＲ［２］がセットされると、メッセージが処分され、ＩＣＳＲ［０］（受信機オーバラン）がセットされる。メッセージの受信中、ＩＣＳＲ［７］は１である。メッセージが処理されると、ＩＣＳＲ［２］がセットされて、受信バッファに新しいメッセージがロードされたことを指示する。先行メッセージがソフトウエアによって確認される前に受信バッファ・レジスターにロードしなければならない追加メッセージが処理されると、受信機オーバランが発生する。
【０５０１】
割り込みが許可されると、ＩＣＳＲ［２］のセットによって割り込みが開始される。ソフトウエアがＩＣＣ状態レジスターを読み、受信メッセージ・レジスターから新しいメッセージを検索する。メッセージが読み取られ、オーバラン（ＩＣＳＲ［０］）、ＢＣＨエラー（ＩＣＳＲ［１］）、及び受信動作完了（ＩＣＳＲ［２］）について状態がチェックされたら、ソフトウエアはＩＣＣＲ［１］をセットすることで受信メッセージの確認を行う。その結果、ＩＣＳＲ［２・・・０］がリセットされ、受信バッファが次のメッセージに備えて解放される。ＩＣＳＲ［２］を払うと、割り込みリクエストがリセットされる。
【０５０２】
送信動作
ＩＣＣインターフェースが割り込み許可されると（ＩＣＳＲ［６］＝１）、ＩＣ１０ソフトウエアはＩＮＣＯＭネットワークを介してメッセージの送信だけを許される。メッセージ送信のため、ソフトウエアは下記の動作を行う：
１．ＩＣＣＲ［６］をリセットして高速状態動作を不能にする。高速状態動作にも送信バッファ・レジスターが使用されるから、この処置が必要になる。
【０５０３】
２．送信すべきメッセージをメッセージ・レジスターＩＣＭ３乃至ＩＣＭ１にロードする。ＩＣＭ０［７］に送信すべきメッセージの制御ビットをロードする。この動作には読み取り／変更／書き込み命令を使用しない。このロード動作中、ＩＣＭ０［１・・・０］は常時正しい応答状態情報を含んでいなければならない。
【０５０４】
３．ＩＣＳＲ［５］を読んで送信機が使用中でないことを確認した上で、ＩＣＣＲ［０］をセットすることによって送信を開始させる。ＩＣＣＲ［０］のセットで送信機が始動する。送信機アクチブ・ビット（ＩＣＳＲ［５］）が送信が進行中であることを指示したら送信バッファ・レジスターを変化させてもよい。
【０５０５】
４．ソフトウエアはＩＣＳＲ［３］で送信完了フラッグをポーリングするか、送信完了時のＩＣＣ割り込みを待機する。
【０５０６】
応答状態動作
ＩＣＣはＩＮＣＯＭネットワーク応答リクエストに応答して応答状態メッセージを作成する。応答状態メッセージはメッセージ・ビットＢ２６及びＢ２５にＩＣＭＯ［１．０］を含む。製品状態が変化するとソフトウエアはこれら２つのメッセージ・レジスター・ビットに該当の値をリロードする。
【０５０７】
高速状態動作
ソフトウエアによって正しくプログラムされているなら、該当のＩＮＣＯＭ制御メッセージを受信するとＩＣ１０は自動的に高速状態応答メッセージを送信する。高速状態を送信するため、ソフトウエアは下記動作を行う：
１．ＩＣＣＲ［６］をリセットして高速状態の送信を不能にする。
【０５０８】
２．メッセージ・レジスター（ＩＣＭ３・・・ＩＣＭＯ）中の高速状態メッセージを更新する。
【０５０９】
３．ＩＣＣＲ［６］をセットして高速状態の送信を可能にする。
【０５１０】
高速状態リクエストがＩＣＣによって処理されると、ＩＣＣＲ［６］をセットすることによって送信バッファ・レジスター中のメッセージが送信される。バッファ・レジスターに新しいメッセージがロードするときには、新しいメッセージの“データちぎれ”を防止するため、ロード動作中ＩＣＣＲ［６］ビットがリセットされていなければならない。
【０５１１】
割り込みベクトル
マイクロコントローラーにおけるＩＮＣＯＭの割り込み優先順位は最下位である。割り込みにはベクトル・アドレス＄ＦＦＦ０−ＦＦＦ１が割り当てられる。割り込みの再処理を回避するため、プロセッサーにおけるＩビットのリセットに先立ってＩＣＣＲ［１，２または３］をセットして割り込みを確認しなければならない。
【０５１２】
アナログ・サブシステムの構成
ＩＣ１０のアナログ・サブシステムを図６３−１１９に示した。具体的には、図１０１−４０はデジタル制御ロジックを図７９−９１はアナログ回路を、図９２−１１９はＩＣＣ２９デジタル・ロジックをそれぞれ示す。
【０５１３】
デジタル制御ロジック
１．カッドコンパレーター・サブシステム・ロジック
カッドコンパレーター・サブシステム・ロジック５８は４つのコンパレーター２００，２０２，２０４及び２０６を含む（図６４及び８１）。各コンパレーターは所定の電圧、例えば非反転入力（図８１）と接続する＋１．２５Ｖｄｃを基準とする。入力信号は図６４に示す外部ピンＣＰ０，ＣＰ１，ＣＰ２及びＣＰ３に印加される。
【０５１４】
コンパレーター・サブシステム５８はメモリー・アドレス・スペースに配置された２つのレジスターＣＭＰＩ及びＣＭＰＳＴを介してマイクロプロセッサーと通信する。コンパレーター出力Ｑ０，Ｑ１，Ｑ２及びＱ３の所定のエッジにおいて割り込みが起こるように内部割り込みファミリティーを設ける。コンパレーター出力Ｑ０，Ｑ１，Ｑ２及びＱ３はデータ母線ＤＡＴＡ［３．．．０］において読み取られる。具体的には、各コンパレーター出力は各１対の高利得直列インバーター２０８、２１０（図６４）；２１２，２１４；２１６，２１８；及び２２０，２２２と接続し、インバーター２１０，２１４，２１８，２２２の出力はトライステート・デバイス２２４，２２６，２２８２３０に印加される。これらのトライステート・デバイスの出力はＣＭＰＳＴ［３．．．０］としてデータ母線ＤＡＴＡ［３．．．０］と接続する。これらのコンパレーター出力はＣＭＰＳＴ［３．．．０］状態ビットから成る。これら状態ビットの読み取りはマイクロプロセッサ３０がＣＭＰＳＴレジスターをアドレスするとアクチブ状態となって後述するように読み取りを開始させる読み取り信号ＲＤＣＭＰＳＴｈによって制御される。
【０５１５】
ＣＭＰＩレジスターは割り込み制御に使用される。具体的には、割り込みを許可するにはＣＭＰＩ［７．．．４］が、コンパレーター・サブシステム５８からの割り込みリクエストをリセットするにはＣＭＰＩ［７．．．４］がそれぞれ使用される。割り込みの再処理を防止するため、Ｉビットを払う前に割り込みリクエストをリセットしなければならない。
【０５１６】
コンパレーター出力Ｑ０，Ｑ１，Ｑ２及びＱ３の所定のエッジにおいて割り込みリクエスト信号ＩＮＴＲＥＱが発生する。具体的には、ＩＮＴＲＥＱ信号はコンパレーター２００の立ち上がり及び立ち下がり出力状態、及びコンパレーター２０２，２０４，２０６の立ち上がり出力状態において発生する。このＩＮＴＲＥＱ信号はカッドＮＯＲゲート２３２の出力において得られる。ＮＯＲゲート２３２の入力にコンパレーター割り込みリクエスト信号ＲＥＱ０ｈ，ＲＥＱ１ｈ，ＲＥＱ２ｈ，ＲＥＱ３ｈが印加される。これらの割り込みリクエスト信号はコンパレーター２００に対応するＯＲゲート２３４、及びコンパレーター２０２，２０４，２０６にそれぞれ対応するフリップフロップ２３６，２３８，２４０において得られる。具体的には、コンパレーター２００に対応の割り込みリクエスト信号ＲＥＱ０ｈは二重入力ＯＲゲート２３４の出力において形成される。ＯＲゲート２３４への入力はフリップフロップ２４２，２４４から来る。コンパレーター２００の出力Ｑ０は高利得インバーター２０８，２１０を介してフリップフロップ２４４のクロック入力ＣＫに供給される。インバーター２０８の出力において得られるこの信号の補数がフリップフロップ２４２のクロック入力ＣＫに供給される。フリップフロップ２４２，２４４のＱ出力がＯＲゲート２３４に供給されて、コンパレーター２００の立ち上がり及び立ち下がり出力状態においてＲＥＱ０ｈ信号を形成する。コンパレーター２０２，２０４，２０６のＱ１，Ｑ２，Ｑ３出力はフリップフロップ２３６，２３８，２４０のクロック入力ＣＫに供給されてＲＥＱ１ｈ，ＲＥＱ２ｈ，ＲＥＱ３ｈ信号を形成する。ＲＥＱ０ｈ，ＲＥＱ１ｈ，ＲＥＱ２ｈ及びＲＥＱ３ｈ信号はデータ母線ＤＡＴＡ［７．．．４］を介してマイクロプロセッサー３０により状態ビットＣＭＰＳＴ［７．．．４］として読み取られる。具体的には、ＲＥＱ０ｈ，ＲＥＱ１ｈ，ＲＥＱ２ｈ，ＲＥＱ３ｈ信号がトライステート・デバイス２４６，２４８，２５０，２５２に供給される。これらのトライステート・デバイス２４６，２４８，２５０，２５２の出力はデータ母線ＤＡＴＡ［７．．．４］と接続する。トライステート２４６，２４８，２５０，２５２はＲＤＣＭＰＳＴｈ信号の制御下にある。
【０５１７】
割り込みリクエストをリセットするのに４個の指令ビットＣＭＰＩ［７．．．４］が使用される。この指令ビットＣＭＰＩ［７．．．４］を使用することによって、ＲＥＱ０ｈ，ＲＥＱ１ｈ，ＲＥＱ２ｈ，ＲＥＱ３ｈ信号を形成するフリップフロップ２３６，２３８，２４０，２４２，２４４をリセットする。これらの指令ビットＣＭＰＩ［７．．．４］はデータ母線ＤＡＴＡ［７．．．４］を介して書き込まれ、ＷＲＣＭＰＩｈ信号と共に二重入力ＮＡＮＤゲート２５４，２５６，２５８，２６０に印加される。ＮＡＮＤゲートはマイクロプロセッサー３０がＣＭＰＩレジスターをアドレスして書き込みを開始する時にだけ割り込み許可される。ＮＡＮＤゲート２５４，２５６，２５８，２６０の出力はトライ入力ＡＮＤゲート２６２，２６４，２６６，２６８に供給される。これらのＡＮＤゲートの出力はフリップフロップ２３６，２３８，２４０，２４２，２４４のリセット入力反転Ｒに供給される。ＡＮＤゲート２６２，２６４，２６６，２６８への他の２つの入力はインバーター２７０の出力において得られるマイクロプロセッサー３０からのリセット信号ＲＥＳＥＴｂ及びフリップフロップ２７２，２７４，２７６，２７８のＱ出力において得られる割り込み許可信号ＥＮＡ０ｈ，ＥＮＡ１ｈ，ＥＮＡ２ｈ，ＥＮＡ３ｈである。ＥＮＡ０ｈ，ＥＮＡ１ｈ，ＥＮＡ２ｈ，ＥＮＡ３ｈ信号は割り込みリクエストをいったん確認したのち払うことを可能にする。ＲＥＳＥＴｂ信号はマイクロプロセッサー３０がこれらのフリップフロップをリセットすることを可能にする。割り込み再処理を防止するため、インバーター２７１の出力において得られるＷＲＣＭＰＩｂ信号が割り込み許可フリップフロップ２７２，２７４，２７６，２７８の反転Ｄ入力に供給される。これらのフリップフロップは書き込み信号ＷＲＣＭＰＩｈがイナクチブになった後、リセットされる。
【０５１８】
指令ビットＣＭＰＩ［７．．．４］はデータ母線ＤＡＴＡ［７．．．４］を介して常時０として読み取られる。具体的にはこれらの指令ビットはトライステート・デバイス２７８，２８０，２８２，２８４の出力において読み取られる。トライステート・デバイスへの入力はデジタル・アースと接続する。トライステート・デバイス２７８，２８０，２８２，２８４はマイクロプロセッサー３０がＣＭＰＩレジスターをアドレスして読み取りを開始したことを指示するＲＤＣＭＰＩｈ信号の制御下にある。
【０５１９】
コンパレーター割り込み許可信号ＥＮＡ０ｈ，ＥＮＡ１ｈ，ＥＮＡ２ｈ，ＥＮＡ３ｈを読み取るのに４個の状態ビットＣＭＰＩ［３．．．０］が使用される。これらの信号ＥＮＡ０ｈ，ＥＮＡ１ｈ，ＥＮＡ２ｈ，ＥＮＡ３ｈはフリップフロップ２７２，２７４，２７６，２７８のＱ出力において得られ、これらの出力はトライステート・デバイス２８６，２８８，２９０，２９２と接続する。トライステート・デバイスの出力はデータ母線ＤＡＴＡ［３．．．０］と接続する。トライステート・デバイス２８６，２８８，２９０，２９２はマイクロプロセッサー３０がＣＭＰＩレジスターをアドレスして読み取りを開始したことを指示するＲＤＣＭＰＩｈの制御下にある。
【０５２０】
ＲＤＣＭＰＳＴｈ，ＲＤＣＭＰＩｈ及びＷＲＣＭＰＩｈ信号はコンパレーター・デコード・システム２９４によって形成される。コンパレーター・デコード・システム２９４はレジスターＣＭＰＳＴ及びＣＭＰＩの書き込み及び読み取りができるように内部アドレス母線ＡＤＤＲ［４．．．０］に供給されるアドレスを復号する。具体的には、表７に示したように、ＣＭＰＳＴレジスターはアドレス場所＄０００８に配置されているから、アドレス＄０００８が内部アドレス母線［４．．．０］で送信されると、ＡＮＤゲート２９６（図６５）が割り込み許可される。具体的には、ＡＮＤゲート２９６は８入力ＡＮＤゲートであり、Ａ４ｈ，Ａ２ｈ，Ａ１ｈ及びＡ０ｈから成るアドレス入力ＡＤＤＲ［４，２，１，０］がインバーター２９８，３００，３０２，３０４を介して供給され、ＡＤＤＲ［３］、即ちＡ３ｈがＡＮＤゲート２９６の１つの入力に直接供給され、さらに、マイクロプロセッサー３０から信号ＳＥＬｈ，ＤｉＳＡＢＬＥｂ及びＰＨ２ｈがＡＮＤゲート２９６に供給される。
【０５２１】
１６進アドレス＄０００８は２進ビット０００１０に相当する。Ａ４ｈ，Ａ３ｈ，Ａ２ｈ，Ａ１ｈ及びＡ０ｈのアドレス入力にアドレス０１０００が供給されると、ＡＮＤゲート２９６の出力は論理１となり、ＣＭＰＳＴレジスターがマイクロプロセッサー３０によってアドレスされていることを指示する。具体的には、ＲＤＣＭＰＳＴｈ信号は二重入力ＡＮＤゲート３０６（図６４）の出力において得られる。ＡＮＤゲート３０６への入力はフリップフロップ３０８，３１０のＱ出力である。ＡＮＤゲート２９６の出力において得られるＣＭＰＳＴｈ信号がフリップフロップ３１０のＤ入力に供給される。このフリップフロップに対するタイミングはマイクロプロセッサーの位相２クロック信号ＰＨ２ｈによって行なわれる。即ち、ＰＨ２ｈ信号が１対の直列インバーター３１２、３１４を介してフリップフロップ３１０のクロック入力ＣＫに印加される。インバーター３１２の出力において得られる反転位相２クロック信号がフリップフロップ３１０の反転ＣＫ入力に印加される。マイクロプロセッサー内部制御母線ＣＰＵＣＴＬ［３．．．０］から得られるＲＥＡＤｈ信号がフリップフロップ３０８のＤ入力に印加される。ＲＥＡＤｈ信号はマイクロプロセッサー３０が読み取り動作リクエスト中であることを指示する。フリップフロップ３１０と同様に、フリップフロップ３０８のクロック入力ＣＫ及び反転ＣＫにタイミング信号が印加される。したがって、マイクロプロセッサー３０が＄０００８をアドレスすれば、ＡＮＤゲート３０６の出力に信号ＲＤＣＭＰＳＴが発生し、マイクロプロセッサー３０がＣＭＰＳＴレジスターを読み取り中であることを指示する。
【０５２２】
ＲＤＣＭＰＩｈ信号は二重入力ＡＮＤゲート３１６の出力において得られる。フリップフロップ３０８の出力がＡＮＤゲート３１６の一方の入力に供給されて、マイクロプロセッサー３０が読み取りを開始したことを指示する。ＡＮＤゲート３１６への他方の入力はフリップフロップ３１８のＱ出力である。ＣＭＰＩｈデコード信号がフリップフロップ３１８のＤ入力に印加される。フリップフロップ３１８のタイミング制御はフリップフロップ３０８，３１０の場合と同じである。ＡＮＤゲート３２０（図６０）の出力においてＣＭＰＩｈ信号が得られる。ＡＮＤゲート３２０及びインバーター２９８，３００，３０２，３０４を含む回路はマイクロプロセッサー３０が＄０００９をアドレスするとＣＭＰＩｈ信号を出力する。
【０５２３】
二重入力ＡＮＤゲート３２２（図６４）の出力においてＷＲＣＭＰＩｈ信号が得られる。ＡＮＤゲート３２２への一方の入力はフリップフロップ３１８の出力であり、ＣＭＰＩレジスターがアドレスされたことを指示する。ＡＮＤゲート３２２への他方の入力はＮＯＲゲート３２４の出力である。ＮＯＲゲート３２４はマイクロプロセッサー書き込み信号の形成に使用される。即ち、フリップフロップ３０８の出力がＮＯＲゲート３２４の一方の入力に供給される。ＮＯＲゲート３２４からの出力信号は書き込み動作中低レベルである。他方の入力はインバーター２７８の出力において得られる位相２クロックの出力である。
【０５２４】
構成レジスターＣＦＲからの４個の構成ビットＣＦＲ［３．．．０］がコンパレーターのモード制御に使用される。これらの構成ビットＣＦＲ［３．．．０］はコンパレーター２００，２０２，２０４，２０６の出力をポートＣとＯＲ演算することを可能にする。０はＯＲ演算を許可し、１は禁止する。具体的には、ＣＦＲレジスターは書き込み専用レジスターであり、フリップフロップ３２６，３２８，３３０，３３２を含む。これらのフリップフロップのＤ入力はデータ母線ＤＡＴＡ［３．．．０］と接続する。これらのフリップフロップのＱ出力はＯＲ演算を可能にする内部母線ＣＦＲ［３．．．０］と接続する。ＮＡＮＤゲート３３４への一方の入力はＮＯＲゲート３２４の出力であり、書き込み動作を指示する。他方の入力はフリップフロップ３３６の出力である。マイクロプロセッサー３０がＣＦＲレジスターをアドレスしたことを指示するＣＦＲｈ信号がフリップフロップ３３６のＤ入力に印加される。
【０５２５】
ＣＦＲｈ信号はデコード信号であり、ＡＮＤゲート３３８（図６５）の出力において得られる。ＡＮＤゲート３３８及びインバーター２９８はアドレス母線ＡＤＤＲ［４．．．０］を復号することによってＡＮＤゲート３３８の割り込みを許可し、マイクロプロセッサー３０が＄００１ＥをアドレスするとＣＦＲｈ信号を形成する。
【０５２６】
マイクロプロセッサー３０はコンパレーター・サブシステム５８をリセットすることができる。即ち、コンピューター制御母線ＣＰＵＣＴＬ［３．．．０］からインバーター２７０を介してリセット信号ＲＥＳＥＴｂがＡＮＤゲート２６２，２６４，２６６，２６８に印加されてフリップフロップ２３６，２３８，２４０，２４２，２４４をリセットする。ＲＥＳＥＴｂ信号はフリップフロップ２７２，２７４，２７６，２７８，３０８，３１０，３１８，３２６，３２８，３３０，３３２，３３６にも印加されて、マイクロプロセッサー３０がコンパレーター・サブシステム５８をリセットすることを可能にする。
【０５２７】
２．プロセッサー母線インターフェース・ロジック
マイクロプロセサー３０は表７に湿すようにメモリー・アドレス・スペースに配置された例えば７つのレジスターＡＤＣＲ，ＡＭＵＸ，ＡＣＦＲ，ＡＤＺ，ＡＭＺ，ＡＶＳＦ，ＡＣＦＲを介してアナログ制御システムと通信する。レジスターのフォーマットを図９に示した。これらのレジスターは図６７に示すレジスター選択フリップフロップ３５０，３５２，３５４，３５６，３５８，３６０，３６２によって選択され、いずれも読み書きレジスターであり、図６８に示すレジスター・デコード・サブシステム３６４によって復号される。レジスターの復号方法は多様であり、例えば、７つのプログラマブル・ロジック・アレイ（ＰＬＡ）３６６，３６８，３７０，３７２，３７４，３７６，３７８を設けてもよい。各ＰＬＡは直接または図１０６に示すようなインバーター３６６，３６８，３７０，３７２，３７４を介して供給されるアドレス入力ＡＤＤＲ［４．．．０］、及び３つの制御信号ＳＥＬｈ，ＤＩＳＡＢＬＥ及びＰＨ２ｈを含む。ＳＥＬｈ信号はマイクロプロセッサーのＡＮＡＢＳｈ信号に相当する。ＡＮＡＢＳｈ信号は領域ごとの復号を可能にするマイクロプロセッサーのマスター・チップ・アドレス・デコーダーからのレジスター選択信号である。ＤＩＳＡＢＬＥｂ信号はマイクロプロセッサーのＩＯＯＦＦ信号に相当し、テスト・モード中にすべてのＩ／Ｏデバイスの割り込みを禁止するのに使用される。ＩＯＯＦＦ信号はバッファ３７５の出力において得られる。ＰＨ２信号はマイクロプロセッサーの位相２クロックである。
【０５２８】
ＰＬＡ３６６，３６８，３７０，３７２，３７４，３７６，３７８の出力はレジスター選択信号ＡＤＺｈ，ＡＭＺｈ，ＡＶＳＦｈ，ＡＣＳＦｈ，ＡＤＣＲｈ，ＡＭＵＸｈ，ＡＣＦＲｈであり、特定のレジスターがマイクロプロセッサー３０によってアドレスされたことを指示する。たとえば、アドレス母線ＡＤＤＲ［４．．．０］にアドレス＄００２０が現われると、レジスターＡＤＣＲが選択される。同様に、他のレジスターのアドレスがアドレス母線ＡＤＤＲ［４．．．０］に現われると、該当のレジスターが選択される。
【０５２９】
ＰＬＡ３６６，３６８，３７０，３７２，３７４，３７６，３７８からの出力信号はレジスター選択フリップフロップ３５０，３５２，３５４，３５６，３５８，３６０，３６２のＤ入力に印加される。レジスター選択フリップフロップのタイミング制御は１対のインバーター３８０，３８２を介してこれらのフリップフロップのクロック入力ＣＫに供給される位相２クロック信号ＰＨ２ｈと、インバーター３８０の出力から前記フリップフロップ反転ＣＫ入力に供給される反転位相２クロック信号によって行なわれる。マイクロプロセッサー制御母線ＣＰＵＣＴＬ［３．．．０］からのリセット信号ＲＥＳＥＴｈがインバーター３８４を介して前記フリップフロップのリセット入力反転Ｒに印加されてこれらのフリップフロップをリセットと同時に０にセットする。レジスター選択フリップフロップ３５０，３５２，３５４，３５６，３５８，３６０，３６２の出力はレジスター選択信号ＡＤＣＲｈ，ＡＭＵＸｈ，ＡＣＦＲｈ，ＡＤＺｈ，ＡＭＺｈ，ＡＶＳＦｈ，ＡＣＳＦｈである。
【０５３０】
ＡＣＦＲレジスター
ＡＣＦＲレジスターはＡ／Ｄサブシステム７８によって利用される読み書きレジスターである。このレジスターはフリップフロップ３８６，３８８，３９０，３９２，３９４，３９６，３９８（図６７）を含む。
【０５３１】
ＡＣＦＲレジスターはマイクロプロセッサー３０によって読み書きされる。具体的には、フリップフロップ３８６，３８８，３９０，３９２，３９４，３９６，３９８のＤ入力がデータ母線ＤＡＴＡ［７．．．０］に接続してマイクロプロセッサー３０がこのレジスターに書き込むことを可能にする。これらのフリップフロップの出力Ｑもトライステート・デバイス４０８，４１０，４１２，４１４，４１６，４１８，４２０，４２２を介してデータ母線ＤＡＴＡ［７．．．０］と接続してこのレジスターの読み取りを可能にする。
【０５３２】
読み取り動作中、トライステート・デバイス４０８，４１０，４１２，４１４，４１６，４１８，４２０，４２２は読み取り制御ＮＡＮＤゲート４２４及び読み書き制御フリップフロップ４２６の制御下にあってこれらのフリップフロップのＱ出力がデータ母線ＤＡＴＡ［７．．．０］に接続し、マイクロプロセッサー３０によって読み取られることを可能にする。ＡＣＦＲ［４］ビットと対応のトライステート・デバイス４２２の入力はアースに接続されているから、このビットは常時０である。
【０５３３】
ＮＡＮＤゲート４２４から読み取り信号が出力される。ＮＡＮＤゲート４２４は２入力ＮＡＮＤゲートであり、読み書き制御フリップフロップ４２６及びＡＣＦＲ選択フリップフロップ３５４の制御下にある。内部制御母線ＣＰＵＣＴＬ［３．．．０］からの読み取り信号は読み書き制御フリップフロップ４２６のＤ入力に印加される。このフリップフロップのタイミング制御はクロック入力ＣＫに供給される位相２クロック信号ＰＨ２ｈと、インバーター３８０の出力からフリップフロップ４２６の反転ＣＫ入力に供給される反転位相２クロック信号によって行なわれる。フリップフロップ４２６のＱ出力は読み取りクロック信号ＲＤＣＬＫｈであり、ＮＡＮＤゲート４２４に印加される。したがって、マイクロプロセッサー３０がＡＣＦＲレジスター（たとえば＄００２３）をアドレスし、読み取り信号ＲＥＡＤｈをコンピューター制御母線ＣＰＵＣＴＬ［３．．．０］に送出すると、フリップフロップ３８６，３８８，３９０，３９２，３９４，３９６，３９８及びＡＣＦＲ［４］ビットが読み取られる。
【０５３４】
書き込み動作中、トライステート・デバイス４０８，４１０，４１２，４１４，４１６，４１８，４２０は高インピーダンス状態にあるのが普通である。書き込み制御信号はこれらのフリップフロップのＤ入力に印加される。書き込み制御信号は書き込み制御ＮＯＲゲート４２８及びＮＡＮＤゲート４３０の制御下にある。ＮＯＲゲート４２８は２入力ＮＯＲゲートであり、一方の入力は位相２クロックＰＨ２ｈからもう一方の入力は読み書き制御フリップフロップ４２６から来る。ＮＯＲゲート４２８の出力は書き込み信号ＷＲＣＬＫｈである。書き込み信号ＷＲＣＬＫｈは二重入力ＮＡＮＤゲート４３０の一方の入力に印加される。ＮＡＮＤゲート４３０への他方の入力はＡＣＦＲレジスター選択信号ＡＣＦＲｈである。ＮＡＮＤゲート４３０の出力は次にＡＣＦＲフリップフロップ３８６，３８８，３９０，３９２，３９４，３９６，３９８の反転Ｄ入力に供給される。データ母線ＤＡＴＡ［７．．．５］及びＤＡＴＡ［３．．．０］がこれらのフリップフロップのＤ入力に供給されてマイクロプロセッサー３０による書き込みを可能にする。ビットＡＣＦＲ［４］はデジタル・アースと接続する。
【０５３５】
ＡＣＦＲレジスターはマイクロプロセッサー３０によってリセット可能である。即ち、制御母線ＣＰＵＣＴＬ［３．．．０］からのリセット信号ＲＥＳＥＴｈがインバーター４３２を介してフリップフロップ３８６，３８８，３９０，３９２，３９４，３９６，３９８のリセット入力Ｒに印加される。
【０５３６】
以上に述べた通り、ＡＣＦＲレジスターはＡ／Ｄサブシステム７８を構成するのに使用される構成レジスターである。即ち、フリップフロップ３８６，３８８，３９０，３９２，３９４，３９６，３９８のＱ出力はインバーター４３４，３４６，４３８，４４０，４４２，４４４，４４６と接続する。インバーター４３４，４３６，４３８，４４０の出力は内部母線ＡＣＦＲ［３．．．０］と接続する。インバーター４４４，４４６の出力は内部母線ＡＣＦＲ［７，６］と接続する。インバーター４４２の出力は内部母線ＡＣＦＲ［５］に供給され、信号ＡＤＰＵｈとしても使用される。
【０５３７】
読み書き制御フリップフロップ４２６の出力において得られるＲＤＣＬＫｈ信号は後述するオートゼロ／オートレンジ状態マシンに使用するための状態マシン・クロック信号ＳＭＣＬＫｈの形成に利用される。ＳＭＣＬＫｈ信号はバッファ４４７の出力において得られる。バッファへの入力はＭＵＸ４４８である。ＭＵＸ４４８は外部クロック発信源からの入力信号ＣＬＫＳＲＣｈをテスト回路の制御下にその選択入力ＳＬに印加することを可能にする。正規動作中、ＳＭＣＬＫ信号がフリップフロップ４５０から出力される。フリップフロップ４５０のタイミング制御はインバーター３８０の出力において得られる反転位相２クロック信号によって行なわれる。このフリップフロップ４５０はマイクロプロセッサー３０によってリセットできる。ＮＡＮＤゲート４５２からの出力はフリップフロップ４５０のＤ入力に供給される。ＮＡＮＤゲート４５２は二重入力ＮＡＮＤゲートである。ＮＡＮＤゲート４５２への一方の入力はＲＤＣＬＫｈ信号であり、ＮＡＮＤゲート４５２への他方の入力はＯＲゲート４５４の出力である。ＯＲゲート４５４への入力はＡＶＳＦまたはＡＣＳＦレジスターがマイクロプロセッサー３０によってアドレスされ、したがって、オートゼロ／オートレンジ動作が開始されるとＳＭＣＬＫ信号が発生可能であることを指示するＡＣＳＦｈ及びＡＶＳＦｈ信号である。
【０５３８】
ＡＤＣＲレジスター
ＡＤＣＲレジスターはＡ／Ｄサブシステム７８の動作制御に使用される。このレジスターはバイトワイド読み書きレジスターであり、フリップフロップ４５８，４６０，４６２，４６４及び４６６（図１０７）を含む。３個のビットＡＤＣＲ［５］，ＡＤＣＲ［２］及びＡＤＣＲ［０］が接地し、常に０である。即ち、ビットＡＤＣＲ［０］は接地すると共にトライステート・デバイス４６８の入力と接続し、トライステート・デバイス４６８の出力はデータ母線ＤＡＴＡ［０］と接続する。同様に、ビットＡＤＣＲ［５］も接地すると共にトライステート・デバイス４７２と接続し、トライステート・デバイス４７２の出力はデータ母線ＤＡＴＡ［５］と接続する。
【０５３９】
残りのビットもマイクロプロセッサー３０によって読み取ることができる。即ち、フリップフロップ４５８，４６０，４６２，４６４，４６６の反転Ｑ出力はトライステート・デバイス４７４，４７６，４７８，４８，４８２と接続し、これらのトライステート・デバイスの出力はデータ母線ＤＡＴＡ［１，３，４，６，７］に供給される。
【０５４０】
すべてのビットＡＤＣＲ［７．．．０］についてトライステート・デバイス４６８，４７０，４７２，４７４，４７６，４７８，４８０，４８２は読み取り制御ＮＡＮＤゲート４８４の制御下にある。常態ではこれらのトライステート・デバイスは高インピーダンス状態にある。ただし、読み取り動作中、ＮＡＮＤゲート４８４はこれらのトライステート・デバイスがＡＤＣＲ［７．．．０］ビットをデータ母線ＤＡＴＡ［７．．．０］に接続することを可能にする。ＮＡＮＤゲート４８４は２入力ＮＡＮＤゲートである。ＡＤＣＲｈ信号が一方の入力に印加される。この信号はＡＤＣＲレジスターのデコード信号である。具体的には、ＡＤＣＲレジスターはメモリー・アドレス＄００２０に配置されているから、マイクロプロセッサー３０によってこのアドレスが書き込まれると、ＡＤＣＲｈ信号がアクチブとなる。ＮＡＮＤゲート４８４への他方の入力は上記ＲＤＣＬＫｈ信号である。したがって、マイクロプロセッサー３０がＡＤＣＲレジスターをアドレスして読み取りを開始すると、ＮＡＮＤゲート４８４が割り込み可能となる。
【０５４１】
ビットＡＤＣＲ［１］，ＡＤＣＲ［３］及びＡＤＣＲ［４］はマイクロプロセッサー３０によって書き込むことのできる制御ビットである。具体的には、フリップフロップ４５８，４６０，４６２のＤ入力はデータ母線ＤＡＴＡ［１，３，４］と接続し、反転Ｄ入力は二重入力ＮＡＮＤゲート４８６の出力と接続する。ＡＤＣＲｈ信号はＮＡＮＤゲート４８６の一方の入力に印加されてＡＤＣＲレジスターがマイクロプロセッサー３０によってアドレスされたことを指示する。他方の入力にはＷＲＣＬＫｈ信号が印加される。したがって、マイクロプロセッサー３０がＡＤＣＲレジスターをアドレスして書き込み動作を開始するとＮＡＮＤゲート４８６が割り込み許可される。
【０５４２】
ビットＡＤＣＲ［７］及びＡＤＣＲ［６］はフリップフロップ４６４，４６６によって形成される読み取り専用状態ビットであり、オートゼロ・シーケンス及びＡ／Ｄ変換が完了したことを指示する。フリップフロップ４６４，４６６は１対のインバーター４８８，４９０を介して位相２クロック信号ＰＨ２ｈによってクロックされる。Ａ／Ｄサブシンステム７８の状態及びオートゼロ動作を表わす状態信号ＥＯＣｈ，ＥＯＡＺｈは後述する制御回路を介してフリップフロップ４６４，４６６のＤ入力に印加される。具体的には、オートゼロ・プロセスの完了を指示するオートゼロ信号ＥＯＡＺｈの末尾がインバーター４９４を介してフリップフロップ４９２の反転Ｓ入力に印加され、フリップフロップ４９２のＱ出力が遅延フリップフロップ４９６のＤ入力に供給される。フリップフロップ４９６のＱ出力はバッファ増幅器４９８を介してフリップフロップ４６４のＤ入力に供給され、フリップフロップ４６４の反転Ｑ出力はトライスレート・デバイス４８０及びバッファ増幅器５００を介してデータ母線ＤＡＴＡ［６］に供給されてオートゼロ・フラッグを完了させる。
【０５４３】
インバーター５０４及び後述する制御回路を介してフリップフロップ４６６にＥＯＣｈ信号が印加される。ＥＯＣｈ信号はＡ／Ｄ変換プロセスの完了を指示する。インバーター５０４の出力はフリップフロップ５０２の反転Ｓ入力に供給され、フリップフロップ５０２のＱ出力はフリップフロップ５０６のＤ入力に供給される。遅延フリップフロップ５０６のＱ出力はバッファ増幅器５０８を介してフリップフロップ４６６のＤ入力に供給され、バッファ５０８の出力はフリップフロップ４６６のＤ入力に供給される。フリップフロップ４６６の反転Ｑ出力はトライステート・デバイス４８２及びバッファ増幅器５１０を介してデータ母線ＤＡＴＡ［７］に供給されてＡ／Ｄ変換完了フラッグを発生させる。
【０５４４】
フリップフロップ４９６，５０６のタイミング制御はインバーター４８８の出力において得られる位相２クロック信号によって行なわれる。フリップフロップ４９６，５０６もフリップフロップ４６４，４６６もインバーター５１６の出力において得られるＲＥＳＥＴｂ信号を介してマイクロプロセッサー３０によってリセットすることができる。
【０５４５】
ＡＣＦＲ［５］はオートゼロ完了及びＡ／Ｄ変換完了フラッグをリセットすると共にビットＡＣＦＲ［６］及びＡＣＦＲ［７］をリセットしてマイクロプロセッサー３０からＡ／Ｄ割り込みリクエストＳＹＩ１ｂ信号を除去する指令ビットである。指令ビットＡＣＦＲ［５］はデータ母線ＤＡＴＡ［５］において得られ、二重入力ＮＡＮＤゲート５１２の一方の入力に供給される。ＮＡＮＤゲート５１２への他方の入力はＡＤＣＲレジスターへの書き込み動作を可能にするＮＡＮＤゲート４８６の非反転出力である。ＮＡＮＤゲート５１２の出力は二重入力ＡＮＤゲート５１４の一方の入力に供給される。ＡＮＤゲート５１４への他方の入力はインバーター５１６の出力において得られるマイクロプロセッサー・リセット信号ＲＥＳＥＴｂである。ＡＮＤゲート５１４の出力がフリップフロップ４９２，５０２のリセット入力反転Ｒに供給されて完了フラッグをリセットし、Ａ／Ｄ割り込みＳＹ１Ｂを除去する。
【０５４６】
Ａ／Ｄ割り込み信号ＳＹ１１ｂはオート・ゼロ・シーケンス及びＡ／Ｄ変換完了時にＡ／Ｄ割り込みＡＤＣＲ［４］が許可されると３入力ＮＡＮＤゲート５１６の出力において形成される。ＮＡＮＤゲート５１６への一方の入力は２入力ＯＲゲート５１８の出力である。ＯＲゲート５１８への入力はフリップフロップ４６４，４６６のＱ出力と接続するバッファ５１７，５１９の出力において得られる状態ビットＡＤＣＲ［６］及びＡＤＣＲ［７］であり、これらのビットＡＤＣＲ［７，６］はオートゼロ動作及びＡ／Ｄ変換の完了をそれぞれ指示する。ＮＡＮＤゲート５１６への他の入力は割り込み許可を指示するＡＤＣＲ［４］ビットである。第３の入力は通常はテスト中にだけ使用されるテスト回路から供給される。
【０５４７】
ＡＤＣＲ［２］はマイクロプロセッサー３０によって書き込むことができ、Ａ／Ｄシーケンスを開始するのに使用される指令ビットである。このビットはデータ母線ＤＡＴＡ［２］において得られ、二重入力ＮＡＮＤゲート５２０に供給される。ＮＡＮＤゲート５２０への他方の入力はＡＤＣＲレジスター書き込み制御ＮＡＮＤゲート４８６から供給される。フリップフロップ５２２のＱ出力はフリップフロップ５２４のＤ入力に供給される。フリップフロップ５２４の出力はバッファ５２５を介して遅延フリップフロップ５２６のＤ入力に供給される。遅延フリップフロップ５２６のＱ出力はスタート・オートゼロ信号ＳＴＡＺｈの形成に使用される。具体的には、フリップフロップ５２６のＱ出力はバッファ５３０を介して二重入力ＡＮＤゲート５２８の一方の入力に供給される。ＡＮＤゲート５２８への他方の入力はテスト回路から供給される。ＡＮＤゲート５２８の出力がＳＴＡＺｈ信号である。
【０５４８】
ＳＴＡＺｈ信号はオートゼロ状態マシンが使用中（ＡＺＢＳＹｈ）であれば払われる。具体的には、ＡＺＢＳＹｈ信号はインバーター５３１を介して２入力ＡＮＤゲート５３０の一方の入力に供給される。マイクロプロセッサー３０からのＲＥＳＥＴｂ信号が他方の入力に印加される。ＡＮＤゲート５３０の出力がフリップフロップ５２２の反転Ｒ入力に供給されてこのフリップフロップをリセットする。フリップフロップ５２４，５２６のタイミング制御はインバーター５２７の出力において得られるＳＭＣＬＫｈ信号によって行なわれる。フリップフロップ５２４，５２６はリセット入力反転Ｒに印加されるＲＥＳＥＴｂ信号を介してマイクロプロセッサー３０によってリセットされる。
【０５４９】
ＡＤＣＲ［１］ビットは４つのサンプリング／保持スイッチ１０８，１１０，１１２，１１４を制御するのに使用される。即ち、フリップフロップ４５８のＤ出力がＡＮＤゲート５３２の一方の入力に供給され、ＡＮＤゲート５３２への他方の入力はテスト回路から供給される。ＡＮＤゲート５３２の出力はサンプリング／保持スイッチ１０８，１１０，１１２，１１４を制御する信号ＳＡＭＰｈである。
【０５５０】
フリップフロップ４６２のＱ出力において得られるＡＤＣＲ［３］ビットは積分器リセットを制御するのに使用される。具体的には、フリップフロップ４６２の出力は２入力ＡＮＤゲート５３４の一方の入力に供給され、ＡＮＤゲート５３４の他方の入力はテスト回路から供給される。ＡＮＤゲート５３４の出力が積分器リセット信号ＩＮＴＲＥＳｈである。この信号はバッファ７５７（図７３）に印加されてＤＩＳＣＨｈ信号を発生させ、スイッチ９６（図８８）にも印加される。この信号が高レベルならば、スイッチ９６（図４１）がＭＸＯピンを電流ミラー９２から遮断してアナログ・アースＡＶＳＳへ短絡させる。このビットがセットされたままである限り、スイッチ９６は短絡状態のままである。ＡＤＣＲ［３］に０を書き込むことによって短絡スイッチ９６を開路させることができる。この信号はスイッチ９６の現状態をも表わす。
【０５５１】
入力マルチプレクサー制御
電圧及び電流入力ＭＵＸ６２，６４を制御するのに８ビット読み書きレジスターＡＭＵＸ［７．．．０］が使用される。このレジスターは２つのフィールドに分割されており、一方のフィールドは電圧入力を制御して信号ＶＭＵＸ［３．．．０］を発生させ、他方のフィールドは電流入力を制御して信号ＣＭＵＸ［３．．．０］を発生させる。
【０５５２】
ＶＭＵＸ［３．．．０］信号はフリップフロップ５３６，５３８，５４０，５４２（図６９）によって形成される。これらのフリップフロップのＤ入力はデータ母線ＤＡＴＡ［３．．．０］と接続して、マイクロプロセッサー３０による書き込みを可能にする。これらのフリップフロップの出力はトライステート・デバイス５４４，５４６，５４８，５５０を介してデータ母線ＤＡＴＡ［３．．．０］と接続してマイクロプロセッサー３０がこれらのフリップフロップの内容を読み取ることができるようにする。トライステート・デバイス５４４，５４６，５４８，５５０は状態で高インピーダンス状態にあり、ＮＡＮＤゲート５５２の制御下にある。ＮＡＮＤゲート５２２は２入力ＮＡＮＤゲートであり、一方の入力には読み取りクロック信号ＲＤＣＬＫｈが印加されて、上述したように、マイクロプロセッサー３０による読み取り動作を指示し、他方の入力にはＡＭＵＸ信号が印加されて、このレジスターがマイクロプロセッサー３０によってアドレスされたことを指示する。即ち、ＡＭＵＸレジスターはメモリー場所＄００２１に配置されていて、マイクロプロセッサー３０がこの場所をアドレスするとＡＭＵＸｈ信号が高いアクチブ状態となる。したがって、フリップフロップ５３６，５３８，５４０，５４２のＱ出力をデータ母線ＤＡＴＡ［３．．．０］に接続することにより、マイクロプロセッサー３０は前記フリップフロップの内容を読み取ることができる。
【０５５３】
フリップフロップ５３６，５３８，５４０，５４２への書き込み動作はＮＡＮＤゲート５５４によって制御される。このＮＡＮＤゲート５５４はこれらのフリップフロップの反転Ｄ入力に印加される書き込み信号ＷＲＭＵＸｂを出力する。ＮＡＮＤゲート５５４は３入力ＮＡＮＤゲートであり、第１入力に書き込みクロックＷＲＣＬＫｈ信号が、第２入力にＡＭＵＸｈ信号が、第３入力にＡＲＢＳＹｈ信号がそれぞれ印加される。ＡＲＢＳＹｈ信号はオートレンジング・システムが使用中であることを指示する信号であり、詳しくは後述する。
【０５５４】
フリップフロップ５３６，５３８，５４０，５４２はそれぞれのリセット入力反転Ｒに印加されるＲＥＳＥＴｂ信号によってリセットされる。ＲＥＳＥＴｂ信号はマイクロプロセッサー３０がこれらのフリップフロップをリセットすることを可能にする。
【０５５５】
ＣＭＵＸ［３．．．０］信号はフリップフロップ５５６，５５８，５６０，５６２によって形成される。これらのフリップフロップのＤ入力はデータ母線ＤＡＴＡ［７．．．４］と接続してマイクロプロセッサー３０による書き込みを可能にする。これらのフリップフロップのＱ出力は読み取り動作のためのトライステート・デバイス５６４，５６６，５６８，５７０を介してデータ母線ＤＡＴＡ［７．．．４］と接続する。上記トライステート・デバイスは常態では高インピーダンス状態にあり、マイクロプロセッサー３０が読み取り動作を開始してアドレス＄００２１をアドレス母線ＡＤＤＲ［４．．．０］に送出するとこれらのフリップフロップが読み取られるようにするＮＡＮＤゲート５５２の制御下にある。フリップフロップ５５６，５５８，５６０，５６２への書き込み動作はフリップフロップ５３６，５３８，５４０，５４２の場合と同様にＮＡＮＤゲート５５４によって制御される。
【０５５６】
フリップフロップ５３６，５３８，５４０，５４２，５５６，５５８，５６０，５６２の出力は図４１及び８０に示すように電流及び電圧ＭＵＸｅｓ６６，６８を制御するＭＵＸ制御信号ＭＵＸＣＴＬ［２６．．．０］を形成するのに使用される。即ち、電圧チャンネルＭＵＸ６６，６８は制御信号ＶＭＵＸ［３．．．０］信号によって制御され、電圧チャンネルＭＵＸ６６はＣＭＵＸ［３．．．０］信号によって制御される。これらの信号は電圧チャンネル及び電流チャンネルＭＵＸのそれぞれの個別制御を可能にするＭＵＸ制御信号ＭＵＸＣＴＬを形成するため、一連のインバーター、ＯＲゲート及びＡＮＤゲート（図６７）によって復号される。具体的には、二重入力ＡＮＤゲート５７２，５７４，５７６，５７８の一方の入力にＣＭＵＸ［３．．．０］信号が印加され、他方の入力にインバーター５８０を介して信号ＣＡＺｈが印加される。信号ＣＡＺｈは電流増幅器９０がオートゼロ化中であることを指示する。信号ＣＡＺｈはＡ／Ｄサブシステム７８に使用される信号ＣＳＨＲＴｈの形成にも利用される。信号ＣＳＨＲＴｈはインバーター５８０と直列に接続するインバーター５８１の出力において得られる。
【０５５７】
ＮＡＮＤゲート５７２の出力は一連の直列に接続されたインバーター５８２，５８４，５８６，５８８，５９０，５９２，５９４と接続し、ＮＡＮＤゲート５７４の出力は一連の直列に接続されたインバーター５９６，５９８，６００，６０２，６０４，６０６，６０８と接続し、ＮＡＮＤゲート５７８の出力は一連の直列に接続されたインバーター６２４，６２６，６２８，６３０，６３２，６３４，６３６と接続する。インバーター５９４，６０８，６２２，６３６の出力は二重入力ＯＲゲート６３８，６４０，６４２，６４４の一方の入力と接続し、インバーター５８２，５９６，６１０，６２４の出力が他方の入力と接続する。ＮＡＮＤゲート５７２，５７４，５７６，５７８の出力は二重入力ＯＲゲート６４６，６４８，６５０，６５２の一方の入力に印加され、インバーター５９２，６０６，６２０，６３２の出力が他方の入力に印加される。ＯＲゲート６３８，６４０，６４２，６４４，６４６，６４８，６５０，６５２の出力は二重入力ＡＮＤゲート６５４，６５６，６５８，６６０，６６２，６６４，６６６，６６８の一方の入力に印加され、内部母線ＡＣＦＲ［３．．．０］からのＡＣＦＲ［３．．．０］ビットが他方の入力に印加されて入力ＭＵＸ６６（図４１が電流モードか電圧モードかを制御する。ＡＣＦＲ［３．．．０］ビット中に１があれば電流モードを選択する。具体的には、ＡＣＦＲ［３］ビットがＡＮＤゲート６５４，６５６の入力に印加され、ＡＣＦＲ［２］ビットがＡＮＤゲート６５８，６６０の入力に印加され、ＡＣＦＲ［１］ビットがＡＮＤゲート６０８，６１０の入力に印加され、ＡＣＦＲ［０］がＡＮＤゲート６６６，６６８の入力に印加される。ＡＮＤゲート６５４，６５６，６５８，６６０，６６２，６６４，６６６，６６８の出力は電流チャンネルＭＵＸｅｓ６６の個別制御を可能にするデコード信号ＭＵＸＣＴＬ［２０．．．１３］である。
【０５５８】
サンプル／ホールドスイッチ１０８，１１０，１１２，１１４もインバーター６７０，６７２，６７４，６７６，６７８，６８０及び３入力ＡＮＤゲート６８２，６８４を含むデコード回路（図７２）によって個別に制御できる。具体的には、インバーター６７０，６７２，６７４，６７６は内部ＡＣＦＲ母線［３．．．０］と接続し、インバーター６７０，６７２の出力はＮＡＮＤゲート５３２（図３１）において得られ、指令ビットＡＣＦＲ［１］がセットされたことを指示するＳＡＭＰｈ信号と共にＡＮＤゲート６８２に印加される。インバーター６７４，６７６の出力はＳＡＭＰｈ信号と共にＡＮＤゲート６８４に印加される。ＳＡＭＰｈ信号はインバーター６７８，６８０とも接続し、ＡＮＤゲート６８４の出力はサンプル／ホールドスイッチ１０８，１１０，１１２，１１４の個別制御を可能にする信号ＭＵＸＣＴＬ［２４．．．２１］である。具体的には、ＡＮＤゲート７４６は２入力ＡＮＤゲートであり、一方の入力にはＷＲＭＵＸｂ信号が印加され、他方の入力にはインバーター７４８を介して信号ＶＡＺｈが印加される。後述するように、信号ＶＡＺｈはアクチブであり、電圧増幅器８０がゼロ化されつつあることを指示する。ＡＮＤゲート７２４，７２６，７２８，７３０，７３２，７３４，７３６，７３８，７４０の出力は信号ＭＵＸＣＴＬ［９．．．０］である。
【０５５９】
詳しくは後述するが、電流チャンネルが選択されるとオートレンジ動作が抑止される。ＡＮＤゲート７２０の出力はインバーター７５０を介して信号ＭＸＯＳＥＬｈを形成するのに利用される。具体的には、電流チャンネルが選択されたことを指示する信号ＭＸＯｈはＡＮＤゲート７５２の出力において形成され、ＭＵＸＣＴＬ［９］信号に相当する。ＡＮＤゲート７５２は２入力ＡＮＤゲートであり、一方の入力はテスト回路と接続し、他方の入力はＯＲゲート７５４と接続している。このＯＲゲート７５４は２入力ＯＲゲートであり、一方の入力はテスト回路と、他方の入力は電流チャンネルが選択されたことを指示するＡＮＤゲート７４２とそれぞれ接続している。
【０５６０】
バッファ増幅器７５６の出力においてＶＮＵＬＬｈ信号が形成される。このＶＮＵＬＬｈ信号はゼロ・スイッチ８６（図６９及び８７）を制御して電圧増幅器８０をオートゼロ化させる。バッファ増幅器７５６への入力は２入力ＡＮＤゲート７５８の出力である。ＡＮＤゲート７５８への一方の入力は増幅器８０がオートゼロ化されつつあることを指示するＶＡＺｈ信号であり、他方の入力はインバーター７４８，７６０を介して印加される同じ信号ＶＡＺｈである。
【０５６１】
２入力ＯＲゲート７６１の出力においてＡＧＮＤｈ信号が形成される。ＯＲゲート７６１への一方の入力はＡＮＤゲート７４４からの出力であり、他方の入力はＶＮＵＬＬｈ信号である。ＡＧＮＤｈ信号を利用して電圧チャンネルを接地する（図３）。ＡＧＮＤｈ信号はＭＵＸＣＴＬ［１０］として得られる。
【０５６２】
ＭＵＸＣＴＬ［２６，２５，１２，１１］はテスト回路と併用される。
【０５６３】
オートゼロ・レジスターＡＤＺ，ＡＭＺ
ＡＤＺ及びＡＭＺレジスターは電流及び電圧増幅器８０，９０のためのオートゼロ・ロジック９８と併用される。オートゼロ・ロジックは製造に際してＣＭＯＳ技術を採用したために生じた増幅器８０，９０のオフセットを修正する。
【０５６４】
ＡＤＺレジスター
ＡＤＺレジスター（図７４）は電圧増幅器８０のオフセット修正値を含む６ビット読み書きレジスターである。すでに述べたように、このレジスターへの書き込み動作は診断及び検証だけがその目的である。このレジスターには、オートゼロ・シーケンス完了時に増幅器８０のオフセット修正値がロードされる。
【０５６５】
具体的には、フリップフロップ７６２，７６４，７６６，７６８，７７０，７７２を含むこのレジスターにデータ母線ＤＡＴＡ［７．．．０］が印加される。ＭＵＸｅｓ７７４，７７６，７７８，７８０，７８２，７８４はこれらのフリップフロップの入力をデータ母線ＤＡＴＡ［７．．．０］またはゼロ母線ＺＥＲＯ［５．．．０］と接続することを可能にする。ＺＥＲＯ「５．．．０」母線はゼロ化中の増幅器のオフセット修正値を含み、ＡＤＺレジスターへのオフセット修正値書き込みを可能にする。データ母線ＤＡＴＡ［５．．．０］はＭＵＸｅｓ７７４，７７６，７７８，７８０，７８２，７８４のＡ入力に印加される。ＺＥＲＳＥＬ信号は前記ＭＵＸｅｓの選択入力ＳＥＬに印加され、ＡＤＺレジスターがデータ母線からロードされるかゼロ母線からロードされるかを制御する。ＭＵＸＥＳ７７４，７７６，７７８，７８０，７８２の出力はフリップフロップ７６２，７６４，７６６，７６８，７７０，７７２のＤ入力に印加される。オートゼロ状態マシンによって形成されるＺＥＲＳＥＬｈ信号（図７６）は状態マシンが状態Ｓ３にあることを指示する。状態Ｓ３において、オフセット修正値が後述するＶＺＣＬＫｈ信号によってＡＤＺレジスター中にラッチされる。ＶＺＣＬＫｈ信号はオートゼロ状態マシンによって形成され、バッファ８０３の出力において得られる。この信号ＶＺＣＬＫｈはフリップフロップ７６２，７６４，７６６，７６８，７７０，７７２の反転Ｇ入力に印加される。
【０５６６】
フリップフロップ７６２，７６４，７６６，７６８，７７０，７７２のＱ出力は電圧増幅器８０と関連の内部母線ＶＺＥＲＯ［５．．．０］に印加される。前記フリップフロップのＱ出力はトライステート・デバイス７８６，７８８，７９０，７９２，７９４，７９６を介してデータ母線［５．．．０］とも接続してマイクロプロセッサー３０による前記フリップフロップの読み取りを可能にする。ビットＡＤＺ［７，６］は接地入力を有するトライステート・デバイス７９８，８００を介してデータ母線ＤＡＴＡ［７，６］と接続しているから常時０である。
【０５６７】
トライステート・デバイス７８６，７８８，７９０，７９２，７９４，７９６，７９８，８００はフリップフロップ７６２，７６４，７６６，７６８，７７０，７７２の出力とデータ母線ＤＡＴＡ［７．．．０］との接続を防げない状態にある限り、読み取り動作中を除いて高インピーダンス状態にある。前記トライステート・デバイスはＮＡＮＤゲート８０２の制御下にある。ＮＡＮＤゲート８０２の出力はＡＤＺレジスター読み取りを表わすＶＺＲＤｂ信号である。ＮＡＮＤゲート８０２への入力は信号ＲＤＣＬＫｈ及びＡＤＺｈである。読み取り信号ＲＤＣＬＫｈは読み取りクロック信号である。ＡＤＺｈ信号はマイクロプロセッサー３０がアドレス＄００２４をアドレス母線ＡＤＤＲ［４．．．０］に送出したことを表わす。ＡＤＺレジスターはＶＺＣＬＫｈ信号によってロードされる。
【０５６８】
ＡＤＺレジスターはマイクロプロセッサー３０によってもリセットすることができる。具体的には、フリップフロップ７６２，７６４，７６６，７６８，７７０，７７２のリセット入力にＲＥＳｂ信号が印加される。
【０５６９】
ＡＭＺレジスター
ＡＭＺレジスターは６ビット読み書きレジスターであり、電流ミラー増幅器９２に関連するオフセット修正値を含んでいる。このレジスターにはオートゼロ・シーケンス完了時に修正値がロードされる。このレジスターへの書き込み動作は診断及び検証のみを目的とする。
【０５７０】
ＡＭＺレジスターはフリップフロップ８０４，８０６，８０８，８１０，８１２，８１４を含む。これらフリップフロップのＱ出力は内部母線ＣＺＥＲＯ［５．．．０］と接続する。これらフリップフロップの入力にはＭＵＸ７７４，７７６，７７８，７８０，７８２，７８４を介してデータ母線ＤＡＴＡ［７．．．０］が印加される。上記フリップフロップはオートゼロ状態マシンからのＣＺＣＬＫｂ信号にクロック制御されて電流増幅器９０（図４１）のオフセット修正値を後述する状態Ｓ７（ＡｐｐｅｎｄｅｘＣ参照）においてＡＸＺレジスター中にラッチする。ＣＺＣＬＫｂ信号はバッファ８１６を介してこれらフリップフロップの反転Ｄ入力に印加される。フリップフロップのリセット入力ＲにＲＥＳｂ信号が印加されてフリップフロップをリセットする。前記フリップフロップのＱ出力はトライステート・デバイス８１８，８２０，８２２，８２４，８２６，８２８を介してデータ母線ＤＡＴＡ［５．．．０］に印加される。ビットＡＭＺ［７，６］は使用されず、常に０である。具体的には、データ母線ＤＡＴＡ［７，６］はそれぞれトライステート・デバイス８３０，８３２の出力と接続する。トライステーツ装置８３０，８３２への入力は接地している。したがって、ＡＭＺ［７，６］は常に０である。
【０５７１】
前記トライステーツ・デバイス８１８，８２０，８２２，８２４，８２６，８２８，８３０，８３２はすべてＮＡＮＤゲート８３４の制御下にある。ＮＡＮＤゲート８３４の出力はＡＭＺレジスターの読み取りを表わす信号ＣＺＲＤｂである。ＲＤＣＬＫｈ信号がＮＡＮＤゲート８３４の一方の入力に、ＡＭＺｈ信号が他方の入力にそれぞれ印加される。ＡＭＺｈはマイクロプロセッサー３０がアドレス＄００２５に書き込んだことを表わす。
【０５７２】
フリップフロップ８０４，８０６，８０８，８１０，８１２，８１４はマイクロプロセッサー３０によってリセットされる。即ち、これらのフリップフロップのリセット入力にＲＥＳｂ信号が印加される。
【０５７３】
オートゼロ状態マシン
オートゼロ状態マシンは電圧及び電流増幅器８０，９０をゼロ化するのに必要なシーケンシングを、内部バイアス電流を調節することによって発生させる。オートゼロ・シーケンスに亘って増幅器の入力及び出力が連携の回路から隔離され、入力は接地する。オートゼロ状態マシンは増幅器の出力が状態を変えるまで分流器（図５２）を介して不連続ステップでバイアス電流を差動的に変化させる。オートゼロ化可能な増幅器を図９１に示す。状態変化に対応するステップ数がオフセット修正値を表わす。ＡＤＺ及びＡＭＺレジスターに記憶されるこの修正値についてはすでに述べた通りである。
【０５７４】
オートゼロ状態マシンをＡｐｐｅｎｄｅｘＣ、図１３０に示した。オートゼロ状態変換表、状態ダイヤグラム及び変換表状態方程式もＡｐｐｅｎｄｅｘＣに示した。
【０５７５】
状態マシンは図７４に示すように３つの状態レジスター・フリップフロップ８３６，８３８，８４０及びＮＡＮＤゲート８４２，８４４，８４６，８４８，８５０，８５２，８５４，８５６，８５８，８６０，８６２，８６４，８６６を含む。さらに、後述のように状態マシンに対する種々の入出力をも含む。状態レジスターのフリップフロップは状態変数Ｒ０ｈ，Ｒ０ｂ，Ｒ１ｈ，Ｒ１ｂ，Ｒ２ｈ，Ｒ２ｂを出力する。これらの変数はＮＡＮＤゲート８４８，８５６，８６６の出力において得られる変数Ｒ０ｄ，Ｒ１ｄ，Ｒ２ｄと共にＡｐｐｅｎｄｅｘ Ｃに示す状態方程式の展開に使用される。
【０５７６】
状態レジスターの各フリップフロップは上述したＳＭＣＬＫｈ信号によってクロック制御される。インバーター８９２の出力において得られるリセット信号ＲＥＳＥＴｂが上記各フリップフロップのリセット入力Ｒに印加される。
【０５７７】
状態レジスター・フリップフロップ８３６，８３８，８４０の出力はＡｐｐｅｎｄｅｘＣ、表Ｃ１にしたがってオートゼロ状態マシンのオートゼロ状態割り当てを画定する。８つの許容状態は下記のように定義される：
ＳＯ−アイドル状態。状態マシンがアクチブ状態になるためスタート・オートゼロ信号ＳＴＡＺｈを待機しているアイドル状態にある。状態マシンはオートレンジ状態マシンが使用中である間はアイドル状態のままである。この２つの状態マシン間の連動はオートレンジ使用中信号ＡＲＢＳＹｈによって行なわれる。ＳＴＡＺｈ信号がアクチブ、ＡＲＢＳＹｈ信号がイナクチブなら、状態マシンは状態Ｓ１に移行できる。
【０５７８】
Ｓ１−５マイクロセコンド遅延。状態Ｓ１及びＳ２は電圧増幅器出力がその状態を変えるか、またはカウンター８６８が最終値に達するまで繰り返されるループを形成する。状態Ｓ１中、タイムリクエスト信号ＴＩＭＲＥＱｈがアクチブであり、タイムアウト信号ＴＩＭＯＵＴｈがモニターされる。状態Ｓ１においてアクチブであるタイムリクエスト信号の作用下に５マイクロセコンド・タイマー（図７５）がトリガーされる。タイマーが５マイクロセコンドを計測すると、タイムアウトＴＩＭＯＵＴｈ信号がアクチブになる。その結果、状態マシンが状態Ｓ２またはＳ３に移行する。もし増幅器出力ＶＡＭＰｈ信号が高いままで、バイアス電流が未だ十分高いレベルに達せず、カウンター８６８がＦＵＬＬｂフラッグによっても指示されるように未だ最終カウントに達していないことを示唆すれば、状態マシンは状態Ｓ２に移行する。もし増幅器出力信号が低レベルとなるか、またはカウンターが最終カウントに達すると、状態マシンが状態Ｓ３に移行する。５マイクロセコンド遅れて増幅器８０は安定出力に達する。
【０５７９】
Ｓ２−クロックカウンター。カウンター８６８が未だフル・カウントを含まず、増幅器８０をゼロ化するための適当なバイアス電流を発生させるに十分なカウントでないと状態Ｓ２に入る。クロック・カウンター信号は状態Ｓ２においてアクチブであってカウント値を１だけ増分させる。状態マシンは次のクロック・パルスで必ず状態Ｓ１に移行する。
【０５８０】
Ｓ３−ラッチＡＤＺ値。電圧増幅器出力の状態が切り替わるかカウンター８６８が最終カウントに達すると、状態Ｓ３に入る。カウンターの現カウントが、ＶＺＣＬＫｈ信号を１状態時間に亘って活性化することによってＡＤＺレジスター中にラッチされる。状態マシンは必ず状態Ｓ４に移行する。
【０５８１】
Ｓ４−クリアカウンター。状態Ｓ４において、状態マシンは電流増幅器９０をオートゼロ化を開始する。カウンターがＺＥＲＲＥＳｂ信号によって払われ、カウンター出力に現われるＭＵＸｅｓ７７４，７７６，７７８，７８０，７８２，７８４から切り替わってカウント値をＡＭＺレジスター及び電流増幅器９０に送られる。状態マシンは必ず状態Ｓ５に移行する。
【０５８２】
Ｓ５−５マイクロセコンド遅延。カウンターが電流増幅器９０と接続することを除けば状態Ｓ５，Ｓ６は状態Ｓ１，Ｓ２とそれぞれ同じであり、電流増幅器の出力ＣＡＭＰｈに応答してマシンがＳ５からＳ７に移行する。
【０５８３】
Ｓ６−クロックカウンター。この状態は状態Ｓ２と全く同じである。状態マシンは必ず状態Ｓ５に移行する。
【０５８４】
Ｓ７−ＡＭＺ値ラッチ。この状態は状態Ｓ３と同様である。カウンター８６８の現内容がＡＸＺレジスター中にラッチされる。オートゼロ信号ＥＯＡＺｈが終わってオートゼロ動作の完了を示唆する。
【０５８５】
オートゼロ入力
オートゼロ・マシンへの入力信号を以下に列記する：
ＡＲＢＳＹｈ−オートレンジ使用中。オートレンジ状態マシンがアイドル状態でなければこの信号がアクチブ高となり、インバーター８７０を介して状態マシンに印加される。この信号についてはオートレンジ状態マシンとの関連であらためて説明する。
【０５８６】
ＳＴＡＺｈ−オートゼロ・スタート。指令レジスターの最初のオートゼロ・ビットが書き込まれるとこの信号がアクチブ高となる。この信号はＡＮＤゲート５２８（図６９）の出力において得られる。
【０５８７】
ＶＡＭＰｂ−電圧増幅器出力。電圧増幅器８０がオートゼロ化されるとこの信号がアクチブ高となる。ＶＡＭＰｈ信号は電圧増幅器８０の出力信号であり、フリップフロップ８８９に印加される。
【０５８８】
ＣＡＭＰｂ−電流増幅器出力。電流増幅器９０がオートゼロ化されるとこの信号が低となる。ＣＡＭＰｂ信号は電流増幅器９０の出力信号であり、フリップフロップ８９１に印加される。
【０５８９】
ＴＩＭＯＵＴｈ−タイムアウト。５マイクロセコンド遅延が経過するとこの信号がアクチブ高となる。この信号はＮＡＮＤゲート８７０（図７５）の出力において得られる。ＮＡＮＤゲート８７０は２入力ゲートであり、一方の入力はテスト・モード中アクチブであり、他方の入力はフリップフロップ８７２，８７４，８７６，８７８及びＮＡＮＤゲート８８０から成る５マイクロセコンド・タイマーと接続している。前記フリップフロップのＱ出力はＮＡＮＤゲート８８０の入力と接続する。フリップフロップ８４２，８４６はそれぞれの反転Ｑ出力がそれぞれのＤ入力と接続するように構成されている。フリップフロップ８７２，８７４，８７６のＱ出力はフリップフロップ８７４，８７６，８７８のクロック入力ＣＫとそれぞれ接続する。インバーター８７１（図７６）の出力において得られるＴＩＭＯＵＴｂ信号もオートゼロ状態マシンに印加される。ＴＩＭＯＵＴｂ信号はＮＡＮＤゲート８６０に印加される。出力フリップフロップ８７２のクロック入力ＣＫと接続しているインバーター８８２にＳＭＣＬＫｈ信号が印加される。フリップフロップ８７２，８７４，８７６，８７８のリセット入力反転ＲはＯＲゲート８８４によって制御される。このＯＲゲート８８４は２入力ＯＲゲートであり、これらの入力に信号ＡＺＴＩＭｈ及びＡＲＴＩＭｈが印加される。
【０５９０】
ＦＵＬＬｂ−カウンター・フル。バイアス電流をセットするのに使用されるカウンター８６８が１１１１１１カウントになるとこの信号がアクチブ低となる。１１１１１１カウントは最大バイアス・カウント値である。カウンター８６８は図３３に示すように接続されたフリップフロップ８７２，８７４，８７６，８７８，８８０，８８２及びＮＡＮＤゲート８８４を含む。フリップフロップ８７２，８７４，８７６，８７８，８８２のＱ出力はＮＡＮＤゲート８８４と接続しており、このＱ出力はＦＵＬＬｂフラッグ及び内部ＺＥＲＯ［５．．．０］母線である。ＦＵＬＬｂフラッグはＮＡＮＤゲート８４２，８５４の入力に印加される一方、インバーター８８８を介してＯＲゲート８８６にも印加される。ＯＲゲート８８６への他方の入力はフリップフロップ８８９の出力と接続している。フリップフロップ８８９への入力は電圧増幅器８０から出力される信号ＶＡＭＰｈである。フリップフロップ８８９はインバーター８９０からのＳＭＣＬＫｈ信号の補数によってクロック制御される。フリップフロップ８８９はインバーター８９２から出力されるＲＥＳＥＴｂ信号によってリセットされる。ＯＲゲート８８６の出力はＮＡＮＤゲート８５８に印加される。
【０５９１】
ＲＥＳＥＴｈ−リセット。システム・リセットの過程でこの信号がアクチブ高となって状態レジスターのフリップフロップ８３６，８３８，８４０をリセットする。
【０５９２】
オートゼロ出力
ＺＥＲＲＥＳｂ−ゼロ・カウンター・リセット。この信号はアクチブ低の状態でバイアス電流カウンター８６８をリセットする。この信号は状態Ｓ０及びＳ４においてアクチブとなる。この信号はＮＡＮＤゲート８９４から出力される。
【０５９３】
ＺＥＲＣＬＫｈ−ゼロ・カウンター・クロック。この信号はアクチブ高状態でバイアス電流カウンター８６８を増分する。この信号は状態Ｓ２及びＳ６においてアクチブであり、ＮＡＮＤゲート８９６から出力される。
【０５９４】
ＴＩＭＲＥＱｈ−タイム・リクエスト。この信号は状態Ｓ１及びＳ５においてアクチブであり、アクチブ高の状態で５マイクロセコンド遅延をリクエストする。この信号は２入力ＯＲゲート８９８から出力される。ＡＮＤゲート９００，９０２からの出力がＯＲゲート８９８の入力に印加される。これらＡＮＤゲートへの入力は状態マシンの出力と接続している。
【０５９５】
ＡＺＢＳＹｈ−オートゼロ使用中。この信号はアクチブ高の状態でオートゼロ動作がアクチブであることを指示する。ＡＺＢＳＹｈ信号はまた、レジスター選択信号ＡＭＺｈ，ＡＤＺｈ及び書き込みクロック信号ＷＲＣＬＫｈを復号するＮＡＮＤゲートの作用を抑止することによってマイクロプロセッサー３０がオートゼロ・レジスターに書き込むのを禁止する。この信号は状態Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７においてアクチブである。この信号はＮＡＮＤゲート９０４の反転出力において得られる。
【０５９６】
ＥＯＡＺｈ−オートゼロ終了。この信号はアクチブ高状態においてＡＤＣＲ状態レジスター中のフリップフロップ４９２（図６９）をセットしてオートゼロ・プロセスの完了を指示させる信号である。この信号はまた、ＳＴＡＺｈ信号を形成するフリップフロップを払い、状態Ｓ７においてアクチブである。この信号はＡＮＤゲート９０６から出力される。
【０５９７】
ＣＡＺｈ−電流オートゼロ。この信号はアクチブ高状態で、電流増幅器９０がオートゼロ化中であることを指示する。この信号は状態Ｓ４，Ｓ５，Ｓ６においてアクチブであり、２入力ＮＯＲゲート９０８の反転出力において得られる。ＮＯＲゲート９０８への入力は状態マシンと接続するＡＮＤゲート９１０，９１２と接続する。
【０５９８】
ＶＡＺｈ−電圧オートゼロ。この信号はアクチブ高状態において、電圧増幅器８０がオートゼロ化中であることを指示し、状態Ｓ１及びＳ２においてアクチブである。この信号はＮＡＮＤゲート９１４の非反転出力において得られる。
【０５９９】
ＣＺＣＬＫｈ−電流ゼロ・レジスター・クロック。この信号は、アクチブ低状態において、電流増幅器バイアス・カウントのため、ＡＭＺレジスターをクロック制御する。状態マシンがアイドル状態にある時、レジスター選択信号ＡＭＺｈ及び書き込みクロック信号ＷＲＣＬＫｈを復号することによってこの信号が形成される。状態マシンがアクチブになると、Ｓ７が復号されてレジスターへのクロックパルスが発生する。この信号は状態７においてアクチブである。この信号は２入力ＡＮＤゲート９１６から出力される。ＡＮＤゲート９１６への一方の入力はＮＯＲゲート９０８からの反転出力であり、他方の入力は３入力ＮＡＮＤゲート９１８からの出力である。ＮＡＮＤゲート９１８への第１入力はＮＡＮＤゲート９０４の非反転出力であり、第２、第３入力はＡＭＺｈ及びＷＲＣＬＫｈ信号である。
【０６００】
ＶＺＣＬＫｈ−電圧ゼロ・レジスター・クロック。この信号はアクチブ低状態において電圧増幅器バイアス・カウントのためＡＤＺレジスターをクロック制御する。状態マシンがアイドル状態にある時、レジスター選択信号ＡＤＺｈ及び書き込みクロック信号ＷＲＣＬＫｈを復号することによってこの信号が形成される。状態マシンがアクチブになると、Ｓ３が復号されてレジスターへのクロックパルスが発生する。この信号はＳ３においてアクチブであり、２入力ＡＮＤゲート９２０から出力される。ＮＡＮＤゲート９１４の反転出力が一方の入力に印加され、他方の入力は３入力ＮＡＮＤゲート９２２の出力と接続している。ＡＤＺｈ及びＷＲＣＬＫｈ信号が２つの入力に印加され、ＮＡＮＤゲート９０４からの非反転出力が第３の入力に印加される。
【０６０１】
ＡＺＳＴバス−オートゼロ状態。この３ビット母線はオートゼロ状態マシンのフリップフロップ８３６，８３８，８４０を含む。この母線はテスト状態において前記フリップフロップの読み取りを可能にする。
【０６０２】
オートゼロ状態のマシンの動作
オートゼロ状態マシンは電圧及び電流増幅器８０，９０をオートゼロ化する。オートゼロ化作用はフリップフロップ５２２，５２４，５２６を含む指令レジスターにビットをセットするソフトウェアによって起動される。具体的には、図６９から明らかなように、ＮＡＮＤゲート５２０に指令ビットＡＤＣＲ［２］が書き込まれると、ＮＡＮＤゲート５２０はＡＮＤゲート５２８がスタート・オートゼロ信号ＳＴＡＺｈを出力するようにフリップフロップ５２２，５２４，５２６を制御する。
【０６０３】
電圧及び電流増幅器８０，９０は以下に述べる態様でオートゼロ化される。スタート・オートゼロ信号ＳＴＡＺｈが発生すると、まず６ビット・カウンター８６８（図７４）が払われる。このカウンター８６８は状態Ｓ０及びＳ４においてＺＥＲＲＥＳｂ信号によって払われる。６ビット・カウンター８６８が払われると、電圧増幅器８０はその非反転入力がＭＵＸｅｓ６６，８６を介して接地することでオートゼロ状態となる。これは状態Ｓ１及びＳ２においてアクチブであるＶＡＺｈ信号によって行なわれる。この信号に呼応してＯＲゲート９２４の出力にＡＧＮＤｈ信号が発生し、電圧増幅器８０の非反転入力がＭＵＸｅｓ６６，８６を介して接地する。ＭＵＸ８８は電圧増幅器８０から内部補償を取り除く。次にオートゼロ化される増幅器に対応するＺＥＲＯ［５．．．０］母線へカウンター８６８の出力がゲートされたのち、５マイクロセコンド遅延が計時される。これはすでにのべた図３７の回路によって達成される。５マイクロセコンド遅延が終わると、ＮＡＮＤゲート８７０の出力にＴＩＭＯＵＴｈ信号が発生する。遅延が終わると、電圧増幅器８０の出力信号ＶＡＭＰｈがチェックされる。また、カウンター８６８のフルカウント信号ＦＵＬＬｂもチェックされる。両信号のいずれかがアクチブなら、カウントが状態マシンによってＡＤＺレジスター中にラッチされ、さもなければ、カウンター８６８が増分され、再び５マイクロセコンド遅延が計時される。カウントがラッチされたのち、電流増幅器９０について上記シーケンスが繰り返される。
【０６０４】
ＡＶＳＦ及びＡＣＳＦオートレンジ・レジスター
電圧スケール・レジスターＡＶＳＦ（図７７）は電圧入力レンジング回路８４（図４１及び８７）の動作を制御するのに使用される読み書きレジスターである。このレジスターに書き込まれる値によって増幅器８０の動作モードが決定される。このレジスターに０が書き込まれると、電圧増幅器８０はオートレンジ・モードとなり、非０値が書き込まれると、オートレンジングは抑止され、電圧増幅器８０は固定利得モードにセットされる。このレジスターは真の読み書きレジスターではなく、読み取られる値が必ずしも書き込まれた値と同じとは限らない。ＡＶＳＦレジスターに０を書き込めばオートレンジ作用が可能となるが、さりとてこのレジスターから０を読み取ることはできない。想定される値を表９に示した。このレジスターから読み取られる値は８ビットＡ−Ｄ出力を正しくスケーリングする種々の倍率のいずれか１つである。５通りの値が考えられる：即ち、×１，×２，×４，×８及び×１６である。
【０６０５】
ＡＶＳＦレジスターは６つのフリップフロップ９４４，９４６，９４８，９５０，９５２，９５４を含む。これらフリップフロップのＤ入力はレンジング動作中データ母線ＤＡＴＡ［５．．．０］と接続する。ＡＶＳＦレジスターに非０値が書き込まれると、ＮＡＮＤゲート９９８がこれを検出してオートレンジング動作を抑止する。フリップフロップ９４４，９４６，９４８，９５０，９５２，９５４の反転Ｄ入力はバッファ増幅器９５５の出力と接続する。バッファ増幅器９５５への入力は信号ＶＲＣＬＫｂである。この信号はオートレンジ状態マシンとの関連で定義され、ＡＶＳＦレジスターの読み書き動作制御に使用される。フリップフロップ９４４，９４６，９４８，８５０，８５２のＱ出力はＭＵＸ９５６，９５８，９６０，９６２，９６４のＢ入力とそれぞれ接続する。フリップフロップ９５４のＤ出力は信号ＶＧＡＩＮ３２ｈである。この信号ＶＧＡＩＮ３２ｈはカウンター１１７０（図７８）を含むオートレンジ回路からのＧＡＩＮ［４．．．０］と共に電圧増幅器８０のレンジング回路８４及びＭＵＸｅｓ８６に印加されて電圧利得を制御する。詳しくは後述するように、カウンター１１８０は電圧増幅器８０及び電流増幅器９０のオートレンジングの結果範囲を定められた値を含んでいる。これをさらに具体的に説明すると、ＭＵＸ９５６，９５８，９６０，９６２，９６４の作用下にフリップフロップ９４４，９４６，９４８，９５０，９５２，９５４のＱ出力は利得母線ＧＡＩＮ［４．．．］またはＭＵＸ９６６，９６８，９７０，９７２，９７４のＡ入力と接続することができる。ＭＵＸ９６６，９６８，９７０，９７２，９７４のＢ入力は接地しているから、フリップフロップ９４４，９４６，９４８，８５０，８５２，９５４は接地するか、または読み取り動作のためトライステート・デバイス９７６，９７８，９８０，９８２，９８４を介してデータ母線ＤＡＴＡ［５．．．０］と接続することができる。トライステート・デバイス９７６，９７８，９８０，９８２，９８４は信号ＶＲＲＤｂ（図７８）の制御下にある。
【０６０６】
ＭＵＸ９６６，９６８，９７０，９７２，９７４は複数のＡＮＤゲート９８６，９８８，９９０，９９２，９９４の一方の入力とも接続し、他方の入力はインバーター９９６の出力と接続する。インバーター９６６への入力は電圧増幅器８０がオートレンジング中であることを指示する電圧オートゼロ信号ＶＡＺｈ（図７５）である。ＡＮＤゲート９８６，９８８，９９０，９９２，９９４の出力はオートレンジングＭＵＸ８６（図８７）を制御するＶＧＡＩＮ［４．．．０］母線と接続する。
【０６０７】
ＭＵＸ９５６，９５８，９６０，９６２，９６４は信号ＶＲＺＥＲＯｈを形成するＮＡＮＤゲート９９８の制御下にある。この信号はマイクロプロセッサー３０が電圧オートレンジング開始のためＡＶＳＦレジスターに０を書き込んだことを指示する。信号ＶＲＺＥＲＯｈはアクチブ高であり、電圧増幅器８０がオートレンジング・モードにあるか固定利得モードにあるかを判断する。ＮＡＮＤゲート９９８への入力はフリップフロップ９４４，９４６，９４８，９５０，９５２のＱ出力である。ＡＶＳＦレジスターに０が書き込まれると、フリップフロップ９４４，９４６，９４８，９５０，９５２のＱ出力が高または真となる。その結果、信号ＶＲＺＥＲＯｈがアクチブとなり、ＭＵＸ９５６，９５８，９６０，９６２，９６４がフリップフロップ９４４，９４６，９４８，９５０，９５２，９５４からのＱ出力信号をＶＧＡＩＮ［４．．．０］と接続し、回路をオートレンジング・モードにする。ＡＶＳＦレジスターに非０値が書き込まれると、ＮＡＮＤゲート９９８によってこれが検出され、回路が固定利得モードとなる。その結果、ＭＵＸ９５６，９５８，９６０，９６２，９６４がフリップフロップ９４４，９４６，９４８，９５０，９５２，９５４からのＱ出力信号をＭＵＸ９６６，９６８，９７０，９７２，９７４と接続する。ＭＵＸ９６６，９６８，９７０，９７２，９７４はフリップフロップ９４４，９４６，９４８，９５０，９５２，９５４のＱ出力を接地するか、またはＡＮＤゲート９８６，９８８，９９０，９９２，９９４と接続し、これらのＡＮＤゲートＶＧＡＩＮ［４．．．０］母線と接続する。ＭＵＸ９６６，９６８，９７０，９７２，９７４は電流モードが選択されてオートレンジされている場合には電圧増幅器８０のオートレンジングを抑止するＡＮＤゲート１０００の制御下にある。ＡＮＤゲート１０００は３入力ＡＮＤゲートである。電圧増幅器オートレンジング信号ＶＲＺＥＲＯｈが第１入力に印加され、オートゼロ信号が使用中であることを示すＡＺＢＳＹｂ信号が第２入力に印加される。ＡＮＤゲート１００２の出力は電流モードが選択されたことを表わす信号ＣＵＲＲＥＮＴｈである。このＣＵＲＲＥＮＴｈ信号がＡＮＤゲート１０００の第３入力に印加される。ＡＺＢＹｂ信号はオートゼロ・マシンがアクチブである時にオートレンジ状態マシンを抑止する。電流サブシステムが選択されると、ＡＮＤゲート１００２がオートレンジングを抑止する。
【０６０８】
フリップフロップ９４４，９４６，９４８，９５０，９５２，９５４のリセット入力ＲにＲＥＧＲＥＳｂ信号が印加される。ＲＥＧＲＥＳｂ信号はインバーター１００４（図７８）から出力される。インバーター１００４への入力はＣＰＣＴＬ［３．．．０］母線からの信号ＲＥＳＥＴｈである。
【０６０９】
電流倍率レジスターＡＣＳＦは電流入力オートレンジング回路の動作制御に使用される読み書きレジスターである。このレジスターに書き込まれる値が電流サブシステムの動作モードを決定する。０が書き込まれると、電流サブシステムがオートレンジング・モードとなり、非０値が書き込まれると、オートレンジング・モードが抑止され、電流ミラーが固定スケール値にセットされる。このレジスターは真の読み書きレジスターではない。即ち、読み取られる値は必ずしも書き込まれた値と一致しない。ＡＣＳＦレジスターに０が書き込まれるとオートレンジング・モードとなるが、このレジスターから０が読み取られることはない。
【０６１０】
ＡＣＦＲレジスター（図７７）はフリップフロップ１００６，１００８，１０１０，１０１２，１０１４を含む。データ母線ＤＡＴＡ［４．．．０］は固定利得モードでの書き込み動作ではこれらのフリップフロップのＤ入力に接続する。固定利得モードにセットするためこのレジスターに非０値が書き込まれると、ＮＡＮＤゲート１０４８がこれを検出する。フリップフロップ１００６，１００８，１０１０，１０１２，１０１４の反転Ｄ入力はバッファ増幅器１０１６と接続する。バッファ増幅器１０１６への入力はオートレンジ状態マシンとの関連で後述する信号ＣＲＣＬＫｂであり、オートレンジング完了時にこのレジスター中に利得値をラッチする。信号ＲＥＧＥＲＳＳｂがリセット入力Ｒに印加される。ＭＵＸｅｓ１０１８，１０２０，１０２２，１０２４はフリップフロップ１００６，１００８，１０１０，１０１２のＱ出力がＣＧＡＩＮ［４．．．０］母線と接続してオートレンジ機能が選択されたことを指示するか、またはＭＵＸ１０２６，１０２８，１０３０，１０３２と接続することを可能にする。ＣＧＡＩＮ［３．．．０］母線は電流ミラー９２（図８８）と接続して電流ミラー９２の分割比を制御する。ＭＵＸ１０２６，１０２８，１０３０，１０３２はフリップフロップ１００６，１００８，１０１０，１０１２からの出力信号Ｑが接地するか、利得母線ＣＧＡＩＮ［３．．．０］に印加されるか、またはトライステート・デバイス１０３４，１０３６，１０３８，１０４０と接続してこれらをデータ母線ＤＡＴＡ［３．．．０］において読み取ることを可能にする。具体的には、フリップフロップ１００６のＱ出力がＭＵＸ１０１８のＢ入力に印加される。ＭＵＸ１０１８のＡ入力は利得母線ビットＧＡＩＮ［３］と接続する。フリップフロップ１００６のＱ出力はＯＲゲート１０４２，１０４４，１０４６の入力にも印加される。フリップフロップ１００８のＱ出力はＯＲゲート１０４２，１０４４，１０４６の他の入力にも印加される。また、フリップフロップ１０１０のＱ出力はＯＲゲート１０４４，１０４６に印加される。フリップフロップ１０１２のＱ出力はＯＲゲート１０４６の入力にも印加される。
【０６１１】
ＯＲゲート１０４２，１０４４，１０４６の出力はＭＵＸ１０２０，１０２２，１０２４のＢ入力に印加される。固定利得母線ビットＧＡＩＮ［３．．．０］はＭＵＸ１０１８，１０２０，１０２２，１０２４のＡ入力に印加される。ＭＵＸ１０１８，１０２０，１０２２，１０２４はＮＡＮＤゲート１０４８の制御下にある。ＮＡＮＤゲート１０４８はマイクロプロセッサー３０が電流オートレンジング開始のためＡＣＳＦレジスターに０を書き込んだことを指示するＣＲＺＥＲＯｈ信号を出力する。このレジスターに書き込まれた非０値は電流ミラー９２を固定スケール・モードにする。フリップフロップ１００６，１００８，１０１０，１０１２，１０１４のＱ出力は入力としてＮＡＮＤゲート１０４８に印加される。ＡＣＳＦレジスターに０が書き込まれるとＭＵＸｅｓ１０１８，１０２０，１０２２，１０２４がフリップフロップ１００６のＱ出力及びフリップフロップ１００８，１０１０，１０１２のＱ出力を利得母線ＧＡＩＮ［４．．．０］と接続する。ＡＣＳＦレジスターに非０値が書き込まれると、ＭＵＸ１０１８，１０２０，１０２２，１０２４がＭＵＸ１０２６，１０２８，１０３０，１０３２のＡ入力と接続する。ＭＵＸ１０２６，１０２８，１０３０，１０３２のＢ入力は接地する。ＭＵＸ１０２６，１０２８，１０３０，１０３２はシステムが電圧モードにある時電流増幅器７０のオートレンジングを抑止するＡＮＤゲート１０４９の制御下にある。この状態では、フリップフロップ１００６，１００８，１０１０，１０１２からの出力信号が接地する。ＡＮＤゲート１０４９には２つの入力がある。一方の入力はＮＡＮＤゲート１０４８と接続する。ＮＡＮＤゲート１０４８の出力はオートレンジングが選択されなかったことを指示する。フリップフロップ１００６，１００８，１０１０，１０１２，１０１４の反転Ｑ出力は入力としてＮＡＮＤゲート１０４８に印加される。ＡＮＤゲート１０４９への他方の入力はインバーター１０５０である。インバーターの出力はＭＵＸ６６が電圧モードであることを指示するＶＯＬＴＡＧＥｈ信号である。インバーター１０５０への入力はＭＵＸ６６が電流モードであることを指示するＡＮＤゲート１００２の出力である。ＡＮＤゲート１００２への入力は電流モードが選択されたことを指示するＭＸＯＳＥＬｈ信号（図７３）である。ＭＵＸ１０２６，１０２８，１０３０，１０３２の出力は１対の直列に接続されたインバーター増幅器１０５２，１０５４，１０５６，１０５８，１０６０，１０６２，１０６４，１０６６と接続する。インバーター１０５４，１０５８，１０６２，１０６６の出力は直接またはＡＮＤゲート１０６８，１０７０，１０７２を介して利得母線ＣＧＡＩＮ［３．．．０］及びトライステート・デバイス１０３４，１０３６，１０３８，１０４０に印加される。具体的にはインバーター増幅器１０５４の出力がトライステート・デバイス１０３４に印加され、インバーター増幅器１０５８の出力がインバーター増幅器１０５２の出力と共にＡＮＤゲート１０６８に印加され、インバーター増幅器１０６２の出力がインバーター増幅器１０５６の出力と共にＡＮＤゲート１０７０に印加され、インバーター増幅器１０６６の出力がインバーター増幅器１０６０の出力と共にＡＮＤゲート１０７２の入力に印加される。
【０６１２】
トライステート・デバイス１０３４，１０３６，１０３８，１０４０はデータ母線ＤＡＴＡ［３．．．０］とも接続してＡＣＳＦレジスターの読み取りを可能にする。インバーター増幅器１０６４の出力はトライステート・デバイス１０６８に印加される。このトライステート・デバイス１０６８はＤＡＴＡ［４］ビットと接続する。トライステート・デバイス１０３４，１０３６，１０３８，１０４０，１０６８は信号ＣＲＲＤｂの制御下にある。この信号についてはオートレンジ状態マシンとの関連で後述する。
【０６１３】
オートゼロ状態マシンの状態を表わす信号ＡＺＳＴ［２．．．０］がＡＮＤゲート１０７０，１０７２，１０７４（図７４）に印加される。この信号はオートゼロ状態にレジスターのフリップフロップ８３６，８３８，８４０（図７６）のＱ出力信号である。ＡＮＤゲート１０７０，１０７２，１０７４にはテスト信号も印加される。ＴＥＳＴ信号はフリップフロップ９５４のリセット入力Ｒにも印加される。ＡＮＤゲート１０７０，１０７２，１０７４の出力はトライステート・デバイス１０７６，１０７８，１０８０に印加される。トライステート・デバイス１０７６，１０７８，１０８０の出力はデータ母線ＤＡＴＡ［７．．．５］に印加されてマイクロプロセッサー３０がこれらの信号を読み取るのを可能にする。トライステート・デバイス１０７６，１０７８，１０８０は信号ＣＲＲＤｂの制御下にある。
【０６１４】
オートレンジ状態マシンの状態信号ＡＲＳＴ［２．．．０］はＡＮＤゲート１０８２，１０８４，１０８６の入力に印加される。テスト信号はＡＮＤゲート１０８２，１０８４，１０８６の入力にも印加される。ＡＲＳＴ［２．．．０］信号はオートレンジ状態レジスターのフリップフロップの状態を表わす信号であり、オートレンジ状態マシンとの関連で後述する。ＡＮＤゲート１０８２，１０８４，１０８６の出力はトライステート・デバイス１０８８，１０９０，１０９２に印加される。これらのトライステート・デバイスの出力はデータ母線ＤＡＴＡ［７．．．５］に印加される。トライステート・デバイス１０８８，１０９０，１０９２はＶＲＲＤｂ信号の制御下にある。この信号はマイクロプロセッサー３０によるオートレンジ状態レジスター・フリップフロップの状態の読み取りを制御する信号であり、オートレンジ状態マシンとの関連で後述する。
【０６１５】
オートレンジ状態マシン
オートレンジ状態マシンは図７８に示した。また、状態変換表、状態図及び変換状態方程式はＡｐｐｅｎｄｉｘＤに示した。
【０６１６】
この状態マシンはＡ／Ｄ変換に先立って電圧増幅器８０及び電流増幅器９０の利得をオートレンジングする。電圧オートレンジングの過程で電圧増幅器８０の出力信号がコンパレーター７４（図４１）によって所定値と比較されて増幅器出力が大きすぎるかＡ／Ｄレンジから外れているかが判断される。オートレンジングの開始に当たって、利得シフト・レジスター１１８０（図７８）が初期設定され、所定の時間に亘って増分される。（ＴＩＭＯＵＴｈ）。コンパレーター７４が状態を変えるか、または時間が切れると、利得シフト・レジスターの値が利得を表わす。この利得値はＡＶＳＦレジスターに記情され、レンジング回路８４の制御に利用される。
【０６１７】
電流オートレンジングの過程でレンジされた電流はＭＸＯピンから外部レジスターに供給される。外部レジスターの電圧が電圧入力に印加される。次いで電圧オートレンジングと同様にレンジングが行なわれる。このモードにおける利得値はＡＣＳＦレジスターに記憶される。
【０６１８】
オートレンジ状態マシンは３つの状態レジスター・フリップフロップ１１２８，１１３０，１１３２；ＮＡＮＤゲート１１３４，１１３６，１１３８，１１４０，１１４２，１１４４，１１４６；ＡＮＤゲート１１４８，１１５０，１１５２，１１５４，１１５６，１１５８，１１６０，１１６２；ＯＲゲート１１６４及び図４０に示すように接続された種々の出力ゲートを含む。状態レジスター・フリップフロップ１１２８，１１３０，１１３２のＱ出力は状態変数Ｒ０ｈ，Ｒ１ｈ，Ｒ２ｈである。状態レジスター・フリップフロップ１１２８，１１３０，１１３２の反転Ｑ出力は状態変数Ｒ０ｂ，Ｒ１ｂ，Ｒ２ｂである。状態変数Ｒ０ｄはＮＡＮＤゲート１１３８から出力され、状態変数Ｒ１ｄはＮＡＮＤゲート１１４６から出力され、状態変数Ｒ２ＤはＯＲゲート１１６４から出力される。
【０６１９】
状態レジスター・フリップフロップ１１２８，１１３０，１１３２はいずれもＳＭＣＬＫｈ信号によってクロック制御される。インバーター１００４から出力されるリセット信号ＲＥＧＲＥＳｂはこれら状態レジスター・フリップフロップのリセット入力Ｒに印加される。
【０６２０】
状態レジスター・フリップフロップ１１２８，１１３０，１１３２の出力はＡｐｐｅｎｄｉｘＤ、表Ｄ−１に示すようにオートレンジ状態マシンの許容出力状態を定義する。状態レジスター・フリップフロップ１１２８，１１３０，１１３２は８つの状態を許容するが、必要なのは下記の７つだけである。
【０６２１】
ＳＯ−アイドル。状態マシンはスタート・オートレンジ信号（ＳＴＡＤＣｈ）がアクチブになるのを待機するアイドル状態にある。状態マシンはオートゼロ状態マシンが使用中であるときもアイドル状態にある。２つの独立した状態マシン間のこの連動はオートレンジ使用中信号（ＡＲＢＳＹｈ）によって行なわれる。スタート・オートレンジ信号がアクチブ、オートレンジ使用中信号がイナクチブなら、オートゼロ状態マシンは状態Ｓ１に移行する。
【０６２２】
Ｓ１−リセット・シフトレジスター。状態Ｓ１で変換のタイプに応じてシフト・レジスター１１７０が初期設定される。電圧変換の場合、シフトレジスター１１７０は最下位がセットされた２進値０００１に初期設定される。これは電圧利得１に相当する。電流変換の場合、シフトレジスター１１７０は２進値０００００にセットされる。これは電流利得１に相当する。電流利得のセットには最下位４ビットだけが使用される。最下位ビットはＶＯＬＴＡＧＥｈ及びＣＵＲＲＥＮＴｈ信号を復号することでＧＲＥＳｈ信号によってセットされるかまたは払われる。
【０６２３】
Ｓ２−５マイクロセコンド遅延。状態Ｓ２及びＳ３はコンパレーター７４（図４１）の出力が切り替わるかシフトレジスター１１７０が最終利得に達するまで繰り返されるループを形成する。Ｓ２において、タイムリクエスト信号（ＴＩＭＲＥＱｈ）はアクチブであり、タイムアウト（ＴＩＭＯＵＴｈ）信号がモニターされる。タイム・リクエスト信号がアクチブになり、状態マシンが状態Ｓ１に入ると、５マイクロセコンド遅延がトリガーされる。遅延がタイムアウトすると、タイムアウト信号がアクチブになる。その結果、状態マシンは状態Ｓ３またはＳ４に移行する。もしＲＡＮＧＥｈ信号がイナクチブで、利得設定値が不足であるかまたはシフトレジスター１１７０が未だ最終利得設定値に達していないことを示唆すれば状態Ｓ３に入る。最終利得設定値はシフトレジスター１１７０の第４及び第５ビットでＶＯＬＴｈ及びＣＵＲＲｈ信号を復号することによって検出される。ＣＵＲＲｈ信号がアクチブであることで電流チャンネルが示唆されれば、最大利得に達したことを第４ビットによって指示される。電流チャンネルの場合、最大利得はシフトレジスター１１７０の第５ビット及びアクチブなＶＯＬＴｈ信号によって復号される。
【０６２４】
オートレンジ機能がアクチブなら、ＲＡＮＧＥｈ信号がアクチブになるのと同時に状態マシンが状態Ｓ４に移行する。ＡＴＯＲＮＧｈ信号がイナクチブであることからオートレンジ機能の不能が示唆されると、状態マシンは５マイクロセコンド遅延後に状態Ｓ４へ移行する。この５マイクロセコンド遅延は増幅器８０，９０が安定出力値に達することを可能にする。
【０６２５】
Ｓ３−クロックシフトレジスター。シフトレジスター１１７０が未だ最大利得値を含まず、利得が十分に高い入力信号を形成できるレベルでなければ状態Ｓ３に入る。クロック信号は状態Ｓ３においてアクチブであり、シフトレジスター１１７０を１ビットだけシフトさせる。電圧チャンネル信号に呼応して０がシフトレジスター１１７０を１ビットだけシフトさせる。電圧チャンネル信号に呼応して０がシフトレジスター１１７０の最下位ビットへシフトする。その結果、シフトレジスターは１をシフトさせることにより次のような値を発生させる：００００１，０００１０，００１００，０１０００，１００００。
【０６２６】
電流チャンネル信号に呼応して１が最下位ビットへシフトされ、次のような値が得られる：０００００，００００１，０００１１，００１１１，０１１１１。電流増幅器９０のセットには利得の４ビットだけが利用される。次のクロックパルスで状態マシンは必ず状態Ｓ２へ移行する。
【０６２７】
Ｓ４−汎用ＳＯＣパルス。状態４はＡ／Ｄコンバーターへの変換パルスをスタートさせるのに使用される。状態マシンはＳＯＣ３ｂ信号がアクチブになるまで状態Ｓ４にとどまり、ＳＯＣ３ｂ信号がアクチブになると状態マシンが状態Ｓ５へ移行する。変換パルスがスタートしてから２状態マシン・クロック周期に亘ってＳＯＣ３ｂ信号がアクチブになる。
【０６２８】
Ｓ５−変換待機。状態Ｓ５において状態マシンはアナログ変換終了信号を待機する。アナログ・エンド・オブ・コンバーション信号が高レベルとなって変換の終了を指示すると、状態マシンは状態Ｓ６へ移行する。
【０６２９】
Ｓ６−ＥＯＣパルス。変換終了信号ＥＯＡＺｈは状態Ｓ６においてアクチブである。この信号は指令／状態レジスター・セクションに対して変換プロセスが完了したことを指示する。
【０６３０】
オートレンジ入力
オートレンジ状態マシンへの入力は下記の通り：
ＡＺＢＳＹｈ−オートゼロ使用中。この信号はオートゼロ状態マシンがアイドル状態でなければアクチブ高となる。この信号はインバーター１１７１を介して状態マシンに印加される。
【０６３１】
ＡＴＯＲＮＧＨ−オートレンジ・アクチブ。オートレンジ・アクチブ信号ＡＴＯＲＮＧはマイクロプロセッサー３０がシフトレジスター１１７０に書き込む時すでにオートレンジングが開始されていたことを表わす。具体的には、ＡＴＯＲＮＧｈ信号はインバーター１１６４（図７７）から出力され、ＡＴＯＲＮＧｂ信号は二重入力ＮＯＲゲート１１６６（図７７）から出力される。ＮＯＲゲート１１６６は２つのＡＮＤゲート１１６８，１００２によって制御される。ＡＮＤゲート１００２の一方の入力ＶＯＬＴＡＧＥｈ信号が印加され、他方の入力にＶＲＺＥＲＯｈ信号が印加される。ＡＮＤゲート１００２の出力はＮＯＲゲート１１６６の他方の入力に印加される。ＡＮＤゲート１００２の出力は電流モードが選択されたこと、及びマイクロプロセッサーがＡＳＣＦレジスターに０を書き込んでオートレンジングを起動したことを指示する。
【０６３２】
ＡＴＯＲＮＧｂ及びＡＴＯＲＮＧｈ信号はＡＮＤゲート１１７２、インバーター１１７３、ＯＲゲート１１７４及びＡＮＤゲート１１７６を含む回路を介して状態マシンに印加される。ＯＲゲート１１７４は２入力ＯＲゲートであり、一方の入力はＡＮＤゲート１１７２と接続している。ＡＮＤゲート１１７２は３入力ＡＮＤゲートである。ＡＴＯＲＮＧｂ，ＴＩＭＯＵＴｈ及びＲＡＮＧＥｈ信号がＡＮＤゲート１１７２に印加される。ＯＲゲート１１７４への他方の入力は２入力ＡＮＤゲート１１７６と接続している。ＡＮＤゲート１１７６への一方の入力はＡＴＯＲＮＧｂ信号である。他方の入力はＴＩＭＯＵＴｈ信号である。
【０６３３】
ＲＡＮＧＥｈ−インレンジ信号。この信号はアクチブ高状態においてコンパレーター７４の出力信号ＣＯＭＰｂが低レベルとなったか、または利得シフトレジスター１１７０が選択された動作モードのための最大利得値に達したことを指示すある。オートレンジ・シーケンシング回路７６は利得レジスター１１７０、ＯＲゲート１１７９、ＡＮＤゲート１１８０，１１８２及びフリップフロップ１１８４を含む。ＲＡＮＧＥｈ信号はＮＯＲゲート１１７８から出力される。
【０６３４】
利得シフトレジスター１１７０はフリップフロップ１１８８，１１９０，１１９２，１１９４，１１９６から成る。これらフリップフロップのＱ出力は順次隣接のフリップフロップのＤ入力と接続する。このＱ出力は利得母線ＧＡＩＮ［４．．．０］とも接続する。各フリップフロップのクロック入力ＣＫにＧＣＬＫｈ信号が印加される。ＧＣＬＫｈ信号はＡＮＤゲート１１９８から出力される。ＡＮＤゲート１１９８への入力はオートレンジ状態マシンがＳ３状態にあることを示す状態レジスター信号Ｒ０ｂ，Ｒ１ｂ，Ｒ２ｂである。ＡＮＤゲート１１９４には信号ＳＭＣＬＫｂも印加される。
【０６３５】
ＧＣＬＫｈ信号は電圧チャンネルが選択された場合には０を、電流チャンネルが選択された場合には１を、それぞれフリップフロップ１１８８にシフトするのに使用される。具体的には、ＯＲゲート１２００，１２０２、ＡＮＤゲート１２０４、及びＮＡＮＤゲート１２０６がこの機能を制御する。ＯＲゲート１２００の一方の入力にはアクチブ高状態のＣＵＲＲＥＮＴｈ信号が印加され、他方の入力にはＡＮＤゲート１２０４から出力された信号ＧＲＥＳｂが印加される。ＯＲゲート１２００の出力がフリップフロップ１１８８のプリセット入力に印加されてこのフリップフロップへ１をシフトする。この値はＧＣＬＫｈ信号によってシフトレジスター中をシフトさせられる。
【０６３６】
同様に、ＯＲゲート１２０２の一方の入力にＶＯＬＴＡＧＥｈ信号が印加され、他方の入力にＧＲＥＳｂ信号が印加される。ＯＲゲート１２０２の出力がフリップフロップ１１８８のリセット入力Ｒに印加されて、電圧モードならこのフリップフロップへ０をシフトする。
【０６３７】
コンパレーター７４の出力信号ＣＯＭＰｂはフリップフロップ１１８４によってモニターされる。このフリップフロップのクロック入力ＣＫにはＳＭＣＬＫｂ信号が、リセット入力ＲにはＲＥＧＲＥＳｂ信号がそれぞれ印加され、このフリップフロップの出力はコンパレーター７４の出力信号が未だ切り替わっていない、即ち、コンパレーター７４の出力信号が例えば１．２５Ｖｄｃ以下であって最大値の半分に達していないことを示唆する。この信号はＯＲゲート１１７８の一方の入力に印加される。他方の入力はＡＮＤゲート１１８０及び１１８２の出力と接続している。これらのＡＮＤゲートは特定の動作モードについてシフトレジスター１１７０が最大利得値に達したことを示す。具体的には、ＡＮＤゲート１１８０は電流モードと関連する。ＡＮＤゲート１１８８の一方の入力にはＣＵＲＲＥＮＴｈ信号が印加され、他方の入力には、電流モードの場合、アクチブ状態で最大利得値を指示するシフトレジスター・フリップフロップ１１９４の出力が印加される。
【０６３８】
同様に、ＡＮＤゲート１１８２の一方の入力にはＶＯＬＴＡＧＥｈ信号が印加され、他方の入力には、電圧モードの場合、最大利得値を表わすシフトレジスター・フリップフロップ１１９６の出力が印加される。
【０６３９】
ＡＮＤゲート１１８０，１１８２の出力がフリップフロップ１１８４のＱ出力と共にＯＲゲート１１７８の入力に印加されてＲＡＮＧＥｈ信号を発生させる。このＲＡＮＧＥｈ信号はコンパレーター７４の出力信号ＣＯＭＰｂがすでに低レベルであるか、または利得シフトレジスター１１７０が特定動作モードと関連の最大利得値に達したことを示す。
【０６４０】
ＴＩＭＯＵＴｈ−タイムアウト。この信号は５マイクロセコンド遅延が終わるとアクチブ高となる。この信号はＮＡＮＤゲート８７０（図７５）から出力される。
【０６４１】
ＳＯＣ３ｂ−変換スタート３。変換スタート・パルスが３クロック周期に亘ってアクチブ状態を続けたのちアクチブ低となる。
【０６４２】
ＡＮＡＥＯＣｈ−アナログ・エンド・オブ・コンバーション。この信号はＡ／Ｄ７８が変換を終了するとアクチブ高となる。この信号はインバーター１２０８を介してＡＮＤゲート１１４０，１１６２に印加される。
【０６４３】
ＲＥＳＥＴｈ−リセット。この信号はシステムがリセット状態にある間アクチブ高となって状態レジスター・フリップフロップをリセットする。
【０６４４】
ＳＴＡＤＣｈ−変換スタート。この信号はＡＭＵＸレジスターが書き込まれるとアクチブ高となる。この信号については後述する。
【０６４５】
オートレンジ出力
オートレンジ状態マシンの出力信号は下記の通り：
ＧＲＥＳｈ−利得シフトレジスター・リセット。この信号はアクチブ高状態で利得形成用シフトレジスター１１７０をリセットする。この信号は状態Ｓ１においてアクチブである。
【０６４６】
ＧＣＬＫｈ−利得シフトレジスター・クロック。この信号はアクチブ高状態でシフトレジスターをシフトさせ、状態Ｓ３においてアクチブである。
【０６４７】
ＴＩＭＲＥＱｈ−タイム・リクエスト。この信号はアクチブ高状態で５マイクロセコンド遅延をリクエストする。この信号は状態Ｓ２においてアクチブである。ＴＩＭＲＥＱｈ信号はＡＮＤゲート１２１０から出力される。ＡＮＤゲート１２１０の入力に信号Ｒ０ｂ，Ｒ１ｂ，Ｒ２ｂが印加され、オートレンジ状態マシンが状態Ｓ２の時ＴＩＭＲＥＱｈ信号を発生させる。
【０６４８】
ＡＲＢＳＹｈ−オートレンジ使用中。この信号がアクチブ高なら変換動作が進行中である。この信号はオートゼロ及びオートレンジ状態マシンを互いに連動させる機能をも有する。ＡＲＢＳＹｈ信号はレジスター選択信号（ＡＶＳＦｈ，ＡＣＳＦｈ）を復号し、クロック信号ＷＲＣＬＫｈを書き込むＮＡＮＤゲートの割り込みを抑止することによってマイクロプロセッサー３０が利得レジスターに書き込むのを抑止する機能をも有する。この信号は状態Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６においてアクチブであり、ＮＡＮＤゲート１２１２の反転出力から得られる。状態変数Ｒ０ｂ，Ｒ１ｂ，Ｒ２ｂがＮＡＮＤゲート１２１２への入力に印加されて状態Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６においてＡＲＢＳＹｈ信号を発生させる。
【０６４９】
信号ＡＲＢＳＹｂはＡＳＣＦ及びＡＶＳＦレジスターに対する読み書き動作をコントロールするのに使用される。即ち、ＡＲＢＳＹｂ信号はオートレンジ状態マシンがアクチブならＡＳＣＦまたはＡＶＳＦレジスターに対するマイクロプロセッサー３０の読み書きを抑止する。信号ＡＲＢＳＹｂはＮＡＮＤゲート１２１２の非反転出力から得られる。このＮＡＮＤゲートの非反転出力はＮＡＮＤゲート１２１４，１２１６の入力に印加される。マイクロプロセッサー３０がアドレス＄００２６をアドレス母線ＡＤＤＲ［５．．．０］に送出すると発生するＡＶＳＦｈ信号がＮＡＮＤゲート１２１４及びＡＮＤゲート１２１８に印加される。ＮＡＮＤゲート１２１６及び１２２０の入力にはＡＣＳＦｈ信号が印加される。このＡＣＳＦｈ信号はマイクロプロセッサー３０がアドレス＄００２７をアドレス母線［５．．．０］に送出すると発生する。ＮＡＮＤゲート１２１８，１２２０の入力にはＲＤＣＬＫｈ信号が印加され、ＮＡＮＤゲート１２１４，１２１６の入力にはＷＲＣＬＫｈ信号が印加される。ＮＡＮＤゲート１２１４，１２１６の出力はＡＶＳＦレジスターに対する読み書きの制御に使用されるＶＲＲＤｂ及びＶＲＣＬＫｂ信号であり、ＮＡＮＤゲート１２１６，１２２０の出力はＡＣＦＳレジスターに対する読み書きの制御に使用されるＣＲＲＤｂ及びＣＲＣＬＫｂ信号である。
【０６５０】
ＥＯＣｈ−変換完了。この信号はアクチブ高状態で状態レジスターのフリップフロップをセットして、変換プロセスが完了したことを指示する。また、この信号はＳＴＡＤＣｈ信号を出力するフリップフロップ１２４６（図６９）を払い、状態Ｓ６においてアクチブとなる。この信号はＡＮＤゲート１２２２から出力される。信号Ｒ０ｂ，Ｒ１ｂ，Ｒ２ｂがこのＡＮＤゲート１２２２の入力に印加されて、状態マシンが状態Ｓ６であるときにだけＥＯＣｈ信号を発生させる。
【０６５１】
ＡＮＡＳＯＣｈ−アナログ・スタート・オブ・コンバーション。この信号はアクチブ高状態でＡ／Ｄ変換を起動し、３クロック・サイクルに亘ってアクチブである。この信号は状態Ｓ４においてアクチブである。アナログ・スタート・オブ・コンバーション信号ＡＮＡＳＯＣｈはフリップフロップ１２２４，１２２６，１２２８、バッファ増幅器１２３０，１２３２，１２３４、及びＡＮＤゲート１２３６を含み回路によって形成される。この信号は３クロック・サイクルに亘ってアクチブ高状態にあり、状態Ｓ４においてアクチブとなる。オートレンジ状態マシンが状態Ｓ４にあることを表わす信号がＡＮＤゲート１１５６から得られ、フリップフロップ１２２４のＤ入力に印加される。状態マシン・クロック信号ＳＭＣＬＫｈはフリップフロップ１２２４のクロック入力に印加される。フリップフロップ１１７０のＱ出力はフリップフロップ１２２６のＤ入力に印加される。フリップフロップ１２２６のＱ出力はバッファ増幅器１２３０の入力に印加される。バッファ増幅器１２３０の出力はフリップフロップ１２２８のＤ入力に印加される。フリップフロップ１２２８のＱ出力はバッファ増幅器１２３２に印加され、信号ＡＮＳＯＣｈを表わす。ＡＮＤゲート１２３６はフリップフロップ１２２８がリセットされたのちのフリップフロップ１２２４，１２２６のリセットを制御する。具体的には、ＲＥＧＲＥＳｂ信号がＡＮＤゲート１２２６の一方の入力及びフリップフロップ１２２８のリセット入力に印加される。フリップフロップ１２２８の反転Ｑ出力はＡＮＤゲート１２３６の他方の入力に印加される。ＡＮＤゲート１１８０の出力はフリップフロップ１２２４，１２２６のリセット入力Ｒに印加される。
【０６５２】
フリップフロップ１２２６，１２２８のクロック入力はマイクロプロセッサー割り込み信号ＩＮＴＥｈによって制御される。具体的には、アクチブ高状態の割り込み信号ＩＮＴＥｈがインバーター１２３４の入力に印加され、インバーター１２３４の出力がフリップフロップ１２２６，１２２８のクロック入力ＣＫに印加される。
【０６５３】
オートレンジ状態マシンの動作
オートレンジ機能はソフトウェアがＡＭＵＸレジスターに書き込むことによって起動される。具体的には、マイクロプロセッサー３０がレジスターＡＭＵＸに書き込むとＳＴＡＤＣＨ信号（図６９）がアクチブ高となる。この信号ＳＴＡＤＣＨはＡＮＤゲート１２３８から出力される。ＡＮＤゲート１２３８への一方の入力はテスト回路であり、他方の入力はバッファ増幅器１２４０，１２４２，１２４４；フリップフロップ１２４６，１２４８，１２５０；ＮＡＮＤゲート１２５２及びＡＮＤゲート１２５４，１２５６を含む回路と接続する。ＡＮＤゲート１２５４の一方の入力にはＷＲＣＬＫｈ信号が印加される。この信号はマイクロプロセッサー３０がレジスターの１つに書き込み中であることを示す。ＡＮＤゲート１２５４の他方の入力にはＡＭＵＸ信号が印加される。このＡＭＵＸ信号はマイクロプロセッサー３０がアドレス＄００２１をＡＤＤＲ［５．．．０］母線に送出することでＡＭＵＸレジスターに書き込んだことを表わす。ＡＮＤゲート１２５４の出力はＡＭＵＸレジスターが書き込まれたことを示す変換開始信号ＢＥＧＣＯＮｈである。このＢＥＧＣＯＮｈ信号はＮＡＮＤゲート１２５２の一方の入力に印加される。他方の入力はＴＥＳＴ［４．．．０］母線と接続する。ＮＡＮＤゲート１２５４の出力はＮＡＮＤゲート１２５２を介してフリップフロップ１２５０のＤ入力に印加される。ＮＡＮＤゲート１２５２への他方の入力はテスト回路と接続する。フリップフロップ１２５０の出力はフリップフロップ１２４８の入力に印加される。フリップフロップ１２５０のＲ入力はＡＮＤゲート１２５６の出力と接続する。ＡＮＤゲート１２５６は２入力ＡＮＤゲートであり、その一方の入力にはインバーター増幅器５１６から出力されるＲＥＳＥＴｂ信号が印加され、他方の入力にはインバーター増幅器１２４４を介してＡＲＢＳＹｈ信号が印加される。オートレンジ状態マシンが使用中であればＡＮＤゲート１２５６がフリップフロップ１２５０をリセットする。フリップフロップ１２５０のＱ出力はフリップフロップ１２４８のＤ入力に印加され、フリップフロップ１２４８の出力はバッファ増幅器１２４２の入力に印加され、バッファ増幅器１２４２の出力はフリップフロップ１２４６の入力に印加される。フリップフロップ１２４６，１２４８のクロック入力はインバーター５２７の出力と接続し、インバーター５２７の入力にはＳＭＣＬＫｂが印加される。フリップフロップ１２４６，１２４８のリセット入力ＲはいずれもＲＥＳＥＴｂ信号によって制御される。フリップフロップ１２４６の出力はバッファ増幅器１２４０の入力に印加され、バッファ増幅器１２４０の出力はＡＮＤゲート１２３６の他方の入力に印加されてＳＴＡＤＣｈ信号を発生させ、マイクロプロセッサー３０がＡＭＵＸレジスターに書き込んだことを指示する。
【０６５４】
ＡＭＵＸレジスターが書き込まれると、制御回路はオートレンジ動作に続いてＡ／Ｄ変換を行なうようリクエストする。具体的には、オートレンジ状態マシンが以下に述べる機能を行なう。まず、シフトレジスター１１７０を初期設定する。シフトレジスター１１７０の出力は増幅器利得をセットするＧＡＩＮ［４．．．０］母線と接続する。シフトレジスター１１７０の初期状態は変換のために電圧チャンネルが選択されたか電流チャンネルが選択されたかによって異なる。電圧チャンネルが選択された場合、シフトレジスター１１７０の初期値は２進００００１、電流チャンネルが選択された場合は２進００００である。次に５マイクロセコンド遅延を計時する。５マイクロセコンド遅延がタイムアウトするとＴＩＭＯＵＴｈ信号がアクチブ高状態となり、ここでコンパレーター７４の出力がチェックされる。もしコンパレーター７４が切り替わったか、最大利得値に達したであれば、変換開始信号が発生する。さもなければ、利得を増大させ、再び遅延を計時する。
【０６５５】
変換開始後、オートレンジ状態マシンが変換完了信号ＡＮＡＥＯｈを待機し、マイクロプロセッサー３０にプロセッサー割り込みを指令する。
【０６５６】
Ａ／Ｄ制御ロジック
Ａ／Ｄコンバーター７８は８ビット逐次近似法Ａ／Ｄコンバーターである。電圧増幅器８０及び電流増幅器９０のためのレンジング回路はさらに４ビットのダイナミックレンジを提供する。Ａ／Ｄコンバーター７８については、参考のためその内容を本願明細書に引用したＭｏｔｏｒｏｌａ社刊（１９８７）“ＭＣ６８ＨＣ１１Ａ８ ＨＣＭＯＳ ＳＩＮＧＬＥ−ＣＨＩＰ ＭＩＣＲＯＣＯＭＰＵＴＥＲ”の第７章に詳細が記載されている。
【０６５７】
アナログ制御ロジック
アナログ制御ロジックの機能をフロックダイヤグラムを図３に示した。図７９に示したブロックダイヤグラムと共に図３を参照してアナログ制御ロジックを説明する。
【０６５８】
これらの図は電圧増幅器８０及び電流増幅器９０のゼロ化、電圧増幅器８０及び電流ミラー９２のレンジングを行なう電流チャンネルＭＵＸｅｓ６６及び電圧チャンネルＭＵＸ６８の制御ロジックを示す。さらにまた、バンドギャップ・レキュレーター・サブシステム１４００、分路レギュレーター１４０２及びサブシステム４７の電力モニター部を含むアナログ電源サブシステム４８をも示した。カッドコンパレーター・サブシステム５８（図８１）、バンドギャップ・レギュレーター１４００、Ｂ＋コンパレーター・サブシステム５０、電力モニター・サブシステム４７、電圧増幅器８０及び電流増幅器９０のためのバイアス回路１４０４をも示した。マイクロプロセッサー３０による周囲温度読み取りを可能にする温度モニター回路１４０６をも示した。
【０６５９】
ＭＵＸ制御
ＭＵＸｅｓ６６，６８を図８０に示した。入力チャンネルＭＵＸ０，ＭＵＸ１，ＭＵＸ２，ＭＵＸ３は電圧入力にも電流入力にも使用できる。入力チャンネルＭＵＸ４，ＭＵＸ５，ＭＵＸ６，ＭＵＸ７は電圧入力としてのみ使用できる。チャンネルＭＵＸ８は温度感知用であり、ＭＵＸ６６Ｋはアナログ・アースと接続する。具体的には、入力チャンネルはＭＵＸｅｓ６６ａ−６６ｇによって構成されている。ＭＵＸｅｓ６６ａ−６６ｄは入力チャンネルＭＵＸ１，ＭＵＸ２，ＭＵＸ３，ＭＵＸ４と電流チャンネルＩＭＵＸの接続を可能にする。ＭＵＸｅｓ６８ｅ−６８ｈは入力チャンネルとデジタル・アースＶＳＳの接続を可能にする。
【０６６０】
チャンネルＭＵＸ０とＭＵＸ１、ＭＵＸ２とＭＵＸ３、ＭＵＸ４とＭＵＸ５、ＭＵＸ６とＭＵＸ７の間にそれぞれサンプリング／保持ＭＵＸ１０８，１１０，１１２，１１４を挿入する。
【０６６１】
アナログ電源
アナログ給電ピンＡＶＤＤ，ＡＶＳＳはＩＣ１０のアナログ部への給電に利用される。アナログ給電ピンＡＶＤＤは電源と接続されるように構成されている。ＩＣ１０はＡＶＤＤピンの電圧を約５．０Ｖｄｃに調節するための内部分路レギュレーター（図８３）を含む。具体的には、アナログ電源は２．５Ｖｄｃ基準電源及び分路レギュレーター・サブシステム１４０２から成る。２．５０Ｖｄｃ基準電源は＋２．５０Ｖｄｃ基準電圧：ＶＲＥＦを発生させるための＋１．２５Ｖｄｃバンドギャップ・レギュレーター基準回路１４０６（図８２）及びバッファ増幅器１４１２を含む。電圧を正確に＋２．５Ｖｄｃ±０．５Ｖｄｃにトリミングできるように調整ピンＶＡＤＪを設けた。基準電圧トリミングのため、抵抗器１４１４，１４１６を含む２抵抗分圧器１４１０をＶＲＥＦ及びＡＶＳＳピン間に挿入し、中点をＶＡＤＪと接続する。バッファ増幅器１４１２はソースフォロア出力を有し、これにより複数のデバイスを並列させることが可能になる。また、ＶＡＤＪピンをＶＲＥＦピンに接続することによってＩＣ１０のレギュレーターを他に従属させることができる。
【０６６２】
図８２にバンドギャップ・レギュレーター・サブシステム１４０６を示した。バンドギャップ基準回路は精密電圧基準回路である。一般に、バンドギャップ基準回路は基準電圧として寄生トランジスターのベース・エミッタ電圧を利用する。この寄生トランジスターは正温度係数（＋ＴＣ）で電圧が発生する抵抗器と直列に接続し、負温度係数（−ＴＣ）を有する。抵抗器中に発生する電圧はバンドギャップ・レギュレーター基準回路の内部回路から抵抗器に供給される所定の電流に対応する。寄生トランジスターのベース・エミッタ電圧と直列抵抗器電圧との温度係数差から温度係数がほぼ０に等しい電圧基準信号が得られる。温度上昇に伴なって寄生トランジスターのベース・エミッタ電圧が低下すると、給電される直列抵抗器の電圧はほぼ比例的に増大して比較的安定した基準電圧を出力する。次いで増幅器の非反転入力に基準電圧が印加される。増幅器の反転入力は増幅器出力の外部分割部分と接続する。増幅器の出力は温度にはほとんど影響されない、基準電圧に比例する電圧である。
【０６６３】
これを具体的に説明すると、バンドギャップ・レギュレーター基準回路１４０６の出力は公称１．２５Ｖｄｃである。この出力電圧がバッファ・コンパレーター１４１２及び外部抵抗器１４１４，１４１６によって倍加され、外部ピンＶＲＥＦに＋２．５Ｖｄｃ基準電圧を発生させる。外部抵抗器１４１４，１４１６はバッファ・コンパレーター１４１２の出力とアナログ・アース・ピンＡＶＳＳの間に直列に挿入されている。両抵抗器１４１４，１４１６の中間点がバッファ・コンパレーター１４１２の反転入力と接続して基準電圧ＶＲＥＦの調節を可能にする。バンドギャップ・レギュレーター回路はダイオード接続された寄生トランジスター１４２６，１４２８、トランジスター１４１８、抵抗器１４２０，１４２２，１４２４、及びコンパレーター１４４１を含む。ＩＣ１０に初めて給電する際のコンディショニングを行なうため始動回路１４３２を設けた。この始動回路１４３２はトランジスター１４３４，１４３６，１４３８を含む。始動時に、電圧は０レベルから最終的にはバンドギャップ基準回路１４０６によって調整されるレベルにまで上昇し始める。初期段階ではどのデバイスにも電流が存在せず、この状態で詳しくは後述するＰＢＩＡＳ回路１４４０によってトランジスター１４３８がバイアスされる。その結果、トランジスター１４３４がＯＮとなってダイオード接続されている寄生トランジスター１４２８に電流を供給すると、寄生トランジスター１４２８に電圧が発生し、これがコンパレーター１４４１の非反転入力に印加される。コンパレーター１４４の出力に正信号が発生し、これがトランジスター１４１８に印加されると、トランジスター１４１８が導通してトランジスター１４２６，１４２８に電流を発生させる。その結果、バンドギャップ基準回路がダイオード接続トランジスター１４２６，１４２８の電圧に基づく安定した調整点に近づく。これらの電圧が定常値に達すると、トランジスター１４３６が導通、トランジスター１４３４が遮断状態となり、電流はすべてトランジスター１４１８によって供給されることになる。
【０６６４】
調整中、トランジスター１４２６，１４２８のエミッタに供給される電流はほぼ等しい。抵抗器１４２０，１４２４の抵抗値が等く、他の電圧降下に比較して大きいからである。トランジスター１４２６，１４２８のベース・エミッタ電圧はこれらのトランジスターにおける電流密度に左右される。この電流密度は電流総量をトランジスターの面積で除算した値である。トランジスター１４２６，１４２８の電流密度は１１：１の比率で異なるから、それぞれのベース・エミッタ電圧も異なる。ベース・エミッタ電圧の差が抵抗器１４２２に現われる。温度係数はデバイスの電圧と関数関係にあるから、トランジスター１４２６，１４２８のベース・エミッタ電圧が降下するにしたがってそれぞれの負温度係数が増大する。トランジスター１４２６における電流密度とトランジスター１４２８における電流密度の相対関係から、抵抗器１４２２とトランジスター１４２６から成る直列回路の電圧は正温度係数（＋ＴＣ）を持つことになり、この電圧はコンパレーター１４４１の反転入力に印加される。負温度係数（−ＴＣ）を有するトランジスター１４２８のベース・エミッタ電圧はコンパレーター１４４１の非反転入力に印加される。温度変化がトランジスター１４２６，１４２８のベース・エミッタ・ジャンクション電圧を変化させると、抵抗器１４２２の電圧がこれに比例して変化し、その結果、コンパレーター１４４１から比較的温度依存性の小さい信号が出力される。
【０６６５】
分路レギュレーター
分路レギュレーター１４００（図８３）はＶＲＥＦにおける基準電圧に基づいてＡＶＤＤピンから公称＋５．０Ｖｄｃの電圧を出力する。分路レギュレーター１４００は増幅器１４４３及び抵抗器１４４４，１４４６を含む。具体的には、バッファ・コンパレーター１４１２からのＶＲＥＦが増幅器１４４３の非反転入力に印加される。ＡＶＤＤ母線は調整された５．０Ｖｄｃ給電線であり、増幅器１４４３の反転入力は抵抗器１４４４を介してＡＶＤＤ母線と接続する。増幅器１４４３の反転入力は抵抗器１４４６を介してＡＶＳＳ母線とも接続する。抵抗器１４４４，１４４６の抵抗値は等しいから、増幅器１４４３の出力はＶＲＥＦの２倍となる。ＶＲＥＦは公称２．５Ｖであるから、調整給電母線ＡＶＤＤは公称５．０Ｖとなる。ＡＶＤＤとＡＶＳＳの間に分路素子としてのトランジスター１４４７が挿入されており、分路素子のゲートは増幅器１４４３の出力によって制御される。調整給電母線ＡＶＤＤのレベルがやや高くなりすぎると、増幅器１４４３の負端子がＶＲＥＦよりもやや高くなる。その結果、増幅器１４４３の出力が負となり、分路トランジスター１４４７の導通状態がややまさり、給電母線ＡＶＤＤから電流を引いて増幅器１４４３への両入力がほぼ等しくなるまで電圧を降下させる。
【０６６６】
トランジスター１４４８，１４５０，１４５２を含む回路が始動回路の一部を構成する。始動中、ＡＶＤＤからの電流が低下し過ぎるのを回避するため、トランジスター１４４８，１４５０，１４５２が分路トランジスターを遮断にする。
【０６６７】
本発明の重要な特徴のひとつはＩＣ１０が電流駆動されるという事実にある。従って、自動車分野で多く見られる電圧スパイクを回避できる。具体的には、ＩＣ１０は外部抵抗１４５３、及びＡＶＤＤ母線に印加される外部電圧ＶＥＸＴから発生する入力電流によって駆動される。
【０６６８】
電力モニター・サブシステム
トランジスター１４５４，１４５６，１４５８，１４６０、及びコンパレーター１４６２から成る回路（図８３）がパワーオンリセット及び＋５．０Ｖｄｃロス機能を行なう。パワーオンリセットとは外部制御ピンＲＥＳＮを払うことによってリセットを解除してから８１２８発振器サイクル＋１ｍｓの遅延を意味する。
【０６６９】
直列トランジスター１４５４，１４５６，１４５８，１４６０が分圧回路を形成し、トランジスター１４５４のドレンがコンパレーター１４６２の非反転入力に印加され、増幅器１４４３の出力がコンパレーター１４６２の反転入力に印加される。コンパレーター１４６２の出力は信号ＳＨＵＮＴであり、電力モニター機能のためこの信号がマイクロプロセッサー３０のＲＥＳＮピンに印加され、電圧不足が検出されると同時にマイクロプロセッサー３０がリセットされる。
【０６７０】
コンパレーター１４６２は分路トランジスター１４４７の導通状態またはゲート電圧をモニターする。増幅器１４４２の出力がトランジスター１４５４のドレンにおける分圧よりも正方向の電圧となり、このことによって分路トランジスター１４４７が遮断状態にあると判明すると、コンパレーター１４６２の出力信号が負となり、ＡＶＤＤ母線を５．０Ｖに維持するには電流不足であることを示唆する。
【０６７１】
Ｂ＋コンパレーター・サブシステム５０
Ｂ＋コンパレーター・サブシステム（図８３Ａ）は給電用のサブシステムであり、抵抗器１４６２，１４６４、コンパレーター１４６６及びトランジスター１４６８を含む。ＶＲＥＦがコンパレーター１４６６の反転入力に印加されて＋２．５Ｖｄｃ基準電圧を発生させる。コンパレーター１４６６の出力は外部ピンＢＤＲＩＶＥである。コンパレーター１４６６への入力は外部ピンＢＳＥＮＳＥを介して同じコンパレーター１４６６の非反転端子と接続する。抵抗器１４６４及びトランジスター１４６８はすべてのコンパレーターに適用されるビステリシス・マスク・オプションの一例である。抵抗器１４６４とトランジスター１４６８が直列に接続してコンパレーター１４６６の出力を反転端子にフィードバックする。
【０６７２】
図８３５Ｂ及び８３ＣはＩＣ１０のための給電力発生と給電力調整をそれぞれ示した。図８３Ｂはコンディショニング回路１９を示す。
【０６７３】
まず図８３Ｂに関連して説明すると、ＩＣ１０は変流器（ＣＴ）１４，１６，１８を介して回路遮断器１２（図３９）の状態をモニターする。これらのＣＴとしては、遮断器１２のＡ，Ｂ及びＣ位相導体の周りに２次巻線を配したドーナツ形ＣＴを使用すればよい。ローディング状態においてＣＴ´ｓからの出力は１００ミリアンペア（ｍＡ）程度となる可能性がある。この出力電流をＩＣ１０に適したレベル、例えば、２０マイクロアンペアにまで低下させるため、信号コンディショニング回路１９を設けた。このコンディショニング回路としては種々のタイプのものを利用でき、図８３Ｂに示したのは一例に過ぎない。
【０６７４】
ＣＴ１４，１６，１８をダイオード・ブリッジ１４６７に接続する態様は多様であり、例えばＣＴ１４，１６，１８を出力端子１４６４，１４７１と直列に接続してもよく、或いは単一のＣＴ、例えば、Ｂ位相ＣＴ１６をブリッジ１４６７と接続するかすべてのＣＴを並列にしてもよい。
【０６７５】
コンディショニング回路１９は１対の交流端子１４６９，１４７１及び１対の直流端子１４７３，１４７５を画定する全波ダイオード・ブリッジ１４６７を含み、１４７３は正端子、１４７５は負端子である。コンディショニング回路１９は抵抗器１４７７，１４７９をも含む。抵抗器１４７７，１４７９の値は例えばそれぞれ１０オーム及び５０キロオームである。
【０６７６】
抵抗器１４７７はブリッジ１４６７の負端子１４７５とアースの間に挿入される。抵抗器１４７９の一方の側も負端子１４７５と接続する。他方の側はＭＵＸ入力−ＭＵＸ０，ＭＵＸ１，ＭＵＸ２，ＭＵＸ３のいずれか１つと接続する。
【０６７７】
動作について説明すると、変流器１４，１６，１８からの電流が抵抗器１４７７を通ってアースからブリッジ１４６９の負端子１４７５へ流れて抵抗器１４７７に負電圧を発生させる。もし抵抗器１４７７の値が例えば１０オームなら、ＣＴ電流が約１０ｍＡとして抵抗器１４７７に−１．０Ｖが発生する。その結果、抵抗器１４７９において−１．０Ｖの降下が現われる。もし抵抗器１４７９の値が例えば５０キロオームなら、後述するようにＩＣ１０の一方の電流入力６２（例えば、ＭＵＸ０，ＭＵＸ１，ＭＵＸ２またはＭＵＸ３）に２０マイクロアンペアの電流が供給される。
【０６７８】
Ｂ＋コンパレーター・システム５０（図８３Ａ）と共に、図８３Ｂの破線ボックス１４８１内に示す回路が給電に利用される。具体的には、給電回路１４８１はブリッジ１４６９の正端子１４７３とアースの間に挿入されたトランジスター１４８３を含み、トランジスター１４８３のゲート端子はＢＤＲＩＶＥ（図８３Ａ）と接続している。ダイオード１４８５の陰極は端子Ｂ＋（図８３Ｂ）と接続する。Ｂ＋端子とアースの間に給電コンデンサー１４８７が挿入されている。Ｂ＋端子とアースの間には１対の直列抵抗器１４８９，１４９１も挿入され、抵抗器１４８９，１４９１はジャンクションＢＳＥＮＳＥにおいて互いに接続している。
【０６７９】
動作について説明すると、コンパレーター１４６６（図８３Ａ）はジャンクションＢＳＥＮＳＥにおける電圧をモニターし、Ｂ＋ジャンクションにおける電圧部分、例えば２．５ＶをＶＲＥＦ端子電圧と比較する。ＢＳＥＮＳＥ電圧がＶＲＥＦ電圧よりも高ければ、コンパレーター１４６６の出力が高レベルとなり、トランジスター１４８３を導通させることによって過剰電流をアースへ分流させる。ＢＳＥＮＳＥジャンクション電圧がＶＲＥＦ以下に降下すると、コンパレーター出力が低下してトランジスター１４８３を不導通にし、その結果、コンデンサー１４８７が所要の値、例えば、３０Ｖまで充電される。
【０６８０】
図８３ＣはＶＤＤ及びＡＶＤＤピンにおける電圧を調整する回路の一例を示すが、この回路は本発明の範囲外である。
【０６８１】
演算増幅器オフセット修正用のバイアス回路
コンパレーター１４１２，１４４０（図８２）及び１４４２（図８３）に対するバイアス信号ＰＢＩＡＳを図４６に示した。また、カッドコンパレーター２００，２０２，２０４，２０６（図８１）、Ｂ＋コンパレーター１４６６（図８３）、電力モニター・コンパレーター１４６２（図８３）、電圧増幅器８０（図８７）及び電流増幅器（図８８）に対するバイアス信号ＰＢＩＡＳ及びＮＢＩＡＳを図８５に示した。ＰＢＩＡＳ及びＮＢＩＡＳ信号は基準電圧であり、これが印加される特定の演算増幅器の作用電流をセットするのに利用される。電圧増幅器８０及び電流増幅器９０に対するオートゼロ回路と共に上記バイアス回路を参照符号ＩＯＵＴで図９０に示した。
【０６８２】
図９４ではＰＢＩＡＳ回路を機能ブロック１４４０で示した。ＰＢＩＡＳ回路１４４０はＡＶＤＤとＡＶＳＳの間に直列に挿入されて分圧器を形成するトランジスター１４７０及び抵抗器１４９３を含む。この分圧器はトランジスター１４７０のゲート・ソース電圧ＰＢＩＡＳを発生させる。
【０６８３】
図９５に示す回路は、カッドコンパレーター２００，２０２，２０４（図８１）、電圧増幅器８０及び電流増幅器９０に対する信号ＰＢＩＡＳ及びＮＢＩＡＳを発生させるのに使用される。この回路は、専用のバンドギャップ・レギュレーター基準回路を含み、この基準回路はダイオード接続された寄生トランジスター１４７２，１４７４、抵抗器１４７６，１４７８、コンパレーター１４８０、及びコンデンサー１４８２，１４８４を含む。これらの信号は回路がバンドギャップ基準回路を含むから温度に影響されないということを表わすため、参照符号ＰＢＩＡＳ／Ｉ及びＮＢＩＡＳ／Ｉで示した。回路のバイアス時間を制御するためにコンデンサー１４８２，１４８４を補足的に使用することを除けば、前記バンドギャップ基準回路は先に述べたバンドギャップ基準回路１４０６と同様に作用する。コンパレーター１４８０の出力は電流ミラーを形成するトランジスター１４８６，１４８８，１４９０のゲートに印加される。電流ミラー１４８６，１４８８は回路のバンドギャップ・レギュレーター部への給電に使用される。電流ミラー１４９０の出力はＮＢＩＡＳ／Ｉ信号である。電流ミラー１４９０はトランジスター１４９２，１４９４を導通させ、その結果、ＰＢＩＡＳ／Ｉ基準電圧であるトランジスター１４９６のゲート・ソース電圧が発生する。トランジスター１４９８，１５００，１５０２は回路のバンドギャップ・レギュレーター部の始動回路を形成する。
【０６８４】
温度感知
図８６に示す回路はマイクロプロセッサー３０がＩＣ１０の周囲温度を感知することを可能にする。この回路はトランジスター１５０４及びダイオード接続された寄生トランジスター１５０６を含む。寄生トランジスターの電圧はすでに述べたように温度依存性である。温度依存性に基づく信号ＴＥＭＰがＭＵＸ６６ｊに印加され、デジタル値に変換され、マイクロプロセッサー３０によって読み取られる。
【０６８５】
電圧増幅器レンジング
電圧増幅器８０及びレンジング回路を図９７に示した。この回路は電圧増幅器８０、利得回路８４及び複数のＭＵＸ８６を含み、少なくとも半スケールのＡ／Ｄ変換用電圧信号を出力する。電圧レンジングを自動または手動制御することにより、電圧増幅器８０の非反転入力に印加去れる入力電圧信号ＶＭＵＸの利得１，２，４，８または１６を設定することができる。利得回路は抵抗器８４ａ−８４ｈ及びＭＵＸ８６ａ−８６ｆを含む。利得回路はＶＧＡＩＮ［４．．．０］母線及び利得信号ＶＧＡＩＮ３２ｈによって制御される。抵抗器８４ｉ及び１５１２がテスト回路を形成する。
【０６８６】
もし利得が１ならば、電圧信号はＭＵＸ８８ａによってＡ／Ｄコンバーター７８に直接印加される。この状態ではＭＵＸ８６ｅ，８６ｂが電圧増幅器８０をＡ／Ｄコンバーター７８から遮断しており、信号はＭＵＸ８８ａによってＡ／Ｄ７８に直接印加される。レンジング中はＭＵＸ８６ａ−８６ｆが利得回路８４を電圧増幅器８０の反転端子に接続している。利得が１以外ならば、ＭＵＸ８８ｂが電圧増幅器８０の出力をＡ／Ｄ７８に接続する。ＭＵＸ８８ａ，８８ｂがＡＶＳＦレジスターによって選択される。
【０６８７】
コンパレーター７４はオートレンジング用であり、ＶＲＥＦとＡＶＳＳの間に挿入された１対の直列抵抗器１５０８，１５１０からの固定電圧、例えば＋１．２５Ｖｄｃを基準とする。両抵抗器１５０８，１５１０の中間点はコンパレーター７４の非反転端子と接続する。コンパレーター７４の出力はＣＡＭＰＨ信号であり、フリップフロップ１１８４（図７８）によってモニターされ、上記オートレンジ・ロジックの一部を形成する。ＭＵＸ８６ｆはオートゼロ用である。このＭＵＸ８６ｆは電圧増幅器８０の反転及び非反転端子を短絡させることによってオフセット値を求める。この状態で電圧増幅器８０のオフセット値がフリップフロップ８８８（図７６）にロードされる。ＭＵＸ８６ｆはバッファ増幅器７５６（図７３）から出力されるＶＮＵＬＬ信号によって制御される。
【０６８８】
電流増幅器のレンジング
電流増幅器９０のレンジングはすでに述べた通り電流ミラー９２（図８８）によって行われる。電流チャンネルＩＭＵＸ（図８０）に電流が供給される。このチャンネルＩＭＵＸは電流ミラー９２及び電流増幅器９０の反転入力と接続している。増幅器９０の非反転入力はアナログ・アースと接続して電流チャンネルＭＵＸ０，ＭＵＸ１，ＭＵＸ２，ＭＵＸ３を見掛けアースに維持する。例えば（図示しないが）外部抵抗器をＭＵＸ０ピンと負電源の間に挿入することにより、レンジングすべき負電流（例えばＭＸＯピンからの電流）を発生させる。これにより、レンジされた電流がＭＵＸ０，ＭＵＸ１，ＭＵＸ２，またはＭＵＸ３ピンから流出する。これらのピンは見掛けアースに維持されているからでる。
【０６８９】
ＭＵＸ９６ａ，９６ｂは電流ミラー９２からの出力信号ＩＯＵＴ／Ｉを出力ピンＭＸＯまたはアナログ・アース母線ＡＶＳＳと接続する。具体的には、ＭＵＸ９６ａは電流ミラー９２の出力信号ＩＯＵＴ／ＩをＮＡＮＤゲート７５９（図７３）から出力される信号ＩＯＵＴＯＮｈの制御下にＭＸＯピンと接続する。信号ＩＯＵＴＯＮｈは積分器がリセット・モードではないことを示唆する。ＩＮＴＲＥＳｈ信号及びテスト信号がＮＡＮＤゲート７５９に印加される。ＭＵＸ９６ｂは電流ミラー９２の出力信号ＩＯＵＴ／Ｉをバッファ７５７から出力される信号ＤＩＳＣＨｈの制御下にアナログ・アース母線と接続する。バッファ７５７への入力はＡＮＤゲート５３４（図６９）から出力される積分器リセット信号ＩＮＴＲＥＳｈである。
【０６９０】
ＭＵＸ１１１ａは電流増幅器９０のオートゼロ化に使用される。具体的には、ＭＵＸ１１１ａはインバーター５８１（図７２）から出力される信号ＣＳＨＲＴｈの制御下に電流増幅器の反転及び非反転入力をアナログ・アース母線ＡＶＳＳと接続する。インバーター５８１はインバーター５８０の出力と直列である。インバーター５８０への入力は電流増幅器９０がオートゼロ化中であることを示す信号ＣＡＺｈである。
【０６９１】
ＭＵＸ１１１ｂは増幅器９０がオートゼロ化中でなければ増幅器９０の反転入力をＭＵＸｅｓ６８（図８０）のＩＭＵＸ出力と接続するのに利用される。
【０６９２】
電流ミラー９２からのレンジされた電流を（図示しないが）外部抵抗器に供給することによって信号を電圧に変換し、上述のようにＡ／Ｄコンバーター７８によって変換する。
【０６９３】
電流ミラー９２を図８９に示した。電流ミラー９２は分流トランジスター１５１２，１５１４，１５１６，１５１８，１５２０、分路トランジスター１５２２，１５２４，１５２６，１５２８、及び電流ミラー１５３０，１５３２，１５３４，１５３６を含む。ＭＵＸ１５３８，１５４０，１５４２，１５４４は分流を制御し、ＭＵＸ１５４６，１５４８，１５５０，１５５２は回路の利得を制御する。これらのＭＵＸは上記ＣＧＡＩＮ［３．．．０］母線によって制御される。
【０６９４】
負電流がＩＩＮ／Ｉにおいて電流ミラー９２に導入される。この入力電流はいずれも並列に接続されている分流トランジスター１５１２，１５１４，１５１６，１５１８，１５２０によって５つの部分に分割される。具体的には、トランジスター１５１２，１５１４のサイズは互いに等しい値、例えばＡに維持されており、トランジスター１５１６，１５１８，１５２０のサイズはそれぞれ２Ａ，４Ａ，８Ａである。トランジスター１５１２，１５１４，１５１６，１５１８，１５２０は電流ミラーとして接続されているから、各トランジスターを通過する電流はそのトランジスターのサイズによって左右される。即ち、トランジスター１５１２，１５１４の出力はそれぞれＩＩＮ／Ｉの１／１６、トランジスター１５１６の出力はＩＩＮ／Ｉの１／８、トランジスター１５１８の出力はＩＩＮ／Ｉの１／４、トランジスター１５２０の出力はＩＩＮ／Ｉの１／２となる。入力電流の一部に相当するこれらの出力は合計されて所期の利得を形成し、ＭＵＸｅｓ１５４６，１５４８，１５５０，１５５２に制御され、電流ミラー１５３０，１５３２，１５３４，１５３６を介して出力へ向けられるか、あるいはトランジスター１５２２，１５２４，１５２６，１５２８及びＭＵＸ１５３８，１５４０，１５４２，１５４４を介してミラー１５３０，１５３２，１５３４，１５３６で分路される。
【０６９５】
これは本発明の重要な特徴である。即ち、公知のバイポーラー電流レンジング回路（例えば、米国特許第４，６２６，８３１号に開示）にあっては分流器をカスケード接続しているか、作用電圧が比較的低い（例えば、＋５．０Ｖｄｃ）ＩＣ１０の場合、分流器をカスケード接続することは実用上問題である。
【０６９６】
電流増幅器及び電圧増幅器のゼロ化
電圧及び電流増幅器８０．９０の代表的な回路を図９１に示した。これらの増幅器は内部バイアス電流ＩＴＲＩＭ／Ｉを発生させる差動入力増幅器である。差動入力をＰＬＵＳ／Ｉ及びＭＩＮＵＳ／Ｉで表わした。この内部バイアス電流は増幅器８０，９０の出力に現われるオフセットを制御する抵抗器１５４６，１５４８を通過する。公知の方法は抵抗器１５４６，１５４８の抵抗値を外部調節することによってオフセット電圧を制御するというものであったが、この方法はＤ／Ａコンバーター（ＤＡＣ）のような精密可変抵抗器を必要とし、このようなＤＡＣｓは比較的高価である。本発明のオートゼロ回路はＤＡＣｓを必要とせず、バイアス電流ＩＴＲＩＭ／Ｉを制御することによって抵抗器１５４６，１５４８の電圧を制御し、オフセット値を制御する。バイアス電流は図９０に示す分流回路によってレンジされる。レンジされたバイアス電流が増幅器８０または９０に供給されてバイアス電流及びオフセット電圧を制御する。
【０６９７】
バイアス電流レンジング回路はＭＵＸ１６００，１６０２，１６０４，１６０６，１６０８，１６１０、電流ミラー１６１２，１６１４，１６１６，１６１８，１６２０，１６２２，１６２４、及びトランジスター１６２６，１６２８を含む。ＭＵＸ１６００，１６０２，１６０４，１６０６，１６０８，１６１０は上述したように電圧増幅器８０のためのＶＺＥＲＯ［５．．．０］母線及び電流増幅器９０のためのＣＺＥＲＯ［５．．．０］によって制御される。これらの電流ミラーは並列に接続されてバイアス電流を複合値に分割することを可能にすると共に、任意の部分を合計してレンジ電流を発生させ、電流ミラー９２と同様に作用させることを可能にする。
【０６９８】
ＩＣＣ２９制御ロジック
ＩＮＣＯＭ通信コントローラー（ＩＣＣ）２９は参考のためその内容を本願明細書に引用した米国特許第４，６４４，５６６号に詳細が記載されている双向通信ネットワーク、いわゆるＩＮＣＯＭにマイクロプロセッサー３０がアクセスすることを可能にする。このコントローラー２９はメッセージの直列化／並列化というモデム機能を有し、所要のネットワーク・プロトコルを実現する。ＩＣＣ２９はマスター・コントローラーとしてもスレーブ・コントローラーとしても作用することができる。構成レジスターＣＦＲに許可フラッグがセットされない限り、マスター動作が禁止される。
【０６９９】
マイクロプロセッサー３０はメモリー・アドレス・スペースに配置された８つのインターフェース・レジスターを介してＩＣＣ２９と通信する。４つのレジスターはＩＣＣ２９とマイクロプロセッサー３０の間でＩＮＣＯＭメッセージを伝送するのに使用され、残り４つのレジスターは通信アドレス、速度、変調方法をセットし、送受信動作を制御するのに使用される。
【０７００】
ＩＣＣ２９はネットワーク応答時間を短縮する高速状態リクエスト・メッセージを可能にする。ＩＣＣ２９の送受信レジスターは互いに独立であるから、高速状態のようなメッセージを送信レジスターにおいて周期的に更新できる。したがって、ＩＣＣ２９は高速状態リクエストを受信するとマイクロプロセッサー３０の干渉なしに応答を送信できる。
【０７０１】
ＩＣＣ２９の全体的なブロックダイヤグラムを図９２に示した。ＩＣＣ２９は図１０１−１０８に示すプロセッサー母線インターフェース１６９０；図１０９及び１１０に示すトランシーバー直列シフトレジスター１６９２；図９３−９９に示すデジタル復調器１６９４；及び図１１１−１１７に示す制御ロジック回路１６９６を含む。
【０７０２】
プロセッサー母線インターフェース
マイクロプロセッサー３０は表７に示すようにメモリー・アドレス・スペースに配置されたインターフェース・レジスターＩＣＡＨ，ＩＣＡＬ，ＩＣＭ３，ＩＣＭ２，ＩＣＭ１，ＩＣＭ０，ＩＣＳＲ，ＩＣＣＲを介してＩＣＣ２９と通信する。これらのレジスターの構成は図１０１−１０８に示した通りである。
【０７０３】
レジスターＩＣＡＬ，ＩＣＡＨは参照番号１７００で表わしたアドレス；・レジスターであり、レジスターＩＣＭＯ，ＩＣＭ１，ＩＣＭ２，ＩＣＭ３は参照番号１７０２で表わしたメッセージ・レジスターであり、レジスターＩＣＣＲ，ＩＣＳＲは参照番号１７０４で表わした制御及び状態レジスターである。
【０７０４】
これらのレジスターはいずれも該当のアドレスをアドレス母線ＡＤＤＲ［３．．．０］に送出することによってマイクロプロセッサー３０がアドレスする。アドレスは複合回路１７０６（図１０１）によって復号される。アドレス復号回路１７０６は復号信号ＤＥＣＡＨ，ＤＥＡＣＬ，ＤＥＣＭ３，ＤＥＣＭ２，ＤＥＣＭ１，ＤＥＣＭ０，ＤＥＣＳＲ，ＤＥＣＣＲを出力し、これがフリップフロップ１７０８，１７１０，１７１２，１７１４，１７１６，１７１８，１７２０，１７２２のＤ入力に印加される。レジスター選択信号ＳＥＬＡＨ，ＳＥＬＡＬ，ＳＥＬＭ３，ＳＥＬＭ１，ＳＥＬＭ０，ＳＥＬＳＲ，ＳＥＬＣＲはこれらフリップフロップのＱ出力において得られる。
【０７０５】
読み取り専用レジスターであるＩＣＳＲ状態レジスターを除いて上記レジスターはいずれも読み書きレジスターである。読み書き動作は読み書き制御フリップフロップ１７２４、ＮＯＲゲート１７２６及びインバーター１７２８を含む回路によって形成されるＲＤＣＬＫ及びＷＲＣＬＫ信号によって制御される。ＷＲＣＬＫ信号はＮＯＲゲート１７２６から出力される。ＲＤＣＬＫ信号はインバーター１７２８から出力される。マイクロプロセッサー３０から発生するＲＥＡＤ信号は内部制御母線ＣＰＵＣＴＬ［３．．．０］を介してフリップフロップ１７２４のＤ入力に印加される。フリップフロップ１７２４からのＱ出力が二重入力ＮＯＲゲート１７２６に印加されてＷＲＣＬＫ信号を発生させる。ＮＯＲゲート１７２６への他方の入力はインバーター１７３０の非反転出力において得られる位相２クロック信号ＰＨ２である。フリップフロップ１７２４のＱ出力はインバーター１７２８の入力に印加されてＲＤＣＬＫ信号を発生させる。
【０７０６】
読み書き制御フリップフロップ１７２４及びアドレス・デコード・フリップフロップ１７０８，１７１０，１７１２，１７１４，１７１６，１７１８，１７２０，１７２２のタイミングはインバーター１７３０から出力されるＰＨ２及び反転ＰＨ２によって行なわれる。具体的には、インバーター１７３０の非反転出力において得られるＰＨ２信号はフリップフロップ１７０８，１７１０，１７１２，１７１４，１７１６，１７１８，１７２０，１７２２，１７２４のＥ入力に印加され、インバーター１７３０の反転出力において得られる反転ＰＨ２信号はこれらのフリップフロップのＥＮ入力に印加される。
【０７０７】
これらのフリップフロップはすべてマイクロプロセッサー３０によってリセットされる。具体的には、反転ＲＥＳＥＴ信号がこれらフリップフロップのＣＤＮ入力に印加される。反転ＲＥＳＥＴ信号はインバーター１７３２から出力される反転ＲＥＳＥＴ信号は高利得インバーター１７３４，１７３６を介してインバーター１７３２の入力に印加されるＲＥＳＥＴ信号から得られる。反転ＲＥＳＥＴ信号はアドレス・レジスター１７００、メッセージ・レジスター１７０２及び制御／状態レジスター１７０４にも印加される。したがって、システムのリセットでこれらのレジスターを０にセットすることができる。
【０７０８】
上記レジスターのためのアドレス復号回路を図１０２に示した。この回路はＡＮＤゲート１７３８，１７４０，１７４２，１７４４，１７４６，１７４８，１７５０，１７５２２、及びインバーター１７５４，１７５６，１７５８，１７６０，１７６２，１７６４，１７６６，１７６８，１７７０，１７７２，１７７４から成り、ＡＮＤゲート１７３８，１７４０，１７４２，１７４４，１７４６，１７４８，１７５０，１７５２の出力はそれぞれアドレス・デコード信号ＤＥＣＳＲ，ＤＥＣＣＲ，ＤＥＣＭ３，ＤＥＣＭ２，ＤＥＣＭ１，ＤＥＣＭ０，ＤＥＣＡＬ，ＤＥＣＡＨである。具体的には、アドレス母線ＡＤＤＲ［３．．．０］からのアドレス信号ＡＤＤＲ０，ＡＤＤＲ１，ＡＤＤＲ２，ＡＤＤＲ３か高利得インバーター・ペア１７５４，１７５６；１７５８，１７６０；１７６２，１７２４；及び１７６６，１７６８に印加される。インバーター１７５６の出力はＡＮＤゲート１７３８，１７４２，１７４６，１７５０の入力に印加され、インバーター１７５４の出力はＡＮＤゲート１７４０，１７４４，１７４８，１７５２の入力に印加され、インバーター１７６０の出力はＡＮＤゲート１７３８，１７４０，１７４６，１７４８の入力に印加され、インバーター１７６４の出力はＡＮＤゲート１７３８，１７４０，１７４２，１７４４の入力に印加され、インバーター１７６２の出力はＡＮＤゲート１７４６，１７４８，１７５０，１７５２の入力に印加され、インバーター１７６８の出力はＡＮＤゲート１７３８，１７４０，１７４２，１７４４，１７４６，１７４８，１７５０，１７５２の入力に印加される。
【０７０９】
マイクロプロセッサー３０からの制御信号ＩＯＯＦＦ及びＡＮＡＢＳはアドレス・デコーダー１７０６を割り込み許可または割り込み禁止するのに使用される。テスト・モード中、Ｉ／Ｏデバイスの割り込みを抑止するのにＩＯＯＦＦ信号が使用される。ＡＮＡＢＳ信号はマイクロプロセッサー３０マスターチップ・アドレス・デコーダーからのレジスター選択信号であり、領域単位のアドレス復号を可能にする。ＩＯＯＦＦ信号はインバーター１７７０から出力され、ＡＮＤゲート１７３８，１７４０，１７４２，１７４４，１７４６，１７４８，１７５０，１７５２の入力に印加される。ＡＮＡＢＳ信号は１対の高利得インバーター１７７２，１７７４に印加される。インバーター１７７４の出力はＡＮＤゲート１７３８−１７５２に印加される。
【０７１０】
ＩＣＡＨ及びＩＣＡＬアドレス・レジスター１７００を図１０３に示した。これらのレジスターはバイトワイドの読み書きレジスターであり、ＩＣＣ２９の通信ビット伝送速度、変調方法、及び１２ビットＩＮＣＯＭアドレスをセットするのに使用される。両レジスターはリセット及びパワーアップと同時に０にセットされる。
【０７１１】
まず、ＩＣＡＨレジスターについて説明すると、ビットＩＣＡＨ［７，６］がＩＣＣ２９の通信ビット伝送速度を決定し、ビットＩＣＡＨ［５，４］がＩＣＣ２９によって採用される変調方法を決定し、ビットＩＣＡＨ［３．．．０］がＩＮＣＯＭアドレスの上位４ビットを決定する。
【０７１２】
ＩＣＡＨレジスターはフリップフロップ１７７６，１７７８，１７８０，１７８２，１７８４，１７８６，１７８８，１７９０を含む。データ母線ＤＡＴＡ［７．．．０］がこれらフリップフロップのＤ入力と接続してマイクロプロセッサー３０によるこのレジスターへの書き込みを可能にする。これらフリップフロップのＱ出力は読み取り動作のためトライステート・デバイス１７９２，１７９４，１７９６，１７９８，１８００，１８０２，１８０４，１８０６を介してデータ母線ＤＡＴＡ［７．．．０］と接続する。これらフリップフロップのＱ出力は内部制御母線ＩＣＡＨ［７．．．０］とも接続する。
【０７１３】
トライステート・デバイス１７９２，１７９４，１７９６，１７９８，１８００，１８０２，１８０４，１８０６は２入力ＮＡＮＤゲート１８０８の制御下にある。一方の入力にはアドレス・デコード信号ＳＥＬＡＨと共にＲＤＣＬＫ信号が印加されてマイクロプロセッサー３０が読み取り動作を開始し、＄００２８をアドレスすることによってこのレジスターを読み取ることを可能にする。
【０７１４】
ＩＣＡＨレジスターへの書き込み動作は２入力ＮＡＮＤゲート１８１０によって制御される。ＮＡＮＤゲート１８１０の一方の入力はアドレス・デコード信号ＳＥＬＡＨである。ＮＡＮＤゲート１８１０への他方の入力はＷＲＣＬＫ信号である。ＮＡＮＤゲート１８１０の出力はインバーター１８１２に印加され、インバーター１８１２からの非反転出力はフリップフロップ１７９２，１７９４，１７９６，１７９８，１８００，１８０２，１８０４，１８０６のＥＮ入力に印加される。インバーター１８１２の反転出力はタイミング入力Ｅに印加される。
【０７１５】
ＩＣＡＨレジスターのフリップフロップ１７７６−１７９０はリセットと同時に０にセットされる。具体的には、インバーター１８１４から出力される反転ＩＲＥＳＥＴ信号がＣＤＮ入力に印加されてこれらのフリップフロップをリセットと同時に０にセットする。
【０７１６】
ＩＣＡＬレジスターはバイトワイドのレジスターであり、ＩＮＣＯＭアドレスの下位８ビットを決定する。このレジスターはフリップフロップ１８１６，１８１８，１８２０，１８２２，１８２４，１８２６，１８２８，１８３０を含む。データ母線ＤＡＴＡ［７．．．０］がこれらフリップフロップのＤ入力と接続して書き込み動作を可能にする。これらフリップフロップのＱ出力は読み取り動作のためトライステート・デバイス１８３２，１８３４，１８３６，１８４０，１８４２，１８４４，１８４６を介してデータ母線ＤＡＴＡ［７．．．０］に印加される。これらフリップフロップのＱ出力は内部制御母線ＩＣＡＬ［７．．．０］にも印加される。
【０７１７】
このレジスターの読み取り動作は２入力ＮＡＮＤゲート１８４８によって制御される。ＮＡＮＤゲート１８４８への一方の入力はアドレス・デコード信号ＳＥＬＡＬである。他方の入力には読み取りクロック信号ＲＤＣＬＫが印加される。ＮＡＮＤゲート１８４８の出力は各トライステート・デバイスの制御端子ＯＥＮに印加される。
【０７１８】
このレジスターへの書き込み動作は、２入力ＮＡＮＤゲート１８５０によって制御される。ＮＡＮＤゲート１８５０への一方の入力は書き込みクロック信号ＷＲＣＬＫである。レジスター選択信号ＳＥＬＡＬが他方の入力に印加される。ＮＡＮＤゲート１８５０の出力はインバーター１８５２に印加され、インバーター１８５２の非反転出力はこれらフリップフロップのＥＮ入力に印加され、インバーター１８５２の反転出力はＥ入力に印加される。
【０７１９】
このレジスターはデバイスのリセット及びパワーアップと同時に０にセットされる。即ち、これらフリップフロップのＣＤＮ入力に反転ＩＲＥＳＥＴ信号が印加される。
【０７２０】
図１０４−１０７に示したレジスターＩＣＭ３，ＩＣＭ２，ＩＣＭ１，ＩＣＭ０は送信バッファ及び受信バッファを含むバイトワイドの読み書きレジスターである。これらのレジスターはＩＣＣ２９のマイクロプロセッサー３０の間でＩＮＣＯＭメッセージを伝送するのに使用される。これらのレジスターは読み取り動作が受信バッファを呼び出し、書き込み動作が送信バッファを呼び出すから、真の読み書きレジスターではない。
【０７２１】
ＩＣＭ１レジスターは８ビット・レジスターであり、ＩＮＣＯＭメッセージ・ビット１０−３を含む。このレジスターのための送信バッファはフリップフロップ１８５４，１８５６，１８５８，１８６０，１８６２，１８６４，１８６６，１８６８を含む。このレジスターのための受信バッファはフリップフロップ１８７０，１８７２，１８７４，１８７６，１８７８，１８８０，１８８２，１８８４を含む。
【０７２２】
送信バッファのフリップフロップ１８５４、１８５６、１８５８、１８６０、１８６２、１８６４、１８６６、１８６８はマイクロプロセッサー３０による書き込みだけが可能である。具体的には、これらフリップフロップのＤ入力にデータ母線ＤＡＴＡ［７．．．０］が接続し、これらのフリップフロップのＱ出力はＩＮＣＯＭメッセージ・ビットＴＤＡＴＡ［１０．．．３］を含む。
【０７２３】
送信バッファへの書き込み動作は２入力ＮＡＮＤゲート１８６６によって制御される。一方の入力に書き込みクロック信号ＷＲＣＬＫが印加され、他方の入力にアドレス・デコード信号ＳＥＬＭ１が印加される。ＮＡＮＤゲート１８６６の出力はインバーター１８８８に印加され、インバーター１８６６の非反転出力はこれらフリップフロップのＥＮ入力に、反転出力はＥ入力にそれぞれ印加される。
【０７２４】
ＩＣＭ１レジスターの受信バッファはフリップフロップ１８７０，１８７２，１８７４，１８６，１８７８，１８８０，１８８２，１８８４を含む。受信データ母線ＲＤＡＴＡ［１０．．．３］で受信されたＩＮＣＯＭメッセージはこれらフリップフロップのＤ入力に印加される。マイクロプロセッサー３０はトライステート・デバイス１８９２，１８９４，１８９６，１８９８，１９００，１９０２，１９０４，１９０６を介してデータ母線ＤＡＴＡ［７．．．０］でこれらフリップフロップの内容を読み取ることができる。これらトライステート・デバイスは２入力ＮＡＮＤゲート１９０８の制御下にある。一方の入力には読み取りクロック信号ＲＤＣＬＫが、他方の入力にはアドレス・デコード信号ＳＥＬＭ１がそれぞれ印加される。
【０７２５】
受信バッファ及び送信バッファのフリップフロップのタイミング制御は後述する信号ＳＲＴＯＭＲ（図１１６）によって行なわれる。この信号ＳＲＴＯＭＲはインバーター１９１０に印加される。インバーター１９１０の非反転出力はこれらフリップフロップのＥ入力に印加され、反転出力はＥＮ入力に印加される。
【０７２６】
受信及び送信バッファはリセット及びパワーアップと同時に０にセットされる。即ち、インバーター１８９０から出力される反転ＩＲＥＳＥＴ信号がこれらフリップフロップのＣＤＮ入力に印加される。反転ＩＲＥＳＥＴ信号はインバーター１８８９にも印加されて、後述するようにレジスターＩＣＭ２，ＩＣＭ３，ＩＣＭ０レジスターをリセットするのに使用されるＭＲＣＬＲ信号を発生させる。
【０７２７】
ＩＣＭ２レジスターは８ビット・レジスターであり、ＩＮＣＯＭメッセージ・ビット１８−１１を含む。ＩＣＭ２レジスターの送信バッファはフリップフロップ１９１２，１９１４，１９１６，１９１８，１９２０，１９２２，１９２４，１９２６を含む。ＩＣＭ２レジスターの受信バッファはフリップフロップ１９２８，１９３０，１９３２，１９３４，１９３６，１９３８，１９４０，１９４２を含む。
【０７２８】
送信バッファはマイクロプロセッサー３０による書き込みだけが可能である。具体的には、データ母線ＤＡＴＡ［７．．．０］がフリップフロップ１９１２，１９１４，１９１６，１９１８，１９２０，１９２２，１９２４，１９２６のＤ入力と接続する。これらフリップフロップのＱ出力は送信データ母線ＴＤＡＴＡ［１８．．．１１］と接続する。
【０７２９】
送信バッファへの書き込み動作は２入力ＮＡＮＤゲート１９４４の制御下にある。一方の入力には書き込みクロック信号ＷＲＣＬＫが、他方の入力にはアドレス・デコード信号ＳＥＬＭ２がそれぞれ印加される。ＮＡＮＤゲート１９４４の出力はインバーター１９４６に印加される。インバーター１９４６の非反転出力はフリップフロップ１９１２，１９１４，１９１６，１９１８，１９２０，１９２２，１９２４，１９２６に、反転出力はＥ入力にそれぞれ印加される。
【０７３０】
ＩＣＭ２レジスターの受信バッファはフリップフロップ１９２８，１９３０，１９３２，１９３４，１９３６，１９３８，１９４０，１９４２を含む。内部母線ＲＤＡＴＡ［１８．．．１１］で受信されたＩＮＣＯＭメッセージがこれらフリップフロップのＤ入力に印加される。これらフリップフロップに含まれているメッセージ・ビットはマイクロプロセッサー３０がトライステート・デバイス１９５０，１９５２，１９５４，１９５６，１９５８，１９６０，１９６２，１９６４を介してデータ母線ＤＡＴＡ［７．．．０］で読み取ることができる。これらのトライステート・デバイスは２入力ＮＡＮＤゲート１９６６の制御下にある。一方の入力にはレジスター・デコード信号ＳＥＬＭ２が印加され、他方の入力には読み取りクロック信号ＲＤＣＬＫが印加されて、マイクロプロセッサー３０が読み取り動作を開始し、アドレス＄００２Ｃをアドレス母線ＡＤＤＲ［３．．．０］に送出することによってこのバッファの内容を読み取ることを可能にする。
【０７３１】
受信バッファのフリップフロップに対するタイミングはＳＲＴＯＭＲ信号及びインバーター１９６８によって行なわれる。具体的には、インバーター１９６８の入力にＳＲＴＯＭＲ信号が印加される。これらフリップフロップのＥ入力にはインバーター１９６６の非反転出力が印加され、ＥＮ入力には反転出力が印加される。
【０７３２】
送信及び受信バッファのフリップフロップはインバーター１９６９から出力される反転ＭＲＣＬＲによって０にセットされる。この信号反転ＭＲＣＬＲは各フリップフロップのＣＤＮに印加される。
【０７３３】
ＩＣＭ３メッセージ・レジスターはＩＮＣＯＭメッセージ・ビット２６−１９を含む。レジスターＩＣＭ３の送信バッファはフリップフロップ１９７０，１９７２，１９７４，１９７６，１９７８，１９８０，１９８２，１９８４を含む。このレジスターの受信バッファはフリップフロップ１９８６，１９８８，１９９０，１９９２，１９９４，１９９６，１９９８，２０００を含む。
【０７３４】
マイクロプロセッサー３０はフリップフロップ１９７０，１９７２，１９７４，１９７６，１９７８，１９８０，１９８２，１９８４のＤ入力に接続するデータ母線ＤＡＴＡ［７．．．０］を介して送信バッファに書き込む。これらフリップフロップのＱ出力は送信データ母線ＴＤＡＴＡ［２６．．．１９］に印加される。
【０７３５】
送信バッファへの書き込み動作は２入力ＮＡＮＤゲート２００２の制御下にある。一方の入力には書き込みクロック信号ＷＲＣＬＫが、他方の入力にはレジスター選択信号ＳＥＬＭ３がそれぞれ印加される。ＮＡＮＤゲート２００２の出力はインバーター２００４に印加される。インバーター２００４の非反転出力はこれらフリップフロップの２つのＥＮ入力に、反転出力はＥ入力にそれぞれ印加される。
【０７３６】
受信バッファはフリップフロップ１９８６，１９８８，１９９０，１９９２，１９９４，１９９６，１９９８，２０００を含む。ＩＮＣＯＭネットワークから受信されたＩＮＣＯＭメッセージ・ビットは受信データ母線ＲＤＡＴＡ［２６．．．１９］から送信され、これらフリップフロップのＤ入力に印加される。マイクロプロセッサー３０はトライステート・デバイス２００８，２０１０，２０１２，２０１４，２０１６，２０１８，２０２０，２０２２を介してデータ母線ＤＡＴＡ［７．．．０］でこれらフリップフロップの内容を読み取ることができる。これらのトライステート・デバイスは２入力ＮＡＮＤゲート２０２４の制御下にある。一方の入力には読み取りクロック信号ＲＤＣＬＫが印加され、他方の入力にはレジスター選択信号ＳＥＬＭ３が印加されて、マイクロプロセッサー３０が読み取り動作を開始し、アドレス＄００２Ｄをアドレス母線ＡＤＤＲ［３．．．０］に送出しさえすればこのバッファの内容を読み取ることができる。
【０７３７】
ＩＣＭ３受信バッファのタイミングはＳＲＴＯＭＲ信号及びインバーター２０２６によって行なわれる。具体的には、インバーター２０２６の入力にＳＴＲＯＭＲ信号が印加され、これらフリップフロップのＥ入力にインバーター２０２６の非反転出力が印加され、ＥＮ入力に反転出力が印加される。
【０７３８】
ＩＣＭ３送信及び受信バッファは反転ＭＲＣＬＲ信号によって０にセットされる。この反転ＭＲＣＬＲはインバーター２００６から出力され、これらフリップフロップのＣＤＮ入力に印加される。
【０７３９】
ＩＣＭ０レジスターはＩＮＣＯＭメッセージの制御／状態ビットを送受信するためのレジスターである。このレジスターのための送信バッファはフリップフロップ２０２８，２０３０，２０３２、及びトライステート・デバイス２０３４，２０３８，２０４０，２０４２，２０４４，２０４６，２０４８を含む。受信バッファは１つのフリップフロップ２０２９を含む。
【０７４０】
ビットＩＣＭ０［７］はＩＮＣＯＭメッセージのビット２に対応する。送信動作ではこのビットがマイクロプロセッサー３０によってデータ母線ＤＡＴＡ［７］を介して書き込まれ、フリップフロップ２０２８のＤ入力に印加される。このフリップフロップ２０２８への書き込み動作は２入力ＮＡＮＤゲート２０５０の制御下にある。一方の入力に書き込みクロック信号ＷＲＣＬＫが印加され、他方の入力にレジスター選択信号ＳＥＬＭＯが印加される。ＮＡＮＤゲート２０５０の出力はインバーター２０５２に印加され、インバーター２０５２の非反転出力はフリップフロップ２０２８のＥＮ入力に、反転出力はＥ入力にそれぞれ印加される。フリップフロップ２０２８のＱ出力は送信データ母線ＴＤＡＴＡ［２］に印加される。
【０７４１】
入りＩＮＣＯＭメッセージのビット２は内部受信データ母線ＲＤＡＴＡ［２］を介して受信され、フリップフロップ２０２９のＤ入力に印加される。このフリップフロップ２０２９のタイミング制御はＳＲＴＯＭＲ信号によって行なわれる。ＳＲＴＯＭＲ信号はインバーター２０３１に印加され、インバーター２０３１の非反転出力はフリップフロップ２０２９のＥ入力に、反転出力はＥＮ入力にそれぞれ印加される。マイクロプロセッサー３０によるこのフリップフロップの内容読み取りを可能にするため、フリップフロップ２０２９のＱ出力がトライステート・デバイス２０３３を介してデータ母線ＤＡＴＡ［７］に印加される。トライステート・デバイス２０３４はＮＡＮＤゲート２０５４の制御下にある。
【０７４２】
ＩＣＯＭビット［６．．．２］はテスト用である。これらのビットはデータ母線ＤＡＴＡ［６．．．２］を介してマイクロプロセッサー３０によって読み取られる。具体的には、読み取りテスト母線ＲＴＢ［６．．．２］がトライステート・デバイス２０３６，２０３８，２０４０，２０４２，２０４４を介してデータ母線ＤＡＴＡ［６．．．２］と接続する。これらのトライステート・デバイスはＮＡＮＤゲート２０５４の制御下にある。ＮＡＮＤゲート２０５４への一方の入力は読み取りクロック信号ＲＤＣＬＫであり、他方の入力はレジスター選択信号ＳＥＬＭＯである。
【０７４３】
２つのＡＮＤゲート２０５５，２０５６もテスト回路の一部を構成する。具体的には、ＡＮＤゲート２０５５は３入力ＡＮＤゲートであり、第１の入力には書き込みクロック信号ＷＲＣＬＫが、第２の入力にはレジスター選択信号ＳＥＬＭＯが、第３の入力にはテスト信号ＴＥＳＴがそれぞれ印加される。ＡＮＤゲート２０５５の出力はＤＡＴＡ［２］と共にＡＮＤゲート２０５６に印加される。ＡＮＤゲート２０５６の出力は書き込みテスト母線ＷＴＢ［２．．．０］に印加される。
【０７４４】
ビットＩＣＭ０［１，０］は状態ビットであり、いずれも真の読み書きビットである。マイクロプロセッサー３０はフリップフロップ２０３０，２０３２のＤ入力と接続するデータ母線ＤＡＴＡ［１，０］を介してこれらのビットを書き込むことができる。これらフリップフロップへの書き込み動作はＮＡＮＤゲート２０５０及びインバーター２０５２によって制御される。具体的には、インバーター２０５２の非反転出力がフリップフロップ２０３０，２０３２のＥＮ入力に、反転出力がＥ入力にそれぞれ印加される。これらフリップフロップのＱ出力は内部状態ビット読み取り母線ＲＳＢ［２６，２５］と接続する一方、トライステート・デバイス２０４６，２０４８を介してデータ母線ＤＡＴＡ［１，０］とも接続して、マイクロプロセッサー３０によるこれらフリップフロップの内容読み取りを可能にする。トライステート・デバイス２０４６，２０４８は読み取り制御ＮＡＮＤゲート２０５４の制御下にある。
【０７４５】
フリップフロップ２０２８，２０２９，２０３０，２０３２はいずれもシステムのリセットと同時に０にセットされる。具体的には、インバーター２０５７から出力される反転ＭＲＣＬＲ信号がこれらフリップフロップのＣＤＮ入力に印加される。
【０７４６】
ＩＣＣＲレジスターはバイトワイドの読み書き制御レジスターであり、ＩＣＣ２９の動作制御に使用される。図７０に示したこのレジスターはフリップフロップ２０５８，２０６０，２０６２，２０６４及びＡＮＤゲート２０６６，２０６８，２０７０，２０７２を含む。具体的には、フリップフロップ２０５８，２０６０，２０６２，２０６４のＤ入力にデータ母線ＤＡＴＡ［７．．．４］が印加される。これらフリップフロップ２０５８，２０６０，２０６２，２０６４のタイミング制御は書き込み制御ＮＡＮＤゲート２０７４及びインバーター２０７６によって行なわれる。具体的には、ＩＣＣＲレジスター・デコード信号ＳＥＬＣＲがＮＡＮＤゲート２０７４の一方の入力に印加され、ＮＡＮＤゲート２０７４の出力がインバーター２０７６の入力に印加される。インバーター２０７６の反転出力がこれらフリップフロップのＥ入力に、非反転出力がＥＮ入力にそれぞれ印加される。
【０７４７】
フリップフロップ２０５８，２０６０，２０６２，２０６４のＱ出力は後述する制御ビットＩＣＣＲ［７．．．４］と連携する内部制御母線ＣＲ［７．．．４］に印加される。このＱ出力はトライステート・デバイス２０７８，２０８０，２０８２，２０８４を介してデータ母線ＤＡＴＡ［７．．．４］とも接続して、マイクロプロセッサー３０によるフリップフロップ２０５８，２０６０，２０６２，２０６４の内容読み取りを可能にする。トライステート・デバイス２０７８，２０８０，２０８２，２０８４は２入力ＮＡＮＤゲート２０８６の制御下にある。ＮＡＮＤゲート２０８６への一方の入力はＩＣＣＲレジスター・デコード信号ＳＥＬＣＲであり、他方の入力は書き込みクロック信号ＷＲＣＬＫである。
【０７４８】
フリップフロップ２０５８，２０６０，２０６２，２０６４はシステムのリセットと同時にゼロにセットされる。具体的には、これらフリップフロップのＣＤＮ入力に反転ＩＲＥＳＥＴ信号が印加され、この信号はインバーター２０８８から出力される。
【０７４９】
ビットＩＣＣＲ［７．．．４］は制御ビットである。ビットＩＣＣＲ［７］はＩＣＣ２９の割り込み動作を許可する。ビットＩＣＣＲ［６］は高速状態リクエスト・メッセージに対する自動的な応答を可能にする。制御ビットＩＣＣＲ［４］使用されない。
【０７５０】
ビットＩＣＣＲ［５］はＩＮＣＯＭ通信コントローラーのマスター・モードへの切り換えを可能にする許可ビットで有る。このビットが０ならば、ＩＣＣ２９はマスター・モードに入れず、１ならばマスター・モードに入ることができる。このビットもシステムのリセットに伴なって０にセットされる。これは２入力ＡＮＤゲート２０８９によって行なわれる。ＡＮＤゲート２０８９への一方の入力はＣＦＲ状態レジスター・ビットＣＦＲ［７］からの許可ビットであり、他方の入力は反転ＩＲＥＳＥＴ信号である。ＡＮＤゲート２０８９の出力はフリップフロップ２０６２のＣＤＮ入力に印加される。
【０７５１】
ビットＩＣＣＲ［３．．．０］は指令ビットである。指令ビットはマイクロプロセッサー３０によってデータ母線ＤＡＴＡ［３．．．０］を介して書き込まれ、ＡＮＤゲート２０６６，２０６８，２０７０，２０７２の入力に印加される。インバーター２０８６から出力される書き込み制御信号はデータ母線ＤＡＴＡ［３．．．０］を介してＡＮＤゲート２０６６，２０６８，２０７０，２０７２の入力に印加される。インバーター２０８６の入力は書き込み制御ＮＡＮＤゲート２０７４の出力と接続する。ＡＮＤゲート２０６６，２０６８，２０７０，２０７２の出力は内部ＩＣＣＲレジスター母線ＣＲ［３．．．０］に印加される。
【０７５２】
ビットＩＣＣＲ［３．．．０］は真の読み書きビットではなく、マイクロプロセッサー３０によって読み取られる時は常に０である。即ち、ビットＩＣＣＲ［３．．．０］はトライステート・デバイス２０９０，２０９２，２０９４，２０９６を介してデータ母線ＤＡＴＡ［３．．．０］と接続し、これらのトライステート・デバイスへの入力は接地されている。これらのトライステート・デバイスはＮＡＮＤゲート２０８６の制御下にある。
【０７５３】
ＩＣＳＲはバイトワイドの読み取り専用状態レジスターであり、マイクロプロセッサー３０がＩＮＣＯＭ通信コントローラー２９と通信中であることを示すＩＣＣ２９状態フラッグを含む。このレジスターはトライステート・デバイス２０９８，２１００，２１０２，２１０４，２１０６，２１０８，２１１０，２１１２から成り、これらトライステート・デバイスの入力に内部ＩＣＳＲ制御レジスター母線ＳＲ［７．．．０］が接続する。これらのトライステート・デバイスは２入力ＮＡＮＤゲート２１１４の制御下にある。一方の入力にはＩＣＳＲレジスター選択デコード信号が、他方の入力には読み取りクロック信号ＲＤＣＬＫがそれぞれ印加される。
【０７５４】
デジタル復調器
デジタル復調器１６９４は入りＩＮＣＯＭメッセージを復調して復調出力ビットＤＥＭＯＤＡＴを形成する。この復調器１６９４を図９３−１００に示した。また、そのブロックダイヤグラムを図９３に示した。デジタル復調器１６９４はタイミング発生器２１１６、レシーバー相関器２１１８、復調器制御回路２１２０及びビット・カウンタ−２１２２を含む。
【０７５５】
タイミング発生器を図９４，９５に示し、タイミング発生器の種々の出力について、そのタイミングダイヤグラムを図１１８，１１９に示した。タイミング発生器２１１６は図９４に示すマスター・クロック発生器２１１７及び図９５に示すビット位相タイミング発生器２１１９を含む。
【０７５６】
ＩＣＣ２９は選択された送信モードに応じて多様なビット伝送速度で動作するように構成することができる。ビット伝送速度を表１９に例示した。任意のビット伝送速度に合わせてマスター・クロック発生器２１１７からクロック信号が出力される。ＩＣＡＨレジスター・ビットＩＣＡＨ［７，６］がビット伝送速度を決定し、ビットＩＣＡＨ［５］が変調方法を決定する。すでに述べたように、ＡＳＫ及びＦＳＫ変調方式はコンパチブルであるから、ベースバンドとＦＳＫ／ＡＳＫのいずれかを選択するのに必要なビットはＩＣＡＨ［５］だけである。選択されたビット伝送速動はＭＵＸ２１２４から出力される。ＭＵＸ２１２４のＺ出力は表１９の中から選択されたビット伝送速度及び変調方法に対応するビット位相クロック信号ＢＩＴＰＨＣＫである。ＭＵＸ２１２４の選択入力Ｓに指令ビットＩＣＡＨ［５］が印加される。ＭＵＸ２１２４への入力はベースバンドＭＵＸ２１２６及びＡＳＫ／ＦＳＫ ＭＵＸ２１２８と接続する。
【０７５７】
表１９に示す種々のベースバンド・ビット伝送速度がＭＵＸ２１２６の入力に印加される。同じく表１９に示す種々のＡＳＫ／ＦＳＫビット伝送速度がＦＳＫＭＵＸ２１２８の入力に印加される。ＭＵＸ２１２６，２１２８の選択入力に印加される指令ビットＩＣＡＨ［７，６］によって種々のビット伝送速度が選択され、ＩＣ１０の水晶発振器、及びカウンター２１３０，２１３２を含むタイミング発生器２１１６から種々のビット伝送速度が得られる。
【０７５８】
カウンター２１３０はベースバンド・ビット伝送速度を発生させるのに利用され、フリップフロップ２１３２，２１３４，２１３６、ＭＵＸ２１３８、インバーター２１４０、及び排他的ＯＲゲート２１４２を含む。もしＩＣＣ２９がアクチブならば、７．３７２８ＭＨｚまたは３．６８６４ＭＨｚ水晶発振器を使用しなければならない。使用する水晶発振器に応じて、排他的ＯＲゲート２１４２の入力に印加される位相２クロック信号ＰＨ２及びＥＯ２信号に基づき排他的ＯＲゲート２１４２の出力にいずれか一方の周波数が得られる。ＥＯ２はＰＨ２とは９０°だけ位相のずれた信号である。
【０７５９】
フリップフロップ２１３２，２１３４，２１３６は２分割リプルカウンターとして接続されている。即ち、これらのフリップフロップの反転Ｑ出力はＤ入力に印加される。また、選考フリップフロップの反転Ｑ出力は後続フリップフロップのクロック入力ＣＰに印加される。フリップフロップ２１３２，２１３４，２１３６の出力は２つの入力によって分割される。水晶発振器の選択に応じて、排他的ＯＲゲート２１４２はＭＵＸ２１３８の一方の入力に印加され、フリップフロップ２１３２の反転Ｑ出力はＭＵＸ２１３８の他方の入力に印加される。７．３７２８ＭＨｚ水晶発振器が使用される場合、フリップフロップ２１３２はこの周波数を２等分してＭＵＸ２１３８のＺ出力において３．６８６４ＭＨｚの信号を形成する。３．６８６４ＭＨｚ水晶発振器を使用する場合には、この信号はＭＵＸ２１３８の他方の入力に直接印加されて、ボー速度が１５３．６Ｋｂｐｓとなる。ＭＵＸ２１３８はＭＵＸ２１３８のＳ入力に印加される構成レジスター・ビットＡＣＦＲ［６］によって制御される。ビットＡＣＦＲ［６］は分周比を選択する。ＭＵＸ２１３８のＺ出力は３．６８６４ＭＨｚ信号である。この信号はベースバンドＭＵＸ２１２６の一方の入力に印加されるだけでなく、他方の２等分カウンター２１３４のクロック入力ＣＰにも印加されてその反転Ｑ出力において１．８２３２ＭＨｚ信号を形成する。１．８２３２ＭＨｚ信号はベースバンドＭＵＸ２１２６の他方の入力に印加され、ボー速度が７６．８Ｋｂｐｓとなる。カウンター２１３４の反転Ｑ出力は別の２分割カウンター２１３６のクロック入力にも印加される。このカウンターの出力はインバーター２１４０に印加され、インバーター２１４０の出力は９２１．６ｋＨｚ信号である。この信号はベースバンドＭＵＸ２１２６の他方の入力に印加され、ボー速度は３８．４Ｋｂｐｓとなる。
【０７６０】
１９．２Ｋｂｐｓベースバンド速度信号を形成するのは排他的ＯＲゲート２１４２、及びフリップフロップ２１４４，２１４６を含む回路である。具体的には、インバーター２１４０から出力される９２１．６ｋＨｚ信号がフリップフロップ２１４４，２１４６を含むジョンソン・カウンターに印加される。即ち、インバーター２１４０の出力がフリップフロップ２１４４，２１４６のクロック入力ＣＰに印加され、フリップフロップ２１４４のＱ出力がフリップフロップ２１４６のＤ入力に、フリップフロップ２１４６の反転Ｑ出力がフリップフロップ２１４４のＤ入力にそれぞれ印加される。フリップフロップ２１４６のＱ出力は２３０．４ｋＨｚ信号である。この信号は排他的ＯＲゲート２１４２の一方の入力に印加される。排他的ＯＲゲート２１４２への他方の入力はフリップフロップ２１４４からのＱ出力信号である。排他的ＯＲゲート２１４２の出力はビット伝送速度１９．２Ｋｂｐｓと等価の４６０．８ｋＨｚ信号である。
【０７６１】
カウンター２１３２及びＯＲゲート２１４８によってＡＳＫ／ＦＳＫビット伝送速度信号が形成される。具体的には、フリップフロップ２１４４のＱ出力がＯＲゲート２１４８の一方の入力に印加される。この信号は２３０．４ｋＨｚ信号である。フリップフロップ２１４６のＱ出力はＯＲゲート２１４８の他方の入力に印加される。インバーター２１４０の出力はＯＲゲート２１４８の第３の入力に印加される。ＯＲゲート２１４８の出力はカウンター２１３２に印加され、カウンター２１３２はいずれも２分割カウンターとして接続されたフリップフロップ２１５０，２１５２，２１５６，２１５８を含み、各フリップフロップの反転Ｑ出力がＤ入力と接続している。ＯＲゲート２１４８の出力は２３０．４ｋＨｚ信号であり、フリップフロップ２１５０のクロック入力ＣＰに印加される。このフリップフロップ２１５０は入力周波数を２等分してそのＱ出力に１１５．２ｋＨｚ信号を形成し、この信号がＡＳＫ／ＦＳＫ ＭＵＸ２１２８の一方の入力に印加されてビット伝送速度９６００ｂｐｓの信号を発生させる。カウンター２１５０の反転Ｑ出力がカウンター２１５２のクロック入力に印加されてその反転Ｑ出力に５７．６ｋＨｚ信号を発生させ、この信号がカウンター２１５４のクロック入力ＣＰに印加されてそのＱ出力に２８．８ｋＨｚ信号を発生させる。この２８．８ｋＨｚ信号がカウンター２１５６のクロック入力ＣＰに印加されてそのＱ出力に１４．４ｋＨｚ信号を発生させ、１４．４ｋＨｚ信号がカウンター２１５８のクロック入力に印加されてそのＱ出力に７．２ｋＨｚ信号を発生させ、この７．２ｋＨｚ信号がＡＳＫ／ＦＳＫ ＭＵＸ２１２８に印加されて３００ｂｐｓ信号を発生させる。
【０７６２】
カウンター２１３０，２１３２、及びフリップフロップ２１４４，２１４６を含むジョンソン・カウンターはシステムのリセットに伴なって、且つテスト中、０にセットされる。具体的には、２入力ＯＲゲート２１６０の一方の入力にリセット信号反転ＩＲＥＳＥＴが印加され、他方の入力に書き込みテスト母線ＷＴＢ２からの信号が印加される。ＯＲゲートの出力がインバーター２１６２の入力に印加され、インバーター２１６２の出力がフリップフロップ２１３２，２１３４，２１３６，２１４４，２１４６，２１５０，２１５２，２１５４，２１５６，２１５８のＣＤＮ入力に印加される。
【０７６３】
ＦＳＫ変調方式では２つの搬送周波数；１１５．２ｋＨｚ及び９２．１６ｋＨｚが使用される。９２．１６ｋＨｚ信号は１０進カウンター２１６４から出力される。この１０進カウンターはフリップフロップ２１６６，２１６８，２１７０，２１７２、ＮＯＲゲート２１７４及びＡＮＤゲート２１７６を含む。９２．１６ｋＨｚ信号は信号ＦＣＡとしてフリップフロップ２１７２のＱ出力に形成される。９２１．６ｋＨｚ信号がフリップフロップ２１６６，２１７０のクロック入力に印加される。フリップフロップ２１６６の反転Ｑ出力はフリップフロップ２１６８のクロック入力ＣＰに印加される。フリップフロップ２１６６のＱ出力が２入力ＮＯＲゲート２１７４の一方の入力に、フリップフロップ２１７０のＱ出力が他方の入力にそれぞれ印加される。ＮＯＲゲート２１７４の出力はフリップフロップ２１６６のＤ入力に印加される。フリップフロップ２１６８の反転Ｑ出力はこのフリップフロップのＤ入力に印加される。フリップフロップ２１６８のＱ出力が２入力ＡＮＤゲート２１７６の一方の入力に、フリップフロップ２１６６のＱ出力が他方の入力にそれぞれ印加される。ＡＮＤゲート２１７６の出力はフリップフロップ２１７０のＤ入力に印加される。フリップフロップ２１７０の反転Ｑ出力はフリップフロップ２１７２のクロック入力に印加され、フリップフロップ２１７２の反転Ｑ出力はそのＤ入力に印加される。したがって、フリップフロップ２１７２のＱ出力は入力信号９２１．６ｋＨｚの１／１０である。
【０７６４】
リセット時にもテスト中にも１０進カウンターのフリップフロップ２１６６，２１６８，２１７０，２１７２は０にセットされる。具体的には、インバーター２１６２の出力がこれらフリップフロップのＣＤＮ入力に印加される。
【０７６５】
９２．１６ｋＨｚ ＦＳＫ信号ＦＣＡも１１５．２ｋＨｚ搬送波信号ＦＣもＦＳＫ変調に使用される。ＦＣ信号はカウンター２１５０から出力される。１１５．２ｋＨｚベースバンド信号ＣＡＲＲはＮＯＲゲート２１７４から出力される。ＮＯＲゲート２１７４への一方の入力はＯＲゲート２１４８の出力であり、他方の入力はカウンター２１５０の出力である。ＮＯＲゲート２１７４の出力は１１５．２ｋＨｚ信号である。
【０７６６】
信号ＦＤＣ及びＣＫ１０は復調制御に使用される。信号ＦＤＣはインバーター２１７６から出力される２３０．４ｋＨｚ信号である。カウンター２１４６の出力から得られる２３０．４ｋＨｚ信号がインバーター２１７６の入力に印加される。この周波数は搬送周波数１１５．２ｋＨｚの２倍に相当するサンプリング周波数として選択される。
【０７６７】
ＣＫ１０信号は図５７に示すビット位相タイミング発生器２１１９をリセットするのに使用される。このＣＫ１０信号はＯＲゲート２１７８から出力される。ＯＲゲート２１７８には３つの入力があり、第１の入力にはカウンター２１４６のＱ出力が、第２の入力にはインバーター２１４０の出力が、第３の入力にはフリップフロップ２１４４の反転Ｑ出力がそれぞれ印加される。従って、ＯＲゲート２１７８の入力は搬送周波数の２倍（２３０．４ｋＨｚ）、搬送周波数の４倍（４６０．８ｋＨｚ）及び搬送周波数の８倍（９２１．６ｋＨｚ）に相当する信号である。図８１に示すように、ＯＲゲート２１７８から出力されるＣＫ１０信号はサンプリング周波数２３０．４２ｋＨｚの半サイクルごとに、即ち、１１５．２ｋＨｚで１−０−１パターンを形成する。
【０７６８】
ビット位相タイミング発生器２１１９は搬送周波数の位相コヒーレンスをカウントするのに使用される。ビット位相タイミング発生器２１１９はタイミング制御信号ＰＨＣＫＡＤ，ＰＨＣＫＢ，ＰＨＣＫＢＤ，ＰＨＣＫＣＤ，ＰＨＣＫＤＤ，ＰＨＣＫＤ，ＰＨＣＫ，ＰＨＲＳＴを出力する。これらの信号を図１１８，１１９にタイミングダイヤグラムの形で示した。これらのタイミング信号はフリップフロップ２１８２，２１８４，２１８６；ＮＯＲゲート２１８８，２１９０，２１９２，２１９４，２１９６，２１９８，２２００；及びインバーター２２０２，２２０４，２２０６，２２０８，２２１０，２２１２，２２１４，２２１６によって形成される。
【０７６９】
ビット位相クロック信号ＢＩＴＰＨＣＫはビット位相タイミング発生器２１１９に印加される。ＢＩＴＰＨＣＫ信号はＭＵＸ２１２４（図９４）のＺ出力において得られ、選択されたベースバンドまたはＡＳＫ／ＦＳＫボー速度に対応する。このＢＩＴＰＨＣＫ信号は高利得インバーター２２０２，２２０４を介してビット位相タイミング発生器２１１９に印加される。インバーター２２０４の出力はジョンソン・カウンター２１８５として構成されたフリップフロップ２１８２，２１８４のクロック入力ＣＰに印加される。具体的には、フリップフロップ２１８２のＱ出力がフリップフロップ２１８４のＤ入力に、フリップフロップ２１８４の反転Ｑ出力がフリップフロップ２１８２のＤ入力にそれぞれ印加される。フリップフロップ２１８２，２１８４のＱ出力はタイミング信号を発生させるのに使用される。即ち、フリップフロップ２１８２のＱ出力がインバーター２２０６に、フリップフロップ２１８２の反転Ｑ出力がインバーター２２０８に、フリップフロップ２１８４のＱ出力がインバーター２２１０に、フリップフロップ２１８４の反転Ｑ出力がインバーター２２１２に、インバーター２２０６の出力がＮＯＲゲート２１９０，２１９２，２１９４の入力にそれぞれ印加される。インバーター２２０８の出力はＯＲゲート２１８８，２１９６，２１９８の入力に、インバーター２２１０の出力はインバーター２１９４，２１９６，２１９８の入力に、インバーター２２１２の出力はＮＯＲゲート２１８８，２１９０，２１９２の入力にそれぞれ印加される。インバーター２２１２の出力はインバーター２２１４の入力にも印加されてＰＨＣＫ信号を発生させる。インバーター２２０４から出力されるＢＩＴＰＨＣＫ信号はＮＯＲゲート２１８８，２１９２，２１９４，２１９６の入力に印加される。ＮＯＲゲート２１８８，２１９０，２１９２，２１９４，２１９６，２１９８の出力はビット位相タイミング信号ＰＨＣＫＡＤ，ＰＨＣＫＢ，ＰＨＣＫＢＤ，ＰＨＣＫＣＤ，ＰＨＣＫＤＤ，ＰＨＣＫＤ，ＰＨＣＫである。
【０７７０】
ビット位相リセット信号ＰＨＲＳＴは１／６ビットごとにＮＯＲゲート２２００から発生する。この信号のタイミングダイヤグラムを図１１９に示した。ＮＯＲゲート２２００は２入力ＮＯＲゲートである。一方の入力はインバーター２２１６の出力と接続する。インバーター２２１６の入力にリセット信号反転ＩＲＥＳＥＴが印加される。フリップフロップ２１８６のＤ入力は常態では接地している。このフリップフロップ２１８６はジョンソン・カウンター２１８５から出力される反転Ｑ信号によってクロック制御される。ＣＫ１０信号がフリップフロップ２１８６のＣＤＮ入力に印加されて１／２搬送波サイクルごとにこのフリップフロップを払う。フリップフロップ２１８６のＱ出力がＮＯＲゲート２２００の入力に印加されて、１／６ビットごとに、または３００ボー速度で６４搬送波サイクルごとにパルス信号ＰＨＲＳＴを発生させる。
【０７７１】
搬送波入力信号はバッファ増幅器２２１８（図９２）を介してＩＣ１０のＲＸＩＮ端子に印加される。次いでこの信号はレシーバー相関器２１１８の一部を形成する１対の搬送波確認回路２２２０，２２２２に印加される。搬送波確認回路は互いに９０°だけ位相がずれて動作し、搬送波を中心とする許容周波数帯域内にあるかどうかを検討するため入力搬送波信号をチェックする。このチェックはサイクルごとに行なわれる。それぞれの搬送波確認回路２２２０，２２２２は２つの出力を有し、一方の出力はもし信号が通活帯域以内であって入力信号のサンプル位相が論理１ならばパルスを形成し、他方の出力はもし信号が通活帯域以内であって入力信号のサンプル位相が論理０ならばパルスを形成する。１／６ビットごとにＰＨＲＳＴ信号によってリセットされる一連の位相カウンター２２２４，２２２６，２２２８，２２３０（図９７）への入力として４つの出力ＯＮＥＡ，ＺＥＲＯＡ，ＯＮＥＢ，ＺＥＲＯＢが使用される。
【０７７２】
デジタル復調器１６９４は周波数検出のため短時間、即ち、１ １／２サイクルに亘って位相コヒーレンスを必要とし、もっと長い時間、即ち、１／６ビットまたは３００ボーで６４搬送波サイクルに亘って連続的な位相コヒーレンスをチェックすることによってノイズとの弁別を行なうことができる。このように、デジタル復調器１６９４は１／６ビットの時間に亘って入り信号の周波数及び位相を関知し、もし入力周波数が正しく、且つ少なくとも１／６ビット時間の３／４に亘って位相コヒーレンスを維持すればカウンター２３３８が増分される。１ビット時間が経過した後、内容が検討され、もしカウンターが４以上をカウントすれば、復調出力ビットＤＥＭＯＤＡＴが出力される。
【０７７３】
キャリヤ確認回路２２２０，２２２２のそれぞれは２つのステージ・シフトレジスター２２２４（ステージ２２２３，２２２５を有する）及び２２２６（ステージ２２２７，２２２９を有する）を介して入りキャリヤの３つの最新サンプルを記憶する。入りキャリヤ周波数がこれらのシフトレジスター２２２４，２２２６のＤ入力に供給される。シフト・レジスター２２２４は信号ＦＤＣによりキャリヤ周波数の２倍の周波数でクロック制御される。シフトレジスター２２２６はまた信号反転ＦＤＣによりキャリヤ周波数の２倍の周波数でクロック制御される。信号ＦＤＣはインバーター２２４３から出力される。シフトレジスター２２２４，２２２６の各ステージの出力は排他的ＯＲゲート２２２８，２２３０，２２３２，２２３４を介してその入力と排他的論理和演算される。排他的ＯＲゲート２２２８，２２３０，２２３２，２２３４の出力はＡＮＤゲート２２３６，２２３８によって論理積演算される。ＡＮＤゲート２２３６，２２３８の出力は第３ステージ・シフト・レジスター２２４０，２２４２のＤ入力に印加される。
【０７７４】
シフトレジスター２２２４，２２２６の第１ステージ２２２３，２２２７へのＤ入力に１−０−１パターンが存在すると仮定すれば、シフトレジスター２２２４，２２２６の第１ステージ２２２３，２２２７のＱ出力及び第２ステージ２２２５，２２２９のＱ出力、即ち、過去のサンプル０は第１ステージ２２２３，２２２７に記憶され、その前のサンプル１は第２ステージ２２２５，２２２９に記憶され、第１ステージ２２２７の入力における現在サンプルは次のクロックパルスで記憶される。
【０７７５】
シフトレジスターの第１ステージ２２２３，２２２７及び第３ステージ２２４０，２２４２の出力がＮＡＮＤゲート２２４４，２２４６，２２４８，２２５０に印加されて確認信号反転ＯＮＥＡ，反転ＺＥＲＯＡ，反転ＯＮＥＢ，反転ＺＥＲＯＢを発生させる。ＯＮＥＡまたはＺＥＲＯＡ出力におけるパルスは１ １／２キャリヤ・サイクルという比較的短い時間に亘って入力キャリヤが水晶発信器からのタイミング信号とほぼ同相であることを意味する。具体的には、シフトレジスター２２２４の第１ステージ２２２３のＱ出力はＮＡＮＤゲート２２４４の一方の入力に印加され、他方の入力には第３ステージ２２４０のＱ出力が印加される。第３ステージ２２４０のＱ出力が第１ステージ２２２３の反転Ｑ出力と共にＮＡＮＤゲート２２４６の入力に印加される。ＮＡＮＤゲート２２４４，２２４６の出力は信号反転ＯＮＥＡ及び反転ＺＥＲＯＡである。これらのＮＡＮＤゲート２２４４，２２４６は３つの記憶サンプルが１−０−１パターンを形成すると１つ置きのサンプルに対応してパルスを形成する。もし最新サンプルが論理１ならＮＡＮＤゲート２２４４の出力は論理１となる。もし最新サンプルが０なら、ＮＡＮＤゲート２２４６の出力が１となる。キャリヤ確認回路２２２２のＮＡＮＤゲート２２４８，２２５０も同様に動作して反転ＯＮＥＢ及び反転ＺＥＲＯＢ信号を形成する。
【０７７６】
シフトレジスター２２２４，２２２６，２２４０，２２４２はリセットに伴なって０にセットされる。具体的には、インバーター２２５２から出力される反転ＩＲＥＳＥＴ信号がこれらシフトレジスターのＣＤＮ入力に印加される。
【０７７７】
位相カウンター２２２４，２２２６，２２２８，２２３０は１／６ビットに相当する時間に亘って確認回路２２２０，２２２２の４つの出力（例えば、ＮＡＮＤゲート２２４４，２２４６，２２４８，２２５０）に現われるパルス数を別々にカウントするのに使用される。これらのカウンターのいずれかが１／６ビットの時間に亘って３００ボーの速度で６４キャリヤ・サイクルの間にカウント４８に達するか、または１２００ボーの速度で１６キャリヤ・サイクルの間にカウント４８に達すると、１／６ビットに亘って有孔なキャリヤ信号が存在したと考えられる。
【０７７８】
キャリヤ確認回路２２２０，２２２２からの出力信号反転ＯＮＥＡ，反転ＺＥＲＯＡ，反転ＯＮＥＢ，反転ＺＥＲＯＢ信号は位相カウンター２２２４，２２２６，２２２８，２２３０の入力に印加される。図５９及び６０に示すこれらの位相カウンターは３００ボー，１２００ボー及び４８００ボーという種々のボー速度で１／６ビットごとに位相確認回路２２２０，２２２２の出力に現われるパルス数を別々にカウントするのに使用される。９６００ボー速度なら、カウンターは１／３ビットごとに現われる確認回路２２２０，２２２２からのパルス数をカウントする。カウンター２２２４，２２２６，２２２８，２２３０のそれぞれは次のような６つのステージを含む：２２５４ａ−２２５４ｄ，２２５６ａ−２２５６ｄ，２２５８ａ−２２５８ｄ，２２６０ａ−２２６０ｄ，２２６２ａ−２２６２ｄ，２２６４ａ−２２６４ｄ。出力信号反転ＯＮＥＡ，反転ＺＥＲＯＡ，反転ＯＮＥＢ，反転ＺＥＲＯＢは排他的ＯＲゲート２２６６，２２６８，２２７０，２２７２の入力に印加される。これらのキャリヤ確認回路出力信号はインバーター２２７４，２２７６，２２７８，２２８０にも印加される。インバーター２２７４，２２７６，２２７８，２２８０の出力は最初の２つのステージ２２５４，２２５６からの出力信号と共に３入力ＡＮＤゲート２２８２，２２８４，２２８６，２２８８に印加される。これらＡＮＤゲート２２８２，２２８４，２２８６，２２８８の出力はＭＵＸ２２９０，２２９２，２２９４，２２９６に印加される。これらのＡＮＤゲートはＭＵＸ２２９０，２２９２，２２９４，２２９６において１２００ボー信号を発生させるのに使用される。各カウンター２２２４，２２２６，２２２８，２２３０の第３及び第４ステージ２２５８，２２６０はＡＮＤゲート２２８２，２２８４，２２８６，２２８８の出力と共にＡＮＤゲート２２９８，２３００，２３０２，２３０４に印加されてＭＵＸ２２９０，２２９２，２２９４，２２９６から３００ボー信号を発生させる。インバーター２２７４，２２７６，２２７８，２２８０の出力はＭＵＸ２２９０，２２９２，２２９４，２２９６に直接印加されて４８００ボー及び９６００ボー信号を発生させる。
【０７７９】
すでに述べたように、ボー速度はビットＩＣＡＨ［７，６］によって選択される。これらの信号の補数がインバーター２３０６，２３０８から出力される。この相反形信号はＭＵＸ２２９０，２２９２，２２９４，２２９６の選択入力に印加されて適正なボー速度を選択し、ＭＵＸ２２９０，２２９２，２２９４，２２９６のＺ出力において信号ＯＮＥＡＣＲＹ，ＺＥＲＯＡＣＲＹ，ＯＮＥＢＣＲＹ，ＺＥＲＯＢＣＲＹを発生させる。これらの出力信号はＮＡＮＤゲート２３１０，２３１２，２３１４，２３１６及び排他的ＯＲゲート２３１８，２３２０，２３２２，２３２４を介して位相カウンター２２２４，２２２６，２２２８，２２３０の第５ステージ２２６２ａ−２２６２ｄに印加される。第５及び第６ステージ２２６２，２２６４の出力はＡＮＤゲート２３２６，２３２８，２３３０，２３３２に印加される。これらＮＡＮＤゲート２３２６，２３２８，２３３０，２３３２はボー速度３００，１２００，４８００で１／６ビットごとに、ボー速度９６００で１／３ビットごとにパルスを発生させる。これらＮＡＮＤゲートの出力はＮＡＮＤゲート２３３４に印加され、ＮＡＮＤゲート２３３４の出力はＩＣ１０のＲＸピンから出力されるベースバンド信号と共にＭＵＸ２３３６の入力に印加される。
【０７８０】
ＩＣＡＨ５ビットはＡＳＫ／ＦＳＫとベースバンドのいずれかを選択する。ＮＯＲゲート２１７４から出力されるベースバンド・キャリヤ信号ＣＡＲＲは各位相カウンター２２２４，２２２６，２２２８，２２３０の第１ステージ２２５４のクロック入力ＣＰに印加される。
【０７８１】
各カウンター・ステージ２２５４，２２５６，２２５８，２２６０，２２６２，２２６４はインバーター２３３８，２３４０，２３４２，２３４４，２３４６を介して位相リセット信号ＰＨＲＳＴによってリセットされる。インバーター２３４０，２３４２，２３４４，２３４６の出力は信号ＯＮＥＡＣＬＲ，ＺＥＲＯＡＣＬＲ，ＯＮＥＢＣＬＲ，ＺＥＲＯＢＣＬＲである。これらの信号は第５及び第６ステージ２２６２，２２６４のリセット入力に印加される。
【０７８２】
位相カウンター２２２４，２２２６，２２２８，２２３０の出力はＭＵＸ２３３６から出力されるキャリア信号の相関を示す信号ＤＰＨである。この信号ＤＰＨはフリップフロップ２３４０を介して復調器カウンター２３３８に印加される。フリップフロップ２３４０にはストローブ信号ＰＨＣＫも印加される。ストローブ信号ＰＨＣＫはビット伝送速度の６倍であるが、９６００ボーの場合に限ってビット伝送速度の３倍である。フリップフロップ２３４０の出力は復調器カウンター２３３８及びフリップフロップ２３４０に印加されて復調器リセット信号ＤＥＭＯＤＲＳＴを発生させる。復調器カウンター２３３８は位相カウンター２２２４，２２２６，２２２８，２２３０からの出力数をカウントする。復調器カウンター２３３８は３つのフリップフロップ２３４６，２３４８，２３５０を含む。復調器カウンター２３３８からの復調出力信号ＤＥＭＯＤＡＴはＯＲゲート２３５２に印加され、ＯＲゲート２３５２の出力は後述するメッセージ・シフトレジスター及びＢＣＨコンピューターに印加される。
【０７８３】
種々の選択自在なボー速度を考慮するため、排他的ＯＲゲート２３５４、フリップフロップ２３５６、ＯＲゲート２３５８及びＭＵＸ２３６０を含む回路を利用する。この回路の出力はフリップフロップ２３４６の第１ステージからの出力信号と共に排他的ＯＲゲート２３６２を介して復調器カウンター２３３８に印加される。ＭＵＸ２３６０はビット伝送速度の３倍または６倍のストローブ信号を出力する。具体的には、フリップフロップ２３４０のＱ出力が排他的ＯＲゲート２３５４の一方の入力に印加され、フリップフロップ２３５６の反転Ｑ出力が他方の入力に印加される。排他的ＯＲゲート２３５４の出力はフリップフロップ２３５６の入力に印加される。このフリップフロップ２３５６はストローブ信号ＰＨＣＨＡＤによりビット伝送速度の６倍でクロック制御される。フリップフロップ２３５６の出力はフリップフロップ２３４０の出力と共にＯＲゲート２３５８の入力に印加される。ＯＲゲート２３５８の出力はＭＵＸ２３６０の一方の入力に印加されて、９６００ボーが選択された場合にはビット伝送速度の３倍の信号を発生させる。フリップフロップ２３４０の出力はＭＵＸ２３６０の他方の入力に直接印加されてビット伝送速度の６倍の信号を発生させる。
【０７８４】
ビット伝送速度は指令ビットＩＣＡＨ［７，６，５］と、ＮＡＮＤゲート２３６４及びインバーター２３６６を含む回路とによって選択される。ＮＡＮＤゲート２３６４及びインバーター２３６６がボー速度及び変調方法指令ビットＩＣＡＨ［７，６，５］を復号する。ＮＡＮＤゲート２３６４の出力はＭＵＸ２３６０の選択入力Ｓに印加される。
【０７８５】
ビット・フレーミング・カウンター２３４４は１２個の１／６ビット・インターバルをカウントして基準フレームを作成することにより、入り信号がいずれも論理１である２個のスタートビットを含むかどうかを判定するのに使用される。もし位相カウンター２２２４，２２２６，２２２８，２２３０が２ビット・インターバルの間に８までカウントすれば、有効なスタート・ビットが想定され、信号ＢＲＣＫが発生する。ビット・フレーミング・カウンター２３４４は４段カウンターであり、フリップフロップ２３６８，２３７０，２３７２，２３７４及びＡＮＤゲート２３７６，２３７８，２３８０を含む。このカウンター２３４４はストローブ信号ＰＨＣＫＡＤによって制御される。第１、第２、第３及び第４段の出力はＡＮＤゲート２３７６に印加されて１２分割信号ＤＩＶ１２を形成する。第１、第２及び第３段の出力はＡＮＤゲート２３７８に印加されて６分割信号ＤＩＶ６を形成する。第１及び第２段の出力はＡＮＤゲート２３８０に印加されて３分割信号ＤＩＶ３を形成する。ＤＩＶ１２，ＤＩＶ６及びＤＩＶ３信号はＭＵＸ２３８２に印加される。これらの信号はＭＵＸ２３８２のＳ０及びＳ１入力に印加される入力によって選択される。
【０７８６】
ＮＡＮＤゲート２３６４からの指令ビット・デコード信号はＳ０入力に印加される。他方の入力Ｓ１はＮＡＮＤゲート２３８４の制御下にある。ＮＡＮＤゲート２３８４は２入力ＮＡＮＤゲートであり、有効スタート・ビット検出後のビット・フレーミング・カウンター２３４４の調整を可能にする。具体的には、反転ＲＣＶＤＥＴ及び反転ＴＸＯＮ信号がＮＡＮＤゲート２３８４の入力に印加される。反転ＲＣＶＤＥＴ信号は受信検出ラッチ２３７９と直列に接続されたインバーター２３７７から出力される。第１の２ビット・インターバルにおいて復調器カウンターが８までカウントし、受信メッセージの２個のスタート・ビットに対応する１２個の１／６ビット・インターバルのうちの８個が受信されたことを示唆すれば、反転ＲＣＶＤＥＴラッチ２３７９がセットされる。このラッチ２３７９がセットされると、メッセージの残りの部分では信号反転ＲＣＶＤＥＴが低レベルとなる。ビット・フレーミング・カウンター２３４４はメッセージ送信にも利用されるから、ＮＡＮＤゲート２３８４への他方の入力は反転ＴＸＯＮである。この信号はＩＣＣ２９がメッセージ送信中アクチブ低状態となる。
【０７８７】
ＮＡＮＤゲート２３８４の出力がＭＵＸ２３８２の選択入力Ｓ１に印加されてビット・カウンター２３４４からＭＵＸへの４つの入力のうちの１つを選択する。ＭＵＸ２３８２の出力はフリップフロップ２３８６のＤ入力に印加される。フリップフロップ２３８６はストローブ信号ＰＨＣＫＡＤによってクロック制御される。フリップフロップ２３８６の出力はインバーター２３８８の入力に印加され、インバーター２３８８の出力は各ビットが検出されるごとにパルスを形成するフレーム信号ＦＲＡＭＥである。
【０７８８】
復調器カウンター２３３８が２スタート・インターバルの間に８までカウントするごとにシステムをリセットする回路をも設けた。この回路はＮＡＮＤゲート２３９７，２３９８及びＡＮＤゲート２４００，２４０２を含む。ＡＮＤゲート２４０２の出力はリセット・ワード信号ＲＳＴＷＯＲＤであり、フリップフロップ２３４０のＣＤＮ入力に印加される。ＲＥＴＷＯＲＤ信号は詳しくは後述するようにメッセージの終わりにアクチブとなる。このＲＥＴＷＯＲＤ信号はフリップフロップ２３４２のＣＤＮ入力にも印加され、復調器のカウンター２３３８をリセットする復調器カウンター・リセット信号ＤＥＭＯＤＲＳＴを発生させる。このＤＥＭＯＤＲＳＴ信号はインバーター２３８１，２３８５、ＯＲゲート２３８３、及びＡＮＤゲート２３８７を含む回路によって形成され、ＡＮＤゲート２３８７は反転ＤＥＭＯＤＲＳＴの発生に利用される。この信号はインバーター２３８１から出力される。ＯＲゲート２３８３の出力はインバーター２３８１の入力と接続する。ＯＲゲート２３８３は３入力ＯＲゲートである。高利得インバーター２３８５，２４０５から出力されるＩＲＥＳＥＴ信号が第１の入力に印加され、システムのリセットと同時に回路がリセットされることを可能にする。ＡＮＤゲート２４００からの出力が第２の入力に印加される。各ビットのスタートにおいてＦＲＡＭＥ信号がストローブ信号ＰＨＣＫＤとＡＮＤ演算されてパルスを形成する。ＡＮＤゲート２３８７の出力が第３の入力に印加される。ＡＮＤゲート２３８７は３入力ＡＮＤゲートである。送信機がＯＦＦであることを示す反転ＴＸＯＮ信号が第１の入力に印加され、スタート・ビットが検出されたことを示す反転ＲＣＶＤＥＴ信号が第２の入力に印加され、フリップフロップ２３４２の反転Ｑ出力が第３の入力に印加される。フリップフロップ２３４２は各１／６ビット・インターバルの終わり近くに復調器カウンター２３３８のリセットを解除するのに使用される。
【０７８９】
ＡＮＤゲート２４０２は３入力ＡＮＤゲートである。反転ＩＲＥＳＥＴ信号が第１の入力に印加される。この信号はインバーター２４０４から出力される。第２、第３の入力はＮＡＮＤゲート２３９６，２３９８と接続する。ＮＡＮＤゲート２３９８の出力はメッセージの終了を表わす。即ち、ＮＯＲゲート２４０６，２４０８を含むメッセージ終了ラッチ２４０４にＥＮＤＭＳＧ信号が印加される。メッセージ終了ラッチ２４０４への他方の入力はストローブ信号ＰＨＣＫＤＤである。ＮＡＮＤゲート２３９８への他方の入力はストローブ信号ＰＨＣＫＤである。
【０７９０】
ＮＡＮＤゲート２３９６は２入力ＮＡＮＤゲートである。一方の入力は上述のようにＩＣＣ２９が信号を受信中ならばアクチブとなる受信検出信号ＲＣＶＤＥＴである。他方の入力はＡＮＤゲート２４００と接続する。ＡＮＤゲート２４００は２入力ＡＮＤゲートであり、一方の入力はストローブ信号ＰＨＣＫＣＤ，他方の入力はインバーター２３８８から出力されるフレーム信号ＦＲＡＭＥである。
【０７９１】
ＮＡＮＤゲート２４１０及びインバーター２４１２を含む回路を利用してビット・クロック信号ＢＲＣＫを発生させる。この信号はビット・カウンター２４１４のクロック制御に使用される。ＮＡＮＤゲート２４１０は３入力ＮＡＮＤゲートであり、第１の入力にはストローブ信号ＰＨＣＫＢＤが、第２の入力にはビット・フレーム信号ＦＲＡＭＥが、第３の入力にはＮＡＮＤゲート２３８４の出力がそれぞれ印加される。ＮＡＮＤゲート２３８４はメッセージが受信中であることを表わす。ＮＡＮＤゲート２４１０の出力はインバーター２４１２の入力に印加される。インバーター２４１２の出力は信号ＢＲＣＫである。
【０７９２】
ＡＮＤゲート２４１６からＤＲＣＫ信号が出力される。この信号は後述するようにＩＣＣ２９送信機と併用される。ＡＮＤゲート２４１６は２入力ＡＮＤゲートであり、一方の入力はストローブ信号ＰＨＣＫＣＤ、他方の入力はＦＲＡＭＥ信号である。
【０７９３】
ビット・カウンター２４１４を図１００に示した。このビット・カウンターは６段カウンターであり、フリップフロップ２４３０，２４３２，２４３４，２４３６，２４３８，２４４０を含む。第１段２４３０の入力にビット伝送速度クロック信号ＢＲＣＫが印加され、最終段の出力はメッセージ終了信号ＥＮＤＭＳＧである。
【０７９４】
最初の５段２４３０，２４３２，２４３４，２４３６，２４３８の出力がインバーター２４４４から出力される反転ＢＲＣＫ信号と共に６入力ＮＡＮＤゲート２４４２に印加される。ＮＡＮＤゲート２４４２の出力はＮＡＮＤゲート２４４８，２４５０を含むラッチ２４４６に印加され、ラッチ２４４６の他方の入力にはインバーター２４５２の出力が印加される。ラッチ２４４６の出力は信号０２６であり、後述するＢＣＨコンピューターに印加される。０２６信号はビット・カウンターが２６までカウントするとラッチする。
【０７９５】
このカウンター２４１４はワード・エンド検出のためメッセージを送受信するのに使用されるから、ワードがカウントされたのち、インバーター２４５２，２４５４及びＮＡＮＤゲート２４５６，２４５８を含む回路によってカウンター２４１４もラッチ２４４６もリセットされる。ＩＣＣ２９によるメッセージの受信中、ＮＡＮＤゲート２４５６，２４５８の入力に印加される受信検出信号ＲＣＶＤＥＴ及び反転ＴＸＯＮはアクチブである。ＮＡＮＤゲート２４５６はＩＣＣ２９がメッセージを受信中出あることを指示する。ＩＣＣ２９がメッセージを送信している状態では、ＮＡＮＤゲート２４５８の第２の入力に印加されるＩＮＩＴＸがアクチブである。ＩＮＩＴＸ信号はメッセージ送信開始を指示する。第３の入力にはインバーター２０５４から出力されるリセット信号反転ＩＲＥＳＥＴが印加される。ＮＡＮＤゲート２４５８の出力はＩＣＣ２９がメッセージを受信中であるか、または送信中であることを指示する。ＮＡＮＤゲート２４５８の出力はインバーター２４５２の入力に印加される。インバーター２４５２の出力はビット・カウンター２４１４及びラッチ２４４６をリセットするのに使用される。具体的には、インバーター２４５２の出力がビット・カウンター２４１４の６段すべてのＣＤＮ入力に印加される。カウンター２４１４の出力は０２６信号ラッチ２４４６の一方の入力にも印加される。ＮＡＮＤゲート２４５８の出力は後述するＢＣＨコンピューターのリセットにも利用される。
【０７９６】
フリップフロップ２４６０及びＮＯＲゲート２４６３を含む回路を使用して送信機信号反転ＴＸＯＦＦを発生させる。この信号は後述する送信機制御回路と併用される。即ち、ビット・カウンター２４１４の第６段２４４０の反転Ｑ出力が２入力ＮＯＲゲート２４６２の一方の入力に印加され、他方の入力に反転ＴＸＯＮ信号が印加される。反転ＴＸＯＮ信号はアクチブ低状態で送信機がＯＮであることを示す。ＮＯＲゲート２４６２の出力はフリップフロップ２４６０のＤ入力に印加される。フリップフロップ２４６０はフレーム信号ＦＲＡＭＥによってクロック制御される。反転ＴＸＯＦＦ信号はフリップフロップ２４６０のＱＮ出力において得られる。このフリップフロップ２４６０はそのＣＤＮ入力に印加されるＩＮＩＴＸ信号によってリセットされる。
【０７９７】
ＩＮＣＯＭシフトレジスター
ＩＮＣＯＭメッセージの送受信には３２段直列シフトレジスター２４６２が使用される。このシフトレジスター２４６２は図１０９１，１１０に示すようにフリップフロップ２４６４−２５１４を含む。シフトレジスター２４６２の各段はメッセージ・ローディング用のＬＯＡＤ信号によって選択される２つの入力を受信する。即ち、すでに述べたように、マイクロプロセッサー３０とＩＣＣ２９との通信を可能にする送信データ母線ＴＤＡＴＡ［２６．．．０］がシフトレジスター２４６２各段のＤＡ入力と接続する。受信メッセージ復調出力ビットＤＥＭＯＤＡＴがシフトレジスター２４６２の第１段２４６４のＤＢ入力に印加され、次いで受信メッセージがシフトレジスター２４６２中をシフトする。受信データ母線ＲＤＡＴＡ［２６．．．０］が各段のＱ出力と接続する。ＲＤＡＴＡ［２６．．．０］母線により、復調された入りメッセージをマイクロプロセッサー３０へ伝送することができる。
【０７９８】
各段の選択入力ＳＡに反転ＬＯＡＤ信号が印加されて、シフトレジスター２４６２による受信メッセージまたは送信メッセージの選択を可能にする。ＬＯＡＤ信号は並列インバーター２５１６，２５１８から出力され、インバーター２５２０の出力が前記並列インバーター２５１６，２５１８の入力と接続する。図１１６に関連して後述するＬＯＡＤ信号がインバーター２５２０の入力に印加される。反転ＬＯＡＤ信号は並列インバーター２５１６，２５１８から出力される。
【０７９９】
図１１７に関連して後述するシフトレジスター・クロック信号ＳＲＣＫがシフトレジスター２４６２の各段のクロック入力に印加される。ＳＲＣＫ信号は並列インバーター２５２０，２５２２から出力される。並列インバーター２５２０，２５２２への入力は反転ＳＲＣＫ信号である。
【０８００】
応答メッセージの状態ビットである第１段２４６４及び第２段２４６６を除く残りの段２４６８−２５１４はシステムのリセットと同時に０にセットされる。具体的には、並列インバーター２５２４，２５２６から出力される反転ＩＲＥＳＥＴ信号が第３−３２段のＣＤＮリセット入力に印加される。インバーター２５２４，２５２６への入力は一括してインバーター２５２８の出力と接続する。インバーター２５２８の入力はインバーター２５３０の出力と接続し、インバーター２５３０の入力に反転ＩＲＥＳＥＴ信号が印加される。
【０８０１】
応答メッセージ状態ビットは内部応答状態ビットＲＳＢ［２６，２５］母線から得られる。この状態ビットはＩＣＭＯメッセージ・レジスターの一部を形成するフリップフロップ２０３０，２０３２のＱ出力において形成され、それぞれのビット定義は表２１に示した通りである。状態ビットＲＳＢ［２６，２５］は第１及び第２段フリップフロップ２４６４，２４６６のセット入力ＳＤＮまたはリセット入力ＣＤＮに印加される。具体的には、ビットＲＳＢ［２６，２５］は応答メッセージが作成中であることを示すＳＴＳＬＤ信号と共に２入力ＮＡＮＤゲート２５３２，２５３４の入力に印加される。ＮＡＮＤゲート２５３２，２５３４の出力はシフトレジスターの第１段及び第２段フリップフロップ２４６４，２４６６の選択入力ＳＤＮに印加されてこれらのフリップフロップへ１をシフトする。これらの応答状態ビットＲＳＢ［２６，２５］はインバーター２５３６，２５３８の入力にも印加される。これらインバーターの出力はＳＴＳＬＤ信号と共に２入力ＮＡＮＤゲート２５４０，２５４２に印加される。ＮＡＮＤゲート２５４０，２５４２の出力がフリップフロップ２４６４，２４６６のリセット入力ＣＤＮに印加されてこれらのフリップフロップを０にセットする。
【０８０２】
ＩＣＣ制御ロジック
ＩＣＣ２９の制御ロジックを図１１１にブロックダイヤグラムで示した。この制御ロジックは図１１２に示す送信機制御論理回路２５１６、図５５に示すＢＣＨコンピューター２５１８、図１１４，１１５に示すアドレス／指令デコーダー・ロジック２５２０、及び図１１６，１１７に示す制御／状態ロジック２５２２を含む。
【０８０３】
まず送信機制御ロジック２５１６を説明すると、ＩＣＣ２９送信機出力は信号ＴＸＯＵＴである。この信号は出力が外部ピンＴＸと接続しているトライステート・デバイス２５２４（図９２）に印加される。ＴＸＯＵＴ信号はＮＯＲゲート２５２６（図１１２）から出力される。ＩＣＣ２９がマスター・モードで動作している時はいつでも送信できる。スレーブ・モードで動作している時は始動コントローラーが応答をリクエストした場合にだけ送信できる。スレーブ・モードではＩＣＣ２９はＡＮＤゲート２５２８（図１１７）の制御下にある。ＡＮＤゲート２５２８は２入力ＡＮＤゲートである。一方の入力はインターフェース割り込み許可信号反転ＥＮＡＩＮＴである。この信号は後述するアドレス／指令デコーダー２５２０から出力される。他方の入力はインバーター２５３０から出力されるスレーブ・モード信号である。インバーター２５３０への入力は指令ビットＩＣＣＲ［５］である。この指令ビットが論理０ならば、ＩＣＣ２９はスレーブ・モードとなる。ＡＮＤゲート２５２８の出力はＮＡＮＤゲート２５３４，２５３６を含むインターフェース割り込み許可ラッチ２５３２の入力に印加される。ラッチ２５３２の出力は制御ビットＩＣＳＲ［６］であり、通信コントローラー２９インターフェースが割り込み許可されたことを示す。ラッチ２５３２はフリップフロップ２５３３からＥＮＡＢ信号を出力されるためにも利用される。即ち、ラッチ２５３２の出力がフリップフロップ２５３３のＤ入力に印加される。信号ＥＮＡＢはこのフリップフロップのＱ出力に形成される。インバーター２５９０から出力されるストローブ信号ＰＨＣＫＡＤがこのフリップフロップのクロック入力ＣＰに印加される。
【０８０４】
インターフェース割り込み許可ラッチ２５３２は２入力ＡＮＤゲート２５３８によって割り込み禁止される。ＡＮＤゲート２５３８への一方の入力はリセット信号反転ＲＥＳＥＴであり、他方の入力はアドレス／指令デコーダー２５２０から出力されるインターフェース割り込み禁止信号ＤＩＳＩＮＴである。応答不要の場合、ＤＩＳＩＮＴ信号はインターフェース割り込み許可ラッチ２５３２の作用を抑止する。
【０８０５】
マスター・モードにおいて、ＩＣＣ２９はいつでも送信できる。送信の開始は３入力ＮＡＮＤゲート２５４０（図１１６）によって制御される。送信指令を表わす指令ビットＩＣＣＲ［０］が第１の入力に、制御ビットＩＣＳＲ［６，５］が第２、第３の入力にそれぞれ印加される。制御ビットＩＣＳＲ［６］はインターフェースが割り込み許可されていることを示す。送信機がメッセージのスタート・ビット（例えば、２個の１）発生を可能にするためイナクチブ状態であれば制御ビットＩＣＳＲ［５］はアクチブ低状態である。具体的には、ＮＡＮＤゲート２５４０の出力がＮＡＮＤゲート２５４４，２５４６を含むスタート・ビット・ラッチ２５４２に印加され、スタート・ビット・ラッチ２５４２の出力が１対のフリップフロップ２５４８，２５５０に印加されてスタート・ビットを発生させる。フリップフロップ２５５０の反転Ｑ出力がメッセージ送信ＡＮＤゲート２５５２の一方の入力に印加される。他方の入力は後述するＦＡＳＴ ＳＴＡＴＵＳ ＡＮＤゲート２５７２と接続する。ＡＮＤゲート２５５２の出力はメッセージ送信信号反転ＴＸＭＳＧである。反転ＴＸＭＳＧ信号はフリップフロップ２５７４（図１１２）のＳＤＮ入力に印加されてこのフリップフロップをスタート・ビット・インターバルの間１にセットする。フリップフロップ２５７４のＤ入力は接地されている。フリップフロップ２５７４はＡＮＤゲート２４１６（図９９）から出力される送信機制御ストローブ信号ＤＲＣＫによってストローブされる。
【０８０６】
２個のスタート・ビットが発生すると、ＡＮＤゲート２５５４はフリップフロップ２５４８，２５５０及びスタート・ビット・ラッチ２５４２をリセットする。ＡＮＤゲート２５５４は２入力ＡＮＤゲートである。一方の入力はフリップフロップ２５５０の出力と接続し、他方の入力には反転ＩＲＥＳＥＴ信号が印加されて、フリップフロップがシステムのリセットと同時に０にセットされることを可能にする。反転ＩＲＥＳＥＴ信号はインバーター２５５６から出力される。フリップフロップ２５４８，２５５０はビットごとにＰＨＣＫ信号によってストローブされる。
【０８０７】
マスター・モードにおいてもスレーブ・モードにおいても、ＮＡＮＤゲート２５６０，２５６２を含む応答ラッチ２５５８がセットされる。応答ラッチ２５５８は２入力ＮＯＲゲート２５２６の制御下にある。ＮＯＲゲート２５２６への一方の入力には応答がリクエストされていることを示す反転ＲＥＰＬＹ信号が印加され、他方の入力には指令ビットＩＳＣＲ［５］が印加される。ラッチ２５５８の出力が２入力ＮＡＮＤゲート２５６４の一方の入力に印加され、ＮＡＮＤゲート２５６４への他方の入力はＮＡＮＤゲート２５６８，２５７０を含む高速状態ラッチ２５６６である。ＮＡＮＤゲート２５６４の出力はストローブ信号ＰＨＣＫＤＤと共に２入力ＮＡＮＤゲート２５７２の一方の入力に印加される。ＮＡＮＤゲート２５７２の出力はフリップフロップ２５５０の出力と共にＮＡＮＤゲート２５５２に印加されてメッセージ送信信号反転ＴＸＭＳＧを発生させる。
【０８０８】
送信機制御論理回路２５１６は信号反転ＩＮＩＴＸ及び反転ＴＸＯＮをも発生させる。具体的には、フリップフロップ２５７４のＱ出力がインバーター２５７６に印加される。インバーター２５７６の出力は送信開始信号反転ＩＮＩＴＸである。この信号反転ＩＮＩＴＸは後述するＢＣＨコンピューター２５１８と連携する。
【０８０９】
フリップフロップ２５７４の反転Ｑ出力がＮＡＮＤゲート２５８０，２５８２を含む送信機ラッチ２５７８に印加されて反転ＴＸＯＮ信号を発生させる。送信機ラッチ２５７８は反転ＴＸＯＦＦ信号によってリセットされる。この信号はフリップフロップ２４６０（図１００）の反転Ｑ出力において形成され、メッセージ・カウンターが３２ビットをカウントしたことを指示する。送信機ラッチ２５７８の出力はインバーター２５８４の入力に印加される。インバーター２５８４の出力は反転ＴＸＯＮ信号であり、アクチブ低状態で送信機がＯＮであることを示す。この信号反転ＴＸＯＮは送信機がアクチブであることを示す制御ビットＩＣＳＲ［５］を発生させるのに使用される。具体的には、反転ＴＸＯＮ信号はインバーター２５８６（図１１７）に印加され、インバーター２５８６の出力はフリップフロップ２５８８のＤ入力に印加される。フリップフロップ２５８８のＱ出力は制御ビットＩＣＳＲ［５］である。フリップフロップ２５８８はインバーター２５９０から出力されるＰＨＣＫＡＤ信号によってストローブされる。インバーター２５９０への入力はストローブ信号反転ＰＨＣＫＡＤである。
【０８１０】
フリップフロップ２５８８の反転Ｑ出力はＢＵＳＹ信号及びアクチブ低状態反転ＳＲ５信号の発生にも利用される。即ち、フリップフロップ２５８８の反転Ｑ出力は２入力ＮＡＮＤゲートの一方の入力に印加され、他方の入力にはメッセージが受信中であることを示すＲＣＶＤＥＴ信号が印加される。ＮＡＮＤゲート２５９１の出力はＢＵＳＹ信号である。
【０８１１】
送信機制御
種々の変調方法、即ち、ＡＳＫ，ＦＳＫ及びベースバンド変調方式を利用できる。フリップフロップ２５７４の反転Ｑ出力を上述のフリップフロップ２５９２のＳＤＮ入力と接続することによりスタート・ビットがフリップフロップ２５９２へシフトされる。ＢＣＨコンピューター２５１８から出力される信号ＭＯＤＩＮがフリップフロップ２５９２のＤ入力に印加される。フリップフロップ２５９２はインバーター２４１２（図９９）から出力されるＢＲＣＫ信号によってストローブされる。フリップフロップ２５９２の反転Ｑ出力で得られるベースバンド信号はＭＵＸ２５９４の入力に印加され、ＦＳＫ変調器ＭＵＸ２５９６にも印加される。具体的には、１１５．２ｋＨｚ（ＦＣ）及び９２．１６ｋＨｚ（ＦＣＡ）信号がＭＵＸ２５９６の入力に印加される。ＦＳＫ変調方式ではフリップフロップ２５９２の反転Ｑ出力がＭＵＸ２５９６の選択入力Ｓに印加されて１１５．２ｋＨｚと９２．１６ｋＨｚの間でシフトさせる。ＭＵＸ２５９６の出力がインバーター２５９８に印加され、インバーター２５９８の出力がＭＵＸ２５９４のＦＳＫ入力となる。フリップフロップ２５９２のＱ出力が２入力ＮＡＮＤゲート２６００の一方の入力に印加され、搬送波信号ＦＣと共にＡＳＫ変調に使用される。ＡＳＫ変調器２６００の出力はＭＵＸ２５９４の他方の入力に印加される。制御ビットＩＣＡＨ［５，４］がＭＵＸ２５９４の選択入力Ｓ１及びＳ０に印加されてＡＳＫ，ＦＳＫまたはベースバンドを選択する。ＭＵＸ２５９４の出力はメッセージ間隔発生器ラッチ２６０２出力と共にＯＲゲート２５２６に印加される。メッセージ間隔ラッチ２６０２はＮＡＮＤゲート２６０４，２６０６を含み、メッセージ間にゼロを挿入する。メッセージ間隔ラッチ２６０２の出力はＯＲゲート２５２６の他方の入力に印加される。ＯＲゲート２５２６の出力はＴＸＯＵＴ信号である。
【０８１２】
メッセージ間隔ラッチ２６０２は２入力ＮＡＮＤゲート２６０４の制御下にある。ＮＡＮＤゲート２６０４の一方の入力にはカウント信号ＢＲＣＫが印加される。他方の入力はフリップフロップ２５７４のＱ出力である。従って、送信が開始されると、ＢＲＣＫ信号が送信を計時し、メッセージのあとにゼロを発生させる。
【０８１３】
制御／状態ロジック
制御／状態論理回路２５２２によって種々の制御／状態信号が形成される。制御ビットＩＣＳＲ［７．．．５］についてはすでに述べた。状態ビットＩＣＳＲ［４．．．０］は図７８に示す回路から得られる。
【０８１４】
状態ビットＩＣＳＲ［０］は受信機（ＲＸ）がオーバラン状態であることを示す。この状態ビットはフリップフロップ２６２０、ＮＡＮＤゲート２６２２，２６２４、及びインバーター２６２６，２６２８，２６３０，２６３２を含む回路から発生する。命令デコーダー２５２０から出力される受信信号反転ＲＣＶがインバーター２６２６，２６２８を介してフリップフロップ２６２０のクロック入力ＣＰに印加され、フリップフロップ２６２０の反転Ｑ出力がＮＡＮＤゲート２６２２を介して状態ビットＩＣＳＲ［２］とＮＡＮＤ演算され、フリップフロップ２６２０のＤ入力に印加される。新しいメッセージがメッセージ・レジスターにロードされようとしている時にメッセージ・レジスターが解除されていなければ（ＩＣＳＲ［２］＝１）、ビットＩＣＳＲ［０］がセットされる。この状態ビットはシステムのリセットまたはＩＣＣＲ［１］への書き込み＝１によって払われる。具体的には、リセットはＮＡＮＤゲート２６２４の制御下にある。ＮＡＮＤゲート２６２４は２入力ＮＡＮＤゲートであり、一方の入力はインバーター２６３０を介して印加されるビットＩＣＣＲ［１］、他方の入力はインバーター２６３６から出力される反転ＩＲＥＳＥＴ信号である。ＮＡＮＤゲート２６２４の出力はインバーター２６３２を介してフリップフロップ２６２０のリセット入力ＣＤＮに印加される。
【０８１５】
反転ＲＣＶ信号はメッセージ・レジスター受信バッファ・ストローブ信号ＳＲＴＯＭＲの発生にも利用される。この信号はフリップフロップ２６３４の反転Ｑ出力と共にＡＮＤゲート２６３８に印加され、受信動作が未完了であることを指示する。
【０８１６】
ビットＩＣＳＲ［１］はエラーを含むメッセージが受信されるとセットされるＢＣＨエラーを示す。このビットはフリップフロップ２６４０、ＯＲゲート２６４２及びインバーター２６４４を含む回路によって形成される。エラーを示す反転ＢＣＨＯＫ信号はインバーター２６４４から出力される。この信号はフリップフロップ２６４０のＱ出力と共にＯＲゲート２６４２の一方の入力に印加される。フリップフロップ２６４０は反転ＲＣＶ信号によってクロック制御される。フリップフロップ２６４０はフリップフロップ２６２０と同様にリセットされる。
【０８１７】
ビットＩＣＳＲ［２］は受信メッセージが受信メッセージ・バッファにロードされたことを示す。このビットはフリップフロップ２６３４から出力される。このフリップフロップのＤ入力は接地されている。フリップフロップ２６３４は反転ＲＣＶ信号によってクロック制御され、フリップフロップ２６２０，２６４０と同様にリセットされる。
【０８１８】
ビットＩＣＳＲ［３］はメッセージ送信完了を指示する。このビットを発生させるための回路はフリップフロップ２６４４、送信機ラッチ２６４６を含み、送信機ラッチ２６４６はＮＡＮＤゲート２６４８，２６５０及びＡＮＤゲート２６５２を含む。送信機ラッチ２６４６の出力はフリップフロップ２６４４のＤ入力に印加される。このラッチ２６４６は送信機がアクチブ状態である間ラッチされる。具体的には、インバーター２６５４から出力されるＴＸＯＦＦ信号がフリップフロップ２６４４のクロック入力に印加される。ＴＸＯＦＦ信号はアクチブ高状態にあり、送信機がＯＦＦであることを指示する。メッセージ・スタート・ビットが発生するとフリップフロップ２６６０の反転Ｑ出力は低状態となる。即ち、ＴＸＯＦＦ信号が高状態になるとメッセージ終了と共にビットがセットされ、送信機がＯＦＦであることを示す。
【０８１９】
リセットと同時にビットＩＣＳＲ［３］はＡＮＤゲート２６５２によって払われる。このゲートの一方の入力に反転ＩＲＥＳＥＴ信号が印加される。ビットはＩＣＣＲ［２］に１を書き込むことによってもリセットすることができる。ＩＣＣＲ［２］信号はインバーター２６５４から出力される。ＮＡＮＤゲート２５４０からの出力は他方の入力にも印加されて、新しい送信が始まるとフリップフロップ２６４４をリセットする。
【０８２０】
高速状態メッセージ送信が完了するとビットＩＣＳＲ［４］がセットされる。このビットを発生させる回路はフリップフロップ２６５６及びラッチ２６５８を含み、ラッチ２６５８はＮＡＮＤゲート２６６０，２６６２、及びＡＮＤゲート２５６６を含む。ラッチ２６５８は高速状態割り込み許可ラッチ２５６６によってセットされる。高速状態割り込み許可ラッチ２５６６は３入力ＯＲゲート２６６５の制御下にある。マスター・モードを示す指令ビットＩＣＣＲ［５］が第１の入力に印加され、インバーター２５６７から出力され、高速状態割り込み許可を示すビットＩＣＣＲ［６］が第２の入力に印加され、信号反転ＦＡＳＴが第３の入力に印加される。反転ＦＡＳＴ信号は入りメッセージで高速状態応答メッセージがリクエストされたことを示す。高速状態割り込み許可ラッチはインバーター２６６９から出力されるストローブ信号反転ＰＣＫＡＤによってストローブされる。
【０８２１】
ラッチ２６５８の出力はフリップフロップ２６５６のＤ入力に印加される。高速状態割り込み許可ラッチ２５６６がセットされて送信機がＯＦＦになると、ＴＸＯＦＦ信号がクロック入力ＣＰに印加されてこのビットをセットする。状態ビットＩＣＳＲ［４］がセットされたのち、フリップフロップ２６５６の反転Ｑ出力がラッチ２６５８の入力にフリップフロップ２６５６の反転Ｑ出力が印加されてこれをリセットする。
【０８２２】
このビットのリセットは２入力ＡＮＤゲート２６６４の制御下にある。ＡＮＤゲート２６６４の一方の入力に反転ＩＲＥＳＥＴ信号が印加される。このビットはＩＣＣＲ［３］に書き込むことによってもリセットできる。ビットＩＣＣＲ［３］はインバーター２６６６から出力される。
【０８２３】
ＡＮＤゲート２６７０から割り込み信号ＩＮＴが出力される。セットされると、このビットは送受信動作中の割り込みを許可する。具体的には、ＡＮＤゲート２６７０の一方の入力に割り込み許可を示すビットＩＣＣＲ［７］が印加され、他方の入力にＮＡＮＤゲート２６７２の出力が印加される。ＮＡＮＤゲート２６７２は３入力ＮＡＮＤゲートであり、それぞれの入力にフリップフロップ２６３４，２６４４，２６５６からの反転Ｑ出力が印加されて送受信動作中の割り込みを許可する。
【０８２４】
シフトレジスター２４６２にメッセージをロードするのに使用されるＬＯＡＤ信号はＮＡＮＤゲート２５７４から出力される。ＮＡＮＤゲート２５７４は２入力ＮＡＮＤゲートであり、一方の入力は高速状態割り込み許可ラッチ２５６６と、他方の入力はメッセージ・スタート・ビットが発生したことを示すフリップフロップ２５５０とそれぞれ接続する。
【０８２５】
信号ＳＴＳＬＤはＡＮＤゲート２５３２，２５３４（図１０９）の割り込みを許可する信号である。この信号は状態ビット・ロード信号であり、シフトレジスター２４６２の最初の２段２４６４，２４６６への状態ビットのローディングを可能にする。この信号はインバーター２５７２から出力される。前に述べたＮＯＲゲート２５２６の出力がインバーター２６７２の入力に印加される。
【０８２６】
シフトレジスター２４６２をストローブするための反転ＳＲＣＫ信号はＡＮＤゲート２６７４、ＮＡＮＤゲート２６７６，２６７８、及びインバーター２６８０（図１１７）を含む回路によって形成される。ＮＡＮＤゲート２６７６，２６７８の出力はＡＮＤゲート２６７４の入力に印加される。インバーター２６８０から出力される信号反転０２６はビット・カウンター２４１４が未だ２６ビットをカウントしていないことを示し、この信号はビット伝送速度クロック信号ＢＲＣＫ及び反転ＩＮＩＴＸ信号と共にＮＡＮＤゲート２６７６の一方の入力に印加される。ストローブ信号ＰＨＣＫＣＤ及びＬＯＡＤ信号がＮＡＮＤゲート２６７８の入力に印加される。
【０８２７】
ＢＣＨコンピューター
ＢＣＨコンピューター２５１８は図１１３に示した通りであり、最初の２７メッセージ・ビットに基づいて５ビット・エラー・コードを計算する。ＢＣＨコンピューター２５１８はフリップフロップ２６７６，２６７８，２６８０，２６８２，２６８４、及び排他的ＯＲゲート２６８６を含む５段シフトレジスター２６７４として構成されている。
【０８２８】
メッセージ受信モードにおいては、復調ビットＤＥＭＯＤＡＴはシフトレジスター２４６２にロードされるのと同時に受信／送信ＭＵＸ２６８６に印加される。ＭＵＸ２６８６への入力信号はＭＵＸ２６８６の選択入力Ｓに印加される反転ＴＸＯＮ信号によって選択される。
【０８２９】
２６番目のメッセージ・ビットが受信される前に、ＡＮＤゲート２６９０、インバーター２６９２及びＯＲゲート２６９４を含む回路が排他的ＯＲゲート２６８８に復調メッセージ・ビットＤＥＭＯＤＡＴを印加する。具体的には、０２６信号がインバーター２６９２に印加され、インバーター２６９２の出力がＡＮＤゲート２６９０の一方の入力に印加され、復調メッセージ・ビットＤＥＭＯＤＡＴが他方の入力に印加される。ＡＮＤゲート２６９０の出力がＮＯＲゲート２６９４の出力と共に排他的ＯＲゲート２６８８の入力に印加されて、最初の２６メッセージ・ビットがシフトレジスター２６７４にシフトされてエラー・コードの形成を可能にする。最初２６メッセージ・ビットが受信されたら、シフトレジスターに記憶されているエラー・コードがＮＯＲゲート２６９４の制御下にシフトアウトされる。ＮＯＲゲート２６９４は２入力ＮＯＲゲートであり、一方の入力に０２６信号が印加され、他方の入力にシフトレジスター２６７４の最終段２６８４からの反転Ｑ信号が印加される。
【０８３０】
排他的ＯＲゲート２６９６を介してエラー・コードが受信メッセージ中のエラー・コードと比較される。排他的ＯＲゲート２６９６の出力は２入力ＮＡＮＤゲート２６９８に印加される。ＮＡＮＤゲート２６９８の出力は２６メッセージ・ビットの受信後ＤＡ入力を選択するフリップフロップ２７００のＤＡ入力に印加され、エラー・コードが一致すればＢＣＨＯＫ信号を発生させる。ＢＣＨＯＫ信号はＡＮＤゲート２６９８への入力としてフィードバックされる。エラー・コードが計算されている間、フリップフロップ２７００のＱ出力をＤＢ入力に接続することによって選考のＢＣＫＯＫ信号がラッチされる。
【０８３１】
ＢＣＨシフト・レジスター２６７４はＮＡＮＤゲート２７０２及びインバーター２７０４を含む回路から出力されるＢＣＨクロック信号ＢＣＨＣＬＫによってクロック制御される。具体的には、ビット伝送速度クロック信号ＢＲＣＫが反転ＩＮＩＴＸと共にＮＡＮＤゲート２７０２の入力に印加される。ＮＡＮＤゲート２７０２の出力はインバーター２７０４の入力に印加される。ＢＣＨＣＬＫ信号はインバーター２７０４から出力される。
【０８３２】
ＢＣＨシフトレジスター２６７４はインバーター２７０６から出力される反転ＢＣＨＣＬＲ信号によって払われる。このインバーター２７０６への入力はＮＡＮＤゲート２４５８（図１００）から出力されるＢＣＨＣＬＲ信号であり、メッセージが受信されたことを示す。フリップフロップ２７００は２入力ＡＮＤゲート２７０８の制御下に払われる。ＡＮＤゲート２７０８への一方の入力は送信機がＯＦＦであることを示す反転ＴＸＯＮ信号であり、他方の入力はＢＣＨＣＬＲ信号である。
【０８３３】
応答メッセージのＢＣＨエラー・コードを計算する必要もある。そこで、メッセージ・シフトレジスター２４６２のＴＸＤ出力がＭＵＸ２６８６に印加される。この入力はメッセージの送信中、反転ＴＸＯＮ信号によって選択される。メッセージ・ビットがシフトレジスター２６７４にシフトされてＢＣＨエラー・コードを発生させる。メッセージ・ビットはＭＵＸ２７０８にも印加されて、送信機（図１１２）に印加されるＭＯＤＩＮ信号を発生させる。２６メッセージ・ビット後、信号０２６がＭＵＸ２７０８の他方の入力を選択してエラー・コードがメッセージの末尾に加えられることを可能にする。
【０８３４】
アドレス指令デコーダー
図１１４にアドレス指令デコーダー２５２０を示した。ＩＣＡＨ［３．．．０］及びＩＣＡＬ［７．．．０］レジスターに記憶されているＩＮＣＯＭアドレスが排他的ＯＲゲート２７１０，２７１２，２７１４，２７１６，２７１８，２７２０，２７２２，２７２４，２７２６，２７２８，２７３０，２７３２；ＮＯＲゲート２７３４，２７３６，２７３８；及びＮＡＮＤゲート２７４０，２７４２，２７４４を介して受信データ母線ＲＤＡＴＡ［２２．．．１１］で受信されたアドレスと比較され、もし受信アドレスがＩＣＡＨ及びＩＣＡＬレジスター中のアドレスと一致するとＡＤＤＲＯＫ信号を発生させる。
【０８３５】
ビットＢ２２−Ｂ１９のアドレス・ビット比較がＮＯＲゲート２７３４に印加され、ビットＢ１８−Ｂ１５のアドレス・ビット比較がＮＯＲゲート２７３６に印加され、ビットＢ１４−Ｂ１１のアドレス・ビット比較がＮＯＲゲート２７３８に印加される。
【０８３６】
ビット比較のためＮＯＲゲート２７３４，２７３６の出力がインバーターから出力されるＢＬＯＣＫ信号と共にＮＡＮＤゲート２２４０に印加される。ＢＬＯＣＫ命令が使用される場合、下位４ビットＢ１１−Ｂ１４は無視される。ＮＡＮＤゲート２７４０の出力はＮＡＮＤゲート２７４４の一方の入力に印加される。
【０８３７】
ＢＬＯＣＫ命令が使用されない場合、ＮＡＮＤゲート２７４２はＮＯＲゲート２７３４，２７３６，２７３８から入力を受信し、アドレス・ビットＢ２２−Ｂ１１すべてについてアドレス比較を出力する。ＮＡＮＤゲート２７４４はＵＮＩＶアドレス信号によっても制御される。この信号はネットワークのすべてのデバイスがメッセージを受信することを可能にする。
【０８３８】
指令フィールドＢ１０−Ｂ７はインターフェース割り込み許可制御メッセージ中の指令を定義するのに使用される。このビットＢ１０−Ｂ７は４入力ＮＯＲゲート２７４８によって復号される。サブコマンド・フィールドＩはインターフェース割り込み制御メッセージ中のサブコマンドを定義する。これらのビットはＮＯＲゲート２７５０によって復号される。ＮＯＲゲート２７４８，２７５０の出力はＡＮＤゲート２７６７に印加され、ＡＮＤゲート２７６２の出力は指令信号ＣＭＮＤである。
【０８３９】
メッセージ受信信号ＲＣＶの発生に使用されるメッセージ受信ストローブ信号ＲＣＶＭＳＧＳＴＢはフリップフロップ２７５４、ＡＮＤゲート２７５６、ＮＯＲゲート２７５８、インバーター２７６０を含む回路によって形成される。反転ＴＸＯＮ信号とメッセージ終了信号ＥＮＤＭＳＧがＡＮＤゲートによってＡＮＤ演算され、フリップフロップのＤ入力に印加されて、メッセージが受信され、送信機がＯＮでないことを指示する。インバーター２７０から出力される反転ＢＲＣＫ信号で前記信号がフリップフロップへシフトされる。
【０８４０】
フリップフロップ２７５４はＮＯＲゲート２７５８によってリセットされる。ストローブ信号ＰＨＣＫＣＤがＮＯＲゲート２７５８の一方の入力に印加され、ＲＥＳＥＴ信号が他方の入力に印加されて、システムのリセットと同時に、且つストローブ信号ＰＨＣＫＣＤによってＲＣＶＭＳＧＳＴＢをリセットする。
【０８４１】
命令デコーダー
図１１５に命令デコーダー回路２７６０を示した。命令フィールドはメッセージ・ビットＢ６−Ｂ３から成る。メッセージ・ビットＢ２はメッセージ・ビットの意味を定義する。これらのビットはインバーター２７６２−２７８０；ＮＡＮＤゲート２７８２−２８１０；ＡＮＤゲート２８１２，２８１４，２８１６；及び排他的ＯＲゲート２８１８，２８２０を含むデコーダー回路に印加される。
【０８４２】
命令フィールドＢ６−Ｂ２の定義を制御ビットと共に表２０に示した。これらのビットは直列インバーター２７６４，２７６８，２７７２，２７７６とそれぞれ接続するインバーター２７６２，２７６６，２７７０，２７７４に印加される。インバーター２７６２−２７８０からの出力信号は種々のＮＡＮＤゲート、ＡＮＤゲート及び排他的ＯＲゲートに印加され、ＡＮＤゲート２８１２、ＮＡＮＤゲート２７８２，２７８３，２７８６，２７８８，２８０４，２８１０からそれぞれ出力される信号反転ＲＣＶ，反転ＦＡＳＴ，反転ＤＩＳＩＮＴ，反転ＥＮＡＩＮＴ，反転ＲＥＰＬＹ，反転ＢＬＯＣＫ，反転ＵＮＩＶを発生させる。これらの信号はすべてアクチブ低レベルである。
【０８４３】
さらに具体的に説明すると、４入力ＮＡＮＤゲート２８１０から反転ＵＮＩＶアドレス型命令が出力される。ビットＢ６，Ｂ５，Ｂ２が排他的ＯＲゲート２８２０の出力と共にＮＡＮＤゲート２８１０に印加される。ビットＢ３及びＢ４が排他的ＯＲゲート２８２０によって比較される。Ｂ２は制御ビットであり、命令の復号には論理１となる。ビットＢ５及びＢ６はいずれも命令＄Ｃ，＄Ｄ，＄Ｅ，＄Ｆ（表２０）では論理１となる。命令＄１，＄２，＄５，＄６，＄９，＄Ａ，＄Ｄ，＄Ｅでは排他的ＯＲゲート２８２０が論理１を出力する。したがって、ＮＡＮＤゲート２８１０の出力が命令＄６，＄Ｄ，＄Ｅでは低レベルとなる。
【０８４４】
ＮＡＮＤゲート２８０４から反転ＢＬＯＣＫアドレス型命令が出力される。ビットＢ５，反転Ｂ４及びＢ２はＮＡＮＤゲート２８０４の入力に印加される。ＮＡＮＤゲート２８０４の出力にアクチブ低信号を形成するにはこれらのビットが論理１でなければならないから、回路のこの部分はＮＡＮＤゲート２８０８の出力が論理１である限り、命令＄４，＄５，＄Ｃ及び＄Ｄを復号する。ビットＢ３はＮＡＮＤゲート２８０８の一方の入力に印加される。他方の入力にはＮＡＮＤゲート２８０６の出力が印加される。命令＄４，＄５，＄Ｂ，＄Ｃではビット反転Ｂ６及びＢ３がＮＡＮＤゲート２８０６の入力に印加されてＮＡＮＤゲート２８０６から論理１を、ＮＡＮＤゲート２８０８から論理１をそれぞれ出力させることによって反転ＢＬＯＣＫ信号を発生させる。
【０８４５】
ＲＥＰＬＹ，反転ＥＮＡＩＮＴ，反転ＤＩＳＩＮＴ，反転ＦＡＳＴ及び反転ＲＣＦ信号はすべて３入力ＡＮＤゲート２８１４によって割り込み許可される。ＲＣＶＭＳＧＴＢ，ＢＣＨＯＫ及び制御ビットＢ２信号がＡＮＤ演算されて許可信号ＤＥＣＯＤＥを形成し、正しいメッセージが受信されたことを指示する。ＡＮＤゲート２８１４の出力はＮＡＮＤゲート２７８２，２８７４，２７８６，２７８８，２７９２の入力に印加される。
【０８４６】
ＮＡＮＤゲート２７８８から反転ＲＥＰＬＹ信号が出力される。ＮＡＮＤゲート２７８８にはインバーター２８２８から出力される制御ビット反転ＣＲ５も印加されてＩＣＣ２９がマスター・モードかどうかを指示すると共に、ＡＤＤＲＯＫ信号、ビット６、ＮＡＮＤゲート２８０２の出力も印加される。もし正しいアドレスが復号され、ＩＣＣ２９がスレーブ・モードであれば、ビットＢ６＝１の場合、反転ＲＥＰＬＹ信号が発生する。ビットＢ６＝１となるのは命令＄８，＄９，＄Ａ，＄Ｂ，＄Ｃ，＄Ｄ，＄Ｅ，＄Ｆ、ＮＡＮＤゲート２８０２の出力＝１の場合である。ＮＡＮＤゲート２８０２への入力はＮＡＮＤゲート２７０９，２８００からの出力である。ＮＡＮＤゲート２７９８，２８００，２８０２及び排他的ＯＲゲート２８１８を含む回路は命令＄８，＄９，＄Ａ，＄ＦではＮＡＮＤゲート２７８８に１を入力する。
【０８４７】
ＮＡＮＤゲート２７８６から反転ＥＮＡＩＮＴ信号が出力される。ＤＥＣＯＤＥ信号のほか、ＡＤＤＲＯＫ，ビットＢ３，Ｂ４，反転Ｂ５，反転Ｂ６がその入力に印加されて命令＄３のための反転ＥＮＡＩＮＴ信号を発生させる。
【０８４８】
反転ＤＩＳＩＮＴ信号はＮＡＮＤゲート２７８４から出力され、命令＄２を復号する。ＮＡＮＤゲート２７８４への一方の入力はＤＥＣＯＤＥ信号であり、他方の入力はＮＡＮＤゲート２７９４の出力である。ＮＡＮＤゲート２７９４は２入力ＮＡＮＤゲートであり、一方の入力にはＡＤＤＲＯＫ信号が、他方の入力にはＮＡＮＤゲート２７９６の出力がそれぞれ印加される。ＮＡＮＤゲート２７９６の入力には反転ＣＲ５、ＡＤＤＲＯＫ及びビットＢ５，Ｂ４，Ｂ３が印加される。
【０８４９】
ＮＡＮＤゲート２７８２から反転ＦＡＳＴ信号が出力される。制御ビットＢ２がセットされ、＄３の命令フィールドが復号され、０の共通フィールドＣＭＤＯが存在すれば、反転ＦＡＳＴ信号が発生する。ＣＭＤＯ及びＤＥＣＯＤＥ信号とビットＢ２，Ｂ３，反転Ｂ５，反転Ｂ６がＮＡＮＤゲート２７８２の入力に印加されて反転ＦＡＳＴ信号を発生させる。
【０８５０】
ＡＮＤゲート２８１２から反転ＲＣＶ信号が出力され、このＡＮＤゲート２８１２にはＮＡＮＤゲート２７９０，２７９２の出力が入力される。ＮＡＮＤゲート２７９０は２入力ＮＡＮＤゲートである。インターフェース割り込み許可命令を含むメッセージが受信されると、その入力に信号ＲＣＶＭＳＧＴＢ及びＥＮＡＢが印加されてこのアクチブ低信号を発生させる。その他の状態では、信号反転ＲＣＶは２入力ＮＡＮＤゲート２７９２の制御下にある。このような状態下でアクチブ低反転ＲＣＶ信号を発生させるためには、ＣＭＤ，ＤＥＣＯＤＥ，Ｂ２，Ｂ３，反転Ｂ５，反転Ｂ６をＮＡＮＤゲート２７８２の入力に印加して反転ＦＡＳＴ信号を発生させる。
【０８５１】
反転ＲＣＶ信号はＡＮＤゲート２８１２から出力される。ＡＮＤゲート２８１２の入力にはＮＡＮＤゲート２７９０，２７９２の出力が印加される。ＮＡＮＤゲート２７９０は２入力ＮＡＮＤゲートである。インターフェース割り込み許可命令を含むメッセージが受信されるとその入力に信号ＲＣＶＭＳＧＴＢ及びＥＮＡＢが印加されてこのアクチブ低信号を発生させる。その他の状態では、信号反転ＲＣＶは２入力ＮＡＮＤゲート２７９２の制御下にある。このような状態下でアクチブ低反転ＲＣＶを発生させるためにはＮＡＮＤゲート２７９２の出力が低レベルでなければならず、そのためには入力が共に高レベルでなければならない。ＮＡＮＤゲート２７９２への入力はそれぞれＡＮＤゲート２８１４，２８１６からの出力である。ＡＮＤゲート２８１４の出力は正しいメッセージが受信され、制御ビットＢ２がセットされていることを示すＤＥＣＯＤＥ信号である。ＡＮＤゲート２８１６は２入力ＡＮＤゲートであり、その入力にはＥＮＡＢ及びＡＤＤＲＯＫ信号が印加される。ＩＣＣ２９がアドレスされ、メッセージがインターフェース割り込み許可命令と共に受信されるとＡＮＤゲート２７９２は高出力を形成する。
【０８５２】
ＩＣ１０概説
図示の実施例ではＩＣ１０が８０ピン・カッド・プラスチック・フラット・パッケージ（ＱＰＦＰ）、即ち、ガルウィング形の表面取り付け式パッケージに収納されている。ＩＣ１０はＣＭＯＳ技術を利用して製造され、アナログ機能にＣＭＯＳを利用した場合の欠点を克服するように構成されたハイブリッド・デバイスである。種々の定格、作用条件及びｄｃ特性をＡｐｐｅｎｄｉｘ Ａに記載した。
【０８５３】
ＩＣ１０の詳細なピン割り当てを図８２に示した。二重機能を有するピンがあり、例えば、詳しくは後述するように構成に応じて同一のピンが異なる機能を果たす。
【０８５４】
図１２０に示した各ピンについて信号定義を以下に要約する。ピンの一覧は表２２に示した。
【０８５５】
【表２２】

ＰＡ７．．．ＰＡ０：ポートＡ−ＫＯＲＥＲＡ８つの双向ポートピンは入力または出力としてソフトウェアによって個別にプログラムすることができる。
【０８５６】
ＰＢ７．．．ＰＢ０：ポートＢ−これら８つの双向性ポートピンはＩＣ１０の動作モードに応じて多様な機能を持つ。シングルチップ・モードでは、ソフトウェアによって入力または出力として個別にプログラムすることができる。拡張、エミュレーションまたはテスト・モードでは、これらのポートピンは上位アドレス母線を含む。
【０８５７】
ＰＣ７．．．ＰＣ０：ポートＣ−これら８つの双向性ポートピンはソフトウェアによって入力または出力として個別にプログラムすることができる。下位４ピンは４つのコンパレーター出力の論理ＯＲとなるように構成することもできる。
【０８５８】
ＰＤ７．．．ＰＤ０：ポートＤ−これら８つの双向性ポートピンはＩＣ１０の動作モードに応じて多様な機能を持つ。シングルチップ・モードでは、ソフトウェアによって入力または出力として個別にプログラムすることができる。拡張、エミュレーションまたはテスト・モードでは、この８つの双向性ポートピンが多重データ／アドレス母線と形成する。ＰＨ２が肯定されたとき、これらのピンは出力であり、アドレスの最下位８ビットを含む。ＰＨ２が否定された時、これらのピンは双向性であり、読み取りまたは書き込みデータを含む。
【０８５９】
ＥＸＰＮ−この低−真信号は抗張動作モードを可能にする。シングルチップ・モードはＥＸＰＮをＶＤＤと接続することが可能になる。この入力はＲＥＳＮが電気的低レベルから電気的高レベルに変化するとサンプリングされる。ＩＣ１０の動作モードはデバイスがリセット状態を脱する時に決定される。表１に種々の動作モードに対応するピン入力レベルを示す。
【０８６０】
ＰＨ２−この出力ピンの機能はＩＣ１０の動作モードに応じて異なる。シングルチップ及びセルフテスト・モードでは低レベルのままであり、その他のモードではプロセッサーの位相２クロックである。位相２は発振器の１／２出力であり、ＯＳＣ２の立ち下がりエッジにおいて変化する。表２は種々の動作モードに対応するＰＨ２の出力を示す。
【０８６１】
ＲＥＮ−この出力ピンの機能はＩＣ１０の動作モードに応じて異なる。
【０８６２】
□シングルチップ及びセルフテスト・モードは診断ピンとして使用される。＄４０００−＄７ＦＦＦの内部読み取り動作中を除いて高レベルのままとなる。
【０８６３】
□拡張モードではアドレス範囲＄４０００−＄７ＦＦＦにマップされた外部メモリー・デバイスのための書き込みストローブとして使用される。低レベル時には、メモリー・デバイスはポートＤピンからデータをストローブすることができる。
【０８６４】
□エミュレーション及びテスト・モードでは、プロセッサーの内部Ｅクロック信号となる。ＥクロックはＰＨ２から９０°遅延する。
【０８６５】
表２は種々の動作モードに対応するＲＥＮの出力を示している。
【０８６６】
ＷＥＮ−この出力ピンの機能はＩＣ１０の動作モードに応じて異なる。
【０８６７】
□シングルチップ及びセルフテスト・モードでは診断ピンとして使用される。＄４０００−＄７ＦＦＦの内部読み取り動作中を除いて高レベルのままとなる。
【０８６８】
□拡張モードではアドレス範囲＄４０００−＄７ＦＦＦにマップされた外部メモリー・デバイスのための書き込みストローブとして使用される。
【０８６９】
低レベル時には、メモリー・デバイスがポートＤからデータをストローブできる。
【０８７０】
□エミュレーション及びテスト・モードでは、プロセッサーの内部Ｅクロック信号となる。ＥクロックはＰＨ２から９０°遅延する。
【０８７１】
表２は種々の動作モードに対応するＷＥＮの出力を示す。
【０８７２】
ＰＳＥＮ−この出力ピンの機能はＩＣ１０の動作モードに応じて異なる。
【０８７３】
□シングルチップ及びセルフテスト・モードでは診断ピンとして使用される。＄８０００−＄ＥＥＦＦの内部読み取り動作中を除いて高レベルのままとなる。
【０８７４】
□拡張モードではアドレス範囲＄８０００−＄ＥＥＦＦにマップされた外部読み取り専用メモリー・デバイスのための読み取りストローブとして使用される。低レベル時にメモリー・デバイスは読み取りデータをポートＤピンに送出しなければならない。
【０８７５】
□エミュレーション及びテスト・モードでは、プロセッサーの内部ＬＩＲ信号となる。このピンはプロセッサーが外部データ母線から命令を読み取り中であることを指示する。高レベルなら、命令レジスターがロード中であることを指示する。
【０８７６】
表２は種々の動作モードに対応するＰＳＥＮの出力を示す。
【０８７７】
ＡＬＥ−この出力ピンの機能はＩＣ１０の動作モードに応じて異なる。
【０８７８】
□シングルチップ及びセルフテスト・モードでは低レベルのままでる。
【０８７９】
□その他のモードではポートＡに存在するアドレスの最下位８ビットをラッチするのに使用される。表２は種々の動作モードに対応するＡＬＥの出力を示す。
【０８８０】
ＴＸ−このデジタル出力はＩＣＣサブシステムからの送信機出力である。
【０８８１】
ＲＸ−このデジタル・シュミット入力はＩＣＣサブシステムへの受信機入力である。
【０８８２】
ＢＵＳＹＮ−この低−真デジタル出力はＩＣＣサブシステムからの使用中出力である。
【０８８３】
ＳＣＫ−この双向ピンはＳＰＩサブシステムのための直列クロックである。
【０８８４】
ＭＩＳＯ−この双向ピンはＳＰＩサブシステムのための“マスター・イン，シリアル・アウト”である。
【０８８５】
ＭＯＳＩ−この双向ピンはＳＰＩサブシステムのための“マスター・アウト，シリアル・イン”である。
【０８８６】
ＳＳＮ−この低−真入力ピンはＳＰＩサブシステムのための“スレーブ選択”入力である。
【０８８７】
ＰＷＭ−このデジタル出力はＰＷＭサブシステムからのパルス幅変調出力である。
【０８８８】
ＴＣＭＰ−このデジタル出力はタイマー・プライマリー出力コンペアである。
【０８８９】
ＴＣＡＰ−このデジタル入力はタイマー入力捕捉信号である。
【０８９０】
ＩＲＱＮ−この低−真デジタル入力はマイクロコントローラーの非同期外部入力である。マスク・プログラマブル・オプションにより２つのトリガー方式を選択することができる。即ち、１）負エッジ感知トリガーのみ、または２）負エッジ感知トリガー及び低レベル感知トリガー。後者の場合、ＩＲＱＮへのいずれか一方の型の入力が割り込みを発生させる。エッジトリガー・モードでは少なくとも１２５ｎｓに亘って割り込みリクエストが存在しなければならない。
【０８９１】
もしレベル感知マスク・オプションが選択されると、ＩＲＱＮピンは“ワイヤーＯＲ”動作のためＶＤＤの前に外部抵抗器を必要とする。
【０８９２】
ＩＲＱＮピンはリセット中に＋９Ｖを給電されるとＩＣ１０をテスト・モードにする。このモードはテスト専用であり、正規動作中は使用されない。
【０８９３】
ＲＥＳＮ−この低−真入力はＩＣ１０を外部から初期設定することを可能にする。外部リセットを利用する場合、ＲＥＳＮは少なくとも１．５プロセッサー位相２サイクルに亘って低レベルのままでなければならない。ＲＥＳＮはシュミット受信回路によって受信される。
【０８９４】
ＢＳＥＮＳＥ−このアナログ入力はＢ＋コンパレーターへの非反転入力である。
【０８９５】
ＳＤＲＩＶＥ−このアナログ出力はＢ＋コンパレーターの出力である。
【０８９６】
ＡＰＯＳ，ＡＮＥＧ−これらのアナログ入力はコンパレーターの反転及び非反転入力である。
【０８９７】
ＡＯＵＴ−このアナログ出力はコンパレーター出力ピンである。多くの場合、このコンパレーターはＩＣＣサブシステムの入力受信回路として使用され、ＲＸと接続する。
【０８９８】
ＭＵＸ３．．．ＭＵＸ０−これら４つのアナログ入力ピンはＡ／Ｄサブシステム入力の半分であり、電圧または電流モードで動作するように個別にプログラムできる。電圧モードでは高インピーダンス入力である。
【０８９９】
電流モードでは、アクチブ電源がデバイス・ピンからの電流を見掛けアース・レベルに維持する。電流モードにおいて選択されなかったピンはすべてデジタル・アースと接続する。
【０９００】
ＭＵＸ７．．．ＭＵＸ４−この４つのアナログ入力ピンはＡ／Ｄサブシステム入力の残り半分である。電圧入力モードにおいてのみ動作できる。常に高インピーダンスの入力である。
【０９０１】
ＭＸＯ−このアナログ出力は電流動作モードにおいてＡ／Ｄサブシステムによって使用される。このピンとアナログ・アースの間に挿入された外部抵抗器またはコンデンサーが選択された入力からの増倍されたミラー電流を電圧にＡ／Ｄ変換する。外部コンデンサーを採用する場合、内部増幅器を積分器として構成し、電流オートレンジングを抑止しなければならない。
【０９０２】
ＣＰ３．．．ＣＰ０−この４つの高インピーダンス・アナログ入力は４つのコンパレーターの反転入力である。
【０９０３】
これらのピンはテスト中種々のテスト・モードを選択する目的にも使用される。
【０９０４】
ＶＡＤＪ−このアナログ入力はアナログ基準電圧：ＶＲＥＦの調整に使用される。
【０９０５】
ＶＲＥＦ−このアナログ出力は内部＋２．５Ｖ基準である。基準バッファ増幅器の出力であり、外部基準トリム抵抗回路と接続しなければならない。
【０９０６】
ＡＶＤＤ−このピンは＋５Ｖアナログ供給電圧である。外部抵抗器を使用して分路調整された電源を形成する。ＡＶＤＤは約２Ｖ ＲＥＦに調定される。
【０９０７】
ＡＶＳＳ−このピンはアナログ・アース基準である。
【０９０８】
ＯＳＣ１−これは発振回路の入力である。
【０９０９】
ＯＳ２−このピンは水晶発振回路の出力であり、ＯＳ１入力の反転に相当する。
【０９１０】
ＶＤＤ−これはデジタル＋５Ｖ ＤＣ給電ピンである。
【０９１１】
ＶＳＳ−これはデジタル負給電ピンであり、外部からＡＶＳＳピンと接続する。
【０９１２】
ＳＨＵＮＴ−この出力ピンは、ＡＶＤＤからの分流が給電される場合に高レベルとなる。
【０９１３】
【付録Ａ】
下記仕様はＶＤＤ−５．０Ｖｄｃ±１０％、周囲温度ＴＡが−４０℃乃至＋８５℃という条件でＥＥＰＲＯＭ４０メモリーに適用される。表Ａ１に仕様を示す。
【０９１４】
【表２３】

【０９１５】
【付録Ｂ】
【０９１６】
【表２４】

【０９１７】
【表２５】

【０９１８】
【表２６】

【０９１９】
【付録Ｃ】
オートゼロ状態マシン
状態ダイヤグラム
図９２はオートゼロ機能の状態ダイヤグラム図である。それぞれの円は動作状態を表わす。状態間の矢印は可能な転移及びこの転移に必要な条件を示す。表Ｃ−１は状態から状態への転移を表の形で示すものである。
【０９２０】
【表２７】

状態転移表
図９３は許容し得る状態転移と共に状態割り当てを３ビットカルナー図で示す。
【０９２１】
転移表状態方程式
Ｒ０，Ｒ１，Ｒ２の論理方程式を以下の項で述べる。結果として得られる状態が論理１である状態について方程式を転移表に書き込む。たとえば、転移表の最初の行に書き込まねばならないのは状態Ｓ０から状態Ｓ１への転移によるＲ１の方程式だけである。
【０９２２】
下記記号が使用される：
！ ｎｏｔ演算子
＊ ａｎｄ演算子
＋ ｏｒ演算子
接尾ｈ 高−真信号
接尾ｂ 低−真信号
接尾ｄ フリップフロップＤ入力信号
なお、＊演算子は＋演算子よりも優位である。
【０９２３】
Ｒ０ｄの状態方程式
状態Ｓ０ この状態にはいかなる項も不要。
【０９２４】
状態Ｓ１ Ｒ０ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＊ＴＩＭＯＵＴｈ＊ＶＡＭＰｂ＊ＦＵＬＬｂ
状態Ｓ２ この状態にはいかなる項も不要。
【０９２５】
状態Ｓ３ この状態にはいかなる項も不要。
【０９２６】
状態Ｓ４ Ｒ０ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ５ Ｒ０ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ６ Ｒ０ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ７ この状態にはいかなる項も不要。
【０９２７】
Ｒ０の簡約状態方程式
カルノー図技術を利用してＲ０ｈ，Ｒ１ｈ，Ｒ２ｈだけを含む項を簡約し、簡約不能な項と組み合わせると下記のＲ０ｄ方程式が得られる。
【０９２８】
Ｒ０ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＊ＴＩＭＯＵＴｈ＊ＶＡＭＰｂ＆ＦＵＬＬｂ＋Ｒ０ｈ＊Ｒ２ｈ
Ｒ１の状態方程式
状態Ｓ０ Ｒ１ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ＊ＳＴＡＺｈ＊！ＡＲＢＳＹｈ
状態Ｓ１ Ｒ１ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ
状態Ｓ２ Ｒ１ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ
状態Ｓ３ この状態にはいかなる項も不要。
【０９２９】
状態Ｓ４ この状態にはいかなる項も不要。
【０９３０】
状態Ｓ５ Ｒ１ｄ＝Ｒ０ｈ＆／！Ｒ１ｈ＊Ｒ２ｈ＊ＴＩＭＯＵＴｈ＊ＣＡＭＰｂ＊ＦＵＬＬｂ
状態Ｓ６ この状態にはいかなる項も不要。
【０９３１】
状態Ｓ７ この状態にはいかなる項も不要。
【０９３２】
Ｒ１の簡約状態方程式

Ｒ２の状態方程式
状態Ｓ０ この状態にはいかなる項も不要。
【０９３３】
状態Ｓ１ Ｒ２ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＊ＴＩＭＯＵＴｈ＊（！ＶＡＭＰｂ＋！ＦＵＬＬｂ）
状態Ｓ２ この状態にはいかなる項も不要。
【０９３４】
状態Ｓ３ Ｒ２ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ４ Ｒ２ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ５ Ｒ１ｄ＝Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ（！ＴＩＭＯＵＴｈ＋ＴＩＭＯＵＴ＊ＣＡＭＰｂ＊ＦＵＬＬｂ）
状態Ｓ６ Ｒ２ｄ＝Ｒ０ｈ＆Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ７ この状態にはいかなる項も不要。
【０９３５】
Ｒ２の簡約状態方程式

出力方程式
！ＺＥＲＲＥＳｂ＝！Ｒ０ｈ＊！Ｒ１ｈ
ＳＥＲＣＬＫｈ＝Ｒ０ｈ＊Ｒ１ｈ
ＴＩＭＲＥＱｈ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＋Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ
ＡＺＢＳＹｈ＝！（！Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ）
ＥＯＡＺｈ＝Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ
ＣＡＺｈ＝Ｒ０ｈ＊Ｒ２ｈ＋！Ｒ１ｈ＊Ｒ２ｈ
ＶＡＺｈ＝Ｒ１ｈ＊！Ｒ２ｈ
ＣＺＣＬＫｈ＝！ＣＡＺｈ
ＶＺＣＬＫｈ＝！ＶＡＺｈ
【０９３６】
【付録Ｄ】
オートレンジ状態マシン
状態ダイヤグラム
図１３３はオートレンジ機能の状態ダイヤグラムである。それぞれの円は作用状態を表わす。状態間の矢印は許容される転移とこれに必要な条件を示す。表２８は状態から状態への転移を表型式で示す。
【０９３７】
【表２８】

状態転移表
図１３４は状態割り当てを許容し得る状態転移と共に３ビットカルナー図で示す。
【０９３８】
転移表状態方程式
Ｒ０，Ｒ１，Ｒ２の論理方程式を下記の項に示す。
【０９３９】
Ｒ０の状態方程式
状態Ｓ０ この状態にはいかなる項も不要。
【０９４０】
状態Ｓ１ この状態にはいかなる項も不要。
【０９４１】
状態Ｓ２ Ｒ０ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊（ＴＩＭＯＵＴｈ＊ＡＴＯＲＮＧｈ＊ＲＡＮＧＥｈ＋ＴＩＭＯＵＴｈ＊！ＡＴＯＲＮＧｈ）
状態Ｓ３ この状態にはいかなる項も不要。
【０９４２】
状態Ｓ４ Ｒ０ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ５ Ｒ０ｄ＝Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ６ この状態にはいかなる項も不要。
【０９４３】
Ｒ０の簡約状態方程式
カルナー図技術を利用してＲ０ｈ，Ｒ１ｈ，Ｒ２ｈだけを含む項を簡約し、簡約できない項と組み合わせる下記のＲ０ｈ方程式が得られる。
【０９４４】

Ｒ１の状態方程式
状態Ｓ０ この状態にはいかなる項も不要。
【０９４５】
状態Ｓ１ Ｒ１ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ２ Ｒ１ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ
状態Ｓ３ Ｒ１ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ
状態Ｓ４ Ｒ１ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊ＳＯＣ３ｂ
状態Ｓ５ この状態にはいかなる項も不要。
【０９４６】
状態Ｓ６ この状態にはいかなる項も不要。
【０９４７】
Ｒ１の簡約状態方程式
Ｒ１ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊ＳＯＣ３ｂ＋！Ｒ０ｈ＊Ｒ１ｈ＋Ｒ０ｈ＊Ｒ２
Ｒ２の状態方程式
状態Ｓ０ Ｒ２ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ＊！ＡＺＢＳＹｈ＊ＳＴＡＤＣｈ
状態Ｓ１ Ｒ２ｄ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ２ Ｒ２ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ＊（！ＴＩＭＯＵＴｈ＋ＴＩＭＯＵＴｈ＊ＡＴＯＲＮＧｈ＊ＲＡＮＧＥｈ）
状態Ｓ３ Ｒ２ｄ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ
状態Ｓ４ Ｒ２ｄ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ
状態Ｓ５ Ｒ２ｄ＝Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ＊！ＡＮＡＥＯＣｈ
状態Ｓ６ この状態にはいかなる項も不要。
【０９４８】
Ｒ２の簡約状態方程式
Ｒ０ｈ，Ｒ１ｈ，Ｒ２ｈだけを含む項を簡約し、簡約不能の項と組み合わせると下記Ｒ２ｄ方程式が得られる。
【０９４９】

出力方程式
ＧＲＥＳｈ＝！Ｒ０ｈ＊！Ｒ１ｈ＊Ｒ２ｈ＊！ＳＭＣＬＫｈ
ＧＣＬＫｈ＝！Ｒ０ｈ＊Ｒ１ｈ＊！Ｒ２ｈ＊！ＳＭＣＬＫｈ
ＴＩＭＲＥＱｈ＝！Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ
ＡＲＢＳＹｈ＝！（！Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ）
ＥＯＣｈ＝Ｒ０ｈ＊！Ｒ１ｈ＊！Ｒ２ｈ
ＡＮＡＳＯＣｈ＝Ｒ０ｈ＊Ｒ１ｈ＊Ｒ２ｈ
【０９５０】
【付録Ｅ】
ＩＣ１０の応力定格を表Ｅ１に示す。表２９の定格を超える応力はデバイスに恒久的な損傷を与える恐れがある。
【０９５１】
【表２９】

ＩＣ１０の正規動作条件を表Ｅ２に示す。これはＩＣ１０の正規動作に適用される限界値である。
【０９５２】
【表３０】

ＩＣ１０のＤＣ特性を表３１に示す。表３１に示す特性は特に記載しない限り表２３に示した作用温度及び電圧範囲に亘って有効である。
【０９５３】
【表３１】

【０９５４】
【付録Ｆ】
【０９５５】
【表３２】

【０９５６】
【表３３】

【図面の簡単な説明】
【図１】図１は、４．１６ｋＶラジアル配電系統の単線接続図である。
【図２】図２は、図１に示した配電系統に属する種々の過電流保護装置の整合を例示するグラフである。
【図３】図３は、過電流保護曲線を示す。
【図４】図４は、本発明の過電流引きはずし装置の保護曲線長遅延部分のＩ・ｔ特性を示すグラフである。
【図５】図５は、図４と同様の、ただしＩ２・ｔ特性を示すグラフである。
【図６】図６は、図４と同様の、ただしＩ４・ｔ特性を示すグラフである。
【図７】図７は、オーバーラップを考慮した修正を加えられていない比較的広い長遅延及び短遅延調整範囲を有する本発明の過電流引きはずし装置の長遅延及び短遅延特性を示すグラフである。
【図８】図８は、図７と同様の、ただしオーバーラップを考慮した修正を加えられた長遅延及び短遅延部分を示すグラフである。
【図９】図９は、飽和状態にある変流器の出力電流波形を例示するグラフである。
【図１０】図１０は、過電流引きはずし装置の簡略図である。
【図１１】図１１は、過電流引きはずし装置の簡略図である。
【図１２】図１２は、過電流引きはずし装置の簡略図である。
【図１３】図１３は、過電流引きはずし装置の簡略図である。
【図１４】図１４は、過電流引きはずし装置の簡略図である。
【図１５】図１５は、過電流引きはずし装置の簡略図である。
【図１６】図１６は、過電流引きはずし装置の簡略図である。
【図１７】図１７は、過電流引きはずし装置の簡略図である。
【図１８】図１８は、過電流引きはずし装置の簡略図である。
【図１９】図１９は、過電流引きはずし装置の簡略図である。
【図２０】図２０は、過電流引きはずし装置の簡略図である。
【図２１】図２１は、過電流引きはずし装置の簡略図である。
【図２２】図２２は、過電流引きはずし装置の簡略図である。
【図２３】図２３は、過電流引きはずし装置の簡略図である。
【図２４】図２４は、過電流引きはずし装置に関するフローチャートである。
【図２５】図２５は、過電流引きはずし装置に関するフローチャートである。
【図２６】図２６は、過電流引きはずし装置に関するフローチャートである。
【図２７】図２７は、過電流引きはずし装置に関するフローチャートである。
【図２８】図２８は、過電流引きはずし装置に関するフローチャートである。
【図２９】図２９は、過電流引きはずし装置に関するフローチャートである。
【図３０】図３０は、過電流引きはずし装置に関するフローチャートである。
【図３１】図３１は、過電流引きはずし装置に関するフローチャートである。
【図３２】図３２は、過電流引きはずし装置に関するフローチャートである。
【図３３】図３３は、過電流引きはずし装置に関するフローチャートである。
【図３４】図３４は、過電流引きはずし装置に関するフローチャートである。
【図３５】図３５は、過電流引きはずし装置に関するフローチャートである。
【図３６】図３６は、過電流引きはずし装置に関するフローチャートである。
【図３７】図３７は、過電流引きはずし装置に関するフローチャートである。
【図３８】図３８は、過電流引きはずし装置に関するフローチャートである。
【図３９】図３９は、ＩＣの機能図である。
【図４０】図４０は、ＩＣの機能グロックダイヤグラムである。
【図４１】図４１は、ＩＣにおけるアナログ部分の一部の機能ブロックダイヤグラムである。
【図４２】図４２（ａ）−図４２（ｄ）は、ＩＣのための交番クロック発生回路を示す回路図である。
【図４３】図４３は、ＩＣのメモリー・アドレス・マップである。
【図４４】図４４、ＩＣの一部を形成する計算状態レジスターＣＦＲ及びＡＣＦＲのフォーマットダイヤグラムである。
【図４５】図４５は、ＩＣの一部を形成するＥＥＰＲＯＭ制御レジスターＮＶＣＲのフォーマットダイヤグラムである。
【図４６】図４６は、ＩＣの一部を形成するデッドマン制御レジスターＤＭＣのフォーマットダイヤグラムである。
【図４７】図４７は、ＩＣの一部を形成するＡ／Ｄ変換インターフェース・レジスターＡＤＺ，ＡＭＺ，ＡＤＣＲ，ＡＭＵＸ，ＡＣＳＦ，ＡＶＳＦ及びＡＤＣのフォーマット・ダイヤグラムである。
【図４８】図４８は、ＩＣの一部を形成するコンパレーター・モード制御レジスターＣＭＰＩ及びＣＭＰＳＴ、及びパルス幅変調出力制御レジスターＰＷＭのフォーマットダイヤグラムである。
【図４９】図４９は、ＩＣの一部を形成するプログラマブル・タイマーのブロックダイヤグラムである。
【図５０】図５０（ａ）−図５０（ｄ）は、図４９に示したタイマーのタイミングダイヤグラムである。
【図５１】図５１は、ＩＣの一部を形成するプログラマブル・タイマー・レジスターＴＣＲＨ，ＴＣＲＬ，ＴＡＲＨ，ＴＡＲＬ，ＴＩＣＨ，ＴＩＣＬ，ＴＯＣＨ，ＴＯＣＬ，ＴＣＲ及びＴＳＲのフォーマットダイヤグラムである。
【図５２】図５２は、単一マスター式直列周辺インターフェース（ＳＰＩ）の回路図である。
【図５３】図５３は、多重マスターを有する典型的ＳＰＩの回路図である。
【図５４】図５４は、図５３に示したＳＰＩのためのクロック及びデータ・タイミングダイヤグラムである。
【図５５】図５５は、ＩＣの一部を形成するＳＰＣＩインターフェース・レジスターＳＰＤ，ＳＰＳＲ及びＳＰＣＲのフォーマットダイヤグラムである。
【図５６】図５６は、ＩＣの一部を形成するＰｏｒｔＤインターフェース・レジスターＰＤＣ及びＰＤＤのフォーマットダイヤグラムである。
【図５７】図５７は、ＩＣの一部を形成するパラレルポートのブロックダイヤグラムである。
【図５８】図５８は、ＩＣの一部を形成するＰｏｒｔＢインターフェース・レジスターＰＢＣ及びＰＢＤのフォーマットダイヤグラムである。
【図５９】図５９は、ＩＣの一部を形成するＰｏｒｔＣインターフェース・レジスターＰＣＣ及びＰＣＤのフォーマットダイヤグラムである。
【図６０】図６０は、ＩＣの一部を形成するＰｏｒｔＡインターフェース・レジスターＰＡＣ及びＰＡＤのフォーマットダイヤグラムである。
【図６１】図６１は、ＩＣの一部を形成する通信コントローラー・インターフェース・レジスターＩＣＡＨ，ＩＣＡＬ，ＩＣＭ３，ＩＣＭ２，ＩＣＭ１，ＩＣＭ０、ＩＣＳＲ及びＩＣＣＲのフォーマットダイヤグラムである。
【図６２】図６２は、ＩＣの一部を形成する通信コントローラーの制御メッセージ及びデータ・メッセージ・フォーマットダイヤグラムである。
【図６３】図６３は、ＩＣのコンパレーター・サブシステム及びＡ／Ｄ入力サブシステムの総合ブロックダイヤグラムである。
【図６４】図６４は、カッドコンパレーター・サブシステムの概略図である。
【図６５】図６５は、コンパレーター制御レジスターＣＭＰＳＴ及びＣＭＰＩ、及び構成レジスターＣＦＲ用アドレス・デコード・ロジックの概略図である。
【図６６】図６６は、アナログ・サブシステムのブロックダイヤグラムである。
【図６７】図６７は、マイクロプロセッサー母線インターフェース・ロジックの概略図である。
【図６８】図６８は、マイクロプロセッサー母線インターフェース・レジスター用アドレス・デコード・ロジックの概略図である。
【図６９】図６９は、制御レジスター及び状態レジスターの概略図である。
【図７０】図７０は、ＩＣのアナログ・デジタル制御ロジック部分のブロックダイヤグラムである。
【図７１】図７１は、アナログ制御ロジックのブロックダイヤグラムである。
【図７２】図７２は、電流マルチプレクサー（ＭＵＸ）制御ロジックの概略図である。
【図７３】図７３は、電圧ＭＵＸ制御ロジックの概略図である。
【図７４】図７４は、オートゼロ・レジスターの概略図である。
【図７５】図７５は、５マイクロセコンド・タイマーの概略図である。
【図７６】図７６は、オートゼロ制御ロジックの概略図である。
【図７７】図７７は、オートレンジ制御ロジックの概略図である。
【図７８】図７８は、オートレンジ・ステート・マシーンの概略図である。
【図７９】図７９は、アナログ回路の総合的ブロックダイヤグラムである。
【図８０】図８０は、入力ＭＵＸシステムの概略図である。
【図８１】図８１は、カッド・コンパレーター・システムのブロックダイヤグラムである。
【図８２】図８２は、バンドギャップ調整手段の概略図である。
【図８３】図８３Ａは、分路調整手段、Ｂ＋コンパレーター及び電力モニターの概略図である。図８３Ｂは、ＩＣと併用される外部コンディショニング回路及び電源回路を例示する概略図である。図８３Ｃは、ＩＣと併用される外部調整回路を例示する概略図である。
【図８４】図８４は、バイアス回路の概略図である。
【図８５】図８５は、他のバイアス回路の概略図である。
【図８６】図８６は、アナログ温度感知回路の概略図である。
【図８７】図８７は、電圧増幅器の範囲調整回路の概略図である。
【図８８】図８８は、電力ミラー及び増幅器の概略図である。
【図８９】図８９は、電流ミラーの概略図である。
【図９０】図９０は、オフセット修正回路の概略図である。
【図９１】図９１は、オートゼロ可能な電圧及び電流増幅器の概略図である。
【図９２】図９２は、ＩＣの一部を形成する通信コントローラーのブロックダイヤグラムである。
【図９３】図９３は、通信コントローラーの一部を形成するデジタル復調器のブロックダイヤグラムである。
【図９４】図９４は、通信コントローラーの一部を形成するマスタークロック発生器の概略図である。
【図９５】図９５は、通信コントローラーの一部を形成するビット位相タイミング発生器の概略図である。
【図９６】図９６は、通信コントローラーの一部を形成する受信回路相関器の概略図である。
【図９７】図９７は、通信コントローラーの一部を形成する相関器カウンターの部分概略図である。
【図９８】図９８は、通信コントローラーの一部を形成する相関器カウンターの概略図の残り部分である。
【図９９】図９９は、通信コントローラーの一部を形成する復調器制御ロジックの概略図である。
【図１００】図１００は、通信コントローラーの一部を形成するビットカウンターの概略図である。
【図１０１】図１０１は、通信コントローラーの一部を形成する通信コントローラー用母線インターフェース論理回路の概略図である。
【図１０２】図１０２は、通信コントローラー母線インターフェース・レジスターのためのアドレス・デコード・ロジック回路の概略図である。
【図１０３】図１０３は、通信コントローラーの一部を形成するアドレス・レジスターの概略図である。
【図１０４】図１０４は、通信コントローラーの一部を形成するメッセージ・レジスターＩＣＭ１の概略図である。
【図１０５】図１０５は、通信コントローラーの一部を形成するメッセージ・レジスターＩＣＭ２の概略図である。
【図１０６】図１０６は、通信コントローラーの一部を形成するメッセージ・レジスターＩＣＭ３の概略図である。
【図１０７】図１０７は、通信コントローラーの一部を形成するメッセージ・レジスターＩＣＭＯの概略図である。
【図１０８】図１０８は、通信コントローラーの一部を形成する制御及び状態レジスターの概略図である。
【図１０９】図１０９は、通信コントローラーの一部を形成するシフトレジスターのビット２６−１９の概略図である。
【図１１０】図１１０は、図１０９に示したシフトレジスターのビット１８−２の概略図である。
【図１１１】図１１１は、ＩＣの一部を形成する通信コントローラー制御ロジックのブロックダイヤグラムである。
【図１１２】図１１２は、通信コントローラーの一部を形成する送信機制御論理回路の概略図である。
【図１１３】図１１３は、通信コントローラーの一部を形成するＢＣＨコンピューターの概略図である。
【図１１４】図１１４は、通信コントローラーの一部を形成するアドレス・コンパレーター回路の概略図である。
【図１１５】図１１５は、通信コントローラーの一部を形成する命令デコーダー回路の概略図である。
【図１１６】図１１６は、通信コントローラーの一部を形成する制御及び状態論理回路の概略図である。
【図１１７】図１１７は、図１１６の継続図である。
【図１１８】図１１８は、通信コントローラーに利用される種々のストローブ信号のタイミングダイヤグラムである。
【図１１９】図１１９は、通信コントローラーに使用されるリセット信号のタイミングダイヤグラムである。
【図１２０】図１２０は、ＩＣのピンアウトダイヤグラムである。
【図１２１】図１２１は、低温導線状態における電流／時間曲線を例示するグラフである。
【図１２２】図１２２は、高温導線状態における電流／時間曲線を例示するグラフである。
【図１２３】図１２３Ａは、全動作サイクルに相当する時間に対してシミュレートされる導線温度曲線を、デジタル・モードを破線アナログ・モードを実践でそれぞれ表わして例示したグラフである。図１２３Ｂは、図１２３Ａに示した動作サイクルに相当する時間に対して負荷電流曲線を例示するグラフである。図１２３Ｃは、導線冷却状態及び導線加熱状態の熱モデルを例示するグラフである。
【図１２４】図１２４は、過電流回路の回路図である。
【図１２５】図１２５Ａは、経時的な温度上昇計算値に重ねてコンデンサーＣ１における電圧を単純化した曲線で示すグラフである。図１２５Ｂは、図１２５Ａに示した曲線の拡大部分である。
【図１２６】図１２６は、過電流回路の一部を形成するコンデンサーＣ１の充電を示すフローチャートである。
【図１２７】図１２７は、コンデンサー電圧の詳細な曲線を示す図１２５Ａと同様のグラフである。
【図１２８】図１２８は、ＳＵＲＥ ＣＨＩＰ集積回路に給電されない状態における回路を示す概略図である。
【図１２９】図１２９は、図１２４に示した回路に関するフローチャートである。
【図１３０】図１３０は、オートゼロ機能の状態ダイヤグラム図である。
【図１３１】図１３１は、許容し得る状態転移と共に状態割り当てを３ビットカルナー図で示す。
【図１３２】図１３２は、オート・ゼロ状態遷移表である。
【図１３３】図１３３は、オートレンジ機能の状態ダイヤグラムである。
【図１３４】図１３４は、状態割り当てを許容し得る状態転移と共に３ビットカルナー図で示す。
【符号の説明】
１０ ＩＣ
１２ 回路遮断器
１４，１６，１８ 変流器
１９ コンディショニング回路
２９ オンボード通信コントローラー
３０ マイクロプロセッサー
３１ パネルメーター
３３ 撚り２線式伝送線
３５ ネットワーク・リンク
６４ Ａ／Ｄサブシステム[0001]
[Industrial application fields]
The present invention relates to an overcurrent tripping device for a circuit breaker, such as a metal clad switch or a molded case type circuit breaker, for protecting a conductor from damage due to overcurrent. Even when the current transformer that monitors and drives the overcurrent trip device is in saturation, the trip can be triggered according to the selectable trip characteristics, and the time / current characteristics, especially the overcurrent protection curve The long delay and short delay portions can be adjusted over a relatively wide range without overlapping, and the time / current characteristics themselves (for example, FLAT, It, I²t, I^FourBy selecting from multiple programmed functions (such as t) to increase the overall integrity of the distribution system, by selectively blocking the overcurrent appearing in the distribution system and eliminating unnecessary circuit interruptions The present invention relates to a microprocessor-type overcurrent trip device having selectable trip characteristics configured to increase the overall reliability of the power distribution system.
[0002]
[Prior art]
Various overcurrent protection devices for protecting conductors included in a distribution system from damage due to overcurrent are already known. Many such overcurrent protection devices are characterized by their time / current characteristics or protection curves. The protection curve is used to prevent damage by limiting the rise in conductor temperature due to overcurrent. For example, the product of the square of the current and the time that this current acts on the conductor (I²The rise in the conductor temperature in the overcurrent state can be approximated by t). That is, in the case of an electric motor rated at a certain temperature rise, for example, 55 ° C., this type of overcurrent protection device is used to limit the temperature rise of the conductors included in the motor to below the rated temperature rise.
[0003]
In order to be able to easily select an overcurrent protection device with characteristics suitable for use with an electric motor, an electric motor operating curve (such as shown in FIG. 2) is usually provided by the motor manufacturer. This electric motor operation curve is a graph showing a normal time / current characteristic when the rated temperature of a specific electric motor rises. Therefore, in order to protect the motor from damage and at the same time prevent unnecessary motor tripping that occurs at start-up, the motor operating curve can be compared with the time / current characteristics of the overcurrent protection device of the circuit breaker used to supply power to the motor. It is necessary to “collaborate”.
[0004]
Coordinate the overcurrent protection device provided in the circuit breaker power supply circuit with the load protected by the various overcurrent protection devices used in the distribution system to prevent unnecessary tripping of the circuit breaker Is also known. That is, it enables “selective” tripping by coordinating the time / current characteristics of all overcurrent protection devices incorporated in the distribution system. Selective tripping is the tripping of only the part of the distribution system that is necessary for overcurrent interruption. Selective tripping brings several advantages to the distribution system.
[0005]
First, selective tripping increases the reliability of the distribution system. For example, motor control centers, unit substations, and the like include a plurality of circuit breakers and the like to supply various electrical loads. By using selective tripping, if a fault occurs in or near one of the electrical loads, only that load is isolated from the distribution system, and other electrical loads fed from the motor control center etc. Not affected by it. Therefore, the reliability of the power distribution system is significantly increased.
[0006]
Secondly, the selective trip reduces the maintenance costs required to locate and repair the overcurrent source. Specifically, selective tripping is used to trip a circuit breaker or other protective device immediately upstream of the overcurrent source. Therefore, it is possible to detect the position of the overcurrent generation source relatively quickly to shorten the required maintenance time and to shorten the stop time of the disconnected electrical load. Furthermore, this selective trip prevents unnecessary tripping of a circuit breaker such as a fuse that needs to be replaced, reducing maintenance costs and reducing downtime of the distribution system.
[0007]
Selective tripping also optimizes the cycle life of circuit breakers built into the distribution system. Specifically, various molded case type circuit breakers and metal clad switchgears included in the power distribution system can be operated a predetermined number of times until replacement or repair is required. This predetermined number is called a cycle life. By avoiding unnecessary operation of the various circuit breakers in the distribution system, the cycle life of the various circuit breakers is extended.
[0008]
Ideally, all overcurrent protection devices included in the distribution system are coordinated to increase the protection effect and enable selective tripping. However, in practice, it is not always possible to obtain perfect cooperation for several reasons. One reason is related to the inherent time / current characteristics of the overcurrent protection device. For example, it is known to use a fuse as an overcurrent protection device incorporated in a power distribution system. The time / current characteristics of this type of fuse are significantly different from the time / current characteristics of other various overcurrent protection devices. Therefore, it is difficult to properly coordinate the fuse with other overcurrent protection devices over the entire range of expected overcurrents. That is, when a fuse is used, an ideal cooperative protection effect cannot be obtained.
[0009]
The known overcurrent protection device has a problem in its adjustment range. Specifically, some known devices may have long delays in the protection curve, for example, to prevent overlap that reduces distribution system selectivity.Or long timed partAnd short delayOr short timeIt is known that the width of the portion is relatively narrow even if the portion is adjusted. Since the adjustment range is limited, the cooperative effect is also relatively limited.
[0010]
Known overcurrent protection devices also have problems with respect to responsiveness to relatively large overcurrents such as short circuits. Specifically, it is known to use a current transformer (CT) to sense the current flowing through the circuit breaker, and the secondary winding of this CT is connected to an overcurrent protection device. For example, CT is often saturated in a relatively large overcurrent state such as a short circuit. As a result, a distortion current waveform appears in the secondary winding. Therefore, when the current transformer is saturated in this manner, the overcurrent protection device driven by the saturation current transformer cannot prevent damage in a timely manner in response to the distortion waveform appearing in the short-circuit state.
[0011]
[Problems to be solved by the invention]
An object of the present invention is to provide an overcurrent trip device that solves problems associated with the known art and facilitates coordination with other overcurrent protection devices including fuses.
[0012]
Another object of the present invention is to make the adjustment range relatively wide in order to enhance cooperation with other overcurrent tripping devices incorporated in the distribution system, and to prevent the overlap of the protection curve from long delay and short delay. It is an object of the present invention to provide an overcurrent tripping device that is configured so that a portion can be adjusted in a relatively wide range to improve the selectivity of a distribution system.
[0013]
The present invention has the above object, and means for sensing the current flowing through the circuit breaker, and means for outputting a trip signal in accordance with a selectable predetermined function of the magnitude and time of the current flowing through the circuit breaker in response to the sensing means. An overcurrent tripping device for a breaker comprising the overcurrent tripping device characterized in that the selectable predetermined function includes a long delay portion, a short delay portion and an instantaneous portion.
[0014]
  The present invention relates to an overcurrent tripping device incorporated in a power distribution system, the sensing means for sensing the magnitude of the current flowing through the circuit breaker, and the selection of the magnitude of the breaker current and the flow time in response to the sensing means. A trip signal output means for outputting a trip signal according to a characteristic determined by a possible predetermined function. The trip signal output means enhances cooperation with other overcurrent trip devices incorporated in the distribution system. As described above, the characteristics of the long delay portion having a long time until the trip occurs are represented by the product of the current and time (It) and the product of the current and the nth power of time (Iⁿt) is selected and formed from any of a plurality of programmed functions including t, and the trip signal output means is further activated when the breaker current exceeds the long delay pick-up value. A long delay timer having a delay trip time value, a short delay timer having a short delay trip time value that is activated when the breaker current exceeds a short short delay pickup value until the trip occurs.When the breaker current is smaller than the short delay pickup valueOvercurrent characterized by having a means for monitoring the long delay timer and the short delay timer to prevent the circuit breaker from being tripped according to the characteristics of the long delay portion before reaching the short delay trip time value A trip device is provided.
[0015]
Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
[0016]
【Example】
The present invention is disclosed in the specifications of US Pat. Nos. 4,351,013 and 4,827,369, for example, overcurrent tripping devices for circuit breakers such as molded case type circuit breakers and metal clad switchgear. Related to. Such an overcurrent tripping device is based on a microprocessor and includes various input / output devices such as membrane switches, light emitting diodes (LEDs) and displays, but these devices allow the selection of various settings. And form a user interface that provides various functions such as activating the associated circuit breaker trip. Although such a well-known overcurrent tripping device can establish a considerably excellent cooperation in the distribution system, the overcurrent tripping device of the present invention is compatible with various overcurrent protection devices incorporated in the distribution system. By further increasing the ratio, it is possible to provide relatively excellent selectivity, and as a result, improve the overall reliability of the distribution system.
[0017]
That is, in one embodiment of the present invention, the function of the long delay portion of the protection curve is divided into a plurality of functions, for example, FLAT, It, I²t and I^Fourt can be selected. When the function can be selected in this way, the overcurrent protection device using the principle of the present invention can be easily coordinated with other overcurrent protection devices incorporated in the distribution system. In another embodiment of the invention, the overcurrent trip device includes a relatively wide long delay and short delay adjustment range. In order to prevent the overlap of the long delay portion and the short delay portion, the tripping device of the present invention prevents the occurrence of overlap zones that impair the selectivity. Yet another embodiment of the present invention solves the problems associated with momentary tripping that conventional devices could not avoid when the current transformer is in saturation.
[0018]
Various embodiments of the present invention are described below along the single-line connection diagram of FIG. 1 illustrating a 4.16 kV radial distribution system. In this power distribution system, a 4.16 kV intermediate-pressure metal clad switch shown by a dashed box A20 forms a power source. The 4.16 kV switch A20 includes a 4.16 kV bus A22 and a plurality of power breakers A26 that power various 4.16 kV electrical loads in the distribution system. As shown, the 4.16 kV switch includes a power breaker A26 that feeds the unit substation indicated by the dashed box A30 and a fuse A28 connected in series therewith. Unit substation A30 includes an integral 4.16kV-480V current transformer A32 to form a 480V bus A34. The secondary winding of the current transformer A32 is connected to the 480V bus A34 via the circuit breaker A36 of the 480V current transformer. The 480V bus A34 includes a plurality of power interrupters A38 that power various non-periodic electrical loads such as, for example, a 480V motor control center (MCC). In order to increase the reliability of the power distribution system, the 480V unit substation A30 can supply power to the 480V bus A34 when the primary power source (eg, 4.16 kV bus A22 or current transformer A32) becomes unavailable. Including a continuous breaker A40. As shown in the drawing, a 480V power supply circuit breaker A42 is used to supply power to the 480VMCC indicated by the dashed box A44. The MCC A44 includes a 480V bus A45, a plurality of circuit breakers, a starter, a contactor, and the like, and supplies power to various periodic electrical loads. For example, a 480V contactor A46 including an integral overload relay A48 supplies power to the electric motor A50. As is well known, this overload relay A48 is connected in series with a line conductor to cut off power supply to the motor A50 in an overload state caused by, for example, power supply voltage fluctuation or mechanical failure, such as failure of a motor bearing. Including elements.
[0019]
Each of the circuit breakers (for example, A26, A28, A36, A40 and A42) incorporated in the illustrated radial power distribution system includes an overcurrent protection device. For example, the 4.16 kV power breaker A26 includes one or more current transformers A52 that monitor the load side current. By using the current transformer A52, an instantaneous overcurrent protection device A54, for example, a CO relay manufactured by Westinghouse is driven. As already mentioned, the primary winding of the unit substation current transformer A32 is also protected by the fuse A28. The circuit breakers A36, A40 and A42 of the unit substation A30 are equipped with a solid state trip device as outlined in, for example, US Pat. No. 4,827,369.
[0020]
In such applications, all overcurrent protection included in the power distribution system is applied so that the electrical load that is not affected by the overcurrent included in the distribution system is allowed to act as it is, while selectively isolating the overcurrent. It is necessary to coordinate the devices. For example, it is assumed that a failure occurs in the bearing of the electric motor A50, the rotor of the electric motor A50 is stuck, and a current about 4 to 6 times the rated current flows to the electric motor A50. In this state, the overcurrent protection device must shut off motor A50 without affecting any other electrical loads in the entire distribution system, including other loads on 480VMCC bus A45. If the overcurrent generation source is selectively isolated and only the motor A50 is removed, the other electrical loads on the 480 VMCC bus A45 are hardly affected, and the reliability of the power distribution system is increased. If it cannot be selectively isolated, the power supply circuit breaker A42 of the MCC is removed due to the failure of the electric motor A50, and as a result, the entire MCCA 44 does not work.
[0021]
It is also necessary to avoid tripping of the electric motor A50 at the start. Therefore, unnecessary tripping of the motor at start-up is prevented by coordinating an overcurrent protection device (eg, overload relay A48) used for motor protection with the normal time / current characteristics of the motor in the normal start state. To do.
[0022]
Such cooperation is usually performed based on a graph. That is, the time / current characteristics of the overcurrent protection device and the operation characteristics of various devices such as an electric motor are plotted on a logarithmic scale. Specifically, the power distribution system provides selectivity by avoiding unnecessary tripping by selecting set values and time / current characteristics so that all overcurrent protection devices incorporated in the power distribution system cooperate. To increase the reliability.
[0023]
An example of such a graph is shown in FIG. That is, FIG. 2 is a graph showing the time / current characteristics of various overcurrent protection devices incorporated in the power distribution system shown in FIG. 1 on a logarithmic scale. The vertical axis represents time (seconds) and the horizontal axis represents current (ampere).
[0024]
In FIG. 2, a curve A56 shows the time / current characteristic of the electric motor A50 in a normal operation state. When power is supplied to the electric motor A50 for the first time, the electric motor A50 is in a so-called rotor restraint state. In this state, as is apparent from the graph, a current of about 4 to 6 times the full load current flows through the electric motor A50 until the rotor reaches the rated speed. As shown in FIG. 2, this rotor restraint state lasts for about 10 seconds. When the motor reaches the rated speed, the current drawn into motor A50 drops to the rated full load current as shown by portion A58 of curve A56.
[0025]
In the normal start state, the motor A50 must not be removed. Therefore, the time / current characteristic selected for the overcurrent protection device (for example, the overload relay A48) that supplies power to the electric motor A50 is shown by a curve A60. As shown, this time / current characteristic A60 is selected so that the motor A50 can start without tripping. However, if a mechanical failure occurs or the power supply voltage fluctuates and the motor A50 draws the rotor-restrained current for a time longer than the limit (for example, 10 seconds or more), the overload relay A48 will trip the motor A50. And quarantine. Therefore, other electrical loads on the MCC bus A45 are not affected.
[0026]
As already described, it is necessary to coordinate the time / current characteristics of the overload relay A48 used for protecting the motor A50 with the other overcurrent protection devices incorporated in the distribution system. Accordingly, the time / current characteristics of the overcurrent protection device in cooperation with the 480V circuit breakers A36, A40, A42, 4.16kV power supply circuit breaker A26 and fuse A28 (FIG. 1) are shown in FIG. Select to cooperate with characteristic A60. That is, in FIG. 2, a curve A62 shows the time / current characteristic of the overcurrent protection device that cooperates with the 480V power breaker A42. As shown, the characteristics and setpoints are selected to protect the 480 VMCC bus A45 and the conductor A63 that feeds it. The 480V power breaker A42 is used to protect the 480VMCC bus A45 and the conductor A47 supplying power to the bus A45, so that a failure occurring downstream of the bus A45 is not detected unless the breaker downstream of the bus A45 is broken. Will not be blocked. For example, if there is a failure in the power breaker for the electric motor A50, this failure is cleared by the overload relay A48 and becomes "transparent" for the overload protection device associated with the MCC power breaker A42.
[0027]
In addition to coordinating the various overcurrent protection devices included in the distribution system, consideration must also be given to the rated full load current on the 480 VMCC bus A45. Therefore, the continuous current portion of the time / current characteristic of the overcurrent protection device that cooperates with the 480V power supply circuit breaker A40 is selected so that the power supply circuit breaker A42 of the MCC is not tripped in the rated load state. The continuous current portion A64 of the curve A62 representing the time / current characteristics of the overcurrent protection device associated with the MCC power breaker A42 is selected to be about 110% of the rated full load current of the 480 VMCC bus A45. Similarly, the rated full load current of the 480V unit substation bus A34 must also be taken into account when selecting the time / current characteristic setting values of the overcurrent protection device associated with the current transformer breaker A36 and the chain breaker A40.
[0028]
The full load current and inflow current of the unit substation current transformer A32 must also be taken into account when selecting the set values for the overcurrent protection device that works with the current transformer breaker A36. In FIG. 2, the current flowing into the current transformer is indicated by a point A68, and the full load current is indicated by a line segment A69. As shown in the figure, in selecting the set value, the overcurrent protection device linked with the current transformer circuit breaker A36 and the continuous circuit breaker A40 prevents unnecessary disconnection of the unit substation in the normal operation state, and the power supply circuit breaker. As long as there is no failure in A42 or the overcurrent protection device associated therewith, care should be taken to avoid tripping in response to a failure occurring downstream of the power breaker A42. Therefore, the time / current characteristics of the current transformer breaker A36 and the continuous breaker A42 are indicated by reference numeral A70 in FIG. As shown, the time / current characteristics of the overcurrent protection device associated with these circuit breakers are set taking into account the selectivity for downstream circuit breaker protection devices.
[0029]
4. When setting the overcurrent characteristics of the overcurrent protection device A54 in cooperation with the 16kV power breaker A26, not only the rated full load current of the unit substation A30 including the load connected to the tap A71 is considered, It must be coordinated with the time / current characteristics of fuse A28. As is apparent from FIG. 2, the fuse A28 helps protect the power breaker A26 and protects the primary winding of the unit substation current transformer A32. In addition, the power breaker A26 must be removed before the fuse A28. A curve A72 shows a time / current characteristic of the overcurrent protection device A54 that cooperates with the power breaker A26. Curve A74 shows the time / current characteristic of fuse A28.
[0030]
As shown in the lower part of FIG. 2, the time / current characteristics of the fuse curve A74 and the power breaker curve A72 slightly overlap each other. Therefore, the selectivity between the power breaker A26 and the fuse A28 is impaired to some extent for a relatively large failure. In the upper area of the curve, the characteristic of the fuse curve A74 is significantly different from the long delay portion of the time / current curve of the power breaker A26. It is therefore relatively difficult to coordinate the time / current characteristics of various known overcurrent trip devices with a circuit breaker such as a fuse.
[0031]
The time / current characteristics of an adjustable solid state tripping device as disclosed in U.S. Pat. No. 4,827,369, assigned to the assignee of the present invention and incorporated herein by reference. This is illustrated in FIG. Such time / current characteristics are usually shown on a logarithmic scale, with the horizontal axis A76 indicating current (ampere) and the vertical axis A78 indicating time (seconds).
[0032]
The lower end portion of the curve A80 is a so-called instantaneous portion, and this instantaneous portion is used in a state where the amount of current is relatively large, such as a short circuit state. In such a short-circuit state, the instantaneous portion A80 trips the circuit breaker, for example, in one cycle or less. The magnitude of the current when the instantaneous portion A80 acts can be adjusted. That is, as shown by the arrow A77, the instantaneous portion can be adjusted with respect to the horizontal axis A76.
[0033]
A central portion A82 of the curve indicated by parentheses is a short delay portion of the curve. For the short delay portion A82, both the anti-time characteristic and the fixed time characteristic are known. That is, in FIG. 3, the fixed time characteristic A84 is indicated by a solid line, and the anti-time characteristic A86 is indicated by a broken line.
[0034]
The short delay portion A82 can be adjusted. That is, the minimum current magnitude when the short delay portion A82 acts is called a short delay pickup (SDPU) A88. The SDPU is adjustable with respect to the horizontal axis A76 as indicated by arrow A90. The time point at which the short delay portion acts can also be adjusted with respect to the vertical axis A78 as indicated by the arrow A92.
[0035]
Although the SDPU and the time limit setting value can be adjusted, the characteristics (for example, the function) of the short delay portion A82 have conventionally been assumed to be fixed. Such characteristics are generally inverse functions. When such inverse function characteristics are set, the trip time is almost inversely proportional to the magnitude of the current, so a relatively large current is tripped after a relatively short time, and a relatively small current is tripped after a relatively long time. Is done.
[0036]
The curve portion A94 is a long delay portion, and this portion A94 is also an inverse function. ² Trace the t characteristic. Similar to the short delay portion A82, the time point at which this portion of the time / current characteristic acts and the magnitude of the current can be adjusted by changing the set value. Specifically, the minimum current when the long delay portion A94 acts is called a long delay pickup (LDPU) A96. The LDPU can be adjusted with respect to the horizontal axis A76 as indicated by an arrow A98. By changing the time point at which the long delay portion A94 acts, the long delay characteristic can be moved up and down with respect to the vertical axis A78 as indicated by an arrow A100.
[0037]
The LDPUA 96 and the time limit set value can be changed as indicated by arrows A98 and A100. ² Since the characteristic such as the t function has been conventionally impossible to adjust, it has been a factor that makes it difficult to cooperate with the inverse function characteristic such as the fuse A28 as described above.
[0038]
An important feature of the present invention is the ability to change the long delay portion of the time / current curve of the solid state trip device. Specifically, as already mentioned, known overcurrent protection devices including solid state trip devices such as those disclosed in detail in, for example, U.S. Pat. No. 4,827,369 are generally fixed I²It has a long delay characteristic that follows the t function. The magnitude of the current when such a characteristic acts and the point in time when such a characteristic acts can be adjusted as described above, but the characteristic itself (for example, I²(t function) is fixed and cannot be adjusted.
[0039]
The solid-state tripping device of the present invention allows adjustment of the characteristics of the long delay portion A94 of the solid-state tripping device in order to enhance coordination with other overcurrent protection devices included in the distribution system, and thus selectivity. Specifically, as shown in FIG. 2, the curve characteristic of the fuse curve A74 is extremely anti-timed. Therefore, since the characteristics of the fuse curve A74 are different from the characteristics of the various overcurrent protection devices, it is difficult to coordinate the overcurrent protection device with the fuse A28 as described above. Therefore, in the present invention, a solid-state tripping device capable of adjusting the characteristic long delay portion A94 is provided. That is, as described in US Pat. No. 4,827,369, the time at which the long delay portion A94 of the time / current characteristic acts and the current at that time are determined.Can changeNot only can the actual characteristics of this curve be changed. For example, as will be described later, by adjusting the long delay characteristic A94, the operator can set a plurality of characteristics, such as a fixed time (FLAT) characteristic, It, I,²t and I^Fourt can be selected. However, the principles of the present invention are independent of the specific characteristics and the number of available characteristics.
[0040]
The adjustable characteristics of the present invention are shown graphically in FIGS. 4, 5 and 6, and examples of FLAT characteristics are indicated by bracket A103. Each figure is a time / current characteristic graph of a long delay portion by a logarithmic scale, where the horizontal axis indicates current (ampere) and the vertical axis indicates time (second). FIG. 4 shows a long delay portion A102 having a characteristic representing the product of current and time It. As already described, FIG. 4 also shows the FLAT characteristic A103. FIG. 5 shows the product of the square of current and time I ² shows a long delay portion A104 having a characteristic representing t,FIG.Is the product of the fourth power of current and time I ^Four A long delay characteristic A106 representing t is shown.
[0041]
The characteristics of the long delay portions A92, A94, and A96 are all represented by the product of time and a constant power. In the above example, the powers are 1, 2, and 4. When expressed in a logarithmic scale, as is apparent from FIG. 4-6, the slope of the linear function characteristic only changes if the power of the current changes.
[0042]
By adjusting the gradient of the long delay characteristic of the overcurrent prevention device, selectivity for various devices including the fuse A28 shown in FIG. 1 can be enhanced, and the overcurrent protection effect can be enhanced. In FIG. 2, the upper part of the fuse characteristic A74 is extremely anti-timed, and thus exhibits a relatively steep slope. I²In the case of a known overcurrent protection device having a fixed characteristic based on the t characteristic, it is relatively difficult to cooperate with an apparatus having an anti-time characteristic such as the fuse A28 under optimum conditions. The solid state trip device of the present invention solves this problem by making the trip characteristics adjustable. For example, in the embodiment shown in FIG. 2, the 4.16 kV circuit breaker and the fuse A 26 are correctly coordinated. ^Four The t characteristic can be selected.
[0043]
As already mentioned, solid state tripping devices used in conjunction with molded case circuit breakers, metal clad switches, etc. have fixed characteristics and include tripping curves that can adjust time and current magnitude. As described in detail in US Pat. No. 4,827,369, such overcurrent tripping characteristics include an instantaneous portion A80, a short delay portion A82 and a long delay portion A94 (FIG. 3). In order to prevent the short delay part A82 and the long delay part A94 of the time / current curve from overlapping, the short delay part A82 and the long delay part A94 are not overlapped over the entire adjustment range of the tripping device. Select the adjustment range. However, this alone is rather limited in coordination with other overcurrent protection devices included in the distribution system.
[0044]
Another feature of the present invention is that the adjustment range of the long delay and short delay portions of the tripping device is set wider than that of the known solid state tripping device, so that high coordination can be obtained in the distribution system. That is. However, when a relatively wide adjustment range is set and the long delay characteristics can be selected as described above, the long and short delay characteristics are likely to overlap. FIG. 7 shows a time / current curve having a relatively wide adjustment range or a situation where an overlap occurs as a result of adjusting the long delay portion A94 and the short delay portion A82 of the overcurrent protection device.
[0045]
FIG.Current A108 having a magnitude of I1Flows,By the short delay part A82 of the tripping deviceAfter elapse of a predetermined time T1The shut-off device is pulledBe removed. However, a long delay pickup with a relatively small current I2, that is, A109Is actingFastertimeCircuit breaker at T2Is withdrawnTherefore, the short delay portion A82 and the long delay portion A94 of the time / current curve overlap, and the selectivity in the distribution system is impaired.
[0046]
Normally, the long delay portion A94 acts after the short delay portion A82, so that a relatively small current flows in the distribution system for a relatively long time without the circuit breaker being removed. This is to prevent tripping of the circuit breaker due to transient overcurrent conditions such as bus loads and voltage fluctuations that occur in the distribution system. Accordingly, the long delay portion A94 is set so that a relatively small current flows for a relatively long time.
[0047]
The short delay portion A82 of the curve is set to act before the long delay portion A94, and acts faster than the long delay portion A94 for a relatively large current.
[0048]
Therefore, the long and short delay portions A94 and A82 need to be coordinated. As already mentioned, one of the features of the present invention is that the adjustment range of the short delay portion A82 and the long delay portion A94 of the time / current curve is set to be relatively wide. Specifically, as will be described later, it includes means for monitoring the short delay timer and the long delay timer to prevent the long delay portion A94 of the time / current curve from tripping the breaker prior to the short delay portion A82.
[0049]
By preventing the long delay portion A94 from tripping the circuit breaker before the short delay portion A82, the overlap is eliminated. In FIG. 8, the short delay portion is indicated by reference number A112, and the long delay portion is indicated by reference number A114. By preventing the short delay portion from tripping the circuit breaker before the long delay portion, the characteristic shown in FIG. 7 is changed to the characteristic shown in FIG. The adjustment range of the delay part A112 and the long delay part A114 is expanded.
[0050]
As pointed out above, the instantaneous portion A80 of the time / current curve is used to protect the distribution system from relatively large currents such as short circuit currents. In this case, the upstream circuit breaker must be removed almost instantly to prevent damage to the distribution system. That is, it is necessary to remove the circuit breaker before the endurance capacity is exceeded. Durability is the mechanical force that the circuit breaker can withstand without being damaged despite excessive short circuit current.
[0051]
The line current flowing through the circuit breaker is sensed by one or more current transformers such as current transformer A52 shown in FIG. In a relatively large overcurrent state, for example, a short circuit state, the current transformer A52 is saturated. The output waveform appearing on the secondary side of the current transformer in the saturated state includes a plurality of relatively steep and narrow spike portions A116 as shown in FIG. This relatively steep and narrow spike portion A116 is prone to problems, and in some cases may result in delaying the operation timing of the solid state tripping device and preventing damage to the distribution system.
[0052]
Known solid-state tripping devices that utilize a microprocessor sample the line current for a specific number of times during each cycle of the waveform, but the narrow and steep spikes of the current transformer waveform where the sampling interval is saturated. Problems arise when the time is longer than portion A116. As a result, the instantaneous abnormal level detection is delayed and the distribution system cannot be prevented from being damaged.
[0053]
Some known devices employ a sampling method that has been modified to cover various parts of the waveform, but when the current flow is saturated, such sampling methods are relatively complex and are saturated. It is impossible to prevent the distribution system from being damaged by detecting the instantaneous peak current of the device at an appropriate timing.
[0054]
There is no example of using an analog circuit to monitor the secondary current of the current transformer because of the interface problem in the distribution system using a microprocessor. That is, the range of instantaneous trip levels for a distribution system using a microprocessor is typically 1 to 28 times the nominal 5 amp current. Since the instantaneous trip level is usually programmed by the end user, interfacing with the analog detection circuit is difficult if not impossible.
[0055]
One feature of the present invention is the use of an analog circuit to detect the highest negative peak level of the instantaneous phase current and add it to a positive current proportional to the level trip value. The positive current set by the microprocessor is a pulse width modulated output whose pulse width is proportional to the desired instantaneous set value. Next, the added current is compared in the comparator to determine whether or not the instantaneous phase current is larger than the instantaneous set value. If yes, the comparator outputs an interrupt signal to the microprocessor, and in response the microprocessor samples the current waveform to measure the final value and activates the trip command to the breaker.
[0056]
The analog circuit consists of a plurality of OR diodes connected to select the highest negative current available from current transformer A52. For a three-phase system, the analog circuit includes three diodes connected in an OR configuration to select the highest peak negative current. Then, the positive current generated by the microprocessor is added to the negative value.
[0057]
By using an analog circuit to monitor the secondary current of the current transformer, the relatively steep spike A116 is correctly sensed and compared with the reference set value, and if it exceeds the set value, it is tripped to the circuit breaker The command is activated. This overcomes the difficulties of the sampling method that can miss the relatively steep and narrow spike portion A116 of the current transformer secondary current waveform.
[0058]
A circuit incorporating the solid state tripping device is shown in FIGS. 10-23. This circuit includes a Westinghouse SURE CHIP PLUS microcontroller, described below, shown in FIGS. 39-120. The microcontroller includes a microprocessor, an on-board A / D converter, an on-board comparator and a plurality of input / output devices. Software controls for the microprocessor are shown in FIGS. 24-38.
[0059]
In FIG. 10-23, alphanumeric characters surrounded by a circle indicate connection to other figures. For example, a circle surrounding “P11” means connection with another figure having a circle surrounding “P110”. Also, for example, PC [7. . . 0], which means that it is bits 0 to 7 of port C. Similarly, reference numbers such as PC [7, 5, 1] are assigned to individual bits, which means that they are bits 7, 5 and 1 of port C.
[0060]
Power supplies are known and power input to the components shown in FIGS. 10-23 is outside the scope of the present invention. Therefore, the power supply input to each component is only illustrated and will not be described. Similarly, the ground input of each component shown in FIG. 10-23 is also illustrated.
.
[0061]
FIGS. 20-23 illustrate a SURE CHIP PLUS microcomputer manufactured by Westinghouse, with reference number D20. As already mentioned, the microcontroller D20 will be described later with reference to FIGS.
[0062]
Microcontroller D20 includes four parallel 8-bit input / output ports; PA, PB, PC and PD. Port PD [7. . . 0] is a port for forming an 8-bit multiple address / data bus D22, and port PB [6. . . 0] is a port for forming the high address bus D24, and port PC is a port for tripping and for alarm function and address decoding. Bit PC [1, 0] is used for instantaneous trip and overcurrent trip commands, respectively. Bit PC [7. . . 4] is used for input / output address decoding that defines address lines IOA0, IOA1, IOA2, and IOA3.
[0063]
Port D forms an input / output bus D26. As will be described in detail later, the input / output bus D26 is used not only for the user interface but also for the monitoring interface described later.
[0064]
The solid state trip device also includes a certain amount of read-only memory (ROM) D30 for programming and a certain amount of random access memory (RAM) D32 for data. Select nominal 32K ROM for program commands and nominal 8K RAM for data. However, the principle of the present invention is not limited to the above-described sizes of the ROMD 30 and the RAM D32.
[0065]
The 32K ROM D30 requires 14 dress lines. Accordingly, the low address bus D34 and the high address bus D24 (forming a total of 14 address lines) are connected to the address inputs A0 to A14 of the ROM D30.
[0066]
High address bus D24 is provided by port D of microcontroller D20 described above, and low address bus D34 is derived from multiple address / data bus D22. Specifically, the multiple address / data bus AD [7. . . 0] D22 is the data input DI [7. . . 0] and the data output bits DO [7. . . 0] forms the low address bus D34.
[0067]
Address latch D36 is under the control of an address latch interrupt enable signal ALE utilized in microcontroller D20. When an address is sent to the multiple address / data bus D22 by the microcontroller D20, this address is latched by the address latch D36 under the control of the address latch interrupt enable signal ALE, and the address latch interrupt enable signal is latched by the address latch D36. Applied to interruptible (LE) input.
[0068]
The address latch D36 is continuously selected by grounding the chip select input (inverted OC) through the resistor D38. Similarly, ROM D30 is selected continuously by grounding the select input, inverted CE through resistor D40.
[0069]
The output pin DO [7. . . 0] is a low address bus A [7. . . 0] D34 is formed. Low address bus A [7. . . 0] D34 is a high address bus A [14. . . 8] Address input A [7. . . 0] and the high address bus A [14. . . 8] D24 is ROM address input A [14. . . 8] to address the 32 kilobyte ROM D30 containing program instructions as described above. The program command will be described later.
[0070]
In order to allow the microcontroller D20 and, in particular, the microprocessor in the microcontroller D20 to access program instructions, output pin 0 [7. . . 0] is connected to the multiple address / data bus D22. The operation of ROM D30 is under the control of the program select interrupt enable signal (inverted PSEN) obtained at the output of microcontroller D20.
[0071]
The 8 kilobyte RAM D32 requires only 12 address lines. Therefore, the input terminal A [7. . . 0] low address bus A [7. . . 0] Connect D34. A portion of the high address bus D24 (eg, A [12... 7]) is address input A [12. . . 7]. Output of 8 kilobyte RAM 0 [7. . . 0] to multiple address / data bus D22 allows microcontroller D20 to access RAM D30.
[0072]
Current values, particularly analog values such as phase currents and ground currents, are digitized by the microcontroller D20 and stored in the RAM D32. The read and write functions of RAM D32 are under the control of microcontroller D20. That is, RAM D32 is read when the microcontroller sets the read output (inverted R) connected to the readable input (inverted OE) of RAM D32 to a low state. Microcontroller D20 can write to RAM D32 by bringing the write output (inverted E) connected to the write enable input of RAM D32 to a low state.
[0073]
Inverted / inverted output address bits IOA [3. . . 0] facilitates multiple user and supervisory control interface addresses. That is, the input / inverted output address bits IOA [3. . . 0] is applied to two 3 × 8 address decoders D44 and D46. Specifically, input / output address bits IOA [2. . . 0] is applied to the A, B and C inputs of the respective 3 × 8 address decoders D44 and D46, and the address bit IOA [3] is sent through the resistor D48 to the chip select inputs CS1 and inverted CS2 of the address decoders D44 and D46. To be applied. The inverted PSEN signal obtained from the microcontroller is applied to the chip select inputs and inverted CS3 of the address decoders D44 and D46. The chip select input of the address decoder D44, inverted CS2, is grounded, and the chip select input CS1 of the address decoder D46 is connected to a 5-volt power supply via a resistor D50.
[0074]
Therefore, the address decoders D44 and D46 have input / output address bits IOA [3. . . 0] is used to obtain 12 address decode signals. (Four of these select signals are not used.) These address decode signals, inverted CE0 to inverted CE11 are assigned to individual users and the supervisory control interface as described later. Specifically, as shown in FIG. 10-11, the address decode signal, inverted CE0, inverted CE1, inverted CE2, and inverted CE3 are applied to the clock inputs (CLK) of four 8-bit registers D52, D54, D56, and D58. The input / output bus D26 is connected to the data input pins DI [7. . . 0]. Data on the input / output bus D26 is recorded in the registers D52, D54, D56 and D58 under the control of the chip interrupt enable address decode signal, inverted CE0, inverted CE1, inverted CE2 and inverted CE3. Registers D52, D54, D56 and D58 are reset by the reset signal of the microcontroller. The output pins DO [7 .. of registers D52, D54, D56 and D58. . . 0] is used to drive a light emitting diode (LED) D60 through a current limiting resistor D62.
[0075]
Resistors D52 and D58 not only control LED D60 but also perform an interlock function. That is, the signals GND-ZONE-OUT and PHASE-ZONE-OUT obtained at the pin DO7 of the registers D52 and D58 are used for selective tripping by interlocking with the upstream circuit breaker in the distribution system. Specifically, the GND-ZONE-OUT and PHASE-ZONE-OUT signals are used to indicate whether the ground overcurrent option or the phase overcurrent option is selected. In essence, these signals are upstream interrupted in the long delay portion of the time-current curve if these options are selected in the downstream trip device to prevent the upstream circuit breaker from being tripped with a long delay. Used to prevent the container from being pulled off. If the option is not selected, the upstream circuit breaker will provide long delay protection that is not selected for the downstream trip device.
[0076]
These signals are input to registers D52 and D58 via input / output bus D26 and are taken from the DO7 outputs of registers D52 and D58. The extracted signal is input to two optocoupler circuits D69 and D71 (FIG. 11). The outputs of the optocoupler circuits D69 and D71 are input to the terminals 8 and 10 of the user interface terminal block D68 for interlocking with the upstream circuit breaker.
[0077]
Similarly, the signals PHASE-ZONE-IN and GND-ZONE-IN from the downstream circuit breaker are input to terminals 9 and 11 of the user interface terminal block D68. These signals are input to the signal conditioning / switching circuit D69 and further input to the optocoupler circuits D73 and D75, respectively. The outputs of the optocouplers D73 and D75 are input to the input data bus D26 so that the downstream circuit breaker provides protection from both phase overcurrent and ground overcurrent in order to coordinate the long delay trip function. To the distribution system. The outputs of the optocouplers D73 and D75 are input to an 8-bit register D106 (FIG. 10) that can be selected by an address decode signal and inverted CE6, and input to an input / output bus D26.
[0078]
The register D58 is also used as an interface to the PONI circuit. The PONI circuit is a serial port interface used in combination with the INCOM communication network manufactured by Westinghouse. The PONI interface is assigned to the assignee of the present application and is described in US Pat. No. 5,007,013, the contents of which are hereby incorporated by reference. The INCOM communication network is also assigned to the assignee of the present application and is described in US Pat. No. 4,653,073, the contents of which are hereby incorporated by reference.
[0079]
The inputs PONI-CLK and PONI-R / W to the PONI interface obtained at the DO5 and DO6 pins of the register D58 are input to the PONI interface terminal block D76 (FIGS. 12-13). Output signals PONI-INT and PONI-DATA from the PONI interface are connected to the PONI interface terminal block D76 and input to the input / output bus D26 via the register D106.
[0080]
The INCOM network is a communication network that allows the circuit breaker to communicate with a remote communication device such as that described in the '073 patent. The SURE CHIP PLUS microcontroller D20, described in detail below, enables the circuit breaker to communicate with the INCOM network. Thereby, a function (for example, gradient) and a set value can be changed from a remote place.
[0081]
The interface with the INCOM network is based on the terminal block D77 (FIG. 17). That is, by connecting INCOM transmission / reception numbers TX and RX to terminals 1 and 2 of terminal block D77, the circuit breaker is connected to the INCOM communication network as described in detail in the '073 patent.
[0082]
Both RX and TX signals are conditioned by the signal conditioning circuit shown in dashed box D79. The RX and TX signals as well as the common line are connected to the SURE CHIP PLUS microcontroller D20 as shown in FIG.
[0083]
A 5-bit 7-segment display means (FIGS. 14-15) is also provided at a specific position with respect to the solid state tripping device. The 7-segment display means displays various parameters such as instantaneous phase current and instantaneous ground current. This display means includes five 7-segment numbers D80. Each of the 7-segment display elements is driven by a 7-segment display driver D82 via a plurality of resistors D84. The input / output bus D26 is connected to input terminals A, B, C, and D of the display driver D82. The chip and decode address chip enable signal, inverted CE7, inverted CE8 and inverted CE9 are input to the usable input and inverted CE of the display driver D82.
[0084]
In addition to the above display means, the tripping device also includes alphanumeric display means D86 used in the calibration mode. The alphanumeric character display means D86 is selected by the decryption address input, reverse CE10 and reverse CE11. That is, the display means D86 is selected by using the decoded address input, the inverted CE10 and the inverted CE11. The input / output bus D26 is connected to the register D107.
[0085]
The user interface also includes a plurality of membrane switches for selecting the setting values while observing the setting values displayed on the display means and testing the tripping device as shown in FIG. These membrane switches D88 are connected to a resistor D90 (FIG. 10) via a plurality of resistors D92 that act as an interface with the microcontroller D20. Membrane switch D88, along with resistor D92, which forms a voltage divider with a 5 volt power supply, acts to change the voltage level, and therefore the logic level, input to resistor D90. The output of the register D90 is input to the IO bus D26. Register D90 is selected by an address decode select signal CE5.
[0086]
A user interface register D94 (FIG. 10) is also provided for programming current transformer ratios and selection options such as discriminator options or automatic reset options. Such data is programmed by the user via connection switch D96 (FIGS. 12-13). The connection switch D96 includes a plurality of, for example, 10 single pole, single throw switches that interface with the power distribution system. The switch D96 is connected to the resistor D94 via a plurality of pull-up resistors D98. The output of the register D94 is connected to the IO bus D26. Register D94 is selected by address decode chip enable signal inversion CE4.
[0087]
The trip device also has a plurality of relay contact outputs that interface with the circuit breaker trip coil and the consumer remote indicator. That is, the CLOSES signal obtained in the register D54 and the instantaneous trip signal, overcurrent trip signal and alarm signal obtained in the microcontroller D2 are input to the power transistor D110, and the power transistor D110 is connected to a plurality of relays D112. . Each relay D112 includes a single pole double throw contact D114. The relay contact output D114 is connected to the customer interface terminal block D115 so that the customer can use it.
[0088]
The distribution system includes a plurality of auxiliary current transformers for reducing the CT output current to an appropriate level. The primary current transformer provided in the specific circuit breaker in which the tripping device is used is connected to the terminal block D116 (FIG. 16), and this terminal block D116 is connected to the auxiliary current transformer D118. The secondary side of the auxiliary current transformer is connected to the terminal block D120. The terminal block D120 is connected to the CT module / interface terminal block D122 (FIG. 17).
[0089]
The output of CT is rectified by a plurality of rectifiers D124. The rectified output is input to the monitor circuit D126 (FIGS. 20-23). That is, the rectified phase current outputs IA, IB and IC are input to the diode OR circuit D126. The diode OR circuit D126 includes three diodes. The anodes of these diodes are connected in common, and the cathode is connected to the rectified phase currents IA, IB and IC.
[0090]
With this configuration, the maximum negative phase current can be easily and continuously selected even when the current transformer is in a saturated state. The negative current is added to the positive current from the microcontroller D20 related to the instantaneous / overcurrent set value to be described later selected by the consumer. The addition result is input to a comparator in the microcontroller D20, and the microprocessor in the microcontroller D20 is shut off if the phase current is equal to or greater than the set value.
[0091]
The ground current is also monitored by the distribution system. The ground current IG causes a voltage drop across the resistor D127. If this voltage is lower than the voltage formed by the voltage dividing circuit, the diode is turned on to specify the instantaneous ground current, and this instantaneous ground current is supplied to the microcontroller D20.
[0092]
The tripping device of the present invention comprises a membrane switch D88 (FIG. 19) and a connection switch D96 (FIGS. 13-14). The connection switch D96 is a user interface for instructing the distribution system of a specific current transformer ratio selected for the circuit breaker associated with the overcurrent tripping device. Five switch contacts are used to select the CT ratio. This allows up to 32 CT ratios to be programmed into the distribution system.
[0093]
Similarly, two switch contacts are used to program the earth current transformation ratio. A maximum of four ratios can be selected by the two switch contacts.
[0094]
The connection switch contact D96 is also used for various options. For example, one connection switch contact D96 can be used to program an auto-reset option, and the other connection switch D96 can be used to enable or prevent setpoint downloading via INCOM. it can.
[0095]
The membrane switch D88 functions as a user interface with the trip device. That is, the setting value is programmed in the tripping device by pressing the membrane switch ACTIVATE PROGRAM MODE. Various phases, including the slope of the long delay portion, and the ground current and instantaneous trip function settings can be selected by pressing the membrane switch SELECT. By depressing the SELECT setpoint switch, the various LEDs D60 (FIG. 10) associated with the long delay pickup, short delay pickup, instantaneous delay and slope are turned on in sequence. When LED D60 of the trip device close to the required setting of the characteristic is lit, the operator can retrieve a number of programmed setting values until the desired setting value appears on the alphanumeric display D86 by means of the LOWER RAISE membrane switch. it can. When the required set value is reached, the membrane switch SAVE SETPOINTS is pressed to store the selected set value. In case of an error, the operator can exit the programming mode by simply pressing the membrane switch RESET. The power distribution system also has the ability to retrieve all stored set values. To retrieve the set value, press the membrane switch VIEW SETPOINTS.
[0096]
The distribution system also has test capability. To test the tripping device, press the membrane switch ACTIVATE TEST MODE. When this switch is pressed, the word “TEST” appears on the alphanumeric display D86. The operator can then select the desired test by pressing the SELECT SETPOINTS switch. Once the test is selected, the operator can increase or decrease the current level for performing the test by pressing the RAISE LOWER switch. When the membrane switch TEST is then pressed, the tripping device starts the tripping indicated by LED D60.
[0097]
The distribution system also has a measurement function, and the phase currents IA, IB, and IC are displayed together with the ground current IG. To interrupt between these displays, the operator presses the SELECT switch. The current is displayed on the display unit D80.
[0098]
A program control routine for tripping according to the present invention is shown in FIGS. As already mentioned, the program commands are stored in 32K ROM D30. In addition to program instructions, ROM D30 can also include a look-up table for various time / current characteristics regarding phases and ground currents.
[0099]
As described above, these phase currents IA, IB, IC and ground current IG are input to analog inputs MUX0, MUX1, MUX2, and MUX3 of custom microcontroller D20. As will be described later, these analog inputs are input to an on-board A / D converter. The digitized value is stored in the RAM D32.
[0100]
The program control routine includes a main program shown in FIGS. 24 to 30, a phase current length delay subroutine shown in FIGS. 31 and 32, a ground current length delay subroutine shown in FIGS. 33 and 34, a short delay subroutine shown in FIG. 36 and an instantaneous turbo subroutine shown in FIGS. 37 and 38.
[0101]
In general, the distribution system operates on a continuous cycle of 65K samples. That is, the phase current (IA, IB, IC) and the ground current (IG) are sampled every 1/3 cycle or 4.7 milliseconds. Two samples are used for instantaneous protection, 8 samples are used for short delay protection, and 16 samples are used for long delay protection. In addition to overcurrent protection, 256 samples are used for measurement and 65K samples are used at 5 minute intervals to determine peak demand current.
[0102]
First, in step P20, the phase and ground currents IA, IB, IC and IG are sampled approximately every 1/3 cycle or 4.7 milliseconds by loading the sample timer PTIMER. Once the sample timer PTIMER is loaded, the first sample is then taken in step P22 and the sample timer PTIMER is incremented in step P24. After the sample timer is incremented, the routine checks to see if the time flag has been set in step P26. If yes, the alphanumeric display D86 displays the elapsed time since the failure occurred. If no, the routine bypasses step P28. The trip time offset counter is then incremented in step P30. The trip time offset counter is incremented each time a FAST STATUS command is received from the master controller. The FAST STATUS command will be described later in connection with the microcontroller. By incrementing the trip time offset counter, the timestamp of the trip event is obtained. After the trip time offset counter is incremented, it is determined in step P32 whether two samples have been taken. If no, various maintenance work such as deadman device or permanent RAM repair, membrane switch check, LED D60 lighting, etc. is performed in steps P34 to P42 of the first sample loop, and then the process returns to step P20. Additional samples are collected. Thereafter, steps P22 to P32 are repeated. If two samples are taken, in step P44, the samples are scaled by a certain number, eg, four. These two samples are added to the SUM2 register in step P46 so that they can be used for instantaneous tripping and the accumulation register can be used for short delay and long delay functions. Next, in step 48, these sample currents are auctioned. Auctioning is to select the highest phase current among the input phase currents. These input phase currents are checked by an instantaneous subroutine in step P50 of FIGS. 30 and 31 described later.
[0103]
Next, in step P52, it is checked whether or not the result trip flag in step P50 of the instantaneous subroutine has been set. If the trip flag is set, it indicates an instant trip. Accordingly, the routine proceeds to step P56. If the flag is not set, the SUM2 register is cleared in step P54. That is, this total value is already stored in the accumulation register. If the trip flag is set as a result of step P50, the contents of the SUM2 register are held as they are for display indicating the current at the time of trip, and then the process proceeds to step P56.
[0104]
In step P56, it is checked whether eight samples have been collected. If no, return to step P20 and an additional sample is taken and stored. If yes, it is checked again in step P58 whether the trip flag is set. If no, 8 samples are stored in the register in step P60 and held for use with the long delay protection subroutine. In step P62, the highest current among the eight sample currents is auctioned. In step P64, the SUM2 register is cleared and the auctioned 8 samples are checked by the short delay subroutine step P66 described below. Next, in step P68, it is determined whether or not the trip flag is set.
[0105]
If there is a short delay trip as a result of step P66, the current value at the time of tripping is indicated by using a register storing the sum of eight samples, and the routine proceeds to step P72. If there is no short delay trip, the sample sum is paid in step P70. Next, in step P72, it is checked whether 16 samples have been collected. If no, the process proceeds to Steps P74, P76 and P78, where some maintenance work is performed, and in parallel with this, collection of 16 samples proceeds. If 16 samples have been collected, it is checked in step P80 whether the trip flag is set. If no, the 16 samples are summed and held for use in step P82. The 16 samples are then auctioned at step P84 and the SUM2 register is paid off at step P86. The auctioned sample is checked in the long delay protection subroutine step P88, and it is checked in step P94 whether the trip flag is set. If yes, the value when the trip occurred is displayed and the routine proceeds to step P94. If no, the register recording 16 samples is paid in step P92. That is, these samples are already recorded in the 64 sample register. Sample collection continues and 64 samples are checked for collection. When 64 samples have been collected, LED D60 is lit for ¼ second in step P96. In step P98, it is checked again whether or not the trip flag is set. If yes, block P99 indicates the number of samples used for the various functions. If no, in step P100, 64 samples are loaded into the temporary buffer for measurement. The 64 samples are accumulated in 256 sample registers, and 64 sample registers are paid in step P102. It is then checked in step P104 if 256 samples have been taken. If no, sample collection continues every 4.7 milliseconds. When 256 samples are taken, the time-out counter is incremented in step P106.
[0106]
The time-out counter is a timer that is activated when the program mode is started, and is used to prevent the user from starting the program mode and programming after the set value.
[0107]
Next, in step P108, it is checked whether or not the trip flag is set. If no, at step P108, 256 samples are accumulated in the register and recorded in the register used to add 65K samples. Then 256 sample registers are paid out. Next, in step P112, the 1 second flag is supplemented. This 1 second flag is used to blink LED D60 to indicate that the distribution system is functioning. If it is determined in step P108 that the trip flag is not set, various maintenance operations are performed in P114 to P118. For example, it is checked whether these registers are functioning normally by testing the control registers in step P114. As will be described later, in step P116, the amplifier in the SURE CHIP PLUS microcontroller is zero-corrected. In step P118, the CT ratio programmed by the connection switch D90 is read. Furthermore, in step P122, the Z count is sampled to indicate whether the distribution system is operating at 50 Hz or 60 Hz.
[0108]
The Z count is a count associated with the circuit shown in FIGS. 20-23 for measuring the frequency of the distribution system. This circuit includes, for example, a voltage dividing circuit D129 connected to the phase current IA. This circuit is used to monitor the time between zero crossings of the phase current IA. The output ZCOUNT of the voltage dividing circuit D129 is applied to the microcontroller D20. The signal ZCOUNT generates a pulse representing a zero crossing, and the microcontroller D20 times the pulse to determine the frequency of the distribution system.
[0109]
The distribution system may also store peak demand current (eg, 65K samples) over, for example, 5 minutes. That is, in step P124, these samples are accumulated and loaded into the peak demand buffer and compared with the display current. Next, in step P126, it is checked whether 65K samples have been taken. If yes, after loading the peak demand buffer, the 65K total is erased in step P128. Next, maintenance work such as EPROM repair is performed in steps P130 and P132. When the collection of the 65K sample is completed, the routine described above is repeated.
[0110]
A long delay protection subroutine P88 used in combination with phase overcurrent protection is shown in FIGS. Since the phase overcurrent and ground overcurrent long delay subroutines are substantially the same, only the phase overcurrent will be described here.
[0111]
First, in step P134, it is determined whether or not the current flowing through the circuit breaker is equal to or greater than a long delay pickup (LDPU) set value. If no, a long delay timer and a trip tally are paid in step P136. The LED D60 and PHASE-ZONE-OUT signals are also cleared. Next, HIGH LOAD is instructed by LED D60 in step P138. The HIGH LOAD function is described in detail in US Pat. No. 4,827,369. Next, in step P140, the ground current length delay protection subroutine shown in FIGS. 33 and 34 is tested.
[0112]
If the current flowing through the circuit breaker is greater than or equal to LDPU, the HIGHLOAD indicator is turned off at step P142. Next, in step P144, it is determined whether or not the trip flag is set. Specifically, the long delay timer is activated when the current exceeds LDPU, and the trip flag is set when the timer expires. If the trip flag is set, the trip command is activated in step P146, and if it is not set, the LED D60 and the PHASE-ZONE-OUT interlock are set in step P148. Further, PHASE-ZONE-OUT is read.
[0113]
Next, at step P150, it is determined whether or not the PHASE-ZONE-OUT interlock is set. If it is not set, it means that long delay protection is performed by another overcurrent protection device in the distribution system as will be described later. In this case, the process proceeds to Step P152, and it is determined whether or not the power distribution system is in the second loop. If yes, the circuit breaker long delay trip is activated to eliminate the fault. If no, go to step P156, set the second path flag, and then test for ground current length delay protection in step P158.
[0114]
If it is determined in step P150 that the interlock is set and it is suggested that the long delay protection is not performed by another overcurrent protection device in the distribution system, the long delay protection function is performed instead. Configuration requirements must be in the distribution system. In this case, in steps P160 to P168, the slope of the selected long delay portion is checked. This initial setting is I2 · t.
[0115]
When the gradient becomes clear, the process proceeds to step P170, and it is determined whether the power distribution system is operated at 50 Hz or 60 Hz. As already explained, the zero crossing of the phase current is sensed by the microcontroller D20 and read and identified as ZCOUNT. If the gradient is revealed in step P170, the trip level setting corresponding to this gradient is obtained in step P172. Then, in step P174, the trip setting is compared with the maximum phase current obtained in step P84. Next, in step P176, it is determined whether or not the long delay trip tally timer has expired. If no, the long delay protection subroutine for ground current is tested in step P178.
[0116]
In order to prevent the short delay and long delay protection curves from overlapping, it is checked in step P180 whether the short delay pickup value has been exceeded, and if so, the routine proceeds to step P184, where this step P184 is determined. A short delay trip time value is loaded at, and it is checked at step P186 whether this time value is exceeded. If the short delay pickup time value has been exceeded, the trip flag is set in step P188 and the trip flag is activated in step P190. If the short delay value has not been exceeded, long delay protection against ground current is tested in step P192.
[0117]
FIG. 35 shows a subroutine related to short delay protection. First, in step P196, it is determined whether or not the short delay phase current protection is in an operable state. If no, the process proceeds to step P198, and in this step P198, the short delay function related to the ground current is tested. If yes, the long / short delay tally timer is incremented in step P200. This timer is used to prevent the overlap of long and short delay functions. If the long / short delay tally timer is incremented in Step P200, it is determined in Step P202 whether or not the current flowing through the circuit breaker is larger than LDPU. If no, the long / short delay tally timer is paid in step P204. If yes, the process proceeds to step P206, and it is determined whether or not the current is larger than SDPU. If no, the long / short delay tally timer is turned off in step P208 and the LED D60 is turned off, and then the process proceeds to step P210 to test the ground current short delay protection function. If the current is greater than SDPU, it is determined in step P212 whether the SDPU has already been picked up, and if no, LED D60 is set in step P214 and the pickup flag is also set. If yes, the phase current short delay tally timer is incremented in step P216. If the phase current short delay tally timer is incremented, it is determined in step P218 whether or not the short delay timer has expired. If no, the routine returns to the instantaneous earth current program again. If yes, the trip flag is set in step P220, and the trip action is activated in step P222.
[0118]
Instantaneous protection is shown in FIGS. FIG. 36 is a discriminator protection routine used when the circuit breaker status (eg, open or closed) is reported back to the trip device.
[0119]
First, in step P224, it is determined whether or not the instantaneous phase current protection is possible. If no, the process proceeds to step P226, and the instantaneous ground current protection function is tested. If yes, proceed to step P226 and the pickup settings are loaded. Next, in step P228, the pickup setting is compared with the maximum phase current. Next, in step P230, it is determined whether or not the current flowing through the circuit breaker is larger than the pickup setting. If yes, the trip flag is set in step P232 and tripping is activated in step P234. If no, it is determined in step P236 whether the discriminator option is available. If no, go to Step P226 and the instantaneous earth current protection function is tested. If yes, the process proceeds to step P238, and the state of the circuit breaker is determined. If current flows through the circuit breaker, the time during which the circuit breaker is closed is measured in step P241. This is measured by determining the number of times that the discriminator routine has been entered since the breaker closed. Each time the discriminator routine is entered, the discriminator counter DCOUNT is incremented. For example, if DCOUNT is 20 or more, that is, if the circuit breaker is closed for about 10 cycles, the process proceeds to Step P226, and the instantaneous ground current protection function is tested. If the discriminator counter DCOUNT is less than 20, the counter is incremented in step P242 and the current flowing through the circuit breaker is compared with the instantaneous set value. If the current through the circuit breaker is greater than the set value at step P244, the discriminator flag is set at step P246 and tripping is activated at step P234. If it is not larger than the set value, the process proceeds to Step P226.
[0120]
Turbo instantaneous protection is shown in FIGS. As already mentioned, this routine cooperates with the analog circuit D129 (FIGS. 20-23) to provide instantaneous tripping when the current transformer piloting the overcurrent tripping device is in saturation. Routine. That is, the phase current is first sampled in step P250, and it is determined in step P252 whether turbo phase current protection is possible. If no, it is determined in step P254 whether the current transformer is in saturation. If yes, the saturation CT flag is set in step P256 and the distribution system returns to the main program. If it is determined in step P252 that turbo phase current protection is possible, the process proceeds to step P258, and the maximum phase current is sampled again. Then, in step P260, it is determined whether or not the latest sample is larger than the previous sample. If yes, return to step P258 and another sample is taken; if no, the last three samples are compared to determine if they are authentic. It is determined whether it was a sample or noise. If it is determined that they are authentic samples, these samples are compared with the trip level value in step P262, and it is determined in P264 whether these samples are greater than the trip setting. If the sample is not greater than the trip setting, the distribution system returns to the main program, and if greater than the trip setting, the instantaneous turbo trip flag is set in step P266 and trip is activated in step P268.
[0121]
FIG. 38 shows the preparation procedure for the turbo mode instantaneous program. This preparatory procedure can be used at the same time as power-up after programming the setpoint. First, in step P270, it is determined whether or not the turbo phase current protection is operable. If no, in step P272, the pulse width modulator output is set to a constant value, for example, 28 times 5 amps, the minimum pickup level of the nominal pickup level. If the turbo phase current protection function is enabled, the distribution system checks the program trip level to determine whether the trip level is set to 20/2 knit or more. If no, the process proceeds to step P274, and the pulse width modulator output is set to 28 times the pickup value. If yes, the pulse width modulator output is set to the trip level in step P276.
[0122]
The following definitions apply throughout the text of this application.
[0123]
Bit designation: Bits in a register are designated by entering a bit number in square brackets. For example, bit 5 of register ABC is specified in the form ABC [5]. Bits 5-0 of register ABC are ABC [5. . . 0] is specified. Bits 4 and 5 of register ABC are specified in the form ABC [5,4].
[0124]
Hexadecimal system. 16 bases represented by $ as a prefix. For example, $ 0100 = 256 in decimal notation.
[0125]
High-true: This signal has a suffix “h” and is defined as positive (true or logic 1) if its electrical level is at or near the + VDD supply, and the electrical level is 0 volts direct current (Vdc) or Close to it is defined as negative (false or logic 0).
[0126]
Low-true: This signal has the suffix “b” and is defined as positive (true or logic 1) if its electrical level is at or near zero Vdc, and negated when the electrical level is at or near the + VDD power supply. Defined as false (false or logic 0).
[0127]
Input: The input signal is received by the IC 10.
[0128]
Output: The output signal is driven by the IC 10.
[0129]
In the figure, the IC of the present invention is indicated generally by the reference numeral 10. The circuit of IC10 is standardized in advance so that it can be used together with various electric devices such as circuit breakers and motor controllers. For convenience of illustration and explanation, FIG. 39 shows the IC 10 when used in the circuit breaker 12. The illustrated circuit breaker 12 is a three-phase circuit breaker having phases “A”, “B” and “C”. As can be easily understood by those skilled in the art, the IC 10 can be used in combination with electric devices other than circuit breakers such as motor controllers and contactors.
[0130]
The circuit breaker 12 is not included in the scope of the present invention. As shown, the circuit breaker 12 includes three current transformers 14, 16, 18 that are circuit breakers to allow monitoring and control of the circuit breaker 12. 12 on the load side 20. The line side 22 of the circuit breaker 12 is connected to a three-phase power source (not shown), and the load side 20 is connected to a three-phase load such as an electric motor (not shown).
[0131]
An important feature of the present invention relates to the fact that the IC 10 is current driven as described below. That is, the current from the current transformers 14, 16, and 18 is supplied to the IC 10 via the conditioning circuit 19 (FIGS. 39 and 83B). Conditioning circuit 19 is used to supply a current of about 20 μA to IC 10.
[0132]
Another feature of the present invention relates to the onboard communication controller 29. This controller allows the IC 10 to communicate with a device such as the panel meter 31 shown in FIG. 39 via a communication network link such as a twisted two-wire transmission line 33. To connect the remote panel meter 31 to another network via another communication network link 35 that includes its own master controller (not shown), another IC 10 in the remote panel meter 31 or US patent An INCOM chip as disclosed in US Pat. No. 4,644,566 may be incorporated. A similar communication controller connected to a network having a master controller is outlined in U.S. Pat. No. 4,644,566, assigned to the assignee of the present application and cited as forming part of this specification. ing.
[0133]
FIG. 40 shows a block diagram of the digital part in one embodiment of the IC 10. As will be described in detail later, various configurations can be selected according to software programming and mask options specific to each application. In order to provide the IC 10 with versatility capable of controlling and monitoring various electric devices such as a circuit breaker; a motor controller and a contactor, various peripheral devices may be provided. These peripheral devices include a microprocessor 30 having a multiply instruction, for example, Motorola type MC68HO5. Microprocessor 30 communicates with various other peripheral devices and external pins on IC 10 via internal address / data / control bus 34 and external bus controller 31. Clock generator 36 provides a timing signal to microprocessor 30. An on-board memory subsystem is provided that can include a read only memory (ROM) 38, an erasable read only memory (EEPROM) 40, and a random access memory (RAM) 42. By providing the internal charge pump 44 in the EEPROM, there is no need to provide an external high voltage source for programming erase of the EEPROM 40.
[0134]
The memory size shown is only selected for convenience of illustration and description, and may be, for example, a 256 byte EEPROM 40 and a 208 byte RAM 42. The ROM 38 can consist of a 4,096 byte mask programmable user instruction memory and a 240 byte self test memory.
[0135]
IC 10 has separate digital and analog power systems that are isolated so that digital noise does not affect the analog circuitry. The digital power supply feeds the VDD pin of the IC 10 consisting of an external voltage regulator (FIG. 83C), and the analog power supply feeds the AVDD pin. In many cases, only external transistors, diodes and resistors are sufficient.
[0136]
A power monitoring circuit 47 is provided that includes an internal voltage level detector that monitors gate drive to the shunt regulator associated with the AVDD pin. When the analog power supply voltage AVDD starts to drop below a predetermined limit value, the power monitoring circuit 47 is connected to the RESN input pin and stops the operation of the SHUNT output pin that issues a reset signal. Further, a deadman circuit 46 is provided for monitoring the operation of the microprocessor 30 and causing a reset when a pseudo operation is detected.
[0137]
An analog power subsystem 48 is provided for the analog circuit. This subsystem 48 includes a +1.25 Vdc bandgap regulator and a buffer amplifier for generating a +2.5 Vdc reference voltage. An external current is used to supply power to the analog power supply subsystem 48. This external power supply supplies power to the external pin AVDD. An adjustment pin VADJ is provided so that the reference voltage can be accurately trimmed to +2.5 Vdc. For example, as shown in FIG. 120, the trimming can be performed by a voltage dividing circuit including two resistors connected in series between the VREF pin and the analog ground pin AVSS. The interface between the series resistors is connected to the VADJ pin. The shunt regulator acts as a nominal +5.0 Vdc power supply at the AVDD pin based on the reference voltage at the VREF pin. The buffer amplifier is provided with an open drain output so that only this becomes a power source. This configuration allows multiple devices to be paralleled. The regulator can be slaved to other ICs. For this purpose, the VADJ pin is connected to the VREF of the slave IC, while the VREF pin of the slave IC is connected to the VREF of the master IC.
[0138]
A comparator subsystem including an A comparator 49, a B + comparator 50, and a quad comparator 58 is provided. The A comparator 49 is used in combination with the communication controller 29. The B + comparator 50 is for generating an external power supply as will be described later with reference to FIG. 83B. The inverting input of the comparator 50 is associated with the VREF pin (nominal +2.5 Vdc). The input signal is applied to the non-inverting input pin BSENSE of the comparator 50. The output of the B + comparator 50 is connected to the external pin BDRIVE. The quad comparator 58 includes four comparators based on a constant voltage, for example, +1.25 Vdc.
[0139]
Various special functions such as a timer 60 and a pulse width modulation output 61 can also be provided. The timer 60 can be used for periodic functions such as time base or waveform generation period measurement, and the pulse width modulation output 61 is a periodic signal whose period can be controlled by the phase 2 clock of the microprocessor divided by 4.
[0140]
Various other peripheral devices can be provided in the IC 10 so as to be adaptable to various uses such as a circuit breaker and a motor controller. For example, four general purpose 8-bit bi-directional ports, Port A (52), Port B (53), Port C (56) and Port D (57), are conceivable as this type of peripheral device. A serial peripheral interface 54 (SPI) may be provided in order to effectively connect peripheral devices that communicate via the serial bus. The SPI 54 can also be used for inter-processor communication within a multiprocessor system. The SPI 54 realizes a plurality of operation modes that enable connection of apparatuses that communicate by adopting various protocols.
[0141]
An important feature of the present invention relates to the analog subsystem shown as functional blocks 62 and 64 in FIG. This subsystem is shown in block diagram form in FIG. The analog subsystem includes, for example, eight analog input channels that receive an analog voltage / current signal and convert it to an 8-bit digital signal with a resolution of 12 bits. Four of the input channels (62) can be selected by software to act as voltage or current inputs. The other input channel 64 can only act as a voltage input. The current and voltage input action of the input channels 62, 64 is controlled by a multiplexer (MUX) 66, 68 selected by software.
[0142]
The voltage input channel can be input with positive voltages of 0-2.5 Vdc, and these positive voltages are applied to an adjustable voltage gain amplifier 80 that can be auto-zeroed. These signals are processed in autoranging mode or fixed gain mode, depending on selection by software. If autoranging mode is selected, any value depending on the value stored in the internal autoranging register so that the gain is automatically adjusted until the signal is at least half the current scale and no longer overflows The range of the voltage input channel 62 or 64 of the current is adjusted. The range-adjusted signal is directly converted to an 8-bit digital value by A / D 78 and stored in an internal register. If a fixed ranging mode is selected, the voltage mode input 62 or 64 can be operated at a predetermined gain setting, eg 1, 2, 4, 8 or 16. The predetermined gain setting value is given by a gain circuit including a resistance circuit 84 connected to the inverting terminal of the voltage amplifier 80 via the MUX 86. The MUX 86 is controlled by software. The output of the voltage amplifier 80 is connected to the A / D circuit 78 via another MUX 88. When a voltage gain other than 1 is selected, the MUX 88 takes the position shown in FIG. However, when a gain of 1 is selected, the voltage amplifier 80 is disconnected from the ranging circuit and the input voltage channel 62 or 64 is applied directly to the A / D 78.
[0143]
The current mode input 62 is inputted with a negative current of −1.6 mA representing the current scale (for example, a current from the MXO pin). The unselected current input channel is connected to a digital ground pin (VSS) via a MUX 68 acting as an on / off switch, and the selected input current channel is an auto-zeroable current amplifier 90 associated with the analog ground pin (AVSS). Connect to the inverting input of. The source follower output is configured to maintain an inverting input at an apparent ground voltage by supplying current to a selected channel via an adjustable current mirror 92. The current mirror 92 can be set by an autoranging circuit and can be overwritten by software, for example to the ratio 1/1, 1/2, 1/4, 1/8 or 1/16. Since the overwritten mirror output is supplied to the MXO pin, the current from the MXO pin is a programmable part of the total current from the selected current input channel pin. Two calculation modes are possible.
[0144]
Non-integrating mode. The ratio current may be converted into a voltage by inserting an external resistor (not shown) between the analog ground pin (AVSS) and the MXO pin, and this voltage may be converted into a digital value in the manner described above. In this mode of operation, the default value of the amplifier gain may be set to 1 if not overwritten by software.
[0145]
Integration mode. The ratio current is integrated by inserting an external capacitor (not shown) between the analog ground pin (AVSS) and the MXO pin. A short-circuit switch 96 is provided for discharging the capacitor under program control. The integrated voltage is then converted as described above as in A / D78.
[0146]
The voltage and current amplifiers 80, 90 have an offset voltage compensation circuit 98 that compensates for the offset inherent in the CMOS amplifier. Such an offset reaches a level of, for example, about ± 20 millivolts and may affect the accuracy of the least significant bit of the converted digital value. By providing circuit 98, the offset can always be maintained at a negative voltage of 0.0 to 0.5 mV, and if the input voltage difference is zero, the amplifiers 80 and 90 can be forced to take a positive output. This offset correction can be done automatically by hardware or controlled by software.
[0147]
Sample / hold capability is applied to the input channels 62 and 64. Specifically, eight analog input channels 62 and 64 are grouped into four pairs of channels 102, 104, 106, and 107, and each channel pair 102, 104, 106, and 107 is a single channel having a sample / hold capability. Use as A capacitor (not shown) is inserted between one channel input of each pair and the analog ground pin AVSS, and the other channel is connected to the voltage input. The sample command allows software to connect both channels of each pair via sample / hold MUXs 108, 110, 112, 114 and store the input voltage in the capacitor of the adjacent channel. Only channel pairs in which both channels are configured in voltage mode operate in this manner. All four channels 102, 104, 106, 108 can be sampled simultaneously.
[0148]
The present invention has other important features. For example, the IC 10 outputs a digital signal in response to an analog signal or a digital signal. As yet another important feature, circuitry is incorporated into the IC 10 that allows the IC 10 to sense the ambient temperature and output a corresponding signal.
[0149]
action mode
The IC 10 has five operation modes. First, there are a single chip mode and an extended mode as two normal operation modes. The two can be selected by connecting the EXPN pin to the VSS or VDD pin. There are three special operation modes: emulation, test and self-check modes. These three modes can only be selected by connecting the corresponding pin to a voltage level twice that of VDD with the reset line negated and cannot be enabled in normal product operation. The operation mode of the IC 10 is determined by the input levels of the EXPN, IRQN, and TCAP pins in a state where the IC 10 is removed from the reset state. These pins are sampled when the RESN pin transitions from an electrical low state to an electrical high state. Table 1 shows input levels of pins corresponding to various operation modes.
[0150]
The mode of operation determines the function of the pins ALE, PSEN, REN, WEN and PH2 pins. The behavior of the IC 10 in each operation mode will be described below.
[0151]
[Table 1]

1. Single chip mode
Single-chip mode is selected if the RESN pin changes from an electrical low level to an electrical high level and the EXPN pin is at VDD level. In this mode, Port A and B act as normal bidirectional I / O ports, and the microprocessor executes code from the internal microprogram ROM. The operation of the variable function device pin is shown in Table 2.
[0152]
[Table 2]

2. Extended mode
The extended mode is selected if the RESN pin changes from an electrical low level to an electrical high level and the EXPN pin is at the VSS level. In this mode, Port A is a multiplexed data / address bus, and Port B is an upper address bus. In this mode, program code must be present in the external memory device. Internal code ROM is not available and all memory locations above $ 4000 must be procured by external devices. The operation of the variable function device pin is as shown in Table 2.
[0153]
3. Emulation mode
This emulation mode is the special mode of operation selected by setting the EXPN pin to a voltage level corresponding to twice VDD when the RESN pin changes from an electrical low level to an electrical high level. This mode is similar to the extended mode except that some pin definitions change. The operation of the variable function device pin is as shown in Table 2.
[0154]
4). Test mode
The test mode is a mode used for a production test of the IC 10 and is selected by setting IRQN to twice the VDD level and setting TCAP to the VDD level when the input of the RESN pin rises.
[0155]
5. Self-check mode
The self-check mode is used for burn-in testing. When the RESN pin input rises, it is selected by setting IRQN to twice the VDD level and TCAP to the VSS level. The operation of the variable function device pin is as shown in Table 2.
[0156]
How to configure
Since the IC 10 is intended to be widely used in various electric devices, it is necessary to have enough configuration information to design the IC 10 for a specific application. This configuration information is determined by mask options, software, constants or runtime configuration.
[0157]
As for the mask option, the contents of the ROM 38 may be defined when the IC 10 is manufactured. The range of mask options is further expanded by making appropriate changes to the single mask. For example, deadman subsystem 46, IRQN triggering, oscillator option, comparator hysteresis option, SPI option, etc. A predetermined hysteresis can be selected for each individual comparator, eg, 20 millivolts (mV) or zero hysteresis.
[0158]
The mask programmable option also allows selection of the type of interrupt that occurs in conjunction with the IRQN pin. Any one of the two trigger methods may be selected. 1) negative edge sensing triggering only, or 2) a combination of negative edge sensing and low level sensing triggering. If option 2) is selected, an input to the IRQN pin will generate an interrupt. IC 10 may be configured to incorporate a crystal / ceramic resonator input or RC circuit to control the internal oscillator. Specifically, the IC 10 may be configured with a mask option so that a quartz / ceramic resonator input or RC circuit can be incorporated to control the internal oscillator. The internal clock is provided by bisecting the clock of the internal oscillator that cooperates with the AT-cut parallel resonant crystal resonator in the frequency range of 1 MHz to 8 MHz. It is preferable to use an external oscillator when it is desired to use a crystal that does not fall within the specified range. In order to minimize start-up and stability problems, crystals etc. must be placed as close to the input pins as possible. The preferred parameters for the quartz resonator are as shown in Table 1.
[0159]
For cost-constrained applications, ceramic resonators may be used instead of quartz resonators. When a ceramic resonator is used, the circuit shown in FIG. An equivalent circuit is shown in FIG. Table 3 shows preferred parameters for various resonators.
[0160]
[Table 3]

By selecting the mask programmable oscillator option, a single external resistor R can be used between the external oscillator pins OSC1, OSC2 as shown in FIG. 42 (c). For this option, a frequency of 5 MHz to 70 KHz is appropriate. When the mask oscillator option is selected, an external clock input must be used. As shown in FIG. 42 (d), this external clock is connected to the OSC1 pin but not to OSC2. For the SPI, two mask options can be used, and one of two serial peripheral interface data pin (MOSI, MISO) configurations is selected by this mask option.
[0161]
-Bidirectional data pins: In this configuration, the EPI data pins change direction depending on whether master or slave operation is selected. The MOSI pin is an output in master mode and an input in slave mode. The MISO pin is an input in master mode and an output in slave mode.
[0162]
Unidirectional data pin: This configuration forces the SPI data pin to operate regardless of the mode of the SPI. When this configuration is selected, MOSI is always an output and MISO is always an input.
[0163]
In addition to mask options, software constants are also used to configure the IC 10. That is, the internal configuration registers are loaded by the microprocessor software from software constants that are stored in the program ROM 38 or EEPROM 40 depending on the application. Limit these options in IC 10 by utilizing a pair of internal configuration registers (CFR, ACFR). The CFR and ACFR registers are loaded based on program initialization and are not intended to be changed during normal program operation, as described in detail below.
[0164]
Finally, the configuration of the IC 10 can also be characterized by the execution time configuration. If this option is selected, the configuration data is read from an external device via the microprocessor's I / O subsystem. This reading is done by utilizing input / output ports A, B, C or D in parallel or sequential fashion.
[0165]
Configuration register
The configuration registers CFR and ACFR are used to identify the various software configuration options available for the IC10 architecture. Registers CFR and ACFR are programmed during the software initialization stage to configure the input / output pins to the appropriate functions and to set other key configuration parameters. To avoid incorrect operation of the IC 10, the CFR and ACFR registers should not be changed during normal operation.
[0166]
The CFR register is a write-only register. The ACFR register is a read / write register. The bit format of the CFR and ACFR registers is shown in FIG. Both CFR and ACFR configuration registers are initialized to zero upon power-up or reset. This represents the state of the IC 10 from when power is supplied until the microprocessor 30 changes according to the application.
[0167]
CFR register
The CFR register is a write-only register and is used to configure the comparator output option. Bits 4 and 5 are invalid. The other bits in the CFR register are defined as follows:
[0168]
CFR [7]: Communication subsystem master enable (permission). This is a permission bit that allows the communication controller subsystem 29 to switch to master mode. If this configuration bit is 0, the communication controller subsystem 29 cannot enter master mode operation. If 1, this bit enables master mode operation and is set to 0 upon reset.
[0169]
CFR [6]: SPIOFF. This is a forbidden bit for the SPI subsystem. When set, the SPI subsystem is disabled. This bit is set to 0 upon reset.
[0170]
CFR [3. . . 0]: Comparator mode control. These four configuration bits make it possible to “OR” the comparator output with the least significant 4 bits of port C. When 0 appears in these four configuration bits, the OR operation of the linked port pins becomes possible. In this mode, if each comparator input is above the limit voltage (+ 1.25V), the level of each output pin in the reset state will be low. The reset clears the microprocessor's PORTTC output register and the output pin depends only on the comparator input. When the microprocessor writes "1" to the port output register, the output pin is forced high regardless of the state of the comparator input.
[0171]
When 1 appears in these four constituent bits, the “OR” operation is prohibited. In this mode, the port pins are in a high impedance state after reset. The configuration bits are sequentially assigned CFR [0] control scan PCO / CMPO and CFR [3] control PC3 / CMP3.
[0172]
ACFR register
The ACFR register is a 7-bit read / write register and is used to construct an analog subsystem. This register is set to 0 upon reset or power up. Bit 4 is invalid. The bit definition of the ACFR register is as follows.
[0173]
ACFR [7]: Clock generation source. This bit selects the clock source for A / D 78, communication controller subsystem 29 and EEPROM charge pump 44. The A / D 78 and the like can be configured to use an internal oscillation clock of the IC 10 or a clock from an external crystal oscillator. When a crystal oscillator is selected (ACFR [7] = 1), the oscillator frequency must be in the range of 2-8 MHz. If the frequency is other than the above, the internal clock source option (ACFR [7] = 0) must be used. When using the communication controller subsystem, the external crystal oscillator option (ACFR [7] = 1) must be used. This bit is set to 0 (internal clock source) by reset. A delay of 10 milliseconds (ms) is required from the selection of the internal clock to the stabilization of the oscillator. During the stabilization time, the A / D 78 and the EEPROM 40 must be operated.
[0174]
ACFR [6]: Distribution ratio. This bit selects the clock divider ratio for A / D 78 and communication controller subsystem 29. The choice of external crystal oscillator and ACFR [6] setting must consider the following two points; first, the clock input to the A / D 78 must be in the range of 1-2 MHz; The clock input to the communication controller subsystem 29 must be 1.8432 MHz if the communication controller carrier and bit transmission rate meet the standard.
[0175]
This bit enables the use of a 2-8 MHz crystal oscillator by selecting a divide ratio of 1/2 or 1/4. If the communication controller subsystem 29 is active, a 7.3728 or 3.6864 MHz crystal oscillator must be used. By selecting the external crystal oscillator and the state ACFR [7], the A / D conversion time, the auto range time, and the auto zero time are determined. Table 4 defines the configuration bits and shows the effect on conversion time.
[0176]
[Table 4]

ACFR [6]: A / D power down. This bit controls the power down operation of the A / D subsystem 78. When set, the A / D subsystem 78 is powered up. When reset, the A / D subsystem 78 powers down. This bit is set to 0 by reset at the same time as power-on. A delay of at least 100 μs is required for the converter to stabilize after power up.
[0177]
ACFR [3. . . 0]: MUX3. . . Select MUX0 mode. These configuration bits control the input mode of the analog input channels 62, 64. Input channel 62 (MUX0 ... MUX3) can be set to current input mode or current input mode. When 0 appears in these configuration bits, the voltage mode is selected, and when 1 appears, the current mode is selected. As shown in Table 5, ACFR [0] control MUXO and ACFR [3] control MUX3 are sequentially assigned to these bits.
[0178]
[Table 5]

Microprocessor 30
The microprocessor 30 is modeled on the Motorola MC68HCO5 architecture, a Von Neumann type device that places all data, programs and I / O interfaces in a single address map, and therefore has a small number of dedicated instructions and is therefore relatively Small and easy to remember instruction set.
[0179]
Details of the microprocessor 30 are stored in the M6805 HMOS / M146805 CMOS FAMILY USERS MANUAL published by Motorola Inc. in 1983, which is also incorporated herein by reference. The architecture of the microprocessor 30 is based on five registers: an accumulator (A), an index register (X), a program counter (PC), a stack pointer (SP), and a condition code register (CC).
[0180]
An amu- lator is a general purpose 8-bit register used by programs for arithmetic and data manipulation. All read / modify / write instructions operate on this register. The accumulator is used for register / memory instructions for data manipulation and operations. The index register is used in index mode addressing or as an auxiliary accumulator. This is an 8-bit register that can be loaded directly or from memory, whose contents are stored in memory or compared to memory. In an index instruction, the index register is added to the value given by the instruction to provide an 8-bit value that becomes the effective address. The index register is also used for a limited range of operations and data manipulation.
[0181]
The program counter is a 16-bit register that stores the memory address of the next instruction to be fetched and executed. Normally, the program counter points to the next instruction, but may be changed by an interrupt instruction or the like. The corresponding interrupt vector is loaded into the program counter during the interrupt. The jump and branch instructions can change the program counter so that the next instruction to be executed does not necessarily correspond to the next instruction in memory.
[0182]
A stack array or stack is a memory area used to temporarily store important information and is essentially a series of RAM locations used in a last in, first out (LIFO) fashion. The stack pointer always points to the next free space in the stack. Interrupts and subroutines use this stack for temporary storage of important information. The stack pointer automatically stores the return address (2-byte program counter) in a subroutine call and automatically stores all registers (5 bytes: A, X, PC, and CC) during an interrupt. Used to do. The stack starts at location $ 00FF and spans 64 locations.
[0183]
The condition code register is a 5-bit register that indicates the result of the instruction just executed and the state of the processor. These bits are individually tested by program actions and specific actions taken as a result of each state. The definition of the condition code bits is as follows: half carry (H), interrupt mask (I), negative (N), O (Z) and carry / borrow (C).
[0184]
Memory mapping
Microprocessor 30 can address 65,536 bytes of memory and the memory space is $ 0000 to $ FFFF. FIG. 119 is a diagram showing memory allocation of the IC 10.
[0185]
1. ROM38
The IC10 memory map includes three parts of the mask programmable ROM 38, which accommodates 32,768 bytes of external ROM location $ 8000 to $ FFFF in extended mode. This memory 38 is programmed at the time of device manufacture. The three parts of the ROM 38 are arranged as shown in Table 6.
[0186]
[Table 6]

2. RAM42
The IC 10 has 208 bytes of RAM ranging from $ 0030 to $ 00FF, and can accommodate 16,384 bytes from external RAM locations $ 4000 to $ 7FFF. The area from the upper $ 0030 to $ 00FF of the internal RAM is assigned to the stack. The stack spans a maximum of 64 locations from location $ 00FF to $ 00CO. The program can use unused stack locations for general storage. However, care must be taken that data stored in these locations is not overwritten by a stack operation.
[0187]
3. EPROM40
The IC 10 has a 256-byte EPROM 40 located at addresses $ 0100 to $ 01FF.
[0188]
4). Interrupt and reset vector
The upper 16 bytes of the memory map are assigned to the interrupt vector. The address assignment for each is as follows:
$ FFFE-FFFF: Reset vector
This vector is used on processor reset. Of the eight interrupts, the highest priority is given.
[0189]
$ FFFC-FFFD: Software interrupt
This vector is used during execution of the SWI instruction. Of the eight interrupts, the second highest priority is given.
[0190]
$ FFFA-FFFB: External asynchronous interrupt
This interrupt is given the third highest priority among the eight interrupts. An external interrupt (IRQN pin) uses this vector.
[0191]
$ FFF8-FFF9: Timer interrupt
This interrupt is given the fourth highest priority among the eight interrupts. Used by timer 60.
[0192]
$ FFF6-FFF7: Comparator subsystem interrupt
This interrupt is given the fifth highest priority among the eight interrupts. Used by comparator subsystem 58.
[0193]
$ FFF4-FFF5: A / D subsystem interrupt
This interrupt is given the sixth highest priority among the eight interrupts. Used by A / D78.
[0194]
$ FFF2-FFF3: Serial peripheral device interrupt
This interrupt is given the seventh highest priority among the eight interrupts. Used by the SPI subsystem 54.
[0195]
$ FFF0-FFF1: INCOM communication controller interrupt
This interrupt is given the lowest priority among the eight interrupts. Used by the communication controller 29.
[0196]
5. Data transfer and control
Data transfer / control functions are performed by utilizing a register interface over all bytes accessed by the microprocessor 30 in a memory address space as defined in Table 7.
[0197]
EEPROM control
Microprocessor 30 controls the operation of EEPROM 40 with a single read / write register NVCR located in the memory address space. FIG. 45 shows the format of this register. This register is cleared to 0 by reset. Thus, the EEPROM 40 is configured for a normal reading operation. The bit assignment of the NVCR register is described below.
[0198]
[Table 7]

NVCR [7. . 5]: Not used. These bits are reserved for device testing.
[0199]
NVCR [4]: Byte erase selection (BYTE). This bit selects the byte erase operation. If set, ignore row bits. That is, when BYTE is set to 1, an erase operation is performed on a specific byte, and when it is set to 0, the erase operation extends to a row or bulk.
[0200]
NVCR [3]: Row erase selection (ROW). This bit selects a row or bulk erase operation. If BYTE is set, this bit is ignored. When ROW is set to 1, an erase operation is performed on a particular row, and when set to 0, bulk erase is selected.
[0201]
NVCR [2]: EEPROM erase (ERASE). This bit controls the erase operation as follows: When ERASE is set to 1, the erase mode is selected. When ERASE is set to 0, normal read or program mode is selected.
[0202]
NVCR [1]: EEPROM latch control (EELAT). This bit controls the EEPROM address and data latching as follows. When EELAT is set to 1, the address and data can be latched in the EEPROM 40 for programming or erasing operations. When EELAT is set to 0, data can be read from the EEPROM 40. If you try to set both the EELAT and EEPROMGM bits in the same write cycle, neither will be set.
[0203]
NVCR [0]: EEPROM program voltage enable (EEPGM). When EEPROMGM, which determines the operating mode of the EEPROM 40, is set to 1 as follows, the charge pump 44 is activated, and as a result, a high voltage is applied to the EEPROM string. When EEPGM is set to 0, the charge pump stops. If both EELAT and EEPROMGM are set during the same write cycle, neither is set. If a write to the EEPROM address is performed with the EEPROMGM bit set, this write is ignored and the ongoing programming operation is not prevented. These two safety measures can prevent the contents of the EEPROM 40 from changing unintentionally.
[0204]
Operation of EEPROM
The specification of the EEPROM 40 is shown in Appendix A. The internal charge pump 44 eliminates the need to supply a high voltage for erasing and programming. To reduce programming time, bulk, row and byte erase operations are provided by charge pump 44.
[0205]
The erase state of the EEPROM byte is $ FF. Programming changes from 1 to 0. If you want to change any bit in the memory location from 0 to 1, you must erase the byte in another action prior to reprogramming. If the new byte does not contain a 1 in the bit position already programmed to 0, the EEPROM byte may be programmed without erasing.
[0206]
Programming and erasing of the EEPROM 40 is performed depending on the internal high voltage charge pump 44. The clock source for the charge pump 44 is common to the A / D subsystem and is selected by ACFR [7,6] as described above. If the clock frequency is 2 MHz or less, the efficiency of the charge pump 44 is lowered and the time required for programming or erasing is increased. The preferred program and erase time is 10 ms if the selected clock is 2 MHz, and will extend to 20 ms if the clock is 1 MHz to 2 MHz. It must wait at least 10 ms after switching the clock source for the charge pump 44 until the source stabilizes.
[0207]
The operation of the EEPROM 40 is controlled by the NVCR register. As will be described later, various operations are performed by the EEPROM 40. In parallel with EEPROM programming and erasure, other processor operations can continue if data reading from EEPROM 40 is not required. This is because the EEPROM 40 is disconnected from the internal read / data bus 34 during the program and erase operations.
[0208]
In order to read data from the EEPROM 40, the EELAT bit must be zero. When this bit is paid, the remaining bits in the NVCR register lose meaning or effect and the EEPROM 40 is read as if it were a normal ROM.
[0209]
During programming of the EEPROM 40, the ROW and BYTE bits are not used. Prior to programming, the zero bit in the byte must be erased by another erase operation. To start a programming cycle, the following sequence of operations is required:
1. Set the EELAT bit to EEPROMGM = 0.
[0210]
2. Store data in EEPROM memory location.
[0211]
3. Set the EEPROMGM bit to the high voltage supply.
[0212]
4. Wait for 10 ms.
[0213]
5. Reset to both EEPGM and EELAT bits to return to normal operation (pay NVCR).
[0214]
To start the bulk erase of the EEPROM memory, the following sequence of operations is required:
1. Set the ERASE and EELAT bits to EEPROMGM = 0.
[0215]
2. Write data to the EEPROM address.
[0216]
3. Set EEPGM to high voltage supply.
[0217]
4. Wait for 10 ms.
[0218]
5. Reset to ERASE, EELAT and EEPROMM bits to return to normal operation (pay NVCR).
[0219]
One line in the DDPROM 40 is a group of 16 bytes having a start address of $ xxNO and an end address of $ xxNF. x indicates that the address bits need not be considered. N is the row number. This erase operation saves time compared to a byte erase operation when erasing a wide range of EEPROM. The operations required to start row erasure in EEPROM 40 are as follows:
1. Set the ROW, ERASE and EELAT bits to EEPROMM = 0.
[0220]
2. Write data to the EEPROM address of the required row.
[0221]
3. Set the EEPROMGM bit to the high voltage supply.
[0222]
4. Wait for 10 ms.
[0223]
5. Return to normal operation (pay NVCR) by resetting the ROW, ERASE, EELAT, and EEPROMM bits.
[0224]
Deadman Subsystem 46
Deadman circuit 46 monitors microprocessor 30 for proper operation. This feature is a mask-enabled option that interacts with the microprocessor 30 through a single register (DMC) located at address $ 0FFO. The deadman circuit may be configured as a 17-bit ripple counter that defines a timeout period of 32.8 milliseconds at a bus rating of 4 MHz (262,144 oscillator cycles). When the counter overflows, the processor resets and the device is reinitialized.
[0225]
The deadman timer is reset by writing 0 to DMC [0]. This resets the counter and starts the timeout period again. The position of the DMC register was selected so that the timer cannot be reset by a normal bit manipulation instruction. This location can only be accessed in the extended or indexed 16-bit offset addressing mode.
[0226]
Deadman interface register
The deadman subsystem is controlled by a 1-bit register (DMC) located in the memory address space. FIG. 122 shows the format of the register.
[0227]
DMC [0]: Deadman reset. This write-only bit is used to reset the deadman timer. Writing 0 to this resets the deadman counter and restarts the deadman timeout period.
[0228]
Analog subsystem interface register
The microprocessor 30 interface consists of seven registers (ADZ, AMZ, AMUX, ACSF, AVSF, ADC, and ADCR) and is located in the memory address space. The format of these registers is shown in FIG.
[0229]
ADZ: A / D auto zero value. This 6-bit read / write register contains the offset correction value of the voltage input amplifier 80. The ADZ register is loaded with the correction value when the autozero sequence is complete. A value of 0 is a positive offset built into the amplifier 80. As the ADZ value increases, the offset decreases. The least significant bit represents an offset of about 0.5 mV. The correction value can be changed by writing to this register. Writing to the ADZ register is for diagnosis and verification and is not performed in normal operation. The autozero sequence calculates an offset value appropriate for normal device operation. The offset of amplifier 80 upon completion of autozero must be between 0 and -0.5 mV.
[0230]
ACSF: Current magnification. This read / write register is used to control the current input autoranging (range determination) operation. The value written to this register determines the current subsystem autorange mode of operation. When 0 is written, the current subsystem is in autoranging mode. If the value is non-zero, the auto range operation is prohibited and the current mirror 92 is set to a fixed scale value. Table 8 shows the values assumed for the ACSF write operation. Values other than those shown in the table cause unpredictable behavior.
[0231]
This register is not a true read / write register. The value read from this register is not necessarily the value written to it. Writing 0 to ACSF enables autoranging, but 0 is never read from the ACSF register. There are only five values read: $ 10, $ 08, $ 04, $ 02 and $ 01.
[0232]
The value read from this register is one of the scaling factors required to correctly scale the 8-bit A / D output. There are five possible values: x1, x2, x4, x8 and x16. Table 8 shows the magnification.
[0233]
[Table 8]

AVSF: Voltage magnification. This read / write register is used to control the voltage input autoranging operation. The value written to this register determines the autorange operation mode of the voltage amplifier 80. When 0 is written, the voltage amplifier 80 is set to the autorange mode. A non-zero value prohibits autoranging and sets the voltage amplifier 80 to a fixed gain operating mode. Table 9 shows appropriate values for the AVSF write operation. Values other than those shown in the table cause unexpected behavior.
[0234]
This register is not a true read / write register. That is, the value read from this register is not necessarily the value written to it. If 0 is written to AVSF, the auto range operation is enabled, but 0 is not read from AVSF. There are only five values read: $ 10, $ 08, $ 04, $ 02 and $ 01.
[0235]
[Table 9]

The value read from this register is one of the magnifications required to correctly scale the A / D output. There are five possible values: x1, x2, x4, x8 and x16. These values are shown in Table 9. Do not read or write to this register while conversion is in progress.
[0236]
AMUX: Input multiplexer control. This 8-bit read / write register is used to select the MUX 66, 68 that connects to the voltage and current input channels 62, 64. The register is divided into two 4-bit fields, one for controlling the voltage input channel and the other for controlling the current input channel. It is also used to start A / D conversion, and A / D conversion is started by writing to this register.
[0237]
AMUX [3. . . 0]: A / D channel selection. These four bits control the operation of the voltage input channels 62,64. These bits are decoded as shown in Table 10. The value shown as “Reserved” is used for testing and verification and should not be selected during normal operation. When the current channel 62 is selected (AMUX [3 ... 0] = 1000), autoranging of the voltage amplifier 80 is inhibited and the gain is set to x1. If a non-zero value is written in the AVSF register in advance, the selected gain is used instead of the × 1 gain.
[0238]
[Table 10]

AMUX [7. . . 4]: Current MUX selection. These four bits control the operation of the current input channel 62. Each bit controls the channel independently of the other three bits. The bits are sequentially assigned AMUX [4] assigned to the input pin MUXO and AMUX [7] assigned to the input pin MUX3. If the associated channel is configured for voltage mode by the AFR register, these bits have no effect. AMUX [7. . . 4] When 0 appears in the middle, the corresponding input pin connects to digital ground (VSS), and when 1 appears, the pin connects to the output of current mirror 92. The current can be summed by selecting multiple current inputs. If all four bits in this field are zero, no input channel is connected to the output of current mirror 92. Since the inverting input of the current amplifier 90 remains connected to the output of the current mirror 92, the output of the current amplifier 90 is at a low level and no current flows from the current mirror 92.
[0239]
ADC: A / D converter output This read-only register is used to return an 8-bit output value. The least significant bit is in ADC [0]. This value must be multiplied by the voltage and current magnification in ACSF and AVSF. Depending on the operation mode, neither magnification is required.
[0240]
Voltage input: For all voltage inputs, the ADC register must be multiplied by AVSF. The contents of the ACSF register must not be used to set the voltage scale.
[0241]
Current input: To scale the current subsystem output (MSO), the ADC register must be multiplied by the value in the ACSF register and then the value in the AVSF register. When the voltage amplifier 80 is set to autoranging, the AVSF software magnification is always x16. That is, the voltage hardware gain is forcibly set to x1 by the selection of MXO.
[0242]
If the input voltage is not within the range of AVSS to VREF, the A / D converter returns $ 00 (voltage below AGND) or $ FF (voltage above VREF). No further instructions are given.
[0243]
ADCR: A / D Subsystem Control This byte wide register is used to control the operation of A / D 78. This register is configured as a read / write register that allows read / modify / write instructions to manipulate the bits correctly. All command bits are 0, and the control bits are their current values.
[0244]
ADCR [0]: Not used. This bit is not used. The ADCR [0] bit is always 0.
[0245]
ADCR [1]: Sample input. This control bit is used to close the four MUXs 108, 110, 112, 114 that connect the channel pairs 102, 104, 106, 108 together to form the sample / hold function. These channels are closed if ADCR [1] = 1 and open if ADCR [1] = 0. ADCR [1] is set to 0 upon device reset. Each of the sample / hold switches 108, 110, 112, and 114 is closed only when both of the associated channels are configured in the voltage mode.
[0246]
ADCR [2]: Start auto-zero sequence. When 1 is written to this command bit, the voltage and current amplifiers 80, 90 begin an auto-zero sequence. When the sequence is complete, the ADCR [6] bit is set to 1. Upon completion of the autozero sequence, an interrupt occurs if allowed. The ADCR [2] bit is always 0.
[0247]
ADCR [3]: Integrator reset. When this control bit is written to 1, MXU 96 disconnects the MXO pin from current mirror 92 and shorts MXO to analog ground. As long as this bit is set, MUX 96 remains shorted. To open MUX 96, 0 must be written to ADCR [3]. This bit indicates the current state of the MUX 96.
[0248]
ADCR [4]: Interrupt enable. This control bit enables interrupts from the A / D subsystem 78. When the ADCR [4] bit is set to 1, interrupts are enabled. The ADCR [4] bit indicates the current state of interrupt permission.
[0249]
ADCR [5] interrupt and confirmation of operation completion. When 1 is written, this command bit resets the operation complete flag. ADCR [6. . . 7] to reset the interrupt request from the processor. A 1 must be written to ADCR [5] before starting another conversion. This bit is always 0.
[0250]
ADCR [6]: Auto zero sequence complete. This read-only status bit indicates the completion of the autozero sequence. Set to 1 after autozero cycle completes. Registers ADZ and AMZ are updated with the new offset correction value calculated by the autozero sequence. This bit is reset by writing 1 to the ADCR [5] bit. The ADCR [6] bit is not writable.
[0251]
ADCR [7]: Conversion complete. This read-only status bit indicates the completion of the A / D conversion cycle. Set to 1 after A / D conversion is complete, indicating that there is data available in the ADC, ACSF, and AVSF registers. It is reset by writing 1 to the ADCR [5] bit. This bit is not writable.
[0252]
Operation of A / D subsystem
The A / D subsystem must be initialized during the power up routine. The following initial setting operation is required.
[0253]
MUX4. . . To select the proper operating mode for the MUX1 input, the appropriate value must be written to the ACFR register. Care should be taken when setting the input channel to the current mode because a low impedance is generated at the input pin.
[0254]
The clock source and the division ratio are selected by the ACFR [7, 6] bits according to the frequency of the crystal oscillator to be used. If the RC oscillator mask option is selected, set the clock source to the internal oscillator (ACFR [7] = 0). To enable an A / D operation interrupt, 1 is written to the ACFR [5] bit.
[0255]
An appropriate value must be written to the control register (ADCR). Bits 1, 3, and 4 are set so as to be in an initial operation state. The autozero sequence is started by setting bit ADCR [2] = 1. This cancels the offset voltage of the voltage and current amplifiers 80, 90 and sets the ADZ and AMZ registers to the proper values.
[0256]
Initialize the two magnification registers (ACSF and AVSF). If autoranging is necessary, write 0 in both registers or select the required magnification.
[0257]
Operation by voltage input
To start the voltage input conversion, the AMUX register is written with a value containing the desired input channel in the lower 4 bits and the current current switch selection in the upper 4 bits. As a result, conversion to an arbitrary voltage input starts. When the conversion is complete, an interrupt begins (if enabled) and the ADCR [7] bit is set. Write 1 to ADCR [5] to pay the interrupt and completion flag. This resets the ADCR [7] bit. The conversion value is read from the ADC register and multiplied by the value in the AVSF register to form a 12-bit value. If the voltage gain is x1, the magnification is x16. Also, there is no need to write to the AVSF register prior to each conversion. Each time a conversion operation is completed, the ADCR [7] bit must be paid by writing 1 to the ADCR [5] bit.
[0258]
Operation by current input
To start current input conversion, the value including $ 8 in the lower 4 bits and the current current switch selection in the upper 4 bits are written into the AMUX register. This starts the conversion of the MXO input. When the conversion is complete, an interrupt operation begins (if enabled) and ADCR [7] is set. To pay an interrupt and its completion flag, write 1 to ADCR [5]. As a result, ADCR [7] is reset. The conversion value is read from the ADC register and multiplied by AVSF and ACSF to form a 16-bit value. When voltage autoranging is enabled by writing 0 in AVSF, it is not necessary to multiply AVSF if a 12-bit value is required. If the voltage gain is x1, the magnification is x16. Unless a gain of x1 or more is written in AVSF, x16 magnification may be ignored.
[0259]
There is no need to write to AVSF or ACSF prior to each conversion. When conversion is complete, ADCR [7] must be paid by writing 1 to ADCR [5].
[0260]
The A / D subsystem generates a synchronous interrupt at vector address $ 1FF4-1FF5. In order to avoid duplication of interrupts, interrupts must be acknowledged before resetting 1 bit.
[0261]
Quad Comparator Subsystem Operation
1. Quad comparator subsystem
It consists of four inverting comparators, and the reference voltage at the non-inverting input of each comparator is +1.25 volts. Details of the comparator will be described below. The specifications of this subsystem are as described in Appendix B. The output state of the comparator can be read from the register (CMPST) and can also be connected directly to the lowest 4 output pins of port C. One comparator 200 interrupts in response to both the rising and falling output signals, while the remaining three comparators interrupt only in response to the rising output signal.
[0262]
The quad comparator subsystem 58 is controlled by the 4 bits of the configuration register shown in FIG.
[0263]
CFR [3. . . 0] Comparator mode control. These four configuration bits allow the comparator output to be ORed with the least significant 4 bits of port C. In this mode, each output pin is low while the device is reset if each comparator input is above the limit voltage (+ 1.25V). A reset clears the port C output register and the output pin depends only on the comparator input. When microprocessor 30 writes a 1 to this port output register bit, the corresponding output pin is forced high regardless of the state of the comparator input.
[0264]
If 1 appears in these configuration bits, the OR operation is disabled. In this mode, the port pin acts as a regular port pin. The configuration bits are sequentially assigned CFR [0] control PCO / CMPO and CFR [3] control PC3 / CMP3. See Table 11 for allocation.
[0265]
[Table 11]

Comparator subsystems 58 communicate with microprocessor 30 via a set of control and status registers (CMPI and CMPT) located in two in the memory address space. The state of each comparator output can be read via the CMPST register. External interrupt means is provided so that an interrupt is generated corresponding to a predetermined edge of the comparator output. The hysteresis of these comparators is about 20 mV. FIG. 48 shows the format of these registers.
[0266]
CMPI register
CMPI [7. . . 4]: Confirm interrupt. These four command bits are used to reset interrupt requests from the quad comparator subsystem 58 and are normally zero. When 1 is written to the command bit, the corresponding interrupt request is paid. These four bits are not read / write registers. To avoid duplication of interrupts, the interrupt request must be reset before paying 1 bit. Bit assignments are shown in Table 12.
[0267]
[Table 12]

CMPI [3. . . 0]: Interrupt enabled. These four control bits are used to allow comparator interrupts. Comparator interrupts are enabled if 1, and disabled if 0. Since the transient state before enabling the interrupt is ignored, the interrupt is truly enabled. If this permission bit is paid while the interrupt is continuing, the interrupt request is canceled. These four bits are configured as a true read / write register. Bit assignments are shown in Table 13.
[0268]
[Table 13]

CMPST [7. . . 4]: Interrupt request. These four read-only status bits indicate which comparator interrupts are active. The cause of the microprocessor interrupt can be known by reading the bit. 1 indicates an interrupt request for each comparator output. Bit assignments are shown in Table 14.
[0269]
[Table 14]

CMPST [3. . . 0]: Comparator output. These four read-only bits indicate the output status of the four comparators. 1 indicates that the comparator output is high and the input is below the limit level. Bit assignments are shown in Table 15.
[0270]
[Table 15]

The comparator subsystem generates a synchronous interrupt at vector address $ FFF6- $ FFF7.
[0271]
2. B + Comparator 50
Although the B + comparator 50 will be described later in detail, the B + comparator 50 is for power supply (see FIG. 121B). The negative input of this comparator is connected to the VREF pin (nominal + 2.5V). The positive pin is BSENSES. The comparator output is placed on BDRIVE. The specification of the comparator is described in Appendix B.
[0272]
3. A comparator 49
The A comparator 49 is used together with the receiving circuit of the communication controller 29. Both inverting (ANEG) and non-inverting (APOS) inputs can be used as input pins. The output is AOUT. This comparator operates in principle with an input voltage approximating VREF. The specification of this comparator is described in Appendix C.
[0273]
4). PWM subsystem 61
The pulse width modulation output 61 is obtained from the output pin PWM through a circuit. This output is a synchronous signal whose height ratio is controlled by the 8-bit value stored in the PWM register. The input to the 8-bit pulse width modulator is processor phase 2 divided by 4, so when using a 3.6864 MHz crystal oscillator, the PWM period is 0.2778 ms. The PWM frequency is crystal oscillator frequency / 1024. The PWM subsystem is not controlled by the Configuration Control Register.
[0274]
Interface register
The PWM subsystem 61 is controlled by a single 8-bit register (PWM) located in the memory address space. FIG. 124 shows the format of the register.
[0275]
PWM: Pulse width modulation ratio
The high / low signal level ratio at the PWM pin is determined by the value in the PWM register. The 8 bits of PWM are extracted as a fractional numerator (N) with 256 as the denominator. This fraction determines which part of the time the PWM pin goes high. If N = 0, the PWM pin remains low, and if N = $ 80, the duty cycle is 50%. After reset, both the PWM register and internal counter register are set to 0, and the PWM output goes low. When a non-zero value is written to the PWM register, the PWM output goes high for two PH2 cycles after the write is complete. The output remains high for a certain width and then goes low for the remaining PWM cycles. The output pulse repeats continuously within the PWM cycle until a new value is written to the PWM register. After the end of the current PWM cycle, the new pulse width becomes a valid value. The PWM register is double buffered so that the new value written to the PWM register is only effective at the start of the PWM count sequence. This avoids the generation of a pseudo output pulse width.
[0276]
If the value written to the PWM register is 0, the output remains low even after the current PWM cycle is completed. When 0 is written to the PWM register, the PWM is inhibited until the next non-zero value is written. PWM startup after a non-zero value is written is always two PH2 clock cycles after the write to the PWM register is complete. As a result, the PWM cycle always starts at a predetermined time.
[0277]
50. Programmable timer 60
IC 10 includes a single 16-bit programmable timer 60 having two output compare registers. This timer is driven by the output of a fixed 1/4 prescaler that operates based on the PH2 clock of the microprocessor 30 and is used for various purposes such as input waveform measurement and simultaneously forms an output waveform. The pulse width is variable from a few ms to a large value of seconds. Timer 60 can also generate periodic interrupts or indicate the lapse of any number of internal clock cycles. A block diagram of the timer is shown in FIG. The timing diagrams are shown in FIGS. 50 (a) -50 (d).
[0278]
Since the timer is a 16-bit configuration, each function is represented by two registers. These registers contain the high and low bytes of the function. In general, accessing the low byte of a particular timer function allows full control of that function, and accessing the high byte prohibits that particular timer function until the low byte is also accessed. To prevent an interrupt from occurring, one bit in the condition code register must be set while manipulating both the high and low byte registers of the particular timer function. This prevents an interrupt from occurring between the time when the high byte is accessed and the time when the low byte is accessed.
[0279]
The key element of the programmable timer is a 16-bit unstable counter that follows the prescaler that divides the microcontroller internal PH2 clock by four. If the crystal oscillator is 4 MHz, the prescaler gives the timer a resolution of 2.00 μs. In the lower part of the internal PH2 clock, the counter is clocked in an increasing direction. The software can read the counter at any time without affecting its value.
[0280]
The double byte astable counter can be read from either of two locations: the counter register (TCRH, TCRL) or the alternate counter register (TARH, TARL). In a read sequence that only reads the least significant byte of the counter register, the counter value at the time of reading is obtained. When reading both locations on the counter, first address the most significant byte, and the least significant byte is transferred to the buffer. This buffer value remains fixed after the first most significant byte read, even if the user reads the most significant byte several times. When reading the least significant byte of the counter register (TCRL) or alternate counter register (TARL), the buffer is called to complete the total counter value reading sequence. When reading the counter register or alternation counter register, if the most significant byte is read, the least significant byte must also be read to complete the sequence.
[0281]
An unstable counter cannot be loaded or stopped by a program. The counter is set to $ FFFC during a power-on reset or device reset, and starts operating after the start delay time of the oscillator has elapsed. Since the counter is 16 bits and precedes a fixed quadrant prescaler, the value in the counter repeats every 262,144 MPU PH2 clock cycles. When the counter rolls over from $ FFFF to $ 0000, the timer overflow flag bit (TOF) is set. By setting the interrupt permission bit (TOIE), interrupts can be permitted simultaneously with the counter rollover.
[0282]
The programmable timer works by using the 12 addressable 8-bit registers described below. The expressions “high” and “low” represent byte weights. The format of these registers is shown in FIG.
[0283]
The timer has two 16-bit output compare registers, each 16-bit register consisting of two 8-bit registers. The primary output comparison register consists of TOCH and TOCL, where TOCH is the most significant byte. The secondary output comparison register consists of TSCH and TCL. These output comparison registers can be used for several purposes, such as controlling the output waveform and indicating the passage of time. A feature of these registers is that all bits are readable and writable and are not changed by the timer hardware. If the reset does not affect the contents of these registers and the comparison function is not used, 4 bytes of these registers can be used as memory locations.
[0284]
The contents of each output compare register is compared with the contents of the astable counter every fourth rising edge of the PH2 clock. If there is a match, the corresponding output compare flag (POCF or SOCF) bit is set and the corresponding output level (PLVL or SLVL) bit is clocked into the corresponding output level latch. The values in the output compare register and output level bits must be changed each time the comparison results in order to control the output waveform or set a new elapsed timeout. When the corresponding interrupt enable bit, that is, OCIE is set, an interrupt is enabled following the end of the output comparison.
[0285]
After a processor write cycle to the output compare register containing the most significant byte (TOCH or TSCH), the corresponding output compare function is inhibited until the least significant byte is written. When writing the most significant byte, the user must write both bytes. Writing only the least significant byte does not inhibit the comparison function. The astable counter is updated every 4 internal PH2 clock cycles under the action of the internal prescaler. The minimum time required to update the output comparison register depends on the software program, not the internal hardware.
[0286]
If the processor writes to either byte of the output compare register, it will not affect the other byte, and a valid output comparison must be made before the output level bit is obtained at the output compare pin TCMP.
[0287]
Since neither the output comparison flag (POCF, SOCF) nor the output comparison register is affected by the reset, care must be taken when initializing the output comparison function by software. The following procedure is preferred:
1. Write to the high byte of the output compare register to inhibit subsequent comparisons until the low byte is written.
[0288]
2. Read the timer status register and clear the output compare flag if it is already set.
[0289]
3. Enables the output compare function by writing to the low byte of the output compare register and clears the output compare flag.
[0290]
The purpose of this procedure is to prevent the output compare flag from being set from the time it is read until it is written to the output compare register. An example of software is shown below.
[0291]
B7 16 STA OCMPHI
INHIBIT OUTPUT COMPARE
B6 13 LDA TSTAT ARM
OCF BIT IF SET
BF 17 STX OCMPLD
READY FOR NEXT COMPARE
The two 8-bit registers (TICH, TICL) that make up the 16-bit input capture register are read-only and can be used to latch the value of the unstable counter after a certain conversion is sensed by the input capture edge detector. Used. The level translation that triggers the counter transfer is determined by the input edge bit (IEDG). Reset does not affect the contents of the input capture register.
[0292]
The result obtained by input capture is greater than the value of the astable counter at the rising edge of the PH2 processor clock preceding the external conversion (see timing diagram shown in FIG. 126). This time lag is necessary for internal synchronization. The resolution is affected by a prescaler that allows the timer to increment every four PH2 clock cycles.
[0293]
The contents of the astable counter are transferred to the input capture register in response to appropriate signal conversion regardless of whether the input capture flag (ICF) is set or cleared. The input capture register always contains an unstable counter value corresponding to the most recent input capture.
[0294]
After reading the most significant byte (TICH) of the input capture register, counter transfer is inhibited until the least significant byte of the register is read. Due to this characteristic, the minimum achievable pulse period is inevitably determined by the time spent interacting with the acquisition software routine and the main program. For example, a polling routine that uses the instructions BRSET, BRA, LDA, STA, INCX, CMPX, BEQ, etc. would require 34 internal PH2 cycles to complete. The astable counter increments every 4 processor clock cycles under the action of the prescaler.
[0295]
Reading the least significant byte (TICL) of the input capture register does not inhibit the transfer of the astable counter. The minimum pulse period is sufficient for the software to read the least significant byte and perform the necessary operations. Since each occurs on both edges of the internal processor clock, there is no collision between reading the input capture register and the unstable counter transfer.
[0296]
Timer control register
The timer control register (TCR) is a read / write register containing five control bits. Three of the five bits control the interrupt associated with each of the three flag bits in the timer status register. The remaining two bits are: 1) Which edge is valid by the capture edge detector; 2) Controls the next value to be clocked into the output level latch in response to a successfully completed output comparison . The only time part affected by the reset is the timer control register and the unstable counter. The output compare pin (SCMP) is forced low during an external reset and remains low until changed as a result of a valid compare operation. The bit assignment of the timer control register is shown in FIG.
[0297]
TCR [0]: Primary output level (PLVL). The value of the primary output level bit (PLVL) is clocked into the associated output level latch as the output comparison is successfully completed and appears on the output comparison pin PCMP. The PLVL and primary output level latches are cleared by reset. When 0 is included in PLVL, a low output level appears in PCMP.
[0298]
TCR [1]: Input edge polarity (IEDG). The value of the input edge (IEDG) determines which level translation at the PD7 / TCAP pin triggers an unstable counter transition to the input capture register. Reset does not affect the IEDG bit. 0 selects the falling edge.
[0299]
TCR [2]: Secondary output level (SLVL). The value of the secondary output level bit (SLVL) is clocked into the associated output level latch as the output comparison is successfully completed and appears on the secondary output compare pin SCMP. When 0 is included in SLVL, SCMP becomes a low output level.
[0300]
TCR [4]: Secondary output comparison interrupt enable (SCIE). When the secondary output compare interrupt enable (SCIE) bit is set, a timer interrupt is possible as long as the SOCF status flag is set. Interrupts are disabled when the SCIE bit is cleared. This bit is cleared by reset.
[0301]
TCR [5]: Timer overflow interrupt enable (TOIE). When the timer overflow interrupt enable (TOIE) bit is set, timer interrupts are possible only if the TOF status flag is set (in the timer status register). When the TOIE bit is cleared, interrupts are disabled. The TOIE bit is cleared by reset.
[0302]
TCR [6]: primary output comparison interrupt enable (OCIE). When the primary output compare interrupt enable (OCIE) bit is set, a timer interrupt is possible as long as the POCF status flag is set. When the OCIE bit is cleared, interrupts are disabled. This bit is cleared by reset.
[0303]
TCR [7]: Input capture interrupt enable (ICIE). When the input capture interrupt enable (ICIE) bit is set, a timer interrupt is possible as long as the ICF status flag is set (in the timer status register). Interrupts are disabled when the ICIE bit is paid. The ICIE bit is cleared by reset.
[0304]
Timer status register
The timer status register (TSR) is a 4-bit register that contains read-only status information. These four bits indicate the following:
-The proper conversion was made at the TCAP pin, so that the contents of the astable counter were transferred to the input capture register.
[0305]
-A match was found between the unstable counter and one of the output comparison registers.
[0306]
□ Astable counter contains $ FFFF (timer overflow)
.
[0307]
The timer status register is shown in FIG. The timing diagram of FIG. 50 shows the timing relationship with the timer status register bits.
[0308]
TSR [4]: Secondary output comparison flag (SOCF). If the contents of the primary output comparison register match the contents of the astable counter, the secondary output comparison flag (SOCF) is set. The SOCF is paid by calling the timer status register (by setting SOCF) and then writing the low byte of the secondary output compare register. The reset does not affect the secondary output comparison flag.
[0309]
TSR [5]: Timer overflow flag (TOF). The timer overflow flag (TOF) bit is set by the conversion of the unstable counter from $ FFFF to $ 0000. This flag is cleared by calling the timer status register (by setting TOF) and then calling the most significant byte of the astable counter. Reset does not affect the TOF bit.
[0310]
TSR [6]: primary output comparison flag (POCF). When the contents of the primary output comparison register match the contents of the astable counter, the primary output comparison flag (POCF) is set. The POCF is paid by calling the timer status register (with POCF set) and then writing the low byte of the primary output compare register. Reset does not affect the primary output comparison flag.
[0311]
TSR [7]: Input capture flag (ICF). When the input capture edge detector senses a predetermined edge, an input capture flag (ICF) is set. This flag is cleared by the processor calling the timer status register (by setting ICF) and then calling the low byte of the input capture register. Reset does not affect the input comparison flag.
[0312]
By calling the timer status register, the first condition necessary to pay the status bit that happens to be set during this call is met, and the only remaining step is to call the register associated with the status bit. In many cases this does not interfere with the input capture and output comparison functions.
[0313]
If a problem occurs, use the timer overflow function to measure the elapsed time and read the astable counter at a random time. If the software is not properly devised, the timer overflow flag may be unintentionally paid in the following cases. 1) The timer status register is read or written with TOF set; 2) The least significant byte of the astable counter is read for purposes unrelated to the flag. Since the counter change register contains the same value as the astable counter, the change register can be read at any time without affecting the timer overflow flag in the timer status register.
[0314]
During the WAIT instruction, the programmable timer continues to operate normally and can trigger the CPU from a standby state by generating an interrupt. At this time, the STOP instruction is invalidated in the IC 10.
[0315]
5. Serial peripheral interface (SPI) 54
A serial peripheral interface (SPI) subsystem 54 is configured to effectively connect peripheral devices that communicate via a serial bus. It can also be used for interprocessor communication within a multiprocessor system. The SPI can be adapted to several multi-purpose modes of operation that allow connection of devices that communicate using various protocols. The SPI is essentially an 8-bit shift register with separate pins corresponding to incoming and outgoing data, a clock pin, and a fourth pin for device selection functions. The functions of the SPI are as follows: full-duplex three-wire synchronous transfer; master or slave operation; four programmable master bit transmission rates; programmable clock polarity and phase; end of transmission interrupt flag; write collision flag protection And master / master mode fault protection.
[0316]
The SPI is controlled by three registers SPD, SPSR and SPCR located at memory addresses: $ OC, $ OB and $ OA, respectively.
[0317]
The SPI can be used in two types, that is, a single master method and a multi-master method. FIG. 52 shows the basic circuit of these two methods. As shown, the MOSI, MISO, and SCK pins are all connected to equivalent pins in each of the four devices. The master device emits the SCK clock and all slaves receive it. Slave device selection is performed by three port pins connected to three individual slave select pins in each slave device. The slave device is selected when the master pulls down its SSN pin. When the master transmits data from MOSI (output), the selected slave receives it at MOSI (input). When multiple slaves are selected, care must be taken to avoid bus contention in MISO. Only one slave device can drive the MISO pin. As data is shifted out from the master in MOSI, data is shifted in in MISO. If the slave device is dedicated to reception, no connection to MISO is required.
[0318]
A more complex multi-master system is shown in FIG. In this system, a slave selection transmission line is formed from a plurality of potential master devices. Only one master device can control the selected transmission line at a time. To perform a master control exchange, the handshake method must be used via an I / O port, or coded messages must be exchanged via a serial peripheral interface system. The main control bits used in this system are the MSTR bit in the SPCR and the MODF bit in the SPSR.
[0319]
Four pins are connected to the serial peripheral interface subsystem 54 and two of these pins (MOSI and MISO) operate depending on the selected SPI data pin mask option.
[0320]
MOSI: Master Out Slave In The operation of this pin is determined by the SPI data pin mask option selected. If the bidirectional option is selected, the MOSI pin is bidirectional and is configured as a data output in the master mode device and a data input in the slave mode device. If the unidirectional option is selected, the MOSI pin is always an output. Data is first transferred from the master to the slave via this transmission path from the most significant bit. The timing diagram of FIG. 54 shows the relationship between data and clock (SCK). As shown, four timing relationships can be selected using control bits CPOL and CPHA. The master device can always output data from the MOSI pin 1/2 cycle before the clock edge so that the slave device can latch the data. Note that the master device and the slave device must be programmed to the same timing mode in order for data transfer to be performed correctly.
[0321]
When the master device transmits data to the slave device via the MOSI transmission path, the slave device uses the MISO pin if the bidirectional option is selected, and if the unidirectional option is selected. Responds by sending data to the master device using the MOSI pin. This full-duplex transmission is synchronized with the same clock edge for both data transmission and reception. The internal data strobe always uses the opposite clock phase as the edges used to shift data in and out. Since transmitted bytes are replaced by received bytes, there is no need to provide separate transmitter empty status and receiver full status bits, and a single status bit (SPIF) represents the completion of an I / O operation. Can do.
[0322]
The configuration of the MOSI pin depends on the MSTR bit in the SPCR and the SPI data pin mask option selected. If the selected mask option is unidirectional, the MOSI pin is always an output. If the selected mask option is bidirectional, the MOSI pin is an output when the MSTR bit is 1 and an input when it is 0.
[0323]
MISO: Master in slave out. The operation of this pin is determined by the SPI data pin mask option. If the bidirectional mask option is selected, the MIXO pin is bidirectional and is configured as a data input on the master device and a data output on the slave device. If the unidirectional mask option is selected, the MISO pin is always an input. In this way, data is sequentially transferred from the slave to the master first from the most significant bit. When configured as a slave, the MISO and MOSI pins are in a high impedance state unless selected by a low level on the SSN pin. As is apparent from FIG. 54, four timing relationships can be obtained by using the control bits CPOL and CPHA. The master device always transmits data via the MOSI transmission line 1/2 cycle before the selected clock edge in SCK so that the slave has sufficient data setup time.
[0324]
When the master device sends data to the slave device via the master's MOSI pin, the slave device responds by sending data to the master via the master's MISO pin. This full-duplex transmission synchronizes both data in and data out to the clock edge of the SCK supplied from the master device. Utilizing a single status bit (SPIF) in the SPSR indicates that the I / O operation is complete.
[0325]
The master device is configured to receive data on the MISO pin by setting the MSTR control bit in the SPCR programmatically. In the slave device, a low level on the SSN pin allows the MISO pin (or MOSI pin if the unidirectional mask option is selected) to be interrupted. If SSN is high in the slave device, the MISO and MOSI pins are in a high impedance state and SCK: serial clock. The serial clock is used to synchronize data I / O via the device's MOSI and MISO pins. Master and slave devices can exchange information data bytes over 8 clock pulses. Since SCK is formed by the master device, the SCK pin becomes an input at all slave devices to synchronize slave data transfers. The type of clock and the relationship between clock and data are controlled by the CPOL and CPHA bits in the SPCR described later. See FIG. 54 for timing.
[0326]
The master device generates SCK via a circuit driven by the internal processor clock. Two bits (SPRO and SPR1) in the SPCR of the master device select the clock speed. The master device uses the SCK to latch slave device data coming from the MISO transmission line and shift out the data from the MOSI pin to the slave device. Both master and slave devices must operate in the same timing mode as controlled by CPOL and CPHA during SPCR. In the slave device, SPRO and SPR1 do not affect the operation of the SPI.
[0327]
SSN: Slave selection. This low-true input pin is used to enable data transfer of the slave device. To ensure that the data is accepted by the slave device, the SSN pin must be low before the occurrence of SCK and remain low until the end of the final (eighth) SCK cycle. When the SSN is first pulled down in a slave device showing the relationship between SCK and data in relation to various combinations of CPHA and CPOL, the following events occur:
1. The corresponding output pin is driven with the first data bit. If the SPI data pin option is bidirectional, the pin is a MISO pin, and if it is unidirectional, it is a MOSI pin.
[0328]
2. If CPHA = 0, writing to the slave device's data register is blocked.
[0329]
The description of the WCOL status flag in the SPSR contains information about the SSN input to the I / O data register and the action of the CPHA. If the SSN is high in the slave device, the corresponding output pin is forced into a high impedance state. SCK and the corresponding input pin are ignored by this slave device if the SSN pin of the slave device is high.
[0330]
If the device is in master mode, it continuously monitors the SSN input for low levels. When the SSN input is driven low, the master device becomes a slave device. As a result, only one master controls the SSN transmission path of a specific system. When it is detected that the SSN pin is low, the MSTR bit in the SPCR is cleared. Also, the control bit SPE in the SPCR is paid, and as a result, SPI interruption is prohibited. The MODF flag bit in the SPSR is also set to indicate to the program that it is about to become another device master. If there is a software error, two devices will try to become the master at the same time, but use this error detection to set up a “backup master” and configure the system to restart the failed system be able to.
[0331]
Interface register
The SPI is controlled by three registers: SPD, SPSR and SPCR. These registers perform control, status and data storage functions for the SPI. FIG. 131 shows the format of the register.
[0332]
SPD: Serial data register. This 8-bit read / write register is used for data transmission / reception via a synchronous serial bus. Only writing to this register initiates transmission / reception of other bytes, which is an event that occurs only at the master device. Transmission does not begin when the slave device writes to its SPD register. When the transmission of the data byte is complete, the SPIF status bit is set in both the SPSR of the master device and the SPSR of the slave device. If SPIF is set and SPSR is called and then SPD is written or read, SPIF is paid.
[0333]
In the clock cycle where the SPIF bit is set, a copy of the received data byte in the shift register is moved to the buffer. When the program reads the SPR, the buffer is read. In an overrun condition where the master device sends several data bytes and the slave device is not responding internally to pay the first SPIF, only the first byte is in the slave device's receive buffer. Exists and all other bytes are lost. The program can read the buffer at any time. The first SPIF must be paid before the second data transfer from the shift register to the read buffer is initiated, otherwise the overrun condition persists.
[0334]
Writing to the SPD is not buffered and the data is moved directly into the shift register for transmission. SPD calls are restricted during transmission. To understand the limitations of SPD usage, the discussion of WCOL and SPIF status bits should be considered.
[0335]
SPSR: SPI status register. This 3-bit read-only register is used to indicate the operational state of the SPI. If the interrupt is enabled by the SPIE control bit in the SPCR, two of these status flags (SPIF and MODF) will initiate the interrupt.
[0336]
SPSR [7] -SPIF: Transfer flag. This status flag indicates that the data transfer between the device and the external device is complete. When the transfer is completed, SPIF is set, and if SPIE = 1, an SPI interrupt occurs. In the SARETIRU clock cycle when SPIF is set, a copy of the received data byte in the shift register is moved to the receive buffer register. When the SPD is read, it is the receive buffer register that is actually read. In an overrun condition where the master device sends some data bytes and the slave device is not responding to the first SPIF, only the first byte sent is present in the receive buffer register, and the other All bytes are lost.
[0337]
Data transfer is initiated by the master device writing to its SPD. The SPIF is paid by a software call operation that calls the SPSR while setting the SPIE, followed by writing or reading the SPD. This is an event that occurs in the master device. In the slave device, SPIF is paid by the calling sequence during the second transmission, but it must be paid before the second SPIF in order to prevent an overrun state. The SPIF bit is cleared by reset.
[0338]
SPSR [6] -WCOL: Write collision. This operation flag is set if a write to the SPI data register (SPD) is attempted while a data transfer is in progress. The transfer continues and the write operation is not successful. Since the received data byte is in the receive buffer register where the call is always made synchronously with processor operation, no read collision occurs. If there is a collision for writing, WCOL is set, but no SPI interrupt occurs until the transfer is complete. The WCOL bit is just a status flag.
[0339]
SCOL is paid by a software call operation that invokes SPSR while setting WCOL, followed by 1) reading the SPD prior to setting the SPIF bit, or 2) reading or writing the SPD after setting the SPIF bit. Writing an SPD prior to setting the SPIF bit generates another WCOL status flag. If the second transfer is started while an attempt is made to clear the already set SPIF and WCOL bits in a series of clear operations such as SPD writing, only the SPIF bits are paid.
[0340]
In both master and slave operating modes, a write collision to the SPD can occur while an external data transfer is in progress, but with proper programming, the master device is sufficient to avoid this collision. Information can be obtained. A collision at the master device is defined as an SPD write that occurs during an internal clock (SCK) transfer. In the master device, the signal at the SSN pin must always be high.
[0341]
There are two modes of collision in slave devices:
[0342]
• When the CPHA control bit is 0, one problem occurs in the slave device. If CPHA is 0, data is latched by conversion of the first clock. Since the slave device has no way of knowing the occurrence of this conversion, a slave device collision will occur if it attempts to write the SPD after the SSN pin has been pulled down. If the CPHA bit is 0, the SSN pin of the slave device freezes the data in its SPD and does not allow data changes. The master device must raise the level of the slave device's SSN pin between bytes to be transferred.
[0343]
* The second collision mode occurs when the CPHA state is 1. When CPHA is set, the slave device attempts to receive a clock (SCK) edge prior to the latch of the first data transfer. This first clock edge freezes the data into the slave device's SPD and drives the most significant bit of the register to the slave device's MISO pin. When the SSN pin goes low, the slave device can interrupt, but interrupts on the MISO pin are not allowed until the first SCK clock edge. If the SPD is invoked while a transfer is in progress, only the WCOL bit is set. Only in the second collision mode, the master device can keep the SSN pin of the slave device low without any problem while transferring multiple data bytes.
[0344]
A special case of WCOL occurs in a slave device. That is, it occurs when the master device starts the transfer sequence at the same time the slave device processor writes to its SPD (edge or SCK if CPHA = 1; or active SSN conversion if CPHA = 0). In this case, data bytes written by the slave processor are lost and the previous contents of the SPD are transferred to the SPD of the master device. Since the master device receives the last byte transferred to the slave device again, fatal collisions can be detected if the software protocol is designed accordingly.
[0345]
Since the slave device operates asynchronously with the master device, the WOCL bit can be used as an indicator of collision occurrence. The software communication protocol must be designed to handle conflicts that can arise from this asynchronous operation. The WCOL bit is cleared by reset.
[0346]
SPSR [4] -MODF: Mode failure. The function of this flag is a flag related to the master operation mode. If the device is a slave device, the MODF bit cannot be toggled from 0 to 1, but it cannot prevent the device from going into slave mode. The MODF bit is normally 0 and is set only when the SSN pin of the master device is pulled down. Setting the MODF bit has the following effects on the internal SPI subsystem:
1. If MODF is set and SPIE = 1, an SPI interrupt occurs.
[0347]
2. The SPE bit is forced to zero. As a result, all output driving at the SCK, MOSI and MISO pins is blocked.
[0348]
3. MSTR is forced to 0 and the device is set to slave mode
.
[0349]
While the MODF is set, the MODF is paid by the software call operation that calls the SPSR and the subsequent write to the SPCR. During this clear sequence or after the MODF bit is cleared, the control bits SPE and MSTR can be returned to their original settings. The hardware will not allow the program to set the SPI and MSTR bits with MODF equal to 1 unless it is in a properly performed clear sequence. The MODF flag bit indicates that there may have been a multi-master collision on system control, allowing a correct exit from system operation to reset or system default state. The MODF bit is cleared by reset.
[0350]
SPCR: SPI control register. This 7-bit register is used to control the operation of the SPI subsystem and is configured as a read / write register that allows read / modify / write instructions to correctly manipulate the bits.
[0351]
SPCR [7] -SPIE: Interrupt enabled. If this bit is 1, the processor can be interrupted. An interrupt is started at the same time SPIF or MODF is set. If SPIE is 0, setting these status bits is not prohibited, but no interrupt occurs. The SPIE bit is cleared by reset and becomes zero.
[0352]
SPCR [6] -SPE: SPI interrupt enabled. When this bit is set to 1, the SPI subsystem can be interrupted. The SPI pin as an output can operate. If SPE is 0, all SPI pin driving is prohibited. This bit is cleared by reset and becomes zero.
[0353]
SPCR [4] -MSTR: Master interrupt enabled. The master interrupt enable bit (MSTR) determines whether the SPI is in master mode or slave mode. If the MSTR bit is 0, the device is in slave mode. When the master mode is selected (MSTR = 1), the function of the SCK pin is switched from input to output, and the functions of the MISO and MOSI pins are inverted. Thus, a multi-master system can be configured without the need for external logic to reconfigure I / O pins. The MSTR bit is cleared by reset, and the SPI goes into slave mode 4 upon power-up.
[0354]
SPCR [3] -CPOL: Clock polarity. The clock polarity bit controls the normal or steady level of the clock when data is not being transferred. The CPOL bit affects both master and slave operating modes. CPOL must be used in conjunction with the clock phase control bit (CPHA) to ensure the desired clock / data relationship between the master and slave devices. If CPOL is 0, the master device's SCK pin is normally low. If CPOL is 1, a high level is output from SCK unless data is being transferred. The CPOL bit is not affected by reset.
[0355]
SPCR [2] -CPHA: clock phase. This bit controls the relationship between the data at the MISO and MOSI pins and the clock formed or received at the SCK pin. This control bit affects both master and slave operating modes. It must be used in conjunction with the clock polarity control bit (CPOL) to establish the desired clock / data relationship. The CPHA bit selects the clock edge used to capture data into the shift register. If CPHA is 0, data is captured on the falling edge of SCK. If CPHA is 1, data is captured on the falling edge. See FIG. 130 for waveform details. CPHA is not affected by reset.
[0356]
SPCR [L-0] -SPRL, SPRO: bit transmission rate. These two control bits select the communication bit transmission rate used as SCK from the four bit transmission rates when the device is in the slave mode. Since the clock is generated externally by the master device, it does not work in slave mode. Slave mode can shift data in and out at a maximum speed equal to the processor's P2 (bus) clock. Table 16 shows the encoding of the two control bits SPR1 and SPR0. These two bits are not affected by the reset.
[0357]
[Table 16]

6). Port D
In non-extended mode, PortD is an 8-bit bidirectional input / output port. Eight PortD pins can be individually programmed as inputs or outputs. In extended memory mode, Port D57 includes an external 8-bit data bus multiplexed with the lower 8 address lines.
[0358]
Non-expanded mode
If the extended control pin (EXPN) is high, PortD57 operates as a fully programmable I / O port.
[0359]
Interface register
The PortD subsystem 57 communicates with the microcontroller via a pair of registers (PDD, PDC) located in the memory address space. The direction of each port bit is determined by the PDC, and the state of the port pin is controlled by the PDD. See FIG. 56.
[0360]
PDC [7. . . 0]: Port direction
These eight read / write register bits are used to control the direction of the corresponding port pin. If the port direction bit is 0, the port pin is an input. The port direction bit is cleared to 0 by reset, and the port pin is defined as an input.
[0361]
PDD [7. . . 0]: Port data
These eight read / write register bits are used to control the state of the port pin if it is an input and read if it is an output. 0 corresponds to a low level condition at the port pin. The bits are sequentially assigned PDD [0] control pin PDO. Reset does not affect the data register. FIG. 57 shows a parallel port I / O circuit. These bits are not true read / write register bits under any conditions. If the direction is out (PDC [n] =!), The PDD [n] bit acts as a true read / write register. If the direction is in (PDD [n] = 0), the read source is a port pin and not a port data register bit.
[0362]
Port behavior
Each of the eight port bits operates independently of the others. The operation of a single port bit is described below.
[0363]
Each port pin can be programmed to be determined as an input or output by the appropriate port direction register bit. A pin is configured as an input when the associated port direction register bit is set to zero. All port direction register bits are cleared upon power-on or reset, and the eight port pins are configured as inputs. When the port direction register bit is set, the port pin becomes an output and drives the state of the port data register bit to the port pin. A 1 in the port data register causes the port pin to go high. When the port data register is written, eight data bits are latched into the port data register.
[0364]
When the port data register is read, the data source is determined by the port direction register as follows:
-If the port pin is configured as an output, the read operation data source is a port data register, not a port pin.
[0365]
If the port pin is configured as an input, the read operation data source is the port pin itself. This prevents read / modify / write operations from changing the state of the output pins that can be loaded by external circuitry.
[0366]
When changing the direction of a port pin to output, the desired output state must be loaded into the data register prior to the direction switch. A read / modify / write operation can change the state of a data register bit configured as an input.
[0367]
Extended mode
If the extended control pin (EXPN) is low, Port D57 is used to multiplex both the data bus and the lower 8 address bits. The PortD pin changes definition at the falling edge of the OS1 signal. In the case of PH2, the PortD pin is an output and includes address information. If it is not PH2, it is bidirectional and contains data.
[0368]
The address is latched on the falling edge of the address latch enable signal ALE, and this address latch is performed by a transparent latch that is transparent while the clock signal is high.
[0369]
While PH2 is low, the port pin is driven with output data. The output data is latched at the rising edge of the low true write strobe signal WEN. If the memory cycle is a read operation, the port pin state is tri-stated while PH2 is low. The external memory device uses one of the low true read strobe signals REN and PSEN to send the read data to the PortD pin. The REN read strobe is used for the memory address range of $ 4000 to $ 7FFF in the memory area (typically RAM). The PSEN read strobe is used for the memory address range $ 8000 to $ FFFF of the memory area (typically PROM). If the read operation is performed from the internal memory area, PortD is driven by the contents of the internal data bus.
[0370]
7). Port B
In non-expanded mode, Port B53 is an 8-bit bidirectional input / output port. Eight PortB pins can be individually programmed as inputs or outputs. In extended memory mode, Port B contains the upper 8 address lines.
[0371]
Non-expanded mode
If the IC 10 is in a non-expanded (single chip) mode, the operation of this port is the same as that of Port D57. In this mode, the eight PortB pins can be individually programmed as inputs or outputs.
[0372]
Interface register
The PortB subsystem 53 communicates with the microcontroller via a pair of registers (PBD, PBC) located in the memory address space. The direction of each port bit is determined by the PBC, and the state of each port pin is controlled by the PBD. See FIG. 58.
[0373]
PBC [7... 0]: Port direction. These eight read / write register bits are used to control the direction of the corresponding port pin. A port pin is an input if the port direction bit is zero. The port direction bit is cleared by reset to 0, and the port pin is defined as an input.
[0374]
PBD [7 ... 0]: Port data. These eight read / write register bits are used to read the state of the port pin if input and to control the state of the port pin if configured as an output. 0 corresponds to a low level at the port pin. The bits are sequentially assigned the PBD [0] control pin PBO. Reset does not affect the data register.
[0375]
Extended mode
If IC 10 is in extended mode (EXPN low), Port B 53 is an output port that includes the upper address line. The address changes at the rising edge of PH2.
[0376]
8). PortC
Port C 56 is an 8-bit bidirectional input / output port. Eight PortC pins can be individually programmed as inputs or outputs. The four pins can be assigned special output functions by the configuration register CFR.
[0377]
Configuration register
The four DFR bits control the function of the lower four PortC pins as shown in FIG.
[0378]
CFR [3... 0]: Comparator mode control. The four write-only configuration register bits allow the comparator output to be ORed with the four least significant bits PCD [3 ... 0] of the PortC data register. A 0 in this configuration bit enables an OR operation and sets each port control register bit (PCC [3 ... 0] to 1. As the device resets, the 4 port pins go into output mode and the port Data register is paid and 4 data register outputs are ORed with each comparator output, so if the comparator input is above the limit level + 1.25V, the lowest 4 port pins will be low level Since the inverting input of the comparator is connected to the comparator input pin, a reciprocal relationship is established between each comparator input pin and the Port C pin, and 1 is set in the Port C data register bit PCD [3. When written, the port pin goes high regardless of the comparator input level. When over-mode control (CFR [3 ··· 0] bit is reset, the input mode the lower Port C pin (PCD [3 ··· 0] = 0) can not be.
[0379]
If 1 appears in these configuration bits, the OR operation is disabled. In this mode, the lower four port pins operate as regular bidirectional I / O pins and are affected only by the port data register (PCD) and port control register (PCC). The configuration bits are sequentially assigned CFR [0] control PCO / CMPO and CFR [3] control PC3 / CMP3.
[0380]
Interface register
The PortC subsystem communicates with the microcontroller via a pair of registers (PCC, PCD) located in the memory address space. The direction of each port bit is determined by the PCC, and the state of the port pin is controlled by the PCD. See FIG. 59.
[0381]
PCC [7... 0]: PortC direction. These eight read / write register bits are used to control the direction of the corresponding port pin. If the port direction bit is 0, the port pin is an input. PCC [7... 4] is set to 0 and PCC [3. This defines the lower four port pins as outputs and the upper four port pins as inputs. Bit assignment is performed sequentially from PCC [0] for pin PCO to PCC [7] for pin PC7.
[0382]
PCC [7 ... 4]. The upper nibble of the port control register operates as a normal set of bidirectional port control bits. The following conditions apply:
[0383]
-PCC [7 ... 4] is paid by reset.
[0384]
• When 0 is written to PCC [7 ... 4], the corresponding port pin becomes an input, and its state can be read by the corresponding bit in the PCD register.
[0385]
-When 1 is written to PCC [7 ... 4], the corresponding port pin becomes an output, and its state is driven by the state most recently written to the corresponding bit in the PCD register.
[0386]
-Reading PCC [7 ... 4] reflects the current state of these bits and allows bit manipulation using read / modify / write instructions.
[0387]
PCC [3 ... 0]. The lower nibble of the port control register operates differently from the upper one depending on the state of the configuration control register bit CFR [3... 0]. The following conditions apply:
-If 0 is in one of the lower 4 bits of CFR (CFR [3 ... 0]), the corresponding bit in PCC is set.
[0388]
-CFR [3 ... 0] is paid when the device is reset, so the lower nibble (PCC [3 ... 0]) of the port control register is set after reset.
[0389]
-Writing 0 to one of the lower 4 bits of the PCC (by setting the corresponding CFR bit) makes the corresponding port pin an input and its state can be read from the data register PCD.
[0390]
□ When 1 is written to one of the lower 4 bits of PCC (by setting the corresponding CFR bit), the corresponding port pin becomes an output, and its state is driven by the state most recently written to the corresponding PCD bit .
[0390]
-Even if 1 is written to one of the lower 4 bits of the PCC, it is ignored if the corresponding bit in the CFR is paid.
[0392]
-Reading the lower 4 bits of the PCC reflects the current state of these bits stored in the PCC, so that bit operations can be performed using read / modify / write commands.
[0393]
PCD [7... 0]: PortC data. These eight read / write register bits are used to read the state if the port pin is configured as an input, and to control the state if the port pin is configured as an output. 0 corresponds to the low level of the port pin. The bits are sequentially assigned PCD [0] control pins PCO. The lower 4 bits PCD [3... 0] of the data register are paid when the device is reset. The upper 4 bits are affected by reset.
[0394]
PCD [7 ... 4]. The upper nibble of the PCD acts as a regular bidirectional port data register. The following conditions apply:
[0395]
• Reset does not affect the upper 4 bits of the PCD register.
[0396]
-If the corresponding PCC bit is paid (input mode), reading the upper 4 bits of the PCD reflects the state of the corresponding port pin.
[0397]
-If the corresponding PCC bit is set (output mode), reading the upper 4 bits of the PCD reflects the most recent state of the corresponding bit in the PCD.
[0398]
9. PortA
Port A 52 is an 8-bit bidirectional input / output port. The eight PortA pins can be individually programmed as inputs or outputs. The operation of this port is the same as that of PortD in the non-expanded mode.
[0399]
Interface register
The PortA subsystem 52 communicates with the microprocessor 30 via a pair of registers (PAC, PAD) located in the memory address space. The direction of each port bit is determined by the PAC, and the state of the port pin is controlled by the PAD. See FIG. 98.
[0400]
PAC [7 ... 0]: Port direction. These eight read / write register bits are used to control the direction of the corresponding port pin. The port pin is an input if the direction bit is zero. With the reset, the port direction bit is cleared to 0, and the port pin is defined as an input.
[0401]
PAD [7... 0]: Port data. These eight read / write register bits are used to read the state if the port pin is an input and to control the state if it is an output. 0 corresponds to the low level of the port pin. The bits are sequentially assigned the PAD [0] control pin PAO. A device reset does not affect the data register.
[0402]
10. Communication controller 29
Communication controller 29 (hereinafter referred to as ICC) is connected to an INCOM network as detailed in US Pat. No. 4,644,566, which microprocessor 30 is cited as forming part of this specification. To allow access. That is, it provides modulation / demodulation functions, message serialization / parallelization, and implements the required network protocol. The microprocessor 30 communicates with the communication controller 29 via eight interface registers located in the memory address space. Four registers are used to transmit INCOM messages between the controller and the microprocessor, and the other four registers set the communication address, sequence, modulation method and send / receive the INCOM communication controller (ICC) 29. Used to control receive operation.
[0403]
The ICC can operate as both a master controller and a slave controller, and master operation is prohibited unless the enable flag is set in the configuration register.
[0404]
ICC enables fast status request messages that reduce network response time. The ICC transmission / reception registers are independent of each other. Thus, messages such as fast status request messages can be periodically updated in the transmission register. Upon receiving the fast status request, the ICC can send a response without processor intervention.
[0405]
Details of the INCOM network protocol are described below.
[0406]
Configuration register
The ICC 29 includes a CFR and an ACFR as shown in FIG.
[0407]
CFR [7]: ICC master operation mode permission. This permission bit allows the ICC 29 to be switched to master mode. If this configuration bit is 0, the ICC cannot enter the master operating mode. 1 is possible. This bit is set to 0 upon reset to prohibit the ICC from being in master mode.
[0408]
ACFR [6]: Split ratio. This bit selects the clock division ratio for the A / D and ICC subsystems. When using the 7,3728MH2 crystal oscillator, ACFR [6] must be set to 1.
[0409]
Interface register
The microprocessor 30 interface to the ICC 29 consists of eight registers (ICAH, ICAL, ICM3, ICM2, ICM1, ICM0, ICSR and ICCR) located in the memory address space. The format of these registers is shown in FIG.
[0410]
ICAH, ICAL: Address register. These two byte wide read / write registers are used to set the communication bit rate, modulation method and 12 bit INCOM address. FIG. 61 shows the bit assignment of both these registers. Both registers are set to 0 upon reset and power up. Both registers must not be changed during normal ICC operation.
[0411]
ICAH [7, 6]: Bit transmission rate. These two bits determine the communication bit transmission rate to the ICC. Table 17 shows the decoding of this field. These bits are set to 0 upon power up or reset.
[0412]
[Table 17]

ICAH [5... 4]: Modulation method. The modulation method employed by the INCOM controller is determined for these two bits. Table 18 shows the meaning of this field. These bits are set to 0 upon power up or reset.
[0413]
[Table 18]

ICAH [3 ... 0]: INCOM address bits 11 ... 8. These four bits determine the upper 4 bits of the INCOM address. Set to 0 upon reset or power up.
[0414]
ICAL [7 ... 0]: INCOM address bits 7 ... 0. This byte wide register determines the lower 8 bits of the INCOM address. Set to 0 upon reset or power up.
[0415]
ICM3... ICM0: message register. These four byte wide read / write registers are used to transmit INCOM messages between the ICC 29 and the microprocessor 30. These are not true read / write registers because the read operation calls the receive buffer register and the write operation writes to the transmit buffer register. The message register location does not necessarily read the same value that was previously written to this register location. Therefore, read / modify / write instructions should not be used to manipulate these registers. The mapping of INCOM message bits is shown in FIG. When these registers are written, the transmit buffer registers are loaded. Reset causes the transmit buffer register to be cleared to zero.
[0416]
ICM3 [7 ... 0]. This 8-bit register contains message bits 26-19.
[0417]
ICM2 [7 ... 0]. This 8-bit register is a message. Contains bits 18-11.
[0418]
ICM1 [7 ... 0]. This 8-bit register is a message. Contains bits 10-3.
[0419]
ICM0 [7]. This is control bit 2 of the INCOM message. This register bit is not a true read / write register because a read operation calls the receive buffer register and a write operation writes to the transmit buffer register. The same value written earlier from this bit is not always read.
[0420]
ICM0 [6... 2]. These five bits are for testing and contain an arbitrary bit pattern that is ignored by the program during normal operation. Writing to these five bits does not affect the operation of the INCOM subsystem unless IC 10 is in test mode.
[0421]
ICM0 [1 ... 0]. These two bits include two status bits transmitted in B26 (ICM0 [1]) of the reply message. These bits are configured as true read / write registers. The same content that was written earlier is read. These bits are cleared by reset.
[0422]
ICSR: Status register. This byte-wide read-only register contains the ICC status flags that the microcomputer needs to communicate with the INCOM communication controller. FIG. 61 shows bit assignments in the status register.
[0423]
ICSR [7]: In use. This bit is always 1 when the ICC is sending and receiving messages over the INCOM network.
[0424]
ICSR [6]: Interface interrupt is possible. This bit is 1 when the ICC interface is in an interrupt enabled state. Since the ICC can always send to the interface in the master mode, this bit is always set.
[0425]
ICSR [5]: Transmit active. This bit is 1 if the ICC is sending a message. Transmission is initiated by software or by receiving a message whose response requests a fast status request. If ICSR [5] = 1, no transmission request (ICCR [0] = 1) is issued. Under such conditions, the transmission request is ignored.
[0426]
ICSR [4]: Transmission of high-speed status. This bit is set to 1 when the fast status message transmission is complete. Payable by reset and by writing ICCR [3] = 1.
[0427]
ICSR [3]: Transmission operation is completed. This bit is set to 1 when transmission is complete with the message. Paid by reset and by writing ICCR [2] = 1.
[0428]
ICSR [2]: Reception operation is completed. This bit is set to 1 when a received message is loaded into the received message buffer. It is paid by reset and writing of ICSR [1] = 1. The ICC does not start receiving new messages until ICSR [2] = 0.
[0429]
ICSR [1]: BCH error. This bit is set to 1 when reception of a message including a BCH error is completed. It is paid by reset and writing ICCR [1] = 1.
[0430]
ICSR [0]: Overrun. This bit is set if the message register is not freed (ICSR [2] = 1) when an hate message is about to be loaded into the message register. This status bit is cleared by reset and writing ICCR [1] = 1.
[0431]
ICCR: Control register. This byte wide read / write register is used to control the operation of the ICC 29. It is configured as a read / write register so that read / modify / write instructions can operate correctly on the register. FIG. 61 shows bit assignments in the control register. This register operates on two types of register bits: command and control bits. When the command bit is set to 1, the function starts. Normally, the command bit is 0. Control bits are set and cleared by software. The control bit indicates its current value and is cleared to 0 by reset.
[0432]
ICCR [7]: Interrupt enabled. This control bit allows the ICC interrupt operation. When set, the send / receive operation is interrupted.
[0433]
ICCR [6]: High-speed state transmission permission. This control bit allows an automatic response to the fast status request message. When set, the message stored in the send buffer register is sent following receipt of the fast status request. The fast status request message includes a control bit set (B2 = 1), an instruction field 3, a command field 0, and a subcommand field 0 or 1. The address must match the ICC address and the message BCH must be correct. Only devices configured as slaves respond to fast status requests. If the fast status message stored in the transmit buffer is to be updated, ICCR [6] must be reset before a change occurs in the buffer register.
[0434]
ICCR [5]: Master mode. When set, this bit switches the INCOM communication controller to the master operating mode. In master mode, the ICC can send at any time and will receive all messages regardless of address. Response and fast state operation are disabled. ICCR [5] cannot be set unless CFR [7] = 1. It is impossible to write 1 to ICCR [5] with CFR [7] = 0. This bit is set to 0 (slave mode) upon reset or power-up.
[0435]
ICCR [4]. This control bit is not used.
[0436]
ICCR [3]: Confirmation of the transmitted high-speed normal state. This command bit is used to reset ICSR [4]. When 1 is written to ICCR [3], ICSR [4] is reset. ICCR [3] is normally 0.
[0437]
ICCR [2]: Confirmation of transmission completion. This command bit is used to reset ICSR [3]. When 1 is written to ICCR [2], ICSR [3] is reset. ICCR [2] is always 0.
[0438]
ICCR [1]: Confirmation of received message. This command bit is used to reset ICSR [2]. When 1 is written to ICCR [1], ICSR [2] is reset. ICCR [1] is always 0.
[0439]
ICCR [0]: Start transmission. When written to 1, this command bit initiates transmission of the message stored in the transmit buffer register ICM3... ICM0. For message transmission, the transmitter must not be in use (ICSR [5] = 0) and the interface must be interruptible (ICSR [6] = 1).
[0440]
INCOM network
All communications over the INCOM network take the form of 33-bit messages. A message is an asynchronous message that begins with two start bits and ends with one stop bit. The carrier modulation mode and the baseband modulation mode can be arbitrarily selected.
[0441]
Carrier modulation
When the carrier wave modulation method is selected, two compatible modulation methods, namely, frequency shift keying method (FSK) and amplitude shift keying method (ASK) are possible.
[0442]
ASK: A modulation method using the amplitude shift keying method uses a 115.2 kH2 carrier wave. The message bit is 1 if a carrier is present and 0 if not.
[0443]
□ FSK: The frequency shift keying method uses two carrier frequencies. The message bit is 1 if the carrier frequency is 115.2 kHz and 0 if the carrier frequency is 92.16 kHz.
[0444]
Since only the INCOM controller uses FSK for transmission and only the receiver digital demodulator correlates with the 115.2 kH2 carrier, the two modulation methods are compatible. The presence of a 92.16 kH2 carrier is not necessary for correct demodulation. If the bit rate is relatively high, the second carrier frequency can be used to obtain limiter capture in an echo-prone environment. An INCOM controller operating in FSK mode will correctly receive messages sent in ASK mode as long as the echo is properly turned off. The message interval must be 0 (no carrier). In the following description, 1 and 0 are used to represent the state of the communication line so that ASK / FSK and baseband modulation are not confused.
[0445]
Communication bit transmission rate
The INCOM network may be configured to operate at various bit rates depending on the selected transmission mode. Table 19 shows the communication bit transmission rate of the INCOM network. Only one transmission mode and one bit transmission rate can be selected for a given INCOM network.
[0446]
[Table 19]

As described above, the ASK and FSK modulation methods are compatible. ASK systems may require network conditions that are not applicable to FSK with relatively high bit rates.
[0447]
Message format
All INCOM messages are 33 bits in length and have the following characteristics.
[0448]
-The first two bits are start bits and must be 1,1.
[0449]
The third bit is a control bit that determines the basic message type.
[0450]
-A 5-bit BCH error check code starting with the 29th bit is transmitted.
[0451]
• The last bit of the message is a stop bit, which must be zero.
[0452]
The bit rate and modulation method are variable depending on the system option selected, but the 33 bit asynchronous message format is common. In the following description, the first transmission bit is B0 and the last bit (stop bit) is B32. The INCOM message format is shown in FIG.
[0453]
Start bit: B0, B1
Each network message begins with two start bits. This start bit is used for framing the message and must be 1,1. The gap between messages is 0,0. . Filled with. A new message can be started immediately following the stop bit.
[0454]
Control bit: B2
This control bit defines the meaning of message bits B3 to B26. If B2 is 1, the message is a control message and is translated by the ICC. If B2 is 0, the message is a data message and is not translated by the ICC. The transmission right (bus control right token) can be exchanged only by a control message (B2 = 1).
[0455]
Message bits B3-B26
The meaning of this message field is determined by control bit B2.
[0456]
-If the control bit is 1, it means that bits B3 to B26 contain the instruction, command, subcommand and address field to be translated by the ICC.
[0457]
-If the control bit is 0, it means that bits B3 to B26 contain arbitrary data that is part of the high level message protocol. Such messages are not translated by the ICC.
[0458]
BCH error check code: B27-B31
Message bits B27 through B31 include a 5-bit error check calculated using the BCH31,26 code. The ICC calculates the rest of the BCH based on bits B2 to B26 of the 33 bit message. The main message (B2... B30) always has a BCH generator polynomial: X5 + X2 + 1 as a route. This error check code has a Hamming distance of 3 and detects any random double bit error and any burst error up to 5 bits in length. An example of a message containing the correct BCH is as follows:

Stop bit: B32
Each message ends with a stop bit, which is always zero.
[0459]
Control message
A message including the set (1) control bit (B2) is a control message.
[0460]
Instruction field: 36-B3
The command field consists of message bits B6 to B3. This field not only has some basic control functions, but also forms a transmission right protocol at the hardware level. This field is translated as shown in Table 20.
[0461]
Network address: B22-B11
message. Bits B11 to B22 include the network address in the control message. B11 is the least significant byte of the address. The address comparison in the control message differs depending on the contents of the command field. Most control message instructions use all 12 bits of address information to determine the message recipient. In some cases, 12 bits or less are used.
[0462]
Area address instruction
Instruction decoding
[Table 20]

Area address instruction
The instructions $ 4-area omission, $ C-hold, and 45-area recovery use only the address fields B22 to B15 in the address comparison. These three instructions use area addressing in which the lower 4 bits of the address information are ignored. These instructions can be received by up to 16 different non-Meister devices in the network.
[0463]
Universal address instruction
The instructions $ D-hold, $ 6-scrum, and $ E-hold do not use addressing. These instructions are received by all devices in the network.
[0464]
Command field: B7-B10
This 4-bit field defines the command in the control message. Not used for any other control message type. The definition of the command defined by this field is determined by the high-level software protocol and depends on the product type except for the two status commands. The fast state ICC hardware translates and executes the state command provided by command 0 including subcommand 0 or 1. These two status command control messages are universally defined for all products as described below.
[0465]
Single message state
A control message containing command $ 3, command 0 and subcommand 1 is defined as an extended status request. The addressed device is expected to respond as described below.
[0466]
Subcommand field: B26-B23
This 4-bit field defines the subcommand in the control message. Not used for any other control message type. The definition of the subcommand defined by this field depends on the product type except for subcommands 0 and 1 in the status command.
[0467]
Communication network arbitration
The INCOM network is a multi-drop communication bus that can be transmitted by many devices. Bus arbitration is performed by both hardware and software protocols. The network is arbitrated by a token passing scheme in which control of the bus transmission right is determined by the message type and content. The arbitration protocol takes the form of a single network controller (network master) determined by the system configuration. Multiple devices can perform network master functions, but only one device can function at a given time.
[0468]
The network master has several means for distributing bus transmission rights.
[0469]
-Send a control message requesting a response to the slave device. If the message does not request a response, the bus transmission right is at the network master's control. If the message requests a response, the slave starts sending a single response control message within one bit time after receiving the request message. In this case, the bus transmission right is given to the slave for a time of one message. A message cannot be sent unless a control message requesting a response is received or the interface is interrupt-enabled by the corresponding control message.
[0470]
□ Send a control message to the slave controller that permits interface interrupts. In this case, the bus transmission right is passed to the slave device that is permitted to interrupt. The slave can send as many messages as the software protocol requires. This slave device interface can be interrupted until an interrupt prohibition control message is received or a control message (set B2) directed to another address is detected. The software communication protocol determines when to return the bus transmission right to the network master controller or other slave device. The hardware level arbitration protocol prevents two or more slave device interfaces with different addresses from being interrupted at the same time.
[0471]
State transaction
All slave devices that meet the INCOM standard protocol must respond to a valid status request. Three state request transaction sequences are defined. All products are required to be adaptable to at least the first type of transaction, and can be adapted to all three transactions.
[0472]
response
All slave devices create a response when they receive a control message requesting a response. However, only when the control message includes the corresponding address and the correct BCH. The response status message has bit 2 set and includes a 2-bit status represented by bits B25 and B26. Bits B3 through B24 are undefined but are often echoes of status request messages. It goes without saying that the BCH is calculated based on what bit pattern is transmitted in B1 to B26. A typical definition of the two status bits is shown in Table 21.
[0473]
[Table 21]

The following INCOM control message forms the response.
[0474]
0 aaa 0 8 1 Load omitted, response
0 aaa 0 9 1 Load recovery, response
0 aaa 0 A 1 Interrupt disabled, response
0 aaa 0 F 1 Status response request
Upon completion of the response message, the transmission right is returned to the device that requested the status.
[0475]
Single status message
Several slave devices can respond to a single message status request. In general, a microprocessor-based slave can respond to this request. The single status request message is “0 aaa 0 3 1”. This message consists of an interface interrupt enable command, command 0, and subcommand 0. Slaves can choose between two response modes:
-The slave can send back a response message containing the above two status bits.
[0476]
□ The slave can send back a product status message as described below.
[0477]
When the single response message is completed, the transmission right is returned to the requesting device.
[0478]
Product status message
The product status message format is as follows:
□ B2: 0
□ B8-3: 6-bit manufacturer code
□ B12-9: 4-bit communication software version
□ B18-13: 6-bit product ID
B21-19: 3-bit product special status
B26-22: 5-bit standard status code
Manufacturer code
This 6-bit field fixes the manufacturer of the product.
[0479]
The code example is as follows.
[0480]
B8-3 Manufacturer
00 hold
01 Westinghouse Electrical Components (Asheville)
04 Westinghouse Breaker Components (Beaver)
Communication software version
This 4-bit field can be used to indicate the communication software code version number used by the slave product.
[0481]
Product ID
This 6-bit field can be used to indicate a specific product in the manufacturer code.
[0482]
Product special condition
This 3-bit field can be used for each product to indicate a state specific to the product.
[0483]
Standard status code
This 5-bit field can be used as a standard status code as shown in Table 21. Each product must reveal four operating states that meet these definitions.
[0484]
Extended state
Several slave devices can respond to the extended status request. In general, a microprocessor-based slave can respond to this request. The extended status request message is “1 aaa 0 3 1”. This message includes an interrupt enable command, command 0 and subcommand 1. The slave responds with two messages:
The first message is the product status message described above.
[0485]
□ The second message is a confirmation message and the format is “0 aaa 1 3 1”. Twelve address bits are the slave address.
[0486]
When the second response message is complete, the right to transmit is returned to the device that requested the status.
[0487]
motion
The INCOM communication controller 29 has two operation modes: a master operation mode and a slave operation mode. In general, depending on a given application, the ICC 29 is configured to operate in any one of these modes, but in conjunction with a system that allows multiple masters to exist in a single communications network It is also possible to do. A typical programming interface to the ICC is described below.
[0488]
Initial setting
As part of the IC10 initialization software, several parameters must be set in the ICC 29.
[0489]
-Configuration: CFR [7] (ICC master mode enable) and ACFR [6] (split ratio) must be loaded with the appropriate values. CFR [7] must be set to enable the master mode of operation. If not set, the ICC will not enter master mode. ACFR [6] must be set according to the crystal oscillator frequency.
[0490]
-Communication parameters: ICAH [7 ... 4] must be set to achieve an appropriate bit rate and modulation method. These values should not be changed during normal operation of the IC 10.
[0491]
□ INCOM Address: To configure IC10 as an INCOM slave, ICAH [3 ... 0] and ICA [7 ... 0] must be loaded with the slave's network address. The INCOM master does not require an address.
[0492]
* Mode: If the IC 10 is the master in the INCOM network, the ICC receives all messages via the network regardless of the address. The ICC can send a message by setting ICCR [5]. This is indicated by a set of interrupt enable status bits (ICSR [6]).
[0493]
-Interrupt: ICCR [7] must be set to enable interrupts for the ICC subsystem. An interrupt request is indicated using ICSR [3] and ICSR [2]. Requests are polled to systems that are not allowed to interrupt.
[0494]
With these parameters set, the ICC can function properly in the communication network.
[0495]
Receive operation
The operation of the IC 10 varies depending on the operation mode of the ICC 29. The receiver operates differently depending on whether it is in the master mode or not.
[0496]
Master mode
If the IC 10 is in master mode, it receives all INCOM network messages regardless of the control message address. In master mode, the interface is always in an interruptible state (ICSR [6] = 1). Thus, all network messages are received.
[0497]
Slave mode
If the IC 10 is configured as a slave, it receives only control messages that match the address. A data message is received only if the ICC interface is in an interruptible state when the message is processed. The slave device interface is allowed to be interrupted by a specific control message type containing the address of this slave. Also, when another slave device is allowed to interrupt, the interface is prohibited from interrupting. All control messages with the correct address are received.
[0498]
Message processing
When a message is received by the ICC, the following events occur:
When 1.2 start bits are detected, the serial bit stream is framed and transferred to the buffer and register.
[0499]
2. If the message is a control message, the BCH and address are checked and the instruction is executed.
[0500]
3. If ICSR [6] is set or the message is a command message for this INCOM address, the message is loaded into the receive buffer registers addressed as ICM3 through ICM0. This event occurs only when ICSR [2] is reset. When ICSR [2] is set, the message is discarded and ICSR [0] (receiver overrun) is set. ICSR [7] is 1 during the reception of the message. When the message is processed, ICSR [2] is set to indicate that a new message has been loaded into the receive buffer. A receiver overrun occurs when an additional message is processed that must be loaded into the receive buffer register before the preceding message is acknowledged by software.
[0501]
When the interrupt is permitted, the interrupt is started by setting ICSR [2]. The software reads the ICC status register and retrieves a new message from the received message register. When the message is read and the status is checked for overrun (ICSR [0]), BCH error (ICSR [1]), and receive operation complete (ICSR [2]), the software shall set ICCR [1]. Confirm the received message with. As a result, ICSR [2... 0] is reset and the reception buffer is released in preparation for the next message. If ICSR [2] is paid, the interrupt request is reset.
[0502]
Transmission operation
When the ICC interface is interrupt enabled (ICSR [6] = 1), the IC10 software is only allowed to send messages over the INCOM network. To send a message, the software performs the following actions:
1. ICCR [6] is reset to disable high speed operation. This is necessary because the transmit buffer register is also used for fast state operation.
[0503]
2. The message to be transmitted is loaded into the message registers ICM3 to ICM1. Load the control bits of the message to be sent to ICM0 [7]. This operation does not use read / modify / write commands. During this load operation, ICM0 [1 ... 0] must always contain the correct response status information.
[0504]
3. After reading ICSR [5] and confirming that the transmitter is not in use, transmission is started by setting ICCR [0]. The transmitter starts when ICCR [0] is set. If the transmitter active bit (ICSR [5]) indicates that a transmission is in progress, the transmit buffer register may be changed.
[0505]
4). The software polls the transmission completion flag with ICSR [3] or waits for an ICC interrupt when transmission is completed.
[0506]
Response state operation
The ICC creates a response status message in response to the INCOM network response request. The response status message includes ICMO [1.0] in message bits B26 and B25. When the product state changes, the software reloads these two message register bits with the appropriate values.
[0507]
Fast state operation
If properly programmed by software, IC 10 automatically sends a fast status response message upon receipt of the corresponding INCOM control message. To send the high speed status, the software does the following:
1. ICCR [6] is reset to disable high speed transmission.
[0508]
2. Update the fast status message in the message register (ICM3... ICMO).
[0509]
3. Set ICCR [6] to enable high speed transmission.
[0510]
When the fast status request is processed by the ICC, the message in the send buffer register is sent by setting ICCR [6]. When a new message is loaded into the buffer register, the ICCR [6] bit must be reset during the load operation to prevent “data corruption” of the new message.
[0511]
Interrupt vector
The INCOM interrupt priority in the microcontroller is the lowest. Vector addresses $ FFF0-FFF1 are assigned to the interrupts. To avoid interrupt reprocessing, the interrupt must be acknowledged by setting ICCR [1, 2 or 3] prior to resetting the I bit in the processor.
[0512]
Analog subsystem configuration
The analog subsystem of IC10 is shown in FIGS. Specifically, FIG. 101-40 shows digital control logic, FIG. 79-91 shows analog circuitry, and FIGS. 92-119 show ICC29 digital logic.
[0513]
Digital control logic
1. Quad comparator subsystem logic
The quad comparator subsystem logic 58 includes four comparators 200, 202, 204 and 206 (FIGS. 64 and 81). Each comparator is based on a predetermined voltage, for example, +1.25 Vdc connected to a non-inverting input (FIG. 81). The input signal is applied to the external pins CP0, CP1, CP2 and CP3 shown in FIG.
[0514]
Comparator subsystem 58 communicates with the microprocessor via two registers CMPI and CMPST located in the memory address space. An internal interrupt family is provided so that an interrupt occurs at a predetermined edge of the comparator outputs Q0, Q1, Q2 and Q3. Comparator outputs Q0, Q1, Q2 and Q3 are connected to data bus DATA [3. . . 0]. Specifically, each comparator output is connected to a pair of high gain series inverters 208, 210 (FIG. 64); 212, 214; 216, 218; and 220, 222, and inverters 210, 214, 218, 222 are connected. Is applied to the tri-state devices 224, 226, 228230. The outputs of these tristate devices are CMPST [3. . . 0] as the data bus DATA [3. . . 0]. These comparator outputs are CMPST [3. . . 0] consists of status bits. The reading of these status bits is controlled by a read signal RDCMPSTh that becomes active when the microprocessor 30 addresses the CMPST register and starts reading as described below.
[0515]
The CMPI register is used for interrupt control. Specifically, CMPI [7. . . 4] resets the interrupt request from the comparator subsystem 58 using CMPI [7. . . 4] are used respectively. In order to prevent interrupt reprocessing, the interrupt request must be reset before the I bit is paid.
[0516]
An interrupt request signal INTREQ is generated at predetermined edges of the comparator outputs Q0, Q1, Q2, and Q3. Specifically, the INTREQ signal is generated in the rising and falling output states of the comparator 200 and the rising output states of the comparators 202, 204, and 206. This INTREQ signal is obtained at the output of the quad NOR gate 232. Comparator interrupt request signals REQ0h, REQ1h, REQ2h, and REQ3h are applied to the input of the NOR gate 232. These interrupt request signals are obtained in the OR gate 234 corresponding to the comparator 200 and the flip-flops 236, 238, and 240 corresponding to the comparators 202, 204, and 206, respectively. Specifically, the interrupt request signal REQ0h corresponding to the comparator 200 is formed at the output of the double input OR gate 234. The input to OR gate 234 comes from flip-flops 242 and 244. The output Q0 of the comparator 200 is supplied to the clock input CK of the flip-flop 244 via the high gain inverters 208 and 210. The complement of this signal obtained at the output of inverter 208 is supplied to the clock input CK of flip-flop 242. The Q outputs of flip-flops 242 and 244 are supplied to an OR gate 234 to form the REQ0h signal in the rising and falling output states of comparator 200. The Q1, Q2 and Q3 outputs of comparators 202, 204 and 206 are supplied to clock inputs CK of flip-flops 236, 238 and 240 to form REQ1h, REQ2h and REQ3h signals. The REQ0h, REQ1h, REQ2h, and REQ3h signals are transmitted on the data bus DATA [7. . . 4] by the microprocessor 30 via status bits CMPST [7. . . 4]. Specifically, the REQ0h, REQ1h, REQ2h, and REQ3h signals are supplied to the tristate devices 246, 248, 250, and 252. The outputs of these tri-state devices 246, 248, 250, 252 are connected to the data bus DATA [7. . . 4]. Tristates 246, 248, 250 and 252 are under the control of the RDCMPTh signal.
[0517]
Four command bits CMPI [7. . . 4] is used. This command bit CMPI [7. . . 4] is used to reset flip-flops 236, 238, 240, 242, and 244 forming the REQ0h, REQ1h, REQ2h, and REQ3h signals. These command bits CMPI [7. . . 4] is a data bus DATA [7. . . 4] and applied to the dual input NAND gates 254, 256, 258, 260 together with the WRCMPIh signal. The NAND gate is enabled for interrupt only when the microprocessor 30 addresses the CMPI register and starts writing. The outputs of the NAND gates 254, 256, 258, 260 are supplied to the tri-input AND gates 262, 264, 266, 268. The outputs of these AND gates are supplied to the reset input inversion R of flip-flops 236, 238, 240, 242, and 244. The other two inputs to AND gates 262, 264, 266 and 268 are the reset signal RESETb from microprocessor 30 obtained at the output of inverter 270 and the interrupt enable obtained at the Q output of flip-flops 272, 274, 276 and 278. Signals ENA0h, ENA1h, ENA2h, ENA3h. The ENA0h, ENA1h, ENA2h, and ENA3h signals allow the interrupt request to be acknowledged once confirmed. The RESETb signal enables the microprocessor 30 to reset these flip-flops. To prevent interrupt reprocessing, the WRCMPb signal obtained at the output of inverter 271 is supplied to the inverted D input of interrupt enable flip-flops 272, 274, 276, 278. These flip-flops are reset after the write signal WRCMPih becomes inactive.
[0518]
Command bit CMPI [7. . . 4] is a data bus DATA [7. . . 4] is always read as 0. Specifically, these command bits are read at the outputs of the tristate devices 278, 280, 282, 284. The input to the tri-state device is connected to digital ground. Tristate devices 278, 280, 282, and 284 are under the control of an RDCMPIh signal that indicates that microprocessor 30 has addressed the CMPI register and has begun reading.
[0519]
To read the comparator interrupt enable signals ENA0h, ENA1h, ENA2h, ENA3h, four status bits CMPI [3. . . 0] is used. These signals ENA0h, ENA1h, ENA2h, ENA3h are obtained at the Q outputs of flip-flops 272, 274, 276, 278 and these outputs connect to tristate devices 286, 288, 290, 292. The output of the tristate device is the data bus DATA [3. . . 0]. Tristate devices 286, 288, 290, 292 are under the control of RDCMPIh indicating that microprocessor 30 has addressed the CMPI register and has begun reading.
[0520]
The RDCMPSTh, RDCMPIh, and WRCMPIh signals are formed by the comparator decode system 294. Comparator decode system 294 can write and read registers CMPST and CMPI to internal address bus ADDR [4. . . 0] is decoded. Specifically, as shown in Table 7, since the CMPST register is located at the address location $ 0008, the address $ 0008 is assigned to the internal address bus [4. . . 0], the AND gate 296 (FIG. 65) is enabled for interrupt. Specifically, the AND gate 296 is an 8-input AND gate, and the address input ADDR [4, 2, 1, 0] composed of A4h, A2h, A1h, and A0h is supplied via the inverters 298, 300, 302, and 304. Then, ADDR [3], that is, A3h is directly supplied to one input of the AND gate 296, and signals SELh, DiSABLEb and PH2h from the microprocessor 30 are supplied to the AND gate 296.
[0521]
The hexadecimal address $ 0008 corresponds to the binary bit 00010. When address 01000 is supplied to the address inputs of A4h, A3h, A2h, A1h and A0h, the output of AND gate 296 becomes a logic 1 indicating that the CMPST register is being addressed by microprocessor 30. Specifically, the RDCMPSTh signal is obtained at the output of the double input AND gate 306 (FIG. 64). The input to the AND gate 306 is the Q output of the flip-flops 308 and 310. The CMPSTh signal obtained at the output of AND gate 296 is supplied to the D input of flip-flop 310. Timing for this flip-flop is performed by the microprocessor phase 2 clock signal PH2h. That is, the PH2h signal is applied to the clock input CK of the flip-flop 310 via the pair of series inverters 312 and 314. The inverted phase 2 clock signal obtained at the output of inverter 312 is applied to the inverted CK input of flip-flop 310. Microprocessor internal control bus CPUCTL [3. . . 0] is applied to the D input of flip-flop 308. The READh signal indicates that the microprocessor 30 is requesting a read operation. Similar to the flip-flop 310, a timing signal is applied to the clock input CK and the inverted CK of the flip-flop 308. Thus, if microprocessor 30 addresses $ 0008, a signal RDCMPST is generated at the output of AND gate 306, indicating that microprocessor 30 is reading the CMPST register.
[0522]
The RDCMPIh signal is obtained at the output of the dual input AND gate 316. The output of flip-flop 308 is provided to one input of AND gate 316, indicating that microprocessor 30 has begun reading. The other input to AND gate 316 is the Q output of flip-flop 318. A CMPIh decode signal is applied to the D input of flip-flop 318. The timing control of the flip-flop 318 is the same as that of the flip-flops 308 and 310. A CMPIh signal is obtained at the output of AND gate 320 (FIG. 60). The circuit including AND gate 320 and inverters 298, 300, 302, 304 outputs a CMPIh signal when microprocessor 30 addresses $ 0009.
[0523]
The WRCMPIh signal is obtained at the output of the double input AND gate 322 (FIG. 64). One input to AND gate 322 is the output of flip-flop 318, indicating that the CMPI register has been addressed. The other input to AND gate 322 is the output of NOR gate 324. NOR gate 324 is used to form a microprocessor write signal. That is, the output of the flip-flop 308 is supplied to one input of the NOR gate 324. The output signal from the NOR gate 324 is low during the write operation. The other input is the phase 2 clock output obtained at the output of inverter 278.
[0524]
Four configuration bits CFR [3. . . 0] is used for comparator mode control. These configuration bits CFR [3. . . 0] allows the output of the comparators 200, 202, 204, 206 to be ORed with port C. 0 permits OR operation and 1 prohibits. Specifically, the CFR register is a write-only register and includes flip-flops 326, 328, 330, and 332. The D inputs of these flip-flops are the data bus DATA [3. . . 0]. The Q outputs of these flip-flops are internal buses CFR [3. . . 0]. One input to the NAND gate 334 is the output of the NOR gate 324 and instructs a write operation. The other input is the output of flip-flop 336. A CFRh signal indicating that microprocessor 30 has addressed the CFR register is applied to the D input of flip-flop 336.
[0525]
The CFRh signal is a decode signal and is obtained at the output of the AND gate 338 (FIG. 65). AND gate 338 and inverter 298 are connected to address bus ADDR [4. . . 0] is enabled to enable the AND gate 338 interrupt, and when the microprocessor 30 addresses $ 001E, it forms the CFRh signal.
[0526]
Microprocessor 30 can reset comparator subsystem 58. That is, the computer control bus CPUCTL [3. . . 0] via the inverter 270, the reset signal RESETb is applied to the AND gates 262, 264, 266, 268 to reset the flip-flops 236, 238, 240, 242, 244. The RESETb signal is also applied to flip-flops 272, 274, 276, 278, 308, 310, 318, 326, 328, 330, 332, and 336, allowing the microprocessor 30 to reset the comparator subsystem 58. To.
[0527]
2. Processor bus interface logic
Microprocessor 30 communicates with the analog control system via, for example, seven registers ADCR, AMUX, ACFR, ADZ, AMZ, AVSF, ACFR located in the memory address space as shown in Table 7. The format of the register is shown in FIG. These registers are selected by the register selection flip-flops 350, 352, 354, 356, 358, 360, and 362 shown in FIG. 67, and are all read / write registers, and are decoded by the register decode subsystem 364 shown in FIG. The There are various register decoding methods. For example, seven programmable logic arrays (PLA) 366, 368, 370, 372, 374, 376, 378 may be provided. Each PLA is supplied directly or via an inverter 366, 368, 370, 372, 374 as shown in FIG. . . 0], and three control signals SELh, DISABLE and PH2h. The SELh signal corresponds to the microprocessor's ANABSh signal. The ANABSh signal is a register select signal from the microprocessor's master chip address decoder that allows region-by-region decoding. The DISABLEb signal corresponds to the microprocessor's IOOFF signal and is used to disable interrupts for all I / O devices during the test mode. The IOOFF signal is obtained at the output of buffer 375. The PH2 signal is the microprocessor phase 2 clock.
[0528]
The outputs of PLA 366, 368, 370, 372, 374, 376, 378 are register select signals ADZh, AMZh, AVSFh, ACSFh, ADCRh, AMUXh, ACFRh, indicating that a particular register has been addressed by microprocessor 30. . For example, address bus ADDR [4. . . 0], when the address $ 0020 appears, the register ADCR is selected. Similarly, the address of the other register is the address bus ADDR [4. . . 0], the corresponding register is selected.
[0529]
Output signals from the PLAs 366, 368, 370, 372, 374, 376, 378 are applied to the D inputs of the register selection flip-flops 350, 352, 354, 356, 358, 360, 362. The timing control of the register selection flip-flop is supplied to the flip-flop inverted CK input from the output of the inverter 380 and the phase 2 clock signal PH2h supplied to the clock input CK of these flip-flops through a pair of inverters 380 and 382. This is done by the inverted phase 2 clock signal. Microprocessor-controlled bus CPUCTL [3. . . 0] is applied to the reset input inversion R of the flip-flops via the inverter 384 to set these flip-flops to 0 simultaneously with the reset. The outputs of the register selection flip-flops 350, 352, 354, 356, 358, 360, 362 are register selection signals ADCRh, AMUXh, ACFRh, ADZh, AMZh, AVSFh, ACSFh.
[0530]
ACFR register
The ACFR register is a read / write register used by the A / D subsystem 78. This register includes flip-flops 386, 388, 390, 392, 394, 396, 398 (FIG. 67).
[0531]
The ACFR register is read and written by the microprocessor 30. Specifically, the D inputs of the flip-flops 386, 388, 390, 392, 394, 396, and 398 are connected to the data bus DATA [7. . . 0] to enable the microprocessor 30 to write to this register. The outputs Q of these flip-flops are also connected to the data bus DATA [7... 7 via the tristate devices 408, 410, 412, 414, 416, 418, 420, 422. . . 0] to enable reading of this register.
[0532]
During a read operation, tristate devices 408, 410, 412, 414, 416, 418, 420, 422 are under the control of read control NAND gate 424 and read / write control flip-flop 426, and the Q output of these flip-flops is data. Bus DATA [7. . . 0] to enable reading by the microprocessor 30. The ACFR [4] bit and corresponding tri-state device 422 input is connected to ground, so this bit is always zero.
[0533]
A read signal is output from the NAND gate 424. NAND gate 424 is a two-input NAND gate and is under the control of read / write control flip-flop 426 and ACFR selection flip-flop 354. Internal control bus CPUCTL [3. . . 0] is applied to the D input of the read / write control flip-flop 426. The timing control of the flip-flop is performed by the phase 2 clock signal PH2h supplied to the clock input CK and the inverted phase 2 clock signal supplied from the output of the inverter 380 to the inverted CK input of the flip-flop 426. The Q output of the flip-flop 426 is a read clock signal RDCLKh and is applied to the NAND gate 424. Therefore, the microprocessor 30 addresses the ACFR register (eg $ 0023) and sends the read signal READh to the computer control bus CPUCTL [3. . . 0], the flip-flops 386, 388, 390, 392, 394, 396, 398 and the ACFR [4] bit are read.
[0534]
During a write operation, the tristate devices 408, 410, 412, 414, 416, 418, 420 are typically in a high impedance state. A write control signal is applied to the D inputs of these flip-flops. The write control signal is under the control of the write control NOR gate 428 and NAND gate 430. NOR gate 428 is a two-input NOR gate with one input coming from phase 2 clock PH2h and the other input coming from read / write control flip-flop 426. The output of the NOR gate 428 is a write signal WRCLKh. Write signal WRCLKh is applied to one input of double input NAND gate 430. The other input to NAND gate 430 is ACFR register select signal ACFRh. The output of NAND gate 430 is then provided to the inverted D input of ACFR flip-flops 386, 388, 390, 392, 394, 396 and 398. Data bus DATA [7. . . 5] and DATA [3. . . 0] is supplied to the D inputs of these flip-flops to enable writing by the microprocessor 30. Bit ACFR [4] connects to digital ground.
[0535]
The ACFR register can be reset by the microprocessor 30. That is, the control bus CPUCTL [3. . . 0] is applied to the reset input R of the flip-flops 386, 388, 390, 392, 394, 396, and 398 via the inverter 432.
[0536]
As described above, the ACFR register is a configuration register used to configure the A / D subsystem 78. That is, the Q outputs of the flip-flops 386, 388, 390, 392, 394, 396, and 398 are connected to the inverters 434, 346, 438, 440, 442, 444, and 446. The outputs of inverters 434, 436, 438 and 440 are connected to internal bus ACFR [3. . . 0]. The outputs of inverters 444 and 446 are connected to internal bus ACFR [7, 6]. The output of the inverter 442 is supplied to the internal bus ACFR [5] and is also used as the signal ADPUh.
[0537]
The RDCLKh signal obtained at the output of the read / write control flip-flop 426 is utilized to form a state machine clock signal SMCLKh for use in an autozero / autorange state machine described below. The SMCLKh signal is obtained at the output of buffer 447. The input to the buffer is MUX448. MUX 448 allows an input signal CLKSRCh from an external clock source to be applied to its select input SL under the control of a test circuit. During normal operation, the SMCLK signal is output from flip-flop 450. The timing control of the flip-flop 450 is performed by the inverted phase 2 clock signal obtained at the output of the inverter 380. This flip-flop 450 can be reset by the microprocessor 30. The output from the NAND gate 452 is supplied to the D input of the flip-flop 450. NAND gate 452 is a double input NAND gate. One input to NAND gate 452 is the RDCLKh signal and the other input to NAND gate 452 is the output of OR gate 454. The input to the OR gate 454 is the ACSFh and AVSFh signals indicating that the AVCLK or ACSF register is addressed by the microprocessor 30 and therefore the SMCLK signal can be generated when the autozero / autorange operation is initiated.
[0538]
ADCR register
The ADCR register is used to control the operation of the A / D subsystem 78. This register is a byte wide read / write register and includes flip-flops 458, 460, 462, 464 and 466 (FIG. 107). The three bits ADCR [5], ADCR [2] and ADCR [0] are grounded and are always zero. That is, the bit ADCR [0] is grounded and connected to the input of the tristate device 468, and the output of the tristate device 468 is connected to the data bus DATA [0]. Similarly, bit ADCR [5] is also grounded and connected to tristate device 472, and the output of tristate device 472 is connected to data bus DATA [5].
[0539]
The remaining bits can also be read by the microprocessor 30. That is, the inverted Q outputs of flip-flops 458, 460, 462, 464, 466 are connected to tristate devices 474, 476, 478, 48, 482, and the outputs of these tristate devices are connected to data bus DATA [1, 3, 4, 6, 7].
[0540]
All bits ADCR [7. . . 0] Tristate devices 468, 470, 472, 474, 476, 478, 480, 482 are under the control of read control NAND gate 484. Normally, these tri-state devices are in a high impedance state. However, during a read operation, NAND gate 484 ensures that these tri-state devices are ADCR [7. . . 0] bits to the data bus DATA [7. . . 0]. NAND gate 484 is a two-input NAND gate. The ADCRh signal is applied to one input. This signal is a decode signal of the ADCR register. Specifically, since the ADCR register is located at memory address $ 0020, when this address is written by microprocessor 30, the ADCRh signal is active. The other input to the NAND gate 484 is the RDCLKh signal. Therefore, when the microprocessor 30 addresses the ADCR register and starts reading, the NAND gate 484 can be interrupted.
[0541]
Bits ADCR [1], ADCR [3] and ADCR [4] are control bits that can be written by microprocessor 30. Specifically, the D input of flip-flops 458, 460, 462 is connected to data bus DATA [1, 3, 4], and the inverted D input is connected to the output of double input NAND gate 486. The ADCRh signal is applied to one input of NAND gate 486 to indicate that the ADCR register has been addressed by microprocessor 30. The WRCLKh signal is applied to the other input. Therefore, when the microprocessor 30 addresses the ADCR register and starts a write operation, the NAND gate 486 is permitted to be interrupted.
[0542]
Bits ADCR [7] and ADCR [6] are read-only status bits formed by flip-flops 464 and 466, indicating that the auto-zero sequence and A / D conversion is complete. Flip-flops 464 and 466 are clocked by phase 2 clock signal PH2h through a pair of inverters 488 and 490. State signals EOCh and EOAZh representing the state of the A / D sub-synthes 78 and the auto-zero operation are applied to the D inputs of flip-flops 464 and 466 through a control circuit which will be described later. Specifically, the end of the autozero signal EOAZh that indicates the completion of the autozero process is applied to the inverting S input of the flip-flop 492 via the inverter 494, and the Q output of the flip-flop 492 is applied to the D input of the delay flip-flop 496. Supplied. The Q output of flip-flop 496 is supplied to the D input of flip-flop 464 via buffer amplifier 498, and the inverted Q output of flip-flop 464 is sent to data bus DATA [6] via tris rate device 480 and buffer amplifier 500. Provided to complete auto-zero flag.
[0543]
The EOCh signal is applied to the flip-flop 466 via the inverter 504 and a control circuit described later. The EOCh signal indicates the completion of the A / D conversion process. The output of the inverter 504 is supplied to the inverting S input of the flip-flop 502, and the Q output of the flip-flop 502 is supplied to the D input of the flip-flop 506. The Q output of the delay flip-flop 506 is supplied to the D input of the flip-flop 466 via the buffer amplifier 508, and the output of the buffer 508 is supplied to the D input of the flip-flop 466. The inverted Q output of flip-flop 466 is supplied to data bus DATA [7] via tri-state device 482 and buffer amplifier 510 to generate an A / D conversion completion flag.
[0544]
The timing control of flip-flops 496 and 506 is performed by the phase 2 clock signal obtained at the output of inverter 488. Both flip-flops 496, 506 and flip-flops 464, 466 can be reset by microprocessor 30 via the RESETb signal obtained at the output of inverter 516.
[0545]
ACFR [5] is a command bit that resets the auto-zero completion and A / D conversion completion flags and resets bits ACFR [6] and ACFR [7] to remove the A / D interrupt request SYI1b signal from the microprocessor 30. . Command bit ACFR [5] is obtained on data bus DATA [5] and supplied to one input of double input NAND gate 512. The other input to NAND gate 512 is the non-inverted output of NAND gate 486 that allows a write operation to the ADCR register. The output of NAND gate 512 is supplied to one input of dual input AND gate 514. The other input to AND gate 514 is a microprocessor reset signal RESETb obtained at the output of inverter 516. The output of the AND gate 514 is supplied to the reset input inversion R of the flip-flops 492 and 502 to reset the completion flag and remove the A / D interrupt SY1B.
[0546]
The A / D interrupt signal SY11b is formed at the output of the 3-input NAND gate 516 when the A / D interrupt ADCR [4] is enabled upon completion of the auto-zero sequence and A / D conversion. One input to NAND gate 516 is the output of 2-input OR gate 518. The inputs to OR gate 518 are status bits ADCR [6] and ADCR [7] obtained at the outputs of buffers 517 and 519 connected to the Q outputs of flip-flops 464 and 466, and these bits ADCR [7,6]. Indicates completion of auto-zero operation and A / D conversion, respectively. The other input to the NAND gate 516 is an ADCR [4] bit that indicates interrupt permission. The third input is supplied from a test circuit that is normally used only during testing.
[0547]
ADCR [2] is a command bit that can be written by the microprocessor 30 and used to initiate an A / D sequence. This bit is obtained on the data bus DATA [2] and is supplied to the double input NAND gate 520. The other input to NAND gate 520 is provided from ADCR register write control NAND gate 486. The Q output of the flip-flop 522 is supplied to the D input of the flip-flop 524. The output of the flip-flop 524 is supplied to the D input of the delay flip-flop 526 via the buffer 525. The Q output of the delay flip-flop 526 is used to form the start autozero signal STAZh. Specifically, the Q output of the flip-flop 526 is supplied to one input of the double input AND gate 528 via the buffer 530. The other input to the AND gate 528 is supplied from a test circuit. The output of the AND gate 528 is a STAZh signal.
[0548]
The STAZh signal is cleared if the auto-zero state machine is in use (AZBSYh). Specifically, the AZBSYh signal is supplied to one input of the 2-input AND gate 530 through the inverter 531. The RESETb signal from the microprocessor 30 is applied to the other input. The output of AND gate 530 is supplied to the inverting R input of flip-flop 522 to reset the flip-flop. The timing control of the flip-flops 524 and 526 is performed by the SMCLKh signal obtained at the output of the inverter 527. Flip-flops 524 and 526 are reset by microprocessor 30 via a RESETb signal applied to reset input inversion R.
[0549]
The ADCR [1] bit is used to control the four sampling / holding switches 108, 110, 112, 114. That is, the D output of the flip-flop 458 is supplied to one input of the AND gate 532, and the other input to the AND gate 532 is supplied from the test circuit. The output of the AND gate 532 is a signal SAMPh for controlling the sampling / holding switches 108, 110, 112, and 114.
[0550]
The ADCR [3] bit available at the Q output of flip-flop 462 is used to control the integrator reset. Specifically, the output of the flip-flop 462 is supplied to one input of a two-input AND gate 534, and the other input of the AND gate 534 is supplied from a test circuit. The output of the AND gate 534 is an integrator reset signal INTRESh. This signal is applied to buffer 757 (FIG. 73) to generate the DISCHh signal and is also applied to switch 96 (FIG. 88). If this signal is high, switch 96 (FIG. 41) disconnects the MXO pin from current mirror 92 and shorts it to analog ground AVSS. As long as this bit remains set, the switch 96 remains shorted. The short circuit switch 96 can be opened by writing 0 to ADCR [3]. This signal also represents the current state of switch 96.
[0551]
Input multiplexer control
An 8-bit read / write register AMUX [7. . . 0] is used. This register is divided into two fields, one of which controls the voltage input and controls the signal VMUX [3. . . 0] and the other field controls the current input to signal CMUX [3. . . 0] is generated.
[0552]
VMUX [3. . . 0] signal is formed by flip-flops 536, 538, 540, 542 (FIG. 69). The D inputs of these flip-flops are the data bus DATA [3. . . 0] to enable writing by the microprocessor 30. The outputs of these flip-flops are connected to the data bus DATA [3... Via tristate devices 544, 546, 548, 550. . . 0] so that the microprocessor 30 can read the contents of these flip-flops. Tristate devices 544, 546, 548, 550 are in a high impedance state and are under the control of NAND gate 552. The NAND gate 522 is a two-input NAND gate, and the read clock signal RDCLKh is applied to one input to instruct the read operation by the microprocessor 30 as described above, and the AMUX signal is applied to the other input. Indicating that this register has been addressed by the microprocessor 30. That is, the AMUX register is located at memory location $ 0021 and when the microprocessor 30 addresses this location, the AMUXh signal is active high. Therefore, the Q outputs of flip-flops 536, 538, 540, and 542 are connected to data bus DATA [3. . . 0], the microprocessor 30 can read the contents of the flip-flop.
[0553]
A write operation to the flip-flops 536, 538, 540, and 542 is controlled by the NAND gate 554. This NAND gate 554 outputs a write signal WRMUXb applied to the inverted D inputs of these flip-flops. The NAND gate 554 is a three-input NAND gate, and the write clock WRCLKh signal is applied to the first input, the AMUXh signal is applied to the second input, and the ARBSYh signal is applied to the third input. The ARBSYh signal indicates that the autoranging system is in use and will be described in detail later.
[0554]
The flip-flops 536, 538, 540, and 542 are reset by the RESETb signal applied to the respective reset input inversions R. The RESETb signal enables the microprocessor 30 to reset these flip-flops.
[0555]
CMUX [3. . . 0] signal is formed by flip-flops 556, 558, 560, and 562. The D input of these flip-flops is the data bus DATA [7. . . 4] to enable writing by the microprocessor 30. The Q outputs of these flip-flops are connected to the data bus DATA [7... Via tristate devices 564, 566, 568, 570 for read operations. . . 4]. The tri-state device is normally in a high-impedance state, and the microprocessor 30 starts a read operation so that the address $ 0021 is assigned to the address bus ADDR [4. . . 0] is under the control of NAND gate 552 which allows these flip-flops to be read. The write operation to the flip-flops 556, 558, 560, and 562 is controlled by the NAND gate 554 as in the case of the flip-flops 536, 538, 540, and 542.
[0556]
The outputs of the flip-flops 536, 538, 540, 542, 556, 558, 560, and 562 are connected to the MUX control signal MUXCTL [26. . . 0] is used. That is, the voltage channels MUX 66 and 68 are connected to the control signal VMUX [3. . . 0] signal and the voltage channel MUX66 is CMUX [3. . . 0] signal. These signals are decoded by a series of inverters, OR gates and AND gates (FIG. 67) to form a MUX control signal MUXCTL that allows individual control of each of the voltage and current channels MUX. Specifically, CMUX [3... Is input to one input of double input AND gates 572, 574, 576, and 578. . . 0] signal is applied, and the signal CAZh is applied to the other input via the inverter 580. Signal CAZh indicates that current amplifier 90 is being autozeroed. The signal CAZh is also used to form the signal CSHRH used for the A / D subsystem 78. Signal CSHRH is obtained at the output of inverter 581 connected in series with inverter 580.
[0557]
The output of NAND gate 572 is connected to a series of inverters 582, 584, 586, 588, 590, 592, 594 connected in series, and the output of NAND gate 574 is a series of inverters 596, 598, 600 connected in series. , 602, 604, 606, 608 and the output of NAND gate 578 is connected to a series of inverters 624, 626, 628, 630, 632, 634, 636 connected in series. The outputs of inverters 594, 608, 622, 636 are connected to one input of double input OR gates 638, 640, 642, 644, and the outputs of inverters 582, 596, 610, 624 are connected to the other input. The outputs of NAND gates 572, 574, 576, and 578 are applied to one input of double input OR gates 646, 648, 650, and 652, and the outputs of inverters 592, 606, 620, and 632 are applied to the other input. . The outputs of the OR gates 638, 640, 642, 644, 646, 648, 650, 652 are applied to one input of the dual input AND gates 654, 656, 658, 660, 662, 664, 666, 668, and the internal bus ACFR [3. . . 0] from ACFR [3. . . 0] bit is applied to the other input to control input MUX 66 (FIG. 41 is in current mode or voltage mode. If 1 is present in ACFR [3 ... 0] bits, current mode is selected. The ACFR [3] bit is applied to the inputs of AND gates 654 and 656, the ACFR [2] bit is applied to the inputs of AND gates 658 and 660, and the ACFR [1] bit is input to AND gates 608 and 610. And ACFR [0] is applied to the inputs of AND gates 666, 668. The outputs of AND gates 654, 656, 658, 660, 662, 664, 666, 668 allow individual control of current channel MUXes 66. The decode signal MUXCTL [20.
[0558]
Sample / hold switches 108, 110, 112, 114 can also be individually controlled by a decode circuit (FIG. 72) including inverters 670, 672, 674, 676, 678, 680 and 3-input AND gates 682, 684. Specifically, inverters 670, 672, 674, 676 are connected to internal ACFR bus [3. . . 0] and the outputs of inverters 670 and 672 are obtained at NAND gate 532 (FIG. 31) and applied to AND gate 682 along with the SAMPh signal indicating that command bit ACFR [1] has been set. The output of the inverters 674 and 676 is applied to the AND gate 684 along with the SAMPh signal. The SAMPh signal is also connected to the inverters 678 and 680, and the output of the AND gate 684 is a signal MUXCTL [24.] that enables individual control of the sample / hold switches 108, 110, 112, and 114. . . 21]. Specifically, the AND gate 746 is a two-input AND gate, the WRMUXb signal is applied to one input, and the signal VAZh is applied to the other input via the inverter 748. As will be described later, signal VAZh is active, indicating that voltage amplifier 80 is being zeroed. The outputs of the AND gates 724, 726, 728, 730, 732, 734, 736, 738, 740 are signals MUXCTL [9. . . 0].
[0559]
As will be described in detail later, when the current channel is selected, the autoranging operation is suppressed. The output of AND gate 720 is used to form signal MXOSELh via inverter 750. Specifically, signal MXOh indicating that the current channel has been selected is formed at the output of AND gate 752 and corresponds to the MUXCTL [9] signal. The AND gate 752 is a two-input AND gate, one input is connected to the test circuit, and the other input is connected to the OR gate 754. The OR gate 754 is a two-input OR gate, one input is connected to the test circuit and the other input is connected to an AND gate 742 indicating that the current channel has been selected.
[0560]
At the output of buffer amplifier 756, a VNULLh signal is formed. This VNULLh signal controls zero switch 86 (FIGS. 69 and 87) to auto-zero voltage amplifier 80. The input to buffer amplifier 756 is the output of 2-input AND gate 758. One input to AND gate 758 is a VAZh signal indicating that amplifier 80 is being autozeroed, and the other input is the same signal VAZh applied through inverters 748 and 760.
[0561]
An AGNDh signal is formed at the output of the 2-input OR gate 761. One input to the OR gate 761 is the output from the AND gate 744 and the other input is the VNULLh signal. The voltage channel is grounded using the AGNDh signal (FIG. 3). The AGNDh signal is obtained as MUXCTL [10].
[0562]
MUXCTL [26, 25, 12, 11] is used together with the test circuit.
[0563]
Autozero register ADZ, AMZ
ADZ and AMZ registers are used in conjunction with auto-zero logic 98 for current and voltage amplifiers 80,90. Autozero logic corrects the offsets of amplifiers 80 and 90 caused by the adoption of CMOS technology during manufacturing.
[0564]
ADZ register
The ADZ register (FIG. 74) is a 6-bit read / write register containing the offset correction value of the voltage amplifier 80. As already mentioned, this register write operation is for diagnostic and verification purposes only. This register is loaded with the offset correction value of amplifier 80 upon completion of the autozero sequence.
[0565]
Specifically, the data bus DATA [7... Is connected to this register including flip-flops 762, 764, 766, 768, 770 and 772. . . 0] is applied. MUXes 774, 776, 778, 780, 782, and 784 connect the inputs of these flip-flops to the data bus DATA [7. . . 0] or zero bus ZERO [5. . . 0]. The ZERO "5 ... 0" bus contains the offset correction value of the amplifier being zeroed and allows the offset correction value to be written to the ADZ register. Data bus DATA [5. . . 0] is applied to the A input of MUXes 774, 776, 778, 780, 782, 784. The ZERSEL signal is applied to the MUXes select input SEL to control whether the ADZ register is loaded from the data bus or from the zero bus. The outputs of MUXES 774, 776, 778, 780, 782 are applied to the D inputs of flip-flops 762, 764, 766, 768, 770, 772. The ZERSELh signal (FIG. 76) formed by the autozero state machine indicates that the state machine is in state S3. In state S3, the offset correction value is latched into the ADZ register by the VZCLKh signal described below. The VZCLKh signal is formed by an auto-zero state machine and is obtained at the output of buffer 803. This signal VZCLKh is applied to the inverted G input of flip-flops 762, 764, 766, 768, 770, 772.
[0566]
The Q outputs of flip-flops 762, 764, 766, 768, 770, 772 are connected to the internal bus VZERO [5. . . 0]. The Q output of the flip-flop is connected to a data bus [5 .. 5 via tristate devices 786, 788, 790, 792, 794, 796. . . 0] to enable the microprocessor 30 to read the flip-flop. Bits ADZ [7,6] are always 0 because they are connected to the data bus DATA [7,6] via tristate devices 798,800 having ground inputs.
[0567]
Tristate devices 786, 788, 790, 792, 794, 796, 798, and 800 are the outputs of flip-flops 762, 764, 766, 768, 770, and 772 and the data bus DATA [7. . . As long as the connection with [0] cannot be prevented, it is in a high impedance state except during the reading operation. The tri-state device is under the control of NAND gate 802. The output of NAND gate 802 is a VZRDb signal representing ADZ register read. Inputs to NAND gate 802 are signals RDCLKh and ADZh. The read signal RDCLKh is a read clock signal. As for the ADZh signal, the microprocessor 30 sets the address $ 0024 to the address bus ADDR [4. . . 0] indicates that the message has been sent. The ADZ register is loaded by the VZCLKh signal.
[0568]
The ADZ register can also be reset by the microprocessor 30. Specifically, the RESb signal is applied to the reset input of the flip-flops 762, 764, 766, 768, 770, 772.
[0569]
AMZ register
The AMZ register is a 6 bit read / write register and contains an offset correction value associated with the current mirror amplifier 92. This register is loaded with the correction value when the autozero sequence is complete. The write operation to this register is for diagnostic and verification purposes only.
[0570]
The AMZ register includes flip-flops 804, 806, 808, 810, 812, 814. The Q outputs of these flip-flops are connected to the internal bus CZERO [5. . . 0]. The inputs of these flip-flops are connected to the data bus DATA [7... Via MUX 774, 776, 778, 780, 782, 784. . . 0] is applied. The flip-flop is clocked by the CZCLKb signal from the auto-zero state machine and latches the offset correction value of the current amplifier 90 (FIG. 41) in the AXZ register in state S7 (see Appendix C) described below. The CZCLKb signal is applied to the inverting D inputs of these flip-flops through buffer 816. A RESb signal is applied to the reset input R of the flip-flop to reset the flip-flop. The Q output of the flip-flop is connected to a data bus DATA [5... Via tristate devices 818, 820, 822, 824, 826, 828. . . 0]. Bits AMZ [7,6] are not used and are always zero. Specifically, the data bus DATA [7, 6] is connected to the outputs of the tristate devices 830 and 832 respectively. The inputs to the tristate devices 830 and 832 are grounded. Therefore, AMZ [7,6] is always 0.
[0571]
The tristate devices 818, 820, 822, 824, 826, 828, 830, 832 are all under the control of NAND gate 834. The output of NAND gate 834 is a signal CZRDb representing the reading of the AMZ register. The RDCLKh signal is applied to one input of the NAND gate 834 and the AMZh signal is applied to the other input. AMZh indicates that the microprocessor 30 has written to address $ 0025.
[0572]
The flip-flops 804, 806, 808, 810, 812, and 814 are reset by the microprocessor 30. That is, the RESb signal is applied to the reset input of these flip-flops.
[0573]
Auto zero state machine
The autozero state machine generates the sequencing necessary to zero the voltage and current amplifiers 80, 90 by adjusting the internal bias current. The amplifier inputs and outputs are isolated from the associated circuitry throughout the autozero sequence, and the inputs are grounded. The auto-zero state machine changes the bias current differentially in discontinuous steps via a shunt (FIG. 52) until the amplifier output changes state. FIG. 91 shows an amplifier capable of auto-zeroing. The number of steps corresponding to the state change represents the offset correction value. This correction value stored in the ADZ and AMZ registers has already been described.
[0574]
The autozero state machine is shown in Appendix C, FIG. The autozero state conversion table, state diagram and conversion table state equation are also shown in Appendix C.
[0575]
The state machine includes three state register flip-flops 836, 838, 840 and NAND gates 842, 844, 846, 848, 850, 852, 854, 856, 858, 860, 862, 864, 866 as shown in FIG. Including. It also includes various inputs and outputs for the state machine as described below. The state register flip-flop outputs state variables R0h, R0b, R1h, R1b, R2h and R2b. These variables are used to develop the state equation shown in Appendix C together with the variables R0d, R1d, R2d obtained at the outputs of NAND gates 848, 856, 866.
[0576]
Each flip-flop in the status register is clocked by the SMCLKh signal described above. A reset signal RESETb obtained at the output of the inverter 892 is applied to the reset input R of each flip-flop.
[0577]
The outputs of state register flip-flops 836, 838, and 840 define the autozero state assignment of the autozero state machine according to Appendix C, Table C1. The eight permissible states are defined as follows:
SO-idle state. Since the state machine is in the active state, it is in the idle state waiting for the start autozero signal STAZh. The state machine remains idle while the autoranging state machine is in use. The linkage between the two state machines is performed by an auto-range using signal ARBSYh. If the STAZh signal is active and the ARBSYh signal is inactive, the state machine can transition to state S1.
[0578]
S1-5 microsecond delay. States S1 and S2 form a loop that repeats until the voltage amplifier output changes its state or counter 868 reaches its final value. During state S1, the time request signal TIMREQh is active and the timeout signal TIMOUTh is monitored. A 5 microsecond timer (FIG. 75) is triggered under the action of the time request signal which is active in state S1. When the timer measures 5 microseconds, the timeout TIMOUTh signal becomes active. As a result, the state machine transitions to state S2 or S3. If the amplifier output VAMPh signal remains high and the bias current has not yet reached a sufficiently high level, indicating that the counter 868 has not yet reached the final count as indicated by the FULLb flag, the state machine The process proceeds to S2. If the amplifier output signal goes low or the counter reaches the final count, the state machine transitions to state S3. The amplifier 80 reaches a stable output with a delay of 5 microseconds.
[0579]
S2-clock counter. State S2 is entered if counter 868 has not yet included a full count and is not sufficient to generate an appropriate bias current to zero amplifier 80. The clock counter signal is active in state S2 and increments the count value by one. The state machine always moves to state S1 at the next clock pulse.
[0580]
S3-Latch ADZ value. When the state of the voltage amplifier output switches or the counter 868 reaches the final count, state S3 is entered. The current count of the counter is latched into the ADZ register by activating the VZCLKh signal for one state time. The state machine always moves to state S4.
[0581]
S4-Clear counter. In state S4, the state machine starts auto-zeroing current amplifier 90. The counter is paid by the ZERRESb signal, and the count value is sent to the AMZ register and current amplifier 90 by switching from MUXes 774, 776, 778, 780, 782, 784 appearing at the counter output. The state machine always moves to state S5.
[0582]
S5-5 microsecond delay. The states S5 and S6 are the same as the states S1 and S2 except that the counter is connected to the current amplifier 90, and the machine shifts from S5 to S7 in response to the output CAMPh of the current amplifier.
[0583]
S6-clock counter. This state is exactly the same as state S2. The state machine always moves to state S5.
[0584]
S7-AMZ value latch. This state is the same as state S3. The current contents of counter 868 are latched in the AXZ register. The auto-zero signal EOAZh ends and indicates the completion of the auto-zero operation.
[0585]
Auto zero input
The input signals to the autozero machine are listed below:
ARBSYh-Auto range in use. If the autoranging state machine is not idle, this signal is active high and is applied to the state machine via inverter 870. This signal will be described again in connection with the autorange state machine.
[0586]
STAZh-Auto zero start. This signal is active high when the first autozero bit in the command register is written. This signal is available at the output of AND gate 528 (FIG. 69).
[0587]
VAMPb-Voltage amplifier output. This signal is active high when the voltage amplifier 80 is auto-zeroed. The VAMPh signal is an output signal of the voltage amplifier 80 and is applied to the flip-flop 889.
[0588]
CAMPb-Current amplifier output. This signal is low when the current amplifier 90 is auto-zeroed. The CAMPb signal is an output signal of the current amplifier 90 and is applied to the flip-flop 891.
[0589]
TIMOUTh-timeout. This signal goes active high after a 5 microsecond delay. This signal is available at the output of NAND gate 870 (FIG. 75). NAND gate 870 is a two-input gate with one input active during test mode and the other input connected to a 5 microsecond timer consisting of flip-flops 872, 874, 876, 878 and NAND gate 880. Yes. The Q output of the flip-flop is connected to the input of a NAND gate 880. The flip-flops 842 and 846 are configured so that the respective inverted Q outputs are connected to the respective D inputs. The Q outputs of the flip-flops 872, 874, 876 are connected to the clock inputs CK of the flip-flops 874, 876, 878, respectively. The TIMOUTb signal obtained at the output of inverter 871 (FIG. 76) is also applied to the autozero state machine. The TIMOUTb signal is applied to NAND gate 860. The SMCLKh signal is applied to the inverter 882 connected to the clock input CK of the output flip-flop 872. The reset input inversion R of the flip-flops 872, 874, 876, and 878 is controlled by an OR gate 884. This OR gate 884 is a two-input OR gate, and signals AZTIMh and ARTIMh are applied to these inputs.
[0590]
FULLb-counter full. This signal becomes active low when the counter 868 used to set the bias current reaches 111111 counts. 111111 count is the maximum bias count value. Counter 868 includes flip-flops 872, 874, 876, 878, 880, 882 and NAND gate 884 connected as shown in FIG. The Q outputs of flip-flops 872, 874, 876, 878, and 882 are connected to NAND gate 884, and this Q output is connected to FULLb flag and internal ZERO [5. . . 0] Busbar. The FULLb flag is applied to the inputs of NAND gates 842 and 854, and is also applied to the OR gate 886 via the inverter 888. The other input to the OR gate 886 is connected to the output of the flip-flop 889. An input to the flip-flop 889 is a signal VAMPh output from the voltage amplifier 80. Flip-flop 889 is clocked by the complement of the SMCLKh signal from inverter 890. The flip-flop 889 is reset by the RESETb signal output from the inverter 892. The output of the OR gate 886 is applied to the NAND gate 858.
[0591]
RESETh-Reset. During the system reset process, this signal becomes active high and resets the state register flip-flops 836, 838, and 840.
[0592]
Auto zero output
ZERRESb-Zero counter reset. This signal resets the bias current counter 868 in the active low state. This signal is active in states S0 and S4. This signal is output from the NAND gate 894.
[0593]
ZERCLKh-Zero counter clock. This signal increments bias current counter 868 in the active high state. This signal is active in states S2 and S6 and is output from NAND gate 896.
[0594]
TIMREQh-Time request. This signal is active in states S1 and S5 and requests a 5 microsecond delay in the active high state. This signal is output from a two-input OR gate 898. The outputs from the AND gates 900 and 902 are applied to the input of the OR gate 898. The inputs to these AND gates are connected to the output of the state machine.
[0595]
AZBSYh-Autozero in use. This signal indicates that auto-zero operation is active in the active high state. The AZBSYh signal also inhibits the microprocessor 30 from writing to the autozero register by inhibiting the action of the NAND gate that decodes the register select signals AMZh, ADZh and the write clock signal WRCLKh. This signal is active in states S1, S2, S3, S4, S5, S6 and S7. This signal is available at the inverted output of NAND gate 904.
[0596]
EOAZh-Auto zero end. This signal sets flip flop 492 (FIG. 69) in the ADCR status register to indicate the completion of the autozero process in the active high state. This signal also clears the flip-flop forming the STAZh signal and is active in state S7. This signal is output from the AND gate 906.
[0597]
CAZh-Auto current zero. This signal is active high, indicating that current amplifier 90 is being autozeroed. This signal is active in states S4, S5, S6 and is obtained at the inverted output of the two-input NOR gate 908. The input to NOR gate 908 connects to AND gates 910 and 912 that connect to the state machine.
[0598]
VAZh-Voltage auto zero. This signal indicates that, in the active high state, the voltage amplifier 80 is autozeroing and is active in states S1 and S2. This signal is available at the non-inverting output of NAND gate 914.
[0599]
CZCLKh-zero current register clock. This signal clocks the AMZ register for current amplifier bias count in the active low state. This signal is formed by decoding the register select signal AMZh and the write clock signal WRCLKh when the state machine is in the idle state. When the state machine becomes active, S7 is decoded and a clock pulse to the register is generated. This signal is active in state 7. This signal is output from a two-input AND gate 916. One input to AND gate 916 is the inverted output from NOR gate 908 and the other input is the output from 3-input NAND gate 918. The first input to NAND gate 918 is the non-inverted output of NAND gate 904, and the second and third inputs are the AMZh and WRCLKh signals.
[0600]
VZCLKh-Zero voltage register clock. This signal clocks the ADZ register for voltage amplifier bias count in the active low state. When the state machine is in the idle state, this signal is formed by decoding the register select signal ADZh and the write clock signal WRCLKh. When the state machine becomes active, S3 is decoded and a clock pulse to the register is generated. This signal is active in S3 and is output from the 2-input AND gate 920. The inverted output of the NAND gate 914 is applied to one input, and the other input is connected to the output of the 3-input NAND gate 922. The ADZh and WRCLKh signals are applied to the two inputs, and the non-inverted output from NAND gate 904 is applied to the third input.
[0601]
AZST bus-Auto zero state. The 3-bit bus includes auto-zero state machine flip-flops 836, 838, and 840. This bus enables the flip-flop to be read in the test state.
[0602]
Auto-zero machine behavior
The autozero state machine autozeros voltage and current amplifiers 80,90. Autozeroing is triggered by software that sets a bit in the command register containing flip-flops 522, 524, 526. Specifically, as is clear from FIG. 69, when the command bit ADCR [2] is written to the NAND gate 520, the NAND gate 520 causes the flip-flop 522 so that the AND gate 528 outputs the start autozero signal STAZh. 524 and 526 are controlled.
[0603]
The voltage and current amplifiers 80, 90 are autozeroed in the manner described below. When the start auto-zero signal STAZh is generated, first, the 6-bit counter 868 (FIG. 74) is paid. This counter 868 is cleared by the ZERRESb signal in states S0 and S4. When the 6-bit counter 868 is paid out, the voltage amplifier 80 is in an auto-zero state with its non-inverting input grounded through MUXes 66,86. This is done by the VAZh signal which is active in states S1 and S2. In response to this signal, an AGNDh signal is generated at the output of the OR gate 924, and the non-inverting input of the voltage amplifier 80 is grounded via the MUXes 66 and 86. MUX 88 removes internal compensation from voltage amplifier 80. Next, ZERO [5. . . 0] After the output of counter 868 is gated to the bus, a 5 microsecond delay is timed. This is achieved by the circuit of FIG. When the 5 microsecond delay is over, a TIMOUTh signal is generated at the output of NAND gate 870. When the delay ends, the output signal VAMPh of the voltage amplifier 80 is checked. The full count signal FULLb of the counter 868 is also checked. If either of the signals is active, the count is latched into the ADZ register by the state machine, otherwise the counter 868 is incremented and the 5 microsecond delay is again timed. After the count is latched, the above sequence is repeated for the current amplifier 90.
[0604]
AVSF and ACSF autoranging registers
The voltage scale register AVSF (FIG. 77) is a read / write register used to control the operation of the voltage input ranging circuit 84 (FIGS. 41 and 87). The operation mode of the amplifier 80 is determined by the value written in this register. When 0 is written to this register, the voltage amplifier 80 is in autoranging mode, and when a non-zero value is written, autoranging is inhibited and the voltage amplifier 80 is set to fixed gain mode. This register is not a true read / write register, and the value read is not necessarily the same as the value written. If 0 is written to the AVSF register, autoranging can be performed, but 0 cannot be read from this register. The assumed values are shown in Table 9. The value read from this register is one of various scale factors that correctly scale the 8-bit A-D output. There are five possible values: x1, x2, x4, x8 and x16.
[0605]
The AVSF register includes six flip-flops 944, 946, 948, 950, 952, 954. The D inputs of these flip-flops are connected to the data bus DATA [5. . . 0]. When a non-zero value is written to the AVSF register, the NAND gate 998 detects this and suppresses the autoranging operation. The inverting D inputs of the flip-flops 944, 946, 948, 950, 952, and 954 are connected to the output of the buffer amplifier 955. The input to buffer amplifier 955 is signal VRCLKb. This signal is defined in the context of the autoranging state machine and is used to control the read / write operation of the AVSF register. The Q outputs of flip-flops 944, 946, 948, 850, and 852 are connected to the B inputs of MUX 956, 958, 960, 962, and 964, respectively. The D output of the flip-flop 954 is the signal VGAIN32h. This signal VGAIN 32h is obtained from the GAIN [4. . . 0] is applied to the ranging circuit 84 and MUXes 86 of the voltage amplifier 80 to control the voltage gain. As will be described in detail later, the counter 1180 includes a value that defines the result range of the auto-ranging of the voltage amplifier 80 and the current amplifier 90. More specifically, the Q outputs of the flip-flops 944, 946, 948, 950, 952, and 954 under the action of the MUX 956, 958, 960, 962, and 964 are the gain bus GAIN [4. . . Or the A input of MUX966, 968, 970, 972, 974. Since the B input of MUX 966, 968, 970, 972, 974 is grounded, flip-flops 944, 946, 948, 850, 852, 954 are either grounded or tristate devices 976, 978, 980, 982, 984 and the data bus DATA [5. . . 0]. Tristate devices 976, 978, 980, 982, 984 are under the control of signal VRRDb (FIG. 78).
[0606]
The MUXs 966, 968, 970, 972, and 974 are connected to one input of a plurality of AND gates 986, 988, 990, 992, and 994, and the other input is connected to the output of the inverter 996. The input to inverter 966 is a voltage autozero signal VAZh (FIG. 75) indicating that voltage amplifier 80 is in autoranging. The outputs of the AND gates 986, 988, 990, 992, 994 are VGAIN [4. . . 0] Connect to the bus.
[0607]
MUX 956, 958, 960, 962, 964 are under the control of NAND gate 998 forming signal VRZEROh. This signal indicates that the microprocessor 30 has written 0 to the AVSF register to start voltage autoranging. The signal VRZEROh is active high to determine whether the voltage amplifier 80 is in autoranging mode or fixed gain mode. The input to NAND gate 998 is the Q output of flip-flops 944, 946, 948, 950, 952. When 0 is written to the AVSF register, the Q outputs of flip-flops 944, 946, 948, 950, and 952 become high or true. As a result, the signal VRZEROh becomes active, and the MUX 956, 958, 960, 962, 964 outputs the Q output signal from the flip-flops 944, 946, 948, 950, 952, 954 to VGAIN [4. . . 0] to place the circuit in autoranging mode. When a non-zero value is written to the AVSF register, this is detected by the NAND gate 998 and the circuit is in fixed gain mode. As a result, the MUX 956, 958, 960, 962, 964 connects the Q output signal from the flip-flops 944, 946, 948, 950, 952, 954 to the MUX 966, 968, 970, 972, 974. MUX966, 968, 970, 972, 974 either grounds the Q output of flip-flops 944, 946, 948, 950, 952, 954 or connects to AND gates 986, 988, 990, 992, 994 and AND Gate VGAIN [4. . . 0] Connect to the bus. MUX 966, 968, 970, 972, and 974 are under the control of AND gate 1000 that inhibits auto-ranging of voltage amplifier 80 when the current mode is selected and auto-ranging. The AND gate 1000 is a 3-input AND gate. A voltage amplifier autoranging signal VRZEROh is applied to the first input and an AZBSYb signal is applied to the second input indicating that the autozero signal is in use. The output of AND gate 1002 is a signal CURRENTh indicating that the current mode has been selected. This CURRENTh signal is applied to the third input of the AND gate 1000. The AZBYb signal inhibits the autorange state machine when the autozero machine is active. When the current subsystem is selected, AND gate 1002 inhibits autoranging.
[0608]
The REGRESb signal is applied to the reset input R of the flip-flops 944, 946, 948, 950, 952, 954. The REGRESb signal is output from the inverter 1004 (FIG. 78). The input to the inverter 1004 is CPCTL [3. . . 0] Signal RESETh from the bus.
[0609]
The current magnification register ACSF is a read / write register used for operation control of the current input autoranging circuit. The value written to this register determines the operating mode of the current subsystem. When 0 is written, the current subsystem is in autoranging mode, and when a non-zero value is written, autoranging mode is inhibited and the current mirror is set to a fixed scale value. This register is not a true read / write register. That is, the read value does not necessarily match the written value. When 0 is written to the ACSF register, the autoranging mode is set, but 0 is not read from this register.
[0610]
The ACFR register (FIG. 77) includes flip-flops 1006, 1008, 1010, 1012 and 1014. Data bus DATA [4. . . 0] is connected to the D inputs of these flip-flops in a write operation in fixed gain mode. When a non-zero value is written to this register to set the fixed gain mode, NAND gate 1048 detects this. The inverting D inputs of the flip-flops 1006, 1008, 1010, 1012 and 1014 are connected to the buffer amplifier 1016. The input to buffer amplifier 1016 is signal CRCLKb, described below in connection with the autoranging state machine, which latches the gain value into this register when autoranging is complete. The signal REGERSSb is applied to the reset input R. MUXes 1018, 1020, 1022, and 1024 have flip-flops 1006, 1008, 1010, and 1012 with Q outputs CGAIN [4. . . 0] Connect to bus to indicate that autorange function has been selected, or allow connection to MUX 1026, 1028, 1030, 1032. CGAIN [3. . . 0] The bus is connected to the current mirror 92 (FIG. 88) to control the division ratio of the current mirror 92. The MUXs 1026, 1028, 1030 and 1032 are connected to the output signal Q from the flip-flops 1006, 1008, 1010 and 1012 or the gain bus CGAIN [3. . . 0] or connected to tristate devices 1034, 1036, 1038, 1040 to connect them to data bus DATA [3. . . 0]. Specifically, the Q output of flip-flop 1006 is applied to the B input of MUX 1018. The A input of MUX 1018 is connected to gain bus bit GAIN [3]. The Q output of the flip-flop 1006 is also applied to the inputs of the OR gates 1042, 1044 and 1046. The Q output of flip-flop 1008 is also applied to the other inputs of OR gates 1042, 1044 and 1046. The Q output of the flip-flop 1010 is applied to the OR gates 1044 and 1046. The Q output of flip-flop 1012 is also applied to the input of OR gate 1046.
[0611]
The outputs of the OR gates 1042, 1044, 1046 are applied to the B inputs of the MUXs 1020, 1022, 1024. Fixed gain bus bit GAIN [3. . . 0] is applied to the A inputs of MUXs 1018, 1020, 1022, and 1024. MUXs 1018, 1020, 1022, and 1024 are under the control of NAND gate 1048. NAND gate 1048 outputs a CRZERoh signal indicating that microprocessor 30 has written 0 to the ACSF register to start current autoranging. A non-zero value written to this register puts the current mirror 92 into a fixed scale mode. The Q outputs of the flip-flops 1006, 1008, 1010, 1012 and 1014 are applied as inputs to the NAND gate 1048. When 0 is written to the ACSF register, MUXes 1018, 1020, 1022, and 1024 send the Q output of the flip-flop 1006 and the Q outputs of the flip-flops 1008, 1010, and 1012 to the gain bus GAIN [4. . . 0]. When a non-zero value is written to the ACSF register, MUXs 1018, 1020, 1022, and 1024 connect to the A inputs of MUXs 1026, 1028, 1030, and 1032. The B inputs of MUX 1026, 1028, 1030, and 1032 are grounded. MUX 1026, 1028, 1030 and 1032 are under the control of AND gate 1049 which inhibits autoranging of current amplifier 70 when the system is in voltage mode. In this state, output signals from the flip-flops 1006, 1008, 1010, and 1012 are grounded. The AND gate 1049 has two inputs. One input is connected to NAND gate 1048. The output of NAND gate 1048 indicates that autoranging has not been selected. The inverted Q outputs of the flip-flops 1006, 1008, 1010, 1012 and 1014 are applied as inputs to the NAND gate 1048. The other input to AND gate 1049 is inverter 1050. The output of the inverter is a VOLTAGh signal that indicates that MUX 66 is in voltage mode. The input to inverter 1050 is the output of AND gate 1002 which indicates that MUX 66 is in current mode. The input to AND gate 1002 is an MXOSELh signal (FIG. 73) indicating that the current mode has been selected. The outputs of MUX 1026, 1028, 1030, 1032 are connected to a pair of inverter amplifiers 1052, 1054, 1056, 1058, 1060, 1062, 1064, 1066 connected in series. The outputs of inverters 1054, 1058, 1062, and 1066 are directly or via AND gates 1068, 1070, and 1072, gain bus CGAIN [3. . . 0] and tristate devices 1034, 1036, 1038, 1040. Specifically, the output of the inverter amplifier 1054 is applied to the tristate device 1034, the output of the inverter amplifier 1058 is applied to the AND gate 1068 together with the output of the inverter amplifier 1052, and the output of the inverter amplifier 1062 is combined with the output of the inverter amplifier 1056. Applied to AND gate 1070, the output of inverter amplifier 1066 is applied to the input of AND gate 1072 along with the output of inverter amplifier 1060.
[0612]
Tristate devices 1034, 1036, 1038, 1040 are connected to data bus DATA [3. . . 0] to enable reading of the ACSF register. The output of inverter amplifier 1064 is applied to tri-state device 1068. This tri-state device 1068 connects to the DATA [4] bit. Tristate devices 1034, 1036, 1038, 1040, 1068 are under the control of signal CRRDb. This signal will be described later in connection with the autoranging state machine.
[0613]
A signal AZST [2. . . 0] is applied to AND gates 1070, 1072, 1074 (FIG. 74). This signal is the Q output signal of register flip-flops 836, 838, 840 (FIG. 76) in the auto-zero state. Test signals are also applied to the AND gates 1070, 1072, and 1074. The TEST signal is also applied to the reset input R of the flip-flop 954. The outputs of AND gates 1070, 1072, 1074 are applied to tristate devices 1076, 1078, 1080. The outputs of the tri-state devices 1076, 1078, 1080 are the data bus DATA [7. . . 5] to enable the microprocessor 30 to read these signals. Tristate devices 1076, 1078, 1080 are under the control of signal CRRDb.
[0614]
Autorange state machine status signal ARST [2. . . 0] is applied to the inputs of AND gates 1082, 1084, 1086. The test signal is also applied to the inputs of AND gates 1082, 1084 and 1086. ARST [2. . . The 0] signal is a signal representing the state of the flip-flop of the autorange state register and will be described later in connection with the autorange state machine. The outputs of AND gates 1082, 1084, 1086 are applied to tristate devices 1088, 1090, 1092. The outputs of these tristate devices are the data bus DATA [7. . . 5]. Tristate devices 1088, 1090, 1092 are under the control of the VRRDb signal. This signal controls the reading of the state of the autorange state register flip-flop by the microprocessor 30 and will be described later in connection with the autorange state machine.
[0615]
Auto range state machine
The autoranging state machine is shown in FIG. The state conversion table, state diagram, and conversion state equation are shown in Appendix D.
[0616]
This state machine autoranges the gains of voltage amplifier 80 and current amplifier 90 prior to A / D conversion. In the process of voltage autoranging, the output signal of the voltage amplifier 80 is compared with a predetermined value by the comparator 74 (FIG. 41) to determine whether the amplifier output is too large or out of the A / D range. At the beginning of autoranging, gain shift register 1180 (FIG. 78) is initialized and incremented over a predetermined time. (TIMOUTh). When comparator 74 changes state or times out, the value of the gain shift register represents the gain. This gain value is stored in the AVSF register and used for controlling the ranging circuit 84.
[0617]
The current that is ranged in the current autoranging process is supplied from the MXO pin to the external resistor. The voltage of the external resistor is applied to the voltage input. Next, ranging is performed in the same manner as voltage autoranging. The gain value in this mode is stored in the ACSF register.
[0618]
The autoranging state machine has three status register flip-flops 1128, 1130, 1132; NAND gates 1134, 1136, 1138, 1140, 1142, 1144, 1146; AND gates 1148, 1150, 1152, 1154, 1156, 1158, 1160, 1162; including an OR gate 1164 and various output gates connected as shown in FIG. The Q outputs of the state register flip-flops 1128, 1130, 1132 are state variables R0h, R1h, R2h. The inverted Q outputs of the state register flip-flops 1128, 1130, 1132 are state variables R0b, R1b, R2b. The state variable R0d is output from the NAND gate 1138, the state variable R1d is output from the NAND gate 1146, and the state variable R2D is output from the OR gate 1164.
[0619]
The status register flip-flops 1128, 1130, 1132 are all clocked by the SMCLKh signal. The reset signal REGRESb output from the inverter 1004 is applied to the reset input R of these state register flip-flops.
[0620]
The outputs of the state register flip-flops 1128, 1130, 1132 define Appendix D, the allowable output state of the autorange state machine as shown in Table D-1. Status register flip-flops 1128, 1130, 1132 allow eight states, but only seven are required:
[0621]
SO-idol. The state machine is in an idle state waiting for the start autorange signal (STADCh) to become active. The state machine is also idle when the autozero state machine is in use. This linkage between two independent state machines is performed by an autoranging busy signal (ARBSYh). If the start autorange signal is active and the autorange busy signal is inactive, the auto zero state machine transitions to state S1.
[0622]
S1-Reset shift register. In state S1, shift register 1170 is initialized according to the type of conversion. In the case of voltage conversion, the shift register 1170 is initialized to a binary value 0001 with the lowest order set. This corresponds to a voltage gain of 1. For current conversion, the shift register 1170 is set to the binary value 00000. This corresponds to a current gain of 1. Only the least significant 4 bits are used to set the current gain. The least significant bit is set or cleared by the GRESh signal by decoding the VOLTAGh and CURRENTR signals.
[0623]
S2-5 microsecond delay. States S2 and S3 form a loop that repeats until the output of comparator 74 (FIG. 41) switches or shift register 1170 reaches the final gain. At S2, the time request signal (TIMREQh) is active and the timeout (TIMOUTh) signal is monitored. When the time request signal is active and the state machine enters state S1, a 5 microsecond delay is triggered. When the delay times out, the timeout signal becomes active. As a result, the state machine transitions to state S3 or S4. If the RANGEh signal is inactive and indicates that the gain setting is insufficient or the shift register 1170 has not yet reached the final gain setting, state S3 is entered. The final gain setting is detected by decoding the VOLTh and CURRh signals with the fourth and fifth bits of the shift register 1170. If the current channel is indicated by the active CURRh signal, the fourth bit indicates that the maximum gain has been reached. For the current channel, the maximum gain is decoded by the fifth bit of the shift register 1170 and the active VOLTh signal.
[0624]
If the autorange function is active, the state machine transitions to state S4 at the same time as the RANGEh signal becomes active. If the ATORNGh signal is inactive, indicating that the autoranging function is disabled, the state machine transitions to state S4 after a delay of 5 microseconds. This 5 microsecond delay allows the amplifiers 80, 90 to reach a stable output value.
[0625]
S3-clock shift register. If the shift register 1170 does not yet contain the maximum gain value and the gain is not at a level that can form an input signal sufficiently high, state S3 is entered. The clock signal is active in state S3 and shifts shift register 1170 by one bit. In response to the voltage channel signal, 0 shifts the shift register 1170 by one bit. In response to the voltage channel signal, 0 shifts to the least significant bit of the shift register 1170. As a result, the shift register generates the following values by shifting 1: 00001,00010,00100,01000,10000.
[0626]
In response to the current channel signal, 1 is shifted to the least significant bit, resulting in the following values: 00000,00001,00011,00111,01111. Only 4 bits of gain are used to set the current amplifier 90. At the next clock pulse, the state machine always moves to state S2.
[0627]
S4-General purpose SOC pulse. State 4 is used to start a conversion pulse to the A / D converter. The state machine remains in state S4 until the SOC3b signal is active, and the state machine transitions to state S5 when the SOC3b signal is active. The SOC3b signal is active for two state machine clock periods after the conversion pulse has started.
[0628]
S5-Conversion waiting. In state S5, the state machine waits for an analog conversion end signal. When the analog end of conversion signal goes high and indicates the end of conversion, the state machine moves to state S6.
[0629]
S6-EOC pulse. Conversion end signal EOAZh is active in state S6. This signal indicates to the command / status register section that the conversion process is complete.
[0630]
Auto range input
The inputs to the autorange state machine are as follows:
AZBSYh-Autozero in use. This signal is active high unless the autozero state machine is idle. This signal is applied to the state machine via inverter 1171.
[0631]
ATORNGGH-Auto range active. The autoranging active signal ATORNG indicates that autoranging has already started when the microprocessor 30 writes to the shift register 1170. Specifically, the ATORNGh signal is output from the inverter 1164 (FIG. 77), and the ATORNGb signal is output from the double input NOR gate 1166 (FIG. 77). The NOR gate 1166 is controlled by two AND gates 1168 and 1002. One input VOLTAGh signal is applied to the AND gate 1002, and the VRZEROh signal is applied to the other input. The output of AND gate 1002 is applied to the other input of NOR gate 1166. The output of AND gate 1002 indicates that the current mode has been selected and that the microprocessor has written auto-ranging by writing 0 to the ASCF register.
[0632]
The ATORNGb and ATORNGh signals are applied to the state machine through a circuit including an AND gate 1172, an inverter 1173, an OR gate 1174, and an AND gate 1176. The OR gate 1174 is a two-input OR gate, and one input is connected to the AND gate 1172. The AND gate 1172 is a three-input AND gate. ATORNGb, TIMOUTh, and RANGEh signals are applied to AND gate 1172. The other input to the OR gate 1174 is connected to a two-input AND gate 1176. One input to AND gate 1176 is the ATORNGb signal. The other input is the TIMOUTh signal.
[0633]
RANGEh-In-range signal. This signal indicates that the output signal COMPb of the comparator 74 has gone low in the active high state or that the gain shift register 1170 has reached the maximum gain value for the selected mode of operation. The autorange sequencing circuit 76 includes a gain register 1170, an OR gate 1179, AND gates 1180 and 1182, and a flip-flop 1184. The RANGEh signal is output from the NOR gate 1178.
[0634]
The gain shift register 1170 includes flip-flops 1188, 1190, 1192, 1194, and 1196. The Q outputs of these flip-flops are sequentially connected to the D inputs of adjacent flip-flops. This Q output is the gain bus GAIN [4. . . 0] is also connected. The GCLKh signal is applied to the clock input CK of each flip-flop. The GCLKh signal is output from the AND gate 1198. The input to AND gate 1198 is a status register signal R0b, R1b, R2b indicating that the autoranging state machine is in the S3 state. The signal SMCLKb is also applied to the AND gate 1194.
[0635]
The GCLKh signal is used to shift 0 to the flip-flop 1188 when the voltage channel is selected and 1 when the current channel is selected. Specifically, the OR gates 1200 and 1202, the AND gate 1204, and the NAND gate 1206 control this function. An active high CURRENTh signal is applied to one input of the OR gate 1200, and the signal GRESb output from the AND gate 1204 is applied to the other input. The output of OR gate 1200 is applied to the preset input of flip-flop 1188 to shift 1 to this flip-flop. This value is shifted in the shift register by the GCLKh signal.
[0636]
Similarly, the VOLTAGh signal is applied to one input of the OR gate 1202 and the GRESb signal is applied to the other input. The output of the OR gate 1202 is applied to the reset input R of the flip-flop 1188 and shifts 0 to this flip-flop if in voltage mode.
[0637]
The output signal COMPb of the comparator 74 is monitored by a flip-flop 1184. The SMCLKb signal is applied to the clock input CK of the flip-flop, and the REGRESb signal is applied to the reset input R. The output of the flip-flop has not yet switched the output signal of the comparator 74. This suggests that the signal is, for example, 1.25 Vdc or less and has not reached half of the maximum value. This signal is applied to one input of OR gate 1178. The other input is connected to the outputs of AND gates 1180 and 1182. These AND gates indicate that shift register 1170 has reached its maximum gain value for a particular mode of operation. Specifically, AND gate 1180 is associated with a current mode. The CURRENTh signal is applied to one input of the AND gate 1188, and the output of the shift register flip-flop 1194 indicating the maximum gain value in the active state is applied to the other input in the current mode.
[0638]
Similarly, the VOLTAGh signal is applied to one input of the AND gate 1182, and the output of the shift register flip-flop 1196 representing the maximum gain value is applied to the other input in the voltage mode.
[0639]
The outputs of AND gates 1180 and 1182 are applied to the input of OR gate 1178 along with the Q output of flip-flop 1184 to generate the RANGEh signal. This RANGEh signal indicates that the output signal COMPb of the comparator 74 is already at a low level, or that the gain shift register 1170 has reached the maximum gain value associated with a particular mode of operation.
[0640]
TIMOUTh-timeout. This signal is active high after the end of the 5 microsecond delay. This signal is output from NAND gate 870 (FIG. 75).
[0641]
SOC3b—Conversion start 3. The conversion start pulse becomes active low after it remains active for 3 clock cycles.
[0642]
ANAEOCh—analog end of conversion. This signal becomes active high when A / D 78 completes the conversion. This signal is applied to AND gates 1140 and 1162 through an inverter 1208.
[0643]
RESETh-Reset. This signal is active high while the system is in reset to reset the status register flip-flop.
[0644]
STADCh—Conversion start. This signal is active high when the AMUX register is written. This signal will be described later.
[0645]
Auto range output
The output signals of the autorange state machine are as follows:
GRESh—Gain shift register reset. This signal resets the gain forming shift register 1170 in the active high state. This signal is active in state S1.
[0646]
GCLKh—Gain shift register clock. This signal shifts the shift register in the active high state and is active in state S3.
[0647]
TIMREQh-Time request. This signal requests a 5 microsecond delay in the active high state. This signal is active in state S2. The TIMREQh signal is output from the AND gate 1210. Signals R0b, R1b, R2b are applied to the inputs of AND gate 1210, and generate a TIMREQh signal when the autoranging state machine is in state S2.
[0648]
ARBSYh-Auto range in use. If this signal is active high, a conversion operation is in progress. This signal also has the function of interlocking the auto zero and auto range state machines with each other. The ARBSYh signal also has a function of inhibiting the microprocessor 30 from writing to the gain register by decoding the register selection signals (AVSFh, ACSFh) and inhibiting the interruption of the NAND gate that writes the clock signal WRCLKh. This signal is active in states S1, S2, S3, S4, S5, S6 and is derived from the inverted output of NAND gate 1212. State variables R0b, R1b, and R2b are applied to the input to NAND gate 1212 to generate the ARBSYh signal in states S1, S2, S3, S4, S5, and S6.
[0649]
Signal ARBSYb is used to control read / write operations to the ASCF and AVSF registers. That is, the ARBSYb signal inhibits microprocessor 30 from reading or writing to the ASCF or AVSF registers if the autoranging state machine is active. Signal ARBSYb is derived from the non-inverted output of NAND gate 1212. The non-inverted output of this NAND gate is applied to the inputs of NAND gates 1214 and 1216. Microprocessor 30 assigns address $ 0026 to address bus ADDR [5. . . 0SF] is generated and applied to the NAND gate 1214 and the AND gate 1218. The ACSFh signal is applied to the inputs of the NAND gates 1216 and 1220. The ACSFh signal is sent from the microprocessor 30 to the address $ 0027 [5. . . Occurs when sent to 0]. The RDCLKh signal is applied to the inputs of the NAND gates 1218 and 1220, and the WRCLKh signal is applied to the inputs of the NAND gates 1214 and 1216. The outputs of NAND gates 1214 and 1216 are VRRDb and VRCLKb signals used for read / write control on the AVSF register, and the outputs of NAND gates 1216 and 1220 are CRRDb and CRCLKb signals used for read / write control on the ACFS register.
[0650]
EOCh-conversion complete. This signal sets the status register flip-flop in the active high state to indicate that the conversion process is complete. Also, this signal clears the flip-flop 1246 (FIG. 69) that outputs the STADACh signal and becomes active in state S6. This signal is output from the AND gate 1222. Signals R0b, R1b, R2b are applied to the input of this AND gate 1222 to generate the EOCh signal only when the state machine is in state S6.
[0651]
ANASOCh-Analog Start of Conversion. This signal activates A / D conversion in the active high state and is active for 3 clock cycles. This signal is active in state S4. The analog start-of-conversion signal ANASOCh is formed by a circuit including flip-flops 1224, 1226, 1228, buffer amplifiers 1230, 1232, 1234, and an AND gate 1236. This signal is active high for 3 clock cycles and is active in state S4. A signal indicating that the autoranging state machine is in state S4 is obtained from AND gate 1156 and applied to the D input of flip-flop 1224. State machine clock signal SMCLKh is applied to the clock input of flip-flop 1224. The Q output of flip-flop 1170 is applied to the D input of flip-flop 1226. The Q output of flip-flop 1226 is applied to the input of buffer amplifier 1230. The output of buffer amplifier 1230 is applied to the D input of flip-flop 1228. The Q output of flip-flop 1228 is applied to buffer amplifier 1232 and represents signal ANSOCh. The AND gate 1236 controls the reset of the flip-flops 1224 and 1226 after the flip-flop 1228 is reset. Specifically, the REGRESb signal is applied to one input of the AND gate 1226 and the reset input of the flip-flop 1228. The inverted Q output of flip-flop 1228 is applied to the other input of AND gate 1236. The output of the AND gate 1180 is applied to the reset input R of the flip-flops 1224 and 1226.
[0652]
The clock inputs of the flip-flops 1226 and 1228 are controlled by the microprocessor interrupt signal INTEh. Specifically, an active high interrupt signal INTEh is applied to the input of the inverter 1234, and the output of the inverter 1234 is applied to the clock input CK of the flip-flops 1226, 1228.
[0653]
Autorange state machine operation
The autoranging function is activated by software writing to the AMUX register. Specifically, when the microprocessor 30 writes to the register AMUX, the STADCH signal (FIG. 69) becomes active high. This signal STADCH is output from the AND gate 1238. One input to AND gate 1238 is a test circuit and the other input is connected to a circuit including buffer amplifiers 1240, 1242, 1244; flip-flops 1246, 1248, 1250; NAND gate 1252 and AND gates 1254, 1256. The WRCLKh signal is applied to one input of the AND gate 1254. This signal indicates that the microprocessor 30 is writing to one of the registers. The AMUX signal is applied to the other input of the AND gate 1254. The AMUX signal is sent from the microprocessor 30 to the address $ 0021 at ADDR [5. . . 0] Indicates that data has been written to the AMUX register by sending to the bus. The output of the AND gate 1254 is a conversion start signal BEGCONh indicating that the AMUX register has been written. The BEGCONh signal is applied to one input of the NAND gate 1252. The other input is TEST [4. . . 0] Connect to the bus. The output of the NAND gate 1254 is applied to the D input of the flip-flop 1250 via the NAND gate 1252. The other input to the NAND gate 1252 is connected to the test circuit. The output of flip-flop 1250 is applied to the input of flip-flop 1248. The R input of flip-flop 1250 is connected to the output of AND gate 1256. The AND gate 1256 is a two-input AND gate, and the RESETb signal output from the inverter amplifier 516 is applied to one input thereof, and the ARBSYh signal is applied to the other input via the inverter amplifier 1244. AND gate 1256 resets flip-flop 1250 if the autorange state machine is in use. The Q output of flip-flop 1250 is applied to the D input of flip-flop 1248, the output of flip-flop 1248 is applied to the input of buffer amplifier 1242, and the output of buffer amplifier 1242 is applied to the input of flip-flop 1246. The clock inputs of the flip-flops 1246 and 1248 are connected to the output of the inverter 527, and SMCLKb is applied to the input of the inverter 527. All the reset inputs R of the flip-flops 1246 and 1248 are controlled by the RESETb signal. The output of flip-flop 1246 is applied to the input of buffer amplifier 1240, and the output of buffer amplifier 1240 is applied to the other input of AND gate 1236 to generate the STADCCh signal, indicating that microprocessor 30 has written to the AMUX register. To do.
[0654]
When the AMUX register is written, the control circuit requests to perform A / D conversion following the auto range operation. Specifically, the autorange state machine performs the functions described below. First, the shift register 1170 is initialized. The output of the shift register 1170 is the GAIN [4. . . 0] Connect to the bus. The initial state of the shift register 1170 depends on whether a voltage channel or a current channel is selected for conversion. The initial value of the shift register 1170 is binary 00001 when the voltage channel is selected, and binary 0000 when the current channel is selected. Next, time a 5 microsecond delay. When the 5 microsecond delay times out, the TIMOUTh signal goes active high, where the output of the comparator 74 is checked. If the comparator 74 is switched or the maximum gain value is reached, a conversion start signal is generated. Otherwise, increase the gain and time the delay again.
[0655]
After the start of conversion, the autorange state machine waits for the conversion completion signal ANAEh and commands the microprocessor 30 for a processor interrupt.
[0656]
A / D control logic
The A / D converter 78 is an 8-bit successive approximation A / D converter. The ranging circuit for voltage amplifier 80 and current amplifier 90 further provides a 4-bit dynamic range. The A / D converter 78 is described in detail in Chapter 7 of Motorola (1987) “MC68HC11A8 HCMOS SINGLE-CHIP MICROCOMPUTER”, the contents of which are incorporated herein by reference for reference.
[0657]
Analog control logic
A block diagram of the function of the analog control logic is shown in FIG. The analog control logic will be described with reference to FIG. 3 together with the block diagram shown in FIG.
[0658]
These figures show the control logic of the current channel MUXes 66 and voltage channel MUX 68 that perform zeroing of the voltage amplifier 80 and current amplifier 90 and ranging of the voltage amplifier 80 and current mirror 92. Also shown is an analog power subsystem 48 that includes a bandgap regulator subsystem 1400, a shunt regulator 1402, and a subsystem 47 power monitor. Also shown is a bias circuit 1404 for the quad comparator subsystem 58 (FIG. 81), bandgap regulator 1400, B + comparator subsystem 50, power monitor subsystem 47, voltage amplifier 80 and current amplifier 90. . Also shown is a temperature monitor circuit 1406 that allows ambient temperature reading by the microprocessor 30.
[0659]
MUX control
MUXes 66 and 68 are shown in FIG. The input channels MUX0, MUX1, MUX2, and MUX3 can be used for voltage input and current input. Input channels MUX4, MUX5, MUX6 and MUX7 can only be used as voltage inputs. Channel MUX8 is for temperature sensing and MUX66K connects to analog ground. Specifically, the input channel is configured by MUXes 66a-66g. MUXes 66a-66d allow connection of input channels MUX1, MUX2, MUX3, MUX4 and current channel IMUX. MUXes 68e-68h allow connection between the input channel and digital ground VSS.
[0660]
Sampling / holding MUXs 108, 110, 112 and 114 are inserted between channels MUX0 and MUX1, MUX2 and MUX3, MUX4 and MUX5, and MUX6 and MUX7, respectively.
[0661]
Analog power supply
The analog power supply pins AVDD and AVSS are used for power supply to the analog part of the IC 10. The analog power supply pin AVDD is configured to be connected to a power source. IC 10 includes an internal partial path regulator (FIG. 83) for adjusting the voltage on the AVDD pin to approximately 5.0 Vdc. Specifically, the analog power supply consists of a 2.5 Vdc reference power supply and a shunt regulator subsystem 1402. The 2.50 Vdc reference supply includes a +1.25 Vdc bandgap regulator reference circuit 1406 (FIG. 82) and a buffer amplifier 1412 for generating a +2.50 Vdc reference voltage: VREF. An adjustment pin VADJ is provided so that the voltage can be accurately trimmed to +2.5 Vdc ± 0.5 Vdc. For reference voltage trimming, a two-resistance voltage divider 1410 including resistors 1414 and 1416 is inserted between the VREF and AVSS pins, and the midpoint is connected to VADJ. The buffer amplifier 1412 has a source follower output, which allows multiple devices to be paralleled. Also, the regulator of the IC 10 can be subordinated by connecting the VADJ pin to the VREF pin.
[0662]
FIG. 82 shows a bandgap regulator subsystem 1406. The band gap reference circuit is a precision voltage reference circuit. In general, a bandgap reference circuit uses a base-emitter voltage of a parasitic transistor as a reference voltage. This parasitic transistor is connected in series with a resistor that generates a voltage with a positive temperature coefficient (+ TC) and has a negative temperature coefficient (-TC). The voltage generated in the resistor corresponds to a predetermined current supplied to the resistor from the internal circuit of the bandgap regulator reference circuit. A voltage reference signal having a temperature coefficient substantially equal to zero is obtained from the temperature coefficient difference between the base-emitter voltage of the parasitic transistor and the series resistor voltage. When the base-emitter voltage of the parasitic transistor decreases as the temperature rises, the voltage of the fed series resistor increases almost proportionally and outputs a relatively stable reference voltage. A reference voltage is then applied to the non-inverting input of the amplifier. The inverting input of the amplifier is connected to the external division of the amplifier output. The output of the amplifier is a voltage proportional to the reference voltage that is hardly affected by temperature.
[0663]
Specifically, the output of the bandgap regulator reference circuit 1406 is nominally 1.25 Vdc. This output voltage is doubled by the buffer comparator 1412 and the external resistors 1414 and 1416 to generate the +2.5 Vdc reference voltage at the external pin VREF. The external resistors 1414 and 1416 are inserted in series between the output of the buffer comparator 1412 and the analog ground pin AVSS. The midpoint of both resistors 1414, 1416 is connected to the inverting input of the buffer comparator 1412 to allow adjustment of the reference voltage VREF. The bandgap regulator circuit includes diode-connected parasitic transistors 1426 and 1428, a transistor 1418, resistors 1420, 1422 and 1424, and a comparator 1441. A starting circuit 1432 is provided for conditioning when power is supplied to the IC 10 for the first time. This starting circuit 1432 includes transistors 1434, 1436, 1438. At start-up, the voltage begins to rise from a zero level to a level that is eventually adjusted by the bandgap reference circuit 1406. In the initial stage, no current is present in any device, and in this state, the transistor 1438 is biased by the PBIAS circuit 1440 described later in detail. As a result, when the transistor 1434 is turned on and a current is supplied to the diode-connected parasitic transistor 1428, a voltage is generated in the parasitic transistor 1428, which is applied to the non-inverting input of the comparator 1441. When a positive signal is generated at the output of the comparator 144 and applied to the transistor 1418, the transistor 1418 is turned on to generate a current in the transistors 1426 and 1428. As a result, the bandgap reference circuit approaches a stable adjustment point based on the voltage of the diode connected transistors 1426, 1428. When these voltages reach steady values, transistor 1436 is turned on, transistor 1434 is turned off, and all current is supplied by transistor 1418.
[0664]
During regulation, the current supplied to the emitters of transistors 1426 and 1428 is approximately equal. This is because the resistance values of the resistors 1420 and 1424 are equal and are larger than other voltage drops. The base-emitter voltage of transistors 1426 and 1428 depends on the current density in these transistors. This current density is a value obtained by dividing the total current by the area of the transistor. Since the current densities of the transistors 1426 and 1428 are different at a ratio of 11: 1, the base-emitter voltages are also different. A base-emitter voltage difference appears in resistor 1422. Since the temperature coefficient has a functional relationship with the voltage of the device, each negative temperature coefficient increases as the base-emitter voltage of the transistors 1426 and 1428 decreases. From the relative relationship between the current density in the transistor 1426 and the current density in the transistor 1428, the voltage of the series circuit including the resistor 1422 and the transistor 1426 has a positive temperature coefficient (+ TC), and this voltage is the inverting input of the comparator 1441. To be applied. The base-emitter voltage of transistor 1428 having a negative temperature coefficient (−TC) is applied to the non-inverting input of comparator 1441. When the temperature change changes the base-emitter junction voltage of the transistors 1426 and 1428, the voltage of the resistor 1422 changes in proportion to this, and as a result, the comparator 1441 outputs a signal having a relatively small temperature dependency. Is done.
[0665]
Shunt regulator
Shunt regulator 1400 (FIG. 83) outputs a nominal +5.0 Vdc voltage from the AVDD pin based on the reference voltage at VREF. The shunt regulator 1400 includes an amplifier 1443 and resistors 1444 and 1446. Specifically, VREF from the buffer comparator 1412 is applied to the non-inverting input of the amplifier 1443. The AVDD bus is a regulated 5.0 Vdc feed and the inverting input of amplifier 1443 is connected to the AVDD bus via resistor 1444. The inverting input of the amplifier 1443 is also connected to the AVSS bus via a resistor 1446. Since the resistance values of the resistors 1444 and 1446 are equal, the output of the amplifier 1443 is twice VREF. Since VREF is nominally 2.5V, the regulated power supply bus AVDD is nominally 5.0V. A transistor 1447 as a shunt element is inserted between AVDD and AVSS, and the gate of the shunt element is controlled by the output of the amplifier 1443. If the level of the regulated power supply bus AVDD becomes slightly high, the negative terminal of the amplifier 1443 becomes slightly higher than VREF. As a result, the output of the amplifier 1443 becomes negative, the conduction state of the shunt transistor 1447 is slightly reduced, and the voltage is dropped until both inputs to the amplifier 1443 are substantially equal by subtracting current from the power supply bus AVDD.
[0666]
A circuit including transistors 1448, 1450, 1452 forms part of the starting circuit. During start-up, transistors 1448, 1450, 1452 shut off the shunt transistor to avoid excessive current drop from AVDD.
[0667]
One important feature of the present invention resides in the fact that the IC 10 is current driven. Therefore, it is possible to avoid voltage spikes often found in the automobile field. Specifically, the IC 10 is driven by an input current generated from an external resistor 1453 and an external voltage VEXT applied to the AVDD bus.
[0668]
Power monitoring subsystem
A circuit (FIG. 83) consisting of transistors 1454, 1456, 1458, 1460 and a comparator 1462 performs a power-on reset and +5.0 Vdc loss function. A power-on reset means a delay of 8128 oscillator cycles + 1 ms after releasing the reset by paying the external control pin RESN.
[0669]
Series transistors 1454, 1456, 1458, 1460 form a voltage divider circuit, the drain of transistor 1454 is applied to the non-inverting input of comparator 1462, and the output of amplifier 1443 is applied to the inverting input of comparator 1462. The output of the comparator 1462 is a signal SHUNT, and this signal is applied to the RESN pin of the microprocessor 30 for the power monitoring function, and the microprocessor 30 is reset upon detecting a voltage shortage.
[0670]
Comparator 1462 monitors the conduction state or gate voltage of shunt transistor 1447. If the output of the amplifier 1442 is a positive voltage relative to the divided voltage at the drain of the transistor 1454, and this reveals that the shunt transistor 1447 is in the cut-off state, the output signal of the comparator 1462 becomes negative, and the AVDD bus is set to 5 This suggests that there is insufficient current to maintain 0.0V.
[0671]
B + Comparator Subsystem 50
The B + comparator subsystem (FIG. 83A) is a power supply subsystem and includes resistors 1462, 1464, a comparator 1466, and a transistor 1468. VREF is applied to the inverting input of comparator 1466 to generate a +2.5 Vdc reference voltage. The output of the comparator 1466 is an external pin BDRIVE. The input to the comparator 1466 is connected to the non-inverting terminal of the same comparator 1466 via the external pin BSENSE. Resistor 1464 and transistor 1468 are an example of a bistesis mask option that applies to all comparators. A resistor 1464 and a transistor 1468 are connected in series to feed back the output of the comparator 1466 to the inverting terminal.
[0672]
FIGS. 835B and 83C show power supply generation and power supply adjustment for IC 10, respectively. FIG. 83B shows the conditioning circuit 19.
[0673]
Referring first to FIG. 83B, the IC 10 monitors the state of the circuit breaker 12 (FIG. 39) via current transformers (CT) 14, 16, 18. As these CTs, a donut-shaped CT in which secondary windings are arranged around the A, B, and C phase conductors of the circuit breaker 12 may be used. In the loading state, the output from CT's can be on the order of 100 milliamps (mA). In order to reduce the output current to a level suitable for the IC 10, for example, 20 microamperes, a signal conditioning circuit 19 is provided. Various types of conditioning circuits can be used, and FIG. 83B is merely an example.
[0674]
There are a variety of ways to connect CT 14, 16, 18 to diode bridge 1467, for example CT 14, 16, 18 may be connected in series with output terminals 1464, 1471, or a single CT, eg, B phase. CT 16 may be connected to bridge 1467 or all CTs may be parallel.
[0675]
Conditioning circuit 19 includes a full wave diode bridge 1467 defining a pair of AC terminals 1469, 1471 and a pair of DC terminals 1473, 1475, where 1473 is a positive terminal and 1475 is a negative terminal. Conditioning circuit 19 also includes resistors 1477 and 1479. The values of resistors 1477 and 1479 are, for example, 10 ohms and 50 kilohms, respectively.
[0676]
Resistor 1477 is inserted between the negative terminal 1475 of bridge 1467 and ground. One side of the resistor 1479 is also connected to the negative terminal 1475. The other side is connected to any one of MUX inputs-MUX0, MUX1, MUX2, and MUX3.
[0677]
In operation, the current from the current transformers 14, 16, 18 flows through the resistor 1477 from ground to the negative terminal 1475 of the bridge 1469, causing the resistor 1477 to generate a negative voltage. If the value of the resistor 1477 is 10 ohms, for example, the CT current is about 10 mA and −1.0 V is generated in the resistor 1477. As a result, a drop of -1.0V appears in resistor 1479. If the value of resistor 1479 is, for example, 50 kilohms, a current of 20 microamperes is supplied to one current input 62 (eg, MUX0, MUX1, MUX2, or MUX3) of IC 10 as described below.
[0678]
Along with the B + comparator system 50 (FIG. 83A), the circuit shown in the dashed box 1481 in FIG. 83B is used for feeding. Specifically, the power feeding circuit 1481 includes a transistor 1483 inserted between the positive terminal 1473 of the bridge 1469 and the ground, and the gate terminal of the transistor 1483 is connected to BDRIVE (FIG. 83A). The cathode of the diode 1485 is connected to the terminal B + (FIG. 83B). A feeding capacitor 1487 is inserted between the B + terminal and the ground. A pair of series resistors 1489 and 1491 are also inserted between the B + terminal and ground, and the resistors 1489 and 1491 are connected to each other at the junction BSENSE.
[0679]
In operation, comparator 1466 (FIG. 83A) monitors the voltage at junction BSENSE and compares the voltage portion at B + junction, eg, 2.5V, to the VREF terminal voltage. If the BSENSE voltage is higher than the VREF voltage, the output of the comparator 1466 goes high, diverting excess current to ground by turning on the transistor 1483. When the BSENSE junction voltage drops below VREF, the comparator output drops and renders transistor 1483 non-conductive, resulting in capacitor 1487 being charged to a required value, for example, 30V.
[0680]
FIG. 83C shows an example of a circuit that adjusts the voltage at the VDD and AVDD pins, but this circuit is outside the scope of the present invention.
[0681]
Bias circuit for operational amplifier offset correction
The bias signal PBIAS for the comparators 1412, 1440 (FIG. 82) and 1442 (FIG. 83) is shown in FIG. Also, quad comparators 200, 202, 204, 206 (FIG. 81), B + comparator 1466 (FIG. 83), power monitor comparator 1462 (FIG. 83), voltage amplifier 80 (FIG. 87), and current amplifier (FIG. 88). FIG. 85 shows the bias signals PBIAS and NBIAS for). The PBIAS and NBIAS signals are reference voltages that are used to set the working current of the particular operational amplifier to which it is applied. The bias circuit together with the auto-zero circuit for the voltage amplifier 80 and current amplifier 90 is shown in FIG.
[0682]
In FIG. 94, the PBIAS circuit is indicated by a function block 1440. PBIAS circuit 1440 includes a transistor 1470 and a resistor 1493 inserted in series between AVDD and AVSS to form a voltage divider. This voltage divider generates the gate-source voltage PBIAS of transistor 1470.
[0683]
The circuit shown in FIG. 95 is used to generate signals PBIAS and NBIAS for quad comparators 200, 202, 204 (FIG. 81), voltage amplifier 80 and current amplifier 90. This circuit includes a dedicated bandgap regulator reference circuit, which includes diode-connected parasitic transistors 1472, 1474, resistors 1476, 1478, a comparator 1480, and capacitors 1482, 1484. These signals are designated by the reference signs PBIAS / I and NBIAS / I to indicate that the circuit is not affected by temperature because it includes a bandgap reference circuit. The bandgap reference circuit operates similarly to the previously described bandgap reference circuit 1406, except that capacitors 1482 and 1484 are supplementarily used to control the circuit bias time. The output of comparator 1480 is applied to the gates of transistors 1486, 1488, and 1490 forming a current mirror. Current mirrors 1486 and 1488 are used to supply power to the band gap regulator section of the circuit. The output of current mirror 1490 is the NBIAS / I signal. Current mirror 1490 conducts transistors 1492 and 1494, resulting in the gate-source voltage of transistor 1496 being the PBIAS / I reference voltage. Transistors 1498, 1500 and 1502 form the starting circuit of the bandgap regulator section of the circuit.
[0684]
Temperature sensing
The circuit shown in FIG. 86 allows the microprocessor 30 to sense the ambient temperature of the IC 10. The circuit includes a transistor 1504 and a diode-connected parasitic transistor 1506. As described above, the voltage of the parasitic transistor is temperature-dependent. A signal TEMP based on the temperature dependence is applied to the MUX 66j, converted into a digital value, and read by the microprocessor 30.
[0685]
Voltage amplifier ranging
The voltage amplifier 80 and the ranging circuit are shown in FIG. This circuit includes a voltage amplifier 80, a gain circuit 84, and a plurality of MUXs 86, and outputs at least a half-scale A / D conversion voltage signal. By automatically or manually controlling voltage ranging, the gain 1, 2, 4, 8 or 16 of the input voltage signal VMUX applied to the non-inverting input of the voltage amplifier 80 can be set. The gain circuit includes resistors 84a-84h and MUX 86a-86f. The gain circuit is VGAIN [4. . . 0] Controlled by bus and gain signal VGAIN 32h. Resistors 84i and 1512 form a test circuit.
[0686]
If the gain is unity, the voltage signal is applied directly to the A / D converter 78 by the MUX 88a. In this state, the MUXs 86e and 86b block the voltage amplifier 80 from the A / D converter 78, and the signal is directly applied to the A / D 78 by the MUX 88a. During ranging, MUXs 86 a-86 f connect the gain circuit 84 to the inverting terminal of the voltage amplifier 80. If the gain is other than 1, MUX 88b connects the output of voltage amplifier 80 to A / D 78. MUX 88a and 88b are selected by the AVSF register.
[0687]
The comparator 74 is used for autoranging, and is based on a fixed voltage, for example, +1.25 Vdc from a pair of series resistors 1508 and 1510 inserted between VREF and AVSS. The middle point of both resistors 1508 and 1510 is connected to the non-inverting terminal of the comparator 74. The output of comparator 74 is a CAMPH signal, which is monitored by flip-flop 1184 (FIG. 78) and forms part of the autorange logic. MUX86f is for auto zero. The MUX 86f obtains an offset value by short-circuiting the inverting and non-inverting terminals of the voltage amplifier 80. In this state, the offset value of the voltage amplifier 80 is loaded into the flip-flop 888 (FIG. 76). The MUX 86f is controlled by the VNULL signal output from the buffer amplifier 756 (FIG. 73).
[0688]
Current amplifier ranging
The ranging of the current amplifier 90 is performed by the current mirror 92 (FIG. 88) as described above. Current is supplied to the current channel IMUX (FIG. 80). This channel IMUX is connected to the current mirror 92 and the inverting input of the current amplifier 90. The non-inverting input of amplifier 90 is connected to analog ground to keep current channels MUX0, MUX1, MUX2, and MUX3 apparently grounded. For example (not shown), an external resistor is inserted between the MUX0 pin and the negative power supply to generate a negative current (eg, current from the MXO pin) to be ranged. This causes the ranged current to flow out of the MUX0, MUX1, MUX2, or MUX3 pin. This is because these pins are apparently grounded.
[0689]
The MUXs 96a and 96b connect the output signal IOUT / I from the current mirror 92 to the output pin MXO or the analog ground bus AVSS. Specifically, the MUX 96a connects the output signal IOUT / I of the current mirror 92 to the MXO pin under the control of the signal IOUTONh output from the NAND gate 759 (FIG. 73). Signal IOUTONh indicates that the integrator is not in reset mode. The INTRESh signal and the test signal are applied to the NAND gate 759. The MUX 96b connects the output signal IOUT / I of the current mirror 92 to the analog ground bus under the control of the signal DISCHh output from the buffer 757. The input to the buffer 757 is an integrator reset signal INTRESh output from the AND gate 534 (FIG. 69).
[0690]
The MUX 111a is used for auto-zeroing the current amplifier 90. Specifically, MUX 111a connects the inverting and non-inverting inputs of the current amplifier to analog ground bus AVSS under the control of signal CSHRH output from inverter 581 (FIG. 72). Inverter 581 is in series with the output of inverter 580. The input to inverter 580 is signal CAZh indicating that current amplifier 90 is being autozeroed.
[0691]
MUX 111b is used to connect the inverting input of amplifier 90 to the IMUX output of MUXes 68 (FIG. 80) unless amplifier 90 is autozeroing.
[0692]
The signal is converted to a voltage by supplying the ranged current from current mirror 92 to an external resistor (not shown) and converted by A / D converter 78 as described above.
[0693]
A current mirror 92 is shown in FIG. Current mirror 92 includes shunt transistors 1512, 1514, 1516, 1518, 1520, shunt transistors 1522, 1524, 1526, 1528, and current mirrors 1530, 1532, 1534, 1536. MUX 1538, 1540, 1542 and 1544 control shunting, and MUX 1546, 1548, 1550 and 1552 control the gain of the circuit. These MUXs are the same as the above CGAIN [3. . . 0] Controlled by bus.
[0694]
A negative current is introduced into current mirror 92 at IIN / I. This input current is divided into five parts by shunt transistors 1512, 1514, 1516, 1518, 1520, all connected in parallel. Specifically, the sizes of the transistors 1512 and 1514 are kept equal to each other, for example, A, and the sizes of the transistors 1516, 1518, and 1520 are 2A, 4A, and 8A, respectively. Since the transistors 1512, 1514, 1516, 1518, 1520 are connected as current mirrors, the current passing through each transistor depends on the size of the transistor. That is, the outputs of transistors 1512 and 1514 are 1/16 of IIN / I, the output of transistor 1516 is 1/8 of IIN / I, the output of transistor 1518 is 1/4 of IIN / I, and the output of transistor 1520 is IIN. 1/2 of / I. These outputs, corresponding to a portion of the input current, are summed to form the desired gain, controlled by MUXes 1546, 1548, 1550, 1552 and directed to the output through current mirrors 1530, 1532, 1534, 1536. Or shunted by mirrors 1530, 1532, 1534, 1536 through transistors 1522, 1524, 1526, 1528 and MUXs 1538, 1540, 1542, 1544.
[0695]
This is an important feature of the present invention. That is, in known bipolar current ranging circuits (eg, disclosed in US Pat. No. 4,626,831), shunts are cascaded or the working voltage is relatively low (eg, +5.0 Vdc). In the case of IC10, cascading shunts is a practical problem.
[0696]
Zeroing current and voltage amplifiers
A typical circuit of the voltage and current amplifier 80.90 is shown in FIG. These amplifiers are differential input amplifiers that generate an internal bias current ITRIM / I. The differential input was expressed as PLUS / I and MINUS / I. This internal bias current passes through resistors 1546 and 1548 that control the offset appearing at the outputs of amplifiers 80 and 90. The known method is to control the offset voltage by externally adjusting the resistance values of the resistors 1546 and 1548, but this method requires a precision variable resistor such as a D / A converter (DAC). Such DACs are relatively expensive. The auto-zero circuit of the present invention does not require DACs, and controls the voltage of resistors 1546 and 1548 by controlling the bias current ITRIM / I, thereby controlling the offset value. The bias current is ranged by a shunt circuit shown in FIG. A ranged bias current is supplied to amplifier 80 or 90 to control the bias current and offset voltage.
[0697]
The bias current ranging circuit includes MUX 1600, 1602, 1604, 1606, 1608, 1610, current mirrors 1612, 1614, 1616, 1618, 1620, 1622, 1624, and transistors 1626, 1628. MUX 1600, 1602, 1604, 1606, 1608, 1610 are VZERO [5. . . 0] CZERO for bus and current amplifier 90 [5. . . 0]. These current mirrors can be connected in parallel to divide the bias current into composite values, and any part can be summed to generate a range current that can behave like the current mirror 92 To do.
[0698]
ICC29 control logic
The INCOM communication controller (ICC) 29 is accessed by the microprocessor 30 in a bi-directional communication network, the so-called INCOM described in detail in US Pat. No. 4,644,566, the contents of which are incorporated herein by reference. Enable. The controller 29 has a modem function of serializing / parallelizing messages, and realizes a required network protocol. The ICC 29 can act as both a master controller and a slave controller. Master operation is inhibited unless the enable flag is set in the configuration register CFR.
[0699]
Microprocessor 30 communicates with ICC 29 via eight interface registers located in the memory address space. Four registers are used to transmit INCOM messages between the ICC 29 and the microprocessor 30, and the remaining four registers are used to set the communication address, speed, modulation method, and to control transmission / reception operations.
[0700]
ICC 29 enables fast status request messages that reduce network response time. Since the transmission / reception registers of the ICC 29 are independent from each other, messages such as a high speed state can be periodically updated in the transmission register. Thus, ICC 29 can send a response without microprocessor 30 interference upon receipt of a fast status request.
[0701]
A general block diagram of the ICC 29 is shown in FIG. ICC 29 includes a processor bus interface 1690 shown in FIGS. 101-108; a transceiver serial shift register 1692 shown in FIGS. 109 and 110; a digital demodulator 1694 shown in FIGS. 93-99; and a control logic circuit 1696 shown in FIGS.
[0702]
Processor bus interface
Microprocessor 30 communicates with ICC 29 via interface registers ICAH, ICAL, ICM3, ICM2, ICM1, ICM0, ICSR, ICCR located in the memory address space as shown in Table 7. The configuration of these registers is as shown in FIGS.
[0703]
Registers ICAL and ICAH are addresses represented by reference numeral 1700; registers; registers ICMO, ICM1, ICM2 and ICM3 are message registers represented by reference numeral 1702; registers ICCR and ICSR are represented by reference numeral 1704 Control and status register.
[0704]
Each of these registers sets the corresponding address to the address bus ADDR [3. . . 0] is addressed by the microprocessor 30. The address is decoded by the composite circuit 1706 (FIG. 101). The address decoding circuit 1706 outputs decoded signals DECAH, DEACL, DECM3, DECM2, DECM1, DECM0, DECSR, and DECCR, which are applied to the D inputs of flip-flops 1708, 1710, 1712, 1714, 1716, 1718, 1720, and 1722. The Register select signals SELAH, SELAL, SELM3, SELM1, SELM0, SELSR, and SELCR are obtained at the Q outputs of these flip-flops.
[0705]
Except for the ICSR status register, which is a read-only register, all of the above registers are read / write registers. The read / write operation is controlled by RDCLK and WRCLK signals formed by a circuit including a read / write control flip-flop 1724, a NOR gate 1726, and an inverter 1728. The WRCLK signal is output from the NOR gate 1726. The RDCLK signal is output from the inverter 1728. The READ signal generated from the microprocessor 30 is the internal control bus CPUCTL [3. . . 0] to the D input of flip-flop 1724. The Q output from flip-flop 1724 is applied to dual input NOR gate 1726 to generate the WRCLK signal. The other input to NOR gate 1726 is phase 2 clock signal PH2 obtained at the non-inverting output of inverter 1730. The Q output of flip-flop 1724 is applied to the input of inverter 1728 to generate the RDCLK signal.
[0706]
The timings of the read / write control flip-flop 1724 and the address decode flip-flops 1708, 1710, 1712, 1714, 1716, 1718, 1720, 1722 are determined by PH2 and inverted PH2 output from the inverter 1730. Specifically, the PH2 signal obtained at the non-inverted output of inverter 1730 is applied to the E input of flip-flops 1708, 1710, 1712, 1714, 1716, 1718, 1720, 1722, 1724 and obtained at the inverted output of inverter 1730. The inverted PH2 signal applied is applied to the EN inputs of these flip-flops.
[0707]
All these flip-flops are reset by the microprocessor 30. Specifically, an inverted RESET signal is applied to the CDN inputs of these flip-flops. The inverted RESET signal is obtained from the inverter 1732 and the inverted RESET signal is obtained from the RESET signal applied to the input of the inverter 1732 via the high gain inverters 1734 and 1736. The inverted RESET signal is also applied to address register 1700, message register 1702, and control / status register 1704. Therefore, these registers can be set to zero upon system reset.
[0708]
An address decoding circuit for the register is shown in FIG. This circuit comprises AND gates 1738, 1740, 1742, 1744, 1746, 1748, 1750, 17522, and inverters 1754, 1756, 1758, 1760, 1762, 1764, 1766, 1768, 1770, 1772, 1774, and AND gate 1738. , 1740, 1742, 1744, 1746, 1748, 1750, 1752 are address decode signals DECSR, DECCR, DECM3, DECM2, DECM1, DECM0, DECAL, DECAH, respectively. Specifically, the address bus ADDR [3. . . 0] is applied to address signals ADDR0, ADDR1, ADDR2, ADDR3 or high gain inverter pairs 1754, 1756; 1758, 1760; 1762, 1724; and 1766, 1768. The output of inverter 1756 is applied to the inputs of AND gates 1738, 1742, 1746, 1750, the output of inverter 1754 is applied to the inputs of AND gates 1740, 1744, 1748, 1752, and the output of inverter 1760 is the AND gates 1738, 1740. , 1746, 1748, the output of inverter 1764 is applied to the inputs of AND gates 1738, 1740, 1742, 1744, the output of inverter 1762 is applied to the inputs of AND gates 1746, 1748, 1750, 1752, The output of the inverter 1768 is applied to the inputs of AND gates 1738, 1740, 1742, 1744, 1746, 1748, 1750, 1752.
[0709]
Control signals IOOFF and ANABS from the microprocessor 30 are used to enable or disable the address decoder 1706. During the test mode, the IOOFF signal is used to inhibit I / O device interrupts. The ANABS signal is a register selection signal from the microprocessor 30 master chip address decoder and enables address decoding in units of areas. The IOOFF signal is output from the inverter 1770 and applied to the inputs of AND gates 1738, 1740, 1742, 1744, 1746, 1748, 1750, 1752. The ANABS signal is applied to a pair of high gain inverters 1772, 1774. The output of inverter 1774 is applied to AND gates 1738-1752.
[0710]
The ICAH and ICAL address register 1700 is shown in FIG. These registers are byte-wide read / write registers and are used to set the communication bit rate, modulation method, and 12-bit INCOM address of the ICC 29. Both registers are set to 0 upon reset and power up.
[0711]
First, the ICAH register will be described. Bits ICAH [7, 6] determine the communication bit transmission rate of ICC 29, bits ICAH [5, 4] determine the modulation method employed by ICC 29, and bits ICAH [3. . . 0] determines the upper 4 bits of the INCOM address.
[0712]
The ICAH register includes flip-flops 1776, 1778, 1780, 1782, 1784, 1786, 1788, 1790. Data bus DATA [7. . . 0] connects to the D inputs of these flip-flops to allow the microprocessor 30 to write to this register. The Q outputs of these flip-flops are used for data reading via the tristate devices 1792, 1794, 1796, 1798, 1800, 1802, 1804, 1806 for the read operation. . . 0]. The Q output of these flip-flops is the internal control bus ICAH [7. . . 0] is also connected.
[0713]
Tristate devices 1792, 1794, 1796, 1798, 1800, 1802, 1804, 1806 are under the control of a two-input NAND gate 1808. The RDCLK signal is applied to one input along with the address decode signal SELAH to allow the microprocessor 30 to start a read operation and to read this register by addressing $ 0028.
[0714]
The write operation to the ICAH register is controlled by a two-input NAND gate 1810. One input of the NAND gate 1810 is an address decode signal SELAH. The other input to NAND gate 1810 is the WRCLK signal. The output of NAND gate 1810 is applied to inverter 1812 and the non-inverted output from inverter 1812 is applied to the EN inputs of flip-flops 1792, 1794, 1796, 1798, 1800, 1802, 1804, 1806. The inverted output of the inverter 1812 is applied to the timing input E.
[0715]
The ICAH register flip-flops 1776-1790 are set to 0 upon reset. Specifically, the inverted IRESET signal output from inverter 1814 is applied to the CDN input to set these flip-flops to 0 simultaneously with reset.
[0716]
The ICAL register is a byte wide register and determines the lower 8 bits of the INCOM address. This register includes flip-flops 1816, 1818, 1820, 1822, 1824, 1826, 1828, 1830. Data bus DATA [7. . . 0] connects to the D inputs of these flip-flops to allow write operations. The Q outputs of these flip-flops are used for data reading through the tristate devices 1832, 1834, 1836, 1840, 1842, 1844, and 1846 for the read operation. . . 0]. The Q output of these flip-flops is the internal control bus ICAL [7. . . 0].
[0717]
The register read operation is controlled by a two-input NAND gate 1848. One input to NAND gate 1848 is an address decode signal SELAL. Read clock signal RDCLK is applied to the other input. The output of NAND gate 1848 is applied to the control terminal OEN of each tristate device.
[0718]
The write operation to this register is controlled by a two-input NAND gate 1850. One input to the NAND gate 1850 is the write clock signal WRCLK. A register select signal SELAL is applied to the other input. The output of NAND gate 1850 is applied to inverter 1852, the non-inverted output of inverter 1852 is applied to the EN inputs of these flip-flops, and the inverted output of inverter 1852 is applied to the E input.
[0719]
This register is set to 0 upon device reset and power up. That is, an inverted IRESET signal is applied to the CDN inputs of these flip-flops.
[0720]
The registers ICM3, ICM2, ICM1, and ICM0 shown in FIGS. 104 to 107 are byte-wide read / write registers including a transmission buffer and a reception buffer. These registers are used to transmit INCOM messages between the microprocessors 30 of the ICC 29. These registers are not true read / write registers because a read operation calls the receive buffer and a write operation calls the transmit buffer.
[0721]
The ICM1 register is an 8-bit register and includes INCOM message bits 10-3. The transmit buffer for this register includes flip-flops 1854, 1856, 1858, 1860, 1862, 1864, 1866, 1868. The receive buffer for this register includes flip-flops 1870, 1872, 1874, 1876, 1878, 1880, 1882, 1884.
[0722]
The transmission buffer flip-flops 1854, 1856, 1858, 1860, 1862, 1864, 1866, 1868 can only be written by the microprocessor 30. Specifically, the data bus DATA [7. . . 0] and the Q outputs of these flip-flops are the INCOM message bits TDATA [10. . . 3].
[0723]
The write operation to the transmission buffer is controlled by a two-input NAND gate 1866. The write clock signal WRCLK is applied to one input, and the address decode signal SELM1 is applied to the other input. The output of NAND gate 1866 is applied to inverter 1888, the non-inverted output of inverter 1866 is applied to the EN inputs of these flip-flops, and the inverted output is applied to the E input.
[0724]
The receive buffer of the ICM1 register includes flip-flops 1870, 1872, 1874, 186, 1878, 1880, 1882, 1884. Receive data bus RDATA [10. . . 3] is applied to the D inputs of these flip-flops. The microprocessor 30 is connected to the data bus DATA [7.1] via tristate devices 1892, 1894, 1896, 1898, 1900, 1902, 1904, 1906. . . 0] can read the contents of these flip-flops. These tri-state devices are under the control of a two-input NAND gate 1908. The read clock signal RDCLK is applied to one input, and the address / decode signal SELM1 is applied to the other input.
[0725]
Timing control of the flip-flops of the reception buffer and the transmission buffer is performed by a signal SRTOMR (FIG. 116) described later. This signal SRTOMR is applied to the inverter 1910. The non-inverted output of inverter 1910 is applied to the E inputs of these flip-flops, and the inverted output is applied to the EN input.
[0726]
The receive and transmit buffers are set to 0 upon reset and power up. That is, the inverted IRESET signal output from the inverter 1890 is applied to the CDN inputs of these flip-flops. The inverted IRESET signal is also applied to inverter 1889 to generate a MRCLR signal that is used to reset registers ICM2, ICM3, and ICM0 registers as described below.
[0727]
The ICM2 register is an 8-bit register and includes INCOM message bits 18-11. The transmission buffer of the ICM2 register includes flip-flops 1912, 1914, 1916, 1918, 1920, 1922, 1924, 1926. The receive buffer of the ICM2 register includes flip-flops 1928, 1930, 1932, 1934, 1936, 1938, 1940, 1942.
[0728]
The transmission buffer can only be written by the microprocessor 30. Specifically, the data bus DATA [7. . . 0] is connected to the D input of flip-flops 1912, 1914, 1916, 1918, 1920, 1922, 1924, 1926. The Q outputs of these flip-flops are transmitted data buses TDATA [18. . . 11].
[0729]
The write operation to the transmission buffer is under the control of the 2-input NAND gate 1944. The write clock signal WRCLK is applied to one input, and the address / decode signal SELM2 is applied to the other input. The output of NAND gate 1944 is applied to inverter 1946. The non-inverted output of the inverter 1946 is applied to the flip-flops 1912, 1914, 1916, 1918, 1920, 1922, 1924, 1926, and the inverted output is applied to the E input.
[0730]
The receive buffer of the ICM2 register includes flip-flops 1928, 1930, 1932, 1934, 1936, 1938, 1940, 1942. Internal bus RDATA [18. . . 11] is applied to the D inputs of these flip-flops. The message bits contained in these flip-flops are stored in the data bus DATA [7... By the microprocessor 30 via the tristate devices 1950, 1952, 1954, 1956, 1958, 1960, 1962, 1964. . . 0]. These tri-state devices are under the control of a two-input NAND gate 1966. The register decode signal SELM2 is applied to one input, and the read clock signal RDCLK is applied to the other input, the microprocessor 30 starts the read operation, and the address $ 002C is assigned to the address bus ADDR [3. . . 0] allows the contents of this buffer to be read.
[0731]
Timing for the flip-flop of the reception buffer is performed by the SRTOMR signal and the inverter 1968. Specifically, the SRTOMR signal is applied to the input of the inverter 1968. The non-inverted output of the inverter 1966 is applied to the E input of these flip-flops, and the inverted output is applied to the EN input.
[0732]
The transmission and reception buffer flip-flops are set to 0 by the inverted MRCLR output from the inverter 1969. This signal inversion MRCLR is applied to the CDN of each flip-flop.
[0733]
The ICM3 message register contains INCOM message bits 26-19. The transmission buffer of the register ICM3 includes flip-flops 1970, 1972, 1974, 1976, 1978, 1980, 1982, 1984. The reception buffer of this register includes flip-flops 1986, 1988, 1990, 1992, 1994, 1996, 1998, 2000.
[0734]
Microprocessor 30 has a data bus DATA [7... Connected to the D input of flip-flops 1970, 1972, 1974, 1976, 1978, 1980, 1982, 1984. . . 0] is written to the transmission buffer. The Q output of these flip-flops is the transmission data bus TDATA [26. . . 19].
[0735]
The write operation to the transmission buffer is under the control of the 2-input NAND gate 2002. The write clock signal WRCLK is applied to one input, and the register selection signal SELM3 is applied to the other input. The output of the NAND gate 2002 is applied to the inverter 2004. The non-inverted output of the inverter 2004 is applied to the two EN inputs of these flip-flops, and the inverted output is applied to the E input.
[0736]
The receive buffer includes flip-flops 1986, 1988, 1990, 1992, 1994, 1996, 1998, 2000. The INCOM message bits received from the INCOM network are received data bus RDATA [26. . . 19] and applied to the D inputs of these flip-flops. The microprocessor 30 is connected to the data bus DATA [7... Via the tristate devices 2008, 2010, 2012, 2014, 2016, 2018, 2020, 2022. . . 0] can read the contents of these flip-flops. These tri-state devices are under the control of a two-input NAND gate 2024. The read clock signal RDCLK is applied to one input, and the register selection signal SELM3 is applied to the other input, and the microprocessor 30 starts the read operation, and the address $ 002D is assigned to the address bus ADDR [3. . . [0] can read the contents of this buffer.
[0737]
The timing of the ICM3 receive buffer is performed by the SRTOMR signal and the inverter 2026. Specifically, the STROMR signal is applied to the input of the inverter 2026, the non-inverted output of the inverter 2026 is applied to the E input of these flip-flops, and the inverted output is applied to the EN input.
[0738]
The ICM3 transmit and receive buffers are set to 0 by the inverted MRCLR signal. This inverted MRCLR is output from the inverter 2006 and applied to the CDN inputs of these flip-flops.
[0739]
The ICM0 register is a register for transmitting and receiving control / status bits of the INCOM message. The transmit buffer for this register includes flip-flops 2028, 2030, 2032 and tri-state devices 2034, 2038, 2040, 2042, 2044, 2046, 2048. The reception buffer includes one flip-flop 2029.
[0740]
Bit ICM0 [7] corresponds to bit 2 of the INCOM message. In a transmission operation, this bit is written by the microprocessor 30 via the data bus DATA [7] and applied to the D input of the flip-flop 2028. The write operation to the flip-flop 2028 is under the control of the 2-input NAND gate 2050. The write clock signal WRCLK is applied to one input, and the register selection signal SELMO is applied to the other input. The output of the NAND gate 2050 is applied to the inverter 2052, the non-inverted output of the inverter 2052 is applied to the EN input of the flip-flop 2028, and the inverted output is applied to the E input. The Q output of the flip-flop 2028 is applied to the transmission data bus TDATA [2].
[0741]
Bit 2 of the incoming INCOM message is received via the internal receive data bus RDATA [2] and applied to the D input of flip-flop 2029. The timing control of the flip-flop 2029 is performed by the SRTOMR signal. The SRTOMR signal is applied to the inverter 2031. The non-inverted output of the inverter 2031 is applied to the E input of the flip-flop 2029, and the inverted output is applied to the EN input. In order to enable the microprocessor 30 to read the contents of this flip-flop, the Q output of the flip-flop 2029 is applied to the data bus DATA [7] via the tri-state device 2033. Tristate device 2034 is under the control of NAND gate 2054.
[0741]
ICOM bit [6. . . 2] is for testing. These bits are stored in the data bus DATA [6. . . 2] through the microprocessor 30. Specifically, the read test bus RTB [6. . . 2] is connected to the data bus DATA [6 .. 6 via the tristate devices 2036, 2038, 2040, 2042, and 2044. . . 2]. These tri-state devices are under the control of NAND gate 2054. One input to the NAND gate 2054 is a read clock signal RDCLK, and the other input is a register selection signal SELMO.
[0743]
The two AND gates 2055 and 2056 also form part of the test circuit. Specifically, the AND gate 2055 is a 3-input AND gate, the write clock signal WRCLK is input to the first input, the register selection signal SELMO is input to the second input, and the test signal TEST is input to the third input. Each is applied. The output of the AND gate 2055 is applied to the AND gate 2056 together with DATA [2]. The output of the AND gate 2056 is the write test bus WTB [2. . . 0].
[0744]
Bits ICM0 [1, 0] are status bits, both of which are true read / write bits. Microprocessor 30 can write these bits via data bus DATA [1, 0] connected to the D inputs of flip-flops 2030 and 2032. A write operation to these flip-flops is controlled by a NAND gate 2050 and an inverter 2052. Specifically, the non-inverted output of the inverter 2052 is applied to the EN inputs of the flip-flops 2030 and 2032 and the inverted output is applied to the E input. The Q outputs of these flip-flops are connected to the internal state bit read bus RSB [26, 25], and are also connected to the data bus DATA [1, 0] via the tri-state devices 2046, 2048, by the microprocessor 30. The contents of these flip-flops can be read. Tristate devices 2046, 2048 are under the control of read control NAND gate 2054.
[0745]
The flip-flops 2028, 2029, 2030, and 2032 are all set to 0 simultaneously with the system reset. Specifically, the inverted MRCLR signal output from the inverter 2057 is applied to the CDN inputs of these flip-flops.
[0746]
The ICCR register is a byte-wide read / write control register and is used for operation control of the ICC 29. 70 includes flip-flops 2058, 2060, 2062, 2064 and AND gates 2066, 2068, 2070, 2072. More specifically, the data bus DATA [7. . . 4] is applied. Timing control of these flip-flops 2058, 2060, 2062, and 2064 is performed by a write control NAND gate 2074 and an inverter 2076. Specifically, the ICCR register / decode signal SELCR is applied to one input of the NAND gate 2074, and the output of the NAND gate 2074 is applied to the input of the inverter 2076. The inverted output of the inverter 2076 is applied to the E input of these flip-flops, and the non-inverted output is applied to the EN input.
[0747]
The Q outputs of the flip-flops 2058, 2060, 2062, and 2064 are control bits ICCR [7. . . 4] and internal control bus CR [7. . . 4]. This Q output is connected to the data bus DATA [7... 7 via tristate devices 2078, 2080, 2082, 2084. . . 4] to enable the microprocessor 30 to read the contents of the flip-flops 2058, 2060, 2062, and 2064. Tri-state devices 2078, 2080, 2082, 2084 are under the control of a two-input NAND gate 2086. One input to the NAND gate 2086 is the ICCR register decode signal SELCR and the other input is the write clock signal WRCLK.
[0748]
Flip-flops 2058, 2060, 2062, and 2064 are set to zero upon system reset. Specifically, an inverted IRESET signal is applied to the CDN inputs of these flip-flops, and this signal is output from the inverter 2088.
[0749]
Bit ICCR [7. . . 4] is a control bit. Bit ICCR [7] permits the ICC 29 interrupt operation. Bit ICCR [6] allows an automatic response to the fast status request message. Control bit ICCR [4] is not used.
[0750]
Bit ICCR [5] is a permission bit that enables the INCOM communication controller to switch to the master mode. If this bit is 0, the ICC 29 does not enter master mode, and if it is 1, it can enter master mode. This bit is also set to 0 upon system reset. This is done by a two-input AND gate 2089. One input to AND gate 2089 is a permission bit from CFR status register bit CFR [7] and the other input is the inverted IRESET signal. The output of AND gate 2089 is applied to the CDN input of flip-flop 2062.
[0751]
Bit ICCR [3. . . 0] is a command bit. The command bits are sent to the data bus DATA [3. . . 0] and applied to the inputs of AND gates 2066, 2068, 2070, 2072. The write control signal output from the inverter 2086 is the data bus DATA [3. . . 0] to the inputs of AND gates 2066, 2068, 2070, 2072. The input of the inverter 2086 is connected to the output of the write control NAND gate 2074. The outputs of AND gates 2066, 2068, 2070, 2072 are internal ICCR register bus CR [3. . . 0].
[0752]
Bit ICCR [3. . . 0] is not a true read / write bit and is always 0 when read by the microprocessor 30. That is, the bit ICCR [3. . . 0] are connected to the data bus DATA [3... 3 via the tristate devices 2090, 2092, 2094, 2096. . . 0] and the inputs to these tristate devices are grounded. These tri-state devices are under the control of NAND gate 2086.
[0753]
The ICSR is a byte-wide read-only status register and includes an ICC 29 status flag indicating that the microprocessor 30 is communicating with the INCOM communication controller 29. This register consists of tristate devices 2098, 2100, 2102, 2104, 2106, 2108, 2110, 2112 and the input of these tristate devices is an internal ICSR control register bus SR [7. . . 0] connects. These tri-state devices are under the control of a two-input NAND gate 2114. The ICSR register selection decode signal is applied to one input, and the read clock signal RDCLK is applied to the other input.
[0754]
Digital demodulator
Digital demodulator 1694 demodulates the incoming INCOM message to form demodulated output bits DEMODAT. This demodulator 1694 is shown in FIGS. 93-100. The block diagram is shown in FIG. Digital demodulator 1694 includes a timing generator 2116, a receiver correlator 2118, a demodulator control circuit 2120 and a bit counter-2122.
[0755]
The timing generator is shown in FIGS. 94 and 95, and the timing diagrams for the various outputs of the timing generator are shown in FIGS. 118 and 119. FIG. The timing generator 2116 includes a master clock generator 2117 shown in FIG. 94 and a bit phase timing generator 2119 shown in FIG.
[0756]
The ICC 29 can be configured to operate at various bit transmission rates depending on the selected transmission mode. Bit transmission rates are illustrated in Table 19. A clock signal is output from the master clock generator 2117 in accordance with an arbitrary bit transmission rate. The ICAH register bit ICAH [7,6] determines the bit transmission rate, and the bit ICAH [5] determines the modulation method. As described above, since the ASK and FSK modulation schemes are compatible, only ICAH [5] is required to select either baseband or FSK / ASK. The selected bit transmission speed is output from the MUX 2124. The Z output of MUX 2124 is a bit phase clock signal BITPHCK corresponding to the bit rate and modulation method selected from Table 19. The command bit ICAH [5] is applied to the selection input S of the MUX 2124. The input to MUX 2124 connects to baseband MUX 2126 and ASK / FSK MUX 2128.
[0757]
Various baseband bit rates shown in Table 19 are applied to the input of the MUX 2126. Various ASK / FSK bit transmission rates, also shown in Table 19, are applied to the input of the FSKMUX 2128. Various bit rates are selected by command bits ICAH [7,6] applied to the select inputs of MUX 2126, 2128, and various bit rates from timing generator 2116 including IC 10 crystal oscillator and counters 2130, 2132. Is obtained.
[0758]
Counter 2130 is used to generate baseband bit rates and includes flip-flops 2132, 2134, 2136, MUX 2138, inverter 2140, and exclusive OR gate 2142. If the ICC 29 is active, a 7.3728 MHz or 3.6864 MHz crystal oscillator must be used. Depending on the crystal oscillator used, either frequency is obtained at the output of the exclusive OR gate 2142 based on the phase 2 clock signal PH2 and the EO2 signal applied to the input of the exclusive OR gate 2142. EO2 is a signal whose phase is shifted by 90 ° from PH2.
[0759]
The flip-flops 2132, 2134, and 2136 are connected as a two-divided ripple counter. That is, the inverted Q output of these flip-flops is applied to the D input. The inverted Q output of the selection flip-flop is applied to the clock input CP of the subsequent flip-flop. The outputs of flip-flops 2132, 2134, 2136 are divided by two inputs. Depending on the choice of the crystal oscillator, an exclusive OR gate 2142 is applied to one input of MUX 2138 and the inverted Q output of flip-flop 2132 is applied to the other input of MUX 2138. If a 7.3728 MHz crystal oscillator is used, flip-flop 2132 bisects this frequency to form a 3.6864 MHz signal at the Z output of MUX 2138. If a 3.6864 MHz crystal oscillator is used, this signal is applied directly to the other input of the MUX 2138, resulting in a baud rate of 153.6 Kbps. MUX 2138 is controlled by configuration register bit ACFR [6] applied to the SUX input of MUX 2138. Bit ACFR [6] selects the division ratio. The Z output of MUX 2138 is a 3.6864 MHz signal. This signal is not only applied to one input of the baseband MUX 2126, but is also applied to the clock input CP of the other bisection counter 2134 to form a 1.8232 MHz signal at its inverted Q output. The 1.8232 MHz signal is applied to the other input of the baseband MUX 2126, resulting in a baud rate of 76.8 Kbps. The inverted Q output of the counter 2134 is also applied to the clock input of another two-divided counter 2136. The output of this counter is applied to the inverter 2140, and the output of the inverter 2140 is a 921.6 kHz signal. This signal is applied to the other input of the baseband MUX 2126, resulting in a baud rate of 38.4 Kbps.
[0760]
It is the circuit that includes the exclusive OR gate 2142 and the flip-flops 2144 and 2146 that forms the 19.2 Kbps baseband speed signal. Specifically, the 921.6 kHz signal output from the inverter 2140 is applied to a Johnson counter including flip-flops 2144 and 2146. That is, the output of the inverter 2140 is applied to the clock input CP of the flip-flops 2144 and 2146, the Q output of the flip-flop 2144 is the D input of the flip-flop 2146, and the inverted Q output of the flip-flop 2146 is the D input of the flip-flop 2144. Each is applied. The Q output of flip-flop 2146 is a 230.4 kHz signal. This signal is applied to one input of exclusive OR gate 2142. The other input to exclusive OR gate 2142 is the Q output signal from flip-flop 2144. The output of the exclusive OR gate 2142 is a 460.8 kHz signal equivalent to a bit transmission rate of 19.2 Kbps.
[0761]
Counter 2132 and OR gate 2148 form an ASK / FSK bit rate signal. Specifically, the Q output of flip-flop 2144 is applied to one input of OR gate 2148. This signal is a 230.4 kHz signal. The Q output of flip-flop 2146 is applied to the other input of OR gate 2148. The output of inverter 2140 is applied to the third input of OR gate 2148. The output of the OR gate 2148 is applied to the counter 2132, and the counter 2132 includes flip-flops 2150, 2152, 2156 and 2158, all connected as a two-divided counter, and the inverted Q output of each flip-flop is connected to the D input. Yes. The output of the OR gate 2148 is a 230.4 kHz signal and is applied to the clock input CP of the flip-flop 2150. The flip-flop 2150 divides the input frequency by two to form a 115.2 kHz signal at its Q output, and this signal is applied to one input of the ASK / FSK MUX 2128 to generate a signal with a bit rate of 9600 bps. The inverted Q output of counter 2150 is applied to the clock input of counter 2152 to generate a 57.6 kHz signal on its inverted Q output, which is applied to the clock input CP of counter 2154 and the 28.8 kHz signal on its Q output. Is generated. This 28.8 kHz signal is applied to the clock input CP of the counter 2156 to generate a 14.4 kHz signal at its Q output, and the 14.4 kHz signal is applied to the clock input of the counter 2158 to provide a 7.2 kHz signal at its Q output. This 7.2 kHz signal is applied to the ASK / FSK MUX 2128 to generate a 300 bps signal.
[0762]
Johnson counters, including counters 2130 and 2132 and flip-flops 2144 and 2146, are set to 0 upon system reset and during testing. Specifically, reset signal inversion IRESET is applied to one input of 2-input OR gate 2160, and a signal from write test bus WTB2 is applied to the other input. The output of the OR gate is applied to the input of inverter 2162, and the output of inverter 2162 is applied to the CDN input of flip-flops 2132, 2134, 2136, 2144, 2146, 2150, 2152, 2154, 2156, 2158.
[0763]
In the FSK modulation scheme, two carrier frequencies; 115.2 kHz and 92.16 kHz are used. The 92.16 kHz signal is output from the decimal counter 2164. This decimal counter includes flip-flops 2166, 2168, 2170, 2172, a NOR gate 2174 and an AND gate 2176. The 92.16 kHz signal is formed at the Q output of flip-flop 2172 as signal FCA. A 921.6 kHz signal is applied to the clock input of flip-flops 2166, 2170. The inverted Q output of the flip-flop 2166 is applied to the clock input CP of the flip-flop 2168. The Q output of flip-flop 2166 is applied to one input of 2-input NOR gate 2174, and the Q output of flip-flop 2170 is applied to the other input. The output of NOR gate 2174 is applied to the D input of flip-flop 2166. The inverted Q output of flip-flop 2168 is applied to the D input of this flip-flop. The Q output of flip-flop 2168 is applied to one input of 2-input AND gate 2176, and the Q output of flip-flop 2166 is applied to the other input. The output of AND gate 2176 is applied to the D input of flip-flop 2170. The inverted Q output of flip-flop 2170 is applied to the clock input of flip-flop 2172, and the inverted Q output of flip-flop 2172 is applied to its D input. Therefore, the Q output of flip-flop 2172 is 1/10 of the input signal 921.6 kHz.
[0764]
Decimal counter flip-flops 2166, 2168, 2170, 2172 are set to 0 both during reset and during testing. Specifically, the output of inverter 2162 is applied to the CDN inputs of these flip-flops.
[0765]
Both the 92.16 kHz FSK signal FCA and the 115.2 kHz carrier signal FC are used for FSK modulation. The FC signal is output from the counter 2150. The 115.2 kHz baseband signal CARR is output from the NOR gate 2174. One input to the NOR gate 2174 is the output of the OR gate 2148, and the other input is the output of the counter 2150. The output of NOR gate 2174 is a 115.2 kHz signal.
[0766]
The signals FDC and CK10 are used for demodulation control. The signal FDC is a 230.4 kHz signal output from the inverter 2176. A 230.4 kHz signal obtained from the output of counter 2146 is applied to the input of inverter 2176. This frequency is selected as a sampling frequency corresponding to twice the carrier frequency 115.2 kHz.
[0767]
The CK10 signal is used to reset the bit phase timing generator 2119 shown in FIG. The CK10 signal is output from the OR gate 2178. The OR gate 2178 has three inputs, the Q input of the counter 2146 at the first input, the output of the inverter 2140 at the second input, and the inverted Q output of the flip-flop 2144 at the third input. Each is applied. Therefore, the input of the OR gate 2178 is a signal corresponding to twice the carrier frequency (230.4 kHz), four times the carrier frequency (460.8 kHz), and eight times the carrier frequency (921.6 kHz). As shown in FIG. 81, the CK10 signal output from the OR gate 2178 forms a 1-0-1 pattern every half cycle of the sampling frequency 230.42 kHz, that is, at 115.2 kHz.
[0768]
Bit phase timing generator 2119 is used to count the phase coherence of the carrier frequency. The bit phase timing generator 2119 outputs timing control signals PHCKAD, PHCKB, PHCKBD, PHCKCD, PHCKDD, PHCKD, PHCK, and PHRST. These signals are shown in the form of timing diagrams in FIGS. These timing signals are formed by flip-flops 2182, 2184, 2186; NOR gates 2188, 2190, 2192, 2194, 2196, 2198, 2200; and inverters 2202, 2204, 2206, 2208, 2210, 2212, 2214, 2216. .
[0769]
Bit phase clock signal BITPHCK is applied to bit phase timing generator 2119. The BITPHCK signal is obtained at the Z output of MUX 2124 (FIG. 94) and corresponds to the selected baseband or ASK / FSK baud rate. This BITPHCK signal is applied to the bit phase timing generator 2119 via high gain inverters 2202 and 2204. The output of the inverter 2204 is applied to the clock input CP of flip-flops 2182 and 2184 configured as a Johnson counter 2185. Specifically, the Q output of flip-flop 2182 is applied to the D input of flip-flop 2184, and the inverted Q output of flip-flop 2184 is applied to the D input of flip-flop 2182. The Q output of flip-flops 2182 and 2184 is used to generate a timing signal. That is, the Q output of the flip-flop 2182 is the inverter 2206, the inverted Q output of the flip-flop 2182 is the inverter 2208, the Q output of the flip-flop 2184 is the inverter 2210, the inverted Q output of the flip-flop 2184 is the inverter 2212, and the inverter 2206. Are applied to the inputs of NOR gates 2190, 2192, and 2194, respectively. The output of the inverter 2208 is applied to the inputs of the OR gates 2188, 2196, 2198, the output of the inverter 2210 is applied to the inputs of the inverters 2194, 2196, 2198, and the output of the inverter 2212 is applied to the inputs of the NOR gates 2188, 2190, 2192, respectively. . The output of inverter 2212 is also applied to the input of inverter 2214 to generate a PHCK signal. The BITPHCK signal output from the inverter 2204 is applied to the inputs of NOR gates 2188, 2192, 2194, 2196. The outputs of the NOR gates 2188, 2190, 2192, 2194, 2196, 2198 are bit phase timing signals PHCKAD, PHCKB, PHCKBD, PHCKCD, PHCKDD, PHCKD, and PHCK.
[0770]
Bit phase reset signal PHRST is generated from NOR gate 2200 every 1/6 bit. A timing diagram of this signal is shown in FIG. The NOR gate 2200 is a two-input NOR gate. One input is connected to the output of the inverter 2216. A reset signal inversion IRESET is applied to the input of the inverter 2216. The D input of flip-flop 2186 is normally grounded. This flip-flop 2186 is clocked by the inverted Q signal output from the Johnson counter 2185. A CK10 signal is applied to the CDN input of flip-flop 2186 to pay off this flip-flop every ½ carrier cycle. The Q output of flip-flop 2186 is applied to the input of NOR gate 2200 to generate pulse signal PHRST every 1/6 bits or every 64 carrier cycles at 300 baud rate.
[0771]
The carrier wave input signal is applied to the RXIN terminal of the IC 10 via the buffer amplifier 2218 (FIG. 92). This signal is then applied to a pair of carrier verification circuits 2220, 2222 that form part of receiver correlator 2118. The carrier verification circuits operate out of phase with each other by 90 ° and check the input carrier signal to see if it is within an acceptable frequency band centered on the carrier. This check is performed every cycle. Each carrier verification circuit 2220, 2222 has two outputs, one output forming a pulse if the signal is within the passband and the sample phase of the input signal is a logic one, the other output if If the signal is within the active band and the sample phase of the input signal is logic 0, a pulse is formed. Four outputs ONEA, ZEROA, ONEB, ZEROB are used as inputs to a series of phase counters 2224, 2226, 2228, 2230 (FIG. 97) that are reset by the PHRST signal every 1/6 bit.
[0772]
The digital demodulator 1694 requires phase coherence for a short period of time, ie, 1 1/2 cycles for frequency detection, and is continuous over 64 carrier cycles at longer times, ie, 1/6 bits or 300 baud. Discrimination from noise can be performed by checking the correct phase coherence. Thus, the digital demodulator 1694 knows the frequency and phase of the incoming signal over 1/6 bit time, if the input frequency is correct, and phase coherence over at least 3/4 bit time. If maintained, the counter 2338 is incremented. After one bit time has elapsed, the contents are examined, and if the counter counts 4 or more, the demodulated output bit DEMODAT is output.
[0773]
Each of the carrier verification circuits 2220, 2222 stores the three most recent samples of the incoming carrier via two stage shift registers 2224 (with stages 2223, 2225) and 2226 (with stages 2227, 2229). The incoming carrier frequency is supplied to the D inputs of these shift registers 2224, 2226. Shift register 2224 is clocked by signal FDC at a frequency twice the carrier frequency. The shift register 2226 is also clocked at twice the carrier frequency by signal inversion FDC. Signal FDC is output from inverter 2243. The outputs of the respective stages of the shift registers 2224 and 2226 are exclusively ORed with the inputs via exclusive OR gates 2228, 2230, 2232 and 2234. The outputs of the exclusive OR gates 2228, 2230, 2232, and 2234 are ANDed by AND gates 2236 and 2238. The outputs of AND gates 2236 and 2238 are applied to the D inputs of third stage shift registers 2240 and 2242.
[0774]
Assuming that a 1-0-1 pattern exists at the D input to the first stages 2223 and 2227 of the shift registers 2224 and 2226, the Q output of the first stages 2223 and 2227 of the shift registers 2224 and 2226 and the second stage 2225 , 2229, ie, the past sample 0 is stored in the first stage 2223, 2227, the previous sample 1 is stored in the second stage 2225, 2229, and the current sample at the input of the first stage 2227 is the next Is stored in clock pulses.
[0775]
Outputs of the first stages 2223 and 2227 and the third stages 2240 and 2242 of the shift register are applied to NAND gates 2244, 2246, 2248, and 2250 to generate confirmation signals inversion ONEA, inversion ZEROA, inversion ONEB, and inversion ZEROB. A pulse at the ONEA or ZERO output means that the input carrier is approximately in phase with the timing signal from the crystal oscillator for a relatively short time of 11/2 carrier cycles. Specifically, the Q output of the first stage 2223 of the shift register 2224 is applied to one input of the NAND gate 2244, and the Q output of the third stage 2240 is applied to the other input. The Q output of the third stage 2240 is applied to the input of the NAND gate 2246 together with the inverted Q output of the first stage 2223. The outputs of the NAND gates 2244 and 2246 are a signal inversion ONEA and an inversion ZERAA. These NAND gates 2244 and 2246 form pulses corresponding to every other sample when three stored samples form a 1-0-1 pattern. If the latest sample is logic 1, the output of NAND gate 2244 is logic 1. If the latest sample is 0, the output of NAND gate 2246 is 1. The NAND gates 2248 and 2250 of the carrier verification circuit 2222 operate in the same manner to form inverted ONEB and inverted ZEROB signals.
[0776]
The shift registers 2224, 2226, 2240, and 2242 are set to 0 upon reset. Specifically, the inverted IRESET signal output from the inverter 2252 is applied to the CDN inputs of these shift registers.
[0777]
The phase counters 2224, 2226, 2228 and 2230 separately count the number of pulses appearing at the four outputs (eg, NAND gates 2244, 2246, 2248 and 2250) of the confirmation circuits 2220 and 2222 over a time corresponding to 1/6 bit. Used to count. Either of these counters reaches count 48 during 64 carrier cycles at a rate of 300 baud over 1/6 bit time, or counts 48 during 16 carrier cycles at a rate of 1200 baud. When reached, it is believed that there was a perforated carrier signal over 1/6 bit.
[0778]
The output signal inversion ONEA, inversion ZEROA, inversion ONEB, and inversion ZEROB signals from the carrier confirmation circuits 2220 and 2222 are applied to the inputs of the phase counters 2224, 2226, 2228 and 2230. These phase counters shown in FIGS. 59 and 60 are used to separately count the number of pulses appearing at the output of phase check circuits 2220 and 2222 every 1/6 bit at various baud rates of 300 baud, 1200 baud and 4800 baud. used. If the speed is 9600 baud, the counter counts the number of pulses from the confirmation circuits 2220 and 2222 appearing every 1/3 bit. Each of the counters 2224, 2226, 2228, 2230 includes six stages as follows: 2254a-2254d, 2256a-2256d, 2258a-2258d, 2260a-2260d, 2262a-2262d, 2264a-2264d. The output signals inversion ONEA, inversion ZERAA, inversion ONEB, and inversion ZEROB are applied to the inputs of exclusive OR gates 2266, 2268, 2270, 2272. These carrier confirmation circuit output signals are also applied to inverters 2274, 2276, 2278, and 2280. The outputs of inverters 2274, 2276, 2278, and 2280 are applied to 3-input AND gates 2282, 2284, 2286, and 2288 together with output signals from the first two stages 2254 and 2256. The outputs of these AND gates 2282, 2284, 2286, 2288 are applied to MUX 2290, 2292, 2294, 2296. These AND gates are used in the MUXs 2290, 2292, 2294, 2296 to generate 1200 baud signals. The third and fourth stages 2258 and 2260 of the counters 2224, 2226, 2228 and 2230 are applied to the AND gates 2298, 2300, 2302 and 2304 together with the outputs of the AND gates 2282, 2284, 2286 and 2288 to be MUX 2290, 2292 and 2294. , 2296 to 300 baud signals. The outputs of inverters 2274, 2276, 2278, 2280 are applied directly to MUX 2290, 2292, 2294, 2296 to generate 4800 baud and 9600 baud signals.
[0779]
As already mentioned, the baud rate is selected by bits ICAH [7,6]. The complement of these signals is output from inverters 2306 and 2308. This reciprocal signal is applied to the select inputs of MUX 2290, 2292, 2294, 2296 to select the appropriate baud rate and generate signals ONEACRY, ZEROACY, ONEBCRY, ZEROCBRY at the Z outputs of MUX 2290, 2292, 2294, 2296. These output signals are applied to the fifth stages 2262a-2262d of the phase counters 2224, 2226, 2228, 2230 via NAND gates 2310, 2312, 2314, 2316 and exclusive OR gates 2318, 2320, 2322, 2324. The outputs of the fifth and sixth stages 2262 and 2264 are applied to AND gates 2326, 2328, 2330 and 2332. These NAND gates 2326, 2328, 2330, and 2332 generate pulses every 1/6 bit at baud speeds 300, 1200, and 4800, and every 1/3 bit at baud speed 9600. The outputs of these NAND gates are applied to NAND gate 2334, and the output of NAND gate 2334 is applied to the input of MUX 2336 together with the baseband signal output from the RX pin of IC10.
[0780]
The ICAH5 bit selects either ASK / FSK or baseband. The baseband carrier signal CARR output from the NOR gate 2174 is applied to the clock input CP of the first stage 2254 of each phase counter 2224, 2226, 2228, 2230.
[0781]
Each counter stage 2254, 2256, 2258, 2260, 2262, 2264 is reset by a phase reset signal PHRST via inverters 2338, 2340, 2342, 2344, 2346. The outputs of inverters 2340, 2342, 2344, 2346 are signals ONEACLR, ZEROACLR, ONEBCLR, ZEROBCLR. These signals are applied to reset inputs of the fifth and sixth stages 2262, 2264.
[0782]
The outputs of the phase counters 2224, 2226, 2228 and 2230 are a signal DPH indicating the correlation of the carrier signal output from the MUX 2336. This signal DPH is applied to the demodulator counter 2338 via the flip-flop 2340. A strobe signal PHCK is also applied to the flip-flop 2340. The strobe signal PHCK is six times the bit transmission rate, but is three times the bit transmission rate only in the case of 9600 baud. The output of flip-flop 2340 is applied to demodulator counter 2338 and flip-flop 2340 to generate demodulator reset signal DEMODRST. Demodulator counter 2338 counts the number of outputs from phase counters 2224, 2226, 2228, 2230. Demodulator counter 2338 includes three flip-flops 2346, 2348, 2350. The demodulated output signal DEMODAT from the demodulator counter 2338 is applied to an OR gate 2352, and the output of the OR gate 2352 is applied to a message shift register and a BCH computer described later.
[0783]
To account for various selectable baud rates, a circuit including exclusive OR gate 2354, flip-flop 2356, OR gate 2358, and MUX 2360 is utilized. The output of this circuit is applied to a demodulator counter 2338 through an exclusive OR gate 2362 along with the output signal from the first stage of flip-flop 2346. The MUX 2360 outputs a strobe signal that is 3 or 6 times the bit transmission rate. Specifically, the Q output of flip-flop 2340 is applied to one input of exclusive OR gate 2354 and the inverted Q output of flip-flop 2356 is applied to the other input. The output of exclusive OR gate 2354 is applied to the input of flip-flop 2356. This flip-flop 2356 is clocked by the strobe signal PHCHAD at 6 times the bit transmission rate. The output of flip-flop 2356 is applied to the input of OR gate 2358 along with the output of flip-flop 2340. The output of OR gate 2358 is applied to one input of MUX 2360 to generate a signal that is three times the bit rate when 9600 baud is selected. The output of flip-flop 2340 is applied directly to the other input of MUX 2360 to generate a signal six times the bit rate.
[0784]
The bit transmission rate is selected by command bit ICAH [7,6,5] and a circuit including NAND gate 2364 and inverter 2366. NAND gate 2364 and inverter 2366 decode the baud rate and modulation method command bits ICAH [7,6,5]. The output of NAND gate 2364 is applied to select input S of MUX 2360.
[0785]
Bit framing counter 2344 determines whether the incoming signal contains two start bits, both of which are logic 1, by counting 12 1/6 bit intervals and creating a reference frame Used for. If the phase counters 2224, 2226, 2228, 2230 count up to 8 during the 2-bit interval, a valid start bit is assumed and the signal BRCK is generated. The bit framing counter 2344 is a four-stage counter and includes flip-flops 2368, 2370, 2372, 2374 and AND gates 2376, 2378, 2380. This counter 2344 is controlled by a strobe signal PHCKAD. The outputs of the first, second, third and fourth stages are applied to an AND gate 2376 to form a 12-divided signal DIV12. The outputs of the first, second and third stages are applied to an AND gate 2378 to form a 6-divided signal DIV6. The outputs of the first and second stages are applied to an AND gate 2380 to form a three-divided signal DIV3. The DIV12, DIV6, and DIV3 signals are applied to MUX 2382. These signals are selected by the inputs applied to the SUX and S1 inputs of MUX 2382.
[0786]
The command bit decode signal from NAND gate 2364 is applied to the S0 input. The other input S1 is under the control of NAND gate 2384. NAND gate 2384 is a two-input NAND gate that allows adjustment of bit framing counter 2344 after valid start bit detection. Specifically, the inverted RCVDET and inverted TXON signals are applied to the input of NAND gate 2384. The inverted RCVDET signal is output from an inverter 2377 connected in series with the reception detection latch 2379. In the first 2-bit interval, the demodulator counter counts up to 8, suggesting that 8 of the 12 1 / 6-bit intervals corresponding to the 2 start bits of the received message have been received. Then, the inverted RCVDET latch 2379 is set. When this latch 2379 is set, the signal inversion RCVDET is low for the remainder of the message. Since the bit framing counter 2344 is also used for message transmission, the other input to the NAND gate 2384 is inverted TXON. This signal is active low when the ICC 29 is transmitting a message.
[0787]
The output of NAND gate 2384 is applied to select input S1 of MUX 2382 to select one of the four inputs from bit counter 2344 to MUX. The output of MUX 2382 is applied to the D input of flip-flop 2386. The flip-flop 2386 is clocked by the strobe signal PHCKAD. The output of flip-flop 2386 is applied to the input of inverter 2388, and the output of inverter 2388 is a frame signal FRAME that forms a pulse each time each bit is detected.
[0788]
A circuit was also provided to reset the system each time the demodulator counter 2338 counted up to 8 during the two start intervals. This circuit includes NAND gates 2397, 2398 and AND gates 2400, 2402. The output of the AND gate 2402 is a reset word signal RSTWORD and is applied to the CDN input of the flip-flop 2340. The RETWORD signal becomes active at the end of the message as described in detail below. This RETWORD signal is also applied to the CDN input of flip-flop 2342 to generate a demodulator counter reset signal DEMODRST that resets the demodulator counter 2338. This DEMODRST signal is formed by a circuit including inverters 2381, 385, an OR gate 2383, and an AND gate 2387, and the AND gate 2387 is used to generate an inverted DEMODRST. This signal is output from the inverter 2381. The output of the OR gate 2383 is connected to the input of the inverter 2381. The OR gate 2383 is a three-input OR gate. The IRESET signal output from the high gain inverters 2385, 2405 is applied to the first input, allowing the circuit to be reset upon system reset. The output from AND gate 2400 is applied to the second input. At the start of each bit, the FRAME signal is ANDed with the strobe signal PHKKD to form a pulse. The output of AND gate 2387 is applied to the third input. The AND gate 2387 is a three-input AND gate. An inverted TXON signal indicating that the transmitter is OFF is applied to the first input, an inverted RCVDET signal indicating that a start bit has been detected is applied to the second input, and the inverted Q output of flip-flop 2342 Is applied to the third input. Flip-flop 2342 is used to release the reset of demodulator counter 2338 near the end of each 1/6 bit interval.
[0789]
The AND gate 2402 is a 3-input AND gate. An inverted IRESET signal is applied to the first input. This signal is output from the inverter 2404. The second and third inputs are connected to NAND gates 2396 and 2398. The output of NAND gate 2398 represents the end of the message. That is, the ENDMSG signal is applied to the message end latch 2404 including the NOR gates 2406 and 2408. The other input to the message end latch 2404 is the strobe signal PHCKDD. The other input to NAND gate 2398 is strobe signal PHKKD.
[0790]
NAND gate 2396 is a two-input NAND gate. One input is a reception detection signal RCVDET which becomes active when the ICC 29 is receiving a signal as described above. The other input is connected to AND gate 2400. The AND gate 2400 is a two-input AND gate, one input is a strobe signal PHCKCD, and the other input is a frame signal FRAME output from the inverter 2388.
[0791]
A bit clock signal BRCK is generated using a circuit including a NAND gate 2410 and an inverter 2412. This signal is used for clock control of the bit counter 2414. The NAND gate 2410 is a three-input NAND gate. The strobe signal PHCKBD is applied to the first input, the bit frame signal FRAME is applied to the second input, and the output of the NAND gate 2384 is applied to the third input. The NAND gate 2384 indicates that a message is being received. The output of NAND gate 2410 is applied to the input of inverter 2412. The output of the inverter 2412 is a signal BRCK.
[0792]
The DRCK signal is output from the AND gate 2416. This signal is used in combination with the ICC29 transmitter as will be described later. The AND gate 2416 is a two-input AND gate, one input is a strobe signal PHCKCD, and the other input is a FRAME signal.
[0793]
Bit counter 2414 is illustrated in FIG. This bit counter is a six-stage counter and includes flip-flops 2430, 2432, 2434, 2436, 2438, 2440. The bit transmission rate clock signal BRCK is applied to the input of the first stage 2430, and the output of the final stage is the message end signal ENDMSG.
[0794]
The outputs of the first five stages 2430, 2432, 2434, 2436, 2438 are applied to the 6-input NAND gate 2442 together with the inverted BRCK signal output from the inverter 2444. The output of the NAND gate 2442 is applied to a latch 2446 including NAND gates 2448 and 2450, and the output of the inverter 2452 is applied to the other input of the latch 2446. The output of the latch 2446 is a signal 026, which is applied to a BCH computer described later. The 026 signal latches when the bit counter counts to 26.
[0795]
Since this counter 2414 is used to send and receive messages for word end detection, the counter 2414 and latch 2446 are reset by a circuit including inverters 2452 and 2454 and NAND gates 2456 and 2458 after the word is counted. The During reception of a message by the ICC 29, the reception detection signal RCVDET and the inverted TXON applied to the inputs of the NAND gates 2456 and 2458 are active. NAND gate 2456 indicates that ICC 29 is receiving a message. In the state where the ICC 29 is transmitting a message, INITX applied to the second input of the NAND gate 2458 is active. The INITX signal instructs the start of message transmission. A reset signal inversion IRESET output from the inverter 2054 is applied to the third input. The output of NAND gate 2458 indicates that ICC 29 is receiving or transmitting a message. The output of NAND gate 2458 is applied to the input of inverter 2452. The output of inverter 2452 is used to reset bit counter 2414 and latch 2446. Specifically, the output of inverter 2452 is applied to all six CDN inputs of bit counter 2414. The output of counter 2414 is also applied to one input of 026 signal latch 2446. The output of the NAND gate 2458 is also used for resetting the BCH computer described later.
[0796]
A circuit including flip-flop 2460 and NOR gate 2463 is used to generate transmitter signal inversion TXOFF. This signal is used in combination with a transmitter control circuit described later. That is, the inverted Q output of the sixth stage 2440 of the bit counter 2414 is applied to one input of the 2-input NOR gate 2462 and the inverted TXON signal is applied to the other input. The inverted TXON signal indicates an active low state and the transmitter is ON. The output of NOR gate 2462 is applied to the D input of flip-flop 2460. The flip-flop 2460 is clocked by the frame signal FRAME. The inverted TXOFF signal is obtained at the QN output of flip-flop 2460. This flip-flop 2460 is reset by the INITX signal applied to its CDN input.
[0797]
INCOM shift register
A 32-stage serial shift register 2462 is used to send and receive INCOM messages. The shift register 2462 includes flip-flops 2464-2514 as shown in FIGS. Each stage of the shift register 2462 receives two inputs selected by a LOAD signal for message loading. That is, as already described, the transmission data bus TDATA [26. . . 0] is connected to the DA input of each stage of the shift register 2462. The received message demodulation output bit DEMODAT is applied to the DB input of the first stage 2464 of the shift register 2462, and then the received message is shifted in the shift register 2462. Received data bus RDATA [26. . . 0] connects to the Q output of each stage. RDATA [26. . . 0] The demodulated incoming message can be transmitted to the microprocessor 30 via the bus.
[0798]
An inverted LOAD signal is applied to the selection input SA of each stage to allow the shift register 2462 to select a received message or a transmitted message. The LOAD signal is output from the parallel inverters 2516 and 2518, and the output of the inverter 2520 is connected to the inputs of the parallel inverters 2516 and 2518. The LOAD signal described below with reference to FIG. 116 is applied to the input of the inverter 2520. The inverted LOAD signal is output from parallel inverters 2516 and 2518.
[0799]
A shift register clock signal SRCK, which will be described later with reference to FIG. 117, is applied to the clock input of each stage of the shift register 2462. The SRCK signal is output from the parallel inverters 2520 and 2522. The input to the parallel inverters 2520 and 2522 is an inverted SRCK signal.
[0800]
The remaining stages 2468-2514, excluding the first stage 2464 and second stage 2466, which are the status bits of the response message, are set to 0 upon system reset. Specifically, the inverted IRESET signal output from the parallel inverters 2524 and 2526 is applied to the 3-32 stage CDN reset input. Inputs to the inverters 2524 and 2526 are collectively connected to the output of the inverter 2528. The input of the inverter 2528 is connected to the output of the inverter 2530, and the inverted IRESET signal is applied to the input of the inverter 2530.
[0801]
The response message status bit is derived from the internal response status bit RSB [26,25] bus. This status bit is formed at the Q output of flip-flops 2030 and 2032 that form part of the ICMO message register, and the bit definitions for each are as shown in Table 21. The status bit RSB [26, 25] is applied to the set input SDN or reset input CDN of the first and second stage flip-flops 2464, 2466. Specifically, bits RSB [26, 25] are applied to the inputs of 2-input NAND gates 2532 and 2534 along with the STSLD signal indicating that a response message is being created. The outputs of the NAND gates 2532 and 2534 are applied to the selection inputs SDN of the first and second stage flip-flops 2464 and 2466 of the shift register to shift 1 to these flip-flops. These response status bits RSB [26, 25] are also applied to the inputs of inverters 2536, 2538. The outputs of these inverters are applied to the two-input NAND gates 2540 and 2542 together with the STSLD signal. The outputs of NAND gates 2540 and 2542 are applied to reset input CDN of flip-flops 2464 and 2466 to set these flip-flops to zero.
[0802]
ICC control logic
The control logic of the ICC 29 is shown in a block diagram in FIG. This control logic includes transmitter control logic 2516 shown in FIG. 112, BCH computer 2518 shown in FIG. 55, address / command decoder logic 2520 shown in FIGS. 114 and 115, and control / status logic 2522 shown in FIGS. Including.
[0803]
First describing transmitter control logic 2516, the ICC29 transmitter output is signal TXOUT. This signal is applied to a tri-state device 2524 (FIG. 92) whose output is connected to an external pin TX. The TXOUT signal is output from the NOR gate 2526 (FIG. 112). It can be transmitted whenever the ICC 29 is operating in master mode. When operating in slave mode, it can only be sent if the start controller requests a response. In slave mode, ICC 29 is under the control of AND gate 2528 (FIG. 117). The AND gate 2528 is a two-input AND gate. One input is an interface interrupt enable signal inversion ENAINT. This signal is output from an address / command decoder 2520 described later. The other input is a slave mode signal output from the inverter 2530. The input to inverter 2530 is command bit ICCR [5]. If this command bit is logic 0, the ICC 29 is in slave mode. The output of the AND gate 2528 is applied to the input of an interface interrupt permission latch 2532 including NAND gates 2534 and 2536. The output of the latch 2532 is a control bit ICSR [6], which indicates that the communication controller 29 interface has been enabled for interrupts. The latch 2532 is also used for outputting the ENAB signal from the flip-flop 2533. That is, the output of the latch 2532 is applied to the D input of the flip-flop 2533. Signal ENAB is formed at the Q output of this flip-flop. A strobe signal PHCKAD output from the inverter 2590 is applied to the clock input CP of this flip-flop.
[0804]
The interface interrupt enable latch 2532 is disabled by the 2-input AND gate 2538. One input to the AND gate 2538 is a reset signal inversion RESET, and the other input is an interface interrupt disable signal DISINT output from the address / command decoder 2520. When no response is required, the DISINT signal suppresses the operation of the interface interrupt permission latch 2532.
[0805]
In the master mode, the ICC 29 can transmit at any time. The start of transmission is controlled by a 3-input NAND gate 2540 (FIG. 116). A command bit ICCR [0] representing a transmission command is applied to the first input, and a control bit ICSR [6, 5] is applied to the second and third inputs. Control bit ICSR [6] indicates that the interface is enabled for interrupts. Control bit ICSR [5] is active low if the transmitter is inactive to allow the message start bit (eg, two 1's) to be generated. Specifically, the output of NAND gate 2540 is applied to start bit latch 2542 including NAND gates 2544 and 2546, and the output of start bit latch 2542 is applied to a pair of flip-flops 2548 and 2550 to start. • Generate a bit. The inverted Q output of flip-flop 2550 is applied to one input of message transmission AND gate 2552. The other input is connected to a FAST STATUS AND gate 2572 described later. The output of the AND gate 2552 is a message transmission signal inverted TXMSG. The inverted TXMSG signal is applied to the SDN input of flip-flop 2574 (FIG. 112) to set this flip-flop to 1 during the start bit interval. The D input of the flip-flop 2574 is grounded. The flip-flop 2574 is strobed by the transmitter control strobe signal DRCK output from the AND gate 2416 (FIG. 99).
[0806]
When two start bits occur, AND gate 2554 resets flip-flops 2548 and 2550 and start bit latch 2542. The AND gate 2554 is a two-input AND gate. One input connects to the output of flip-flop 2550 and the other input has an inverted IRESET signal applied to allow the flip-flop to be set to 0 upon system reset. The inverted IRESET signal is output from the inverter 2556. The flip-flops 2548 and 2550 are strobed bit by bit by the PHCK signal.
[0807]
In both the master mode and the slave mode, the response latch 2558 including the NAND gates 2560 and 2562 is set. Response latch 2558 is under the control of 2-input NOR gate 2526. An inverted REPLY signal indicating that a response is requested is applied to one input to the NOR gate 2526, and a command bit ISCR [5] is applied to the other input. The output of latch 2558 is applied to one input of two-input NAND gate 2564 and the other input to NAND gate 2564 is a fast state latch 2566 that includes NAND gates 2568 and 2570. The output of NAND gate 2564 is applied to one input of 2-input NAND gate 2572 together with strobe signal PHCKDD. The output of NAND gate 2572 is applied to NAND gate 2552 along with the output of flip-flop 2550 to generate message transmission signal inverted TXMSG.
[0808]
Transmitter control logic 2516 also generates signal inversion INITX and inversion TXON. Specifically, the Q output of the flip-flop 2574 is applied to the inverter 2576. The output of the inverter 2576 is a transmission start signal inversion INITX. This signal inversion INITX is linked with a BCH computer 2518 described later.
[0809]
The inverted Q output of flip-flop 2574 is applied to a transmitter latch 2578 including NAND gates 2580 and 2582 to generate an inverted TXON signal. Transmitter latch 2578 is reset by the inverted TXOFF signal. This signal is formed at the inverted Q output of flip-flop 2460 (FIG. 100), indicating that the message counter has counted 32 bits. The output of transmitter latch 2578 is applied to the input of inverter 2584. The output of inverter 2584 is an inverted TXON signal, indicating that the transmitter is ON in an active low state. This signal inversion TXON is used to generate a control bit ICSR [5] indicating that the transmitter is active. Specifically, the inverted TXON signal is applied to inverter 2586 (FIG. 117), and the output of inverter 2586 is applied to the D input of flip-flop 2588. The Q output of flip-flop 2588 is control bit ICSR [5]. The flip-flop 2588 is strobed by the PHCKAD signal output from the inverter 2590. The input to the inverter 2590 is a strobe signal inversion PHCKAD.
[0810]
The inverted Q output of flip-flop 2588 is also used to generate the BUSY signal and the active low state inverted SR5 signal. That is, the inverted Q output of flip-flop 2588 is applied to one input of a two-input NAND gate, and the RCVDET signal indicating that a message is being received is applied to the other input. The output of the NAND gate 2591 is a BUSY signal.
[0811]
Transmitter control
Various modulation methods, namely ASK, FSK and baseband modulation schemes can be used. The start bit is shifted to flip-flop 2592 by connecting the inverted Q output of flip-flop 2574 to the SDN input of flip-flop 2592 described above. A signal MODIN output from the BCH computer 2518 is applied to the D input of the flip-flop 2592. The flip-flop 2592 is strobed by the BRCK signal output from the inverter 2412 (FIG. 99). The baseband signal obtained from the inverted Q output of the flip-flop 2592 is applied to the input of the MUX 2594 and also applied to the FSK modulator MUX 2596. Specifically, 115.2 kHz (FC) and 92.16 kHz (FCA) signals are applied to the input of MUX2596. In the FSK modulation method, the inverted Q output of the flip-flop 2592 is applied to the selection input S of the MUX 2596 and shifted between 115.2 kHz and 92.16 kHz. The output of MUX 2596 is applied to inverter 2598, and the output of inverter 2598 becomes the FSK input of MUX 2594. The Q output of flip-flop 2592 is applied to one input of a two-input NAND gate 2600 and used for ASK modulation along with the carrier signal FC. The output of ASK modulator 2600 is applied to the other input of MUX 2594. Control bit ICAH [5,4] is applied to select inputs S1 and S0 of MUX 2594 to select ASK, FSK or baseband. The output of MUX 2594 is applied to OR gate 2526 along with the message interval generator latch 2602 output. Message interval latch 2602 includes NAND gates 2604 and 2606 to insert zeros between messages. The output of message interval latch 2602 is applied to the other input of OR gate 2526. The output of the OR gate 2526 is a TXOUT signal.
[0812]
Message interval latch 2602 is under the control of two-input NAND gate 2604. A count signal BRCK is applied to one input of the NAND gate 2604. The other input is the Q output of flip-flop 2574. Thus, when transmission starts, the BRCK signal times the transmission and generates a zero after the message.
[0813]
Control / state logic
Various control / status signals are generated by control / status logic 2522. Control bit ICSR [7. . . 5] has already been described. Status bit ICSR [4. . . 0] is obtained from the circuit shown in FIG.
[0814]
Status bit ICSR [0] indicates that the receiver (RX) is overrun. This status bit is generated from a circuit including flip-flop 2620, NAND gates 2622, 2624, and inverters 2626, 2628, 2630, 2632. The received signal inverted RCV output from the instruction decoder 2520 is applied to the clock input CP of the flip-flop 2620 via the inverters 2626 and 2628, and the inverted Q output of the flip-flop 2620 is supplied to the status bit ICSR [2] via the NAND gate 2622. And is applied to the D input of the flip-flop 2620. If the message register is not cleared when a new message is being loaded into the message register (ICSR [2] = 1), bit ICSR [0] is set. This status bit is cleared by resetting the system or writing to ICCR [1] = 1. Specifically, the reset is under the control of NAND gate 2624. The NAND gate 2624 is a two-input NAND gate. One input is a bit ICCR [1] applied through an inverter 2630 and the other input is an inverted IRESET signal output from the inverter 2636. The output of the NAND gate 2624 is applied to the reset input CDN of the flip-flop 2620 via the inverter 2632.
[0815]
The inverted RCV signal is also used to generate the message register receive buffer strobe signal SRTOMR. This signal is applied to AND gate 2638 along with the inverted Q output of flip-flop 2634 to indicate that the receive operation is incomplete.
[0816]
Bit ICSR [1] indicates a BCH error that is set when a message containing an error is received. This bit is formed by a circuit including flip-flop 2640, OR gate 2642 and inverter 2644. An inverted BCHOK signal indicating an error is output from the inverter 2644. This signal is applied to one input of OR gate 2642 along with the Q output of flip-flop 2640. Flip-flop 2640 is clocked by the inverted RCV signal. The flip-flop 2640 is reset in the same manner as the flip-flop 2620.
[0817]
Bit ICSR [2] indicates that the received message has been loaded into the received message buffer. This bit is output from flip-flop 2634. The D input of this flip-flop is grounded. Flip-flop 2634 is clocked by the inverted RCV signal and reset in the same manner as flip-flops 2620 and 2640.
[0818]
Bit ICSR [3] indicates completion of message transmission. The circuit for generating this bit includes a flip-flop 2644 and a transmitter latch 2646, which includes NAND gates 2648, 2650 and an AND gate 2652. The output of transmitter latch 2646 is applied to the D input of flip-flop 2644. This latch 2646 is latched while the transmitter is active. Specifically, the TXOFF signal output from the inverter 2654 is applied to the clock input of the flip-flop 2644. The TXOFF signal is active high, indicating that the transmitter is OFF. When the message start bit occurs, the inverted Q output of flip-flop 2660 goes low. That is, when the TXOFF signal goes high, the bit is set at the end of the message, indicating that the transmitter is OFF.
[0819]
Simultaneously with reset, bit ICSR [3] is cleared by AND gate 2652. An inverted IRESET signal is applied to one input of this gate. The bit can also be reset by writing 1 to ICCR [2]. The ICCR [2] signal is output from the inverter 2654. The output from NAND gate 2540 is also applied to the other input, resetting flip-flop 2644 when a new transmission begins.
[0820]
When the fast status message transmission is complete, bit ICSR [4] is set. The circuit that generates this bit includes a flip-flop 2656 and a latch 2658, which includes NAND gates 2660, 2662 and an AND gate 2566. Latch 2658 is set by fast state interrupt enable latch 2566. Fast state interrupt enable latch 2566 is under the control of 3-input OR gate 2665. Command bit ICCR [5] indicating master mode is applied to the first input and output from inverter 2567, bit ICCR [6] indicating fast state interrupt enable is applied to the second input, and signal inversion FAST is generated. Applied to the third input. The inverted FAST signal is an incoming message indicating that a fast state response message has been requested. The fast state interrupt enable latch is strobed by the strobe signal inversion PCKAD output from the inverter 2669.
[0821]
The output of latch 2658 is applied to the D input of flip-flop 2656. When the fast state interrupt enable latch 2566 is set and the transmitter is turned off, a TXOFF signal is applied to the clock input CP to set this bit. After status bit ICSR [4] is set, the inverted Q output of flip-flop 2656 is applied to the input of latch 2658 and the inverted Q output of flip-flop 2656 is reset.
[0822]
This bit reset is under the control of a two-input AND gate 2664. An inverted IRESET signal is applied to one input of the AND gate 2664. This bit can also be reset by writing to ICCR [3]. Bit ICCR [3] is output from inverter 2666.
[0823]
An AND gate 2670 outputs an interrupt signal INT. When set, this bit enables interrupts during transmit / receive operations. Specifically, bit ICCR [7] indicating interrupt permission is applied to one input of AND gate 2670, and the output of NAND gate 2672 is applied to the other input. The NAND gate 2672 is a three-input NAND gate, and the inverted Q output from the flip-flops 2634, 2644, and 2656 is applied to each input to permit an interrupt during the transmission / reception operation.
[0824]
The LOAD signal used to load the message into shift register 2462 is output from NAND gate 2574. NAND gate 2574 is a two-input NAND gate, with one input connected to fast state interrupt enable latch 2566 and the other input connected to flip-flop 2550 indicating that a message start bit has occurred.
[0825]
The signal STSLD is a signal that permits interruption of the AND gates 2532 and 2534 (FIG. 109). This signal is a status bit load signal and allows the loading of status bits into the first two stages 2464, 2466 of the shift register 2462. This signal is output from the inverter 2572. The previously described output of NOR gate 2526 is applied to the input of inverter 2672.
[0826]
The inverted SRCK signal for strobing the shift register 2462 is formed by a circuit including an AND gate 2674, NAND gates 2676 and 2678, and an inverter 2680 (FIG. 117). The outputs of the NAND gates 2676 and 2678 are applied to the input of the AND gate 2674. A signal inversion 026 output from inverter 2680 indicates that bit counter 2414 has not yet counted 26 bits, and this signal is applied to one input of NAND gate 2676 along with bit rate clock signal BRCK and inverted INITX signal. Is done. Strobe signals PHCKCD and LOAD signals are applied to the input of NAND gate 2678.
[0827]
BCH computer
BCH computer 2518 is as shown in FIG. 113 and calculates a 5-bit error code based on the first 27 message bits. The BCH computer 2518 is configured as a five-stage shift register 2674 including flip-flops 2676, 2678, 2680, 2682, 2684 and an exclusive OR gate 2686.
[0828]
In the message receive mode, the demodulated bit DEMODAT is applied to the receive / transmit MUX 2686 at the same time it is loaded into the shift register 2462. The input signal to the MUX 2686 is selected by the inverted TXON signal applied to the selection input S of the MUX 2686.
[0829]
Before the 26th message bit is received, circuitry including AND gate 2690, inverter 2692 and OR gate 2694 applies demodulated message bit DEMODAT to exclusive OR gate 2688. Specifically, the 026 signal is applied to inverter 2692, the output of inverter 2692 is applied to one input of AND gate 2690, and the demodulated message bit DEMODAT is applied to the other input. The output of AND gate 2690 is applied to the input of exclusive OR gate 2688 along with the output of NOR gate 2694, and the first 26 message bits are shifted into shift register 2674 to allow the formation of an error code. When the first 26 message bits are received, the error code stored in the shift register is shifted out under the control of NOR gate 2694. The NOR gate 2694 is a two-input NOR gate, and the 026 signal is applied to one input, and the inverted Q signal from the final stage 2684 of the shift register 2674 is applied to the other input.
[0830]
The error code is compared with the error code in the received message via exclusive OR gate 2696. The output of exclusive OR gate 2696 is applied to a two input NAND gate 2698. The output of NAND gate 2698 is applied to the DA input of flip-flop 2700 which selects the DA input after receiving 26 message bits and generates a BCHOK signal if the error codes match. The BCHOK signal is fed back as an input to AND gate 2698. While the error code is being calculated, the selection BCKOK signal is latched by connecting the Q output of flip-flop 2700 to the DB input.
[0831]
BCH shift register 2674 is clocked by BCH clock signal BCHCLK output from a circuit including NAND gate 2702 and inverter 2704. Specifically, the bit transmission rate clock signal BRCK is applied to the input of the NAND gate 2702 together with the inverted INITX. The output of NAND gate 2702 is applied to the input of inverter 2704. The BCHCLK signal is output from the inverter 2704.
[0832]
BCH shift register 2674 is paid by the inverted BCHCLR signal output from inverter 2706. The input to this inverter 2706 is a BCHCLR signal output from NAND gate 2458 (FIG. 100), indicating that a message has been received. The flip-flop 2700 is paid under the control of a 2-input AND gate 2708. One input to AND gate 2708 is an inverted TXON signal indicating that the transmitter is OFF, and the other input is a BCHCLR signal.
[0833]
It is also necessary to calculate the BCH error code of the response message. Thus, the TXD output of message shift register 2462 is applied to MUX 2686. This input is selected by the inverted TXON signal during message transmission. The message bits are shifted into shift register 2674 to generate a BCH error code. The message bit is also applied to MUX 2708 to generate a MODIN signal that is applied to the transmitter (FIG. 112). After 26 message bits, signal 026 selects the other input of MUX 2708 to allow an error code to be added to the end of the message.
[0834]
Address command decoder
FIG. 114 shows an address command decoder 2520. ICAH [3. . . 0] and ICAL [7. . . 0] The INCOM address stored in the register is an exclusive OR gate 2710, 2712, 2714, 2716, 2718, 2720, 2722, 2724, 2726, 2728, 2730, 2732; NOR gate 2734, 2736, 2738; and NAND gate 2740, 2742, 2744 through the received data bus RDATA [22. . . 11] and generates an ADDROK signal if the received address matches the address in the ICAH and ICAL registers.
[0835]
Address bit comparison for bits B22-B19 is applied to NOR gate 2734, address bit comparison for bits B18-B15 is applied to NOR gate 2736, and address bit comparison for bits B14-B11 is applied to NOR gate 2738 The
[0836]
For bit comparison, the outputs of the NOR gates 2734 and 2736 are applied to the NAND gate 2240 together with the BLOCK signal output from the inverter. When the BLOCK instruction is used, the lower 4 bits B11-B14 are ignored. The output of NAND gate 2740 is applied to one input of NAND gate 2744.
[0837]
If the BLOCK instruction is not used, NAND gate 2742 receives input from NOR gates 2734, 2736, 2738 and outputs an address compare for all address bits B22-B11. NAND gate 2744 is also controlled by a UNIV address signal. This signal allows all devices in the network to receive the message.
[0838]
Command fields B10-B7 are used to define commands in the interface interrupt permission control message. Bits B10-B7 are decoded by a 4-input NOR gate 2748. Subcommand field I defines the subcommand in the interface interrupt control message. These bits are decoded by NOR gate 2750. The outputs of the NOR gates 2748 and 2750 are applied to the AND gate 2767, and the output of the AND gate 2762 is a command signal CMND.
[0839]
The message reception strobe signal RCVMMSGTB used to generate the message reception signal RCV is formed by a circuit including a flip-flop 2754, an AND gate 2756, a NOR gate 2758, and an inverter 2760. The inverted TXON signal and the message end signal ENDMSG are ANDed by an AND gate and applied to the D input of the flip-flop to indicate that the message has been received and the transmitter is not ON. The inverted BRCK signal output from the inverter 270 shifts the signal to the flip-flop.
[0840]
Flip-flop 2754 is reset by NOR gate 2758. A strobe signal PHCKCD is applied to one input of NOR gate 2758 and a RESET signal is applied to the other input to reset RCVMMSGSTB at the same time as the system is reset and by strobe signal PHCKCD.
[0841]
Instruction decoder
An instruction decoder circuit 2760 is shown in FIG. The instruction field consists of message bits B6-B3. Message bit B2 defines the meaning of the message bit. These bits are applied to a decoder circuit that includes inverters 2762-2780; NAND gates 2782-2810; AND gates 2812, 2814, 2816; and exclusive OR gates 2818, 2820.
[0841]
The definition of the instruction fields B6-B2 is shown in Table 20 together with the control bits. These bits are applied to inverters 2762, 2766, 2770, 2774 which are connected to series inverters 2764, 2768, 2772, 2776, respectively. The output signals from inverters 2762-2780 are applied to various NAND gates, AND gates and exclusive OR gates, and signal inversion RCVs output from AND gate 2812, NAND gates 2782, 2783, 2786, 2788, 2804, 2810, respectively. , Inverted FAST, inverted DISINT, inverted ENINT, inverted REPLY, inverted BLOCK, inverted UNIV. All these signals are active low.
[0843]
More specifically, an inverted UNIV address type instruction is output from the 4-input NAND gate 2810. Bits B 6, B 5 and B 2 are applied to NAND gate 2810 along with the output of exclusive OR gate 2820. Bits B3 and B4 are compared by exclusive OR gate 2820. B2 is a control bit, which is logic 1 for instruction decoding. Bits B5 and B6 are all logical 1 for instructions $ C, $ D, $ E, and $ F (Table 20). In the instruction $ 1, $ 2, $ 5, $ 6, $ 9, $ A, $ D, $ E, the exclusive OR gate 2820 outputs a logic one. Therefore, the output of the NAND gate 2810 is at a low level for the instructions $ 6, $ D, and $ E.
[0844]
An inverted BLOCK address type instruction is output from the NAND gate 2804. Bits B5 and inversions B4 and B2 are applied to the input of NAND gate 2804. Since these bits must be a logic 1 to form an active low signal at the output of NAND gate 2804, this portion of the circuit is capable of executing instructions $ 4, $ 5, as long as the output of NAND gate 2808 is a logic 1. Decrypt $ C and $ D. Bit B3 is applied to one input of NAND gate 2808. The output of the NAND gate 2806 is applied to the other input. For instructions $ 4, $ 5, $ B, and $ C, bit inversions B6 and B3 are applied to the input of NAND gate 2806 to output a logic 1 from NAND gate 2806 and a logic 1 from NAND gate 2808, respectively. Generate a signal.
[0845]
The REPLY, inverted ENAINT, inverted DISINT, inverted FAST, and inverted RCF signals are all interrupt-enabled by the 3-input AND gate 2814. The RCVMSGTB, BCHOK and control bit B2 signals are ANDed to form a permission signal DECODE, indicating that the correct message has been received. The output of the AND gate 2814 is applied to the inputs of NAND gates 2782, 2874, 2786, 2788, and 2792.
[0846]
An inverted REPLY signal is output from the NAND gate 2788. Control bit inversion CR5 output from inverter 2828 is also applied to NAND gate 2788 to indicate whether ICC 29 is in master mode, and the ADDROK signal, bit 6, and the output of NAND gate 2802 are also applied. If the correct address is decoded and ICC 29 is in slave mode, an inverted REPLY signal is generated if bit B6 = 1. Bit B6 = 1 is when the instructions $ 8, $ 9, $ A, $ B, $ C, $ D, $ E, $ F, and NAND gate 2802 output = 1. The input to the NAND gate 2802 is the output from the NAND gates 2709 and 2800. The circuit including NAND gates 2798, 2800, 2802 and exclusive OR gate 2818 inputs 1 to NAND gate 2788 for instructions $ 8, $ 9, $ A, $ F.
[0847]
An inverted ENAINT signal is output from the NAND gate 2786. In addition to the DECODE signal, ADDROK, bits B3, B4, inversion B5, and inversion B6 are applied to its input to generate an inverted ENAINT signal for instruction $ 3.
[0848]
The inverted DISINT signal is output from NAND gate 2784 and decodes instruction $ 2. One input to NAND gate 2784 is the DECODE signal and the other input is the output of NAND gate 2794. The NAND gate 2794 is a two-input NAND gate, and the ADDROK signal is applied to one input, and the output of the NAND gate 2796 is applied to the other input. Inverted CR5, ADDROK and bits B5, B4, B3 are applied to the input of NAND gate 2796.
[0849]
An inverted FAST signal is output from the NAND gate 2782. If control bit B2 is set, the instruction field of $ 3 is decoded, and if there is a common field CMDO of 0, an inverted FAST signal is generated. The CMDO and DECODE signals and bits B2, B3, inverted B5 and inverted B6 are applied to the input of NAND gate 2782 to generate the inverted FAST signal.
[0850]
An inverted RCV signal is output from the AND gate 2812, and the outputs of NAND gates 2790 and 2792 are input to the AND gate 2812. NAND gate 2790 is a two-input NAND gate. When a message containing an interface interrupt enable command is received, signals RCVMMSGTB and ENAB are applied to its inputs to generate this active low signal. In other states, the signal inversion RCV is under the control of a two-input NAND gate 2792. In order to generate an active low inversion RCV signal under such conditions, CMD, DECODE, B2, B3, inversion B5 and inversion B6 are applied to the input of NAND gate 2782 to generate an inversion FAST signal.
[0851]
The inverted RCV signal is output from the AND gate 2812. The outputs of the NAND gates 2790 and 2792 are applied to the input of the AND gate 2812. NAND gate 2790 is a two-input NAND gate. When a message containing an interface interrupt enable command is received, signals RCVMSGTB and ENAB are applied to its input to generate this active low signal. In other states, the signal inversion RCV is under the control of a two-input NAND gate 2792. In order to generate an active low inversion RCV under such conditions, the output of NAND gate 2792 must be low, and both inputs must be high. The inputs to NAND gate 2792 are the outputs from AND gates 2814 and 2816, respectively. The output of AND gate 2814 is a DECODE signal indicating that the correct message has been received and control bit B2 is set. The AND gate 2816 is a two-input AND gate, and the ENAB and ADDROK signals are applied to its input. When ICC 29 is addressed and a message is received with an interface interrupt enable command, AND gate 2792 produces a high output.
[0852]
IC10 overview
In the illustrated embodiment, the IC 10 is housed in an 80-pin quad plastic flat package (QPFP), i.e., a gull wing surface mount package. IC 10 is a hybrid device manufactured using CMOS technology and configured to overcome the disadvantages of using CMOS for analog functions. Various ratings, operating conditions and dc characteristics are listed in Appendix A.
[0853]
A detailed pin assignment of the IC 10 is shown in FIG. There are pins having a dual function. For example, as will be described in detail later, the same pin performs different functions depending on the configuration.
[0854]
The signal definitions for each pin shown in FIG. 120 are summarized below. A list of pins is shown in Table 22.
[0855]
[Table 22]

PA7. . . PA0: Port A-KORERA The eight bidirectional port pins can be individually programmed by software as inputs or outputs.
[0856]
PB7. . . PB0: Port B—These eight bidirectional port pins have various functions depending on the operation mode of the IC 10. In single-chip mode, it can be individually programmed as input or output by software. In extended, emulation, or test mode, these port pins include the upper address bus.
[0857]
PC7. . . PC0: Port C—These eight bidirectional port pins can be individually programmed as input or output by software. The lower 4 pins can also be configured to be a logical OR of 4 comparator outputs.
[0858]
PD7. . . PD0: Port D-These eight bidirectional port pins have various functions depending on the operation mode of the IC 10. In single-chip mode, it can be individually programmed as input or output by software. In expanded, emulation or test mode, these eight bidirectional port pins form multiple data / address buses. When PH2 is asserted, these pins are outputs and contain the least significant 8 bits of the address. When PH2 is negated, these pins are bidirectional and contain read or write data.
[0859]
EXPN-This low-true signal enables a tensile mode of operation. Single-chip mode allows EXPN to be connected to VDD. This input is sampled when RESN changes from an electrical low level to an electrical high level. The operation mode of the IC 10 is determined when the device leaves the reset state. Table 1 shows pin input levels corresponding to various operation modes.
[0860]
PH2—The function of this output pin varies depending on the operating mode of the IC 10. It remains low in single-chip and self-test modes, and in other modes it is the processor phase 2 clock. Phase 2 is the 1/2 output of the oscillator and changes at the falling edge of OSC2. Table 2 shows the output of PH2 corresponding to various operating modes.
[0861]
REN—The function of this output pin depends on the operating mode of the IC 10.
[0862]
□ Single chip and self test modes are used as diagnostic pins. It remains high except during an internal reading operation of $ 4000- $ 7FFF.
[0863]
In extended mode, it is used as a write strobe for external memory devices mapped to the address range $ 4000- $ 7FFF. When low, the memory device can strobe data from the port D pin.
[0864]
• In emulation and test modes, it is the processor's internal E clock signal. The E clock is delayed by 90 ° from PH2.
[0865]
Table 2 shows the output of REN corresponding to various operating modes.
[0866]
WEN—The function of this output pin depends on the operating mode of the IC 10.
[0867]
□ Used as a diagnostic pin in single-chip and self-test modes. It remains high except during an internal reading operation of $ 4000- $ 7FFF.
[0868]
In extended mode, it is used as a write strobe for external memory devices mapped to the address range $ 4000- $ 7FFF.
[0869]
When low, the memory device can strobe data from port D.
[0870]
• In emulation and test modes, it is the processor's internal E clock signal. The E clock is delayed by 90 ° from PH2.
[0871]
Table 2 shows the WEN output corresponding to the various modes of operation.
[0872]
PSEN—The function of this output pin depends on the operating mode of the IC 10.
[0873]
□ Used as a diagnostic pin in single-chip and self-test modes. It remains high except during an internal reading operation of $ 8000- $ EEFF.
[0874]
In extended mode, it is used as a read strobe for an external read only memory device mapped to the address range $ 8000- $ EEFF. When low, the memory device must send read data to the port D pin.
[0875]
-In emulation and test modes, it is the processor's internal LIR signal. This pin indicates that the processor is reading instructions from the external data bus. If high, indicates that the instruction register is being loaded.
[0876]
Table 2 shows the output of PSEN corresponding to various operating modes.
[0877]
ALE—The function of this output pin depends on the operating mode of the IC 10.
[0878]
□ Low level in single-chip and self-test modes.
[0879]
In other modes, it is used to latch the least significant 8 bits of the address present at port A. Table 2 shows the output of ALE corresponding to various operating modes.
[0880]
TX—This digital output is the transmitter output from the ICC subsystem.
[0881]
RX—This digital Schmitt input is the receiver input to the ICC subsystem.
[0882]
BUSYN—This low-true digital output is the busy output from the ICC subsystem.
[0883]
SCK-This bidirectional pin is the serial clock for the SPI subsystem.
[0884]
MISO—This bidirectional pin is the “master in, serial out” for the SPI subsystem.
[0885]
MOSI-This bidirectional pin is the "master out, serial in" for the SPI subsystem.
[0886]
SSN—This low-true input pin is the “slave select” input for the SPI subsystem.
[0887]
PWM-This digital output is the pulse width modulated output from the PWM subsystem.
[0888]
TCMP—This digital output is a timer primary output compare.
[0889]
TCAP-This digital input is a timer input capture signal.
[0890]
IRQN—This low-true digital input is the microcontroller's asynchronous external input. Two trigger schemes can be selected with the mask programmable option. 1) negative edge sensing trigger only, or 2) negative edge sensing trigger and low level sensing trigger. In the latter case, either type of input to IRQN will generate an interrupt. In edge triggered mode, there must be an interrupt request for at least 125 ns.
[0891]
If the level sensitive mask option is selected, the IRQN pin requires an external resistor before VDD for “wire OR” operation.
[0892]
The IRQN pin puts IC 10 in test mode when powered by + 9V during reset. This mode is for testing purposes only and is not used during normal operation.
[0893]
RESN—This low-true input allows IC 10 to be initialized externally. When using an external reset, the RESN must remain low for at least 1.5 processor phase 2 cycles. The RESN is received by the Schmitt receiver circuit.
[0894]
BSENSE-This analog input is the non-inverting input to the B + comparator.
[0895]
SDRIVE-This analog output is the output of the B + comparator.
[0896]
APOS, ANEG—These analog inputs are the inverting and non-inverting inputs of the comparator.
[0897]
AOUT—This analog output is the comparator output pin. In many cases, this comparator is used as an input receiving circuit of the ICC subsystem and is connected to RX.
[0898]
MUX3. . . MUX0—These four analog input pins are half of the A / D subsystem input and can be individually programmed to operate in voltage or current mode. In voltage mode, it is a high impedance input.
[0899]
In current mode, the active power supply apparently maintains the current from the device pins at ground level. All pins not selected in current mode are connected to digital ground.
[0900]
MUX7. . . MUX4-The four analog input pins are the other half of the A / D subsystem input. It can operate only in voltage input mode. It is always a high impedance input.
[0901]
MXO—This analog output is used by the A / D subsystem in current operating mode. An external resistor or capacitor inserted between this pin and analog ground A / D converts the multiplied mirror current from the selected input to a voltage. When an external capacitor is used, the internal amplifier must be configured as an integrator to suppress current autoranging.
[0902]
CP3. . . CP0—The four high impedance analog inputs are the inverting inputs of four comparators.
[0903]
These pins are also used to select various test modes during testing.
[0904]
VADJ—This analog input is used to adjust the analog reference voltage: VREF.
[0905]
VREF-This analog output is internal + 2.5V reference. Reference buffer amplifier output and must be connected to an external reference trim resistor circuit.
[0906]
AVDD—This pin is the + 5V analog supply voltage. An external resistor is used to form a shunted power supply. AVDD is regulated to about 2V REF.
[0907]
AVSS-This pin is the analog ground reference.
[0908]
OSC1--This is the input of the oscillator circuit.
[0909]
OS2—This pin is the output of the crystal oscillation circuit and corresponds to the inversion of the OS1 input.
[0910]
VDD—This is a digital + 5V DC power supply pin.
[0911]
VSS-This is a digital negative power supply pin and is connected to the AVSS pin from the outside.
[0912]
SHUNT—This output pin is high when the shunt from AVDD is powered.
[0913]
[Appendix A]
The following specifications are applied to the EEPROM 40 memory under the conditions of VDD−5.0 Vdc ± 10% and the ambient temperature TA of −40 ° C. to + 85 ° C. Table A1 shows the specifications.
[0914]
[Table 23]

[0915]
[Appendix B]
[0916]
[Table 24]

[0917]
[Table 25]

[0918]
[Table 26]

[0919]
[Appendix C]
Auto zero state machine
State diagram
FIG. 92 is a state diagram of the auto zero function. Each circle represents an operating state. The arrows between the states indicate possible transitions and the conditions necessary for this transition. Table C-1 shows the transition from state to state in tabular form.
[0920]
[Table 27]

State transition table
FIG. 93 shows the state assignment in a 3-bit Karner diagram with acceptable state transitions.
[0921]
Transition table equation of state
The logical equations for R0, R1, and R2 are described in the following section. Write equations to the transition table for states where the resulting state is logic one. For example, only the equation for R1 due to the transition from state S0 to state S1 has to be written in the first row of the transition table.
[0922]
The following symbols are used:
! not operator
* And operator
+ Or operator
Suffix h High-true signal
Suffix b Low-true signal
Suffix d Flip-flop D input signal
The * operator is superior to the + operator.
[0923]
R0d equation of state
State S0 No term is required for this state.
[0924]
State S1 R0d =! R0h * R1h *! R2h * TIMOUTh * VAMPb * FULLb
State S2 No term is required for this state.
[0925]
State S3 No term is required for this state.
[0926]
State S4 R0d =! R0h *! R1h * R2h
State S5 R0d =! R0h *! R1h * R2h
State S6 R0d = R0h * R1h * R2h
State S7 No term is required for this state.
[0927]
Reduced state equation of R0
When the terms including only R0h, R1h, and R2h are reduced using the Carnot diagram technique and combined with non-reducible terms, the following R0d equation is obtained.
[0928]
R0d =! R0h * R1h *! R2h * TIMOUTh * VAMPb & FULLb + R0h * R2h
R1 equation of state
State S0 R1d =! R0h *! R1h *! R2h * STAZh *! ARBSYh
State S1 R1d =! R0h * R1h *! R2h
State S2 R1d = R0h * R1h *! R2h
State S3 No term is required for this state.
[0929]
State S4 No term is necessary for this state.
[0930]
State S5 R1d = R0h & /! R1h * R2h * TIMOUTh * CAMPb * FULLb
State S6 No term is necessary for this state.
[0931]
State S7 No term is required for this state.
[0932]
Reduced state equation of R1

R2 equation of state
State S0 No term is required for this state.
[0933]
State S1 R2d =! R0h * R1h *! R2h * TIMOUTh * (! VAMPb +! FULLb)
State S2 No term is required for this state.
[0934]
State S3 R2d =! R0h * R1h * R2h
State S4 R2d =! R0h *! R1h * R2h
State S5 R1d = R0h *! R1h * R2h (! TIMOUTh + TIMOUT * CAMPb * FULLb)
State S6 R2d = R0h & R1h * R2h
State S7 No term is required for this state.
[0935]
Reduced state equation of R2

Output equation
! ZERRESb =! R0h *! R1h
SERCLKh = R0h * R1h
TIMREQh =! R0h * R1h *! R2h + R0h *! R1h * R2h
AZBSYh =! (! R0h *! R1h *! R2h)
EOAZh = R0h *! R1h *! R2h
CAZh = R0h * R2h +! R1h * R2h
VAZh = R1h *! R2h
CZCLKh =! CAZh
VZCLKh =! VAZh
[0936]
[Appendix D]
Auto range state machine
State diagram
FIG. 133 is a state diagram of the auto range function. Each circle represents an action state. The arrows between the states indicate the allowed transitions and the conditions necessary for this. Table 28 shows the transition from state to state in tabular form.
[0937]
[Table 28]

State transition table
FIG. 134 shows a 3-bit Karner diagram with state transitions that allow state assignment.
[0938]
Transition table equation of state
The logical equations for R0, R1, and R2 are shown in the following section.
[0939]
R0 equation of state
State S0 No term is required for this state.
[0940]
State S1 No term is required for this state.
[0941]
State S2 R0d =! R0h * R1h * R2h * (TIMOUTh * ATORNGh * RANGEh + TIMOUTh *! ATORNGh)
State S3 No term is required for this state.
[0942]
State S4 R0d = R0h * R1h * R2h
State S5 R0d = R0h *! R1h * R2h
State S6 No term is necessary for this state.
[0943]
Reduced state equation of R0
Using the Karner diagram technique, the following R0h equation is obtained by simplifying a term including only R0h, R1h, and R2h and combining it with a term that cannot be reduced.
[0944]

R1 equation of state
State S0 No term is required for this state.
[0945]
State S1 R1d =! R0h *! R1h * R2h
State S2 R1d =! R0h * R1h *! R2h
State S3 R1d =! R0h * R1h *! R2h
State S4 R1d = R0h * R1h * R2h * SOC3b
State S5 No term is required for this state.
[0946]
State S6 No term is necessary for this state.
[0947]
Reduced state equation of R1
R1d = R0h * R1h * R2h * SOC3b +! R0h * R1h + R0h * R2
R2 equation of state
State S0 R2d =! R0h *! R1h *! R2h *! AZBSYh * STADCh
State S1 R2d =! R0h *! R1h * R2h
State S2 R2d =! R0h * R1h * R2h * (! TIMOUTh + TIMOUTh * ATORNGh * RANGEh)
State S3 R2d =! R0h * R1h *! R2h
State S4 R2d = R0h * R1h * R2h
State S5 R2d = R0h *! R1h * R2h *! ANAEOCh
State S6 No term is necessary for this state.
[0948]
Reduced state equation of R2
When the terms including only R0h, R1h, and R2h are reduced and combined with non-reducible terms, the following R2d equation is obtained.
[0949]

Output equation
GRESh =! R0h *! R1h * R2h *! SMCLKh
GCLKh =! R0h * R1h *! R2h *! SMCLKh
TIMREQh =! R0h * R1h * R2h
ARBSYh =! (! R0h *! R1h *! R2h)
EOCh = R0h *! R1h *! R2h
ANASOCh = R0h * R1h * R2h
[0950]
[Appendix E]
The stress rating of IC10 is shown in Table E1. Stresses exceeding the ratings in Table 29 can cause permanent damage to the device.
[0951]
[Table 29]

The normal operating conditions of IC10 are shown in Table E2. This is a limit value applied to the normal operation of the IC 10.
[0952]
[Table 30]

Table 31 shows the DC characteristics of the IC 10. The characteristics shown in Table 31 are effective over the operating temperature and voltage ranges shown in Table 23 unless otherwise specified.
[0953]
[Table 31]

[0954]
[Appendix F]
[0955]
[Table 32]

[0956]
[Table 33]

[Brief description of the drawings]
FIG. 1 is a single line connection diagram of a 4.16 kV radial distribution system.
FIG. 2 is a graph illustrating matching of various overcurrent protection devices belonging to the power distribution system shown in FIG. 1;
FIG. 3 shows an overcurrent protection curve.
FIG. 4 is a graph showing an It · t characteristic of a protection curve length delay portion of the overcurrent tripping device of the present invention;
FIG. 5 is a graph similar to FIG. 4 but showing I2 · t characteristics.
FIG. 6 is a graph similar to FIG. 4 but showing I4 · t characteristics.
FIG. 7 is a graph showing the long delay and short delay characteristics of an overcurrent trip device of the present invention having a relatively wide long delay and short delay adjustment range that is not modified to account for overlap. is there.
8 is a graph showing a long delay portion and a short delay portion similar to FIG. 7 but modified in consideration of overlap. FIG.
FIG. 9 is a graph illustrating an output current waveform of a current transformer in a saturated state.
FIG. 10 is a simplified diagram of an overcurrent tripping device.
FIG. 11 is a simplified diagram of an overcurrent tripping device.
FIG. 12 is a simplified diagram of an overcurrent tripping device.
FIG. 13 is a simplified diagram of an overcurrent tripping device.
FIG. 14 is a simplified diagram of an overcurrent tripping device.
FIG. 15 is a simplified diagram of an overcurrent tripping device.
FIG. 16 is a simplified diagram of an overcurrent tripping device.
FIG. 17 is a simplified diagram of an overcurrent tripping device.
FIG. 18 is a simplified diagram of an overcurrent tripping device.
FIG. 19 is a simplified diagram of an overcurrent tripping device.
FIG. 20 is a simplified diagram of an overcurrent tripping device.
FIG. 21 is a simplified diagram of an overcurrent tripping device.
FIG. 22 is a simplified diagram of an overcurrent tripping device.
FIG. 23 is a simplified diagram of an overcurrent tripping device.
FIG. 24 is a flowchart related to an overcurrent tripping device.
FIG. 25 is a flowchart relating to an overcurrent tripping device.
FIG. 26 is a flowchart relating to an overcurrent tripping device.
FIG. 27 is a flowchart relating to an overcurrent tripping device.
FIG. 28 is a flowchart relating to an overcurrent tripping device.
FIG. 29 is a flowchart relating to an overcurrent tripping device.
FIG. 30 is a flowchart relating to an overcurrent tripping device.
FIG. 31 is a flowchart related to an overcurrent tripping device.
FIG. 32 is a flowchart relating to an overcurrent tripping device.
FIG. 33 is a flowchart relating to an overcurrent tripping device.
FIG. 34 is a flowchart relating to an overcurrent tripping device.
FIG. 35 is a flowchart relating to an overcurrent tripping device.
FIG. 36 is a flowchart relating to an overcurrent tripping device.
FIG. 37 is a flowchart relating to an overcurrent tripping device.
FIG. 38 is a flowchart relating to an overcurrent tripping device.
FIG. 39 is a functional diagram of the IC.
FIG. 40 is a functional glock diagram of the IC.
FIG. 41 is a functional block diagram of a part of an analog part in an IC.
42 (a) -42 (d) are circuit diagrams showing an alternating clock generation circuit for an IC. FIG.
FIG. 43 is a memory address map of an IC.
44 is a format diagram of the calculation status registers CFR and ACFR that form part of the IC. FIG.
FIG. 45 is a format diagram of an EEPROM control register NVCR that forms part of an IC.
FIG. 46 is a format diagram of a deadman control register DMC that forms part of an IC.
FIG. 47 is a format diagram of A / D conversion interface registers ADZ, AMZ, ADCR, AMUX, ACSF, AVSF, and ADC forming part of the IC.
FIG. 48 is a format diagram of comparator mode control registers CMPI and CMPST and pulse width modulation output control register PWM forming part of the IC.
FIG. 49 is a block diagram of a programmable timer that forms part of an IC.
50 (a) -FIG. 50 (d) are timing diagrams of the timer shown in FIG.
FIG. 51 is a format diagram of programmable timer registers TCRH, TCRL, TARH, TARL, TICH, TICL, TOCH, TOCL, TCR, and TSR that form part of the IC.
FIG. 52 is a circuit diagram of a single master serial peripheral interface (SPI).
FIG. 53 is a schematic diagram of an exemplary SPI with multiple masters.
FIG. 54 is a clock and data timing diagram for the SPI shown in FIG. 53;
FIG. 55 is a format diagram of SPCI interface registers SPD, SPSR and SPCR that form part of the IC.
FIG. 56 is a format diagram of a PortD interface register PDC and PDD forming part of an IC.
FIG. 57 is a block diagram of a parallel port that forms part of an IC.
FIG. 58 is a format diagram of PortB interface registers PBC and PBD that form part of an IC.
FIG. 59 is a format diagram of a PortC interface register PCC and PCD forming part of an IC.
FIG. 60 is a format diagram of PortA interface registers PAC and PAD that form part of an IC.
FIG. 61 is a format diagram of communication controller interface registers ICAH, ICAL, ICM3, ICM2, ICM1, ICM0, ICSR, and ICCR that form part of an IC.
FIG. 62 is a control message and data message format diagram of a communication controller that forms part of an IC.
FIG. 63 is a general block diagram of the IC's comparator subsystem and A / D input subsystem.
FIG. 64 is a schematic diagram of a quad comparator subsystem.
FIG. 65 is a schematic diagram of comparator control registers CMPST and CMPI, and configuration register CFR address decode logic.
FIG. 66 is a block diagram of an analog subsystem.
FIG. 67 is a schematic diagram of the microprocessor bus interface logic.
FIG. 68 is a schematic diagram of address decode logic for a microprocessor bus interface register.
FIG. 69 is a schematic diagram of a control register and a status register.
FIG. 70 is a block diagram of an analog / digital control logic portion of an IC.
FIG. 71 is a block diagram of analog control logic.
FIG. 72 is a schematic diagram of current multiplexer (MUX) control logic.
FIG. 73 is a schematic diagram of voltage MUX control logic.
FIG. 74 is a schematic diagram of an auto-zero register.
FIG. 75 is a schematic diagram of a 5 microsecond timer.
FIG. 76 is a schematic diagram of auto-zero control logic.
FIG. 77 is a schematic diagram of auto-range control logic.
FIG. 78 is a schematic diagram of an autorange state machine.
FIG. 79 is a comprehensive block diagram of an analog circuit.
FIG. 80 is a schematic diagram of an input MUX system.
FIG. 81 is a block diagram of a quad comparator system.
FIG. 82 is a schematic view of a band gap adjusting unit.
FIG. 83A is a schematic diagram of shunt adjusting means, a B + comparator, and a power monitor. FIG. 83B is a schematic diagram illustrating an external conditioning circuit and a power supply circuit used in combination with an IC. FIG. 83C is a schematic view illustrating an external adjustment circuit used in combination with an IC.
FIG. 84 is a schematic diagram of a bias circuit.
FIG. 85 is a schematic diagram of another bias circuit.
FIG. 86 is a schematic diagram of an analog temperature sensing circuit.
FIG. 87 is a schematic diagram of a range adjustment circuit of a voltage amplifier.
FIG. 88 is a schematic diagram of a power mirror and amplifier.
FIG. 89 is a schematic diagram of a current mirror.
FIG. 90 is a schematic diagram of an offset correction circuit.
FIG. 91 is a schematic diagram of an auto-zero capable voltage and current amplifier.
FIG. 92 is a block diagram of a communication controller that forms part of an IC.
FIG. 93 is a block diagram of a digital demodulator that forms part of a communication controller.
FIG. 94 is a schematic diagram of a master clock generator that forms part of a communication controller.
FIG. 95 is a schematic diagram of a bit phase timing generator that forms part of a communication controller.
FIG. 96 is a schematic diagram of a receive circuit correlator that forms part of a communication controller.
FIG. 97 is a partial schematic diagram of a correlator counter that forms part of a communication controller.
FIG. 98 is the remaining portion of the schematic diagram of the correlator counter that forms part of the communication controller.
FIG. 99 is a schematic diagram of a demodulator control logic that forms part of a communication controller.
FIG. 100 is a schematic diagram of a bit counter that forms part of a communication controller.
FIG. 101 is a schematic diagram of a communication controller bus interface logic circuit that forms part of a communication controller;
FIG. 102 is a schematic diagram of an address decode logic circuit for a communication controller bus interface register.
FIG. 103 is a schematic diagram of an address register that forms part of a communication controller.
FIG. 104 is a schematic diagram of a message register ICM1 that forms part of a communication controller.
FIG. 105 is a schematic diagram of a message register ICM2 that forms part of a communication controller.
FIG. 106 is a schematic diagram of a message register ICM3 that forms part of a communication controller.
FIG. 107 is a schematic diagram of a message register ICMO that forms part of a communication controller.
FIG. 108 is a schematic diagram of a control and status register that forms part of a communication controller.
FIG. 109 is a schematic diagram of bits 26-19 of the shift register forming part of the communication controller.
FIG. 110 is a schematic diagram of bit 18-2 of the shift register shown in FIG. 109;
FIG. 111 is a block diagram of communication controller control logic that forms part of an IC.
FIG. 112 is a schematic diagram of a transmitter control logic circuit that forms part of a communication controller.
FIG. 113 is a schematic diagram of a BCH computer that forms part of a communication controller.
FIG. 114 is a schematic diagram of an address comparator circuit that forms part of a communication controller.
FIG. 115 is a schematic diagram of an instruction decoder circuit that forms part of a communication controller.
FIG. 116 is a schematic diagram of a control and state logic circuit that forms part of a communication controller.
FIG. 117 is a continuation of FIG. 116.
FIG. 118 is a timing diagram of various strobe signals utilized by the communication controller.
FIG. 119 is a timing diagram of a reset signal used for the communication controller.
FIG. 120 is a pinout diagram of an IC.
FIG. 121 is a graph illustrating a current / time curve in a low-temperature conductor state;
FIG. 122 is a graph illustrating a current / time curve in a high-temperature conductor state.
FIG. 123A is a graph illustrating a conductor temperature curve simulated for time corresponding to a full operating cycle, with the digital mode and the dashed analog mode in practice, respectively. 123B is a graph illustrating a load current curve with respect to time corresponding to the operation cycle illustrated in FIG. 123A. FIG. 123C is a graph illustrating a thermal model of the conductor cooling state and the conductor heating state.
FIG. 124 is a circuit diagram of an overcurrent circuit.
FIG. 125A is a graph showing a simplified curve of the voltage at the capacitor C1 overlaid on the calculated temperature rise over time. 125B is an enlarged portion of the curve shown in FIG. 125A.
FIG. 126 is a flowchart showing charging of a capacitor C1 forming a part of the overcurrent circuit.
FIG. 127 is a graph similar to FIG. 125A showing a detailed curve of the capacitor voltage.
FIG. 128 is a schematic diagram illustrating a circuit in a state where power is not supplied to the SURE CHIP integrated circuit.
FIG. 129 is a flowchart regarding the circuit shown in FIG. 124;
FIG. 130 is a state diagram of an auto-zero function.
FIG. 131 shows state assignment in a 3-bit Karner diagram with acceptable state transitions.
FIG. 132 is an auto-zero state transition table.
FIG. 133 is a state diagram of an autorange function.
FIG. 134 shows a 3-bit Karner diagram with state transitions that can allow state assignment.
[Explanation of symbols]
10 IC
12 Circuit breaker
14, 16, 18 Current transformer
19 Conditioning circuit
29 Onboard communication controller
30 microprocessor
31 Panel meter
33 Twisted 2-wire transmission line
35 Network link
64 A / D subsystem

Claims (3)

An overcurrent tripping device incorporated in the power distribution system,
Sensing means for sensing the magnitude of the current flowing through the circuit breaker;
In response to the sensing means, comprising trip signal output means for outputting a trip signal in accordance with a characteristic determined by a selectable predetermined function of the magnitude of the breaker current and the flow time;
The trip signal output means has a characteristic of a long delay portion having a long time until trip occurs to increase the coordination with other overcurrent trip devices incorporated in the power distribution system. it) and is adapted to form selected from any of a plurality of functions programmed including n-th power and time of the product of the current (I ⁿ t),
The trip signal output means further includes a long delay timer that is activated when the breaker current exceeds the long delay pickup value and has a long delay trip time value, and a short delay pickup that takes a short time until the breaker current trips. A short delay timer that starts when the value is exceeded and has a short delay trip time value and a short delay timer by monitoring the long delay timer and the short delay timer when the breaker current is smaller than the short delay pickup value. Means for preventing the circuit breaker from being tripped in accordance with the characteristics of the long delay portion before reaching the trip time value. The overcurrent of claim 1, wherein the programmed functions include a current squared product of time (I ² t) and a current squared product of time (I ⁴ t). Tripping device.   The programmed plurality of functions includes a linear function on a logarithmic scale having a constant slope, and the trip signal output means includes means for changing the constant slope. The overcurrent tripping device according to 2.

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