JP3708619B2

JP3708619B2 - Error correction system using erasure flag

Info

Publication number: JP3708619B2
Application number: JP06841196A
Authority: JP
Inventors: 秀樹高橋; 光喜田上; 朝久吉丸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-03-25
Filing date: 1996-03-25
Publication date: 2005-10-19
Anticipated expiration: 2016-03-25
Also published as: JPH09259546A

Description

【０００１】
【発明の属する技術分野】
この発明は、光ディスクなどの大容量記憶媒体から取り出されるデータのエラー訂正能力の改善に関する。
【０００２】
【従来の技術】
たとえば光ディスクから再生された生のアナログ信号は、“１”または“０”という２値のデジタル信号に変換される。この操作を２値化と呼ぶ。２値化方式にはスライスレベルによる方法と再生信号を微分した信号を利用する方法が知られている。
【０００３】
２値化されたデジタル信号はＰＬＬ（Phase Locked Loop ）回路に入力され、この回路から再生クロックと同期したデータ系列が得られる。このデータ系列をチャネルデータ系列と呼ぶ。２値化後にＰＬＬ回路を通して得られる“１”および“０”のチャネルデータ系列は、たとえば［２ー７］変調された符号系列である。
【０００４】
［２ー７］変調とは、ＲＬＬ（Run Length Limited）符号の一種であり、最小ランが“２”、最大ランが“７”であることから［２ー７］変調とよばれる。ランとは一般に同一のビット（“０”または“１”）の連続あるいは連続ビット長を意味するが、ここでは特に断らない限り“０”の連続ビット数をランと呼ぶことにする。［２ー７］変調では“１”の連続はなく、“０”の連続ビット数は“２”以上“７”以下である。このため、ＲＬＬ符号は最大反転間隔が有限な符号となる。
【０００５】
光ディスクドライブ装置のユーザが記録しようとするデータ系列（ユーザデータ系列）は“１”または“０”が多数連続する場合もあり得るが、［２ー７］変調を施すことにより、必ず一定期間内に“１”が発生する符号が得られる。ＰＬＬ回路は２値化後の信号（２値化信号）の“０”から“１”あるいは“１”から“０”の遷移のタイミングから位相比較を行なうが、［２ー７］変調を行なうことにより、位相比較の間隔は必ず一定期間内に収まるようになる。
【０００６】
前記チャネルデータ系列は復調器に入力され、ユーザデータ系列に逆変換される。ユーザデータ系列はセクタと呼ばれる単位で光ディスクに記録される。セクタの大きさには、“５１２バイト”“１ｋバイト”“２ｋバイト”などがある。
【０００７】
このセクタには、エンボス状ピットで形成されるヘッダ部分、データ記録時にレーザ光を照射することにより記録されるユーザデータ、ＶＦＯ、セクタ番号、同期コード、ＣＲＣコード、ＥＣＣコード等が付加され、［２ー７］変調が施され、たとえばマーク間記録で情報が記録される。
【０００８】
同期コードは、たとえばユーザデータ“１５バイト”に対して“１バイト”付加される特殊なデータ系列で、この同期コードによりビットずれ等を補正し、エラーの伝搬を防いでいる。ＣＲＣコードは読みとったユーザデータ内にエラーがあるか無いかを判別するなどの用途に用いており、たとえば“５１２バイト”のユーザデータに対して“４バイト”のＣＲＣコードが付加される。
【０００９】
ＥＣＣコードはエラー位置の検出およびエラー訂正を行なうためのコードで、たとえば“５１２バイト”のユーザデータに対して“８０バイト”のＥＣＣコードが付加される。セクタ番号はポインタ領域と呼ばれる部分に記録され、たとえば“５１２バイト”のユーザデータに対して“４バイト”のセクタ番号データが付加される。
【００１０】
ユーザデータはＳＣＳＩバスなどを介して、情報入力端末などから光ディスクドライブ装置に入力される。ＳＣＳＩ（Small Computer System Interface ）は小型のコンピュータの周辺装置インターフェースで、光ディスクドライブ装置、ＣＤ−ＲＯＭ、ハードディスク、イメージスキャナ等に使われている。得られたユーザデータはセクタ単位でＤＲＡＭなどのメモリに格納される。
【００１１】
ユーザデータにはインターリーブが施され、バーストエラーをランダムエラーあるいは短いバイトエラーに変換する。たとえば、“１”セクタあたりのユーザデータが“５１２バイト”のとき、ポインタ（４バイト）、ＣＲＣ（４バイト）、ＥＣＣ（８０バイト）を加えた“６００バイト”のデータは（１２０×５）のマトリクス状に配置される。
【００１２】
このマトリクスは“１２０バイト”の列５本からなるが、各列は“１０４バイト”のデータ（ユーザデータ、ポインタ、ＣＲＣのいずれか）と“１６バイト”のＥＣＣコードから構成される。このＥＣＣコードには、たとえばＬＤＣ（Long
Distant Code)と呼ばれるものが用いられる。
【００１３】
【発明が解決しようとする課題】
ＬＤＣは最小距離が長く訂正能力が高い符号で、光ディスクの標準化案の一つとなっている。この場合のＬＤＣは“１２０バイト”からなる１列でエラー検出およびエラー訂正を行なうが、消失なしの場合“８バイト”までの訂正が可能である。
【００１４】
ここで、消失とは「エラーの位置は判っているが、エラーのパターン（数値）については判らないエラー」のことをいう。
消失が正確に検出できれば、“１２０バイト”からなる一列で“１６バイト”までのエラー訂正が可能となることは知られている。しかし、従来は消失の検出は行われておらず、消失なしとして一列あたり“８バイト”までの訂正を行っている。この方法では“１”セクタあたり最大“４０バイト”（８バイトｘ５列）までのエラー訂正しかできない。
この発明の目的は、上記消失を検出することによりエラー訂正能力を改善したエラー訂正システム提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、この発明のエラー訂正システムは、
所定の規則（２ー７変調規則など）で変調されておりインターリーブされたデータ部およびパリティ部を含むデータを復調する復調手段（４４・ＳＴ１２）と；
前記復調手段（４４）で復調されたデータをデインターリーブ（ＳＴ１４）して、データ部およびパリティ部（ＥＣＣ）を含む複数のデータ列の集合で形成されたマトリクスを生成する生成手段（２・ＳＴ１６）と；
所定の消失フラグ生成条件が満たされたときに（ＳＴ２４イエス）前記マトリクスのデータ列毎に消失フラグを立てる消失フラグ生成手段（ＣＰＵ３０＋ファームウエア）と；
前記消失フラグ生成手段（３０）により立てられた消失フラグを所定の消失フラグ使用条件下で使用して、前記マトリクス内のデータのエラー訂正を行なうエラー訂正手段（３２・ＳＴ２８）とを備えている。
【００１６】
ここで、前記復調手段（４４）で復調されたデータはリシンクコード（ＲＳ）を含み、前記消失フラグ生成手段（３０）は、このリシンクコード（ＲＳ）が検知されないことに対応して前記消失フラグを立てるように構成することができる。
【００１７】
また、前記復調手段（４４）で復調されたデータは一定時間間隔の複数リシンクコード（ＲＳ）を含み、前記消失フラグ生成手段（３０）は、検知されなかったリシンクコード（ＲＳ）が（検知されたリシンクコードに基づいて）補正されたことに対応して前記消失フラグを立てるように構成することができる。
【００１８】
また、前記復調手段（４４）で復調されたデータが所定数（しきい値）を超えるエラービットを含むときに、前記消失フラグ生成手段（３０）が前記消失フラグを立てるように構成することができる。（たとえばしきい値＝３の場合、エラービット数が２以下ではフラグを立てず、エラービット数が３以上でフラグを立てる。）
また、前記消失フラグ使用条件が、前記消失フラグ生成手段（３０）により立てられた消失フラグの数が前記マトリクスのデータ列毎に所定値以上かどうか（たとえば８個以上かどうか）で決定されるように構成することができる。
【００１９】
また、前記消失フラグ生成手段（３０）により立てられた消失フラグの数が前記所定値（たとえば８個）以下の場合は立てられた消失フラグを全て使用し、前記消失フラグ生成手段（３０）により立てられた消失フラグの数が前記所定値（８個）を超える場合は、それらの消失フラグのうち最初の方の前記所定値相当数を使用するように構成することができる。（消失フラグしきい値＝８の場合でいえば、消失フラグが８以下なら８以下のフラグ全てを消失訂正に使用する。消失フラグが８を超える、たとえば１６個なら、１６のうち最初に立った８個のフラグを消失訂正に使用する。）
この発明では消失を示すフラグをエラー訂正に利用するので、消失フラグを利用しない場合に比べて、訂正能力が改善される。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の一実施の形態に係る消失フラグを用いたエラー訂正システムを説明する。
図２において、情報記憶媒体としての光ディスク１は、モータ３によって、たとえば一定の速度で回転される。このモータ３は、モータ制御回路４により制御される。光ディスク１に対する情報の記録／再生は、光学ヘッド５によって行われる。光学ヘッド５は、リニアモータ６の可動部を構成する駆動コイル７に固定されており、その駆動コイル７はリニアモータ制御回路８に接続される。
【００２１】
リニアモータ制御回路８に速度検出器９が接続され、その速度検出器９で検出される光学ヘッド５の速度信号がリニアモータ制御回路８に送られる。リニアモータ６の固定部に、図示しない永久磁石が設けられており、駆動コイル７がリニアモータ制御回路８によって励磁されることにより、光学ヘッド５が光ディスク１の半径方向に移動される。
【００２２】
光学ヘッド５には、図示しないワイヤあるいは板ばねによって支持された対物レンズ１０が設けられる。この対物レンズ１０は、駆動コイル１１の駆動によりフォーカシング方向（レンズの光軸方向）への移動が可能となっており、また駆動コイル１２の駆動によりトラッキング方向（レンズの光軸と直交する方向）への移動も可能となっている。
【００２３】
レーザ制御回路１３の駆動制御により、半導体レーザ発振器９からレーザ光ビームが発せられる。レーザ制御回路１３は、変調回路１４とレーザ駆動回路１５からなり、ＰＬＬ回路１６から供給される記録用クロック信号に同期して動作する。変調回路１４は、エラー訂正回路３２から供給される記録データを記録に適した信号つまり［２ー７］変調データに変調する。レーザ駆動回路１５は、変調回路１４からの［２ー７］変調データに応じて、半導体レーザ発振器（あるいはアルゴンネオンレーザ発振器）１９を駆動する。
【００２４】
ＰＬＬ回路１６は、記録時、水晶発振器からの基本クロック信号を光ディスク１上の記録位置に対応した周波数に分周し、記録用のクロック信号を発生する。ＰＬＬ回路１６はまた、再生時は、再生した同期コードに対応する再生用クロック信号を発生し、さらに再生用クロック信号の周波数異常を検知する。
【００２５】
この周波数異常の検知は、再生用クロック信号の周波数が、再生するデータの光ディスク１上の記録位置に対応した所定周波数の範囲内にあるか否かによりなされる。また、ＰＬＬ回路１６は、ＣＰＵ３０からの制御信号とデータ再生回路１８のカウント部４７からの信号に応じて、記録用あるいは再生用のクロック信号を選択的に出力する。
【００２６】
半導体レーザ発振器１９から発せられるレーザ光ビームは、コリメータレンズ２０、ハーフプリズム２１、対物レンズ１０を介して光ディスク１上に照射される。光ディスク１からの反射光は、対物レンズ１０、ハーフプリズム２１、集光レンズ２２、およびシリンドリカルレンズ２３を介して、光検出器２４に導かれる。
【００２７】
光検出器２４は、４分割の光検出セル２４ａ、２４ｂ、２４ｃ、２４ｄにからなる。このうち、光検出セル２４ａの出力信号は、増幅器２５ａを介して加算器２６ａの一端に供給される。光検出セル２４ｂの出力信号は、増幅器２５ｂを介して加算器２６ｂの一端に供給される。光検出セル２４ｃの出力信号は、増幅器２５ｃを介して加算器２６ａの他端に供給される。光検出セル２４ｄの出力信号は、増幅器２５ｄを介して加算器２６ｂの他端に供給される。
【００２８】
さらに、光検出セル２４ａの出力信号は、増幅器２５ａを介して加算器２６ｃの一端に供給される。光検出セル２４ｂの出力信号は、増幅器２５ｂを介して加算器２６ｄの一端に供給される。光検出セル２４ｃの出力信号は、増幅器２５ｃを介して加算器２６ｄの他端に供給される。光検出セル２４ｄの出力信号は、増幅器２５ｄを介して加算器２６ｃの他端に供給される。
【００２９】
加算器２６ａの出力信号は差動増幅器ＯＰ２の反転入力端に供給され、その差動増幅器ＯＰの非反転入力端に加算器２６ｂの出力信号が供給される。差動増幅器ＯＰ２は、加算器２６ａ、２６ｂの両出力信号の差に応じた、フォーカス点に関する信号を出力する。この出力はフォーカシング制御回路２７に供給される。フォーカシング制御回路２７の出力信号は、フォーカシング駆動コイル１２に供給される。これにより、レーザ光ビームが、光ディスク１上で常時ジャストフォーカスとなる制御される。
【００３０】
加算器２６ｃの出力信号は差動増幅器ＯＰ１の反転入力端に供給され、その差動増幅器ＯＰ１の非反転入力端に加算器２６ｄの出力信号が供給される。差動増幅器ＯＰ１は、加算器２６ｃ、２６ｄの両出力信号の差に応じたトラック差信号を出力する。この出力はトラッキング制御回路２８に供給される。トラッキング制御回路２８は、差動増幅器ＯＰ１からのトラック差信号に応じてトラック駆動信号を作成する。
【００３１】
トラッキング制御回路２８から出力されるトラック駆動信号は、トラッキング方向の駆動コイル１１に供給される。また、トラッキング制御回路２８で用いられるトラック差信号が、リニアモータ制御回路８に供給される。
【００３２】
上記フォーカシングおよびトラッキングがなされることで、光検出器２４の各光検出セル２４ａ、…２４ｄの出力信号の和信号には、つまり加算器２６ｃ、２６ｄの両出力信号の加算である加算器２６ｅの出力信号には、トラック上に形成されたピット（記録情報）からの反射率の変化が反映される。この信号は、データ再生回路１８に供給される。データ再生回路１８は、ＰＬＬ回路１６からの再生用クロック信号に基づき、記録データを再生する。
【００３３】
また、データ再生回路１８は、加算器２６ｅの出力信号とＰＬＬ回路１６からの再生用クロック信号とに基づいてプリフォーマットデータ内のセクタマークを検出するとともに、ＰＬＬ回路１６から供給される２値化信号および再生用クロック信号に基づき、その２値化信号からアドレス情報としてのトラック番号とセクタ番号を再生する。
【００３４】
データ再生回路１８の再生データはバス２９を介してエラー訂正回路３２に供給される。エラー訂正回路３２は、再生データ内のエラー訂正コード（ＥＣＣ）によりエラーを訂正したり、あるいはインターフェース回路３５から供給される記録データにエラー訂正コード（ＥＣＣ）を付与してメモリ２に出力する。
【００３５】
このエラー訂正回路３２でエラー訂正される再生データはバス２９およびインターフェース回路３５を介して外部装置としての記憶媒体制御装置３６に供給される。記憶媒体制御装置３６から発せられる記録データは、インターフェース回路３５およびバス２９を介してエラー訂正回路３２に供給される。
【００３６】
トラッキング制御回路２８によって対物レンズ１０が移動されているとき、リニアモータ制御回路８により、対物レンズ１０が光学ヘッド５内の中心位置近傍に位置するようリニアモータ６つまり光学ヘッド５が移動される。
【００３７】
Ｄ／Ａ変換器３１は、フォーカシング制御回路２７、トラッキング制御回路２８、リニアモータ制御回路８と光ディスク装置の全体を制御するＣＰＵ３０との間での情報の授受に用いられる。
【００３８】
モータ制御回路４、リニアモータ制御回路８、レーザ制御回路１５、ＰＬＬ回路１６、データ再生回路１８、フォーカシング制御回路２７、トラッキング制御回路２８、エラー訂正回路３２等は、バス２９を介してＣＰＵ３０によって制御される。ＣＰＵ３０は、メモリ２に記録されたプログラム（システムソフトウエアまたはファームウエア）によって所定の動作を行なう。
【００３９】
ここで、光ディスク１におけるセクタフォーマットの例を図３に示す。１セクタあたりのユーザデータは“５１２バイト”の場合を示している。図中の数字は（データ）バイト数を表す。以下の説明において、単にバイトという場合はユーザバイト数を表し、チャネルビットでは１６ビットと同じである。
【００４０】
ＶＦＯ１（Variable Frequency Oscillator ）は、ＰＬＬの引き込みを行なうための領域でチャネルビットで、“０１０…”の連続を“１２”バイト（チャネルビットで１９２ビット）分記録したものである。
【００４１】
ＡＳは、（Address Sync）の略で、どこからセクタアドレスが始まるかを示す“１”バイトの同期コードであり、ＡＭ（Address Mark）とも呼ぶこともある。パターンは“0100100000000100”というデータ部分には現れない特殊なパターンが用いられる。
【００４２】
ＩＤ１（Identifier 1）〜ＩＤ３（Identifier 3）は、“５”バイトのアドレス情報を示した領域である。“５”バイトの内容はセクタアドレス（ＩＤ番号を含む）が“３”バイト、ＣＲＣが“２”バイトである。
【００４３】
セクタアドレスは、変調前ユーザビットで“２２”ビットあり、ＩＤ番号は“２”ユーザビットで、合わせて“２４”ユーザビット＝“３”バイトとなっている。したがって、このフォーマットではセクタアドレスとして“４”、“１９４”、“３０４”個の値をとることが可能である。
【００４４】
ＩＤ番号は、たとえばＩＤ１の場合は“１”で、３回重ね書きしているうちの何番目かを表す番号である。このＩＤは“１”〜“３”の値を取り得るので、“２”ビット必要となる。
【００４５】
ＣＲＣ（Cyclic Redundancy Check ）は、セクタアドレス（ＩＤ番号含む）“３”バイトに対するエラー検出符号で、“２”バイトある。このエラー検出符号により、読み込まれたＩＤ（“５”バイト）内のエラーの有無を検出することができる。
【００４６】
ＶＦＯ２もＶＦＯ１と同様にＰＬＬをロックさせるための同一パターンが“８”バイト分記録されている。
ＰＡ（Postambles）は、ポストアンブルと呼ばれる“１”バイトまたは“６”バイトの領域で、ＩＤ３あるいはデータ部の後ろに位置する。可変語長変調方式である［２ー７］変調符号に変調する際、語の区切りが最後まで必ず発生するように設けた領域である。ＰＡは、ＧＡＰ（Ｇａｐ）が無い領域で“１６”〜“３２”チャネルビットのいずれかの長さをランダムに取る。
【００４７】
ＡＬＰＣ（Auto Laser Power Control）は、“４”バイトの長さを有し、たとえば１６進表示で、“３３”“３３”“３０”“１Ａ”というパターンが記録される。ＶＦＯ３もＰＬＬロック用の領域ではあるが、同一パターンの中に同期コードを挿入し、バイト境界の同期をとることも目的とする領域である。
【００４８】
ＤＳ（Data Sync ）は、ＤＭ（Data Mark ）とも呼ばれ、後に続くデータ部のためにバイト境界の同期をとるための同期コードである。
ＤＡＴＡ（Data field）は、データ部と呼ばれ、ユーザデータ、リシンク（Resync）コード、エラー訂正コード（ＥＣＣ；Error Correction Code ）、ＣＲＣ、ポインタ領域などで構成される。これらのデータは決められた順序でマトリクス状に整列され［２ー７］変調が施された後に光ディスク１に記録される。
【００４９】
ＢＵＦ（Buffer）は、ディスク回転変動等を吸収するための領域で何も記録しない。
図１は、以上のように構成された情報処理装置（光ディスク装置）におけるデータ再生回路１８の要部（４１〜４７）を示している。
【００５０】
図１に示すように、光ディスク１から再生された信号は２値化回路４１に供給され、そこで一定のスレッシュホールドレベルＴＨを基準に２値化される。この２値化回路４１の出力信号はＰＬＬ回路１６に供給され、光ディスク再生手段の再生用クロック信号に同期したデータ系列に変換される。
【００５１】
ＰＬＬ回路１６の出力信号は８ビットシフトレジスタ４２に供給され、そこで８ビットのパラレル信号に変換される。この信号は、パターン検知回路４３、復調ＲＯＭ４４、およびエラーフラグ生成回路４５に供給される。
【００５２】
パターン検知回路４３は、８ビットシフトレジスタ４２からの信号のうち、同期信号であるリシンクコードを検知する。
復調ＲＯＭ４４は、８ビットシフトレジスタ４２からの信号をたとえば［２ー７］符号変換規則に基づいて復調する。この復調信号は、有効長カウンタ４６およびパラレル／シリアル（Ｐ／Ｓ）変換回路４７に供給される。有効長カウンタ４６は、［２ー７］符号変換による可変長ブロック符号の語境界を知るためのものである。
【００５３】
パラレル／シリアル変換回路４７は、８ビットシフトレジスタ４２の出力信号を有効長カウンタ４６の出力に応じて語（ワード；パラレルデータ）毎にシリアル信号に変換し、出力する。このシリアル出力信号はメモリ２に供給され、記憶される。
【００５４】
メモリ２には、ＣＰＵ３０の制御により、復調される各データおよび各エラー訂正コードがマトリクス状に配列して記憶される。その配列中に所定数のデータおよび所定数のエラー訂正コード（ＥＣＣ）からなるインターリーブの列が複数形成される。
【００５５】
このメモリ２内の各データおよび各エラー訂正コードのフォーマットは、図４（５１２バイトフォーマット）あるいは図５（２ｋバイトフォーマット）に例示されている。
【００５６】
図４において、ＤＳ１〜ＤＳ３はデータシンクコードで、データ部には入らないが図示されている。図４中の“１”〜“５１２”は、ユーザデータの“１”〜“５１２”バイト目を表わしている。“Ｐ１．１”〜“Ｐ１．４”は、ポインタ領域（４バイト）で、自己アドレス等が記録される。同様に、図５中の“１”〜“２０４８”は、ユーザデータの“１”〜“２０４８”バイト目を表わしており、“Ｐ１．１”〜“Ｐ１．４”はポインタ領域を表している。
【００５７】
図４において、“ＣＲＣ１”〜“ＣＲＣ４”（４バイト）により、（ユーザデータ“５１２”バイト＋ポインタ“４”バイト）のエラー検出ができる。“Ｅ１．１”〜“Ｅ５．１６”は、エラー訂正コードで、“８０”バイト分付加されている。このエラー訂正コードにより、図４の縦方向に関してエラー訂正を行なうことができる。縦方向の列をインターリーブと呼び、縦方向の列は５つでそれぞれについて番号“０”〜“４”を付し、インターリーブ“０”などと呼ぶ。
【００５８】
一つのインターリーブは、“１０４”バイトのユーザデータ、ポインタデータ、ＣＲＣと、“１６”バイトのエラー訂正コードとからなり、全体で“１２０”バイトとなっている。
【００５９】
エラー訂正コードによるエラー検出およびエラー訂正能力は、消失なしの場合一つのインターリーブについて“８”バイト、消失ありの場合は一つのインターリーブについて“１６”バイト、割り当てられる。
【００６０】
ここで、「消失」とは、位置が判っているが、エラーパターン（数値）については判らないエラーのことをいう。したがって、上述した消失ありの場合というのは、“１６”バイトのエラー全部について位置だけは判っている場合のことをいう。
【００６１】
一方、消失なしの場合とは、“８”バイトのエラー全部について、エラー位置およびエラーパターンが判らない場合をいう。エラー位置およびエラーパターンはそれぞれ一つの未知数と考えて、これが“１６”以下であれば訂正可能となる。
【００６２】
たとえば、“４”バイトについては消失なしで、“８”バイトについて消失ありのエラー“１２”バイトは訂正可能である。これは、“４”バイトについては｛（位置＋パターン）×４＝８｝、“８”バイトについては｛（パターン）×８＝８｝であり、未知数の合計が“１６”だからである。
【００６３】
図４の例では、各データおよびエラー訂正コードの“１５”バイトごとに、リシンクコード“ＲＳ１”〜“ＲＳ３９”が存している。また図５の例では、各データおよびエラー訂正コードの“３０”バイトごとに、リシンクコード“ＲＳ１”〜“ＲＳ７３”が存している。
【００６４】
図１のエラーフラグ生成回路４５は、次の［１］ないし［４］の機能ブロックを有している（図４のフォーマットの場合）。これらの機能ブロックは、専用のハードウエアまたは装置のファームウエア（システムソフトウエア）により具現できる。
【００６５】
［１］８ビットシフトレジスタ４２からの信号のうち、復調ＲＯＭ４４の符号変換規則（たとえば［２ー７］変調規則）に合致しないデータを検知し、その検知したデータと同じデータが存するメモリ２内のインターリーブを指定するためのエラーフラグ信号を発する第１指定ブロック４５１。この第１指定ブロック４５１には、符号変換規則に合致しないデータを検知するために、復調ＲＯＭ４４と同じ復調ＲＯＭが設けられている。
【００６６】
［２］第１指定ブロック４５１で指定されるインターリーブの個数が所定値たとえば“３”以上のとき、メモリ２内の全てのインターリーブを指定するためのエラーフラグ信号を発する第２指定ブロック４５２。
【００６７】
［３］パターン検知回路４３で検知される各リシンクコードの時間間隔に異常（ビット抜けなど）があるかどうか検出する異常検出ブロック４５４。
［４］異常検出ブロック４５４が異常を検出したとき、その異常の期間に対応するメモリ２内のデータを指定するためのエラーフラグ信号を発する第３指定ブロック４５３。
【００６８】
これらエラーフラグ信号は、エラー訂正回路３２に供給される。
エラー訂正回路３２は、次の［１］、［２］の機能ブロックを有する。これらの機能ブロックも、専用のハードウエアまたは装置のファームウエア（システムソフトウエア）により具現できる。
【００６９】
［１］メモリ２内の各データのうち、上記第１指定ブロック４５１または第２指定ブロック４５２からのエラーフラグ信号により指定されるインターリーブのデータの内容を、同じインターリーブのエラー訂正コードに基づいて訂正する第１訂正ブロック３２１。
【００７０】
［２］メモリ２内の各データのうち、上記第３指定ブロック４５３のエラーフラグ信号により指定されるデータの内容を、そのデータが存するインターリーブのエラー訂正コードに基づいて訂正する第２訂正ブロック３２２。
【００７１】
つぎに、図１〜図２の構成の作用を説明する。
図２の再生信号発生部から発生される再生信号は、２値化回路４１で２値化される。この２値化信号は、ＰＬＬ回路１６において、再生用クロック信号に同期したデータ系列に変換される。このＰＬＬ回路の出力は、８ビットシフトレジスタ４２でパラレル信号に変換され、パターン検知回路４３、復調ＲＯＭ４４、およびエラーフラグ生成回路４５に供給される。
【００７２】
パターン検知回路４３では、８ビットシフトレジスタ４２からの信号のうち、リシンクコードが検知される。そして、この検知信号がエラーフラグ生成回路４５に供給される。
【００７３】
復調ＲＯＭ４４では、８ビットシフトレジスタ４２からの信号が［２ー７］符号変換規則に基づいて復調される。この復調信号は、Ｐ／Ｓ変換回路４７でシリアル信号に変換され、メモリ２に供給される。
【００７４】
メモリ２では、復調される各データおよび各エラー訂正コードがマトリクス状に配列して記憶され、その配列中に所定数のデータおよび所定数のエラー訂正コード（ＥＣＣ）からなるインターリーブの列が複数形成される。
【００７５】
エラーフラグ生成回路４５では、８ビットシフトレジスタ４２からの信号のうち、復調ＲＯＭ４４の［２ー７］符号変換規則に合致しないデータが検知される。その検知されたデータと同じデータが存するメモリ２内のインターリーブを指定するためのエラーフラグ信号が、エラーフラグ生成回路４５から発せられる。
【００７６】
たとえば、図４において、［２ー７］符号変換規則に合致しないエラーデータがインターリーブ“３”に存している場合、図４の（ａ）のようにインターリーブ“３”に対しエラーフラグ”１”が立てられる。
【００７７】
エラー訂正回路３２では、エラーフラグ生成回路４５からのエラーフラグ信号に基づいてインターリーブ“３”に対する指定がなされ、インターリーブ“３”のデータの内容（パターン）が、同じインターリーブ“３”のエラー訂正コードに基づいて訂正される。
【００７８】
このように、データのエラー位置がエラーフラグ生成回路４５によって指定されることにより、各インターリーブにおける“１６”バイト分の全てのエラー訂正コードを内容（パターン）訂正のためだけに使用することができる。いわゆる消失訂正が可能となる。
【００７９】
この消失訂正により、光ディスク装置の高密度記録の効果を損なうことなく、またエラー訂正符号の多重化を行なう場合のように訂正に要する時間が長引くこともなく、エラー訂正能力の向上が図れる。
【００８０】
ところで、光ディスク１に対するたとえばゴミの付着は、“１”バイト分のデータを損なうだけでなく、その前後のデータにも悪影響を与えることが多い。このため、３個以上のインターリーブにエラーフラグが立つ状況、たとえば図４の（ｂ）のようにインターリーブ“１”“３”“４”にエラーフラグ”１”が立つ状況では、その近傍のインターリーブ“０”“２”についても同様にデータが損なわれているであろうとの判断（推定）の下に、全てのインターリーブ“０”“１”“２”“３”“４”についてエラーフラグ（実エラーフラグ）が立てられる。
【００８１】
この場合、全てのインターリーブ“０”“１”“２”“３”“４”におけるデータの内容（パターン）が、それぞれのインターリーブのエラー訂正コードに基づいて訂正される。
【００８２】
一方、［２ー７］符号変換規則で検知できないエラーとして、光ディスク１の欠陥によるビット抜け等のエラーがある。このエラーが生じたままでは、データ系列が本来のものとはまったく違うものになってしまう。
【００８３】
そこで、図１の構成では、図４の各データおよびエラー訂正コードの“１５”バイトごとに存するリシンクコード“ＲＳ１”〜“ＲＳ３９”がパターン検知回路４３で検知されるとともに、その検知される各リシンクコードの時間間隔がエラーフラグ生成回路４５でカウントされる。
【００８４】
たとえば、リシンクコード“ＲＳ１”が検知されてからリシンクコード“ＲＳ２”が検知されるまでの時間間隔が基準値より少ない場合、その両リシンクコード間が異常であるとの判定の下に、図４の（ｃ）のようにリシンクコード“ＲＳ１”と“ＲＳ２”との間のデータに対してエラーフラグ”１”が立てられる。このエラーフラグは、図５（２ｋバイトフォーマット）では、”＊”マーク（消失フラグ）で例示されている。
【００８５】
図４の場合、“ＲＳ１”と“ＲＳ２”との間の全てのデータの内容（パターン）が、それぞれのインターリーブのエラー訂正コードに基づいて訂正される。
このように、データ系列のエラーに対しても訂正ができることにより、［２ー７］符号変換規則に基づく訂正と合わせ、エラー訂正能力のさらなる向上が図れる。
【００８６】
図６は、この発明の一実施の形態に係るエラー訂正システムの動作（ファームウエア処理）を説明するフローチャートである。このフローチャートの処理は、たとえば図２のＣＰＵ３０により実行される。
【００８７】
光ディスク１からの再生信号（アナログ）が図１の２値化回路４１に入力されると（ステップＳＴ１０）、この信号は回路４１〜４２により所定の処理（図１に関して説明済み）を受け、ＲＯＭ４４において［２ー７］復調される（ステップＳＴ１２）。
【００８８】
復調されたデータは回路４６〜４７により所定の処理（図１に関して説明済み）を受け、デインターリーブされて（ステップＳＴ１４）メモリ２に格納される。メモリ２に格納された所定量のデータにより、図４または図５に示すような、データ部とＥＣＣ部とからなるマトリクスが構成される（ステップＳＴ１６）。
【００８９】
一方、ＲＯＭ４４で復調される前の２値化再生信号からパターン検知回路４３によりリシンクコードが検知され、エラーフラグ生成回路４５において２値化再生信号中のデータエラーおよび同期コード（リシンクコード、データシンクコード）がチェックされる（ステップＳＴ１８）。
【００９０】
データおよび同期コードともエラーなしならば（ステップＳＴ２０イエス）、エラー訂正することなくメモリ２からマトリクス内のデータが順に出力される（ステップＳＴ３０）。
【００９１】
データおよび／または同期コードにエラーがあった場合（ステップＳＴ２０ノー）、消失フラグの生成条件がチェックされる（ステップＳＴ２２）。ここで、消失フラグの生成条件としては、次の３つがある：
＜１＞［２ー７］変調からはずれるパターンが（図１のシフトレジスタ４２から）きたときは消失フラグを生成する。
【００９２】
＜２＞リシンクが（図１の異常検出ブロック４５４により）検知できないときは消失フラグを生成する。
＜３＞リシンクでビット補正したときは、その前およびそれ以前の消失位置（３列前）までを消失とみて、それらの列に消失フラグを立てる。それ以前に消失位置がない場合は１列前のみに消失フラグを立てる。
【００９３】
上記消失フラグ生成条件が成立しないときは（ステップＳＴ２４ノー）、通常のエラー訂正処理が行われる（ステップＳＴ２６）。
上記消失フラグ生成条件が成立するときは（ステップＳＴ２４イエス）、生成された消失フラグを所定の消失フラグ使用条件下で使用して、消失訂正処理が行われる（ステップＳＴ２８）。ここで、所定の消失フラグ使用条件としては、次のものがある：
＜４＞たとえば図７の非積符号のエラー訂正の場合、データ入力方向に並んだエラービットの数が所定のしきい値（たとえば３）以上なら、その列に消失フラグを立てて消失訂正を行なう。
【００９４】
＜５＞たとえば図８の積符号のエラー訂正の場合、データ入力方向に並んだ消失フラグの数が所定のしきい値（たとえば８）以下なら全ての消失フラグ使用して消失訂正を行なう。データ入力方向に並んだ消失フラグの数（たとえば１６）が所定のしきい値（８）を超える場合は、最初の８フラグだけを使用して消失訂正を行なう。
【００９５】
＜６＞たとえば図８の積符号のエラー訂正の場合において、マトリクスデータをデータ入力方向に沿っていくつかに分割してエラー訂正する場合は、消失訂正を行なう。
【００９６】
上記消失フラグ使用条件＜４〜６＞は、前記消失フラグの生成条件＜１〜３＞に対応して変更可能である。どのように変更するかは図６の処理を実行するファームウエアで決めておく。たとえば消失フラグの生成条件＜１＞に対しては消失フラグ使用条件＜４＞でのしきい値を”３”とし、消失フラグの生成条件＜２＞に対しては消失フラグ使用条件＜４＞でのしきい値を”４”にする、といったことが可能である。これにより（ファームウエアまたはシステムソフトウエアの書き方によって）、エラーの発生内容に応じて消失訂正の訂正能力を柔軟に変更することができる。
【００９７】
図９は、この発明の一実施の形態に係るエラー訂正システムが非積符号のエラー訂正に適用される場合において、消失訂正なしでは訂正不能なエラーが発生した場合のマトリクスを例示している。
【００９８】
図９のような１６バイトＥＣＣでは８バイトまでのエラーしか訂正できないので、たとえば図６のステップＳＴ２６では図９の１０バイトエラー訂正はできない。しかし、図９のようなエラーがステップＳＴ２４における条件成立（イエス）に該当するようにファームウエアが書かれておれば、図１０に示すように消失フラグを使用した消失訂正を行うことにより、最大１６バイトまでのエラー訂正が可能となる。すなわち、図６の消失訂正（ステップＳＴ２８）を行い、図１１に示すような訂正結果を得ることができる。
【００９９】
図１２は、この発明の一実施の形態に係るエラー訂正システムが積符号のエラー訂正に適用される場合において、消失訂正（１回目の横方向エラー訂正）により訂正可能なエラーが発生した場合のマトリクスを例示している。また図１３は、図１２の消失フラグを用いた消失訂正により横方向のエラーが訂正されたあと、訂正後のデータによる２回目のエラー訂正（縦方向）を説明する図である。
【０１００】
すなわち、図１２の横方向のエラー訂正を消失訂正してから、図１３の縦方向のエラー訂正を行うように構成すれば、ＥＣＣ１部の構成ビット数が少なくても（ここでは４バイト）比較的高い訂正能力が得られる。そして訂正後のデータがＥＣＣ２部でさらに訂正されるので、最終的な訂正能力は著しく高まる。
【０１０１】
なお、上記実施例では、［２ー７］符号変換を行なう場合を例に説明したが、他の符号変換、たとえば［１ー７］符号変換を行なう場合にも同様に実施可能である。
その他、この発明は上記実施例に限定されるものではなく、要旨を変えない範囲で種々変形実施可能である。
【０１０２】
【発明の効果】
所定条件（消失推定条件および消失フラグ生成条件）の組み合わせに基づき消失訂正を行うことにより、たとえば消失訂正なしでは“１２０バイト”からなる一列で“８バイト”までのエラー訂正しかできなかったものが、“１２０バイト”からなる一列で“１６バイト”までのエラー訂正が可能となる。
【図面の簡単な説明】
【図１】この発明の一実施の形態に係るエラー訂正システムの要部構成を示すブロック図。
【図２】図１のエラー訂正システムが適用される光ディスク装置の構成を説明する図。
【図３】図２の光ディスク装置にかけられる光ディスクのセクタフォーマットを説明する図。
【図４】図１のエラー訂正システムで用いられるデータおよびＥＣＣコードのマトリクス（１セクタ５１２バイトフォーマットの場合）を例示する図。
【図５】図１のエラー訂正システムで用いられるデータおよびＥＣＣコードのマトリクス（１セクタ２ｋバイトフォーマットの場合）を例示する図。
【図６】この発明の一実施の形態に係るエラー訂正システムの動作（ファームウエア処理）を説明するフローチャート図。
【図７】この発明の一実施の形態に係るエラー訂正システムが非積符号のエラー訂正に適用される場合を説明する図。
【図８】この発明の一実施の形態に係るエラー訂正システムが積符号のエラー訂正に適用される場合を説明する図。
【図９】この発明の一実施の形態に係るエラー訂正システムが非積符号のエラー訂正に適用される場合において、消失訂正なしでは訂正不能なエラーが発生した場合のマトリクスを例示する図。
【図１０】図９のマトリクスに消失フラグを立てた場合を例示する図。
【図１１】図１０の消失フラグを用いた消失訂正により、図９のエラーが訂正されたあとのマトリクスを示す図。
【図１２】この発明の一実施の形態に係るエラー訂正システムが積符号のエラー訂正に適用される場合において、消失訂正（１回目の横方向エラー訂正）により訂正可能なエラーが発生した場合のマトリクスを例示する図。
【図１３】図１２の消失フラグを用いた消失訂正により横方向のエラーが訂正されたあと、訂正後のデータによる２回目のエラー訂正（縦方向）を説明する図。
【符号の説明】
２…メモリ
１６…ＰＬＬ回路
１８…データ再生回路
３０…ＣＰＵ（消失訂正ファームウエア処理）
３２…エラー訂正回路
３２１…第１訂正ブロック
３２２…第２訂正ブロック
４１…２値化回路
４２…シフトレジスタ
４３…パターン検知回路（リシンクコード検知）
４４…復調ＲＯＭ（２ー７復調）
４５…エラーフラグ生成回路（消失フラグ処理）
４６…有効長カウンタ
４７…Ｐ／Ｓ（パラレル／シリアル）変換回路
４５１…第１指定ブロック（エラーフラグ発生指示）
４５２…第２指定ブロック（エラーフラグ発生指示）
４５３…第３指定ブロック（エラーフラグ発生指示）
４５４…異常検出ブロック（リシンクコードビット抜け検出）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an improvement in error correction capability of data taken out from a mass storage medium such as an optical disk.
[0002]
[Prior art]
For example, a raw analog signal reproduced from an optical disk is converted into a binary digital signal of “1” or “0”. This operation is called binarization. As a binarization method, a method based on a slice level and a method using a signal obtained by differentiating a reproduction signal are known.
[0003]
The binarized digital signal is input to a PLL (Phase Locked Loop) circuit, and a data sequence synchronized with the reproduction clock is obtained from this circuit. This data series is called a channel data series. The “1” and “0” channel data sequences obtained through the PLL circuit after binarization are, for example, [2-7] modulated code sequences.
[0004]
[2-7] modulation is a kind of RLL (Run Length Limited) code, and is called [2-7] modulation because the minimum run is “2” and the maximum run is “7”. A run generally means a continuous or continuous bit length of the same bit (“0” or “1”), but here, unless otherwise specified, the number of consecutive bits of “0” is called a run. In the [2-7] modulation, “1” is not continuous and the number of consecutive bits of “0” is “2” or more and “7” or less. For this reason, the RLL code is a code with a finite maximum inversion interval.
[0005]
The data series (user data series) to be recorded by the user of the optical disk drive apparatus may have a large number of “1” or “0”. However, by applying [2-7] modulation, it is always within a certain period. Thus, a code in which “1” occurs is obtained. The PLL circuit performs phase comparison from the timing of transition from “0” to “1” or “1” to “0” of the binarized signal (binarized signal), but performs [2-7] modulation. As a result, the phase comparison interval is always within a certain period.
[0006]
The channel data sequence is input to a demodulator and inversely converted to a user data sequence. The user data series is recorded on the optical disc in units called sectors. The sector size includes “512 bytes”, “1 kbytes”, “2 kbytes”, and the like.
[0007]
To this sector, a header portion formed by embossed pits, user data recorded by irradiating a laser beam during data recording, VFO, sector number, synchronization code, CRC code, ECC code, etc. are added. 2-7] Modulation is performed, and information is recorded by, for example, mark-to-mark recording.
[0008]
The synchronization code is a special data series in which “1 byte” is added to user data “15 bytes”, for example, and a bit shift or the like is corrected by this synchronization code to prevent error propagation. The CRC code is used to determine whether or not there is an error in the read user data. For example, a “4 byte” CRC code is added to “512 byte” user data.
[0009]
The ECC code is a code for detecting an error position and correcting an error. For example, an ECC code of “80 bytes” is added to “512 bytes” of user data. The sector number is recorded in a portion called a pointer area. For example, "4 bytes" sector number data is added to "512 bytes" user data.
[0010]
User data is input to the optical disk drive from an information input terminal or the like via a SCSI bus or the like. SCSI (Small Computer System Interface) is a peripheral interface for small computers and is used in optical disk drive devices, CD-ROMs, hard disks, image scanners, and the like. The obtained user data is stored in a memory such as a DRAM in units of sectors.
[0011]
User data is interleaved to convert burst errors into random errors or short byte errors. For example, when user data per “1” sector is “512 bytes”, data of “600 bytes” including a pointer (4 bytes), CRC (4 bytes), and ECC (80 bytes) is (120 × 5). Are arranged in a matrix.
[0012]
This matrix is composed of five columns of “120 bytes”, and each column is composed of “104 bytes” of data (either user data, pointer, or CRC) and an ECC code of “16 bytes”. For example, LDC (Long
What is called Distant Code is used.
[0013]
[Problems to be solved by the invention]
LDC is a code with a long minimum distance and high correction capability, and is one of the standardization plans for optical disks. In this case, the LDC performs error detection and error correction with one column of “120 bytes”, but if there is no loss, correction up to “8 bytes” is possible.
[0014]
Here, “disappearance” means “an error whose position is known but whose error pattern (numerical value) is unknown”.
It is known that if erasure can be accurately detected, error correction of up to “16 bytes” can be performed in one row of “120 bytes”. However, conventionally, no erasure is detected, and correction up to “8 bytes” per column is performed with no erasure. This method can only correct errors up to “40 bytes” (8 bytes × 5 columns) per “1” sector.
An object of the present invention is to provide an error correction system having improved error correction capability by detecting the above disappearance.
[0015]
[Means for Solving the Problems]
In order to achieve the above object, an error correction system of the present invention provides:
Demodulating means (44 · ST12) for demodulating data including a data part and a parity part which are modulated by a predetermined rule (2-7 modulation rule, etc.);
Generation means (2.ST16) that deinterleaves (ST14) the data demodulated by the demodulation means (44) to generate a matrix formed of a set of a plurality of data strings including a data portion and a parity portion (ECC). )When;
Erasure flag generation means (CPU 30 + firmware) for setting an erasure flag for each data row of the matrix when a predetermined erasure flag generation condition is satisfied (YES in ST24);
Error correction means (32 · ST28) for correcting an error in the data in the matrix by using the erasure flag set by the erasure flag generation means (30) under a predetermined use condition of the erasure flag. .
[0016]
Here, the data demodulated by the demodulation means (44) includes a resync code (RS), and the erasure flag generation means (30) responds to the fact that the resync code (RS) is not detected. Can be configured to stand up.
[0017]
The data demodulated by the demodulating means (44) includes a plurality of resync codes (RS) at regular time intervals, and the erasure flag generating means (30) detects the resync code (RS) that has not been detected. The erasure flag can be set in response to the correction (based on the resync code).
[0018]
The erasure flag generation means (30) may be configured to set the erasure flag when the data demodulated by the demodulation means (44) includes error bits exceeding a predetermined number (threshold value). it can. (For example, when threshold = 3, the flag is not set when the number of error bits is 2 or less, and the flag is set when the number of error bits is 3 or more.)
Further, the erasure flag use condition is determined by whether or not the number of erasure flags set by the erasure flag generation means (30) is equal to or greater than a predetermined value (for example, whether it is 8 or more) for each data column of the matrix. Can be configured as follows.
[0019]
When the number of disappearance flags set by the disappearance flag generating means (30) is equal to or less than the predetermined value (for example, 8), all the disappearance flags set are used, and the disappearance flag generating means (30) When the number of erasure flags set exceeds the predetermined value (eight), the first number corresponding to the predetermined value among the erasure flags can be used. (In the case of erasure flag threshold = 8, if the erasure flag is 8 or less, all the flags below 8 are used for erasure correction. 8 flags are used for erasure correction.)
In the present invention, since the flag indicating erasure is used for error correction, the correction capability is improved as compared with the case where the erasure flag is not used.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an error correction system using an erasure flag according to an embodiment of the present invention will be described with reference to the drawings.
In FIG. 2, an optical disk 1 as an information storage medium is rotated by a motor 3 at a constant speed, for example. The motor 3 is controlled by a motor control circuit 4. Information recording / reproduction with respect to the optical disc 1 is performed by the optical head 5. The optical head 5 is fixed to a drive coil 7 constituting a movable part of the linear motor 6, and the drive coil 7 is connected to a linear motor control circuit 8.
[0021]
A speed detector 9 is connected to the linear motor control circuit 8, and a speed signal of the optical head 5 detected by the speed detector 9 is sent to the linear motor control circuit 8. A permanent magnet (not shown) is provided at the fixed portion of the linear motor 6, and the optical head 5 is moved in the radial direction of the optical disk 1 when the drive coil 7 is excited by the linear motor control circuit 8.
[0022]
The optical head 5 is provided with an objective lens 10 supported by a wire or a leaf spring (not shown). The objective lens 10 can be moved in the focusing direction (the optical axis direction of the lens) by driving the driving coil 11, and the tracking direction (the direction orthogonal to the optical axis of the lens) by driving the driving coil 12. It is also possible to move to.
[0023]
A laser beam is emitted from the semiconductor laser oscillator 9 by the drive control of the laser control circuit 13. The laser control circuit 13 includes a modulation circuit 14 and a laser drive circuit 15 and operates in synchronization with a recording clock signal supplied from the PLL circuit 16. The modulation circuit 14 modulates the recording data supplied from the error correction circuit 32 into a signal suitable for recording, that is, [2-7] modulation data. The laser drive circuit 15 drives a semiconductor laser oscillator (or argon neon laser oscillator) 19 in accordance with [2-7] modulation data from the modulation circuit 14.
[0024]
During recording, the PLL circuit 16 divides the basic clock signal from the crystal oscillator to a frequency corresponding to the recording position on the optical disk 1 to generate a recording clock signal. The PLL circuit 16 also generates a reproduction clock signal corresponding to the reproduced synchronization code at the time of reproduction, and further detects an abnormality in the frequency of the reproduction clock signal.
[0025]
This frequency abnormality is detected by checking whether or not the frequency of the reproduction clock signal is within a predetermined frequency range corresponding to the recording position of the data to be reproduced on the optical disc 1. The PLL circuit 16 selectively outputs a recording or reproduction clock signal in accordance with a control signal from the CPU 30 and a signal from the count unit 47 of the data reproduction circuit 18.
[0026]
A laser light beam emitted from the semiconductor laser oscillator 19 is irradiated onto the optical disc 1 through the collimator lens 20, the half prism 21, and the objective lens 10. The reflected light from the optical disk 1 is guided to the photodetector 24 through the objective lens 10, the half prism 21, the condenser lens 22, and the cylindrical lens 23.
[0027]
The photodetector 24 is composed of four divided photodetector cells 24a, 24b, 24c, and 24d. Among these, the output signal of the photodetection cell 24a is supplied to one end of the adder 26a through the amplifier 25a. The output signal of the photodetection cell 24b is supplied to one end of the adder 26b through the amplifier 25b. The output signal of the photodetection cell 24c is supplied to the other end of the adder 26a through the amplifier 25c. The output signal of the photodetection cell 24d is supplied to the other end of the adder 26b via the amplifier 25d.
[0028]
Further, the output signal of the photodetection cell 24a is supplied to one end of the adder 26c via the amplifier 25a. The output signal of the photodetection cell 24b is supplied to one end of the adder 26d through the amplifier 25b. The output signal of the photodetection cell 24c is supplied to the other end of the adder 26d through the amplifier 25c. The output signal of the photodetection cell 24d is supplied to the other end of the adder 26c through the amplifier 25d.
[0029]
The output signal of the adder 26a is supplied to the inverting input terminal of the differential amplifier OP2, and the output signal of the adder 26b is supplied to the non-inverting input terminal of the differential amplifier OP. The differential amplifier OP2 outputs a signal related to the focus point according to the difference between both output signals of the adders 26a and 26b. This output is supplied to the focusing control circuit 27. The output signal of the focusing control circuit 27 is supplied to the focusing drive coil 12. Thereby, the laser light beam is controlled to be always just focused on the optical disc 1.
[0030]
The output signal of the adder 26c is supplied to the inverting input terminal of the differential amplifier OP1, and the output signal of the adder 26d is supplied to the non-inverting input terminal of the differential amplifier OP1. The differential amplifier OP1 outputs a track difference signal corresponding to the difference between both output signals of the adders 26c and 26d. This output is supplied to the tracking control circuit 28. The tracking control circuit 28 creates a track drive signal according to the track difference signal from the differential amplifier OP1.
[0031]
The track drive signal output from the tracking control circuit 28 is supplied to the drive coil 11 in the tracking direction. The track difference signal used in the tracking control circuit 28 is supplied to the linear motor control circuit 8.
[0032]
By performing the focusing and tracking described above, the sum signal of the output signals of the respective photodetection cells 24a,... 24d of the photodetector 24, that is, the addition of the output signals of the adders 26c and 26d, The output signal reflects a change in reflectance from pits (recording information) formed on the track. This signal is supplied to the data reproduction circuit 18. The data reproduction circuit 18 reproduces the recorded data based on the reproduction clock signal from the PLL circuit 16.
[0033]
Further, the data reproduction circuit 18 detects a sector mark in the preformat data based on the output signal of the adder 26e and the reproduction clock signal from the PLL circuit 16, and binarizes supplied from the PLL circuit 16. Based on the signal and the reproduction clock signal, the track number and sector number as address information are reproduced from the binarized signal.
[0034]
The reproduction data of the data reproduction circuit 18 is supplied to the error correction circuit 32 via the bus 29. The error correction circuit 32 corrects the error with the error correction code (ECC) in the reproduction data, or adds the error correction code (ECC) to the recording data supplied from the interface circuit 35 and outputs the data to the memory 2.
[0035]
The reproduction data subjected to error correction by the error correction circuit 32 is supplied to a storage medium control device 36 as an external device via the bus 29 and the interface circuit 35. The recording data issued from the storage medium control device 36 is supplied to the error correction circuit 32 via the interface circuit 35 and the bus 29.
[0036]
When the objective lens 10 is moved by the tracking control circuit 28, the linear motor control circuit 8 moves the linear motor 6, that is, the optical head 5 so that the objective lens 10 is positioned in the vicinity of the center position in the optical head 5.
[0037]
The D / A converter 31 is used to exchange information between the focusing control circuit 27, the tracking control circuit 28, the linear motor control circuit 8, and the CPU 30 that controls the entire optical disk apparatus.
[0038]
The motor control circuit 4, linear motor control circuit 8, laser control circuit 15, PLL circuit 16, data reproduction circuit 18, focusing control circuit 27, tracking control circuit 28, error correction circuit 32, etc. are controlled by the CPU 30 via the bus 29. Is done. The CPU 30 performs a predetermined operation by a program (system software or firmware) recorded in the memory 2.
[0039]
Here, an example of the sector format in the optical disc 1 is shown in FIG. The user data per sector is “512 bytes”. The numbers in the figure represent the number of (data) bytes. In the following description, the term “byte” simply represents the number of user bytes, and the channel bit is the same as 16 bits.
[0040]
VFO1 (Variable Frequency Oscillator) is a channel bit in an area for PLL pull-in, and is a record of “010...” For “12” bytes (192 bits for channel bits).
[0041]
AS is an abbreviation for (Address Sync), and is a “1” byte synchronization code indicating where the sector address starts, and may also be referred to as AM (Address Mark). A special pattern that does not appear in the data portion “0100100000000100” is used.
[0042]
ID1 (Identifier 1) to ID3 (Identifier 3) are areas indicating address information of “5” bytes. The contents of “5” bytes are “3” bytes for the sector address (including the ID number) and “2” bytes for the CRC.
[0043]
The sector address is “22” bits as user bits before modulation, the ID number is “2” user bits, and “24” user bits = “3” bytes. Therefore, in this format, it is possible to take “4”, “194”, and “304” values as sector addresses.
[0044]
The ID number is, for example, “1” in the case of ID1, and is a number representing the number of three times overwritten. Since this ID can take values from "1" to "3", "2" bits are required.
[0045]
CRC (Cyclic Redundancy Check) is an error detection code for the sector address (including ID number) “3” bytes, and has “2” bytes. With this error detection code, it is possible to detect the presence or absence of an error in the read ID (“5” bytes).
[0046]
Similarly to VFO1, VFO2 records “8” bytes of the same pattern for locking the PLL.
PA (Postambles) is an area of “1” bytes or “6” bytes called a postamble and is located behind ID3 or the data part. This is an area provided in such a way that word division always occurs to the end when modulating to [2-7] modulation code which is a variable word length modulation system. PA takes a random length of “16” to “32” channel bits in an area where there is no GAP (Gap).
[0047]
ALPC (Auto Laser Power Control) has a length of “4” bytes, and a pattern of “33”, “33”, “30”, and “1A” is recorded in hexadecimal display, for example. VFO3 is also an area for PLL lock, but it is also an area intended to synchronize byte boundaries by inserting a synchronization code into the same pattern.
[0048]
DS (Data Sync) is also called DM (Data Mark), and is a synchronization code for synchronizing byte boundaries for the data portion that follows.
DATA (Data field) is called a data part, and includes user data, a resync code, an error correction code (ECC), a CRC, a pointer area, and the like. These data are arranged in a matrix in a predetermined order, and are recorded on the optical disc 1 after [2-7] modulation.
[0049]
The BUF (Buffer) is an area for absorbing disk rotation fluctuation and the like and does not record anything.
FIG. 1 shows the main parts (41 to 47) of the data reproducing circuit 18 in the information processing apparatus (optical disk apparatus) configured as described above.
[0050]
As shown in FIG. 1, a signal reproduced from the optical disc 1 is supplied to a binarization circuit 41, where it is binarized with reference to a certain threshold level TH. The output signal of the binarization circuit 41 is supplied to the PLL circuit 16 and converted into a data series synchronized with the reproduction clock signal of the optical disk reproduction means.
[0051]
The output signal of the PLL circuit 16 is supplied to an 8-bit shift register 42, where it is converted into an 8-bit parallel signal. This signal is supplied to the pattern detection circuit 43, the demodulation ROM 44, and the error flag generation circuit 45.
[0052]
The pattern detection circuit 43 detects a resync code that is a synchronization signal among the signals from the 8-bit shift register 42.
The demodulation ROM 44 demodulates the signal from the 8-bit shift register 42 based on, for example, a [2-7] code conversion rule. This demodulated signal is supplied to an effective length counter 46 and a parallel / serial (P / S) conversion circuit 47. The effective length counter 46 is for knowing the word boundary of the variable length block code by [2-7] code conversion.
[0053]
The parallel / serial conversion circuit 47 converts the output signal of the 8-bit shift register 42 into a serial signal for each word (word; parallel data) according to the output of the effective length counter 46 and outputs the serial signal. This serial output signal is supplied to the memory 2 and stored therein.
[0054]
In the memory 2, each data to be demodulated and each error correction code are arranged in a matrix and stored under the control of the CPU 30. A plurality of interleaved columns including a predetermined number of data and a predetermined number of error correction codes (ECC) are formed in the array.
[0055]
The format of each data and each error correction code in the memory 2 is illustrated in FIG. 4 (512 byte format) or FIG. 5 (2 kbyte format).
[0056]
In FIG. 4, DS1 to DS3 are data sync codes and are not included in the data part. “1” to “512” in FIG. 4 represent the “1” to “512” bytes of the user data. “P1.1” to “P1.4” are pointer areas (4 bytes) in which self addresses and the like are recorded. Similarly, “1” to “2048” in FIG. 5 represent the “1” to “2048” bytes of the user data, and “P1.1” to “P1.4” represent the pointer area. Yes.
[0057]
In FIG. 4, “CRC1” to “CRC4” (4 bytes) can be used to detect an error of (user data “512” bytes + pointer “4” bytes). “E1.1” to “E5.16” are error correction codes, and “80” bytes are added. With this error correction code, error correction can be performed in the vertical direction of FIG. The vertical columns are referred to as interleaving, and five vertical columns are numbered “0” to “4”, and are referred to as interleaving “0” or the like.
[0058]
One interleave is made up of “104” bytes of user data, pointer data, CRC, and “16” bytes of error correction code, and has a total of “120” bytes.
[0059]
The error detection and error correction capability by the error correction code is assigned “8” bytes for one interleave when there is no loss, and “16” bytes for one interleave when there is a loss.
[0060]
Here, “disappearance” refers to an error whose position is known but whose error pattern (numerical value) is unknown. Therefore, the above-mentioned case of erasure means a case where only the position is known for all the errors of “16” bytes.
[0061]
On the other hand, the case where there is no erasure refers to the case where the error position and error pattern are not known for all “8” byte errors. Each error position and error pattern is considered as one unknown, and can be corrected if it is "16" or less.
[0062]
For example, “4” bytes can be corrected without erasure, and “8” bytes with erasure error “12” bytes can be corrected. This is because {(position + pattern) × 4 = 8} for “4” bytes, {(pattern) × 8 = 8} for “8” bytes, and the total of unknowns is “16”.
[0063]
In the example of FIG. 4, resynchronization codes “RS1” to “RS39” exist for each “15” byte of each data and error correction code. In the example of FIG. 5, resynchronization codes “RS1” to “RS73” exist for each “30” byte of each data and error correction code.
[0064]
The error flag generation circuit 45 in FIG. 1 has the following functional blocks [1] to [4] (in the case of the format in FIG. 4). These functional blocks can be implemented by dedicated hardware or device firmware (system software).
[0065]
[1] In the signal from the 8-bit shift register 42, data that does not match the code conversion rule (for example, [2-7] modulation rule) of the demodulation ROM 44 is detected, and the same data as the detected data exists in the memory 2 A first designation block 451 for issuing an error flag signal for designating interleaving of The first designation block 451 is provided with the same demodulation ROM as the demodulation ROM 44 in order to detect data that does not match the code conversion rule.
[0066]
[2] A second designation block 452 that issues an error flag signal for designating all interleaves in the memory 2 when the number of interleaves designated in the first designation block 451 is a predetermined value, for example, “3” or more.
[0067]
[3] An abnormality detection block 454 for detecting whether or not there is an abnormality (such as missing bits) in the time interval of each resync code detected by the pattern detection circuit 43.
[4] A third designation block 453 that, when the abnormality detection block 454 detects an abnormality, issues an error flag signal for designating data in the memory 2 corresponding to the abnormality period.
[0068]
These error flag signals are supplied to the error correction circuit 32.
The error correction circuit 32 has the following functional blocks [1] and [2]. These functional blocks can also be implemented by dedicated hardware or device firmware (system software).
[0069]
[1] Of each data in the memory 2, the content of interleaved data designated by the error flag signal from the first designated block 451 or the second designated block 452 is corrected based on the same interleaved error correction code. A first correction block 321 to perform.
[0070]
[2] The second correction block 322 that corrects the content of the data designated by the error flag signal of the third designation block 453 among the data in the memory 2 based on the interleave error correction code in which the data exists. .
[0071]
Next, the operation of the configuration shown in FIGS.
The reproduction signal generated from the reproduction signal generator in FIG. 2 is binarized by the binarization circuit 41. This binarized signal is converted in the PLL circuit 16 into a data series synchronized with the reproduction clock signal. The output of the PLL circuit is converted into a parallel signal by the 8-bit shift register 42 and supplied to the pattern detection circuit 43, the demodulation ROM 44, and the error flag generation circuit 45.
[0072]
The pattern detection circuit 43 detects a resync code among the signals from the 8-bit shift register 42. Then, this detection signal is supplied to the error flag generation circuit 45.
[0073]
In the demodulation ROM 44, the signal from the 8-bit shift register 42 is demodulated based on the [2-7] code conversion rule. The demodulated signal is converted into a serial signal by the P / S conversion circuit 47 and supplied to the memory 2.
[0074]
In the memory 2, each demodulated data and each error correction code are stored in a matrix, and a plurality of interleaved columns including a predetermined number of data and a predetermined number of error correction codes (ECC) are formed in the array. Is done.
[0075]
The error flag generation circuit 45 detects data that does not match the [2-7] code conversion rule of the demodulation ROM 44 from the signal from the 8-bit shift register 42. An error flag signal for designating interleaving in the memory 2 where the same data as the detected data exists is issued from the error flag generation circuit 45.
[0076]
For example, in FIG. 4, when error data that does not match the [2-7] code conversion rule exists in the interleave “3”, the error flag “1” for the interleave “3” as shown in FIG. "Is made.
[0077]
The error correction circuit 32 designates the interleave “3” based on the error flag signal from the error flag generation circuit 45, and the content (pattern) of the data of the interleave “3” has the same error code of the interleave “3”. Will be corrected based on.
[0078]
Thus, by specifying the error position of the data by the error flag generation circuit 45, all the error correction codes for "16" bytes in each interleave can be used only for content (pattern) correction. . So-called erasure correction is possible.
[0079]
By this erasure correction, the error correction capability can be improved without impairing the effect of high-density recording of the optical disk apparatus and without extending the time required for correction as in the case of multiplexing error correction codes.
[0080]
Incidentally, for example, dust adhering to the optical disk 1 not only impairs the data for “1” bytes, but also often adversely affects the data before and after that. Therefore, in a situation where an error flag is set in three or more interleaves, for example, in a situation where the error flag “1” is set in interleaves “1”, “3” and “4” as shown in FIG. Similarly for “0” and “2”, an error flag (for all interleaves “0”, “1”, “2”, “3”, and “4”) is determined (estimated) that the data will be damaged. An actual error flag) is set.
[0081]
In this case, data contents (patterns) in all interleaves “0”, “1”, “2”, “3”, and “4” are corrected based on the error correction codes of the respective interleaves.
[0082]
On the other hand, as errors that cannot be detected by the [2-7] code conversion rule, there are errors such as missing bits due to defects in the optical disc 1. If this error occurs, the data series will be completely different from the original one.
[0083]
Therefore, in the configuration of FIG. 1, the resync codes “RS1” to “RS39” existing for each “15” byte of each data and error correction code of FIG. 4 are detected by the pattern detection circuit 43, and each detected The error flag generation circuit 45 counts the resync code time interval.
[0084]
For example, when the time interval from the detection of the resync code “RS1” to the detection of the resync code “RS2” is less than the reference value, it is determined that there is an abnormality between the two resync codes. As shown in (c), an error flag “1” is set for the data between the resync codes “RS1” and “RS2”. This error flag is exemplified by a “*” mark (erasure flag) in FIG. 5 (2 kbyte format).
[0085]
In the case of FIG. 4, the content (pattern) of all data between “RS1” and “RS2” is corrected based on the error correction code of each interleave.
As described above, since the error of the data series can be corrected, the error correction capability can be further improved in combination with the correction based on the [2-7] code conversion rule.
[0086]
FIG. 6 is a flowchart for explaining the operation (firmware processing) of the error correction system according to the embodiment of the present invention. The process of this flowchart is executed by the CPU 30 in FIG.
[0087]
When a reproduction signal (analog) from the optical disk 1 is input to the binarization circuit 41 of FIG. 1 (step ST10), this signal is subjected to predetermined processing (explained with respect to FIG. 1) by the circuits 41 to 42, and the ROM 44 [2-7] is demodulated (step ST12).
[0088]
The demodulated data is subjected to predetermined processing (described with reference to FIG. 1) by the circuits 46 to 47, deinterleaved (step ST14), and stored in the memory 2. A predetermined amount of data stored in the memory 2 forms a matrix composed of a data portion and an ECC portion as shown in FIG. 4 or FIG. 5 (step ST16).
[0089]
On the other hand, the resync code is detected by the pattern detection circuit 43 from the binarized reproduction signal before being demodulated by the ROM 44, and the error flag generation circuit 45 detects the data error and synchronization code (resync code, data sync) in the binarized reproduction signal. Code) is checked (step ST18).
[0090]
If there is no error in both the data and the synchronization code (YES in step ST20), the data in the matrix is sequentially output from the memory 2 without error correction (step ST30).
[0091]
If there is an error in the data and / or the synchronization code (NO in step ST20), the generation condition of the erasure flag is checked (step ST22). Here, there are three generation conditions for the disappearance flag:
<1> [2-7] When a pattern deviating from modulation (from the shift register 42 in FIG. 1) comes, an erasure flag is generated.
[0092]
<2> When resync cannot be detected (by the anomaly detection block 454 in FIG. 1), a disappearance flag is generated.
<3> When bit correction is performed by resynchronization, the previous and previous erasure positions (before three columns) are regarded as erasures, and erasure flags are set in those columns. If there is no erasure position before that, the erasure flag is set only one row before.
[0093]
When the erasure flag generation condition is not satisfied (NO in step ST24), normal error correction processing is performed (step ST26).
When the erasure flag generation condition is satisfied (Yes in step ST24), the erasure correction process is performed using the generated erasure flag under a predetermined erasure flag usage condition (step ST28). Here, the predetermined erasure flag usage conditions include the following:
<4> For example, in the case of error correction of the non-product code shown in FIG. Do.
[0094]
<5> For example, in the case of product code error correction in FIG. 8, if the number of erasure flags arranged in the data input direction is equal to or less than a predetermined threshold (for example, 8), erasure correction is performed using all erasure flags. When the number of erasure flags arranged in the data input direction (for example, 16) exceeds a predetermined threshold value (8), erasure correction is performed using only the first 8 flags.
[0095]
<6> For example, in the case of error correction of the product code in FIG. 8, when error correction is performed by dividing the matrix data into several parts along the data input direction, erasure correction is performed.
[0096]
The disappearance flag use condition <4 to 6> can be changed corresponding to the disappearance flag generation condition <1 to 3>. How to change is determined by the firmware that executes the processing of FIG. For example, for the disappearance flag generation condition <1>, the threshold value in the disappearance flag use condition <4> is set to “3”, and for the disappearance flag generation condition <2>, the disappearance flag use condition <4>. It is possible to set the threshold value at “4”. Thereby (depending on how the firmware or system software is written), the correction capability of erasure correction can be flexibly changed in accordance with the content of the error.
[0097]
FIG. 9 illustrates a matrix in the case where an error that cannot be corrected without erasure correction occurs when the error correction system according to the embodiment of the present invention is applied to error correction of non-product codes.
[0098]
Since a 16-byte ECC as shown in FIG. 9 can correct only errors up to 8 bytes, for example, the 10-byte error correction shown in FIG. 9 cannot be performed in step ST26 of FIG. However, if the firmware is written so that the error as shown in FIG. 9 corresponds to the establishment of the condition (Yes) in step ST24, the maximum error can be obtained by performing the erasure correction using the erasure flag as shown in FIG. Error correction up to 16 bytes is possible. That is, the erasure correction (step ST28) of FIG. 6 is performed, and a correction result as shown in FIG. 11 can be obtained.
[0099]
FIG. 12 shows a case where an error that can be corrected occurs by erasure correction (first lateral error correction) when the error correction system according to the embodiment of the present invention is applied to error correction of a product code. The matrix is illustrated. FIG. 13 is a diagram for explaining the second error correction (vertical direction) by the corrected data after the horizontal error is corrected by the erasure correction using the erasure flag of FIG.
[0100]
That is, if the error correction in the horizontal direction in FIG. 12 is erased and then the error correction in the vertical direction in FIG. 13 is performed, a comparison is made even if the number of bits constituting the ECC1 portion is small (here, 4 bytes). High correction ability. Since the corrected data is further corrected by the ECC 2 part, the final correction capability is remarkably increased.
[0101]
In the above-described embodiment, the case of performing [2-7] code conversion has been described as an example. However, the present invention can be similarly applied to other code conversion, for example, [1-7] code conversion.
In addition, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention.
[0102]
【The invention's effect】
By performing erasure correction on the basis of a combination of predetermined conditions (erasure estimation condition and erasure flag generation condition), for example, only one column consisting of “120 bytes” can be error-corrected up to “8 bytes” without erasure correction. , It is possible to correct errors up to “16 bytes” in a row of “120 bytes”.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a main configuration of an error correction system according to an embodiment of the present invention.
FIG. 2 is a diagram illustrating a configuration of an optical disc apparatus to which the error correction system of FIG. 1 is applied.
FIG. 3 is a view for explaining a sector format of an optical disc applied to the optical disc apparatus of FIG. 2;
4 is a diagram exemplifying a matrix of data and ECC codes (in the case of 1 sector 512 byte format) used in the error correction system of FIG. 1; FIG.
FIG. 5 is a diagram exemplifying a matrix of data and ECC codes (in the case of 1 sector 2 kbyte format) used in the error correction system of FIG. 1;
FIG. 6 is a flowchart for explaining the operation (firmware processing) of the error correction system according to the embodiment of the present invention.
FIG. 7 is a diagram for explaining a case where the error correction system according to one embodiment of the present invention is applied to error correction of non-product codes.
FIG. 8 is a diagram for explaining a case where an error correction system according to an embodiment of the present invention is applied to product code error correction;
FIG. 9 is a diagram illustrating a matrix when an error that cannot be corrected without erasure correction occurs when the error correction system according to an embodiment of the present invention is applied to error correction of non-product codes.
10 is a diagram illustrating a case where a disappearance flag is set in the matrix of FIG. 9;
11 is a diagram showing a matrix after the error in FIG. 9 is corrected by erasure correction using the erasure flag in FIG. 10;
FIG. 12 shows a case where a correctable error occurs by erasure correction (first lateral error correction) when the error correction system according to the embodiment of the present invention is applied to error correction of a product code. The figure which illustrates a matrix.
FIG. 13 is a diagram for explaining second error correction (vertical direction) using corrected data after a horizontal error is corrected by erasure correction using the erasure flag of FIG. 12;
[Explanation of symbols]
2 ... Memory
16 ... PLL circuit
18 Data recovery circuit
30 ... CPU (erasure correction firmware processing)
32 ... Error correction circuit
321 ... First correction block
322 ... Second correction block
41... Binarization circuit
42: Shift register
43 ... Pattern detection circuit (resync code detection)
44 ... Demodulation ROM (2-7 demodulation)
45. Error flag generation circuit (erasure flag processing)
46 ... Effective length counter
47. P / S (parallel / serial) conversion circuit
451 ... First designated block (error flag generation instruction)
452 ... Second designated block (error flag generation instruction)
453 ... Third designated block (error flag generation instruction)
454 ... Abnormality detection block (resync code bit missing detection)

Claims

Demodulation means for demodulating data including a data part and a parity part modulated according to a predetermined rule and interleaved;
Generating means for deinterleaving the data demodulated by the demodulating means to generate a matrix formed of a set of a plurality of data strings including a data part and a parity part;
Erasure flag generation means for setting an erasure flag for each data row of the matrix when a predetermined erasure flag generation condition is satisfied;
Using an erasure flag set by the erasure flag generation means under predetermined erasure flag usage conditions, and error correction means for performing error correction of data in the matrix ,
The erasure flag usage condition is configured to be determined by whether or not the number of erasure flags set by the erasure flag generation means is equal to or greater than a predetermined value for each data row of the matrix,
When the number of erasure flags set by the erasure flag generation means is equal to or less than the predetermined value, all the erasure flags set are used, and the number of erasure flags set by the erasure flag generation means exceeds the predetermined value. In this case, the error correction system is configured to use the number corresponding to the predetermined value at the first of the erasure flags .

The data demodulated by the demodulator includes a resync code, and the erasure flag generator is configured to set the erasure flag in response to the fact that the resync code is not detected. The error correction system according to 1.

The data demodulated by the demodulator includes a plurality of resync codes at regular time intervals, and the erasure flag generator is configured to set the erasure flag in response to correction of a resync code that has not been detected. The error correction system according to claim 1, wherein:

2. The error correction according to claim 1, wherein when the data demodulated by the demodulating unit includes an error bit exceeding a predetermined number, the erasure flag generating unit sets the erasure flag. system.