JP3705486B2

JP3705486B2 - Serial parallel conversion circuit and parallel serial conversion circuit

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Publication number: JP3705486B2
Application number: JP2001335908A
Authority: JP
Inventors: 貴昭牧野
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2001-10-31
Filing date: 2001-10-31
Publication date: 2005-10-12
Anticipated expiration: 2021-10-31
Also published as: JP2003140881A

Description

【０００１】
【発明の属する技術分野】
この発明は、デジタル信号のレベルマージン（ヘッドマージン）を任意に設定でき、かつ比較的小規模なインターフェース回路でデジタル信号の送受信を行なうことができるシリアルパラレル変換回路およびパラレルシリアル変換回路に関する。
【０００２】
【従来の技術】
従来より、デジタル信号のシリアルデータとパラレルデータとの間でデータ変換を行なうシリアルパラレル変換回路およびパラレルシリアル変換回路が知られている。
【０００３】
図６（ａ）は、従来のシフトレジスタを用いた８ビットデータのシリアルパラレル変換回路のブロック構成を示す。このシリアルパラレル変換回路は、Ｄフリップフロップ回路（以後Ｄ−ＦＦと呼ぶ）６１０〜６１７を備えている。Ｄ−ＦＦ６１０〜６１７は、クロック発生器６０３から出力されるクロック信号に同期して左から右にビットデータが移動していくシフトレジスタを構成している。すなわち、あるクロックタイミングにおけるＤ−ＦＦ６１０〜６１７のデータは、次のクロックタイミングで、Ｄ−ＦＦ６１６のデータがＤ−ＦＦ６１７へ、Ｄ−ＦＦ６１５のデータがＤ−ＦＦ６１６へ、…、Ｄ−ＦＦ６１０のデータがＤ−ＦＦ６１１へ、というように移動する。
【０００４】
シリアルデータ６０１は、クロック発生器６０３から出力されるクロック信号に同期してＤ−ＦＦへ順に取り込まれる。いまシリアルデータ６０１が、８ビット単位でＭＳＢ（最上位ビット）側から送り出されてくるものとする。最初のクロックタイミングで、ＭＳＢのデータがＤ−ＦＦ６１０に取り込まれる。次のクロックタイミングで、Ｄ−ＦＦ６１０のデータはＤ−ＦＦ６１１に移動し、シリアルデータ６０１の次のビットデータがＤ−ＦＦ６１０に取り込まれる。同様にして、順次、ビットデータが取り込まれていく。８クロック目のタイミングで、シリアルデータ６０１の８ビットデータがＤ−ＦＦ６１０〜６１７に取り込まれる。この時点で、Ｄ−ＦＦ６１０〜６１７より８ビットデータを並列に取り出して、ｐ０〜ｐ７（ｐ７がＭＳＢ側）からなるパラレルデータ６０２を得る。シリアルデータ６０１がＬＳＢ（最下位ビット）側から送り出されてくる場合も同様であり、その場合はｐ７がＬＳＢ側になる。
【０００５】
図６（ｂ）は、従来のシフトレジスタを用いた８ビットデータのパラレルシリアル変換回路のブロック構成を示す。このパラレルシリアル変換回路は、Ｄ−ＦＦ６４０〜６４７を備えている。Ｄ−ＦＦ６４０〜６４７は、クロック発生器６３３から出力されるクロック信号に同期して右から左にビットデータが移動していくシフトレジスタを構成している。すなわち、あるクロックタイミングにおけるＤ−ＦＦ６４０〜６４７のデータは、次のクロックタイミングで、Ｄ−ＦＦ６４６のデータがＤ−ＦＦ６４７へ、Ｄ−ＦＦ６４５のデータがＤ−ＦＦ６４６へ、…、Ｄ−ＦＦ６４０のデータがＤ−ＦＦ６４１へ、というように移動する。
【０００６】
パラレルデータ６３１の各ビットｐ０〜ｐ７（ｐ７がＭＳＢ側とする）は、あるクロックタイミングで、Ｄ−ＦＦ６４０〜６４７に取り込まれる。そのタイミングから８クロック分で、順次、Ｄ−ＦＦ６４７から順に８ビットのシリアルデータ６３２として出力される。ｐ７がＬＳＢ側の場合も同様である。
【０００７】
このようなシリアルパラレル変換回路やパラレルシリアル変換回路は、シリアルデータとパラレルデータとの変換が必要な各種の場面で用いられる。例えば、ＤＳＰ（デジタルシグナルプロセッサ）を用いてデジタル楽音信号のミキシング処理を行なうデジタルミキサの入出力部分などでも用いられる。
【０００８】
ところで、このようなデジタルミキサの演算部ではレベルの大きい信号を扱うとき、演算中にオーバーフローを起こし適切な演算結果が得られないことがあった。これを防ぐため、デジタルミキサの演算部への信号入力時に信号レベルに余裕を与えるヘッドマージンを確保してあらかじめ入力データのレベルを減衰させ、演算終了後にレベルを上げてデータを出力する手法が用いられている。例えば、入力信号を一律６ｄＢ下げて演算部で演算し、演算結果を６ｄＢ上げて出力する手法などがある。
【０００９】
図７（ａ）は、従来のミキサ演算例を示す。シリアルデータ（ディジタル楽音信号）７０１は、シリアルパラレル変換回路７０２でパラレルデータ７０３に変換され、デジタルミキサ演算部７０４に入力する。デジタルミキサ演算部７０４は、入力されたパラレルデータ７０３に0.5を乗算することによって信号レベルを６ｄＢ下げてヘッドマージンを確保し、その後、各種の演算を行なう。出力時には、その演算結果に対して２を乗算し、信号レベルを６ｄＢ上げて、パラレルデータ７０５として出力する。パラレルデータ７０５は、パラレルシリアル変換回路７０６でシリアルデータ７０７に変換されて出力される。
【００１０】
図７（ｂ）は、従来のミキサ演算の別の例を示す。図７（ａ）では、デジタルミキサ演算部７０４で入力データに0.5を掛けてヘッドマージンを確保し、また演算結果に２を掛けて信号レベルを戻しているが、その処理をシフタ７１４，７１６で行なうものである。すなわち、シフタ７１１でパラレルデータ７０３を１ビットシフトダウンすることによりヘッドマージンを確保し、シフタ７１２でデジタルミキサ演算部７０４の出力データを１ビットシフトアップすることにより信号レベルを元に戻している。
【００１１】
【発明が解決しようとする課題】
しかし、図７（ａ）に示すようにデジタルミキサ演算部でソフト的にヘッドマージンを確保する場合、入力するシリアルデータが多くなるほど演算回数が増加し、演算装置に負担がかかるという問題があった。また、図７（ｂ）に示すようにシフタを用いてハード的にヘッドマージンを確保する場合、入力するシリアルデータの語長が長くなるほどシフタの回路規模が増加し、配線が複雑になるという問題があった。
【００１２】
この発明は、上述の従来技術における問題点に鑑み、デジタル信号を処理する演算装置に負荷をかけることなく、また演算装置周辺の回路規模を大きくすることなく、ヘッドマージンを容易に確保できるシリアルパラレル変換回路およびパラレルシリアル変換回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この目的を達成するため、請求項１に係る発明は、入力したシリアルデータに所定のヘッドマージンを付与してパラレルデータに変換するシリアルパラレル変換回路であって、クロック信号に同期してシリアルデータを順次入力する入力手段と、クロック信号に同期してビットデータを順次シフトしていく所定段数のビット記憶手段を有するシフトレジスタと、クロック信号に同期して、前記入力手段により順次入力したシリアルデータの各ビットを前記シフトレジスタの所定の位置に入力する手段と、所定クロック数が経過して、前記シフトレジスタに前記シリアルデータの所定単位ビット数のデータが揃ったとき、該データの上位ビット側の所定ビット数のデータを並列に取り出し、その最上位ビット側にヘッドマージンを付与し、パラレルデータとして出力する手段とを備えたことを特徴とする。
【００１４】
請求項２に係る発明は、入力したシリアルデータに所定のヘッドマージンを付与してパラレルデータに変換するシリアルパラレル変換回路であって、クロック信号に同期してｎビット単位のデータからなるシリアルデータを最上位ビット側から順次入力する入力手段と、クロック信号に同期してビットデータを第１段目から順次シフトしていく所定段数のビット記憶手段を有するシフトレジスタと、クロック信号に同期して、前記入力手段により順次入力したシリアルデータの各ビットを前記シフトレジスタの第１段目のビット記憶手段に入力する手段と、所定クロック数が経過して、前記シフトレジスタの第１段目から第ｎ段目のビット記憶手段に前記シリアルデータの１単位であるｎビットデータが揃ったとき、第ｍ段目（ｍ＜ｎ）から前記ｎビットデータの最上位ビットが格納されている第ｎ段目までのビット記憶手段から、並列にビットデータを取り出すとともに、該取り出したビットデータの最上位ビット側に、ヘッドマージンとして前記ｎビットデータの最上位ビットを符号拡張したビットデータを補って、ｎビットのパラレルデータとして出力する手段とを備えたことを特徴とする。
【００１５】
請求項３に係る発明は、入力したシリアルデータに所定のヘッドマージンを付与してパラレルデータに変換するシリアルパラレル変換回路であって、クロック信号に同期してｎビット単位のデータからなるシリアルデータを最下位ビット側から順次入力する入力手段と、クロック信号に同期してビットデータを第１段目から順次シフトしていくｎ段のビット記憶手段を有するシフトレジスタと、クロック信号に同期して、前記入力手段により順次入力したシリアルデータの各ビットを前記シフトレジスタの第ｍ段目（ｍ＜ｎ）のビット記憶手段に入力する手段と、所定クロック数が経過して、前記シフトレジスタの第ｍ段目から第ｎ段目のビット記憶手段に前記シリアルデータの１単位であるｎビットデータの上位ｎ−ｍ＋１ビットが揃ったとき、該第ｍ段目から第ｎ段目までのビット記憶手段から並列にビットデータを取り出すとともに、該取り出したビットデータの最上位ビット側に、ヘッドマージンとして前記ｎビットデータの最上位ビットを符号拡張したビットデータを補って、ｎビットのパラレルデータとして出力する手段とを備えたことを特徴とする。
【００１６】
請求項４に係る発明は、請求項２または３に記載のシリアルパラレル変換回路において、前記ヘッドマージンの設定量を指定する手段を備えるとともに、前記ｍの値を可変とし、指定されたヘッドマージンの設定量に応じて前記ｍの値を決定することを特徴とする。
【００１７】
請求項５に係る発明は、入力したパラレルデータのヘッドマージンを解消してシリアルデータに変換するパラレルシリアル変換回路であって、パラレルデータを入力する入力手段と、クロック信号に同期してビットデータを順次シフトしていく所定段数のビット記憶手段を有するシフトレジスタと、前記入力手段により入力したパラレルデータの各ビットを前記シフトレジスタの連続するビット記憶手段に設定する手段と、クロック信号に同期して、前記シフトレジスタの所定位置から順次ビットデータを取り出してシリアルデータとして出力するとともに、その出力の際には、データに付与されていたヘッドマージン部分を除き、該ヘッドマージン部分のビット数分の補充ビットを下位側に付与して出力する手段とを備えたことを特徴とする。
【００１８】
請求項６に係る発明は、入力したパラレルデータのヘッドマージンを解消してシリアルデータに変換するパラレルシリアル変換回路であって、ｎビット単位のパラレルデータで、そのｎビットのデータ中の上位ｍビットにヘッドマージンが付与されているパラレルデータを入力する入力手段と、クロック信号に同期してビットデータを第１段目から第ｎ段目に向かって順次シフトしていくｎ段のビット記憶手段を有するとともに、第１段目のビット記憶手段はそこに設定されたビットデータが第２段目にシフトされたとき所定の補充ビットデータが設定されるシフトレジスタと、前記入力手段により入力したパラレルデータの１単位であるｎビットを、前記シフトレジスタの第１段目から第ｎ段目のビット記憶手段に、前記ｎビットのデータの最上位側が第ｎ段目の側になるように、設定する手段と、クロック信号に同期して、前記シフトレジスタの第ｎ−ｍ段目からｎクロック分だけ順次ビットデータを取り出してシリアルデータとして出力することにより、前記ｎビットのデータの下位側のｎ−ｍビットとその下位側のｍビットの補充ビットとを最上位ビット側からシリアルデータとして出力する手段とを備えたことを特徴とする。
【００１９】
請求項７に係る発明は、入力したパラレルデータのヘッドマージンを解消してシリアルデータに変換するパラレルシリアル変換回路であって、ｎビット単位のパラレルデータで、そのｎビットのデータ中の上位ｍビットにヘッドマージンが付与されているパラレルデータを入力する入力手段と、クロック信号に同期してビットデータを第１段目から第ｎ＋ｍ段目に向かって順次シフトしていくｎ＋ｍ段のビット記憶手段を有するシフトレジスタと、前記入力手段により入力したパラレルデータの１単位であるｎビットを、前記シフトレジスタの第１段目から第ｎ段目のビット記憶手段に、前記ｎビットのデータの最下位側が第ｎ段目の側になるように、設定するとともに、該設定の際には第ｎ＋１段目から第ｎ＋ｍ段目のビット記憶手段に所定の補充ビットデータを設定する手段と、クロック信号に同期して、前記シフトレジスタの第ｎ＋ｍ段目からｎクロック分だけ順次ビットデータを取り出してシリアルデータとして出力することにより、前記ｎビットのデータの下位側のｎ−ｍビットとその下位側のｍビットの補充ビットとを最下位ビット側からシリアルデータとして出力する手段とを備えたことを特徴とする。
【００２０】
請求項８に係る発明は、請求項６または７に記載のパラレルシリアル変換回路において、前記ヘッドマージンの設定量を指定する手段を備えるとともに、前記ｍの値を可変とし、指定されたヘッドマージンの設定量に応じて前記ｍの値を決定することを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を用いてこの発明の実施の形態について説明する。なお、ここでは８ビット単位のデータを扱う例で説明するが、これに限らず、この発明は任意のビット単位のデータに適用可能である。
【００２２】
図１は、この発明の実施の形態に係るシリアルパラレル変換回路の構成例を示す。ここでは、入力シリアルデータに０ｄＢ、６ｄＢ、または１２ｄＢのヘッドマージンを確保してパラレルデータに変換することを可能にする回路を示す。入力シリアルデータは、８ビット単位でＭＳＢファースト（ＭＳＢ側から順に入力）で入力するものとする。このシリアルパラレル変換回路は、セレクタ１０３〜１０６、Ｄ−ＦＦ１０７〜１１６、ヘッドマージン設定レジスタ１１７、およびクロック１１９を備えている。クロック１１９は、外部のクロック発振器を使用しても良い。ＣＰＵ１１８は、外部からヘッドマージン設定レジスタ１１７を設定してシリアルパラレル変換回路の動作を規定する中央処理装置である。
【００２３】
図５は、ヘッドマージン設定レジスタの構成を示す。ヘッドマージン設定レジスタは、上位ビットｍ１および下位ビットｍ０からなる２ビットのレジスタである。ヘッドマージンを０ｄＢ確保するとき（言い替えると、ヘッドマージンを取らないとき）、上位ビットｍ１に「０」、下位ビットｍ０に「０」を設定する。ヘッドマージンを６ｄＢ確保するとき、上位ビットｍ１に「０」、下位ビットｍ０に「１」を設定する。ヘッドマージンを１２ｄＢ確保するとき、上位ビットｍ１に「１」、下位ビットｍ０に「０」を設定する。これ以降、ビットｍ１とｍ０の設定値を表すときは、ｍ１＝０、ｍ０＝１というように等号を用いて表現するものとする。
【００２４】
再び、図１に戻って、この実施形態のシリアルパラレル変換回路について説明する。Ｄ−ＦＦ１０７〜１１６は、クロック発生器１１９から出力されるクロック信号に同期してビットデータが移動していくシフトレジスタを構成している。ビットデータの移動方向は矢印で示すように、Ｄ−ＦＦ１０７→Ｄ−ＦＦ１０８→Ｄ−ＦＦ１０９→Ｄ−ＦＦ１１０→Ｄ−ＦＦ１１１→Ｄ−ＦＦ１１２→Ｄ−ＦＦ１１３→Ｄ−ＦＦ１１４→Ｄ−ＦＦ１１５→Ｄ−ＦＦ１１６である。ただし、Ｄ−ＦＦ１０７とＤ−ＦＦ１０８との間にはセレクタ１０４が介在し、Ｄ−ＦＦ１０８とＤ−ＦＦ１０９との間にはセレクタ１０３が介在しているので、Ｄ−ＦＦ間が切断され、Ｄ−ＦＦ１０８，１０９に入力シリアルデータ１０１が入力する場合がある。
【００２５】
セレクタ１０４は、ヘッドマージン設定レジスタ１１７のビットｍ１＝０（ヘッドマージン６ｄＢ）のとき入力シリアルデータ１０１からの入力ビットデータａを選択出力し、ｍ１＝１（ヘッドマージン１２ｄＢ）のときＤ−ＦＦ１０７からの入力ビットデータｃを選択出力する。セレクタ１０３は、ヘッドマージン設定レジスタ１１７のビットｍ０＝０，ｍ１＝０（ヘッドマージン０ｄＢ）のとき入力シリアルデータ１０１からの入力ビットデータａを選択出力し、ｍ０＝１またはｍ１＝１（ヘッドマージン６ｄＢまたは１２ｄＢ）のときＤ−ＦＦ１０８からの入力ビットデータｂを選択出力する。
【００２６】
セレクタ１０５は、ヘッドマージン設定レジスタ１１７のビットｍ１＝０（ヘッドマージン０ｄＢまたは６ｄＢ）のときＤ−ＦＦ１１５からの入力ビットデータｅを選択出力し、ｍ１＝１（ヘッドマージン１２ｄＢ）のときＤ−ＦＦ１１４からの入力ビットデータｄを選択出力する。セレクタ１０６は、ヘッドマージン設定レジスタ１１７のビットｍ０＝０，ｍ１＝０（ヘッドマージン０ｄＢ）のときＤ−ＦＦ１１６からの入力ビットデータｆを選択出力し、ｍ０＝１（ヘッドマージン６ｄＢ）のときＤ−ＦＦ１１５からの入力ビットデータｅを選択出力し、ｍ１＝１（ヘッドマージン１２ｄＢ）のときＤ−ＦＦ１１４からの入力ビットデータｄを選択出力する。
【００２７】
以上より、ヘッドマージンが、０ｄＢか、６ｄＢか、１２ｄＢかに応じて、図１の回路は以下のように動作する。
【００２８】
（１）ヘッドマージンが０ｄＢのときは、入力シリアルデータ１０１からの入力ビットデータａは、セレクタ１０３を介してＤ−ＦＦ１０９に注入される。したがって、Ｄ−ＦＦ１０９〜１１６が８ビット分のシフトレジスタを形成するので、ＭＳＢ側からＤ−ＦＦ１０９を入り口として入力した８ビットデータは、入力開始から８クロック後にはＤ−ＦＦ１０９〜１１６に揃うことになり、この時点でＤ−ＦＦ１０９〜１１６より８ビットデータを並列に取り出して、ｐ０〜ｐ７（ｐ７がＭＳＢ側）からなるパラレルデータ１０２を得る。なお、ヘッドマージンが０ｄＢのときは、セレクタ１０５，１０６により、Ｄ−ＦＦ１１５のビットデータがｐ６となり、Ｄ−ＦＦ１１６のビットデータがｐ７となる。
【００２９】
（２）ヘッドマージンが６ｄＢのときは、入力シリアルデータ１０１からの入力ビットデータａは、セレクタ１０４を介してＤ−ＦＦ１０８に注入される。また、セレクタ１０３により、Ｄ−ＦＦ１０８からＤ−ＦＦ１０９にデータ移動できるようになっている。したがって、Ｄ−ＦＦ１０８〜１１５が８ビット分のシフトレジスタを形成するので、ＭＳＢ側からＤ−ＦＦ１０８を入り口として入力した８ビットデータは、入力開始から８クロック後にはＤ−ＦＦ１０８〜１１５に揃うことになる。この時点で、Ｄ−ＦＦ１０８のビットは捨て、Ｄ−ＦＦ１０９〜１１５より７ビットデータを並列に取り出してｐ０〜ｐ６（ｐ６がＭＳＢ側）とし、さらにＤ−ＦＦ１１５に格納されているＭＳＢを符号拡張でｐ７としても出力する。これにより、入力シリアルデータ１０１の８ビットデータを１ビットシフトダウンしてヘッドマージン６ｄＢを確保したパラレルデータ１０２を得る。なお、ヘッドマージンが６ｄＢのときは、セレクタ１０５，１０６により、Ｄ−ＦＦ１１５のビットデータがｐ６およびｐ７となる。
【００３０】
（３）ヘッドマージンが１２ｄＢのときは、入力シリアルデータ１０１からの入力ビットデータａは、Ｄ−ＦＦ１０７に注入される。また、セレクタ１０３によりＤ−ＦＦ１０８からＤ−ＦＦ１０９にデータ移動でき、セレクタ１０４によりＤ−ＦＦ１０７からＤ−ＦＦ１０８にデータ移動できるようになっている。したがって、Ｄ−ＦＦ１０７〜１１４が８ビット分のシフトレジスタを形成するので、ＭＳＢ側からＤ−ＦＦ１０７を入り口として入力した８ビットデータは、入力開始から８クロック後にはＤ−ＦＦ１０７〜１１４に揃うことになる。この時点で、Ｄ−ＦＦ１０７，１０８のビットは捨て、Ｄ−ＦＦ１０９〜１１４より６ビットデータを並列に取り出してｐ０〜ｐ５（ｐ５がＭＳＢ側）とし、さらにＤ−ＦＦ１１４に格納されているＭＳＢを符号拡張でｐ６およびｐ７としても出力する。これにより、入力シリアルデータ１０１の８ビットデータを２ビットシフトダウンしてヘッドマージン１２ｄＢを確保したパラレルデータ１０２を得る。なお、ヘッドマージンが１２ｄＢのときは、セレクタ１０５，１０６により、Ｄ−ＦＦ１１４のビットデータがｐ５、ｐ６、およびｐ７となる。
【００３１】
図２は、この発明の実施の形態に係るシリアルパラレル変換回路の別の構成例を示す。図１と同様に、入力シリアルデータに０ｄＢ、６ｄＢ、または１２ｄＢのヘッドマージンを確保してパラレルデータに変換することを可能にする回路とする。入力シリアルデータは、８ビット単位でＬＳＢファースト（ＬＳＢ側から順に入力）で入力するものとする。このシリアルパラレル変換回路は、セレクタ２０３〜２０６、Ｄ−ＦＦ２０７〜２１４、ヘッドマージン設定レジスタ２１５、およびクロック２１７を備えている。クロック２１７は、外部のクロック発振器を使用しても良い。ＣＰＵ２１６は、外部からヘッドマージン設定レジスタ２１５を設定してシリアルパラレル変換回路の動作を規定する中央処理装置である。ヘッドマージン設定レジスタ２１５の構成は、図５と同じである。
【００３２】
図２において、Ｄ−ＦＦ２０７〜２１４は、クロック発生器２１７から出力されるクロック信号に同期してビットデータが移動していくシフトレジスタを構成している。ビットデータの移動方向は矢印で示すように、Ｄ−ＦＦ２０７→Ｄ−ＦＦ２０８→Ｄ−ＦＦ２０９→Ｄ−ＦＦ２１０→Ｄ−ＦＦ２１１→Ｄ−ＦＦ２１２→Ｄ−ＦＦ２１３→Ｄ−ＦＦ２１４である。ただし、Ｄ−ＦＦ２０７とＤ−ＦＦ２０８との間にはセレクタ２０４が介在し、Ｄ−ＦＦ２０８とＤ−ＦＦ２０９との間にはセレクタ２０３が介在しているので、Ｄ−ＦＦ間が切断され、Ｄ−ＦＦ２０８，２０９に入力シリアルデータ２０１が入力する場合がある。
【００３３】
セレクタ２０４は、ヘッドマージン設定レジスタ２１５のビットｍ０＝１（ヘッドマージン６ｄＢ）のとき入力シリアルデータ２０１からの入力ビットデータａを選択出力し、ｍ０＝０（ヘッドマージン０ｄＢ）のときＤ−ＦＦ２０７からの入力ビットデータｃを選択出力する。セレクタ２０３は、ヘッドマージン設定レジスタ２１５のビットｍ１＝１（ヘッドマージン１２ｄＢ）のとき入力シリアルデータ２０１からの入力ビットデータａを選択出力し、ｍ１＝０（ヘッドマージン０ｄＢまたは６ｄＢ）のときＤ−ＦＦ２０８からの入力ビットデータｂを選択出力する。
【００３４】
セレクタ２０５は、ヘッドマージン設定レジスタ２１５のビットｍ１＝０（ヘッドマージン０ｄＢまたは６ｄＢ）のときセレクタ２０３を介してＤ−ＦＦ２０８からの入力ビットデータｅを選択出力し、ｍ１＝１（ヘッドマージン１２ｄＢ）のときＤ−ＦＦ２０９からの入力ビットデータｄを選択出力する。セレクタ２０６は、ヘッドマージン設定レジスタ２１５のビットｍ０＝０，ｍ１＝０（ヘッドマージン０ｄＢ）のときセレクタ２０４を介してＤ−ＦＦ２０７からの入力ビットデータｆを選択出力し、ｍ０＝１（ヘッドマージン６ｄＢ）のときセレクタ２０３を介してＤ−ＦＦ２０８からの入力ビットデータｅを選択出力し、ｍ１＝１（ヘッドマージン１２ｄＢ）のときＤ−ＦＦ２０９からの入力ビットデータｄを選択出力する。
【００３５】
以上より、ヘッドマージンが、０ｄＢか、６ｄＢか、１２ｄＢかに応じて、図２の回路は以下のように動作する。
【００３６】
（１）ヘッドマージンが０ｄＢのときは、入力シリアルデータ２０１からの入力ビットデータａは、Ｄ−ＦＦ２０７に注入される。また、セレクタ２０３によりＤ−ＦＦ２０８からＤ−ＦＦ２０９にデータ移動でき、セレクタ２０４によりＤ−ＦＦ２０７からＤ−ＦＦ２０８にデータ移動できるようになっている。したがって、Ｄ−ＦＦ２０７〜２１４が８ビット分のシフトレジスタを形成するので、ＬＳＢ側からＤ−ＦＦ２０７を入り口として入力した８ビットデータは、入力開始から８クロック後にはＤ−ＦＦ２０７〜２１４に揃うことになり、この時点でＤ−ＦＦ２０７〜２１４より８ビットデータを並列に取り出して、ｐ０〜ｐ７（ｐ０がＬＳＢ側）からなるパラレルデータ２０２を得る。なお、ヘッドマージンが０ｄＢのときは、セレクタ２０５，２０６により、Ｄ−ＦＦ２０７のビットデータがｐ７となり、Ｄ−ＦＦ２０８のビットデータがｐ６となる。
【００３７】
（２）ヘッドマージンが６ｄＢのときは、入力シリアルデータ２０１からの入力ビットデータａは、セレクタ２０４を介してＤ−ＦＦ２０８に注入される。また、セレクタ２０３により、Ｄ−ＦＦ２０８からＤ−ＦＦ２０９にデータ移動できるようになっている。したがって、Ｄ−ＦＦ２０８〜２１４が７ビット分のシフトレジスタを形成するので、ＬＳＢ側からＤ−ＦＦ２０８を入り口として入力した８ビットデータは、入力開始から８クロック後には、最初に入力したＬＳＢが捨てられ、それ以降の７ビット分がＤ−ＦＦ２０８〜２１４に揃うことになる。この時点で、Ｄ−ＦＦ２０８〜２１４より７ビットデータを並列に取り出してｐ０〜ｐ６（ｐ６がＭＳＢ側）とし、さらにＤ−ＦＦ２０８に格納されているＭＳＢを符号拡張でｐ７としても出力する。これにより、入力シリアルデータ２０１の８ビットデータを１ビットシフトダウンしてヘッドマージン６ｄＢを確保したパラレルデータ２０２を得る。なお、ヘッドマージンが６ｄＢのときは、セレクタ２０３，２０５，２０６により、Ｄ−ＦＦ２０８のビットデータがｐ６およびｐ７となる。
【００３８】
（３）ヘッドマージンが１２ｄＢのときは、入力シリアルデータ２０１からの入力ビットデータａは、セレクタ２０３を介してＤ−ＦＦ２０９に注入される。したがって、Ｄ−ＦＦ２０９〜２１４が６ビット分のシフトレジスタを形成するので、ＭＳＢ側からＤ−ＦＦ２０９を入り口として入力した８ビットデータは、入力開始から８クロック後には、最初に入力したＬＳＢとその次のビットが捨てられ、それ以降の６ビット分がＤ−ＦＦ２０９〜２１４に揃うことになる。この時点で、Ｄ−ＦＦ２０９〜２１４より６ビットデータを並列に取り出してｐ０〜ｐ５（ｐ５がＭＳＢ側）とし、さらにＤ−ＦＦ２０９に格納されているＭＳＢを符号拡張でｐ６，ｐ７としても出力する。これにより、入力シリアルデータ２０１の８ビットデータを２ビットシフトダウンしてヘッドマージン１２ｄＢを確保したパラレルデータ２０２を得る。なお、ヘッドマージンが１２ｄＢのときは、セレクタ２０５，２０６により、Ｄ−ＦＦ２０９のビットデータがｐ５、ｐ６、およびｐ７となる。
【００３９】
図３は、この発明の実施の形態に係るパラレルシリアル変換回路の構成例を示す。図１や図２のシリアルパラレル変換回路で入力シリアルデータに０ｄＢ、６ｄＢ、または１２ｄＢのヘッドマージンを確保してパラレルデータに変換し、種々の演算を施した後、図３のパラレルシリアル変換回路でヘッドマージンを解消し（元のレベルにレベルアップする）、出力する。入力パラレルデータは８ビット単位のデータであり、出力シリアルデータは８ビット単位でＭＳＢファースト（ＭＳＢ側から順に出力）で出力するものとする。このパラレルシリアル変換回路は、セレクタ３０３、Ｄ−ＦＦ３０４〜３１１、ヘッドマージン設定レジスタ３１２、およびクロック３１４を備えている。クロック３１４は、外部のクロック発振器を使用しても良い。ＣＰＵ３１３は、外部からヘッドマージン設定レジスタ３１２を設定してパラレルシリアル変換回路の動作を規定する中央処理装置である。ヘッドマージン設定レジスタ３１２の構成は、図５と同じである。
【００４０】
図３において、Ｄ−ＦＦ３０４〜３１１は、クロック発生器３１４から出力されるクロック信号に同期してビットデータが移動していくシフトレジスタを構成している。ビットデータの移動方向は矢印で示すように、Ｄ−ＦＦ３１１→Ｄ−ＦＦ３１０→Ｄ−ＦＦ３０９→Ｄ−ＦＦ３０８→Ｄ−ＦＦ３０７→Ｄ−ＦＦ３０６→Ｄ−ＦＦ３０５→Ｄ−ＦＦ３０４である。なお、Ｄ−ＦＦ３１１のデータが隣のＤ−ＦＦ３１０に移動したとき、Ｄ−ＦＦ３１１には「０」が補充して書き込まれるようになっている。
【００４１】
セレクタ３０３は、ヘッドマージン設定レジスタ３１２のビットｍ０＝０，ｍ１＝０（ヘッドマージン０ｄＢ）のときＤ−ＦＦ３０４のビットデータａを選択出力し、ｍ０＝１（ヘッドマージン６ｄＢ）のときＤ−ＦＦ３０５のビットデータｂを選択出力し、ｍ１＝１（ヘッドマージン１２ｄＢ）のときＤ−ＦＦ３０６のビットデータｃを選択出力する。
【００４２】
以上より、ヘッドマージンが、０ｄＢか、６ｄＢか、１２ｄＢかに応じて、図３の回路は以下のように動作する。
【００４３】
（１）パラレルデータ３０２の各ビットｐ０〜ｐ７（ｐ７がＭＳＢ）は、あるクロックタイミングで、Ｄ−ＦＦ３０４〜３１１に取り込まれる。ヘッドマージンが０ｄＢのときは、セレクタ３０３により、出力シリアルデータ３０１の取り出し口はＤ−ＦＦ３０４である。したがって、Ｄ−ＦＦ３０４〜３１１に取り込まれた各ビットｐ０〜ｐ７は、その時点から８クロックを使って順次Ｄ−ＦＦ３０４からＭＳＢファーストでシリアルデータ３０１として出力される。
【００４４】
（２）パラレルデータ３０２の各ビットｐ０〜ｐ７（ｐ７がＭＳＢ）は、あるクロックタイミングで、Ｄ−ＦＦ３０４〜３１１に取り込まれる。ヘッドマージンが６ｄＢ確保されていたときは、１ビットシフトアップして出力する必要がある。この場合、セレクタ３０３により、出力シリアルデータ３０１の取り出し口はＤ−ＦＦ３０５である。したがって、Ｄ−ＦＦ３０４〜３１１に取り込まれた各ビットｐ０〜ｐ７は、まずＤ−ＦＦ３０５のビットデータｐ６がシリアルデータ３０１として出力され（ｐ７は捨てられる）、次のクロックタイミングではＤ−ＦＦ３０６からＤ−ＦＦ３０５に移動したビットデータｐ５が出力され、同様にして７クロック分でビットデータｐ０まで出力される。次の８クロック目では、Ｄ−ＦＦ３１１に補充された最下位ビット「０」が出力される。結果として、入力したパラレルデータが１ビットシフトアップされ最下位ビットに「０」が補充された８ビットデータが順次Ｄ−ＦＦ３０５からＭＳＢファーストでシリアルデータ３０１として出力される。
【００４５】
（３）パラレルデータ３０２の各ビットｐ０〜ｐ７（ｐ７がＭＳＢ）は、あるクロックタイミングで、Ｄ−ＦＦ３０４〜３１１に取り込まれる。ヘッドマージンが１２ｄＢ確保されていたときは、２ビットシフトアップして出力する必要がある。この場合、セレクタ３０３により、出力シリアルデータ３０１の取り出し口はＤ−ＦＦ３０６である。したがって、Ｄ−ＦＦ３０４〜３１１に取り込まれた各ビットｐ０〜ｐ７は、まずＤ−ＦＦ３０６のビットデータｐ５がシリアルデータ３０１として出力され（ｐ７とｐ６は捨てられる）、次のクロックタイミングではＤ−ＦＦ３０７からＤ−ＦＦ３０６に移動したビットデータｐ４が出力され、同様にして６クロック分でビットデータｐ０まで出力される。次の７クロック目と８クロック目では、Ｄ−ＦＦ３１１に補充されたビット「０」が順次出力される。結果として、入力したパラレルデータが２ビットシフトアップされ最下位からの２ビットに「００」が補充された８ビットデータが順次Ｄ−ＦＦ３０６からＭＳＢファーストでシリアルデータ３０１として出力される。
【００４６】
図４は、この発明の実施の形態に係るパラレルシリアル変換回路の別の構成例を示す。図１や図２のシリアルパラレル変換回路で入力シリアルデータに０ｄＢ、６ｄＢ、または１２ｄＢのヘッドマージンを確保してパラレルデータに変換し、種々の演算を施した後、図４のパラレルシリアル変換回路でヘッドマージンを解消し（元のレベルにレベルアップする）、出力する。入力パラレルデータは８ビット単位のデータであり、出力シリアルデータは８ビット単位でＬＳＢファースト（ＬＳＢ側から順に出力）で出力するものとする。このパラレルシリアル変換回路は、セレクタ４０３、Ｄ−ＦＦ４０４〜４１３、ヘッドマージン設定レジスタ４１４、およびクロック４１６を備えている。クロック４１６は、外部のクロック発振器を使用しても良い。ＣＰＵ４１５は、外部からヘッドマージン設定レジスタ４１４を設定してパラレルシリアル変換回路の動作を規定する中央処理装置である。ヘッドマージン設定レジスタ４１４の構成は、図５と同じである。
【００４７】
図４において、Ｄ−ＦＦ４０４〜４１３は、クロック発生器４１６から出力されるクロック信号に同期してビットデータが移動していくシフトレジスタを構成している。ビットデータの移動方向は矢印で示すように、Ｄ−ＦＦ４１３→Ｄ−ＦＦ４１２→Ｄ−ＦＦ４１１→Ｄ−ＦＦ４１０→Ｄ−ＦＦ４０９→Ｄ−ＦＦ４０８→Ｄ−ＦＦ４０７→Ｄ−ＦＦ４０６→Ｄ−ＦＦ４０５→Ｄ−ＦＦ４０４である。なお、パラレルデータ４０２がＤ−ＦＦ４０６〜４１３に取り込まれるタイミングで、Ｄ−ＦＦ４０４，４０５には「０」が書き込まれるようになっている。
【００４８】
セレクタ４０３は、ヘッドマージン設定レジスタ４１４のビットｍ０＝０，ｍ１＝０（ヘッドマージン０ｄＢ）のときＤ−ＦＦ４０６のビットデータａを選択出力し、ｍ０＝１（ヘッドマージン６ｄＢ）のときＤ−ＦＦ４０５のビットデータｂを選択出力し、ｍ１＝１（ヘッドマージン１２ｄＢ）のときＤ−ＦＦ４０４のビットデータｃを選択出力する。
【００４９】
以上より、ヘッドマージンが、０ｄＢか、６ｄＢか、１２ｄＢかに応じて、図４の回路は以下のように動作する。
【００５０】
（１）パラレルデータ４０２の各ビットｐ０〜ｐ７（ｐ０がＬＳＢ）は、あるクロックタイミングで、Ｄ−ＦＦ４０６〜４１３に取り込まれる。ヘッドマージンが０ｄＢのときは、セレクタ４０３により、出力シリアルデータ４０１の取り出し口はＤ−ＦＦ４０６である。したがって、Ｄ−ＦＦ４０６〜４１３に取り込まれた各ビットｐ０〜ｐ７は、その時点から８クロックを使って順次Ｄ−ＦＦ４０６からＬＳＢファーストでシリアルデータ４０１として出力される。
【００５１】
（２）パラレルデータ４０２の各ビットｐ０〜ｐ７（ｐ０がＬＳＢ）は、あるクロックタイミングで、Ｄ−ＦＦ４０６〜４１３に取り込まれる。この時点で、Ｄ−ＦＦ４０５には「０」が書き込まれる。ヘッドマージンが６ｄＢ確保されていたときは、１ビットシフトアップして出力する必要がある。この場合、セレクタ４０３により、出力シリアルデータ４０１の取り出し口はＤ−ＦＦ４０５である。したがって、まず１クロック目でＤ−ＦＦ４０５の「０」がシリアルデータ４０１として出力され、次の２クロック目ではＤ−ＦＦ４０６からＤ−ＦＦ４０５に移動したビットデータｐ０が出力され、同様にして８クロック目まででビットデータｐ６まで出力される。結果として、入力したパラレルデータが１ビットシフトアップされ最下位ビットに「０」が補充された８ビットデータが順次Ｄ−ＦＦ４０５からＬＳＢファーストでシリアルデータ４０１として出力される。
【００５２】
（３）パラレルデータ４０２の各ビットｐ０〜ｐ７（ｐ０がＬＳＢ）は、あるクロックタイミングで、Ｄ−ＦＦ４０６〜４１３に取り込まれる。この時点で、Ｄ−ＦＦ４０４と４０５には「０」が書き込まれる。ヘッドマージンが１２ｄＢ確保されていたときは、２ビットシフトアップして出力する必要がある。この場合、セレクタ４０３により、出力シリアルデータ４０１の取り出し口はＤ−ＦＦ４０４である。したがって、まず１クロック目でＤ−ＦＦ４０４の「０」がシリアルデータ４０１として出力され、次の２クロック目ではＤ−ＦＦ４０５からＤ−ＦＦ４０４に移動した「０」が出力され、次の３クロック目ではＤ−ＦＦ４０６からＤ−ＦＦ４０５を経てＤ−ＦＦ４０４に移動したビットデータｐ０が出力され、同様にして８クロック目まででビットデータｐ５まで出力される。結果として、入力したパラレルデータが２ビットシフトアップされ最下位から２ビットに「００」が補充された８ビットデータが順次Ｄ−ＦＦ４０４からＬＳＢファーストでシリアルデータ４０１として出力される。
【００５３】
なお、上記実施の形態ではＭＳＢファーストおよびＬＳＢファーストそれぞれの回路の例について説明したが、これらはハードウェア構成が共通している部分が多いため、共通化してＭＳＢファーストおよびＬＳＢファーストの何れにも対応可能な１つの回路としてもよい。そのようにするためには、ＭＳＢファースト／ＬＳＢファースト設定レジスタ回路、前記レジスタ回路を切り替えるためのセレクタ、パラレルデータを入出力するバスにビット数分のセレクタなどを追加することで共通化は可能である。
【００５４】
また、上記実施の形態では、１ビットシフトの場合と２ビットシフトの場合を説明したが、ビットシフト数はこれに限らない。データの単位も８ビットデータを単位とする場合で説明したが、これに限らず、任意の単位のデータに適用可能である。
【００５５】
【発明の効果】
以上説明したように、この発明によれば、デジタル信号を処理する演算装置に負荷をかけることなく、また演算装置周辺の回路規模を大きくすることなく、ヘッドマージンを容易に確保・解消できるシリアルパラレル変換回路およびパラレルシリアル変換回路が提供される。
【図面の簡単な説明】
【図１】この発明の実施の形態に係るシリアルパラレル変換回路の構成例を示す図
【図２】この発明の実施の形態に係るシリアルパラレル変換回路の別の構成例を示す図
【図３】この発明の実施の形態に係るパラレルシリアル変換回路の構成例を示す図
【図４】この発明の実施の形態に係るパラレルシリアル変換回路の別の構成例を示す図
【図５】ヘッドマージン設定レジスタの構成図
【図６】従来のシリアルパラレル変換回路およびパラレルシリアル変換回路のブロック構成図
【図７】従来のミキサ演算処理例を示す図
【符号の説明】
１０１…入力シリアルデータ、１０２…出力パラレルデータ、１０３〜１０６…セレクタ、１０７〜１１６…Ｄ−フリップフロップ回路、１１７…ヘッドマージン設定レジスタ、１１８…中央処理装置（ＣＰＵ）、１１９…クロック、８０１…シリアルデータ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a serial / parallel conversion circuit and a parallel / serial conversion circuit in which a level margin (head margin) of a digital signal can be arbitrarily set and a digital signal can be transmitted and received with a relatively small interface circuit.
[0002]
[Prior art]
Conventionally, a serial / parallel conversion circuit and a parallel / serial conversion circuit that perform data conversion between serial data and parallel data of a digital signal are known.
[0003]
FIG. 6A shows a block configuration of an 8-bit data serial / parallel conversion circuit using a conventional shift register. This serial-parallel conversion circuit includes D flip-flop circuits (hereinafter referred to as D-FF) 610 to 617. The D-FFs 610 to 617 constitute a shift register in which bit data moves from left to right in synchronization with the clock signal output from the clock generator 603. That is, data of D-FFs 610 to 617 at a certain clock timing are data of D-FF 616 to D-FF 617, data of D-FF 615 to D-FF 616,..., Data of D-FF 610 at the next clock timing. Moves to D-FF 611 and so on.
[0004]
The serial data 601 is sequentially taken into the D-FF in synchronization with the clock signal output from the clock generator 603. Assume that the serial data 601 is sent from the MSB (most significant bit) side in 8-bit units. At the first clock timing, the MSB data is taken into the D-FF 610. At the next clock timing, the data in the D-FF 610 moves to the D-FF 611, and the next bit data of the serial data 601 is taken into the D-FF 610. Similarly, bit data is taken in sequentially. The 8-bit data of the serial data 601 is taken into the D-FFs 610 to 617 at the timing of the eighth clock. At this time, 8-bit data is taken out in parallel from the D-FFs 610 to 617 to obtain parallel data 602 composed of p0 to p7 (p7 is the MSB side). The same applies to the case where the serial data 601 is sent out from the LSB (least significant bit) side, in which case p7 is on the LSB side.
[0005]
FIG. 6B shows a block configuration of an 8-bit data parallel-serial conversion circuit using a conventional shift register. The parallel-serial conversion circuit includes D-FFs 640 to 647. The D-FFs 640 to 647 constitute a shift register in which bit data moves from right to left in synchronization with the clock signal output from the clock generator 633. That is, data of D-FF 640 to 647 at a certain clock timing is data of D-FF 646 to D-FF 647, data of D-FF 645 to D-FF 646,..., Data of D-FF 640 at the next clock timing. Moves to D-FF641 and so on.
[0006]
Each bit p0 to p7 (p7 is MSB side) of the parallel data 631 is taken into the D-FFs 640 to 647 at a certain clock timing. The 8-bit serial data 632 is sequentially output from the D-FF 647 sequentially for 8 clocks from that timing. The same applies when p7 is on the LSB side.
[0007]
Such a serial-parallel conversion circuit and a parallel-serial conversion circuit are used in various scenes that require conversion between serial data and parallel data. For example, it is also used in an input / output portion of a digital mixer that performs mixing processing of a digital musical tone signal using a DSP (digital signal processor).
[0008]
By the way, when the arithmetic unit of such a digital mixer handles a signal with a high level, an overflow may occur during the operation and an appropriate operation result may not be obtained. In order to prevent this, a method is used in which a head margin is given to give a signal level margin when a signal is input to the arithmetic unit of the digital mixer, the input data level is attenuated in advance, and the level is increased after the operation is completed to output the data. It has been. For example, there is a method in which the input signal is uniformly reduced by 6 dB, calculated by the calculation unit, and the calculation result is increased by 6 dB.
[0009]
FIG. 7A shows a conventional mixer calculation example. Serial data (digital musical tone signal) 701 is converted into parallel data 703 by a serial / parallel conversion circuit 702 and input to a digital mixer operation unit 704. The digital mixer operation unit 704 multiplies the input parallel data 703 by 0.5 to reduce the signal level by 6 dB to ensure a head margin, and then performs various operations. At the time of output, the operation result is multiplied by 2 to increase the signal level by 6 dB and output as parallel data 705. The parallel data 705 is converted into serial data 707 by the parallel-serial conversion circuit 706 and output.
[0010]
FIG. 7B shows another example of a conventional mixer operation. In FIG. 7A, the digital mixer operation unit 704 multiplies the input data by 0.5 to secure the head margin, and also multiplies the operation result by 2 to return the signal level. The processing is performed by the shifters 714 and 716. To do. In other words, the shift margin 711 secures the head margin by shifting down the parallel data 703 by 1 bit, and the shifter 712 shifts up the output data of the digital mixer arithmetic unit 704 by 1 bit to restore the signal level.
[0011]
[Problems to be solved by the invention]
However, as shown in FIG. 7A, in the case where the head margin is ensured by software in the digital mixer arithmetic unit, there is a problem that the number of arithmetic operations increases as the input serial data increases, and the arithmetic device is burdened. . In addition, when the shift margin is used to secure a head margin as shown in FIG. 7B, the shifter circuit scale increases as the word length of the input serial data increases, and wiring becomes complicated. was there.
[0012]
In view of the above-described problems in the prior art, the present invention provides a serial parallel which can easily secure a head margin without imposing a load on an arithmetic device that processes a digital signal and without increasing the circuit scale around the arithmetic device. An object is to provide a conversion circuit and a parallel-serial conversion circuit.
[0013]
[Means for Solving the Problems]
In order to achieve this object, the invention according to claim 1 is a serial-parallel conversion circuit for converting the input serial data into parallel data by adding a predetermined head margin to the serial data in synchronization with the clock signal. Input means for sequentially inputting, a shift register having a predetermined number of bit storage means for sequentially shifting bit data in synchronization with a clock signal, and serial data sequentially input by the input means in synchronization with a clock signal; Means for inputting each bit to a predetermined position of the shift register and when a predetermined number of unit bits of the serial data have been prepared in the shift register after a predetermined number of clocks have elapsed, A predetermined number of bits of data are taken out in parallel, a head margin is added to the most significant bit, and the parameters are Characterized by comprising a means for outputting as Rudeta.
[0014]
According to a second aspect of the present invention, there is provided a serial / parallel conversion circuit for converting input data into parallel data by adding a predetermined head margin to serial data composed of n-bit unit data in synchronization with a clock signal. An input means for sequentially inputting from the most significant bit side, a shift register having a predetermined number of bit storage means for sequentially shifting bit data from the first stage in synchronization with the clock signal, and in synchronization with the clock signal, Means for inputting each bit of serial data sequentially input by the input means to the bit storage means of the first stage of the shift register; and after a predetermined number of clocks has passed, When n-bit data, which is one unit of the serial data, is prepared in the bit storage means of the stage, from the m-th stage (m <n) The bit data is extracted in parallel from the bit storage means up to the nth stage in which the most significant bit of the n-bit data is stored, and the n bits as a head margin are placed on the most significant bit side of the extracted bit data. And means for supplementing bit data obtained by sign-extending the most significant bit of the data and outputting it as n-bit parallel data.
[0015]
According to a third aspect of the present invention, there is provided a serial / parallel conversion circuit for converting input data into parallel data by giving a predetermined head margin to serial data composed of n-bit units in synchronization with a clock signal. Input means for sequentially inputting from the least significant bit side, a shift register having n-stage bit storage means for sequentially shifting bit data from the first stage in synchronization with the clock signal, and in synchronization with the clock signal, Means for inputting each bit of the serial data sequentially input by the input means to the bit storage means of the m-th stage (m <n) of the shift register, and after a predetermined number of clocks has passed, The uppermost nm + 1 bits of n-bit data, which is one unit of the serial data, are arranged in the bit storage means from the stage to the n-th stage. The bit data is taken out in parallel from the bit storage means from the m-th stage to the n-th stage, and the most significant bit of the n-bit data is set as a head margin on the most significant bit side of the taken bit data. And means for supplementing the sign-extended bit data and outputting as n-bit parallel data.
[0016]
According to a fourth aspect of the invention, in the serial-parallel conversion circuit according to the second or third aspect of the invention, the serial-parallel conversion circuit includes means for designating a set amount of the head margin, the value of the m is variable, and the specified head margin is set. The value of m is determined according to a set amount.
[0017]
The invention according to claim 5 is a parallel-serial conversion circuit that eliminates the head margin of the input parallel data and converts the parallel data into serial data, the input means for inputting the parallel data, and the bit data in synchronization with the clock signal. A shift register having a predetermined number of stages of bit storage means that sequentially shifts, a means for setting each bit of parallel data input by the input means in a continuous bit storage means of the shift register, and a clock signal The bit data is sequentially extracted from a predetermined position of the shift register and output as serial data. At the time of output, the head margin portion added to the data is replenished by the number of bits. And means for assigning bits to the lower side and outputting them. .
[0018]
According to a sixth aspect of the present invention, there is provided a parallel-serial conversion circuit that eliminates the head margin of input parallel data and converts the parallel data into serial data, wherein the upper m bits in the n-bit data are parallel data of n bits. Input means for inputting parallel data with a head margin added thereto, and n-stage bit storage means for sequentially shifting bit data from the first stage to the n-th stage in synchronization with the clock signal. And the first stage bit storage means includes a shift register in which predetermined supplemental bit data is set when the bit data set therein is shifted to the second stage, and parallel data input by the input means. N bits as one unit of the n-bit data in the first to n-th bit storage means of the shift register. In synchronization with the clock signal and the means for setting so that the most significant side is on the n-th stage side, bit data is sequentially extracted from the (n-m) -th stage of the shift register by n clocks, and converted into serial data. Means for outputting the lower-order n−m bits of the n-bit data and the lower-order m-bit supplementary bits as serial data from the most significant bit side by outputting. .
[0019]
The invention according to claim 7 is a parallel-serial conversion circuit that eliminates the head margin of the input parallel data and converts the parallel data into serial data, wherein the upper m bits in the n-bit data are parallel data of n bits. Input means for inputting parallel data with a head margin added thereto, and n + m-stage bit storage means for sequentially shifting bit data from the first stage to the (n + m) th stage in synchronization with the clock signal. And n bits, which is one unit of parallel data input by the input means, are stored in the first to n-th bit storage means of the shift register, and the least significant side of the n-bit data is It is set so that it is on the n-th stage side, and at the time of the setting, the bit storage means in the (n + 1) -th stage to the n + m-th stage The replenishment bit data is set in synchronization with the clock signal, and the bit data is sequentially extracted from the n + m-th stage of the shift register for n clocks and output as serial data, whereby the n-bit data And means for outputting, as serial data, mn bits on the lower side and m supplementary bits on the lower side from the least significant bit side.
[0020]
The invention according to claim 8 is the parallel-serial conversion circuit according to claim 6 or 7, further comprising means for specifying the set amount of the head margin, wherein the value of m is variable, and the specified head margin is set. The value of m is determined according to a set amount.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. Although an example of handling data in units of 8 bits will be described here, the present invention is not limited to this, and the present invention can be applied to data in units of arbitrary bits.
[0022]
FIG. 1 shows a configuration example of a serial-parallel conversion circuit according to an embodiment of the present invention. Here, a circuit that secures a head margin of 0 dB, 6 dB, or 12 dB in input serial data and enables conversion to parallel data is shown. Input serial data is input in 8-bit units in MSB first (input in order from the MSB side). This serial-parallel conversion circuit includes selectors 103 to 106, D-FFs 107 to 116, a head margin setting register 117, and a clock 119. As the clock 119, an external clock oscillator may be used. The CPU 118 is a central processing unit that sets the head margin setting register 117 from the outside and regulates the operation of the serial / parallel conversion circuit.
[0023]
FIG. 5 shows the configuration of the head margin setting register. The head margin setting register is a 2-bit register including an upper bit m1 and a lower bit m0. When a head margin of 0 dB is secured (in other words, when a head margin is not taken), “0” is set to the upper bit m1 and “0” is set to the lower bit m0. When securing a head margin of 6 dB, “0” is set in the upper bit m1 and “1” is set in the lower bit m0. When securing a head margin of 12 dB, “1” is set in the upper bit m1 and “0” is set in the lower bit m0. Thereafter, when the set values of the bits m1 and m0 are expressed, they are expressed using an equal sign such as m1 = 0 and m0 = 1.
[0024]
Returning again to FIG. 1, the serial-parallel conversion circuit of this embodiment will be described. The D-FFs 107 to 116 constitute a shift register in which bit data moves in synchronization with the clock signal output from the clock generator 119. The moving direction of the bit data is as indicated by the arrow D-FF 107 → D-FF 108 → D-FF 109 → D-FF 110 → D-FF 111 → D-FF 112 → D-FF 113 → D-FF 114 → D-FF 115 → D- FF116. However, since the selector 104 is interposed between the D-FF 107 and the D-FF 108 and the selector 103 is interposed between the D-FF 108 and the D-FF 109, the D-FF is disconnected and the D-FF is disconnected. The input serial data 101 may be input to the FFs 108 and 109.
[0025]
The selector 104 selectively outputs the input bit data a from the input serial data 101 when the bit m1 = 0 (head margin 6 dB) of the head margin setting register 117, and from the D-FF 107 when m1 = 1 (head margin 12 dB). Is selected and output. The selector 103 selects and outputs the input bit data a from the input serial data 101 when the bits m0 = 0 and m1 = 0 (head margin 0 dB) of the head margin setting register 117, and m0 = 1 or m1 = 1 (head margin). When 6 dB or 12 dB), the input bit data b from the D-FF 108 is selectively output.
[0026]
The selector 105 selectively outputs the input bit data e from the D-FF 115 when the bit m1 = 0 (head margin 0 dB or 6 dB) of the head margin setting register 117, and the D-FF 114 when m1 = 1 (head margin 12 dB). The input bit data d from is selectively output. The selector 106 selects and outputs the input bit data f from the D-FF 116 when the bits m0 = 0 and m1 = 0 (head margin 0 dB) of the head margin setting register 117, and D when m0 = 1 (head margin 6 dB). The input bit data e from the FF 115 is selectively output, and the input bit data d from the D-FF 114 is selectively output when m1 = 1 (head margin 12 dB).
[0027]
From the above, the circuit of FIG. 1 operates as follows depending on whether the head margin is 0 dB, 6 dB, or 12 dB.
[0028]
(1) When the head margin is 0 dB, the input bit data a from the input serial data 101 is injected into the D-FF 109 via the selector 103. Therefore, since the D-FFs 109 to 116 form a shift register for 8 bits, the 8-bit data input from the MSB side with the D-FF 109 as an entrance should be aligned with the D-FFs 109 to 116 after 8 clocks from the start of input. At this time, 8-bit data is taken out in parallel from the D-FFs 109 to 116 to obtain parallel data 102 composed of p0 to p7 (p7 is on the MSB side). When the head margin is 0 dB, the selectors 105 and 106 change the bit data of the D-FF 115 to p6 and the bit data of the D-FF 116 to p7.
[0029]
(2) When the head margin is 6 dB, the input bit data a from the input serial data 101 is injected into the D-FF 108 via the selector 104. Further, the selector 103 can move data from the D-FF 108 to the D-FF 109. Accordingly, since the D-FFs 108 to 115 form a shift register for 8 bits, the 8-bit data input from the MSB side with the D-FF 108 as an entrance should be aligned with the D-FFs 108 to 115 after 8 clocks from the start of input. become. At this point, the bits of D-FF 108 are discarded, 7-bit data is taken out in parallel from D-FFs 109 to 115 to p0 to p6 (p6 is the MSB side), and the MSB stored in D-FF 115 is sign-extended. Is also output as p7. As a result, 8-bit data of the input serial data 101 is shifted down by 1 bit to obtain parallel data 102 with a head margin of 6 dB. When the head margin is 6 dB, the selectors 105 and 106 change the bit data of the D-FF 115 to p6 and p7.
[0030]
(3) When the head margin is 12 dB, the input bit data a from the input serial data 101 is injected into the D-FF 107. The selector 103 can move data from the D-FF 108 to the D-FF 109, and the selector 104 can move data from the D-FF 107 to the D-FF 108. Therefore, since the D-FFs 107 to 114 form a shift register for 8 bits, the 8-bit data input from the MSB side with the D-FF 107 as the entrance should be aligned with the D-FFs 107 to 114 after 8 clocks from the start of input. become. At this time, the bits of the D-FFs 107 and 108 are discarded, 6-bit data is taken out in parallel from the D-FFs 109 to 114 to be p0 to p5 (p5 is the MSB side), and the MSB stored in the D-FF 114 is further changed. Also output as p6 and p7 by sign extension. As a result, the 8-bit data of the input serial data 101 is shifted down by 2 bits to obtain parallel data 102 with a head margin of 12 dB. When the head margin is 12 dB, the selectors 105 and 106 change the bit data of the D-FF 114 to p5, p6, and p7.
[0031]
FIG. 2 shows another configuration example of the serial-parallel conversion circuit according to the embodiment of the present invention. As in FIG. 1, a circuit that secures a head margin of 0 dB, 6 dB, or 12 dB in input serial data and can convert it into parallel data. Input serial data is input in LSB first (input in order from the LSB side) in units of 8 bits. This serial-parallel conversion circuit includes selectors 203 to 206, D-FFs 207 to 214, a head margin setting register 215, and a clock 217. The clock 217 may use an external clock oscillator. The CPU 216 is a central processing unit that sets the head margin setting register 215 from the outside and defines the operation of the serial-parallel conversion circuit. The configuration of the head margin setting register 215 is the same as that in FIG.
[0032]
In FIG. 2, D-FFs 207 to 214 constitute a shift register in which bit data moves in synchronization with a clock signal output from the clock generator 217. The movement direction of the bit data is D-FF 207 → D-FF 208 → D-FF 209 → D-FF 210 → D-FF 211 → D-FF 212 → D-FF 213 → D-FF 214, as indicated by arrows. However, since the selector 204 is interposed between the D-FF 207 and the D-FF 208 and the selector 203 is interposed between the D-FF 208 and the D-FF 209, the D-FF is disconnected and the D-FF is disconnected. The input serial data 201 may be input to the FFs 208 and 209.
[0033]
The selector 204 selectively outputs the input bit data a from the input serial data 201 when the bit m0 = 1 (head margin 6 dB) of the head margin setting register 215, and from the D-FF 207 when m0 = 0 (head margin 0 dB). Is selected and output. The selector 203 selectively outputs the input bit data a from the input serial data 201 when the bit m1 = 1 (head margin 12 dB) of the head margin setting register 215, and D− when m1 = 0 (head margin 0 dB or 6 dB). The input bit data b from the FF 208 is selectively output.
[0034]
The selector 205 selects and outputs the input bit data e from the D-FF 208 via the selector 203 when the bit m1 = 0 in the head margin setting register 215 (head margin 0 dB or 6 dB), and m1 = 1 (head margin 12 dB). At this time, the input bit data d from the D-FF 209 is selectively output. The selector 206 selects and outputs the input bit data f from the D-FF 207 via the selector 204 when the bits m0 = 0 and m1 = 0 (head margin 0 dB) of the head margin setting register 215, and m0 = 1 (head margin). 6 dB), the input bit data e from the D-FF 208 is selectively output via the selector 203, and when m1 = 1 (head margin 12 dB), the input bit data d from the D-FF 209 is selectively output.
[0035]
From the above, the circuit of FIG. 2 operates as follows according to whether the head margin is 0 dB, 6 dB, or 12 dB.
[0036]
(1) When the head margin is 0 dB, the input bit data a from the input serial data 201 is injected into the D-FF 207. The selector 203 can move data from the D-FF 208 to the D-FF 209, and the selector 204 can move data from the D-FF 207 to the D-FF 208. Therefore, since the D-FFs 207 to 214 form an 8-bit shift register, 8-bit data input from the LSB side using the D-FF 207 as an entrance must be aligned with the D-FFs 207 to 214 after 8 clocks from the start of input. At this time, 8-bit data is taken out from the D-FFs 207 to 214 in parallel to obtain parallel data 202 composed of p0 to p7 (p0 is on the LSB side). When the head margin is 0 dB, the selectors 205 and 206 change the bit data of the D-FF 207 to p7 and the bit data of the D-FF 208 to p6.
[0037]
(2) When the head margin is 6 dB, the input bit data a from the input serial data 201 is injected into the D-FF 208 via the selector 204. The selector 203 can move data from the D-FF 208 to the D-FF 209. Accordingly, since the D-FFs 208 to 214 form a 7-bit shift register, the 8-bit data input from the LSB side with the D-FF 208 as the entrance is discarded after the first 8 LSBs. The subsequent 7 bits are aligned in the D-FFs 208 to 214. At this time, 7-bit data is taken out in parallel from the D-FFs 208 to 214 to be p0 to p6 (p6 is the MSB side), and the MSB stored in the D-FF 208 is also output as p7 by sign extension. As a result, 8-bit data of the input serial data 201 is shifted down by 1 bit to obtain parallel data 202 with a head margin of 6 dB. When the head margin is 6 dB, the selector 203, 205, 206 causes the bit data of the D-FF 208 to be p6 and p7.
[0038]
(3) When the head margin is 12 dB, the input bit data a from the input serial data 201 is injected into the D-FF 209 via the selector 203. Therefore, since the D-FFs 209 to 214 form a 6-bit shift register, the 8-bit data input from the MSB side with the D-FF 209 as the entrance is the first LSB input and its LSB after 8 clocks from the input start. The next bit is discarded, and the subsequent 6 bits are aligned in the D-FFs 209 to 214. At this time, 6-bit data is taken out from D-FFs 209 to 214 in parallel to make p0 to p5 (p5 is the MSB side), and the MSB stored in D-FF 209 is also output as p6 and p7 by sign extension. . As a result, 8-bit data of the input serial data 201 is shifted down by 2 bits to obtain parallel data 202 with a head margin of 12 dB. When the head margin is 12 dB, the bit data of the D-FF 209 becomes p5, p6, and p7 by the selectors 205 and 206.
[0039]
FIG. 3 shows a configuration example of the parallel-serial conversion circuit according to the embodiment of the present invention. The serial / parallel conversion circuit of FIG. 1 or 2 secures a head margin of 0 dB, 6 dB, or 12 dB to the input serial data, converts it to parallel data, performs various operations, and then performs the parallel serial conversion circuit of FIG. Eliminate the head margin (up to the original level) and output. Input parallel data is data in units of 8 bits, and output serial data is output in units of 8 bits with MSB first (output in order from the MSB side). This parallel-serial conversion circuit includes a selector 303, D-FFs 304 to 311, a head margin setting register 312, and a clock 314. The clock 314 may use an external clock oscillator. The CPU 313 is a central processing unit that sets the head margin setting register 312 from the outside and defines the operation of the parallel-serial conversion circuit. The configuration of the head margin setting register 312 is the same as that in FIG.
[0040]
In FIG. 3, D-FFs 304 to 311 constitute a shift register in which bit data moves in synchronization with the clock signal output from the clock generator 314. The moving direction of the bit data is D-FF 311 → D-FF 310 → D-FF 309 → D-FF 308 → D-FF 307 → D-FF 306 → D-FF 305 → D-FF 304 as indicated by arrows. When the data of the D-FF 311 moves to the adjacent D-FF 310, “0” is supplemented and written to the D-FF 311.
[0041]
The selector 303 selectively outputs the bit data a of the D-FF 304 when the bits m0 = 0 and m1 = 0 (head margin 0 dB) of the head margin setting register 312 and D-FF 305 when m0 = 1 (head margin 6 dB). The bit data b of the D-FF 306 is selectively output when m1 = 1 (head margin 12 dB).
[0042]
From the above, the circuit of FIG. 3 operates as follows according to whether the head margin is 0 dB, 6 dB, or 12 dB.
[0043]
(1) The bits p0 to p7 (p7 is MSB) of the parallel data 302 are taken into the D-FFs 304 to 311 at a certain clock timing. When the head margin is 0 dB, the selector 303 extracts the output serial data 301 from the D-FF 304. Accordingly, the bits p0 to p7 fetched into the D-FFs 304 to 311 are sequentially output as serial data 301 from the D-FF 304 MSB first using 8 clocks from that point.
[0044]
(2) The bits p0 to p7 (p7 is MSB) of the parallel data 302 are taken into the D-FFs 304 to 311 at a certain clock timing. When the head margin is 6 dB, it is necessary to shift up by 1 bit and output. In this case, the selector 303 uses the D-FF 305 as an output serial data 301 extraction port. Accordingly, for each bit p0 to p7 taken into D-FFs 304 to 311, first, bit data p6 of D-FF 305 is output as serial data 301 (p7 is discarded), and D-FF 306 to D at the next clock timing. The bit data p5 moved to the FF 305 is output, and similarly, the bit data p0 is output in 7 clocks. At the next eighth clock, the least significant bit “0” supplemented to the D-FF 311 is output. As a result, 8-bit data in which the input parallel data is shifted up by 1 bit and “0” is supplemented to the least significant bit is sequentially output as serial data 301 from the D-FF 305 MSB first.
[0045]
(3) Each bit p0 to p7 (p7 is MSB) of the parallel data 302 is taken into the D-FFs 304 to 311 at a certain clock timing. When the head margin is 12 dB, it is necessary to shift up by 2 bits for output. In this case, the output port of the output serial data 301 by the selector 303 is the D-FF 306. Accordingly, the bits p0 to p7 taken into the D-FFs 304 to 311, first, the bit data p5 of the D-FF 306 is output as the serial data 301 (p7 and p6 are discarded), and at the next clock timing, the D-FF 307 The bit data p4 moved from D to FF 306 is output, and similarly, the bit data p0 is output in 6 clocks. At the next seventh and eighth clocks, the bit “0” supplemented to the D-FF 311 is sequentially output. As a result, 8-bit data in which the input parallel data is shifted up by 2 bits and “00” is supplemented to 2 bits from the least significant bit is sequentially output as serial data 301 from the D-FF 306 MSB first.
[0046]
FIG. 4 shows another configuration example of the parallel-serial conversion circuit according to the embodiment of the present invention. The serial / parallel conversion circuit of FIG. 1 or 2 secures a head margin of 0 dB, 6 dB, or 12 dB to the input serial data, converts it to parallel data, performs various operations, and then performs the parallel-serial conversion circuit of FIG. Eliminate the head margin (up to the original level) and output. Input parallel data is data in units of 8 bits, and output serial data is output in units of 8 bits with LSB first (output in order from the LSB side). This parallel-serial conversion circuit includes a selector 403, D-FFs 404 to 413, a head margin setting register 414, and a clock 416. The clock 416 may use an external clock oscillator. The CPU 415 is a central processing unit that sets the head margin setting register 414 from the outside and defines the operation of the parallel-serial conversion circuit. The configuration of the head margin setting register 414 is the same as that in FIG.
[0047]
In FIG. 4, D-FFs 404 to 413 constitute a shift register in which bit data moves in synchronization with a clock signal output from the clock generator 416. As indicated by the arrow, the moving direction of the bit data is D-FF 413 → D-FF 412 → D-FF 411 → D-FF 410 → D-FF 409 → D-FF 408 → D-FF 407 → D-FF 406 → D-FF 405 → D- FF404. Note that “0” is written to the D-FFs 404 and 405 at the timing when the parallel data 402 is taken into the D-FFs 406 to 413.
[0048]
The selector 403 selectively outputs the bit data a of the D-FF 406 when the bits m0 = 0 and m1 = 0 (head margin 0 dB) of the head margin setting register 414, and the D-FF 405 when m0 = 1 (head margin 6 dB). The bit data b of the D-FF 404 is selectively output when m1 = 1 (head margin 12 dB).
[0049]
From the above, the circuit of FIG. 4 operates as follows depending on whether the head margin is 0 dB, 6 dB, or 12 dB.
[0050]
(1) The bits p0 to p7 (p0 is LSB) of the parallel data 402 are taken into the D-FFs 406 to 413 at a certain clock timing. When the head margin is 0 dB, the selector 403 extracts the output serial data 401 from the D-FF 406. Accordingly, the bits p0 to p7 fetched into the D-FFs 406 to 413 are sequentially output as serial data 401 from the D-FF 406 with LSB first using 8 clocks from that point.
[0051]
(2) The bits p0 to p7 (p0 is LSB) of the parallel data 402 are taken into the D-FFs 406 to 413 at a certain clock timing. At this time, “0” is written in the D-FF 405. When the head margin is 6 dB, it is necessary to shift up by 1 bit and output. In this case, the selector 403 extracts the output serial data 401 from the D-FF 405. Therefore, first, “0” of the D-FF 405 is output as the serial data 401 at the first clock, and the bit data p0 moved from the D-FF 406 to the D-FF 405 is output at the next second clock. Up to the eye, bit data p6 is output. As a result, 8-bit data in which the input parallel data is shifted up by 1 bit and “0” is supplemented to the least significant bit is sequentially output as serial data 401 from the D-FF 405 with LSB first.
[0052]
(3) The bits p0 to p7 (p0 is LSB) of the parallel data 402 are taken into the D-FFs 406 to 413 at a certain clock timing. At this time, “0” is written in the D-FFs 404 and 405. When the head margin is 12 dB, it is necessary to shift up by 2 bits for output. In this case, the selector 403 extracts the output serial data 401 from the D-FF 404. Therefore, first, “0” of the D-FF 404 is output as the serial data 401 at the first clock, and “0” moved from the D-FF 405 to the D-FF 404 is output at the next second clock, and the next third clock. Then, the bit data p0 moved from the D-FF 406 to the D-FF 404 via the D-FF 405 is output, and similarly up to the eighth clock, the bit data p5 is output. As a result, the input parallel data is shifted up by 2 bits, and 8-bit data in which “00” is supplemented to 2 bits from the least significant bit is sequentially output as serial data 401 from the D-FF 404 with LSB first.
[0053]
In the above embodiment, the example of each circuit of MSB first and LSB first has been described. However, since there are many parts that share the same hardware configuration, they can be shared to support both MSB first and LSB first. One possible circuit may be used. In order to do so, the MSB first / LSB first setting register circuit, a selector for switching the register circuit, and a selector for the number of bits can be added to the bus for inputting / outputting parallel data. is there.
[0054]
In the above embodiment, the case of 1-bit shift and the case of 2-bit shift have been described, but the number of bit shifts is not limited to this. Although the case where the data unit is 8 bit data has been described, the present invention is not limited to this, and the present invention can be applied to data of an arbitrary unit.
[0055]
【The invention's effect】
As described above, according to the present invention, the serial parallel can easily secure and eliminate the head margin without imposing a load on the arithmetic device for processing the digital signal and without increasing the circuit scale around the arithmetic device. A conversion circuit and a parallel-serial conversion circuit are provided.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration example of a serial / parallel conversion circuit according to an embodiment of the present invention;
FIG. 2 is a diagram showing another configuration example of the serial-parallel conversion circuit according to the embodiment of the present invention;
FIG. 3 is a diagram showing a configuration example of a parallel-serial conversion circuit according to an embodiment of the present invention.
FIG. 4 is a diagram showing another configuration example of the parallel-serial conversion circuit according to the embodiment of the present invention;
FIG. 5 is a configuration diagram of a head margin setting register.
FIG. 6 is a block diagram of a conventional serial / parallel conversion circuit and parallel / serial conversion circuit;
FIG. 7 is a diagram showing an example of conventional mixer calculation processing
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 101 ... Input serial data, 102 ... Output parallel data, 103-106 ... Selector, 107-116 ... D-flip-flop circuit, 117 ... Head margin setting register, 118 ... Central processing unit (CPU), 119 ... Clock, 801 ... Serial data.

Claims

A serial-parallel conversion circuit that converts the input serial data into parallel data by adding a predetermined head margin,
Input means for sequentially inputting serial data in synchronization with a clock signal;
A shift register having a predetermined number of stages of bit storage means for sequentially shifting bit data in synchronization with a clock signal;
Means for inputting each bit of serial data sequentially input by the input means to a predetermined position of the shift register in synchronization with a clock signal;
When a predetermined number of clocks have elapsed and data of a predetermined unit bit number of the serial data has been prepared in the shift register, data of a predetermined bit number on the upper bit side of the data is taken in parallel, and the most significant bit side is A serial-parallel conversion circuit comprising means for providing a head margin and outputting as parallel data.

A serial-parallel conversion circuit that converts the input serial data into parallel data by adding a predetermined head margin,
Input means for sequentially inputting serial data consisting of n-bit unit data from the most significant bit side in synchronization with the clock signal;
A shift register having a predetermined number of stages of bit storage means for sequentially shifting bit data from the first stage in synchronization with a clock signal;
Means for inputting each bit of serial data sequentially input by the input means to the first bit storage means of the shift register in synchronization with a clock signal; When n-bit data as one unit of the serial data is prepared in the bit storage means from the first stage to the n-th stage, the most significant bit of the n-bit data is stored from the m-th stage (m <n). Bit data taken out in parallel from the bit storage means up to the n-th stage, and the most significant bit of the n-bit data is sign-extended as a head margin on the most significant bit side of the extracted bit data A serial-parallel conversion circuit comprising means for supplementing data and outputting as n-bit parallel data.

A serial-parallel conversion circuit that converts the input serial data into parallel data by adding a predetermined head margin,
Input means for sequentially inputting serial data composed of n-bit unit data from the least significant bit side in synchronization with the clock signal;
A shift register having n stages of bit storage means for sequentially shifting bit data from the first stage in synchronization with a clock signal;
Means for inputting each bit of serial data sequentially input by the input means to a bit storage means of the m-th stage (m <n) of the shift register in synchronization with a clock signal;
When a predetermined number of clocks have passed and the uppermost (n−m + 1) bits of n-bit data, which is one unit of the serial data, are arranged in the m-th to n-th bit storage means of the shift register, the A bit obtained by extracting bit data in parallel from the bit storage means from the m-th stage to the n-th stage, and sign-extending the most significant bit of the n-bit data as a head margin on the most significant bit side of the extracted bit data A serial-parallel conversion circuit comprising means for supplementing data and outputting as n-bit parallel data.

In the serial parallel conversion circuit according to claim 2 or 3,
A serial-parallel conversion circuit comprising means for designating a set amount of the head margin, wherein the value of m is variable, and the value of m is determined according to the designated set amount of the head margin.

A parallel-serial conversion circuit that eliminates the head margin of input parallel data and converts it to serial data,
Input means for inputting parallel data;
A shift register having a predetermined number of stages of bit storage means for sequentially shifting bit data in synchronization with a clock signal;
Means for setting each bit of parallel data input by the input means in a continuous bit storage means of the shift register;
In synchronization with the clock signal, the bit data is sequentially extracted from a predetermined position of the shift register and output as serial data. At the time of output, the head margin portion is excluded except for the head margin portion added to the data. A parallel-serial conversion circuit comprising means for assigning and outputting supplementary bits corresponding to the number of bits to the lower side.

A parallel-serial conversion circuit that eliminates the head margin of input parallel data and converts it to serial data,
an input means for inputting parallel data in which n bits of parallel data and a head margin is given to the upper m bits of the n-bit data;
In addition to n-stage bit storage means for sequentially shifting bit data from the first stage to the n-th stage in synchronization with the clock signal, the first-stage bit storage means is set there A shift register in which predetermined supplemental bit data is set when the bit data is shifted to the second stage;
The n bits, which are one unit of parallel data input by the input means, are stored in the bit storage means from the first stage to the n-th stage of the shift register, and the most significant side of the n-bit data is the n-th stage. Means to set the side,
In synchronization with the clock signal, bit data is sequentially extracted from the (n−m) th stage of the shift register for n clocks and output as serial data, so that the lower-order n−m bits of the n-bit data A parallel-serial conversion circuit comprising means for outputting the m-supplemented bits on the lower side as serial data from the most significant bit side.

A parallel-serial conversion circuit that eliminates the head margin of input parallel data and converts it to serial data,
an input means for inputting parallel data in which n bits of parallel data and a head margin is given to the upper m bits of the n-bit data;
A shift register having n + m-stage bit storage means for sequentially shifting bit data from the first stage to the n + m-th stage in synchronization with a clock signal;
The n bits, which are one unit of parallel data input by the input means, are stored in the bit storage means from the first stage to the n-th stage of the shift register, and the least significant side of the n-bit data is the n-th stage. Means for setting predetermined supplemental bit data in the bit storage means from the (n + 1) th stage to the (n + m) th stage at the time of setting,
In synchronization with the clock signal, bit data is sequentially extracted for n clocks from the (n + m) -th stage of the shift register and output as serial data, so that the n−m bits on the lower side of the n-bit data and its lower bits And a means for outputting m side supplementary bits as serial data from the least significant bit side.

The parallel-serial conversion circuit according to claim 6 or 7,
A parallel-serial conversion circuit comprising means for designating a set amount of the head margin, wherein the value of m is variable, and the value of m is determined according to the designated set amount of the head margin.