JP3696316B2 - Synchronization protection method and synchronization protection circuit - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明はＱＰＳＫ（Quadrature Phase Shift Keying ）、多値ＱＡＭ（Quadrature Amplitude Modulation ）などを用いてディジタル伝送を行う際、受信システムにおいて必要とされる同期保護回路に関するものである。
【０００２】
【従来の技術】
近年、ディジタル信号処理による映像信号の帯域圧縮技術の進歩に伴い、ＱＰＳＫ、ＱＡＭなどを用いたディジタルデータの伝送が通信分野だけにとどまらず、放送分野にまで広く普及する可能性がますます高くなってきている。
ディジタル伝送を行う際、もっとも大切な要素の一つに「同期」がある。同期とは、「送受信間の時刻合わせ」ということができる。受信側で信号を復元するときの最初の手がかりが同期であり、同期の強さがシステムの強さを左右するといっても過言ではない。したがって、同期の保護は必須の技術である。
【０００３】
さて、ディジタル伝送におけるフレーム同期信号の捕捉、保護に関しては、同期信号の検出、前方保護および後方保護からなる方法を用いることがある。以下図面を参照しながら、上記のような方法を実施した従来の同期保護回路の一例について説明する。
図１１は従来の同期保護回路の構成を示すブロック図である。図１１において、１０１はディジタルデータ入力端子、１０２は同期シンボル検出回路、９０１は保護回路、１０７は同期パルス出力端子である。
【０００４】
以上のような同期保護回路において、ディジタルデータは、必要があれば並列データに変換された後、ディジタルデータ入力端子１０１より入力される。同期シンボル検出回路１０２は、入力されたディジタルデータ系列と予め決められているフレーム同期信号を表すディジタルデータ系列（以下、便宜的に「同期シンボル」呼ぶ）とを比較し、両者が一致したときに正極性の一致パルスを保護回路９０１に出力する。保護回路９０１では、検出したフレーム同期信号に対して前方保護、後方保護を行い、同期が捕捉された状態において同期パルス出力端子１０７にフレーム同期信号と同期した同期パルスを出力する。
【０００５】
ここで、上記の各回路における動作および信号処理の様子を詳細に述べる。まず、例を用いて同期シンボル検出回路１０２の信号処理の様子を示す。いま、例として図１２に示すフレーム構造を持ったデータ系列を伝送するものとする。すなわち、フレーム同期信号を表すシンボルをＦＳとし、情報を表すシンボルをＤ０，Ｄ１，Ｄ２，Ｄ３としたときに、１フレームの構造はフレーム同期信号を表す１個のシンボルＦＳと情報を表す４個のシンボルＤ０，Ｄ１，Ｄ２，Ｄ３の計５個のシンボルからなるものとする。ただし、情報を表すシンボルＤ０，Ｄ１，Ｄ２，Ｄ３の中には、フレーム同期信号を表すシンボルＦＳに偶然一致するもの（Ｄ０＝ＦＳまたはＤ１＝ＦＳまたはＤ２＝ＦＳまたはＤ３＝ＦＳ）もある。
【０００６】
このようなフレーム構造を持ったディジタルデータからなる図１３（ａ）に示すような入力データが同期シンボル検出回路１０２に入力されたときに、同期シンボル検出回路１０２の正極性の出力である一致パルスは、図１３（ｂ）に示すようになる。ただし、図１３（ａ）の入力データには、シンボルＦＳがフレーム同期信号に対応して周期的に現れるものと、情報シンボルとして偶発的に現れるものとがある。フレーム同期信号を表すものとして現れるシンボルＦＳを便宜的に「真の同期シンボル」、情報を表すシンボルＤ０，Ｄ１，Ｄ２またはＤ３として現れるシンボルＦＳを便宜的に「疑似同期シンボル」と呼ぶことにする。
【０００７】
同期シンボル検出回路１０２は、図１３（ａ）のような入力データが入力されたとき、シンボルＦＳを検出すると論理レベルＨ（以下、“Ｈ”と記す）となり、それ以外の時は論理レベルＬ（以下、“Ｌ”と記す）となる一致パルスを出力する。したがって、同期シンボル検出回路１０２は真の同期シンボルと疑似同期シンボルとを区別することなく、図１３（ｂ）に示すように一致パルスを出力することになる。なお、図１３（ａ）において、斜線のない部分のシンボルＦＳは真の同期シンボルを示し、斜線のある部分のシンボルＦＳは疑似同期シンボルに対応するシンボルを示す。また、図１３（ｂ）において、斜線がない部分のパルスは真の同期シンボルを検出したことによる一致パルスを示し、斜線がある部分のパルスは疑似同期シンボルを検出したことによる一致パルスを示している。
【０００８】
つぎに、保護回路９０１の構成および動作について、図１４を参照しながら説明する。図１４に競合カウンタを用いた保護回路９０１の構成例のブロック図を示す。図１４において、４０１は一致パルス入力端子、４０２はＮＯＴ回路、４０３，４０４，１２０２はＡＮＤ回路、４０５はＯＫカウンタ、４０６はＮＧカウンタ、４０７はＲＳ−フリップフロップ、１２０１はフレームカウンタ制御回路、４０９はフレームカウンタ、１０７は同期パルス出力端子である。
【０００９】
以上のような保護回路９０１において、一致パルス入力端子４０１から入力された一致パルスはＡＮＤ回路４０３とＮＯＴ回路４０２とフレームカウンタ制御回路１２０１とに入力される。ＡＮＤ回路４０３は、一致パルスとフレームカウンタ４０９から出力されるフレームパルスとの論理積をとり、その論理演算結果であるＯＫパルスをＮＧカウンタ４０６のクリア入力端子およびＯＫカウンタ４０５のカウント入力端子へ供給する。
【００１０】
ＮＯＴ回路４０２は一致パルスの論理を反転してＡＮＤ回路４０４に供給する。ＡＮＤ回路４０４は、ＮＯＴ回路４０２の出力とフレームカウンタ４０９から出力されるフレームパルスとの論理積をとり、その論理演算結果であるＮＧパルスをＯＫカウンタ４０５のクリア入力端子およびＮＧカウンタ４０６のカウント入力端子に供給する。
【００１１】
ＯＫカウンタ４０５は、入力されるＯＫパルスの数を計数し、計数値が所定の値（例えば、２）に達すると、ＲＳ−フリップフロップ４０７のセット入力端子Ｓにセットパルスを供給する。このときの所定の値を後方保護段数と呼ぶ。また、ＯＫカウンタ４０５は、ＮＧパルスがクリア入力端子に入力されると、計数値が０にクリアされる。
【００１２】
ＮＧカウンタ４０６は、入力されるＮＧパルスの数を計数し、計数値が所定の値（例えば、２）に達すると、ＲＳ−フリップフロップ４０７のリセット入力端子Ｒにリセットパルスを供給する。このときの所定の値を前方保護段数と呼ぶ。また、ＮＧカウンタ４０６は、ＯＫパルスがクリア入力端子に入力されると、計数値が０にクリアされる。
【００１３】
ＲＳ−フリップフロップ４０７は、セット入力端子Ｓにセットパルスが入力されると出力端子Ｑに“Ｈ”を出力し、リセット入力端子Ｒにリセットパルスが入力されると出力端子Ｑに“Ｌ”を出力する。
ＲＳ−フリップフロップ４０７の出力端子Ｑより出力される同期状態信号は、ＡＮＤ回路１２０２とフレームカウンタ制御回路１２０１とに入力される。同期状態信号は、同期捕捉状態では“Ｈ”となり、同期はずれ状態では“Ｌ”となる。
【００１４】
フレームカウンタ制御回路１２０１は、一致パルスとフレームパルスと同期状態信号とを入力とし、フレームカウンタクリアパルスを出力とし、つぎの２つの動作を行う。
（１）同期捕捉および同期はずれのいずれの状態であっても、すなわち同期状態信号が“Ｈ”であっても“Ｌ”であっても、フレームパルスが入力された場合は同じタイミングでフレームカウンタクリアパルスを出力してフレームカウンタ４０９に供給する。
【００１５】
（２）同期はずれ状態、すなわち同期状態信号が“Ｌ”の状態において、初めて一致パルスが入力された場合、または同期はずれ状態において一致パルスが入力されてから１フレーム周期以上経た後再び一致パルスが入力された場合に、入力された一致パルスと同じタイミングでフレームカウンタクリアパルスを出力してフレームカウンタ４０９に供給する。ただし、一致パルスが入力されてから１フレーム周期以内に再び一致パルスが入力された場合にはこれを無視し、フレームカウンタクリアパルスは出力しない。
【００１６】
フレームカウンタ４０９は、シンボルの計数を行い、計数値が所定の１フレームのシンボル数、すなわちフレーム周期に達したとき、フレームパルスを出力してＡＮＤ回路４０３，４０４，１２０２およびフレームカウンタ制御回路１２０１に供給する。また、フレームカウンタクリアパルスが入力された場合にはその計数値を０とする。
【００１７】
ＡＮＤ回路１２０２は、同期状態信号とフレームパルスとの論理積をとり、フレーム同期パルスを同期パルス出力端子１０７より出力する。
以上のような保護回路９０１の構成例によって、後方保護段数を２とした場合の後方保護により、同期はずれ状態から同期信号が捕捉される状態に至る様子を図１５を用いて詳細に説明する。
【００１８】
いま、同期シンボル検出回路１０２に入力されたディジタルデータから同期シンボル（疑似同期シンボルを含む）が検出され、一致パルスが保護回路９０１に入力されたものとする。ただし、回路はすべて初期状態にあったものとする。
時刻ｔ１において、フレームパルスが“Ｈ”になると、フレームカウンタクリアパルスが“Ｈ”になる。このとき、一致パルスは“Ｌ”であるためＮＯＴ回路４０２の出力は“Ｈ”である。したがって、フレームパルスが“Ｈ”になると、ＡＮＤ回路４０４の出力であるＮＧパルスが“Ｈ”となり、ＯＫカウンタ４０５の計数値は０にクリアされ、ＮＧカウンタ４０６の計数値は１となる。
【００１９】
同期はずれ状態において同期シンボルが初めて検出された時刻をｔ２とする。この時刻ｔ２において、一致パルスが初めて“Ｈ”となるものとする。ただし、このとき検出された同期シンボルは真の同期シンボルであり、この一致パルスには斜線はいれていない。フレームカウンタ制御回路１２０１は、一致パルスが入力された場合、同じタイミングでフレームカウンタクリアパルスを出力してフレームカウンタ４０９に供給する。ただし、一致パルスが入力されてから１フレーム周期以内に再び一致パルスが入力された場合にはこれを無視し、フレームカウンタクリアパルスを出力しない。
【００２０】
フレームカウンタクリアパルスが“Ｈ”となると、フレームカウンタ４０９の計数値が０にクリアされ、１フレーム周期の計数を開始する。フレームカウンタ４０９は同期シンボルが検出されてから１フレーム周期（１Ｔｆ）たった時点（時刻ｔ４）においてフレームパルスは“Ｈ”となる。フレームカウンタ４０９はクリアされるまで以降この動作を周期的に繰り返す。つまり、フレームカウンタクリアパルスが、時刻ｔ４，ｔ６，ｔ７で“Ｈ”となり、時刻ｔ６，ｔ７でフレームパルスは“Ｈ”となる。
【００２１】
時刻ｔ３において、疑似同期シンボルが存在したとする。疑似同期シンボルを検出した同期パターン検出回路１０２は時刻ｔ３に一致パルスを“Ｈ”とする。疑似同期シンボルによる一致パルスには、目印のため斜線を付加している。しかし、フレームカウンタ制御回路１２０１は、先に真の同期シンボルによる一致パルスを受信した時刻ｔ２から１フレーム周期以内に受信した一致パルス（時刻ｔ３の疑似同期シンボルによる一致パルス）を無視するため、フレームカウンタクリアパルスは“Ｌ”のままである（図１５において、○印で示す）。
【００２２】
時刻ｔ４において、真の同期シンボルを検出し、一致パルスが“Ｈ”になったとする。一方、時刻ｔ２にフレーム周期の計数を開始したフレームカウンタ４０９から１周期たったことを示すフレームパルスが時刻ｔ４で“Ｈ”になる。したがって、一致パルスとフレームパルスとが同時に“Ｈ”となるため、ＯＫパルスが“Ｈ”となり、ＯＫカウンタ４０５の計数値が１となるとともに、ＮＧカウンタ４０６の計数値は０にクリアされる。このとき、ＮＧパルスは出力されない。
【００２３】
時刻ｔ５において、疑似同期シンボルが存在したとする。ただし、時刻ｔ５は、先に真の同期シンボルを検出した時刻ｔ４から１フレーム周期以内の時刻であるとする。疑似同期シンボルを検出した同期パターン検出回路１０２は、時刻ｔ５に一致パルスに“Ｈ”を出力する。しかし、フレームカウンタ制御回路１２０１は、先に一致パルスを受信した時刻ｔ４から１フレーム周期以内に受信した一致パルスを無視するため、フレームカウンタクリアパルスは“Ｌ”のままである。
【００２４】
時刻ｔ６において、真の同期シンボルが検出されると、再び一致パルスとフレームパルスが同時に“Ｈ”になる。ＯＫパルスが“Ｈ”となり、ＯＫカウンタ４０５の計数値は２となり、保護段数に達し、ＮＧカウンタ４０６の計数値は０にクリアされる。ＯＫカウンタ４０５が保護段数に達したため、セットパルスは“Ｈ”となり、ＲＳ−フリップフロップ４０７をセットする。セットされたＲＳ−フリップフロップ４０７の出力である同期状態信号は“Ｈ”となり、同期が捕捉された状態に達する。
【００２５】
時刻ｔ７より、フレームパルスが最終的な出力である同期パルスとして出力されることとなる。
上記のように、フレーム同期信号をフレーム長の周期で連続して検出したときのみ同期捕捉とすることを後方保護と呼ぶ。なお、後方保護段数を２とした上記従来の構成による後方保護では、上記のようなデータが入力された場合、１フレームの周期をＴｆで表すと、初めて真の同期シンボルが入力されてから同期捕捉状態に至るまでに、２Ｔｆ要することになる。
【００２６】
同様に、前方保護段数を２とした場合に同期捕捉状態から同期はずれ状態に至る様子を図１６を用いて詳細に説明する。
時刻ｔ１において真の同期パルスが検出されたとする。一致パルスとフレームパルスが同時に“Ｈ”となり、ＯＫパルスが“Ｈ”となるため、ＯＫカウンタ４０５の計数値が（ｎ−１）からｎに１増える（ｎは任意の整数）。また、同期捕捉状態にあるため、同期状態信号が“Ｈ”で同期パルスが出力される。このとき、ＮＧパルスは“Ｌ”のままで、ＮＧカウンタ４０６の計数値はリセットされ、０となっている。また、フレームカウンタクリアパルスはフレーム周期毎に出力されている。
【００２７】
時刻ｔ１より１フレーム周期以内のある時刻ｔ２において、疑似同期シンボルが検出されたとする。時刻ｔ２に一致パルスは“Ｈ”となるが、フレームカウンタ制御回路１２０１は先に一致パルスが入力された時刻ｔ１より１フレーム周期以内に発生した一致パルスを無視するため、時刻ｔ２ではフレームカウンタクリアパルスは出力されない。
【００２８】
時刻ｔ３において、再び真の同期シンボルが検出され、一致パルスが“Ｈ”となったとする。このとき、時刻ｔ１と同様に、一致パルスとフレームパルスが同時に“Ｈ”となり、ＯＫパルスが“Ｈ”となるため、ＯＫカウンタ４０５の計数値はｎから（ｎ＋１）に１増える。また、同期捕捉状態にあるため、同期状態信号が“Ｈ”で同期パルスが出力される。このとき、ＮＧパルスは“Ｌ”のままで、ＮＧカウンタ４０６の計数値はリセットされ、０となっている。また、フレームカウンタクリアパルスはフレーム周期毎に出力されている。
【００２９】
時刻ｔ４において本来来るべき真の同期シンボルが来なかったとする。このとき、ＯＫパルスは“Ｌ”のままで、ＮＧパルスが“Ｈ”となり、ＮＧカウンタ４０６の計数値は１増え、ＯＫカウンタ４０５の計数値は０にクリアされる。しかし、この時点でも同期状態信号は“Ｈ”であり、フレームパルスもフレームカウンタクリアパルスも出力されており、同期パルスは周期的に出力され、同期はずれ状態には至っていない。
【００３０】
時刻ｔ５においても本来来るべき真の同期シンボルが来なかったとする。このとき、ＮＧパルスが“Ｈ”となり、ＮＧカウンタ４０６の計数値は１増えて２となり、ＯＫカウンタ４０５の計数値は０にクリアされる。ＮＧカウンタ４０６は計数値が前方保護段数に達したので、リセットパルスを出力する。このため、時刻ｔ５より同期状態信号は“Ｌ”となり、同期パルスは出力されなくなり、後方保護により再び同期が捕捉されるまで同期はずれ状態に移行する。
【００３１】
上記のように、一度同期状捕捉態に入れば多少同期シンボルが検出されなくてもできるだけ同期捕捉状態を維持し、連続して何フレームか同期シンボルがこなかったときにはじめて同期はずれ状態とみなすことを前方保護と呼ぶ。
【００３２】
【発明が解決しようとする課題】
先にも述べたように、フレーム構造を持ったディジタルデータの伝送においては、フレーム同期信号を表すシンボルとまったく同じ情報シンボル、すなわち疑似同期シンボルが伝送されることがある。図１１で示す従来の同期保護回路が同期はずれ状態で後方保護を行う際に、疑似同期シンボルが真の同期シンボルに先立って入力された場合を考える。後方保護段数を２とした場合の後方保護により、同期はずれ状態から同期捕捉状態に至るまでのタイミングチャートを図１７に示し、同期はずれ状態から同期捕捉状態に至るまでの過程を図１７を参照しながら説明する。
【００３３】
いま、入力されたデータ系列より同期シンボル検出回路１０２が同期シンボルに一致するシンボルを検出し、図１７に示す一致パルスを保護回路９０１に入力したものとする。なお、入力データ系列には、周期的に現れる真の同期シンボルとランダムに現れる疑似同期シンボルが存在するものとする。
同期はずれ状態において、時刻ｔ１に初めて一致パルスが“Ｈ”になったとする。ただし、これは疑似同期シンボルを検出したことによるものであるとする。フレームカウンタ制御回路１２０１は、初めて一致パルスが“Ｈ”になったため、同じタイミングでフレームカウンタクリアパルスを出力し、フレームカウンタ４０９による１フレーム長の周期の計数が開始される。
【００３４】
先に疑似同期シンボルが入力された時刻ｔ１の後１フレーム周期以内のある時刻ｔ２において、一致パルスが“Ｈ”になったものとする。ただし、これは真の同期シンボルを検出したことによるものとする。フレームカウンタ制御回路１２０１は、先に一致パルスが入力されてから１フレーム周期経過するまでに入力される一致パルスを無視する（たとえ、それが真の同期シンボルによるものであったとしても）ため、時刻ｔ２でもフレームカウンタクリアパルスは“Ｌ”のままである。すなわち、保護回路９０１では入力される一致パルスが真の同期シンボルによるものなのか、疑似同期シンボルによるものなのかの区別がつかないので、初めに入力された一致パルスにより、後方保護を開始する。この例の場合、さきに現れた疑似同期シンボルをとらえ保護を開始したため、その後１フレーム周期以内に現れた真の同期シンボルを無視してしまう状態になっている。
【００３５】
時刻ｔ３には、時刻ｔ１にフレーム周期の計数を開始したフレームカウンタ４０９が１フレーム経過したことを表すフレームパルスを“Ｈ”とする。疑似同期シンボルに周期性はないため、時刻ｔ３でも一致パルスは“Ｌ”であるとする。なお、一般に疑似同期シンボルはデータ系列中においてランダムに存在するため、あるフレームに存在する疑似同期シンボルがつぎのフレームの同じ位置に存在する確率は極めて小さい。したがって、この例においては、時刻ｔ１に疑似シンボルが存在してもつぎのフレームの同じ位置には存在しないものとする。一致パルスが“Ｌ”でフレームパルスのみが“Ｈ”となるため、ＯＫパルスは“Ｌ”のままで、ＮＧパルスが“Ｈ”となり、ＮＧカウンタ４０６の計数値は１増え、ＯＫカウンタ４０５の計数値は０のままである。フレームカウンタ制御回路１２０１は、つぎに入力される一致パルスの入力待ち状態となる。
【００３６】
時刻ｔ４に真の同期パルスにより一致パルスが“Ｈ”になるものとする。フレームカウンタ制御回路１２０１は、時刻ｔ１に一致パルスの入力を受け付けてから１フレーム周期以上経っているので、時刻ｔ４の一致パルスの入力を受け付け、同じタイミングでフレームカウンタクリアパルスを出力する。これを受けて、フレームカウンタ４０９は再び１フレーム周期の計数を開始する。すなわち、時刻ｔ４よりようやく真の同期シンボルをとらえ、再び保護を開始したことになる。
【００３７】
時刻ｔ５に真の同期パルスにより一致パルスが“Ｈ”になるものとする。一方、時刻ｔ４にフレーム周期の計数を開始したフレームカウンタ４０９はフレームパルスを時刻ｔ５に出力する。このとき、一致パルスとフレームパルスとが同時に“Ｈ”となり、今度はＮＧパルスは“Ｌ”のままで、ＯＫパルスが“Ｈ”になるため、ＯＫカウンタ４０５の計数値は１となり、ＮＧカウンタ４０６の計数値は０にクリアされる。
【００３８】
時刻ｔ６において、一致パルスが“Ｈ”となると、ＯＫカウンタ４０５の計数値は２となり、保護段数に達する。その結果、セットパルスおよび同期状態信号は“Ｈ”となり、後方保護を完了する。
同期信号をフレーム長の周期で連続して検出したときのみ同期捕捉とする後方保護において、後方保護段数を２とした場合、従来の同期保護回路の構成では、上記の例のように最初に疑似同期シンボルが検出された場合、真の同期シンボルが最初に検出されてから同期捕捉状態に至るまでに、３Ｔｆ要することになる。すなわち、同期はずれ状態において最初に検出された同期シンボルが疑似同期シンボルでその後１フレーム以内に真の同期シンボルが入力された場合、後方保護を行って同期が捕捉されるまでに、同期はずれ状態において最初に検出された同期シンボルが真の同期シンボルであった場合に比べて１フレーム周期分の遅延が生じることを示している。
【００３９】
保護回路９０１では、入力される一致パルスが真の同期シンボルによるものなのか、疑似同期シンボルによるものなのかの区別がつかないので、同期はずれ状態で初めに入力された一致パルスにより、後方保護を開始する。上記の説明のように、さきに現れた疑似同期シンボルをとらえ保護を開始したため、その後１フレーム周期以内に現れる真の同期シンボルを無視してしまう状態になっている。このため、同期が捕捉されるまでに、同期はずれ状態において最初に入力された同期シンボルが真の同期シンボルであった場合に比べて、１フレーム周期分の遅延が生じる。
【００４０】
さらに、もし上記の例において時刻ｔ３と時刻ｔ４の間で疑似同期シンボルが存在した場合には、保護回路はこの疑似同期シンボルで再び誤って後方保護を開始するため、同期捕捉状態に至るまでに要する時間はまでにさらにもう１フレーム周期分の遅延が発生し、４Ｔｆとなる。
このように、上記従来の構成では、同期はずれ状態において最初に検出された同期シンボルが真の同期シンボルでなく疑似同期シンボルであり、この疑似同期シンボルによって誤って後方保護を開始した場合には、その後１フレーム以内に入力される真の同期シンボルを無視するため、同期捕捉の状態に至るまでに要する時間は、最初に真の同期シンボルにより後方保護を開始した場合に比べて、少なくとも１フレーム分に相当する遅延が生じるという問題がある。
【００４１】
この発明は上記問題点を解決するもので、同期はずれ状態において最初に疑似同期シンボルが入力されても、これにとらわれることなく真の同期シンボルを捕捉し、速やかに同期捕捉を行うことができる同期保護回路を提供することを目的とする。
【００４２】
【課題を解決するための手段】
請求項１記載の同期保護回路は、フレーム構造を有するディジタルデータ系列を入力とし、ディジタルデータ系列に含まれるフレーム同期信号に基づいて同期の捕捉を行うとともに同期の保護を行う同期保護回路であって、同期シンボル検出手段と、制御手段と、Ｎ個（ただし、Ｎは２以上の整数）の保護手段とを備えている。同期シンボル検出手段は、ディジタルデータ系列よりフレーム同期信号を表す所定のパターンを検出し、所定のパターンを検出したことを示す信号を制御手段とＮ個の保護手段に供給する。制御手段は、同期シンボル検出手段からの信号が入力される毎に、Ｎ個の保護手段のうちから一個の保護手段を所定の順に選択し、選択された保護手段のみに同期の捕捉動作の開始を示す信号を供給する。保護手段は、制御手段からの信号の入力毎に同期の捕捉動作を開始して同期が確立された場合に同期のタイミングを示す同期パルスを出力し、同期の捕捉動作では、制御手段からの信号の入力時を起点としたフレーム周期毎に同期シンボル検出手段からの信号の入力を確認し、所定の回数連続して入力が確認されたときに同期が確立したと判断する。
【００４３】
この構成によれば、同期の捕捉動作を複数並行することにより、最初に疑似同期シンボルが入力されても、これにとらわれることなく真の同期シンボルを捕捉し、速やかに同期捕捉を行うことができ、また、制御手段からの信号がフレーム周期内に続けて保護手段に入力されるかどうかを検出する手段が不要であり、構造が簡単で安価である。
【００４６】
ここで、この同期保護回路の構成についてさらに説明する。この同期保護回路は、一定周期のフレーム構造とフレーム周期と同じ周期で伝送される一定のフレーム同期信号を持ったディジタルデータ伝送において、入力ディジタルデータ系列と同期信号を表す所定の信号列（以下、同期シンボルと呼ぶ）との比較を行い両者の一致を検出する同期シンボル検出手段を有する。
【００４８】
同期の補足を行う際、最初に入力されるデータ系列中に同期シンボルがＭ個存在するとする。ここで、Ｎ≧Ｍとする。ただし、上記Ｍ個の同期シンボルは、同期信号を表す真の同期シンボル１個と、真の同期シンボルに一致する情報シンボル（以下「疑似シンボル」と呼ぶ）が（Ｍ−１）個からなり、１個の真の同期シンボルに先だって（Ｍ−１）個の疑似同期シンボルが連続して入力されるものとする。このとき、同期シンボル検出回路はＭ個の同期シンボルを検出し、Ｍ個のフレーム同期信号を表すパターンを検出したことを示す信号を出力する。
【００４９】
制御手段は、フレーム同期信号を表すパターンを検出したことを示す信号が入力される毎に、Ｎ個の保護手段のうちから一個の保護手段を所定の順に選択し、選択された保護手段に対して同期の捕捉動作の開始を示す信号を供給する。同期の捕捉動作の開始を示す信号が入力されたＭ個の保護手段は、それぞれ同期の捕捉動作を開始する。
【００５０】
ここで、Ｍ個のうちの（Ｍ−１）個の保護手段は、疑似同期シンボルを検出したフレーム同期信号を表すパターンを検出したことを示す信号により同期の捕捉動作を開始するが、疑似同期シンボルが保護段数分の数フレームにわたって同じ位置に存在する確率は極めて小さいため、同期を捕捉することは有り得ないとしてもよい。しかし、Ｍ個のうちの１個の保護手段は、真の同期シンボルを検出したフレーム同期信号を表すパターンを検出したことを示す信号によって同期の捕捉動作を開始しているので、所定の保護段数分のフレーム周期の後に保護を完了し、同期捕捉状態に達することができる。
【００５１】
この結果、後方保護の際に入力データ系列に疑似同期シンボルが存在し、それらが真の同期シンボルよりも先に入力される場合でも、疑似同期シンボルと真の同期シンボルを合わせた数が保護回路の個数より小さいか等しい場合には、疑似同期シンボルが原因で生じる後方保護が完了するまでの遅延を除去し、速やかに真の同期を捕捉することができる。
【００５２】
請求項２記載の同期保護回路は、請求項１記載の同期保護回路において、制御手段からの信号の入力時を起点としたフレーム周期毎に同期シンボル検出手段からの信号の入力を確認し、入力が確認されたときに制御手段に対して信号の出力停止を示す信号を供給するよう保護手段を構成し、保護手段からの信号が入力されると以降Ｎ個の保護手段に対する同期の捕捉動作の開始を示す信号の出力を止めるよう制御手段を構成している。
【００５３】
この構成によれば、無駄な同期の捕捉動作の開始を防止することができる。
請求項３記載の同期保護回路は、請求項２記載の同期保護回路において、制御手段からの信号の入力時を起点としたフレーム周期毎に同期シンボル検出手段からの信号の入力を確認し、所定の回数連続して入力が確認されなかったときに同期パルスの出力を停止するように保護手段を構成し、少なくとも一つの保護手段が同期パルスを出力している状態から全ての保護手段が同期パルスを出力しない状態へと変化したときにＮ個の保護手段に対する同期の捕捉動作の開始を示す信号の供給を再開するように制御手段を構成している。
【００５４】
この構成によれば、同期はずれ状態となったときに、自動的に同期の捕捉動作を再開することができる。
請求項４記載の同期保護方法は、フレーム構造を有するディジタルデータ系列を入力とし、ディジタルデータ系列に含まれるフレーム同期信号に基づいて同期の捕捉を行うとともに同期の保護を行う同期保護方法であって、同期シンボル検出ステップと、制御ステップと、Ｎ個（ただし、Ｎは２以上の整数）の保護ステップとを含み、同期シンボル検出ステップは、ディジタルデータ系列よりフレーム同期信号を表す所定のパターンを検出し、所定のパターンを検出したことを示す信号を制御ステップとＮ個の保護ステップに供給し、制御ステップは、同期シンボル検出ステップからの信号が入力される毎に、Ｎ個の保護ステップのうちから一個の保護ステップを所定の順に選択し、選択された保護ステップのみに同期の捕捉動作の開始を示す信号を供給し、保護ステップは、制御ステップからの信号の入力毎に同期の捕捉動作を開始して同期が確立された場合に同期のタイミングを示す同期パルスを出力し、同期の捕捉動作では、制御ステップからの信号の入力時を起点としたフレーム周期毎に同期シンボル検出ステップからの信号の入力を確認し、所定の回数連続して入力が確認されたときに同期が確立したと判断する。
この方法によれば、同期の捕捉動作を複数並行することにより、最初に疑似同期シンボルが入力されても、これにとらわれることなく真の同期シンボルを捕捉し、速やかに同期捕捉を行うことができる。
【００５７】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照しながら説明する。
（第１の実施の形態）
図１にこの発明の第１の実施の形態における同期保護回路のブロック図を示す。図１において、１０１は入力端子、１０２は同期シンボル検出回路、１０３は制御回路、１０４，１０５は保護回路、１０６は選択回路、１０７は同期パルス出力端子である。保護回路１０４，１０５はともに同じ構成でよいが、ここでは区別のため、１０４を第１の保護回路、１０５を第２の保護回路とする。
【００５８】
ここで、各構成要素の相互関係と動作を説明する。ディジタルデータは、必要があれば並列データに変換された後、入力端子１０１より入力される。同期シンボル検出回路１０２は、入力されたディジタルデータ系列とあらかじめ決められているフレーム同期信号を表す同期シンボルとを比較し、両者が一致したときに一致パルスを出力して制御回路１０３と第１の保護回路１０４と第２の保護回路１０５とに供給する。制御回路１０３は、第１のスタートパルスを出力して第１の保護回路１０４に供給し、第２のスタートパルスを出力して第２の保護回路１０５に供給する。第１の保護回路１０４は前方保護および後方保護を行い、第１のＯＫパルスを出力して制御回路１０３に供給し、第１のフレームパルスと第１の同期状態信号とを出力して選択回路１０６に供給する。第２の保護回路１０５は前方保護および後方保護を行い、第２のＯＫパルスを出力して制御回路１０３に供給し、第２のフレームパルスと第２の同期状態信号とを出力して選択回路１０６に供給する。選択回路１０６は同期パルスを出力端子１０７より出力し、リセットパルスを制御回路１０３に供給する。
【００５９】
以下では、各部ブロックの構成例と動作について説明する。
同期シンボル検出回路１０２の動作は従来例で述べたものと同じであるので説明は省略する。
制御回路１０３の構成例のブロック図を図２に示す。図２において、２０１は一致パルス入力端子、２０２は第１のＯＫパルス入力端子、２０３は第２のＯＫパルス入力端子、２０４はリセットパルス入力端子、２０５はＤ−フリップフロップ、２０６，２０７，２１１，２１２はＡＮＤ回路、２０８はＯＲ回路、２０９はＲＳ−フリップフロップ、２１０はクロック再生回路、２１３は第１のスタートパルス出力端子、２１４は第２のスタートパルス出力端子である。
【００６０】
Ｄ−フリップフロップ２０５はＤ−フリップフロップ２０５の反転出力を入力とする。一致パルスはＤ−フリップフロップ２０５のクロック入力端子およびＡＮＤ回路２０６，２０７に供給される。ＡＮＤ回路２０７はＤ−フリップフロップ２０５の反転出力と一致パルスとの論理積をとり、その論理積演算結果ＳＴ１をＡＮＤ回路２１２に供給する。ＡＮＤ回路２０６はＤ−フリップフロップ２０５の非反転出力と一致パルスとの論理積をとり、その論理積演算結果ＳＴ２をＡＮＤ回路２１１に供給する。
【００６１】
ＯＲ回路２０８は第１のＯＫパルスと第２のＯＫパルスの論理和をとり、ＲＳ−フリップフロップ２０９のセット入力端子Ｓに入力する。リセットパルスはＲＳ−フリップフロップ２０９のリセット入力端子Ｒに入力される。クロック再生回路２１０よりシンボルクロックがＲＳ−フリップフロップ２０９のクロック入力端子ＣＫに入力される。ＲＳ−フリップフロップ２０９の反転出力信号はＡＮＤ回路２１１，２１２に供給される。
【００６２】
ＡＮＤ回路２１２は論理積演算結果ＳＴ１とＲＳ−フリップフロップ２０９の反転出力信号との論理積をとり、その論理積演算結果を第１のスタートパルス出力端子２１３より出力する。ＡＮＤ回路２１１は論理積演算結果ＳＴ２とＲＳ−フリップフロップ２０９の反転出力信号との論理積をとり、その論理積演算結果を第２のスタートパルス出力端子２１４より出力する。
【００６３】
上記のように制御回路１０３を構成したときの制御回路１０３に対するタイミングチャートを図３に示す。入力される一致パルス，第１のＯＫパルス，第２のＯＫパルスおよびリセットパルスに対して、論理積演算結果ＳＴ１，論理積演算結果ＳＴ２，ＲＳ−フリップフロップ２０９の反転出力信号，第１のスタートパルスおよび第２のスタートパルスは図３に示したようになる。
【００６４】
つまり、時刻ｔ１に一致パルスが“Ｈ”になると、論理積演算結果ＳＴ１および第１のスタートパルスが“Ｈ”になり、このとき論理積演算結果ＳＴ２および第２のスタートパルスは“Ｌ”である。時刻ｔ２に一致パルスが“Ｈ”になると、論理積演算結果ＳＴ２および第２のスタートパルスが“Ｈ”になり、論理積演算結果ＳＴ１および第１のスタートパルスは“Ｌ”である。そして、一致パルスが入力される度に論理積演算結果ＳＴ１と論理積演算結果ＳＴ２とが交互に“Ｈ”になる。
【００６５】
時刻ｔ３に第１のＯＫパルスが“Ｈ”になると、ＲＳ−フリップフロップ２０９の反転出力信号が“Ｌ”になり、これ以降第１および第２のスタートパルスは“Ｌ”となる。
時刻ｔ４，ｔ５に一致パルスが“Ｈ”となっても第１および第２のスタートパルスは“Ｌ”のままである。
【００６６】
時刻ｔ６にリセットパルスが“Ｈ”になると、ＲＳ−フリップフロップ２０９の反転出力信号が“Ｈ”となり、これ以降、時刻ｔ７，ｔ８と第１および第２のスタートパルスは再び交互に出力されるようになる。
すなわち、第１および第２のスタートパルスは一致パルスの入力に応じて一致パルスと同じタイミングで交互に出力されるが、いったん第１のＯＫパルスまたは第２のＯＫパルスのどちらかが入力されると、一致パルスの入力は受け付けられず、第１および第２のスタートパルスは出力されなくなる。この後、リセットパルスが入力されると、ＲＳ−フリップフロップ２０９の反転出力信号が再び“Ｈ”になり、第１および第２のスタートパルスは出力される。
【００６７】
つぎに、第１および第２の保護回路１０４，１０５について説明する。第１および第２の保護回路１０４，１０５はともに同じ構成でよい。図４に競合カウンタを用いた第１の保護回路１０４の構成例のブロック図を示す。図４において、４０１は一致パルス入力端子、４０２はＮＯＴ回路、４０３，４０４はＡＮＤ回路、４０５はＯＫカウンタ、４０６はＮＧカウンタ、４０７はＲＳ−フリップフロップ、４０８はスタートパルス入力端子、４０９はフレームカウンタ、４１０はフレームカウンタ制御回路、４１１はＯＫパルス出力端子、４１２はフレームパルス出力端子、４１３は同期状態信号出力端子である。
【００６８】
図４に示す保護回路１０４の構成は、類似はしているが従来例で示した保護回路９０１とはいくつかの点で異なっている。フレームカウンタ制御回路４１０は、制御回路１０３より入力される第１のスタートパルスと、フレームカウンタ４０９より出力される第１のフレームパルスとを入力としている。また、ＡＮＤ回路４０３の出力をＯＫパルス出力端子４１１より出力し、フレームカウンタ４０９の出力をフレームパルス出力端子４１２より出力し、ＲＳ−フリップフロップ４０７の出力を同期状態信号として同期状態信号出力端子４１３より出力するようにしている。
【００６９】
図４に示す保護回路１０４による前方保護および後方保護の際の各ブロックの動作は従来例の動作と基本的に同じであるが、フレームカウンタ制御回路４１０が従来例といくつかの点で異なっている。フレームカウンタ制御回路４１０は、第１のスタートパルスおよび第１のフレームパルスを入力とし、フレームカウンタクリアパルスを出力とし、つぎの２つの特徴を持つ。
【００７０】
（１）同期捕捉、同期はずれのいずれの状態にあっても、フレームパルスが入力された場合、同じタイミングでフレームカウンタクリアパルスを出力してフレームカウンタ４０９に供給する。
（２）初めてスタートパルスが入力された場合、またはスタートパルスが入力されてから１フレーム周期以上経過した後再度スタートパルスが入力された場合に、入力されたスタートパルスと同じタイミングでフレームカウンタクリアパルスを出力してフレームカウンタ４０９に供給する。ただし、スタートパルスが入力されてから１フレーム周期以内に再びスタートパルスが入力された場合にはこれを無視し、フレームカウンタクリアパルスは出力しない。
【００７１】
したがって、図４に示す保護回路１０４は、スタートパルスが入力されると直ちに後方保護による同期捕捉を開始するが、開始した後１フレーム周期以内に再びスタートパルスが入力された場合にはこれを無視し、後方保護を初めからやり直すことはない。ただし、先に後方保護を開始してから１フレーム周期以上経過した後スタートパルスが再度入力された場合には、これを受け付け、後方保護を初めからやり直す。
【００７２】
つぎに、選択回路１０６の構成例のブロック図を図５に示す。図５において、５０１は第１の同期状態信号入力端子、５０２は第１のフレームパルス入力端子、５０３は第２の同期状態信号入力端子、５０４は第２のフレームパルス入力端子、５０５，５０６，５１１はＡＮＤ回路、５０７，５０８はＯＲ回路、５０９は遅延回路、５１０はＮＯＴ回路、５１２は同期パルス出力端子、５１３はリセットパルス出力端子である。
【００７３】
以上のような構成において、ＡＮＤ回路５０５は、第１の同期状態信号と第１のフレームパルスの論理積をとり、その論理積演算結果をＯＲ回路５０７に供給する。ＡＮＤ回路５０６は、第２の同期状態信号と第２のフレームパルスの論理積をとり、その論理積演算結果をＯＲ回路５０７に供給する。ＯＲ回路５０８は、第１の同期状態信号と第２の同期状態信号の論理和をとり、その論理和演算結果をＮＯＴ回路５１０および遅延回路５０９に供給する。遅延回路５０９はＯＲ回路５０８の出力を１シンボル期間遅延してＡＮＤ回路５１１に供給する。ＯＲ回路５０７は、ＡＮＤ回路５０５の出力とＡＮＤ回路５０６の出力との論理和をとり、その論理和演算結果を同期パルス出力端子５１２より同期パルスとして出力する。ＡＮＤ回路５１１は、ＮＯＴ回路５１０と遅延回路５０９の出力との論理積をとり、その論理積演算結果をリセットパルス出力端子５１３よりリセットパルスとして出力する。
【００７４】
ここで、選択回路１０６の動作を図６のタイミングチャートにしたがって説明する。第１および第２の同期状態信号および第１および第２のフレームパルスが図６のように入力されたものとする。時刻ｔ１より第１の同期状態信号が“Ｈ”となっており、第１の保護回路１０４が後方保護を完了したことを示している。選択回路１０６は、入力される第１のフレームパルスまたは第２のフレームパルスのうち、後方保護が完了した保護回路から入力されるフレームパルスを同期パルスとして同期パルス出力端子５１２より出力する。したがって、図６の状態では、選択回路１０６は、第１のフレームパルスを第１の同期状態信号が“Ｈ”となる期間選択し、同期パルスとして時刻ｔ２より出力する。
【００７５】
また、後方保護開始の合図となるリセットパルスは同期捕捉状態から同期はずれ状態に変わったときに出力される。すなわち、時刻ｔ３にリセットパルスは“Ｈ”となる。
以下では、図１の第１および第２の保護回路１０４，１０５がともに図４で示した構成である第１の実施の形態において、後方保護により、同期はずれ状態から同期信号が捕捉される状態に至る様子を図７を用いて詳細に説明する。ただし、後方保護段数を２とする。
【００７６】
いま、データ系列が同期はずれ状態にある同期保護回路に入力されたとする。同期シンボル検出回路１０２により、同期シンボル（疑似同期シンボルを含む）が検出され、一致パルスが制御回路１０３に供給される。
時刻ｔ１において、初めて同期シンボルが入力されたとする。ただし、最初の同期シンボルは疑似同期シンボルであったとする。同期シンボル検出回路１０２がこれを検出し、同期はずれ状態において初めて一致パルスが時刻ｔ１に“Ｈ”となるとする。この入力を受け付けた制御回路１０３は同じタイミングで“Ｈ”となる第１のスタートパルスを第１の保護回路１０４のみに出力する。このとき第２のスタートパルスは“Ｌ”のままである。第１のスタートパルスの入力により第１の保護回路１０４のフレームカウンタの計数値は０にクリアされ、１フレームのシンボル数を計数し始める。すなわち、第１の保護回路１０４は疑似同期シンボルにより後方保護動作を開始したことになる。
【００７７】
時刻ｔ１より１フレーム周期以内のある時刻ｔ２において、真の同期シンボルが入力され、一致パルスが“Ｈ”となるとする。制御回路１０３はこれを受け付ける。制御回路１０３は、第１のスタートパルスと第２のスタートパルスを交互に出力するが、先の時刻ｔ１での一致パルスの入力に対し、第１の保護回路１０４に第１のスタートパルスを出力したため、時刻ｔ２には第２のスタートパルスを第２の保護回路１０５のみに出力する。このとき、第１のスタートパルスは“Ｌ”のままである。第２のスタートパルスの入力により第２の保護回路１０５のフレームカウンタの計数値は０にクリアされ、１フレームのシンボル数を計数し始める。すなわち、第２の保護回路１０５は、真の同期シンボルにより後方保護動作を開始したことになる。
【００７８】
時刻ｔ３において、再び疑似同期シンボルが入力され、一致パルスが“Ｈ”になったとする。ただし、時刻ｔ３は時刻ｔ１より１フレーム周期以内であるとする。制御回路１０３は第１のスタートパルスを第１の保護回路１０４に入力する。この第１の実施の形態での図４に示した保護回路では先にスタートパルスが入力された時刻より１フレーム周期以内に入力されたスタートパルスでは後方保護をやり直すことはない。したがって、先に第１のスタートパルスが時刻ｔ１に入力されて後方保護を開始した第１の保護回路１０４は、時刻ｔ３にスタートパルスが入力されても後方保護を再びやり直すことはなく、時刻ｔ４までフレーム周期を計数し続け、時刻ｔ４に計数が完了すると第１のフレームパルスが“Ｈ”になる。しかし、疑似同期シンボルに周期性はないため時刻ｔ４に一致パルスが“Ｈ”となることは無いものとする。
【００７９】
時刻ｔ５に再び疑似同期パルスが入力されたものとする。制御回路１０３は、先の一致パルス入力時に第１のスタートパルスに出力したため、時刻ｔ５では第２のスタートパルスを第２の保護回路１０５に出力する。しかし、先に第２のスタートパルスが時刻ｔ２に入力されて後方保護を開始した第２の保護回路１０５は、時刻ｔ５に第２のスタートパルスが入力されても後方保護を再びやり直すことはなく、１フレーム周期後の時刻ｔ６までフレーム周期を計数し続け、時刻ｔ６に計数が完了すると第２のフレームパルスが“Ｈ”になる。
【００８０】
時刻ｔ６において真の同期シンボルを検出し、一致パルスが“Ｈ”となったとする。一方、第２の保護回路１０５は時刻ｔ２に真の同期シンボルにより後方保護を開始しているため、１フレーム期間たった時刻ｔ６において第２のフレームパルスは“Ｈ”となる。したがって、一致パルスと第２のフレームパルスが時刻ｔ６に同時に“Ｈ”となり、第２のＯＫパルスが“Ｈ”になる。このとき、第１のＯＫパルスは“Ｌ”のままである。
【００８１】
第２のＯＫパルスが“Ｈ”になると、第２の保護回路１０５の内部のＯＫカウンタの計数値は１増え、第１の保護回路１０４の内部のＯＫカウンタの計数値は０のままである。また、第２の保護回路１０５より第２のＯＫパルスが制御回路１０３に入力される。第１のＯＫパルスまたは第２のＯＫパルスが一度“Ｈ”になると、制御回路１０３は一致パルスの入力を受け付けなくなる。すなわち、制御回路１０３に一致パルスが入力されても第１および第２のスタートパルスが“Ｈ”となることはない。この状態は、後方保護完了の後、同期捕捉状態から同期はずれ状態に移行したときに選択回路１０６から制御回路１０３にリセットパルスが入力されるまで続く。
【００８２】
このように、第１および第２の保護回路１０４，１０５に図４に示した構成を用いた場合には、時刻ｔ２に真の同期シンボルを検出した一致パルスで第２の保護回路１０５が後方保護を開始しているため、時刻ｔ２から時刻ｔ６までの１フレーム周期の間に疑似同期シンボルにより一致パルスが何度も“Ｈ”となって第１および第２のスタートパルスを第１および第２の保護回路１０４，１０５に何度出力しても、第２の保護回路１０５はこれを受け付けることなく後方保護を続け、時刻ｔ６に一致パルスが“Ｈ”になった時点で第２のＯＫパルスが出力されることになる。
【００８３】
時刻ｔ６より１フレーム周期以内のある時刻ｔ７に再び疑似同期パルスが入力されたとする。このとき一致パルスは“Ｈ”となるが、制御回路１０３は時刻ｔ６にＯＫパルスが入力されてからは一致パルスの入力を受け付けなくなるため、第１および第２のスタートパルスを出力することはない。したがって、いったん第１のＯＫパルスまたは第２のＯＫパルスが“Ｈ”になると、疑似同期シンボルにより一致パルスが何回“Ｈ”になろうとも、第１および第２の保護回路１０４，１０５が後方保護をやり直すことはない。
【００８４】
時刻ｔ８以降では真の同期パルスが周期的に連続して存在しているとする。真の同期シンボルに対して第２の保護回路１０５は保護段数分の後方保護動作を一致パルスが入力される度に行い、ＯＫパルスはフレーム周期毎に出力される。第２の保護回路１０５のＯＫカウンタは所定の保護段数まで計数を行う。一方、第１の保護回路１０４は、時刻ｔ３の疑似同期シンボルの入力により保護動作を開始したが、疑似同期シンボルに周期性がないために保護を完了することはない。
【００８５】
時刻ｔ８に真の同期パルスを検出したことにより一致パルスが“Ｈ”になると、第２の保護回路１０５の内部のＯＫカウンタの計数値が２となり、所定の保護段数分に達する。時刻ｔ８以降では第２の同期状態信号が“Ｈ”となり、選択回路１０６は第２の保護回路１０５が後方保護が完了したことを検知する。第１の保護回路１０４の内部のＯＫカウンタの計数値は０のままであり、第１の同期状態信号は“Ｌ”のままである。
【００８６】
さらに、選択回路１０６は、第２の同期状態信号が“Ｈ”となったことから、後方保護が完了した第２の保護回路１０５より入力されるフレームパルスを同期パルスとして時刻ｔ９より出力し、後方保護が完了する。
この結果、この発明の第１の実施の形態における同期保護回路の構成で、後方保護段数を２とした場合、最初に真の同期シンボルが検出されてから同期捕捉状態に至るまでに要する時間は２Ｔｆとなる。すなわち、従来例で要した時間より１Ｔｆ短縮できることを示している。
【００８７】
さらに、第１および第２の保護回路１０４，１０５に、図４に示した構成を用いた第１の実施の形態の場合には、上記説明したようにつぎの特長もある。すなわち、同期はずれ状態において、最初に１個の疑似同期シンボルが、つぎに真の同期シンボルが入力された場合には、その後入力されるデータに何回疑似同期シンボルが含まれていても確実に真の同期シンボルを捕捉することができる。
【００８８】
なお、前方保護の動作に関しては、従来の動作と同じであるので、詳細な説明は省略するが、同期捕捉状態から同期はずれ状態に移行したときに、選択回路１０６よりリセットパルスが制御回路１０３に供給される。リセットパルスが入力された制御回路１０３は一致パルスの入力を受け付ける状態となり、一致パルスが入力されると先に述べた後方保護が開始される。
【００８９】
このように、この発明の第１の実施の形態では、第１および第２の２個の保護回路１０４，１０５を持つことにより、同期はずれ状態において最初に疑似同期シンボルが入力され、続いてその１フレーム周期以内に真の同期シンボルが入力される場合に、２個のうちの第１の保護回路１０４は疑似同期シンボルの入力により後方保護を開始するため同期の捕捉に失敗するが、残りの第２の保護回路１０５はつぎに入力される真の同期シンボルによる後方保護を行って同期を捕捉することができる。このため、同期はずれ状態において１フレーム中のデータに疑似同期シンボルが１個発生し、それが真の同期シンボルよりも早く入力された場合でも場合でも、疑似同期シンボルにとらわれることなく真の同期シンボルを捕捉し、速やかに同期を捕捉することができる。
【００９０】
（第２の実施の形態）
以下では、この発明の第２の実施の形態の同期保護回路について説明する。第２の実施の形態の同期保護回路の基本的な構成は、図１で示したものと同じであり、第１の実施の形態との違いは、図１の第１および第２の保護回路１０４，１０５の構成および動作にあり、図１の同期シンボル検出回路１０２、制御回路１０３および選択回路１０６の構成および動作は第１の実施の形態と同じであるので、重複する部分の説明は省略する。
【００９１】
この第２の実施の形態における保護回路１０４，１０５は図８に示すような構成でよい。図８に競合カウンタを用いた第１の保護回路１０４の構成例のブロック図を示す。図中、図４と同じ番号の構成要素は同じものである。
図８の第１の保護回路１０４の構成では、スタートパルス入力端子４０８より入力されるスタートパルスをフレームカウンタ４０９のクリア入力端子への入力としている。
【００９２】
図８に示す第１の保護回路１０４による前方保護および後方保護の際の各ブロックの動作は従来例の動作と基本的に同じであるが、制御回路１０３よりスタートパルスが入力されたときには、直ちに１フレームの周期を計数するフレームカウンタ４０９の計数値を０にクリアし、計数を開始するようになっている点が異なる。したがって、図８に示す第１の保護回路１０４は、スタートパルスが入力されると直ちに後方保護による同期捕捉を開始する。また、後方保護を開始した後１フレーム周期が経過する以前に再びスタートパルスが入力された場合でもこれを受け付け、後方保護を初めからやり直す。
【００９３】
以下では、この第２の実施の形態において第１の保護回路１０４および第２の保護回路１０５がともに図８に示す構成を有する場合に、後方保護段数を２としたときの後方保護により、同期はずれ状態から同期信号が捕捉される状態に至る様子を図９を用いて詳細に説明する。
いま、データ系列が同期はずれ状態にある同期保護回路に入力されたとする。同期シンボル検出回路１０２により、同期シンボル（疑似同期シンボルを含む）が検出され、一致パルスが制御回路１０３に出力される。
【００９４】
時刻ｔ１において、疑似同期シンボルが入力されたとする。同期シンボル検出回路１０２がこれを検出し、同期はずれ状態において初めて一致パルスが時刻ｔ１に“Ｈ”となるとする。この入力を受け付けた制御回路１０３は同じタイミングで“Ｈ”となる第１のスタートパルスを第１の保護回路１０４のみに出力する。このとき第２のスタートパルスは“Ｌ”のままである。第１のスタートパルスの入力により第１の保護回路１０４のフレームカウンタの計数値は０にクリアされ、１フレームのシンボル数を計数し始める。すなわち、第１の保護回路１０４は疑似同期シンボルにより後方保護動作を開始したことになる。
【００９５】
時刻ｔ２において、真の同期シンボルが入力され、一致パルスが“Ｈ”となるとする。制御回路１０３はこれを受け付ける。制御回路１０３は第１のスタートパルスと第２のスタートパルスを交互に出力するが、先の時刻ｔ１での一致パルスの入力に対し、第１の保護回路１０４に第１のスタートパルスを出力したため、時刻ｔ２には第２のスタートパルスを第２の保護回路１０５のみに出力する。このとき第１のスタートパルスは“Ｌ”のままである。第２のスタートパルスの入力により第２の保護回路１０５のフレームカウンタの計数値は０にクリアされ、１フレームのシンボル数を計数し始める。すなわち、第２の保護回路１０５は、真の同期シンボルにより後方保護動作を開始したことになる。
【００９６】
時刻ｔ３において、再び疑似同期シンボルが入力され、一致パルスが“Ｈ”になったとする。ただし、時刻ｔ３は時刻ｔ１よりも１フレーム周期以内であるとする。制御回路１０３は第１のスタートパルスを第１の保護回路１０４に入力する。この第２の実施の形態での保護回路ではスタートパルスが入力されると直ちに後方保護を開始するようになっているので、先に第１のスタートパルスが時刻ｔ１に入力されて後方保護を開始した第１の保護回路１０４は、時刻ｔ３に第１のスタートパルスが入力されて後方保護を再びやり直す。
【００９７】
時刻ｔ４において真の同期シンボルを検出し、一致パルスが“Ｈ”となったとする。一方、第２の保護回路１０５は時刻ｔ２に真の同期シンボルにより後方保護を開始しているため、１フレーム期間たった時刻ｔ４において第２のフレームパルスは“Ｈ”となる。したがって、一致パルスと第２のフレームパルスが時刻ｔ４に同時に“Ｈ”となり、第２のＯＫパルスが“Ｈ”になり、第１のＯＫパルスは“Ｌ”のままである。
【００９８】
第２のＯＫパルスが“Ｈ”になると、第２の保護回路１０５の内部のＯＫカウンタの計数値は１増える。また、第２の保護回路１０５より第２のＯＫパルスは制御回路１０３に入力される。第１のＯＫパルスまたは第２のＯＫパルスが一度“Ｈ”になると、制御回路１０３は一致パルスの入力を受け付けなくなる。すなわち、制御回路１０３に一致パルスが入力されても第１および第２のスタートパルスが“Ｈ”となることはない。この状態は、後方保護完了の後、同期捕捉状態から同期はずれ状態に移行したときに選択回路１０６から制御回路１０３にリセットパルスが入力されるまで続く。
【００９９】
時刻ｔ３に第１の保護回路に第１のスタートパルスが入力されて後方保護を再びやり直し、時刻ｔ５に１フレーム周期の計数が完了するものとすると、第１のフレームパルスが時刻ｔ５に“Ｈ”になる。しかし、疑似同期シンボルに周期性はないため時刻ｔ５に一致パルスが“Ｈ”となることは無いものとする。
時刻ｔ４以降では真の同期パルスが周期的に連続して入力されるとする。真の同期シンボルに対して第２の保護回路１０５は保護段数分の後方保護動作を一致パルスが入力される度に行い、第２のＯＫパルスはフレーム周期毎に出力される。第２の保護回路１０５のＯＫカウンタは所定の保護段数まで計数を行う。一方、第１の保護回路１０４は、時刻ｔ４の疑似同期シンボルの入力により保護動作を開始したが、疑似同期シンボルに周期性がないために保護を完了することはない。第１の保護回路１０４の内部のＯＫカウンタの計数値は０のままであり、第１の同期状態信号は“Ｌ”のままである。
【０１００】
時刻ｔ６に真の同期シンボルを検出したことにより一致パルスが“Ｈ”になると、第２の保護回路１０５の内部のＯＫカウンタの計数値が２となり、所定の保護段数分に達する。時刻ｔ６以降では第２の同期状態信号が“Ｈ”となり、選択回路１０６は第２の保護回路１０５が後方保護が完了したことを検知する。さらに、選択回路１０６は、後方保護が完了した第２の保護回路１０５より入力されるフレームパルスを同期パルスとして時刻ｔ７より出力し、後方保護が完了する。
【０１０１】
この結果、この第２の実施の形態の同期保護回路の構成で後方保護段数を２とした場合、最初に真の同期シンボルが検出されてから同期捕捉状態に至るまでに要する時間は２Ｔｆとなる。すなわち、従来例で要した時間より１Ｔｆ短縮できることを示している。
さらに、第１および第２の保護回路１０４，１０５に図８に示した構成を用いたこの第２の実施の形態の場合には、つぎの特長もある。すなわち、従来の構成例の保護回路９０１および第１の実施の形態の保護回路１０４に必要であったフレームカウンタ制御回路が省略できることである。
【０１０２】
また、前方保護の動作に関しては、従来の動作と同じであるので詳細な説明は省略するが、同期捕捉状態から同期はずれ状態に移行したときに、選択回路１０６よりリセットパルスが制御回路１０３に出力される。リセットパルスが入力された制御回路１０３は一致パルスの入力を受け付ける状態となり、一致パルスが入力されると先に述べた後方保護が開始される。
【０１０３】
このように、この発明の第２の実施の形態においても、第１および第２の２個の保護回路１０４，１０５を持つことにより、同期はずれ状態において最初に疑似同期シンボルが入力され、続いてその１フレーム周期以内に真の同期シンボルが入力される場合に、２個のうちの第１の保護回路１０４は疑似同期シンボルの入力により後方保護を開始するため同期の捕捉に失敗するが、残りの第２の保護回路１０５はつぎに入力される真の同期シンボルによる後方保護を行って同期を捕捉することができる。このため、同期はずれ状態において１フレーム中のデータに疑似同期シンボルが１個発生し、それが真の同期シンボルよりも早く入力された場合でも、疑似同期シンボルにとらわれることなく真の同期シンボルを捕捉し、速やかに同期を捕捉することができる。
【０１０４】
（第３の実施の形態）
この発明の第１および第２の実施の形態では、保護回路を２個有する構成に関して述べたが、３個以上の保護回路を有する構成でも良い。そこで、保護回路をＮ個（Ｎは２以上の整数）有する場合のこの発明の第３の実施の形態について図１０を参照しながら説明する。図１０において、１０１は入力端子、１０２は同期シンボル検出回路、８０１は制御回路、８０２は保護回路群、８０３は選択回路、１０７は同期パルス出力端子である。
【０１０５】
保護回路群８０２は第１から第ＮまでのＮ個の保護回路８０２−１〜８０２−Ｎの集合である。各保護回路８０２−１〜８０２−Ｎは、上記第１または第２の実施の形態で述べた構成と同じでよい。
同期シンボル検出回路１０２は同期シンボルを検出して制御回路８０１および第１から第Ｎまでの保護回路８０２−１〜８０２−Ｎに一致パルスを供給する。
【０１０６】
制御回路８０１は、第１ないし第Ｎのスタートパルスを第１ないし第Ｎの保護回路８０２−１〜８０２−Ｎにそれぞれ供給する。この場合、第１ないし第Ｎのスタートパルスは、一致パルスが入力される毎に順次異なるものが出力されて、第１ないし第Ｎの保護回路８０２−１〜８０２−Ｎへ供給され、例えば、最初の一致パルスの入力時に第１のスタートパルスが第１の保護回路８０２−１へ供給され、２番目の一致パルスの入力時に第２のスタートパルスが第２の保護回路８０２−２へ供給され、以下、一致パルスが入力される毎に順次異なる第３ないし第Ｎの保護回路８０２−３〜８０２−Ｎに第３ないし第Ｎのスタートパルスが入力されることになり、それがサイクリックに繰り返されることになる。
【０１０７】
第１ないし第Ｎの保護回路８０２−１〜８０２−Ｎは、は、それぞれ第１ないし第ＮのＯＫパルスを出力してそれぞれ制御回路８０１に供給する。
第１ないし第Ｎの保護回路８０２−１〜８０２−Ｎは、それぞれ第１ないし第Ｎのフレームパルスを出力して選択回路８０３に供給する。
第１ないし第Ｎの保護回路８０２−１〜８０２−Ｎは、それぞれ第１ないし第Ｎの同期状態信号を出力して選択回路８０３に供給する。
【０１０８】
選択回路８０３は、リセットパルスを出力して制御回路８０１に供給し、同期パルスを同期パルス出力端子１０７より出力する。
各構成要素は基本的にすでに述べた第１および第２の実施の形態と同じ動作を行うので、重複する部分の説明は省略し、異なる部分について説明する。
いま、同期はずれ状態において最初に真の同期シンボルが入力される前に（Ｍ−１）個の疑似同期シンボルが連続して入力されるものとする。ただし、Ｍ≦Ｎとする。すなわち、真、疑似併せてＭ個の同期シンボルが入力されたとする。このとき、同期シンボル検出回路１０２は、Ｍ個の同期シンボルを検出してＭ回一致パルスを出力する。
【０１０９】
制御回路８０３は、最初の一致パルスが入力されると第１のスタートパルスを第１の保護回路８０２−１に出力し、つぎに一致パルスが入力されると第２のスタートパルスを第２の保護回路８０２−２に出力し、以降同様に一致パルスが入力される度に第３ないし第Ｍのスタートパルスの出力先を第３の保護回路８０２−３〜８０２−Ｍに順次切り替えながら出力し、Ｍ回目に一致パルスが入力されると第Ｍのスタートパルスを第Ｍの保護回路に一致パルスと同じタイミングで出力する。
【０１１０】
スタートパルスが入力された第１ないし第Ｍの保護回路８０２−１〜８０２−Ｍは各自後方保護を開始する。ただし、真の同期シンボルにより保護を開始した保護回路はＭ個のうちの１個、すなわち第Ｍの保護回路８０２−Ｍであり、残りの（Ｍ−１）個の第１から第（Ｍ−１）までの保護回路８０２−１〜８０２−（Ｍ−１）は疑似同期シンボルにより保護を開始している。疑似同期シンボルが保護段数分の数フレームにわたって同じ位置に存在する確率は極めて小さいため、（Ｍ−１）個の保護回路８０２−１〜８０２−（Ｍ−１）は同期を捕捉することは有り得ないものとしてよい。しかし、第Ｍの保護回路８０２−Ｍは、真の同期シンボルを検出した一致パルスによって後方保護を行っているので、所定の保護段数分のフレーム周期の後に保護を完了し、同期捕捉状態に達することができる。
【０１１１】
保護を完了すると、第Ｍの保護回路８０２−Ｍから出力される第Ｍの同期状態信号は“Ｈ”になる。これを検知して、選択回路８０７は第Ｍの保護回路８０２−Ｍより入力される第Ｍのフレームパルスを同期パルスとして同期パルス出力端子８０８より出力する。
また、図１０に示す構成を有する第３の実施の形態の前方保護の動作に関しては、従来の動作と同じであるので詳細な説明は省略するが、同期捕捉状態から同期はずれ状態に移行したときに、選択回路８０３よりリセットパルスが制御回路８０１に出力される。リセットパルスが入力された制御回路８０１は一致パルスの入力を受け付ける状態となり、一致パルスが入力されると先に述べた後方保護が開始される。
【０１１２】
このように、図１０に示す構成を有するこの発明の第３の実施の形態ではＮ個の保護回路８０２−１〜８０２−Ｎを持つことにより、同期はずれ状態において（Ｍ−１）個の疑似同期シンボルが、真の同期シンボルに先だって入力される場合であっても、Ｍ個の保護回路８０２−１〜８０２−Ｍで後方保護を開始し、その中の１個の保護回路８０２−Ｍで真の同期シンボルによる後方保護を行って同期を捕捉する。このため、同期はずれ状態において１フレーム中のデータに疑似同期シンボルが発生し、それが真の同期シンボルよりも早く入力された場合でも、疑似同期シンボルにとらわれることなく真の同期シンボルを捕捉し、速やかに同期を捕捉することができる。
【０１１３】
【発明の効果】
請求項１記載の同期保護回路によれば、同期はずれ状態において最初に疑似同期シンボルが入力されても、これにとらわれることなく真の同期シンボルを捕捉し、速やかに同期捕捉を行うことができる。つまり、Ｎ個の保護手段を設け、順次入力される最大Ｎ個の同期シンボルの入力に対応してＮ個の保護手段が順次同期の捕捉動作を開始させることができ、同期はずれ状態において最初に検出されたＭ個（Ｎ≧Ｍとする）の同期シンボルに（Ｍ−１）個の疑似同期シンボルと１個の真の同期シンボルが含まれていて、（Ｍ−１）個の疑似同期シンボルが連続して真の同期シンボルに先立って入力された場合でも、Ｍ個の保護手段で後方保護を開始し、その中の１個の保護手段は真の同期シンボルによる後方保護を完了して同期を捕捉するようにしているので、同期はずれ状態において真の同期シンボルが入力される前に入力される疑似同期シンボルが入力される場合でも、疑似同期シンボルと真の同期シンボルを合わせた個数が保護手段の個数よりも少ないか等しい場合には、疑似同期シンボルにとらわれることなく真の同期シンボルを確実に捕捉し、従来の構成よりも速やかに同期を捕捉することができる。
【０１１５】
請求項２記載の同期保護回路によれば、無駄な同期の捕捉動作の開始を防止することができる。
請求項３記載の同期保護回路によれば、同期はずれ状態となったときに、自動的に同期の捕捉動作を再開することができ、同期はずれ状態が長く続くことはない。
請求項４記載の同期保護方法によれば、同期はずれ状態において最初に疑似同期シンボルが入力されても、これにとらわれることなく真の同期シンボルを捕捉し、速やかに同期捕捉を行うことができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態における同期保護回路の構成を示すブロック図である。
【図２】この発明の第１の実施の形態における制御回路の構成を示すブロック図である。
【図３】この発明の第１の実施の形態における制御回路の動作を示すタイミングチャートである。
【図４】この発明の第１の実施の形態における保護回路の一例の構成を示すブロック図である。
【図５】この発明の第１の実施の形態における選択回路の構成を示すブロック図である。
【図６】この発明の第１の実施の形態における選択回路の動作を示すタイミングチャートである。
【図７】この発明の第１の実施の形態の同期保護回路の動作を説明するためのタイミングチャートである。
【図８】この発明の第２の実施の形態における同期保護回路のうちの保護回路の一例の構成を示すブロック図である。
【図９】この発明の第２の実施の形態における同期保護回路の動作を説明するためのタイミングチャートである。
【図１０】この発明の第３の実施の形態における同期保護回路の構成を示すブロック図である。
【図１１】従来の同期保護回路の一例の構成を示すブロック図である。
【図１２】同期保護回路に入力されるデータのフレーム構造の一例を示す概略図である。
【図１３】同期シンボル検出回路の入力に対する動作説明のための概略図である。
【図１４】従来の同期保護回路のうちの保護回路の構成を示すブロック図である。
【図１５】従来の同期保護回路による後方保護の動作説明のためのタイミングチャートである。
【図１６】従来の同期保護回路による前方保護の動作説明のためのタイミングチャートである。
【図１７】従来の同期保護回路による後方保護の動作説明のためのタイミングチャートである。
【符号の説明】
１０１ 入力端子
１０２ 同期シンボル検出回路（同期シンボル検出手段）
１０３ 制御回路（制御手段）
１０４ 保護回路（保護手段）
１０５ 保護回路（保護手段）
１０６ 選択回路（選択手段）
１０７ 同期パルス出力端子
８０１ 制御回路
８０２ 保護回路
８０３ 選択回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a synchronization protection circuit required in a receiving system when digital transmission is performed using QPSK (Quadrature Phase Shift Keying), multilevel QAM (Quadrature Amplitude Modulation), or the like.
[0002]
[Prior art]
In recent years, with the advancement of video signal band compression technology by digital signal processing, the transmission of digital data using QPSK, QAM, etc. is not only limited to the communication field, but is also likely to be widely spread to the broadcasting field. It is coming.
One of the most important elements in digital transmission is “synchronization”. Synchronization can be referred to as “time adjustment between transmission and reception”. It is no exaggeration to say that synchronization is the first clue when restoring the signal on the receiving side, and the strength of the synchronization affects the strength of the system. Therefore, protection of synchronization is an essential technology.
[0003]
Now, with respect to acquisition and protection of a frame synchronization signal in digital transmission, a method comprising synchronization signal detection, forward protection and backward protection may be used. Hereinafter, an example of a conventional synchronization protection circuit in which the above method is implemented will be described with reference to the drawings.
FIG. 11 is a block diagram showing a configuration of a conventional synchronization protection circuit. In FIG. 11, 101 is a digital data input terminal, 102 is a synchronization symbol detection circuit, 901 is a protection circuit, and 107 is a synchronization pulse output terminal.
[0004]
In the synchronization protection circuit as described above, digital data is input to the digital data input terminal 101 after being converted into parallel data if necessary. The synchronization symbol detection circuit 102 compares an input digital data sequence with a digital data sequence representing a predetermined frame synchronization signal (hereinafter referred to as “synchronization symbol” for convenience), and when both match, A positive polarity coincidence pulse is output to the protection circuit 901. The protection circuit 901 performs forward protection and backward protection for the detected frame synchronization signal, and outputs a synchronization pulse synchronized with the frame synchronization signal to the synchronization pulse output terminal 107 in a state where the synchronization is captured.
[0005]
Here, the operation of each circuit and the state of signal processing will be described in detail. First, the state of signal processing of the synchronization symbol detection circuit 102 will be described using an example. Assume that a data sequence having the frame structure shown in FIG. 12 is transmitted as an example. That is, when a symbol representing a frame synchronization signal is FS and symbols representing information are D0, D1, D2, and D3, the structure of one frame is one symbol FS representing a frame synchronization signal and four symbols representing information. The symbols D0, D1, D2 and D3 are a total of five symbols. However, some symbols D0, D1, D2 and D3 representing information coincide with the symbol FS representing the frame synchronization signal (D0 = FS or D1 = FS or D2 = FS or D3 = FS).
[0006]
When input data such as shown in FIG. 13A composed of digital data having such a frame structure is input to the synchronization symbol detection circuit 102, a coincidence pulse which is a positive output of the synchronization symbol detection circuit 102 Is as shown in FIG. However, the input data in FIG. 13A includes a symbol FS that appears periodically corresponding to the frame synchronization signal and a symbol FS that appears accidentally as an information symbol. The symbol FS appearing as representing the frame synchronization signal will be referred to as a “true synchronization symbol” for the sake of convenience, and the symbol FS appearing as symbols D0, D1, D2 or D3 representing the information will be referred to as a “pseudo synchronization symbol” for convenience. .
[0007]
When the input data as shown in FIG. 13A is input, the synchronization symbol detection circuit 102 becomes a logic level H (hereinafter referred to as “H”) when the symbol FS is detected, and otherwise the logic level L. (Hereinafter referred to as “L”) is output. Therefore, the synchronization symbol detection circuit 102 outputs a coincidence pulse as shown in FIG. 13B without distinguishing between a true synchronization symbol and a pseudo synchronization symbol. In FIG. 13A, a symbol FS without a hatched line indicates a true synchronization symbol, and a symbol FS with a hatched line indicates a symbol corresponding to a pseudo synchronization symbol. Further, in FIG. 13B, a pulse with no hatching indicates a coincidence pulse due to detection of a true synchronization symbol, and a pulse with a hatching indicates a coincidence pulse with detection of a pseudo synchronization symbol. Yes.
[0008]
Next, the configuration and operation of the protection circuit 901 will be described with reference to FIG. FIG. 14 shows a block diagram of a configuration example of the protection circuit 901 using the contention counter. In FIG. 14, 401 is a coincidence pulse input terminal, 402 is a NOT circuit, 403, 404 and 1202 are AND circuits, 405 is an OK counter, 406 is an NG counter, 407 is an RS flip-flop, 1201 is a frame counter control circuit, 409 Is a frame counter, and 107 is a synchronization pulse output terminal.
[0009]
In the protection circuit 901 as described above, the coincidence pulse inputted from the coincidence pulse input terminal 401 is inputted to the AND circuit 403, the NOT circuit 402 and the frame counter control circuit 1201. The AND circuit 403 calculates the logical product of the coincidence pulse and the frame pulse output from the frame counter 409, and supplies an OK pulse, which is the logical operation result, to the clear input terminal of the NG counter 406 and the count input terminal of the OK counter 405. To do.
[0010]
The NOT circuit 402 inverts the logic of the coincidence pulse and supplies it to the AND circuit 404. The AND circuit 404 calculates the logical product of the output of the NOT circuit 402 and the frame pulse output from the frame counter 409, and outputs the NG pulse as the logical operation result to the clear input terminal of the OK counter 405 and the count input of the NG counter 406. Supply to the terminal.
[0011]
The OK counter 405 counts the number of input OK pulses, and supplies the set pulse to the set input terminal S of the RS flip-flop 407 when the count value reaches a predetermined value (for example, 2). The predetermined value at this time is called the number of rear protection steps. The OK counter 405 is cleared to 0 when an NG pulse is input to the clear input terminal.
[0012]
The NG counter 406 counts the number of input NG pulses, and supplies a reset pulse to the reset input terminal R of the RS flip-flop 407 when the count value reaches a predetermined value (for example, 2). The predetermined value at this time is called the number of forward protection steps. The NG counter 406 clears the count value to 0 when an OK pulse is input to the clear input terminal.
[0013]
The RS flip-flop 407 outputs “H” to the output terminal Q when a set pulse is input to the set input terminal S, and “L” to the output terminal Q when a reset pulse is input to the reset input terminal R. Output.
The synchronization state signal output from the output terminal Q of the RS flip-flop 407 is input to the AND circuit 1202 and the frame counter control circuit 1201. The synchronization state signal is “H” in the synchronization acquisition state and “L” in the out-of-synchronization state.
[0014]
The frame counter control circuit 1201 receives the coincidence pulse, the frame pulse, and the synchronization state signal, outputs the frame counter clear pulse, and performs the following two operations.
(1) Whether the synchronization is acquired or out of synchronization, that is, whether the synchronization status signal is “H” or “L”, the frame counter is input at the same timing when the frame pulse is input. A clear pulse is output and supplied to the frame counter 409.
[0015]
(2) When a coincidence pulse is input for the first time in an out-of-synchronization state, that is, in a state where the synchronization state signal is “L”, or after a coincidence pulse is input in the out-of-synchronization state, the coincidence pulse is again received after one frame period or more. When inputted, the frame counter clear pulse is outputted at the same timing as the inputted coincidence pulse and supplied to the frame counter 409. However, if the coincidence pulse is inputted again within one frame period after the coincidence pulse is inputted, this is ignored and the frame counter clear pulse is not outputted.
[0016]
The frame counter 409 counts symbols, and outputs a frame pulse when the count value reaches a predetermined number of symbols of one frame, that is, a frame period, to the AND circuits 403, 404, 1202 and the frame counter control circuit 1201. Supply. When a frame counter clear pulse is input, the count value is set to zero.
[0017]
The AND circuit 1202 calculates the logical product of the synchronization state signal and the frame pulse and outputs the frame synchronization pulse from the synchronization pulse output terminal 107.
With the configuration example of the protection circuit 901 as described above, the state from the out-of-synchronization state to the state in which the synchronization signal is captured by back protection when the number of back protection stages is 2 will be described in detail with reference to FIG.
[0018]
It is assumed that a synchronization symbol (including a pseudo synchronization symbol) is detected from the digital data input to the synchronization symbol detection circuit 102 and a coincidence pulse is input to the protection circuit 901. However, all the circuits are assumed to be in the initial state.
When the frame pulse becomes “H” at time t1, the frame counter clear pulse becomes “H”. At this time, since the coincidence pulse is “L”, the output of the NOT circuit 402 is “H”. Therefore, when the frame pulse becomes “H”, the NG pulse that is the output of the AND circuit 404 becomes “H”, the count value of the OK counter 405 is cleared to 0, and the count value of the NG counter 406 becomes 1.
[0019]
The time when the synchronization symbol is first detected in the out-of-synchronization state is assumed to be t2. It is assumed that the coincidence pulse becomes “H” for the first time at this time t2. However, the synchronization symbol detected at this time is a true synchronization symbol, and the coincidence pulse is not hatched. When the coincidence pulse is input, the frame counter control circuit 1201 outputs a frame counter clear pulse at the same timing and supplies it to the frame counter 409. However, if the coincidence pulse is inputted again within one frame period after the coincidence pulse is inputted, this is ignored and the frame counter clear pulse is not outputted.
[0020]
When the frame counter clear pulse becomes “H”, the count value of the frame counter 409 is cleared to 0, and counting for one frame period is started. In the frame counter 409, the frame pulse becomes “H” at the time (time t4) one frame period (1Tf) after the synchronization symbol is detected. This operation is periodically repeated thereafter until the frame counter 409 is cleared. That is, the frame counter clear pulse becomes “H” at times t4, t6, and t7, and the frame pulse becomes “H” at times t6 and t7.
[0021]
Assume that a pseudo-synchronization symbol exists at time t3. The synchronization pattern detection circuit 102 that has detected the pseudo synchronization symbol sets the coincidence pulse to “H” at time t3. The coincidence pulse based on the pseudo-synchronization symbol is hatched for a mark. However, since the frame counter control circuit 1201 ignores the coincidence pulse (the coincidence pulse due to the pseudo synchronization symbol at time t3) received within one frame period from the time t2 when the coincidence pulse due to the true synchronization symbol was previously received, The counter clear pulse remains “L” (indicated by a circle in FIG. 15).
[0022]
It is assumed that a true synchronization symbol is detected at time t4 and the coincidence pulse becomes “H”. On the other hand, the frame pulse indicating that one period has elapsed from the frame counter 409 that started counting the frame period at time t2 becomes “H” at time t4. Accordingly, since the coincidence pulse and the frame pulse simultaneously become “H”, the OK pulse becomes “H”, the count value of the OK counter 405 becomes 1, and the count value of the NG counter 406 is cleared to 0. At this time, no NG pulse is output.
[0023]
It is assumed that a pseudo synchronization symbol exists at time t5. However, the time t5 is assumed to be a time within one frame period from the time t4 when the true synchronization symbol is detected first. The synchronization pattern detection circuit 102 that has detected the pseudo synchronization symbol outputs “H” to the coincidence pulse at time t5. However, since the frame counter control circuit 1201 ignores the coincidence pulse received within one frame period from the time t4 when the coincidence pulse was previously received, the frame counter clear pulse remains “L”.
[0024]
When a true synchronization symbol is detected at time t6, the coincidence pulse and the frame pulse again become “H” at the same time. The OK pulse becomes “H”, the count value of the OK counter 405 becomes 2, the number of protection stages is reached, and the count value of the NG counter 406 is cleared to 0. Since the OK counter 405 has reached the protection stage number, the set pulse becomes “H”, and the RS flip-flop 407 is set. The synchronization state signal which is the output of the set RS-flip flop 407 becomes “H” and reaches the state where the synchronization is captured.
[0025]
From time t7, the frame pulse is output as a synchronization pulse which is the final output.
As described above, the acquisition of synchronization only when the frame synchronization signal is continuously detected in the cycle of the frame length is called backward protection. In the case of backward protection with the above-described conventional configuration in which the number of backward protection stages is 2, when the data as described above is input, if the period of one frame is represented by Tf, synchronization is performed after a true synchronization symbol is input for the first time. It will take 2Tf to reach the capture state.
[0026]
Similarly, when the number of forward protection stages is set to 2, the state from the synchronization acquisition state to the synchronization loss state will be described in detail with reference to FIG.
Assume that a true synchronization pulse is detected at time t1. Since the coincidence pulse and the frame pulse simultaneously become “H” and the OK pulse becomes “H”, the count value of the OK counter 405 is increased by 1 from (n−1) to n (n is an arbitrary integer). In addition, since it is in the synchronization acquisition state, the synchronization state signal is “H” and the synchronization pulse is output. At this time, the NG pulse remains “L”, and the count value of the NG counter 406 is reset to 0. The frame counter clear pulse is output every frame period.
[0027]
It is assumed that a pseudo synchronization symbol is detected at a certain time t2 within one frame period from the time t1. Although the coincidence pulse becomes “H” at time t2, the frame counter control circuit 1201 ignores the coincidence pulse generated within one frame period from time t1 when the coincidence pulse was input first, so the frame counter is cleared at time t2. No pulse is output.
[0028]
Assume that a true synchronization symbol is detected again at time t3, and the coincidence pulse becomes “H”. At this time, similarly to the time t1, the coincidence pulse and the frame pulse simultaneously become “H”, and the OK pulse becomes “H”, so the count value of the OK counter 405 increases by 1 from n to (n + 1). In addition, since it is in the synchronization acquisition state, the synchronization state signal is “H” and the synchronization pulse is output. At this time, the NG pulse remains “L”, and the count value of the NG counter 406 is reset to 0. The frame counter clear pulse is output every frame period.
[0029]
It is assumed that a true synchronization symbol that should come originally does not come at time t4. At this time, the OK pulse remains “L”, the NG pulse becomes “H”, the count value of the NG counter 406 increases by 1, and the count value of the OK counter 405 is cleared to 0. However, even at this time, the synchronization state signal is “H”, both the frame pulse and the frame counter clear pulse are output, the synchronization pulse is output periodically, and the synchronization state is not lost.
[0030]
It is assumed that a true synchronization symbol that should originally come does not come at time t5. At this time, the NG pulse becomes “H”, the count value of the NG counter 406 increases by 1 to 2, and the count value of the OK counter 405 is cleared to 0. The NG counter 406 outputs a reset pulse because the count value has reached the number of forward protection stages. For this reason, the synchronization state signal becomes “L” from time t5, the synchronization pulse is not output, and the state shifts to the synchronization state until synchronization is acquired again by the backward protection.
[0031]
As described above, once the synchronization acquisition state is entered, the synchronization acquisition state is maintained as much as possible even if some synchronization symbols are not detected, and the synchronization is considered to be out of synchronization only when there are no consecutive frames of synchronization symbols. This is called forward protection.
[0032]
[Problems to be solved by the invention]
As described above, in the transmission of digital data having a frame structure, the same information symbol as a symbol representing a frame synchronization signal, that is, a pseudo synchronization symbol may be transmitted. Consider a case where a pseudo sync symbol is input prior to a true sync symbol when the conventional sync protection circuit shown in FIG. FIG. 17 shows a timing chart from the out-of-synchronization state to the synchronization acquisition state by back protection when the number of rear protection steps is 2. FIG. 17 shows the process from the out-of-synchronization state to the synchronization acquisition state. While explaining.
[0033]
Now, it is assumed that the synchronization symbol detection circuit 102 detects a symbol that matches the synchronization symbol from the input data series, and the matching pulse shown in FIG. Note that it is assumed that the input data series includes a true synchronization symbol that appears periodically and a pseudo synchronization symbol that appears randomly.
It is assumed that the coincidence pulse becomes “H” for the first time at time t1 in the out-of-synchronization state. However, it is assumed that this is due to the detection of a pseudo-synchronization symbol. Since the coincidence pulse becomes “H” for the first time, the frame counter control circuit 1201 outputs a frame counter clear pulse at the same timing, and the frame counter 409 starts counting the period of one frame length.
[0034]
It is assumed that the coincidence pulse becomes “H” at a certain time t2 within one frame period after the time t1 when the pseudo synchronization symbol is input first. However, this is due to the detection of a true synchronization symbol. Since the frame counter control circuit 1201 ignores the coincidence pulse that is input from the time when the coincidence pulse is first input until one frame period elapses (even if it is due to a true synchronization symbol), The frame counter clear pulse remains “L” at time t2. That is, since the protection circuit 901 cannot distinguish whether the input coincidence pulse is based on a true synchronization symbol or a pseudo synchronization symbol, backward protection is started by the coincidence pulse input first. In this example, since the pseudo-synchronization symbol that appears earlier is detected and protection is started, the true synchronization symbol that appears within one frame period thereafter is ignored.
[0035]
At time t3, a frame pulse indicating that one frame has elapsed by the frame counter 409 that started counting the frame period at time t1 is set to “H”. Since the pseudo synchronization symbol has no periodicity, the coincidence pulse is assumed to be “L” even at time t3. In general, pseudo-synchronization symbols are present randomly in a data sequence, so the probability that a pseudo-synchronization symbol present in one frame is present at the same position in the next frame is extremely small. Therefore, in this example, even if a pseudo symbol exists at time t1, it does not exist at the same position in the next frame. Since the coincidence pulse is “L” and only the frame pulse is “H”, the OK pulse remains “L”, the NG pulse is “H”, the count value of the NG counter 406 is incremented by 1, and the OK counter 405 The count value remains 0. The frame counter control circuit 1201 waits for input of the next coincidence pulse.
[0036]
It is assumed that the coincidence pulse becomes “H” by the true synchronization pulse at time t4. The frame counter control circuit 1201 receives the coincidence pulse input at time t4 and outputs the frame counter clear pulse at the same timing since one frame period or more has passed since the coincidence pulse input was accepted at time t1. In response to this, the frame counter 409 starts counting one frame period again. That is, the true synchronization symbol is finally captured from time t4 and protection is started again.
[0037]
It is assumed that the coincidence pulse becomes “H” by the true synchronization pulse at time t5. On the other hand, the frame counter 409 that has started counting the frame period at time t4 outputs a frame pulse at time t5. At this time, the coincidence pulse and the frame pulse simultaneously become “H”, and the NG pulse remains “L” and the OK pulse becomes “H”. Therefore, the count value of the OK counter 405 becomes 1, and the NG counter The count value of 406 is cleared to zero.
[0038]
When the coincidence pulse becomes “H” at time t6, the count value of the OK counter 405 becomes 2, and the protection stage number is reached. As a result, the set pulse and the synchronization state signal become “H” to complete the backward protection.
In the backward protection in which the synchronization acquisition is performed only when the synchronization signal is continuously detected in the cycle of the frame length, when the number of backward protection stages is set to 2, in the configuration of the conventional synchronization protection circuit, first, as shown in the above example, When a synchronization symbol is detected, 3Tf is required from the time when a true synchronization symbol is first detected until the synchronization acquisition state is reached. That is, when the first synchronization symbol detected in the out-of-sync state is a pseudo-synchronization symbol and a true sync symbol is input within one frame thereafter, the synchronization is not performed until the synchronization is acquired by performing backward protection. This shows that a delay of one frame period occurs as compared with the case where the first detected synchronization symbol is a true synchronization symbol.
[0039]
Since the protection circuit 901 cannot distinguish whether the input coincidence pulse is based on a true sync symbol or a pseudo sync symbol, the protection circuit 901 uses the coincidence pulse first input in the out-of-sync state to perform backward protection. Start. As described above, since the pseudo-synchronization symbol that appears earlier is detected and protection is started, the true synchronization symbol that appears within one frame period thereafter is ignored. For this reason, a delay of one frame period is generated before the synchronization is acquired, compared to the case where the synchronization symbol that is first input in the out-of-synchronization state is a true synchronization symbol.
[0040]
Furthermore, if a pseudo-synchronization symbol exists between time t3 and time t4 in the above example, the protection circuit erroneously starts backward protection again with this pseudo-synchronization symbol. The required time is further delayed by another one frame period, and becomes 4Tf.
As described above, in the conventional configuration, when the synchronization symbol first detected in the out-of-synchronization state is not a true synchronization symbol but a pseudo-synchronization symbol, and backward protection is erroneously started by this pseudo-synchronization symbol, Since the true synchronization symbol input within one frame is ignored thereafter, the time required to reach the synchronization acquisition state is at least one frame compared with the case where backward protection is first started by the true synchronization symbol. There is a problem that a delay corresponding to.
[0041]
The present invention solves the above-described problem. Even if a pseudo-synchronization symbol is first input in an out-of-synchronization state, a true synchronization symbol can be captured without being caught, and synchronization can be quickly acquired. An object is to provide a protection circuit.
[0042]
[Means for Solving the Problems]
  The synchronization protection circuit according to claim 1 receives a digital data sequence having a frame structure as an input., DeA synchronization protection circuit that captures synchronization and protects synchronization based on a frame synchronization signal included in a digital data sequence, and includes N synchronization symbol detection means, control means, and N (where N is 2 or more). (Integer) protection means. Synchronization symbol detection means, DeA predetermined pattern representing a frame synchronization signal is detected from the digital data series., PlaceA signal indicating that a certain pattern has been detected is supplied to the control means and the N protection means. The control means selects one protection means from among the N protection means in a predetermined order every time a signal from the synchronization symbol detection means is input, and selects the selected protection procedure.SteppedOnly a signal indicating the start of the synchronous acquisition operation is supplied. The protection means is provided each time a signal is input from the control means.When synchronization acquisition is started and synchronization is established, a synchronization pulse indicating the timing of synchronization is output.Check the signal input from the synchronization symbol detection means for each frame period starting from the signal input from the control means., PlaceA certain number of timesInputSync when confirmedIs establishedTo do.
[0043]
  thisConstitutionAccording toBy performing multiple synchronization acquisition operations in parallel, even if a pseudo-synchronization symbol is initially input, a true synchronization symbol can be acquired without being caught by this, and synchronization acquisition can be performed quickly. Is not required, and the structure is simple and inexpensive..
[0046]
  Here, the configuration of the synchronization protection circuit will be further described. This synchronization protection circuit is a digital signal transmission having a frame structure of a constant period and a constant frame synchronization signal transmitted at the same period as the frame period, and a predetermined signal sequence (hereinafter referred to as an input digital data sequence) and a synchronization signal. (Referred to as a synchronization symbol)It has a synchronization symbol detection means.
[0048]
  When synchronization is supplemented, there are M synchronization symbols in the first input data sequence.. Here, N ≧ M. However, the M synchronization symbols are composed of one true synchronization symbol representing a synchronization signal and (M−1) information symbols (hereinafter referred to as “pseudo symbols”) matching the true synchronization symbol, It is assumed that (M−1) pseudo-synchronization symbols are continuously input prior to one true synchronization symbol. At this time, the synchronization symbol detection circuit detects M synchronization symbols, and M synchronization symbols are detected.A signal indicating that a pattern representing the frame sync signal has been detected.Output.
[0049]
  Each time a signal indicating that a pattern representing a frame synchronization signal has been detected is input, the control means selects one protection means from among the N protection means in a predetermined order, and the selected protection means To supply a signal indicating the start of the synchronization acquisition operation. The M protection means to which the signal indicating the start of the synchronization acquisition operation is input starts the synchronization acquisition operation..
[0050]
  Here, (M-1) of M piecesProtective measuresDetected a pseudo sync symbolA synchronization acquisition operation is started by a signal indicating that a pattern representing a frame synchronization signal has been detected.However, since the probability that the pseudo-synchronization symbol exists in the same position over several frames corresponding to the number of protection stages is extremely small, it may not be possible to acquire synchronization. But one of M protectionsmeansDetected a true sync symbolA synchronization acquisition operation is started by a signal indicating that a pattern representing a frame synchronization signal has been detected.Therefore, the protection is completed after the frame period of the predetermined number of protection stages, and the synchronization acquisition state can be reached.
[0051]
  ThisAs a result, a pseudo-synchronization symbol is added to the input data series during backward protection.ExistEven if they are input before the true sync symbol, if the total number of the pseudo sync symbol and the true sync symbol is smaller than or equal to the number of protection circuits, the backward caused by the pseudo sync symbol The delay until protection is complete can be removed and true synchronization can be captured quickly.
[0052]
  Claim2The synchronization protection circuit described is claimed in claim1In the described synchronization protection circuit,The signal input from the synchronization symbol detection means is confirmed at every frame period starting from the signal input from the control means, and when the input is confirmed, a signal indicating output stop of the signal is sent to the control means.Configure the protective means to supply,When the signal from the protection means is input, the output of the signal indicating the start of the synchronization acquisition operation for the N protection means is thereafter performed.The control means is configured to stop.
[0053]
  According to this configuration,It is possible to prevent the start of useless synchronization acquisition operation..
  Claim3The synchronization protection circuit described is claimed in claim2In the described synchronization protection circuit,The input of the signal from the synchronization symbol detection means is confirmed every frame period starting from the input of the signal from the control means, and the output of the synchronization pulse is stopped when the input is not confirmed for a predetermined number of times.Configure the protective measures asSupply of a signal indicating the start of a synchronization acquisition operation for N protection means when at least one protection means changes from a state in which a synchronization pulse is output to a state in which all protection means do not output a synchronization pulse.The control means is configured to resume.
[0054]
  According to this configuration, the synchronization capturing operation can be automatically restarted when the synchronization is lost.
  According to a fourth aspect of the present invention, there is provided the synchronization protection method, wherein a digital data sequence having a frame structure is input., DeA synchronization protection method for capturing synchronization and protecting synchronization based on a frame synchronization signal included in a digital data sequence, comprising a synchronization symbol detection step, a control step, and N (where N is 2 or more) Including an integer) protection step,sameThe initial symbol detection step, DeA predetermined pattern representing a frame synchronization signal is detected from the digital data series., PlaceSignal indicating that a certain pattern has been detectedControlYour stepAnd NSupply to the protection step, SystemThe steps are,sameEvery time a signal from the initial symbol detection step is input, NOne protection step is selected from the protection steps in a predetermined order, and only the selected protection step is supplied with a signal indicating the start of a synchronous acquisition operation., KeepProtection step, SystemEvery time a signal is input from the control stepWhen synchronization acquisition is started and synchronization is established, a synchronization pulse indicating the timing of synchronization is output.Every frame period starting from the input of the signal from the control stepSame asConfirms the signal input from the initial symbol detection step and synchronizes when the input is confirmed a predetermined number of timesIs establishedTo do.
  According to this method, by performing a plurality of synchronization acquisition operations in parallel, even if a pseudo-synchronization symbol is first input, a true synchronization symbol can be acquired without being caught by this, and synchronization acquisition can be performed quickly. .
[0057]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 shows a block diagram of a synchronization protection circuit according to the first embodiment of the present invention. In FIG. 1, 101 is an input terminal, 102 is a synchronization symbol detection circuit, 103 is a control circuit, 104 and 105 are protection circuits, 106 is a selection circuit, and 107 is a synchronization pulse output terminal. The protection circuits 104 and 105 may have the same configuration, but here, for the sake of distinction, 104 is a first protection circuit and 105 is a second protection circuit.
[0058]
Here, the mutual relationship and operation of each component will be described. Digital data is input to the input terminal 101 after being converted into parallel data if necessary. The synchronization symbol detection circuit 102 compares the input digital data sequence with a synchronization symbol representing a predetermined frame synchronization signal, and outputs a coincidence pulse when the two coincide with each other to output a coincidence pulse from the control circuit 103 and the first synchronization symbol. This is supplied to the protection circuit 104 and the second protection circuit 105. The control circuit 103 outputs a first start pulse and supplies it to the first protection circuit 104, and outputs a second start pulse and supplies it to the second protection circuit 105. The first protection circuit 104 performs forward protection and rearward protection, outputs a first OK pulse and supplies it to the control circuit 103, and outputs a first frame pulse and a first synchronization state signal to select a circuit. 106. The second protection circuit 105 performs forward protection and rearward protection, outputs a second OK pulse and supplies it to the control circuit 103, and outputs a second frame pulse and a second synchronization state signal to select the circuit. 106. The selection circuit 106 outputs a synchronization pulse from the output terminal 107 and supplies a reset pulse to the control circuit 103.
[0059]
Below, the structural example and operation | movement of each part block are demonstrated.
Since the operation of the synchronization symbol detection circuit 102 is the same as that described in the conventional example, description thereof is omitted.
A block diagram of a configuration example of the control circuit 103 is shown in FIG. In FIG. 2, 201 is a coincidence pulse input terminal, 202 is a first OK pulse input terminal, 203 is a second OK pulse input terminal, 204 is a reset pulse input terminal, 205 is a D-flip flop, 206, 207 and 211. , 212 is an AND circuit, 208 is an OR circuit, 209 is an RS flip-flop, 210 is a clock recovery circuit, 213 is a first start pulse output terminal, and 214 is a second start pulse output terminal.
[0060]
The D flip-flop 205 receives the inverted output of the D flip-flop 205 as an input. The coincidence pulse is supplied to the clock input terminal of the D flip-flop 205 and the AND circuits 206 and 207. The AND circuit 207 calculates the logical product of the inverted output of the D-flip flop 205 and the coincidence pulse, and supplies the logical product operation result ST1 to the AND circuit 212. The AND circuit 206 calculates the logical product of the non-inverted output of the D flip-flop 205 and the coincidence pulse, and supplies the logical product operation result ST2 to the AND circuit 211.
[0061]
The OR circuit 208 takes a logical sum of the first OK pulse and the second OK pulse and inputs the logical sum to the set input terminal S of the RS flip-flop 209. The reset pulse is input to the reset input terminal R of the RS flip-flop 209. The symbol clock is input from the clock recovery circuit 210 to the clock input terminal CK of the RS-flip flop 209. An inverted output signal of the RS flip-flop 209 is supplied to the AND circuits 211 and 212.
[0062]
The AND circuit 212 calculates the logical product of the logical product operation result ST1 and the inverted output signal of the RS flip-flop 209, and outputs the logical product operation result from the first start pulse output terminal 213. The AND circuit 211 calculates the logical product of the logical product operation result ST2 and the inverted output signal of the RS flip-flop 209 and outputs the logical product operation result from the second start pulse output terminal 214.
[0063]
FIG. 3 shows a timing chart for the control circuit 103 when the control circuit 103 is configured as described above. In response to the input coincidence pulse, first OK pulse, second OK pulse and reset pulse, logical product operation result ST1, logical product operation result ST2, inverted output signal of RS flip-flop 209, first start The pulse and the second start pulse are as shown in FIG.
[0064]
That is, when the coincidence pulse becomes “H” at time t1, the AND operation result ST1 and the first start pulse become “H”. At this time, the AND operation result ST2 and the second start pulse are “L”. is there. When the coincidence pulse becomes “H” at time t2, the AND operation result ST2 and the second start pulse become “H”, and the AND operation result ST1 and the first start pulse are “L”. Each time the coincidence pulse is input, the logical product operation result ST1 and the logical product operation result ST2 alternately become “H”.
[0065]
When the first OK pulse becomes “H” at time t3, the inverted output signal of the RS flip-flop 209 becomes “L”, and thereafter, the first and second start pulses become “L”.
Even when the coincidence pulse becomes “H” at times t4 and t5, the first and second start pulses remain “L”.
[0066]
When the reset pulse becomes “H” at time t6, the inverted output signal of the RS flip-flop 209 becomes “H”, and thereafter, the times t7 and t8 and the first and second start pulses are alternately output again. It becomes like this.
That is, the first and second start pulses are alternately output at the same timing as the coincidence pulse in response to the coincidence pulse input, but either the first OK pulse or the second OK pulse is once inputted. Then, the input of the coincidence pulse is not accepted, and the first and second start pulses are not output. Thereafter, when a reset pulse is input, the inverted output signal of the RS flip-flop 209 becomes “H” again, and the first and second start pulses are output.
[0067]
Next, the first and second protection circuits 104 and 105 will be described. Both the first and second protection circuits 104 and 105 may have the same configuration. FIG. 4 shows a block diagram of a configuration example of the first protection circuit 104 using a contention counter. In FIG. 4, 401 is a coincidence pulse input terminal, 402 is a NOT circuit, 403 and 404 are AND circuits, 405 is an OK counter, 406 is an NG counter, 407 is an RS flip-flop, 408 is a start pulse input terminal, and 409 is a frame. A counter 410 is a frame counter control circuit, 411 is an OK pulse output terminal, 412 is a frame pulse output terminal, and 413 is a synchronization state signal output terminal.
[0068]
The configuration of the protection circuit 104 shown in FIG. 4 is similar, but differs from the protection circuit 901 shown in the conventional example in several points. The frame counter control circuit 410 receives the first start pulse input from the control circuit 103 and the first frame pulse output from the frame counter 409. Also, the output of the AND circuit 403 is output from the OK pulse output terminal 411, the output of the frame counter 409 is output from the frame pulse output terminal 412, and the output of the RS flip-flop 407 is used as the synchronization state signal, and the synchronization state signal output terminal 413. I try to output more.
[0069]
The operation of each block at the time of forward protection and backward protection by the protection circuit 104 shown in FIG. 4 is basically the same as that of the conventional example, but the frame counter control circuit 410 differs from the conventional example in several points. Yes. The frame counter control circuit 410 receives the first start pulse and the first frame pulse, outputs the frame counter clear pulse, and has the following two characteristics.
[0070]
(1) When a frame pulse is input in either of the synchronization acquisition state or the synchronization loss state, a frame counter clear pulse is output at the same timing and supplied to the frame counter 409.
(2) When the start pulse is input for the first time, or when the start pulse is input again after one frame period has elapsed since the start pulse was input, the frame counter clear pulse is input at the same timing as the input start pulse. Is supplied to the frame counter 409. However, if the start pulse is input again within one frame period after the start pulse is input, this is ignored and the frame counter clear pulse is not output.
[0071]
Therefore, the protection circuit 104 shown in FIG. 4 starts the synchronization acquisition by the backward protection as soon as the start pulse is input, but ignores this if the start pulse is input again within one frame period after the start. And you do n’t have to start over and over again. However, if a start pulse is input again after one frame period has elapsed since the start of the backward protection, this is accepted and the backward protection is restarted from the beginning.
[0072]
Next, a block diagram of a configuration example of the selection circuit 106 is shown in FIG. In FIG. 5, 501 is a first synchronization state signal input terminal, 502 is a first frame pulse input terminal, 503 is a second synchronization state signal input terminal, 504 is a second frame pulse input terminal, 505, 506 511 is an AND circuit, 507 and 508 are OR circuits, 509 is a delay circuit, 510 is a NOT circuit, 512 is a synchronization pulse output terminal, and 513 is a reset pulse output terminal.
[0073]
In the configuration as described above, the AND circuit 505 calculates the logical product of the first synchronization state signal and the first frame pulse and supplies the logical product operation result to the OR circuit 507. The AND circuit 506 calculates the logical product of the second synchronization state signal and the second frame pulse, and supplies the logical product operation result to the OR circuit 507. The OR circuit 508 calculates the logical sum of the first synchronization state signal and the second synchronization state signal, and supplies the logical sum operation result to the NOT circuit 510 and the delay circuit 509. The delay circuit 509 delays the output of the OR circuit 508 by one symbol period and supplies it to the AND circuit 511. The OR circuit 507 calculates the logical sum of the output of the AND circuit 505 and the output of the AND circuit 506 and outputs the logical sum operation result from the synchronization pulse output terminal 512 as a synchronization pulse. The AND circuit 511 takes a logical product of the output of the NOT circuit 510 and the delay circuit 509 and outputs the logical product operation result from the reset pulse output terminal 513 as a reset pulse.
[0074]
Here, the operation of the selection circuit 106 will be described with reference to the timing chart of FIG. Assume that the first and second synchronization state signals and the first and second frame pulses are input as shown in FIG. The first synchronization state signal is “H” from time t1, indicating that the first protection circuit 104 has completed the backward protection. The selection circuit 106 outputs, from the synchronization pulse output terminal 512, a frame pulse input from the protection circuit for which backward protection has been completed, out of the input first frame pulse or second frame pulse. Therefore, in the state of FIG. 6, the selection circuit 106 selects the first frame pulse during the period when the first synchronization state signal is “H”, and outputs it as a synchronization pulse from time t2.
[0075]
Further, a reset pulse serving as a signal for starting the backward protection is output when the synchronization acquisition state is changed to the out-of-synchronization state. That is, the reset pulse becomes “H” at time t3.
In the following, in the first embodiment in which both the first and second protection circuits 104 and 105 in FIG. 1 have the configuration shown in FIG. 4, the synchronization signal is captured from the out-of-synchronization state by the backward protection. A state of reaching will be described in detail with reference to FIG. However, the number of rear protection steps is 2.
[0076]
Assume that a data series is input to a synchronization protection circuit that is out of synchronization. A synchronization symbol (including a pseudo synchronization symbol) is detected by the synchronization symbol detection circuit 102, and a coincidence pulse is supplied to the control circuit 103.
It is assumed that a synchronization symbol is input for the first time at time t1. However, it is assumed that the first synchronization symbol is a pseudo synchronization symbol. Assume that the synchronization symbol detection circuit 102 detects this, and the coincidence pulse becomes “H” at time t1 for the first time in an out of synchronization state. Upon receiving this input, the control circuit 103 outputs a first start pulse that becomes “H” at the same timing only to the first protection circuit 104. At this time, the second start pulse remains “L”. With the input of the first start pulse, the count value of the frame counter of the first protection circuit 104 is cleared to 0 and starts counting the number of symbols in one frame. That is, the first protection circuit 104 has started the backward protection operation with the pseudo synchronization symbol.
[0077]
It is assumed that a true synchronization symbol is input at a certain time t2 within one frame period from the time t1, and the coincidence pulse becomes “H”. The control circuit 103 accepts this. The control circuit 103 alternately outputs the first start pulse and the second start pulse, but outputs the first start pulse to the first protection circuit 104 in response to the coincidence pulse input at the previous time t1. Therefore, the second start pulse is output only to the second protection circuit 105 at time t2. At this time, the first start pulse remains “L”. With the input of the second start pulse, the count value of the frame counter of the second protection circuit 105 is cleared to 0 and starts counting the number of symbols in one frame. That is, the second protection circuit 105 has started the backward protection operation with a true synchronization symbol.
[0078]
It is assumed that the pseudo synchronization symbol is input again at time t3 and the coincidence pulse becomes “H”. However, it is assumed that time t3 is within one frame period from time t1. The control circuit 103 inputs the first start pulse to the first protection circuit 104. In the protection circuit shown in FIG. 4 in the first embodiment, the backward protection is not performed again with the start pulse input within one frame period from the time when the start pulse is input first. Therefore, the first protection circuit 104, which has started the backward protection when the first start pulse is first input at time t1, does not restart the backward protection again even when the start pulse is input at time t3. The frame period is continuously counted until the first frame pulse becomes “H” when the counting is completed at time t4. However, since the pseudo synchronization symbol has no periodicity, it is assumed that the coincidence pulse does not become “H” at time t4.
[0079]
It is assumed that the pseudo synchronization pulse is input again at time t5. Since the control circuit 103 outputs the first start pulse when the previous coincidence pulse is input, the control circuit 103 outputs the second start pulse to the second protection circuit 105 at time t5. However, the second protection circuit 105 that has started the backward protection when the second start pulse is input at the time t2 does not restart the backward protection again even if the second start pulse is input at the time t5. The frame period continues to be counted until time t6 after one frame period, and when the counting is completed at time t6, the second frame pulse becomes “H”.
[0080]
Assume that a true synchronization symbol is detected at time t6 and the coincidence pulse becomes “H”. On the other hand, since the second protection circuit 105 starts backward protection with a true synchronization symbol at time t2, the second frame pulse becomes “H” at time t6 after one frame period. Therefore, the coincidence pulse and the second frame pulse become “H” at the same time t6, and the second OK pulse becomes “H”. At this time, the first OK pulse remains “L”.
[0081]
When the second OK pulse becomes “H”, the count value of the OK counter in the second protection circuit 105 increases by 1, and the count value of the OK counter in the first protection circuit 104 remains 0. . A second OK pulse is input from the second protection circuit 105 to the control circuit 103. Once the first OK pulse or the second OK pulse becomes “H”, the control circuit 103 does not accept the input of the coincidence pulse. That is, even if the coincidence pulse is input to the control circuit 103, the first and second start pulses do not become “H”. This state continues until the reset pulse is input from the selection circuit 106 to the control circuit 103 when the synchronization protection state is shifted to the out-of-synchronization state after completion of the backward protection.
[0082]
As described above, when the configuration shown in FIG. 4 is used for the first and second protection circuits 104 and 105, the second protection circuit 105 is moved backward by the coincidence pulse in which the true synchronization symbol is detected at time t2. Since the protection is started, the coincidence pulse becomes “H” many times by the pseudo synchronization symbol during one frame period from the time t2 to the time t6, and the first and second start pulses are changed to the first and second start pulses. 2, the second protection circuit 105 continues the backward protection without accepting this, and when the coincidence pulse becomes “H” at time t 6, the second OK is performed. A pulse will be output.
[0083]
It is assumed that the pseudo synchronization pulse is input again at a certain time t7 within one frame period from the time t6. At this time, the coincidence pulse becomes “H”, but the control circuit 103 does not accept the coincidence pulse input after the OK pulse is inputted at time t6, and therefore does not output the first and second start pulses. . Therefore, once the first OK pulse or the second OK pulse becomes “H”, no matter how many times the coincidence pulse becomes “H” by the pseudo synchronization symbol, the first and second protection circuits 104 and 105 There is no need to redo back protection.
[0084]
It is assumed that true synchronization pulses are present periodically and continuously after time t8. The second protection circuit 105 performs a backward protection operation corresponding to the number of protection stages each time a coincidence pulse is input for a true synchronization symbol, and an OK pulse is output every frame period. The OK counter of the second protection circuit 105 counts up to a predetermined number of protection stages. On the other hand, the first protection circuit 104 starts the protection operation by the input of the pseudo synchronization symbol at time t3, but does not complete the protection because the pseudo synchronization symbol has no periodicity.
[0085]
When the coincidence pulse becomes “H” by detecting the true synchronization pulse at time t8, the count value of the OK counter in the second protection circuit 105 becomes 2, and reaches the predetermined number of protection stages. After time t8, the second synchronization state signal becomes “H”, and the selection circuit 106 detects that the second protection circuit 105 has completed the backward protection. The count value of the OK counter inside the first protection circuit 104 remains 0, and the first synchronization state signal remains “L”.
[0086]
Further, since the second synchronization state signal becomes “H”, the selection circuit 106 outputs the frame pulse input from the second protection circuit 105 that has completed the backward protection as a synchronization pulse from time t9, Back protection is complete.
As a result, in the configuration of the synchronization protection circuit according to the first embodiment of the present invention, when the number of backward protection stages is 2, the time required from the first detection of the true synchronization symbol to the synchronization acquisition state is as follows. 2Tf. That is, it shows that the time required for the conventional example can be shortened by 1 Tf.
[0087]
Furthermore, in the case of the first embodiment using the configuration shown in FIG. 4 for the first and second protection circuits 104 and 105, there are the following features as described above. That is, in the out-of-synchronization state, when one pseudo-synchronization symbol is first input and then a true synchronization symbol is input, it is ensured that the number of times the pseudo-synchronization symbol is included in the subsequently input data. True synchronization symbols can be captured.
[0088]
Since the forward protection operation is the same as the conventional operation, a detailed description thereof is omitted. However, the reset pulse is sent from the selection circuit 106 to the control circuit 103 when the synchronization capture state is shifted to the out of synchronization state. Supplied. The control circuit 103 to which the reset pulse is input is in a state of accepting the input of the coincidence pulse, and when the coincidence pulse is input, the backward protection described above is started.
[0089]
As described above, according to the first embodiment of the present invention, by having the first and second protection circuits 104 and 105, a pseudo-synchronization symbol is first input in an out-of-synchronization state, and then When a true synchronization symbol is input within one frame period, the first protection circuit 104 of the two fails to acquire synchronization because it starts backward protection by inputting a pseudo synchronization symbol, The second protection circuit 105 can capture the synchronization by performing backward protection with the next true synchronization symbol. Therefore, even if one pseudo-synchronization symbol is generated in the data in one frame in the out-of-synchronization state and it is input earlier than the true synchronization symbol, the true synchronization symbol is not caught by the pseudo-synchronization symbol. Can be captured quickly and synchronized.
[0090]
(Second Embodiment)
Hereinafter, a synchronization protection circuit according to a second embodiment of the present invention will be described. The basic configuration of the synchronization protection circuit of the second embodiment is the same as that shown in FIG. 1, and the difference from the first embodiment is that the first and second protection circuits of FIG. 104 and 105, and the configuration and operation of the synchronization symbol detection circuit 102, the control circuit 103, and the selection circuit 106 in FIG. To do.
[0091]
The protection circuits 104 and 105 in the second embodiment may be configured as shown in FIG. FIG. 8 shows a block diagram of a configuration example of the first protection circuit 104 using a contention counter. In the figure, components having the same numbers as in FIG. 4 are the same.
In the configuration of the first protection circuit 104 in FIG. 8, the start pulse input from the start pulse input terminal 408 is input to the clear input terminal of the frame counter 409.
[0092]
The operation of each block during the front protection and the rear protection by the first protection circuit 104 shown in FIG. 8 is basically the same as the operation of the conventional example, but immediately when the start pulse is input from the control circuit 103. The difference is that the count value of the frame counter 409 that counts the cycle of one frame is cleared to 0 and starts counting. Therefore, the first protection circuit 104 shown in FIG. 8 starts the synchronization acquisition by the backward protection as soon as the start pulse is input. Even if a start pulse is input again before one frame period has elapsed after the start of backward protection, this is accepted and the backward protection is restarted from the beginning.
[0093]
In the following, in the second embodiment, when both the first protection circuit 104 and the second protection circuit 105 have the configuration shown in FIG. A state from the loss state to the state where the synchronization signal is captured will be described in detail with reference to FIG.
Assume that a data series is input to a synchronization protection circuit that is out of synchronization. The synchronization symbol detection circuit 102 detects a synchronization symbol (including a pseudo synchronization symbol) and outputs a coincidence pulse to the control circuit 103.
[0094]
It is assumed that a pseudo synchronization symbol is input at time t1. Assume that the synchronization symbol detection circuit 102 detects this, and the coincidence pulse becomes “H” at time t1 for the first time in an out of synchronization state. Upon receiving this input, the control circuit 103 outputs a first start pulse that becomes “H” at the same timing only to the first protection circuit 104. At this time, the second start pulse remains “L”. With the input of the first start pulse, the count value of the frame counter of the first protection circuit 104 is cleared to 0 and starts counting the number of symbols in one frame. That is, the first protection circuit 104 has started the backward protection operation with the pseudo synchronization symbol.
[0095]
It is assumed that a true synchronization symbol is input at time t2 and the coincidence pulse becomes “H”. The control circuit 103 accepts this. The control circuit 103 alternately outputs the first start pulse and the second start pulse, but outputs the first start pulse to the first protection circuit 104 in response to the coincidence pulse input at the previous time t1. At time t2, the second start pulse is output only to the second protection circuit 105. At this time, the first start pulse remains “L”. With the input of the second start pulse, the count value of the frame counter of the second protection circuit 105 is cleared to 0 and starts counting the number of symbols in one frame. That is, the second protection circuit 105 has started the backward protection operation with a true synchronization symbol.
[0096]
It is assumed that the pseudo synchronization symbol is input again at time t3 and the coincidence pulse becomes “H”. However, it is assumed that time t3 is within one frame period from time t1. The control circuit 103 inputs the first start pulse to the first protection circuit 104. In the protection circuit according to the second embodiment, when the start pulse is input, the rear protection is started immediately. Therefore, the first start pulse is input first at time t1 to start the rear protection. The first protection circuit 104 receives the first start pulse at time t3 and restarts the rear protection.
[0097]
It is assumed that a true synchronization symbol is detected at time t4 and the coincidence pulse becomes “H”. On the other hand, since the second protection circuit 105 starts backward protection with a true synchronization symbol at time t2, the second frame pulse becomes “H” at time t4 after one frame period. Therefore, the coincidence pulse and the second frame pulse simultaneously become “H” at time t4, the second OK pulse becomes “H”, and the first OK pulse remains “L”.
[0098]
When the second OK pulse becomes “H”, the count value of the OK counter in the second protection circuit 105 increases by one. Further, the second OK pulse is input to the control circuit 103 from the second protection circuit 105. Once the first OK pulse or the second OK pulse becomes “H”, the control circuit 103 does not accept the input of the coincidence pulse. That is, even if the coincidence pulse is input to the control circuit 103, the first and second start pulses do not become “H”. This state continues until the reset pulse is input from the selection circuit 106 to the control circuit 103 when the synchronization protection state is shifted to the out-of-synchronization state after completion of the backward protection.
[0099]
Assuming that the first start pulse is input to the first protection circuit at time t3 and backward protection is performed again, and counting of one frame period is completed at time t5, the first frame pulse is “H” at time t5. "become. However, since the pseudo-synchronization symbol has no periodicity, the coincidence pulse does not become “H” at time t5.
It is assumed that true synchronization pulses are periodically input continuously after time t4. The second protection circuit 105 performs the backward protection operation for the number of protection stages every time a coincidence pulse is input for the true synchronization symbol, and the second OK pulse is output every frame period. The OK counter of the second protection circuit 105 counts up to a predetermined number of protection stages. On the other hand, the first protection circuit 104 starts the protection operation by the input of the pseudo synchronization symbol at time t4, but does not complete the protection because the pseudo synchronization symbol has no periodicity. The count value of the OK counter inside the first protection circuit 104 remains 0, and the first synchronization state signal remains “L”.
[0100]
When the coincidence pulse becomes “H” by detecting the true synchronization symbol at time t6, the count value of the OK counter in the second protection circuit 105 becomes 2, and reaches the predetermined number of protection stages. After time t6, the second synchronization state signal becomes “H”, and the selection circuit 106 detects that the second protection circuit 105 has completed the backward protection. Further, the selection circuit 106 outputs the frame pulse input from the second protection circuit 105 for which backward protection has been completed as a synchronization pulse from time t7, and the backward protection is completed.
[0101]
As a result, when the number of backward protection stages is 2 in the configuration of the synchronization protection circuit according to the second embodiment, the time required from the first detection of the true synchronization symbol to the synchronization acquisition state is 2Tf. . That is, it shows that the time required for the conventional example can be shortened by 1 Tf.
Further, the second embodiment using the configuration shown in FIG. 8 for the first and second protection circuits 104 and 105 has the following features. That is, the frame counter control circuit necessary for the protection circuit 901 of the conventional configuration example and the protection circuit 104 of the first embodiment can be omitted.
[0102]
The forward protection operation is the same as the conventional operation and will not be described in detail. However, when the synchronization acquisition state is shifted to the out-of-synchronization state, a reset pulse is output from the selection circuit 106 to the control circuit 103. Is done. The control circuit 103 to which the reset pulse is input is in a state of accepting the input of the coincidence pulse, and when the coincidence pulse is input, the backward protection described above is started.
[0103]
Thus, also in the second embodiment of the present invention, by having the first and second two protection circuits 104 and 105, the pseudo-synchronization symbol is first input in the out-of-synchronization state, and then When a true synchronization symbol is input within the one-frame period, the first protection circuit 104 of the two fails to acquire synchronization because it starts backward protection by the input of the pseudo synchronization symbol. The second protection circuit 105 can capture synchronization by performing backward protection with the next true synchronization symbol. For this reason, even if one pseudo-synchronization symbol is generated in the data in one frame in an out-of-synchronization state and it is input earlier than the true synchronization symbol, the true synchronization symbol is captured without being caught by the pseudo-synchronization symbol. Therefore, synchronization can be quickly captured.
[0104]
(Third embodiment)
In the first and second embodiments of the present invention, the configuration having two protection circuits has been described, but a configuration having three or more protection circuits may be used. Therefore, a third embodiment of the present invention in the case of having N protection circuits (N is an integer of 2 or more) will be described with reference to FIG. In FIG. 10, 101 is an input terminal, 102 is a synchronization symbol detection circuit, 801 is a control circuit, 802 is a protection circuit group, 803 is a selection circuit, and 107 is a synchronization pulse output terminal.
[0105]
The protection circuit group 802 is a set of N protection circuits 802-1 to 802-N from the first to the Nth. Each of the protection circuits 802-1 to 802-N may have the same configuration as that described in the first or second embodiment.
The synchronization symbol detection circuit 102 detects a synchronization symbol and supplies a coincidence pulse to the control circuit 801 and the first to Nth protection circuits 802-1 to 802-N.
[0106]
The control circuit 801 supplies the first to Nth start pulses to the first to Nth protection circuits 802-1 to 802-N, respectively. In this case, the first to N-th start pulses are sequentially output each time a coincidence pulse is input and supplied to the first to N-th protection circuits 802-1 to 802-N. When the first coincidence pulse is input, the first start pulse is supplied to the first protection circuit 802-1. When the second coincidence pulse is input, the second start pulse is supplied to the second protection circuit 802-2. Hereinafter, every time the coincidence pulse is input, the third to Nth start pulses are sequentially input to the third to Nth protection circuits 802-3 to 802-N, which are cyclically inputted. Will be repeated.
[0107]
The first to Nth protection circuits 802-1 to 802-N output the first to Nth OK pulses and supply them to the control circuit 801, respectively.
The first to Nth protection circuits 802-1 to 802-N output the first to Nth frame pulses and supply them to the selection circuit 803, respectively.
The first to Nth protection circuits 802-1 to 802-N output first to Nth synchronization state signals and supply them to the selection circuit 803, respectively.
[0108]
The selection circuit 803 outputs a reset pulse, supplies the reset pulse to the control circuit 801, and outputs a synchronization pulse from the synchronization pulse output terminal 107.
Since each component basically performs the same operation as that of the first and second embodiments already described, description of overlapping parts will be omitted, and different parts will be described.
Now, assume that (M−1) pseudo-synchronization symbols are continuously input before the first true synchronization symbol is input in the out-of-synchronization state. However, M ≦ N. That is, it is assumed that M synchronization symbols are input in combination with true and pseudo. At this time, the synchronization symbol detection circuit 102 detects M synchronization symbols and outputs M coincidence pulses.
[0109]
When the first coincidence pulse is input, the control circuit 803 outputs the first start pulse to the first protection circuit 802-1. When the coincidence pulse is input next, the control circuit 803 outputs the second start pulse to the second start pulse. After that, every time a coincidence pulse is input in the same manner, the output destinations of the third to Mth start pulses are sequentially switched to the third protection circuits 802-3 to 802-M. When the coincidence pulse is input for the Mth time, the Mth start pulse is output to the Mth protection circuit at the same timing as the coincidence pulse.
[0110]
The first to Mth protection circuits 802-1 to 802-M, to which the start pulse is input, start their rearward protection. However, the protection circuit that has started protection by a true synchronization symbol is one of M, that is, the Mth protection circuit 802-M, and the remaining (M−1) first to (M−) th protection circuits. The protection circuits 802-1 to 802- (M-1) up to 1) have started protection by the pseudo synchronization symbol. Since the probability that the pseudo-synchronization symbol exists at the same position over several frames corresponding to the number of protection stages is extremely small, it is possible that (M−1) protection circuits 802-1 to 802- (M−1) capture synchronization. It is good as there is nothing. However, since the M-th protection circuit 802-M performs backward protection with a coincidence pulse that detects a true synchronization symbol, the protection is completed after a frame period of a predetermined number of protection stages, and a synchronization acquisition state is reached. be able to.
[0111]
When the protection is completed, the Mth synchronization state signal output from the Mth protection circuit 802-M becomes “H”. Upon detecting this, the selection circuit 807 outputs the Mth frame pulse input from the Mth protection circuit 802 -M as a synchronization pulse from the synchronization pulse output terminal 808.
Further, since the forward protection operation of the third embodiment having the configuration shown in FIG. 10 is the same as the conventional operation, detailed description thereof is omitted, but when the state is shifted from the synchronization acquisition state to the out of synchronization state. In addition, a reset pulse is output from the selection circuit 803 to the control circuit 801. The control circuit 801 to which the reset pulse is input is in a state of accepting the input of the coincidence pulse. When the coincidence pulse is input, the above-described backward protection is started.
[0112]
As described above, the third embodiment of the present invention having the configuration shown in FIG. 10 has N protection circuits 802-1 to 802-N, so that (M-1) pseudo-middles are out of synchronization. Even when a synchronization symbol is input prior to a true synchronization symbol, backward protection is started by M protection circuits 802-1 to 802-M, and one protection circuit 802-M among them starts. Captures synchronization with back protection with true synchronization symbols. Therefore, even if a pseudo-synchronization symbol is generated in data in one frame in an out-of-synchronization state and it is input earlier than the true synchronization symbol, the true synchronization symbol is captured without being caught by the pseudo-synchronization symbol, Synchronization can be captured quickly.
[0113]
【The invention's effect】
  Synchronous protection according to claim 1.circuitAccording toEven if a pseudo-synchronization symbol is first input in an out-of-synchronization state, a true synchronization symbol can be captured without being caught by the pseudo-synchronization symbol, and synchronization can be quickly acquired. In other words, N protection means are provided, and N protection means can start the acquisition operation of synchronization sequentially in response to the input of up to N synchronization symbols that are sequentially input. The detected M (N ≧ M) synchronization symbols include (M−1) pseudo synchronization symbols and one true synchronization symbol, and (M−1) pseudo synchronization symbols. Is continuously input prior to the true synchronization symbol, the M protection means starts the backward protection, and one of the protection means completes the backward protection by the true synchronization symbol and is synchronized. Therefore, even if a pseudo-synchronization symbol is input before a true synchronization symbol is input in an out-of-synchronization state, the total number of the pseudo-synchronization symbol and the true synchronization symbol is protected. Piece of means If less than or equal to the reliably capture the true synchronization symbols Without being bound to a pseudo synchronization symbol, than the conventional structure can be captured quickly synchronize.
[0115]
  Claim2According to the described synchronization protection circuit,It is possible to prevent the start of useless synchronization acquisition operation..
  Claim3According to the described synchronization protection circuit, the synchronization acquisition operation can be automatically resumed when the synchronization is lost, and the synchronization loss does not continue for a long time.
  According to the synchronization protection method of the fourth aspect, even if a pseudo-synchronization symbol is first input in an out-of-synchronization state, a true synchronization symbol can be captured without being caught by the pseudo-synchronization symbol, and synchronization can be quickly acquired..
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a synchronization protection circuit according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a control circuit according to the first embodiment of the present invention.
FIG. 3 is a timing chart showing the operation of the control circuit according to the first embodiment of the present invention.
FIG. 4 is a block diagram showing a configuration of an example of a protection circuit according to the first embodiment of the present invention.
FIG. 5 is a block diagram showing a configuration of a selection circuit in the first embodiment of the invention.
FIG. 6 is a timing chart showing the operation of the selection circuit in the first embodiment of the invention.
FIG. 7 is a timing chart for explaining the operation of the synchronization protection circuit according to the first embodiment of the present invention;
FIG. 8 is a block diagram showing a configuration of an example of a protection circuit in a synchronization protection circuit according to a second embodiment of the present invention.
FIG. 9 is a timing chart for explaining the operation of the synchronization protection circuit according to the second embodiment of the present invention;
FIG. 10 is a block diagram showing a configuration of a synchronization protection circuit according to a third embodiment of the present invention.
FIG. 11 is a block diagram showing a configuration of an example of a conventional synchronization protection circuit.
FIG. 12 is a schematic diagram illustrating an example of a frame structure of data input to the synchronization protection circuit.
FIG. 13 is a schematic diagram for explaining an operation with respect to an input of a synchronization symbol detection circuit;
FIG. 14 is a block diagram showing a configuration of a protection circuit in a conventional synchronization protection circuit.
FIG. 15 is a timing chart for explaining the operation of backward protection by a conventional synchronization protection circuit.
FIG. 16 is a timing chart for explaining the operation of forward protection by a conventional synchronization protection circuit.
FIG. 17 is a timing chart for explaining the operation of backward protection by a conventional synchronization protection circuit.
[Explanation of symbols]
101 Input terminal
102 Synchronization symbol detection circuit (synchronization symbol detection means)
103 Control circuit (control means)
104 Protection circuit (protection means)
105 Protection circuit (protection means)
106 Selection circuit (selection means)
107 Sync pulse output terminal
801 Control circuit
802 Protection circuit
803 selection circuit

Claims (4)

フレーム構造を有するディジタルデータ系列を入力とし、前記ディジタルデータ系列に含まれるフレーム同期信号に基づいて同期の捕捉を行うとともに同期の保護を行う同期保護回路であって、
同期シンボル検出手段と、制御手段と、Ｎ個（ただし、Ｎは２以上の整数）の保護手段とを備え、
前記同期シンボル検出手段は、前記ディジタルデータ系列よりフレーム同期信号を表す所定のパターンを検出し、前記所定のパターンを検出したことを示す信号を前記制御手段と前記Ｎ個の保護手段に供給し、
前記制御手段は、前記同期シンボル検出手段からの信号が入力される毎に、前記Ｎ個の保護手段のうちから一個の保護手段を所定の順に選択し、選択された保護手段のみに同期の捕捉動作の開始を示す信号を供給し、
前記保護手段は、前記制御手段からの信号の入力毎に同期の捕捉動作を開始して同期が確立された場合に同期のタイミングを示す同期パルスを出力し、前記同期の捕捉動作では、前記制御手段からの信号の入力時を起点としたフレーム周期毎に前記同期シンボル検出手段からの信号の入力を確認し、所定の回数連続して入力が確認されたときに同期が確立したと判断することを特徴とする同期保護回路。A synchronization protection circuit that receives a digital data sequence having a frame structure as input, captures synchronization based on a frame synchronization signal included in the digital data sequence, and protects synchronization,
Synchronization symbol detection means, control means, and N (where N is an integer of 2 or more) protection means,
The synchronization symbol detection means detects a predetermined pattern representing a frame synchronization signal from the digital data series, and supplies a signal indicating that the predetermined pattern is detected to the control means and the N protection means,
The control means selects one protection means from the N protection means in a predetermined order each time a signal from the synchronization symbol detection means is input, and captures synchronization only to the selected protection means. Supply a signal indicating the start of operation,
The protection means starts a synchronization acquisition operation for each input of a signal from the control means and outputs a synchronization pulse indicating a synchronization timing when synchronization is established. In the synchronization acquisition operation, the control means The signal input from the synchronization symbol detection means is confirmed every frame period starting from the signal input from the means, and it is determined that synchronization is established when the input is confirmed a predetermined number of times. A synchronization protection circuit characterized by the above. 保護手段は、制御手段からの信号の入力時を起点としたフレーム周期毎に同期シンボル検出手段からの信号の入力を確認し、入力が確認されたときに制御手段に対して信号の出力停止を示す信号を供給し、
前記制御手段は、前記保護手段からの信号が入力されると以降Ｎ個の保護手段に対する同期の捕捉動作の開始を示す信号の出力を止めることを特徴とする請求項１記載の同期保護回路。The protection means confirms the input of the signal from the synchronization symbol detection means every frame period starting from the input of the signal from the control means, and stops the output of the signal to the control means when the input is confirmed. Supply a signal indicating
2. The synchronization protection circuit according to claim 1, wherein when the signal from the protection unit is input, the control unit stops outputting a signal indicating the start of the synchronization acquisition operation for N protection units. 保護手段は、制御手段からの信号の入力時を起点としたフレーム周期毎に同期シンボル検出手段からの信号の入力を確認し、所定の回数連続して入力が確認されなかったときに同期パルスの出力を停止し、
制御手段は、少なくとも一つの保護手段が同期パルスを出力している状態から全ての保護手段が同期パルスを出力しない状態へと変化したときにＮ個の保護手段に対する同期の捕捉動作の開始を示す信号の供給を再開することを特徴とする請求項２記載の同期保護回路。The protection means confirms the input of the signal from the synchronization symbol detection means for each frame period starting from the input of the signal from the control means, and when the input is not confirmed a predetermined number of times, the protection pulse Stop the output,
The control means indicates the start of the synchronization acquisition operation for the N protection means when the state changes from the state where at least one protection means outputs the synchronization pulse to the state where all the protection means do not output the synchronization pulse. 3. The synchronization protection circuit according to claim 2, wherein the signal supply is resumed. フレーム構造を有するディジタルデータ系列を入力とし、前記ディジタルデータ系列に含まれるフレーム同期信号に基づいて同期の捕捉を行うとともに同期の保護を行う同期保護方法であって、
同期シンボル検出ステップと、制御ステップと、Ｎ個（ただし、Ｎは２以上の整数）の保護ステップとを含み、
前記同期シンボル検出ステップは、前記ディジタルデータ系列よりフレーム同期信号を表す所定のパターンを検出し、前記所定のパターンを検出したことを示す信号を前記制御ステップと前記Ｎ個の保護ステップに供給し、
前記制御ステップは、前記同期シンボル検出ステップからの信号が入力される毎に、前記Ｎ個の保護ステップのうちから一個の保護ステップを所定の順に選択し、選択された保護ステップのみに同期の捕捉動作の開始を示す信号を供給し、
前記保護ステップは、前記制御ステップからの信号の入力毎に同期の捕捉動作を開始して同期が確立された場合に同期のタイミングを示す同期パルスを出力し、前記同期の捕捉動作では、前記制御ステップからの信号の入力時を起点としたフレーム周期毎に前記同期シンボル検出ステップからの信号の入力を確認し、所定の回数連続して入力が確認されたときに同期が確立したと判断することを特徴とする同期保護方法。A synchronization protection method that receives a digital data sequence having a frame structure as an input, captures synchronization based on a frame synchronization signal included in the digital data sequence, and protects synchronization,
A synchronization symbol detection step, a control step, and N (where N is an integer greater than or equal to 2) protection steps,
The synchronization symbol detection step detects a predetermined pattern representing a frame synchronization signal from the digital data sequence, and supplies a signal indicating that the predetermined pattern is detected to the control step and the N protection steps,
The control step selects one protection step from the N protection steps in a predetermined order each time a signal from the synchronization symbol detection step is input, and captures synchronization only in the selected protection step. Supply a signal indicating the start of operation,
The protection step starts a synchronization acquisition operation for each input of a signal from the control step and outputs a synchronization pulse indicating a synchronization timing when synchronization is established. In the synchronization acquisition operation, the control step Check the signal input from the synchronization symbol detection step every frame period starting from the input of the signal from the step , and determine that synchronization has been established when the input is confirmed a predetermined number of times A synchronization protection method characterized by the above.
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