JP3693848B2

JP3693848B2 - Endoscope device

Info

Publication number: JP3693848B2
Application number: JP08886099A
Authority: JP
Inventors: 一則阿部
Original assignee: Fujinon Corp
Current assignee: Fujinon Corp
Priority date: 1999-03-30
Filing date: 1999-03-30
Publication date: 2005-09-14
Anticipated expiration: 2019-03-30
Also published as: JP2000285018A

Description

【０００１】
【発明の属する技術分野】
本発明は、マイクロプロセッサ（以下ＣＰＵという）とバンクメモリとを有する内視鏡装置に関し、より詳細には、バンクメモリのバンクを切り替えるためのアドレス設定の改善に関するものである。
【０００２】
【従来の技術】
今日、計算機や医用電子内視鏡等、多くの装置にはＣＰＵが設けられ、ＣＰＵのメモリエリアに格納されたプログラムデータに基づいて、各種の動作処理を実行するようにしている。
【０００３】
ここで、ＣＰＵのメモリエリアとしては、例えばＲＯＭ（読出専用メモリ）エリアやＲＡＭ（読み書き用メモリ）エリアがある。また、ＲＡＭエリアは、例えばワークＲＡＭエリア、主記憶用ＲＡＭエリア、或いはユーザー設定用ＲＡＭエリアとして使用される。ユーザー設定用ＲＡＭエリアは、操作者の設定条件に応じて装置を動作させるべく、設定データを格納するエリアである。例えば、医用電子内視鏡装置であれば、各医師の好みの設定条件、具体的には、シャッタ速度、色調等を医師毎に登録するいわゆるドクターページとして、このユーザー設定用ＲＡＭエリアが利用される。
【０００４】
ＲＡＭエリアをユーザー設定用ＲＡＭエリアとして使用する際、より多くのユーザーに対応するために、単純なシステムでは、１つのメインＣＰＵ内に、ユーザー毎の専用のＲＡＭエリアを用意している。しかしながら、この方法は、ユーザー数が多くなればなるほどユーザー設定用ＲＡＭエリアの容量が増え、ワークＲＡＭエリアや主記憶用ＲＡＭエリアに割り当てることのできる容量が減るという問題がある。
【０００５】
そこで、限られたアドレス空間（例えば１Ｋバイト）で、より多くのユーザーに対応することができるようにする方法として、この限られたアドレス空間よりも大きなメモリ容量を有する、ユーザー毎の設定データを多数保存するバンクメモリをＣＰＵとは別に用意し、１人分に割り当てたＣＰＵ内のユーザー設定用ＲＡＭエリアに、必要とするユーザーの設定データをバンクメモリから転送するようにする、いわゆるバンク切替方式がある。この方式では、バンクメモリの各バンクにユーザー毎のデータを夫々格納し、所望のユーザーのデータをＲＡＭエリアに転送するときには、そのユーザーのデータが格納されているバンクを特定するためのバンク切替用アドレス（通常は上位アドレス）をバンクメモリに対して設定することによって、バンクを切り替えている。
【０００６】
【発明が解決しようとする課題】
しかしながら、バンク切替方式を採用すると、上述のように、ユーザーを指定するためにバンク切替アドレスを設定する必要がある。メモリの多くは、アドレス設定のための入力端子として、上位ビットから下位ビットまでの専用の端子を有しているため、アドレス設定は、数ビット分のパラレルのアドレス線を介して行われるのが一般的である。このため、バンク切替方式を採用した場合には、バンク切替アドレス設定のために要する、ＣＰＵとバンクメモリとの間の制御線が数ビット分必要になり、ＣＰＵボードを設計する上でパターン配置が大変で、実装上の効率悪化を招くという問題がある。
【０００７】
一方、パラレルのアドレスデータを一旦シリアルデータに変換して、１本の制御線でバンクメモリ部まで転送し、その後、シリアルデータをパラレルデータに展開して、このパラレルデータでアドレス設定をする方法もあるが、この方法では、ＣＰＵ側に並列直列変換器、バンクメモリ側に直列並列変換器が、夫々必要となり、コストアップを招くという問題がある。
【０００８】
本発明は上記事情に鑑みてなされてものであり、バンク切替方式を採用すると共に、複雑な回路を追加することなく、ローコストに、バンク切替えを行うことができる内視鏡装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明による内視鏡装置は、ＲＡＭエリアを有するマイクロプロセッサと、夫々がマイクロプロセッサのＲＡＭエリアのデータの一部を担う多数のバンクデータを格納するバンクメモリと、マイクロプロセッサから入力されるクロックに基づいて、バンクメモリのバンク切替用アドレスを表す出力データを生成するカウンタとを備え、
カウンタの出力データによってバンクメモリのバンク切替用アドレスを設定すると共に、マイクロプロセッサから入力されるパラレルデータによってバンクメモリの残りのアドレスを設定し、
該設定したアドレスのバンクメモリのバンクデータをマイクロプロセッサのＲＡＭエリアに転送するようにし、または、マイクロプロセッサが入手したデータをバンクメモリに転送し、該転送したデータをバンクメモリの前記設定したアドレスに格納するようにし、
バンクメモリが、内視鏡装置を使用する者特有の設定条件を格納するものであることを特徴とするものである。
【００１１】
なお、内視鏡装置におけるバンクメモリは、ＲＯＭおよびＲＡＭの、何れであってもよい。
【００１２】
バンクメモリに対してアドレスを設定するに際しては、バンク切替用アドレスとして上位アドレスを使用すると共に、メインマイクロプロセッサから入力されるパラレルデータによって、残りの下位アドレスを設定するようにするのが好ましい。
【００１３】
カウンタは、入力されたクロックに基づいて、バンク切替用アドレスを表すパラレルの出力データを生成することができるものである限り、どのようなカウンタであってもよい。例えば、同期式カウンタでもよいし、非同期式カウンタでもよい。また、アップ若しくはダウンの専用カウンタであってもよいし、両者を切り替えて使用することができるアップダウンカウンタであってもよいが、アップダウンカウンタを使用する方が、制御線を少なくすることができるので好ましい。
【００１４】
上記本発明による内視鏡装置のバンクメモリは、内視鏡装置を使用する者特有の設定条件、具体的には、シャッタ速度や色調等の各医師の好みの設定条件を格納するドクターページ用メモリとして利用するとよい。
【００１５】
【発明の効果】
本発明による内視鏡装置によれば、メインマイクロプロセッサから入力されるクロックに基づいて、バンクメモリのバンク切替用アドレスを表す出力データを生成するカウンタを備え、このカウンタの出力データをバンクメモリのバンク切替用アドレス設定に使用するようにしたので、バンク切替用アドレスの設定のためにマイクロプロセッサが占有するポートが、基本的には、このカウンタに入力されるクロック信号用の１本となり、マイクロプロセッサの入出力ポートを節約することができ、マイクロプロセッサ周辺部のパターン配置が楽になる。特に、カウンタをバンクメモリ側に配設するようにすれば、一層パターン配置が楽になる。
【００１６】
また、マイクロプロセッサの限られた数のポートを、他の用途に利用することができるようになるという効果も得られる。
【００１７】
さらに、バンク切替方式を採用する装置に本発明を適用するに当たっては、新たにカウンタと言う簡単な回路を設けるようにしただけであり、コストアップを極めて低く押さえることができる。
【００１８】
また、例えば、シャッタ速度や色調等の各医師の好みの設定条件を格納するドクターページ用メモリとしてバンクメモリを利用することができ、クロックの発生数を変えることでドクターページの切替えができるようになる。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の実施の形態による内視鏡装置の構成の一部を示す回路図である。
【００２０】
図１に示すように、この内視鏡装置１は、内視鏡装置１の中枢の処理を行う８ビットのメインＣＰＵ（マイクロプロセッサ）１０、カウンタ４０、およびＲＯＭ５１、ＲＡＭ５２からなるバンクメモリ５０とを備えている。
【００２１】
メインＣＰＵ１０には、クリスタル２１、およびコンデンサ２２，２３からなる発振回路２０と、抵抗３１，３２、ダイオード３３、コンデンサ３４、およびＡＮＤゲート３５からなるリセット回路３０とが接続されている。発振回路２０は、メインＣＰＵのマスタークロックを生成するものであり、リセット回路３０は、メインＣＰＵのイニシャルリセット用の回路である。
【００２２】
メインＣＰＵ１０の各出力は以下のように接続されている。すなわち、アドレス出力Ａ０〜Ａ９は、直値アドレスバス１００を介して、ＲＯＭ５１およびＲＡＭ５２の各下位アドレス入力Ａ０〜Ａ９に夫々接続されている（Ａ０側が下位ビット）。データ入出力Ｄ０〜Ｄ７は、データバス１２０を介して、ＲＯＭ５１のデータ出力ＤＱ０〜ＤＱ７とＲＡＭ５２のデータ入出力ＤＱ０〜ＤＱ７とに夫々接続されている（Ｄ０，ＤＱ０側が下位ビット）。クロック出力ＣＬＫは、クロック線１３０を介してカウンタ４０のクロック入力ＣＬＫに接続されている。ＲＯＭ選択出力ＲＯＭＳＥＬは、選択線１４０を介してＲＯＭ５１のイネーブル入力ＮＣＥに、ＲＡＭ選択出力ＲＡＭＳＥＬは、選択線１５０を介してＲＡＭ５２のイネーブル入力ＮＣＥに、夫々接続されている。読出設定出力ＲＤは、読出設定線１６０を介してＲＯＭ５１およびＲＡＭ５２の出力イネーブル入力ＮＯＥに接続されている。書込設定出力ＷＲは書込設定線１７０を介してＲＡＭ５２の書込イネーブル入力ＮＷＥに接続されている。ＲＡＭ５２は、書込設定出力ＷＲがＨのときに読出モードに設定され、Ｌのときに書込モードに設定される。クリア出力ＣＬＲはクリア線１８０を介してカウンタ４０のクリア入力ＮＣＬＲに接続されている。なお、ＲＯＭ選択出力ＲＯＭＳＥＬ、ＲＡＭ選択出力ＲＡＭＳＥＬ、読出設定出力ＲＤ、書込設定出力ＷＲおよびクリア出力ＣＬＲの各出力信号は、何れもアクティブロー（Ｌ）の信号である。
【００２３】
カウンタ４０は、内部に５段のＤ型ＦＦ（フリップフロップ）４１〜４５を有する５ビットのリップルカウンタである。すなわち、メインＣＰＵ１０のクロック出力ＣＬＫがＦＦ４１のクロック入力ＣＬＫ１に入力され、ＦＦ４１の反転出力ＮＱ１がＦＦ４２のクロック入力ＣＬＫ２に入力され、ＦＦ４２の反転出力ＮＱ２がＦＦ４３のクロック入力ＣＬＫ３に入力され、ＦＦ４３の反転出力ＮＱ３がＦＦ４４のクロック入力ＣＬＫ４に入力され、ＦＦ４４の反転出力ＮＱ４がＦＦ４５のクロック入力ＣＬＫ５に入力されている。また、ＦＦ４１〜４５の各反転出力ＮＱ１〜ＮＱ５は、自身のデータ入力Ｄ１〜Ｄ５に入力されている。さらに、メインＣＰＵ１０のクリア出力ＣＬＲがＦＦ４１〜４５の各クリア入力ＣＬＲ１〜ＣＬＲ５に共通に入力され、ＦＦ４１〜４５の各プリセット入力ＮＰＲＥ１〜ＮＰＲＥ５は、何れも電源ＤＶＤＤに接続されプルアップされている。これにより、ＦＦ４１側が下位ビット、ＦＦ４５側が上位ビットとして割り当てられる。
【００２４】
このカウンタ４０は、メインＣＰＵ１０からクロックＣＬＫが入力される毎に、１，２，３・・・とカウントアップする。これにより、ＦＦ４１〜４５の出力Ｑ１〜Ｑ５は、バイナリ出力データとして、順次００００１、０００１０、０００１１、・・・と変化する。この出力データ（パラレルデータ）は、バンクメモリ５０の上位アドレスＡ１０〜Ａ１４を表すデータとして利用され、ＲＯＭ５１およびＲＡＭ５２の各上位アドレス入力Ａ１０〜Ａ１４に夫々入力される（Ａ１０側が下位ビット）。
【００２５】
バンクメモリ５０内のＲＯＭ５１およびＲＡＭ５２は、何れも大容量メモリであり、１バンク当たり１Ｋバイトが割り当てられ、これによって多数のバンクを有するようにされている。バンクの切替は、上位アドレスＡ１０〜Ａ１４（５ビット分）のアドレス設定によって行う。また、下位アドレス入力Ａ０〜Ａ９（１０ビット分）を設定することによって、１Ｋバイト分のアドレスが切り替えられる。
【００２６】
各バンクには夫々バンクデータが格納される。例えば、ドクターの設定条件、具体的には、シャッタ速度、色調（ホワイトバランス）、ガンマγ、ゲイン等を表すデータを、ドクター毎に格納する。つまり、各バンクがドクターページとして割り当てられる。
【００２７】
図２は、メインＣＰＵ１０のアドレス空間と、ＲＯＭ５１およびＲＡＭ５２のバンクとの対応関係を示す図である。図示するように、メインＣＰＵ１０のアドレス空間は大別すると３つのエリアの分けられ、動作プログラム等を格納するＲＯＭエリア、ＲＡＭエリア、およびその他のアドレス空間のエリアから構成されている。ＲＡＭエリアは、さらに、主記憶ＲＡＭエリア、プログラムを実行するためのワークエリアとなるワークＲＡＭエリア、およびバンクメモリ５０のいずれかのバンクがメインＣＰＵ１０のアドレス空間に割り当てられたときの、メインＣＰＵ１０のアドレス空間上のローカルＲＡＭエリアから構成されている。
【００２８】
ローカルＲＡＭエリアの容量として、バンクメモリ５０の１バンク当たりの容量に対応するように１Ｋバイトが割り当てられている。バンクメモリ５０内のＲＯＭ５１或いはＲＡＭ５２から１バンク分のバンクデータがローカルＲＡＭエリアに転送されることによって、ＲＯＭ５１やＲＡＭ５２に格納されていたバンクデータがメインＣＰＵ１０のＲＡＭエリアのデータの一部を担当するように構成されている。
【００２９】
次に、上記構成の内視鏡装置１の動作について、図３に示すフローチャートを参照して説明する。図３中、ステップ番号には“ＳＴ”を番号の前に付けて示す。最初にバンクメモリ５０のバンクデータをメインＣＰＵ１０のローカルＲＡＭエリアに転送する処理について説明する。
【００３０】
先ず、メインＣＰＵ１０のクリア出力ＣＬＲを、所定時間だけＬにしてカウンタ４０をリセットする（ＳＴ１０〜ＳＴ１２）。これにより、カウンタ４０の出力データは、０００００（Ｂ；バイナリ値）となる。
【００３１】
次に、アクセスしたいアドレス情報、すなわち、バンクメモリ５０の何れのアドレスのバンクデータをメインＣＰＵ１０のローカルＲＡＭエリアに転送させるかを示すアドレス情報を入手する（ＳＴ１３）。例えば、先頭アドレスが３４００（Ｈ；ヘキサ値）であれば、この先頭アドレス３４００をセットする。
【００３２】
このアドレス情報の入手に際しては、ドクターのＩＤコードをキーボード等から入力することによって、ＩＤコードに対応するアドレス情報を自動的に入手することができるように、ＩＤコードとアドレス情報とを対応付けておくとよい。例えば、図２に示すように、ＲＯＭ５１やＲＡＭ５２の上位アドレスを、ＩＤコード０に対して０（Ｈ）、ＩＤコード１に対して１（Ｈ）、ＩＤコード２に対して２（Ｈ）、・・・と言うように対応付けておく。
【００３３】
次に、アドレス情報のうちの上位アドレスをシリアル変換する（ＳＴ１４）。すなわち、アクセスしたいアドレス情報の先頭アドレス番号からローカルＲＡＭエリア分を差し引く。本例では、ローカルＲＡＭエリアとして、１Ｋバイト（０３ＦＦ（Ｈ））を割り当てており、減算結果Ｕ−ＡＤＤは、３４００−０３ＦＦ＝３００１となる。この減算結果Ｕ−ＡＤＤのうち、１Ｋバイト分、すなわち下位１０ビットの情報は直値アドレスを表すため、残りの上位アドレスに対応する数を求める。本例では３となる。
【００３４】
次に、シリアル変換結果に基づいて、上位アドレスに対応する数のクロックＣＬＫをカウンタ４０に出力する（ＳＴ１５〜ＳＴ１７，ＳＴ２０〜ＳＴ２３）。このクロックＣＬＫの出力処理は以下のようにして行う。
【００３５】
先ず、減算結果Ｕ−ＡＤＤが０か否かを判定する（ＳＴ１５）。減算結果Ｕ−ＡＤＤが０となったときにはステップ３０に移行する。減算結果Ｕ−ＡＤＤが０でないときには、減算結果Ｕ−ＡＤＤを２５６（Ｄ；デシマル値）で除算し、除算結果をＵ−ＡＤＤに設定する（ＳＴ１６）。次に再度Ｕ−ＡＤＤが０か否かを判定する（ＳＴ１７）。除算結果Ｕ−ＡＤＤが０でないときには（通常、最初は０でない）、除算結果Ｕ−ＡＤＤから１を差し引き、結果をＵ−ＡＤＤに設定し（ＳＴ２０）、クロック出力ＣＬＫを所定時間だけＨ（ハイ）にして、クロック出力ＣＬＫをＬに戻してステップ１７に戻る（ＳＴ２１〜ＳＴ２３）。これにより、カウンタ４０にクロックＣＬＫが１パルスだけ送出される。このステップ１７からステップ２３までの処理を、除算結果Ｕ−ＡＤＤが０となるまで繰り返す。
【００３６】
除算結果Ｕ−ＡＤＤが０となったときにはステップ３０に移行し、積算カウンタ値Ｄ−ＡＤＤを０に設定する。このとき、カウンタ４０の出力データが、ＲＯＭ５１およびＲＡＭ５２の各上位アドレス入力Ａ１０〜Ａ１４に夫々入力される。本例では、上位アドレスとして０００１１（Ｂ）が設定される。
【００３７】
次に、ＲＯＭエリア或いはＲＡＭエリアの選択、すなわちバンクメモリ５０内のＲＯＭ５１とＲＡＭ５２のうちの、何れのバンクデータをメインＣＰＵ１０のローカルＲＡＭエリアに転送させるかを設定する（ＳＴ３１）。例えば、ＲＯＭエリアを選択する場合には、ＲＯＭ選択出力ＲＯＭＳＥＬをＬにすると共に、ＲＡＭ選択出力ＲＡＭＳＥＬをＨに設定する。一方、ＲＡＭエリアを選択する場合には、ＲＯＭ選択出力ＲＯＭＳＥＬをＨにすると共に、ＲＡＭ選択出力ＲＡＭＳＥＬをＬに設定する。なお、何れの空間を選択するかに拘わらず、書込設定出力ＷＲをＨにして、ＲＡＭ５２を読出モードに設定する。
【００３８】
次に、バンクデータをメインＣＰＵ１０のローカルＲＡＭエリアに転送させるリード処理を実行する（ＳＴ３２〜ＳＴ３４）。具体的には、積算カウンタ値Ｄ−ＡＤＤを順次インクリメントしてローカルＲＡＭエリアのアドレスを順次インクリメントながら、直値アドレスバス１００に、ローカルＲＡＭエリアのアドレスに対応するバンクメモリ５０の下位アドレスを順次送出し、読出設定出力ＲＤをＬにして、データバス１２０を介して、ＲＯＭ５１若しくはＲＡＭ５２のバンクデータをローカルＲＡＭエリアに順次転送する。これを、積算カウンタ値Ｄ−ＡＤＤが４００になるまで繰り返す。積算カウンタ値Ｄ−ＡＤＤが４００になったら、読出設定出力ＲＤをＨにして、ＲＯＭエリアおよびＲＡＭエリアを解除し処理を終了する（ＳＴ３５）。
【００３９】
以上の処理により、カウンタ４０の出力データで設定された上位アドレスＡ１０〜Ａ１４とメインＣＰＵ１０から直値アドレスとして設定された下位アドレスＡ０〜Ａ９とによってバンクメモリ５０のアドレスが順次設定され、設定されたアドレスのバンクデータがメインＣＰＵ１０のローカルＲＡＭエリア内に順次転送され、この転送されたデータが、ローカルＲＡＭエリア内の所定のアドレスに格納され、結果として、１バンク分、すなわち１Ｋバイトのデータが、ローカルＲＡＭエリアにコピーされる。
【００４０】
以上の処理が終了後、メインＣＰＵ１０は、ローカルＲＡＭエリア内に格納したデータを使用してプログラムを実行する。例えば、ドクターのＩＤコードとして０が入力されたときには、ＲＯＭ５１やＲＡＭ５２の上位アドレス０（Ｈ）のデータがメインＣＰＵ１０のローカルＲＡＭエリアにコピーされ、メインＣＰＵ１０は、ＩＤコード０のドクターに応じた設定条件で動作し、同様に、ドクターのＩＤコードとして２が入力されたときには、ＩＤコード２のドクターに応じた設定条件で動作する。
【００４１】
このように、バンク切替えを担うバンクメモリ５０の上位アドレスＡ１０〜Ａ１４の設定を、カウンタ４０へのクロックＣＬＫの送出数で設定することができ、基本的には、バンク切替え設定がクロック線１３０の１本で済むようになり、実質的にはシリアルデータでバンク切替え設定を行うこととなり、メインＣＰＵの入出力ポートを節約できる。なお、「基本的には」と言ったのは、後述する例で明らかなように、クリア線１８０は本発明において必須のものではないからである。また、カウンタ４０をバンクメモリ５０側に配置することによって、メインＣＰＵ１０周辺部のパターン配置が極めて容易になる。また、カウンタ４０はＤ型ＦＦを５段接続したリップルカウンタであり、極めて簡易な構成であるので、本発明を適用するに当たっての、コストアップを極めて低く押さえることができる。
【００４２】
次に、メインＣＰＵ１０が入手したデータをＲＡＭ５２に転送して、この転送したデータをＲＡＭ５２に格納させる処理について説明する。
【００４３】
ステップ１０からステップ３０までの処理は、上述したバンクデータをローカルＲＡＭエリアに転送する処理と同じである。入手したデータをＲＡＭ５２に転送する場合には、ステップ３１において、ＲＯＭ選択出力ＲＯＭＳＥＬをＨに設定し、ＲＡＭ選択出力ＲＡＭＳＥＬをＬに設定してＲＡＭエリアを選択すると共に、書込設定出力ＷＲをＬにして、ＲＡＭ５２を書込モードに設定する。なお、このとき、読出設定出力ＲＤはＨに設定されている。
【００４４】
次に、ステップ３２〜３４において、入手したデータをＲＡＭ５２に転送するライト処理を実行する。具体的には、積算カウンタ値Ｄ−ＡＤＤを順次インクリメントしながら、直値アドレスバス１００にバンクメモリ５０の下位アドレスを順次送出し、データバス１２０を介して、入手したデータをＲＡＭ５２に順次転送する。これを、積算カウンタ値Ｄ−ＡＤＤが４００になるまで繰り返す。積算カウンタ値Ｄ−ＡＤＤが４００になったら、書込設定出力ＷＲをＨにして、ＲＡＭエリアを解除し処理を終了する（ＳＴ３５）。
【００４５】
以上の処理により、カウンタ４０の出力データで設定された上位アドレスＡ１０〜Ａ１４とメインＣＰＵ１０から直値アドレスとして設定された下位アドレスＡ０〜Ａ９とによってバンクメモリ５０のアドレスが設定され、入手したデータがバンクメモリ５０の設定されたアドレスに、バンクデータとして格納される。
【００４６】
例えば、ドクターのＩＤコードとして０が入力されたときには、上位アドレス０（Ｈ）のＲＡＭ５２のアドレス空間に、ＩＤコードが０のドクターの設定条件、例えば、シャッタ速度、色調等を表すデータが格納され、ＩＤコードとして１が入力されたときには、上位アドレス１（Ｈ）のＲＡＭ５２のアドレス空間に、ＩＤコードが１のドクターの設定条件を表すデータが、それぞれドクターページのデータとして格納される。
【００４７】
以上、本発明による内視鏡装置の好適な実施の形態について説明したが、本発明は上記実施の形態に限定されるものではなく、発明の要旨を変更しない限りにおいて、種々変更することが可能である。
【００４８】
例えば、上記実施の形態においては、バンク切替用のアドレスカウンタとしてカウントアップ機能のみを有するリップルカウンタを使用していたが、他の態様のカウンタとすることもできる。
【００４９】
例えば、上述のリップルカウンタでは、バンク切替に際して、上位アドレスが先に設定したアドレス値よりも小さい場合には、一旦カウンタをリセットして、改めて所望の数のクロックを発生させなければ、そのアドレスを設定できない。
一方、アドレスカウンタとして、カウントアップとカウントダウンを切り替えて使用することができるアップダウンカウンタを使用すれば、カウンタをカウントダウンモードにすると共に、先に設定したアドレス値との差分だけのクロックを送出することによって、先に設定したアドレス値よりも小さいアドレスを、一旦リセットすることなく、短時間で設定することができる。また、アップダウンカウンタを使用すると、クリア線１８０が不要になり、メインＣＰＵ１０の入出力ポートを一層節約することができる。
【００５０】
また、上述の説明では、図３に示したフローチャートの、開始から終了までの一連の処理に際して、バンクメモリ５０のデータを、１バンク分を一纏めにして転送するようにしていたが、必ずしも１バンク分を一纏めにして転送する処理としなくてもよい。すなわち、下位アドレスＡ０〜Ａ９を任意に設定することによって、転送させるべきデータが格納されているアドレスや、入手したデータを格納すべきアドレスを指定することができ、所望のデータのみを転送させることができる。例えば、先頭アドレスから所定アドレスまで、逆に所定アドレスから最終アドレスまで、或いはこれらを組み合わせて、所定アドレスから別の所定アドレスまでといった中抜きアドレスの、何れも可能である。このように、所望のデータのみを転送するようにすれば、転送時間を短くするすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による内視鏡装置の構成の一部を示す回路図
【図２】メインＣＰＵのアドレス空間と、ＲＯＭおよびＲＡＭのバンクとの対応関係を示す図
【図３】本発明の実施の形態による内視鏡装置の作用を示すフローチャート
【符号の説明】
１内視鏡装置
１０メインＣＰＵ
２０発振回路
３０リセット回路
４０カウンタ
５０バンクメモリ
５１ＲＯＭ（読出専用メモリ）
５２ＲＡＭ（読み書き用メモリ）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an endoscope apparatus having a microswitch and a processor (hereinafter referred to as CPU) and the bank memory, and more particularly, to an improvement in the address setting for switching the banks of the bank memory.
[0002]
[Prior art]
Today, many apparatuses such as computers and medical electronic endoscopes are provided with a CPU, and various operation processes are executed based on program data stored in a memory area of the CPU.
[0003]
Here, the memory area of the CPU includes, for example, a ROM (read only memory) area and a RAM (read / write memory) area. The RAM area is used as, for example, a work RAM area, a main storage RAM area, or a user setting RAM area. The user setting RAM area is an area for storing setting data for operating the apparatus in accordance with the setting conditions of the operator. For example, in the case of a medical electronic endoscope apparatus, this user setting RAM area is used as a so-called doctor page for registering each doctor's favorite setting conditions, specifically, shutter speed, color tone, and the like. The
[0004]
When a RAM area is used as a user setting RAM area, a simple system provides a dedicated RAM area for each user in one main CPU in order to deal with more users. However, this method has a problem that the capacity of the user setting RAM area increases as the number of users increases, and the capacity that can be allocated to the work RAM area and the main storage RAM area decreases.
[0005]
Therefore, as a method for making it possible to handle a larger number of users with a limited address space (for example, 1 Kbyte), setting data for each user having a larger memory capacity than the limited address space is provided. A so-called bank switching method in which a bank memory for storing a large number is prepared separately from the CPU, and necessary user setting data is transferred from the bank memory to a user setting RAM area in the CPU allocated for one person. There is. In this system, data for each user is stored in each bank of the bank memory, and when transferring desired user data to the RAM area, for bank switching for specifying the bank in which the user data is stored. Banks are switched by setting addresses (usually higher addresses) to the bank memory.
[0006]
[Problems to be solved by the invention]
However, when the bank switching method is adopted, as described above, it is necessary to set a bank switching address in order to designate a user. Many of the memories have dedicated terminals from the upper bit to the lower bit as input terminals for address setting, so that address setting is performed via parallel address lines for several bits. It is common. For this reason, when the bank switching method is adopted, several bits of control lines between the CPU and the bank memory required for setting the bank switching address are required, and the pattern layout is required for designing the CPU board. There is a problem that the implementation efficiency is deteriorated.
[0007]
On the other hand, there is a method in which parallel address data is once converted into serial data, transferred to the bank memory unit with a single control line, and then the serial data is expanded into parallel data and the address is set with the parallel data. However, this method requires a parallel-serial converter on the CPU side and a serial-parallel converter on the bank memory side, which causes a problem of increasing costs.
[0008]
The present invention has been made in view of the above circumstances, and provides an endoscope apparatus that can perform bank switching at a low cost without employing a complicated circuit and adopting a bank switching system. It is the purpose.
[0009]
[Means for Solving the Problems]
The endoscope apparatus according to the present invention includes a microprocessor with R AM area, the bank memory which respectively stores the number of bank data becomes a part of the data in the RAM area of the microprocessor, a clock input from microprocessor And a counter that generates output data representing the bank switching address of the bank memory,
The bank switching address of the bank memory is set by the output data of the counter, and the remaining address of the bank memory is set by the parallel data input from the microprocessor.
The bank data of the bank memory of the set address is transferred to the RAM area of the microprocessor, or the data obtained by the microprocessor is transferred to the bank memory, and the transferred data is transferred to the set address of the bank memory. To store,
The bank memory stores a setting condition specific to the person who uses the endoscope apparatus .
[0011]
Note that the bank memory in the endoscope apparatus may be either ROM or RAM.
[0012]
When setting an address for the bank memory, it is preferable to use an upper address as the bank switching address and set the remaining lower addresses by parallel data input from the main microprocessor.
[0013]
The counter may be any counter as long as it can generate parallel output data representing the bank switching address based on the input clock. For example, a synchronous counter or an asynchronous counter may be used. Further, it may be a dedicated counter for up or down, or an up / down counter that can be used by switching between the two, but using the up / down counter may reduce the number of control lines. It is preferable because it is possible.
[0014]
Bank memory of the endoscope apparatus according to the present invention, unique configuration requirements person using the endoscope apparatus, specifically, for doctor page which stores setting conditions of preference of each physician, such as shutter speed and color Use as memory.
[0015]
【The invention's effect】
According to the endoscope apparatus according to the present invention, based on the clock inputted from the main microprocessor, comprises a counter for generating an output data representative of the bank switching address of the bank memory, the bank memory output data of the counter Therefore, the port occupied by the microprocessor for setting the bank switching address is basically one for the clock signal input to this counter. The input / output ports of the microprocessor can be saved, and the pattern arrangement around the microprocessor becomes easy. In particular, if the counter is arranged on the bank memory side, the pattern arrangement becomes easier.
[0016]
In addition, there is an effect that a limited number of ports of the microprocessor can be used for other purposes.
[0017]
Further, when the present invention is applied to an apparatus adopting the bank switching system, a simple circuit called a counter is simply provided, and the cost increase can be suppressed extremely low.
[0018]
Further, example embodiment, it is possible to use the bank memory as a memory for doctor page which stores setting conditions of preference of each physician, such as shutter speed and color, to allow switching of the doctor page by changing the number of occurrences of the clock become.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a circuit diagram showing a part of the configuration of an endoscope apparatus according to an embodiment of the present invention.
[0020]
As shown in FIG. 1, the endoscope apparatus 1, 8-bit main CPU for processing endoscope apparatus 1 central (microprocessor) 10, a bank memory 50 consisting of counter 40, and ROM 51, RAM 52 It has.
[0021]
The main CPU 10 is connected to an oscillation circuit 20 including a crystal 21 and capacitors 22 and 23, and a reset circuit 30 including resistors 31 and 32, a diode 33, a capacitor 34, and an AND gate 35. The oscillation circuit 20 generates a master clock for the main CPU, and the reset circuit 30 is an initial reset circuit for the main CPU.
[0022]
Each output of the main CPU 10 is connected as follows. That is, the address outputs A0 to A9 are connected to the lower address inputs A0 to A9 of the ROM 51 and RAM 52 via the direct address bus 100 (A0 side is the lower bit). The data inputs / outputs D0 to D7 are connected to the data outputs DQ0 to DQ7 of the ROM 51 and the data inputs / outputs DQ0 to DQ7 of the RAM 52 via the data bus 120 (D0 and DQ0 side are lower bits). The clock output CLK is connected to the clock input CLK of the counter 40 via the clock line 130. The ROM selection output ROMSEL is connected to the enable input NCE of the ROM 51 via the selection line 140, and the RAM selection output RAMSEL is connected to the enable input NCE of the RAM 52 via the selection line 150, respectively. Read setting output RD is connected to output enable input NOE of ROM 51 and RAM 52 via read setting line 160. Write setting output WR is connected to write enable input NWE of RAM 52 via write setting line 170. The RAM 52 is set to the read mode when the write setting output WR is H, and is set to the write mode when the write setting output WR is L. The clear output CLR is connected to the clear input NCLR of the counter 40 via the clear line 180. Note that each of the output signals of the ROM selection output ROMSEL, the RAM selection output RAMSEL, the read setting output RD, the write setting output WR and the clear output CLR is an active low (L) signal.
[0023]
The counter 40 is a 5-bit ripple counter having five stages of D-type FFs (flip-flops) 41 to 45 therein. That is, the clock output CLK of the main CPU 10 is input to the clock input CLK1 of the FF41, the inverted output NQ1 of the FF41 is input to the clock input CLK2 of the FF42, the inverted output NQ2 of the FF42 is input to the clock input CLK3 of the FF43, The inverted output NQ3 is input to the clock input CLK4 of the FF44, and the inverted output NQ4 of the FF44 is input to the clock input CLK5 of the FF45. Further, the inverted outputs NQ1 to NQ5 of the FFs 41 to 45 are input to their own data inputs D1 to D5. Further, the clear output CLR of the main CPU 10 is commonly input to the clear inputs CLR1 to CLR5 of the FFs 41 to 45, and the preset inputs NPRE1 to NPRE5 of the FFs 41 to 45 are all connected to the power source DVDD and pulled up. Thereby, the FF41 side is assigned as the lower bit and the FF45 side is assigned as the upper bit.
[0024]
The counter 40 counts up as 1, 2, 3... Every time the clock CLK is input from the main CPU 10. As a result, the outputs Q1 to Q5 of the FFs 41 to 45 sequentially change to 00001, 00010, 00001,... As binary output data. The output data (parallel data) is used as data representing the upper addresses A10 to A14 of the bank memory 50, and is input to the upper address inputs A10 to A14 of the ROM 51 and RAM 52 (A10 side is the lower bit).
[0025]
Each of the ROM 51 and the RAM 52 in the bank memory 50 is a large-capacity memory, and 1 Kbyte is assigned to each bank, thereby having a large number of banks. Bank switching is performed by setting addresses of upper addresses A10 to A14 (for 5 bits). Also, by setting lower address inputs A0 to A9 (for 10 bits), an address for 1 Kbyte is switched.
[0026]
Each bank stores bank data. For example, setting condition of de compactors, specifically, shutter speed, color (white balance), gamma gamma, the data representing the gain, etc., is stored for each doctor. That is, each bank is assigned as a doctor page.
[0027]
FIG. 2 is a diagram illustrating a correspondence relationship between the address space of the main CPU 10 and the banks of the ROM 51 and the RAM 52. As shown in the figure, the address space of the main CPU 10 is roughly divided into three areas, and is composed of a ROM area for storing operation programs and the like, a RAM area, and other address space areas. The RAM area further includes a main memory RAM area, a work RAM area serving as a work area for executing a program, and a bank of the bank memory 50 when the bank of the main CPU 10 is assigned to the address space of the main CPU 10. It consists of a local RAM area on the address space.
[0028]
As the capacity of the local RAM area, 1 Kbyte is allocated so as to correspond to the capacity per bank of the bank memory 50. By transferring bank data for one bank from the ROM 51 or RAM 52 in the bank memory 50 to the local RAM area, the bank data stored in the ROM 51 or RAM 52 takes part of the data in the RAM area of the main CPU 10. It is configured as follows.
[0029]
Next, the operation of the endoscope apparatus 1 having the above configuration will be described with reference to a flowchart shown in FIG. In FIG. 3, “ST” is added to the step number before the number. First, a process for transferring the bank data of the bank memory 50 to the local RAM area of the main CPU 10 will be described.
[0030]
First, the clear output CLR of the main CPU 10 is set to L for a predetermined time to reset the counter 40 (ST10 to ST12). Thereby, the output data of the counter 40 becomes 00000 (B; binary value).
[0031]
Next, address information to be accessed, that is, address information indicating which address in the bank memory 50 is to be transferred to the local RAM area of the main CPU 10 is obtained (ST13). For example, if the head address is 3400 (H; hex value), the head address 3400 is set.
[0032]
In obtaining the address information, by inputting the ID code de compactors from the keyboard or the like, so as to be able to automatically obtain the address information corresponding to the ID code, associates the ID code and address information It is good to keep. For example, as shown in FIG. 2, the upper addresses of the ROM 51 and the RAM 52 are 0 (H) for the ID code 0, 1 (H) for the ID code 1, 2 (H) for the ID code 2,・・・ Association is made.
[0033]
Next, the upper address in the address information is serially converted (ST14). That is, the local RAM area is subtracted from the head address number of the address information to be accessed. In this example, 1 Kbyte (03FF (H)) is allocated as the local RAM area, and the subtraction result U-ADD is 3400-03FF = 3001. Of this subtraction result U-ADD, 1 Kbytes, that is, the information of the lower 10 bits represents a direct address, so the number corresponding to the remaining higher address is obtained. In this example, it is 3.
[0034]
Next, the number of clocks CLK corresponding to the upper address is output to the counter 40 based on the serial conversion result (ST15 to ST17, ST20 to ST23). The output processing of the clock CLK is performed as follows.
[0035]
First, it is determined whether or not the subtraction result U-ADD is 0 (ST15). When the subtraction result U-ADD becomes 0, the routine proceeds to step 30. When the subtraction result U-ADD is not 0, the subtraction result U-ADD is divided by 256 (D; decimal value), and the division result is set to U-ADD (ST16). Next, it is determined again whether or not U-ADD is 0 (ST17). When the division result U-ADD is not 0 (normally not 0 at first), 1 is subtracted from the division result U-ADD, the result is set to U-ADD (ST20), and the clock output CLK is set to H (high) for a predetermined time. ) To return the clock output CLK to L and return to step 17 (ST21 to ST23). As a result, only one pulse of the clock CLK is sent to the counter 40. The processing from step 17 to step 23 is repeated until the division result U-ADD becomes zero.
[0036]
When the division result U-ADD becomes 0, the process proceeds to step 30, and the integration counter value D-ADD is set to 0. At this time, the output data of the counter 40 is input to the upper address inputs A10 to A14 of the ROM 51 and RAM 52, respectively. In this example, 00001 (B) is set as the upper address.
[0037]
Next, selection of ROM area or RAM area, that is, which bank data of ROM 51 and RAM 52 in the bank memory 50 is to be transferred to the local RAM area of the main CPU 10 (ST31). For example, when selecting the ROM area, the ROM selection output ROMSEL is set to L and the RAM selection output RAMSEL is set to H. On the other hand, when selecting the RAM area, the ROM selection output ROMSEL is set to H and the RAM selection output RAMSEL is set to L. Regardless of which space is selected, the write setting output WR is set to H and the RAM 52 is set to the read mode.
[0038]
Next, read processing for transferring the bank data to the local RAM area of the main CPU 10 is executed (ST32 to ST34). Specifically, the cumulative counter value D-ADD is sequentially incremented to sequentially increment the address of the local RAM area, and the lower address of the bank memory 50 corresponding to the address of the local RAM area is sequentially transmitted to the direct address bus 100. Then, the read setting output RD is set to L, and the bank data in the ROM 51 or RAM 52 is sequentially transferred to the local RAM area via the data bus 120. This is repeated until the integrated counter value D-ADD reaches 400. When integrated counter value D-ADD reaches 400, read setting output RD is set to H, the ROM area and RAM area are released, and the process is terminated (ST35).
[0039]
With the above processing, the addresses of the bank memory 50 are sequentially set and set by the high order addresses A10 to A14 set by the output data of the counter 40 and the low order addresses A0 to A9 set as direct addresses from the main CPU 10. The bank data of the address is sequentially transferred into the local RAM area of the main CPU 10, and the transferred data is stored at a predetermined address in the local RAM area. As a result, data for one bank, that is, 1 Kbyte of data, Copied to local RAM area.
[0040]
After the above processing is completed, the main CPU 10 executes the program using the data stored in the local RAM area. For example, when 0 is input as the doctor ID code, the data of the upper address 0 (H) of the ROM 51 and RAM 52 is copied to the local RAM area of the main CPU 10, and the main CPU 10 sets the ID code 0 according to the doctor. Similarly, when 2 is input as the doctor ID code, the operation is performed under the setting condition corresponding to the doctor of ID code 2.
[0041]
In this way, the setting of the upper addresses A10 to A14 of the bank memory 50 responsible for bank switching can be set by the number of clocks CLK sent to the counter 40. Basically, the bank switching setting is set on the clock line 130. Only one line is required, and bank switching is substantially performed by serial data, so that the input / output port of the main CPU can be saved. Note that the term “basically” is because the clear line 180 is not essential in the present invention, as will be apparent from the example described later. Also, by arranging the counter 40 on the bank memory 50 side, the pattern arrangement around the main CPU 10 becomes extremely easy. Further, the counter 40 is a ripple counter in which five stages of D-type FFs are connected, and has a very simple configuration. Therefore, an increase in cost when applying the present invention can be suppressed to a very low level.
[0042]
Next, a process of transferring data obtained by the main CPU 10 to the RAM 52 and storing the transferred data in the RAM 52 will be described.
[0043]
The processing from step 10 to step 30 is the same as the processing for transferring the bank data described above to the local RAM area. When transferring the obtained data to the RAM 52, in step 31, the ROM selection output ROMSEL is set to H, the RAM selection output RAMSEL is set to L, the RAM area is selected, and the write setting output WR is set to L. Thus, the RAM 52 is set to the writing mode. At this time, the read setting output RD is set to H.
[0044]
Next, in steps 32 to 34, write processing for transferring the obtained data to the RAM 52 is executed. Specifically, the lower address of the bank memory 50 is sequentially sent to the direct address bus 100 while sequentially incrementing the integrated counter value D-ADD, and the obtained data is sequentially transferred to the RAM 52 via the data bus 120. . This is repeated until the integrated counter value D-ADD reaches 400. When the integrated counter value D-ADD reaches 400, the write setting output WR is set to H, the RAM area is released, and the process is terminated (ST35).
[0045]
With the above processing, the addresses of the bank memory 50 are set by the upper addresses A10 to A14 set by the output data of the counter 40 and the lower addresses A0 to A9 set as direct addresses from the main CPU 10, and the obtained data is stored. It is stored as bank data at the set address of the bank memory 50.
[0046]
For example, when 0 is input as the doctor ID code, data representing the setting conditions of the doctor whose ID code is 0, such as shutter speed and color tone, is stored in the address space of the RAM 52 having the upper address 0 (H). When 1 is input as the ID code, data representing the setting conditions of the doctor whose ID code is 1 is stored in the address space of the RAM 52 of the higher address 1 (H) as the data of the doctor page.
[0047]
The preferred embodiments of the endoscope apparatus according to the present invention have been described above. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without changing the gist of the invention. It is.
[0048]
For example, in the above-described embodiment, a ripple counter having only a count-up function is used as the bank switching address counter. However, a counter of another aspect may be used.
[0049]
For example, in the above ripple counter, when the bank is switched, if the upper address is smaller than the previously set address value, the counter is reset once, and if the desired number of clocks are not generated again, the address is changed. Cannot be set.
On the other hand, if an up / down counter that can be used by switching between count-up and count-down is used as the address counter, the counter is set to the count-down mode, and a clock corresponding to the difference from the previously set address value is transmitted. Thus, an address smaller than the previously set address value can be set in a short time without being reset once. Further, when the up / down counter is used, the clear line 180 becomes unnecessary, and the input / output port of the main CPU 10 can be further saved.
[0050]
In the above description, the data in the bank memory 50 is transferred as a unit for one bank in the series of processing from the start to the end of the flowchart shown in FIG. It is not necessary to transfer the batches together. That is, by arbitrarily setting the lower addresses A0 to A9, it is possible to specify the address where the data to be transferred is stored and the address where the obtained data is stored, and transfer only desired data. Can do. For example, it is possible to use a hollow address from a start address to a predetermined address, conversely from a predetermined address to a final address, or from a predetermined address to another predetermined address in combination. Thus, if only desired data is transferred, the transfer time can be shortened.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a part of the configuration of an endoscope apparatus according to an embodiment of the present invention. FIG. 2 is a diagram showing a correspondence relationship between an address space of a main CPU and banks of ROM and RAM. Flowchart showing the operation of the endoscope apparatus according to the embodiment of the present invention
1 Endoscopic device 10 Main CPU
20 Oscillator 30 Reset Circuit 40 Counter 50 Bank Memory 51 ROM (Read Only Memory)
52 RAM (read / write memory)

Claims

A microprocessor having a RAM area;
A bank memory for storing a plurality of bank data each carrying a part of the data in the RAM area of the microprocessor;
A counter that generates output data representing a bank switching address of the bank memory based on a clock input from the microprocessor;
In an endoscope apparatus comprising:
The bank switching address is associated with a unique number assigned to a person who uses the endoscope apparatus, and further includes an input means for inputting the unique number,
The microprocessor operates the counter up to a value corresponding to the input unique number, sets a bank switching address of the bank memory according to output data of the counter, and receives a parallel input from the microprocessor The remaining address of the bank memory is set by data,
The bank data of the bank memory at the set address is transferred to the RAM area of the microprocessor, or the data obtained by the microprocessor is transferred to the bank memory, and the transferred data is transferred to the bank memory. Store at the set address,
The endoscope apparatus, wherein the bank memory stores setting conditions specific to a person who uses the endoscope apparatus.

The endoscope apparatus according to claim 1, wherein the setting condition includes a shutter speed, a color tone, gamma, and a gain.