JP3688276B2 - Asymmetric signal detection circuit - Google Patents

Description

となる。
【００３２】
ここで、ＡＣカップリング部の時定数がＴ1 に比べて、極端に大きい場合には、オフセット量が時間によらず、殆ど一定であると仮定できる。即ち、下記（４）式が成り立つものとする。
【００３３】
Ｖ0 （ｔ）＝Ｖ0 （ｔ−Ｔｄ） （４）
これを、式（３）に代入すると、下記式（５）が得られる。
【００３４】

即ち、オフセットが除去された信号ｆｂ（ｔ）が得られる。
【００３５】
このようにオフセットの除去された信号を作成することにより、正負の振幅誤差量、オフセット量、正負の振幅量の検出が可能となる。
【００３６】
次に、図３及び図４を用いて、正負の振幅誤差量の検出について説明する。図３に示すように、第１の減算回路１１により入力信号Ｓ１から、入力信号Ｓ１を時間Ｔ1 ／２だけ遅延させた信号を差し引くと、オフセットの除去された信号Ｓ２が得られる。
【００３７】
次に、第２の遅延回路１２により、信号Ｓ２を更に時間Ｔ1 ／２だけ遅延させた信号を作成する。加算回路１３によりこの信号と信号Ｓ２とを加算すると、信号Ｓ３が得られる。判定回路１４により、信号Ｓ３を、スレッシュホールド値Ｖｔｈ、−Ｖｔｈでスライスすると、ゲート信号Ｓ４が得られる。
【００３８】
一方、第３の減算回路１５により、信号Ｓ２から第２の遅延回路１２の出力信号を差し引くと、信号Ｓ５が得られる。選択回路１６により、この信号Ｓ５を、ゲート信号Ｓ４で選択すると、正負の振幅誤差信号Ｓ６が得られる。
【００３９】
この構成例では、図３に示すように、α＞１の時（負側の信号が大きい場合）には、誤差信号Ｓ６は、正側に現れる。逆に、図４に示すように、α＜１の時（正側の信号が大きい場合）には、誤差信号Ｓ６は、負側に現れる。この誤差信号は、正負の非対称差に応じて、変化する。
【００４０】
このようにして、非対称信号の正負の振幅誤差量が得られる。又、オフセットを除去した信号を作成し、且つこの信号を基に、正負の振幅誤差量を得るため、正確な振幅誤差量が得られる。
【００４１】
次に、この振幅誤差検出回路５を用いた非対称特性の補償装置について、説明する。図５は、本発明の再生装置の第１の例構成図である。図６（Ａ）及び図６（Ｂ）は、その非対称性の特性図である。図５は、ＭＲヘッドの非対称特性を補償する再生装置を示す。
【００４２】
ＭＲヘッドでは、記録磁化に応じた抵抗の変化率を電気信号に変換するため、電流を流す。これはセンス電流と呼ばれる。この電流を用いて、図２４（Ａ）及び図２４（Ｂ）に示したバイアスが行われる。従って、図６（Ａ）に示すように、一般には、センス電流値により、正負の非対称性が変化する。図６（Ａ）に示すように、センス電流値ＩｓがＩ0 の時に、α＝１となり、正負対称となる。
【００４３】
従って、センス電流を調整することによって、非対称性を調整する事が可能である。しかし、ヘッドによりその特性がばらつくため、ヘッド毎の調整が必要である。
【００４４】
図５に示すように、ＭＲヘッド２０の読み取り信号は、ＡＣカップリング部２に入力する。ＡＣカップリング部２の信号は、波形等化器３に入力され、波形等化される。波形等化器３は、例えば、トランスバーサル・イコライザーで構成される。波形等化器３の出力は、データ検出器４に入力する。データ検出器４は、波形等化器３の出力から、データ「１」、「０」を検出する。このデータ検出器４は、例えば、最尤検出器（ビタビ検出器）で構成される。
【００４５】
図１で示した振幅誤差検出回路５は、ＡＣカップリング部２の信号Ｓ１から振幅誤差信号Ｓ６（ΔＶ）を出力する。図６（Ｂ）に示すように、非対称性と振幅誤差の関係は、リニアな関係にある。従って、信号が対称なら、振幅誤差ΔＶがゼロとなる。
【００４６】
そこで、振幅誤差ΔＶにより、ＭＲヘッド２０のセンス電流源２１のセンス電流値を制御する。即ち、非対称性をゼロとするように、センス電流値を最適値Ｉ0 に自動的に近づける。
【００４７】
ここで、スムーズな調整を行うように、ループフィルタ２２−１が設けられている。このループフィルタ２２−１としては、抵抗とコンデンサとからなる１次のローパスフィルタが用いられる。
【００４８】
ループフィルタ２２−１の出力を保持するレジスタ２２−２は、次の理由で設けられる。即ち、図２及び図３で説明したオフセットを除去して、振幅誤差量を得るためには、正負の信号に、干渉がないことが必要である。このような信号は、データ信号に求めることはできない。そこで、データ信号の前に設けられているトレーニング信号に、干渉のない正負の信号を設定する。
【００４９】
従って、トレーニング期間中に、制御信号によりレジスタ２２−２で、振幅誤差量に従う制御量を保持させる。そして、データ信号のデータ期間中は、その保持された制御量により、ＭＲヘッド２０のセンス電流値を制御する。
【００５０】
即ち、トレーニング信号とデータ信号とを有する入力信号を用いる。そして、トレーニング信号により、振幅誤差量を検出して、制御量を保持しておく。データ信号に対しては、この保持した制御量により、ＭＲヘッド２０のセンス電流値を設定する。
【００５１】
このようにして、ＭＲヘッド２０の非対称特性を補償した信号再生が可能となる。又、波形制御されていない入力信号から制御量を検出するため、正確に制御量が得られる。
【００５２】
図７は、本発明の非対称信号検出回路の他の例構成図、図８はその各部波形図である。図７の例は、Ａ／Ｄコンバータによる離散系信号処理に適用した例を示す。又、ここでは、最近の磁気ディスク装置等に用いられるパーシャルレスポンスにおける（１＋Ｄ）の等化を意識したサンプリングを示している。
【００５３】
図７において、図１で示したものと同一のものは、同一の記号で示してある。図７に示すように、非対称信号検出回路７は、前述の第１の遅延回路１０と、第１の減算回路１１と、第２の遅延回路１２と、加算回路１３と、判定回路１４と、第３の減算回路１５と、第１の選択回路１６とを有する。そして、この構成により、図１で前述したように、振幅誤差信号Ｓ６を出力する。
【００５４】
この非対称信号検出回路７は、第１の減算回路１１の出力信号Ｓ２を、ゲート信号Ｓ４で選択する第２の選択回路１７を有する。この第２の選択回路１７の出力信号Ｓ８が、正負の振幅値を示す。
【００５５】
更に、非対称信号検出回路７は、入力信号Ｓ１から第１の減算回路１１の出力信号Ｓ２を差し引く第２の減算回路１８と、第２の減算回路１８の出力信号Ｓ９をゲート信号Ｓ４で選択する第３の選択回路１９とを有する。この第３の選択回路１９の出力信号Ｓ１０が、オフセット量を示す。
【００５６】
尚、８は、等化フィルターであり、ＡＣカップリング部２の出力をフィルターリングするものである。又、９は、Ａ／Ｄコンバータであり、等化フィルター８のアナログ出力をデジタル値に変換するものである。
【００５７】
図８を用いてその動作を説明する。図１で説明したように、第１の選択回路１６により、第３の減算回路１５の出力信号Ｓ５を、ゲート信号Ｓ４で選択することにより、正負の振幅誤差信号Ｓ６が得られる。
【００５８】
又、第２の選択回路１７により、第１の減算回路１１の出力信号Ｓ２を、ゲート信号Ｓ４で選択することにより、信号の正負の振幅値信号Ｓ８が得られる。
【００５９】
更に、第３の選択回路１９により、第２の減算回路１８の出力信号Ｓ９を、ゲート信号Ｓ４で選択することにより、信号のオフセット量信号Ｓ１０が得られる。
【００６０】
この実施例でも、オフセットを除去した信号を作成し、且つこの信号を基に、正負の振幅値及びオフセット量を得るため、正確な振幅値及びオフセット量が得られる。
【００６１】
図９は、本発明の再生装置の第２の例構成図である。この実施例では、フィードホワードループにより、信号のオフセットを除去するものである。
【００６２】
図９において、図５及び図７で示したものと同一のものは、同一の記号で示してある。図９に示すように、Ａ／Ｄコンバータ９の出力信号Ｓ１は、オフセット検出回路７−１に入力する。オフセット検出回路７−１は、図７で示した非対称信号検出回路である。尚、このオフセット検出回路７−１は、オフセット量の検出のみ必要なため、図７に示す構成の内、第３の減算回路１５、選択回路１６、１７は削除される。
【００６３】
オフセット検出回路７−１は、前述したように、入力信号Ｓ１からオフセット量信号Ｓ１０を出力する。この信号Ｓ１０とゲート信号Ｓ４は、平均化回路２１に入力される。平均化回路２１は、ヘッド再生信号に重畳されたノイズを除去するための回路である。
【００６４】
この平均化回路２１は、オフセット量信号Ｓ１０を累積する加算回路と、ゲート信号Ｓ４をカウントするカウンタと、加算回路の加算値をカウンタのカウント値（サンプル値）で割り算する割り算回路と、割り算回路の出力を保持するレジスタとを有する。
【００６５】
減算回路２２は、Ａ／Ｄコンバータ９の出力Ｓ１からこの平均化されたオフセット信号Ｓ１２を差し引くものである。このようにして、オフセットが補償される。
【００６６】
尚、制御信号は、平均化回路２１のレジスタに、オフセットの平均値をホールドさせるためのものである。この意味は、前述したように、図２及び図３で説明したオフセットを除去して、振幅誤差量を得るためには、正負の信号に、干渉がないことが必要である。このような信号は、データ信号に求めることはできない。そこで、データ信号の前に設けられているトレーニング信号に、干渉のない正負の信号を設定する。
【００６７】
従って、トレーニング期間中に、制御信号によりレジスタで、オフセット量に従う制御量を保持させる。そして、データ信号のデータ期間中は、その保持された制御量により、Ａ／Ｄコンバータ９の出力を補正する。
【００６８】
即ち、トレーニング信号とデータ信号とを有する入力信号を用いる。そして、トレーニング信号により、オフセット量を検出して、制御量を保持しておく。データ信号に対しては、この保持した制御量により、Ａ／Ｄコンバータの出力を補正する。
【００６９】
図１０は、本発明の再生装置の第３の実施例構成図、図１１は図１０の構成のループフィルタの構成図である。この実施例では、フィードバックループにより、信号のオフセットを除去するものである。
【００７０】
図１０において、図９で示したものと同一のものは、同一の記号で示してある。図１０に示すように、Ａ／Ｄコンバータ９の出力信号Ｓ１は、オフセット検出回路７−１に入力する。オフセット検出回路７−１は、図７で示した非対称信号検出回路である。尚、このオフセット検出回路７−１は、オフセット量の検出のみ必要なため、図７に示す構成の内、第３の減算回路１５、選択回路１６、１７は削除される。
【００７１】
オフセット検出回路７−１は、前述したように、入力信号Ｓ１からオフセット量信号Ｓ１０を出力する。この信号Ｓ１０は、ループフィルタ２３に入力される。ループフィルタ２３は、周知のデジタルのラグフィルタである。
【００７２】
図１１に示すように、ループフィルタ２３は、加算回路２３−１と、加算回路２３−１の出力を遅延する遅延回路２３−２と、遅延回路２３−２の出力にゲインＫτを乗算する第１の乗算回路２３−３と、加算回路２３−１の出力にゲインＫｇを乗算する第２の乗算回路２３−４と、第２の乗算回路２３−４の出力を保持する図示しないレジスタで構成される。
【００７３】
この第１の乗算回路２３−３のゲインＫτを、１を越えない値に設定しておくことにより、図５に示したアナログのループフィルタと同一の動作を行う。従って、ループフィルタの役目は、図５に示したものと同一である。尚、第２の乗算回路２３−４のゲインＫｇは、全体のゲインを調整するためのものである。
【００７４】
減算回路２４は、Ａ／Ｄコンバータ９の出力からループフィルタ２３の出力を差し引く。これにより、オフセットを除去した信号が得られる。
【００７５】
尚、制御信号は、ループフィルタ２３のレジスタに、オフセット値をホールドさせるためのものである。この意味は、前述したように、図２及び図３で説明したオフセットを除去して、振幅誤差量を得るためには、正負の信号に、干渉がないことが必要である。このような信号は、データ信号に求めることはできない。そこで、データ信号の前に設けられているトレーニング信号に、干渉のない正負の信号を設定する。
【００７６】
従って、トレーニング期間中に、制御信号によりレジスタで、オフセット量に従う制御量を保持させる。そして、データ信号のデータ期間中は、その保持された制御量により、Ａ／Ｄコンバータ９の出力を補正する。
【００７７】
即ち、トレーニング信号とデータ信号とを有する入力信号を用いる。そして、トレーニング信号により、オフセット量を検出して、制御量を保持しておく。データ信号に対しては、この保持した制御量により、Ａ／Ｄコンバータの出力を補正する。
【００７８】
図１２は本発明の再生装置の第４の実施例構成図、図１３は磁化反転密度とオフセットの関係図である。
【００７９】
図１３に示すように、時間間隔τの範囲内に、正負信号のペアが１組、即ち、磁化反転が２個ある場合を示す。この時のオフセット量をＶａとする。この時間間隔τ内では、下記（６）式が成立する。
【００８０】
【数１】

【００８１】
ここで、オフセット量が一定と仮定すると、式（６）は、下記（７）式に書き換えられる。
【００８２】
【数２】

【００８３】
一方、図１３の下側に示すように、時間間隔τ内に、正負信号のペアが２組（磁化反転が４個）ある場合を考える。
【００８４】
この時のオフセット量をＶｂとすると、式（８）が成立する。
【００８５】
【数３】

【００８６】
ここで、信号は繰り返し信号であるから、時間τの範囲内から範囲外への干渉量と、範囲外から範囲内への干渉量とは、同じと考えられる。従って、時間τ内での１つの信号の積分値を、下記（９）式として与えることができる。
【００８７】
【数４】

【００８８】
この式（９）を、式（８）に代入すると、
Ｖｂ＝２（Ｈ−αＨ）／τ＝２Ｖａ （１０）
が得られる。
【００８９】
この事から、オフセット量は、正負信号の数（磁化反転の数）に比例し、変動すると考えられる。そこで、その変動を予測しながら、オフセットを補償する回路を、図１２に示す。
【００９０】
図１２において、図９で示したものと同一のものは、同一の記号で示してある。図１２に示すように、データ検出器４の検出データは、ループフィルタ２５に入力される。データの「１」は、磁化反転に対応して記録される。このため、ループフィルタ２５は、その時定数に応じた時間間隔τ内のデータ「１」の個数や磁化反転の数（密度）に比例した値が出力される。
【００９１】
このループフィルタ２５の構成は、図１１に示したものである。但し、トレーニングパターンと同じ個数（密度）のデータ列では、ループフィルタ２５の出力値が１になるように、ループフィルタ２５の時定数やゲインを調整する必要がある。
【００９２】
ループフィルタ２５の出力は、乗算回路２６により、平均化回路２１のオフセットの平均値と乗算される。減算回路２２は、Ａ／Ｄコンバータ９の出力からこの乗算回路２６の出力を差し引く。これにより、オフセットを除去した信号が得られる。
【００９３】
この例でも、トレーニング期間中に、平均化回路２１でオフセット量に従う制御量を保持する。そして、データ信号のデータ期間中は、その保持された制御量をデータ「１」の個数に応じて変化させて、制御量を作成する。このデータ「１」の個数に応じた制御量により、Ａ／Ｄコンバータ９の出力を補正する。
【００９４】
即ち、トレーニング信号とデータ信号とを有する入力信号を用いる。そして、トレーニング信号により、オフセット量を検出して、制御量を保持しておく。データ信号に対しては、この保持した制御量とデータ「１」の個数により、Ａ／Ｄコンバータの出力を補正する。
【００９５】
図１４は、図９の実施例の変形例を説明するための８／９変換使用時のデータの統計図である。
【００９６】
近年の磁気ディスク装置では、記録情報をＭ系列等の疑似ランダム化する手法が用いられている。従って、ＡＣカップリングのカットオフ周波数が低い（時定数が大きい）場合には、その時定数内の記録データ「１」の個数の変化は小さいと考えられる。
【００９７】
そこで、磁気記憶装置では、一般的に用いられるＲＬＬ（Run Length Limited) 符号において、入力がランダムとした場合のその生成符号のデータ「１」（磁化反転）の割合（確率）を統計的に求める。そして、トレーニング信号におけるデータ「１」の割合をその割合に合わせる。これにより、データ「１」の頻度により変動するオフセットに対して、適切な補正を行うことができる。
【００９８】
図１４は、記録情報がランダムであると見なし、入力信号に８／９（０、４、４）符号化を用いた場合の統計図である。即ち、記録情報を１００サンプル単位で区切り、その中のデータ「１」の個数を求めたものである。
【００９９】
現在の記憶装置では、ＡＣカップリングのカットオフ周波数が、数十ＫＨｚ〜数百ＫＨｚであるのに対し、ビット周波数（ビット周期の逆数）は、数十ＭＨｚ〜数百ＭＨｚである。従って、ビット周波数が、カットオフ周波数の１００倍以上となっているため、１００サンプル単位に区切ることは妥当である。
【０１００】
尚、８／９（０、４、４）符号化については、ＵＳＰ４７０７６８１を参照されたい。
【０１０１】
図１４に示すように、データ「１」の個数は、６０±１０個以内に収まる。従って、磁気記録媒体上の符号化後の信号パターンにおいて、全体のサンプル数ｎと、データ「１」の個数ｍとの関係を、ｍ／ｎ＝０．６となるトレーニングパターンを用いる。これにより、オフセットを検出して、オフセット補償する。これにより、任意のデータパターンにおいても、その変動による誤差は、±１０パーセントの範囲内に収まる。
【０１０２】
図１５は、図９の実施例の他の変形例を説明するための８／９変換使用時のデータの統計図である。
【０１０３】
図１４と同様に、トレーニング信号のデータ「１」の割合を変えたものが、図１５の実施例である。図１５は、図１４に示した８／９（０、４、４）符号化の後に、１／（１＋Ｄ）のプリコーダを挿入して、記録した場合の統計図である。
【０１０４】
図１５に示すように、データ「１」の個数は、５０±１０個以内に収まる。従って、磁気記録媒体上の符号化後の信号パターンにおいて、全体のサンプル数ｎと、データ「１」の個数ｍとの関係を、ｍ／ｎ＝０．５となるトレーニングパターンを用いる。これにより、オフセットを検出して、オフセット補償する。これにより、任意のデータパターンにおいても、その変動による誤差は、±１０パーセントの範囲内に収まる。
【０１０５】
図１６は、本発明の再生装置の第５の例構成図、図１７（Ａ）及び図１７（Ｂ）は図１６の構成の動作説明図である。
【０１０６】
図１６において、図９に示したものと同一のものは、同一の記号で示してある。図１６に示すように、Ａ／Ｄコンバータ９は、フラッシュ型のもので構成されている。即ち、リファレンス電圧を正側のＶｐ、負側のＶｎ、中点のＶｒの３点を与える構成である。そして、Ａ／Ｄコンバータ９は、抵抗９０と減算器９１〜９４と、エンコーダ９５から成る。
【０１０７】
オフセット／振幅誤差検出器７−２は、Ａ／Ｄコンバータ９の出力からオフセット値と振幅誤差を検出するものである。このオフセット／振幅誤差検出器７−２の構成は、図７に示した構成のものである。但し、振幅値は出力として必要がないため、選択回路１７は削除されている。
【０１０８】
反転回路２７は、検出した振幅誤差値を反転するものである。Ｄ／Ａコンバータ２８は、反転した振幅誤差値をアナログ量に変換するものである。ループフィルタ２９は、アナログの振幅誤差量のノイズを除去するものである。このループフィルタ２９の構成は、一次のローパスフィルタで構成されており、制御信号により値をホールドするレジスタを含む。このローパスフィルタ２９の出力が、Ａ／Ｄコンバータ９の中点電圧Ｖｒとなる。
【０１０９】
Ｄ／Ａコンバータ３０は、デジタルのオフセット値をアナログ量に変換するものである。ループフィルタ３１は、アナログのオフセット量のノイズを除去するものである。このループフィルタ３１の構成は、一次のローパスフィルタで構成されており、制御信号により値をホールドするレジスタを含む。減算回路３２は、等化フィルター８の出力からループフィルタ３１の出力を差し引くものである。
【０１１０】
この動作を説明する。図１７（Ａ）の破線は、Ａ／Ｄコンバータ９への入力と出力との関係が、中点電圧Ｖｒが、正側電圧Ｖｐと負側電圧Ｖｎとの中心になる場合である。このような場合に、正負非対称な入力信号は、図の破線で示す出力信号となる。この非対称信号である正側に比べ負側が大きい非対称信号に対しては、振幅誤差信号Ｓ６は、図８で示したように、負極性の信号となる。
【０１１１】
従って、反転回路２７で極性が反転された補正信号により、Ａ／Ｄコンバータ９の中点電圧Ｖｒを補正する。これにより、中点電圧Ｖｒは、正側に移動する。このため、Ａ／Ｄコンバータ９の特性が、図１７（Ａ）の実線に示すように、正側の傾き（ゲイン）が大きく、負側の傾き（ゲイン）が小さくなる。この結果、Ａ／Ｄ出力は、実線のようになり、非対称性が補償される。
【０１１２】
但し、新たにオフセットＶ0 が加わる。このため、オフセットを検出して、減算回路３２で差し引く。これにより、図１７（Ｂ）に示すように、非対称性もオフセットも補償された出力信号が得られる。この例では、正負の非対称により発生するオフセットも、減算回路により除去される。
【０１１３】
この例においても、制御信号は、ループフィルタ２９、３１のレジスタに、振幅誤差量及びオフセット値をホールドさせるためのものである。即ち、トレーニング期間中に、制御信号によりレジスタで、振幅誤差量及びオフセット量に従う制御量を保持させる。そして、データ信号のデータ期間中は、その保持された制御量により、Ａ／Ｄコンバータ９の入力及び中点電圧を補正する。即ち、トレーニング信号とデータ信号とを有する入力信号を用いるものである。
【０１１４】
図１８は、本発明の再生装置の第６の例構成図である。図１８において、図９で示したものと同一のものは、同一の記号で示してある。
【０１１５】
図１８に示すように、オフセット補償回路７−３は、図９で示したように、Ａ／Ｄコンバータ９の出力をオフセット補償するものである。即ち、図９に示したオフセット検出回路７−１と、平均化回路２１と、減算回路２２とから成る。
【０１１６】
符号判定回路３２は、等化回路３の出力の正負符号を判定する。例えば、符号判定回路３２は、等化回路３の出力を、０レベルスライスして、符号の正負を判定するものである。
【０１１７】
振幅値検出回路７−４は、図７で示した非対称信号検出回路である。尚、この振幅値検出回路７−４は、振幅値の検出のみ必要なため、図７に示す構成の内、第２の減算回路１８、第３の減算回路１５、選択回路１６、１９は削除される。
【０１１８】
この振幅値検出回路７−４は、符号判定回路３２の判定結果により、振幅値を正（Ｓ８）と、負（−Ｓ８）に分けて、出力する。このため、スイッチが含まれる。
【０１１９】
第１の平均化回路３３は、正側の振幅値Ｓ８を平均化するものである。第２の平均化回路３４は、負側の振幅値−Ｓ８を平均化するものである。両平均化回路３３、３４は、図９で示したものと同一の構成である。
【０１２０】
除算回路３５は、各々平均化回路３３、３４の出力と理想振幅値Ｖｄとの比を算出するものである。即ち、除算回路３５は、理想振幅値を平均化回路３３、３４の出力で除算したＶｄ／−Ｓ８とＶｄ／Ｓ８とを算出する。
【０１２１】
レジスタ３６は、トレーニング期間に算出した前述の比を保持するものである。セレクタ３７は、符号判定回路３２の判定出力により、正側の比又は負側の比を選択するものである。乗算回路３８は、等化回路３の出力に、セレクタ３７の出力を乗算するものである。
【０１２２】
この実施例では、振幅値検出回路７−４によって、正負の振幅値を検出する。それぞれの振幅値は、各々平均化回路３３、３４により、ノイズ成分が除去される。更に、除算回路３５により、理想振幅値Ｖｄとの比が計算される。これが、レジスタ３６に保持される。そして、等化回路３の出力に前述の比が乗算される。この乗数は、ゲインと見なすことができる。このゲインを等化回路３の出力の極性（正負）によって、切り換える。これにより、正負非対称を補正することが可能となる。
【０１２３】
又、制御信号は、レジスタに、乗数をホールドさせるためのものである。この意味は、前述したように、トレーニング期間中に、制御信号によりレジスタで、制御量を保持させる。そして、データ信号のデータ期間中は、その保持された制御量により、等化回路３の出力を補正する。従って、トレーニング信号とデータ信号とを有する入力信号を用いる。
【０１２４】
図１９は本発明の再生装置の第７の実施例構成図である。図１８の例は、フィードホワードによる補正であったが、図１９の例は、フィードバックの例を示す。図１９において、図９及び図１８で示したものと同一のものは、同一の記号で示してある。
【０１２５】
加算回路３９は、負側の振幅値−Ｓ８と理想振幅値Ｖｄとを加算するものである。減算回路４０は、理想振幅値Ｖｄから正側の振幅値Ｓ８を減算するものである。ループフィルタ４１は、加算回路３９の出力のノイズを除去するものである。ループフィルタ４２は、加算回路４０の出力のノイズを除去するものである。これらのループフィルタ４１、４２の構成は、図１０で示した構成と同一である。
【０１２６】
この実施例では、振幅値検出回路７−４によって、正負の振幅値を検出する。それぞれの振幅値は、各々加算回路３９及び減算回路４０により、理想振幅値Ｖｄとの差が計算される。これが、ループフィルタ４１、４２でノイズを除去され、保持される。そして、等化回路３の出力に前述の差が乗算される。この乗数は、ゲインと見なすことができる。このゲインを等化回路３の出力の極性（正負）によって切り換える。これにより、正負非対称を補正することが可能となる。
【０１２７】
又、制御信号は、ループフィルタ４１、４２のレジスタに、乗数をホールドさせるためのものである。この意味は、前述したように、トレーニング期間中に、制御信号によりレジスタで、制御量を保持させる。そして、データ信号のデータ期間中は、その保持された制御量により、等化回路３の出力を補正する。従って、トレーニング信号とデータ信号とを有する入力信号を用いる。
【０１２８】
図２０は、ビタビ検出動作の説明図、図２１は、本発明の再生装置の第８の実施例構成図、図２２は、図２１の構成におけるビタビ検出器の構成図である。
【０１２９】
この実施例は、ビタビ検出器により正負の非対称性を補償するものである。先ず、ビタビ検出動作について、図２０を使用して説明する。
【０１３０】
最近の磁気ディスク装置では、パーシャルレスポンスと最尤検出法（ビタビ検出法）の組み合わせが用いられている。例えば、M.J.Ferguson、"Optimal Reception for Binary Partial Response Channels" Bell Syst.Tech.J.、vol.51、Feb.1972、或いはR.W.Wood、"Viterbi Detection of class IV Partial Responseon a Magnetic Recording Channels" IEEE Trans.Magn.、vol. Com-34 、NO.5、May.1986等の論文で説明されている。
【０１３１】
図２０は、ビタビ検出法におけるトレリス線図の一部を示す。時刻（ｉ−２）における状態（０）、（１）から、時刻ｉにおける状態（０）、（１）へ４つの可能性があることを示している。それぞれの遷移における期待値（仮定値）は、それぞれ０、Ｖａ、−Ｖｂ、０となる。
【０１３２】
時刻ｉにおける状態（０）のメトリック値Ｍ（０）i は、下記式（１１）で与えられる。
【０１３３】

これを変形すると、下記(12)式が得られる。
【０１３４】

又、時刻ｉにおける状態（１）のメトリック値Ｍ（１）i は、下記式（１３）で与えられる。
【０１３５】

これを変形すると、下記（１４）式が得られる。
【０１３６】

ここで、ｘは、ビタビ検出器への入力である。又、関数ＭＩＮは、式中の前項と後項との間で、小さい方を選択する算法である。
【０１３７】
この様に、ビタビ検出器では、それぞれの遷移において、過去のメトリック値に、現在の入力信号と期待値との二乗誤差を加えたものを求める。そして、それらを比較して、小さい方を選択する操作を行う。これと同時に、遷移の選択も行う。
【０１３８】
従来のビタビ検出器では、仮定値Ｖａ、−Ｖｂは、等化回路の特性のみによって決定されていた。このため、ＭＲヘッドの特性や信号の正負非対称性等は考慮されていなかった。
【０１３９】
図２１は、ビタビ検出器の期待値に、信号の非対称性を考慮した実施例である。図２１において、図１８で示したものと同一のものは、同一の記号で示してある。ビタビ検出器４−１は、前述したように、等化回路３からの入力信号ｘと期待値Ｖａ、−Ｖｂとの二乗誤差をとり、遷移の選択を行う。ビタビ検出器４−１については、図２２により後述する。
【０１４０】
符号判定回路３２は、等化回路３の出力の符号を判定する。振幅値検出器７−４は、等化回路３の出力の正負の振幅値を検出する。更に、振幅値検出器７−４は、符号判定回路３２の出力に応じて、検出した振幅値を、正の振幅値＋Ｓ８と、負の振幅値−Ｓ８に分けて、出力する。
【０１４１】
平均化回路４６は、正の振幅値を平均化して、制御信号に応じてホールドする。平均化回路４７は、負の振幅値を平均化して、制御信号に応じてホールドする。これら平均化回路４６、４７の出力が、ビタビ検出器４−１の期待値（仮定値）Ｖａ、−Ｖｂとして、ビタビ検出器４−１に入力される。
【０１４２】
このように、正負の振幅値を検出して、これを平均化した値を仮定値とするため、非対称信号の正負振幅値に応じたビタビ検出が可能となる。従って、ビタビ検出器において、信号の正負非対称性の補償が可能となる。
【０１４３】
この例でも、トレーニング信号とデータ信号とを有する入力信号を利用している。そして、トレーニング信号により、振幅値を検出して、その平均値をホールドする。そのホールド値により、ビタビ検出器の仮定値を設定する。そして、データ信号に対しては、その仮定値を利用して、ビタビ検出動作を行う。
【０１４４】
図２２により、ビタビ検出器について、説明する。
【０１４５】
図２２に示すように、ビタビ検出器４−１は、ＡＣＳ（Adder/Compare/Select) 回路ＡＣＳとパスメモリ７１とを有する。パスメモリ７１は、選択された遷移を保持するものである。ＡＣＳ回路ＡＣＳは、前述のメトリック値の演算を行い、その遷移を選択するものである。
【０１４６】
ＡＣＳ回路ＡＣＳは、４つの減算器５０、５３、６０、６３と、４つの二乗回路５１、５４、６１、６４と、４つの加算器５２、５５、６２、６５と、２つの比較器５６、６６と、２つの選択回路５７、６７と、４つの遅延回路５８、６８、６９、７０とを有する。
【０１４７】
減算器５０は、入力信号ｘから０を差し引く。そして、２乗回路５１は、減算器５０の出力を二乗する。更に、加算器５２は、前のメトリック値Ｍ（０）i-2に、二乗回路５１の出力を加算する。従って、加算器５２の出力は、前述した式（１１）の左項の演算結果となる。
【０１４８】
又、減算器５３は、入力信号ｘからＶａを差し引く。そして、２乗回路５４は、減算器５３の出力を二乗する。更に、加算器５５は、前のメトリック値Ｍ（１）i-2 に、二乗回路５４の出力を加算する。従って、加算器５５の出力は、前述した式（１１）の右項の演算結果となる。
【０１４９】
比較器５６は、両加算器５２、５５の出力を比較する。そして、加算器５２の出力が加算器５５の出力より小さい時は、遷移「０」を出力する。逆に、加算器５５の出力が加算器５２の出力より小さい時は、遷移「１」を出力する。この遷移は、パスメモリ７１に保持される。
【０１５０】
選択回路５７は、比較器５６の出力が「０」の時は、加算器５２の出力をメトリック値として選択する。逆に、選択回路５７は、比較器５６の出力が「１」の時は、加算器５５の出力をメトリック値として選択する。このメトリック値Ｍ（０）i は、遅延回路５８、６９により遅延されて、次の演算のための前のメトリック値となる。
【０１５１】
同様に、減算器６０は、入力信号ｘから−Ｖｂを差し引く。そして、２乗回路６１は、減算器６０の出力を二乗する。更に、加算器６２は、前のメトリック値Ｍ（０）i-2 に、二乗回路６１の出力を加算する。従って、加算器６２の出力は、前述した式（１３）の左項の演算結果となる。
【０１５２】
又、減算器６３は、入力信号ｘから０を差し引く。そして、２乗回路６４は、減算器６３の出力を二乗する。更に、加算器６５は、前のメトリック値Ｍ（１）i-2 に、二乗回路６４の出力を加算する。従って、加算器６５の出力は、前述した式（１３）の右項の演算結果となる。
【０１５３】
比較器６６は、両加算器６２、６５の出力を比較する。そして、加算器６２の出力が加算器６５の出力より小さい時は、遷移「０」を出力する。逆に、加算器６５の出力が加算器６２の出力より小さい時は、遷移「１」を出力する。この遷移は、パスメモリ７１に保持される。
【０１５４】
選択回路６７は、比較器６６の出力が「０」の時は、加算器６２の出力をメトリック値として選択する。逆に、選択回路６７は、比較器６６の出力が「１」の時は、加算器６５の出力をメトリック値として選択する。このメトリック値Ｍ（１）i は、遅延回路６８、７０により遅延されて、次の演算のための前のメトリック値となる。
【０１５５】
図２３は、図２１におけるＡＣＳ回路の他の例構成図である。
【０１５６】
メトリック値の差を下記（１５）式で定義する。
【０１５７】
ΔＭi ＝Ｍ（０）i −Ｍ（１）i （１５）
これに、前述の式（１２）及び式（１４）を代入すると、式（１６）が得られる。
【０１５８】

式（１２）から、状態（０）から状態（０）への遷移が選択される条件は、
Ｍ（０）i-2 ≦Ｍ（１）i-2 −２Ｖａ・ｘ＋Ｖａ2
であるから、これを整理すると、下記式（１７）が得られる。
【０１５９】
Ｍ（０）i-2 −Ｍ（１）i-2 ≦−２Ｖａ・ｘ＋Ｖａ2 （１７）
同様に、式（１２）から、状態（１）から状態（０）への遷移が選択される条件は下記式（１８）で示される。
【０１６０】
Ｍ（０）i-2 −Ｍ（１）i-2 ＞−２Ｖａ・ｘ＋Ｖａ2 （１８）
又、式（１４）から、状態（０）から状態（１）への遷移が選択される条件は、
Ｍ（０）i-2 ＋２Ｖｂ・ｘ＋Ｖｂ2 ＜Ｍ（１）i-2
であるから、これを整理すると、下記式（１９）が得られる。
【０１６１】
Ｍ（０）i-2 −Ｍ（１）i-2 ＜−２Ｖｂ・ｘ−Ｖｂ2 （１９）
同様に、式（１４）から、状態（１）から状態（１）への遷移が選択される条件は下記式（２０）で示される。
【０１６２】
Ｍ（０）i-2 −Ｍ（１）i-2 ≧−２Ｖｂ・ｘ−Ｖｂ2 （２０）
ここで、入力値ｘに着目して、（１）から（０）の遷移の式（１８）を変形すると、式（２１）が得られる。
【０１６３】
−( ΔＭi-2 ／２Ｖａ) ＋( Ｖａ／２) ＜ｘ （２１）
同様に、（０）から（１）への遷移の式（１９）を変形すると、式（２２）が得られる。
【０１６４】
−( ΔＭi-2 ／２Ｖｂ) −( Ｖｂ／２) ＞ｘ （２２）
ここで、式（２１）と、式（２２）との左辺の大小関係を限定するため、下記式（２３）及び式（２４）が成り立つものと仮定する。
【０１６５】
ΔＭi-2(Ｖａ−Ｖｂ）＋Ｖａ・Ｖｂ（Ｖａ＋Ｖｂ）≧０ （２３）
( ΔＭi-2 ／Ｖｂ）＋Ｖｂ≧( ΔＭi-2 ／Ｖａ）−Ｖａ （２４）
このように仮定すると、（０）から（０）への遷移及び（１）から（１）への遷移の場合の条件は、式（１７）及び式（２０）を変形して、下記式（２５）式が得られる。
【０１６６】

以上をまとめると、下記式（２６）が成立すると、（１）から（０）の遷移となる。そして、メトリック値は、下記式（２７）に更新される。
【０１６７】

同様に、下記式（２８）が成立すると、（０）から（１）への遷移となる。そして、メトリック値は、下記式（２９）に更新される。
【０１６８】

更に、式（２６）及び式（２８）が成り立たないと、下記式（３０）が成り立ち、（０）から（０）への遷移或いは（１）から（１）への遷移となる。そして、メトリック値は、下記式（３１）に示すように、過去の値となる。
【０１６９】
Ｖａ（Ｖａ−２ｘ）≧ΔＭi-2 ≧−Ｖｂ（Ｖｂ＋２ｘ） （３０）
ΔＭi ＝Ｍ（０）i-2 −Ｍ（１）i-2 ＝ΔＭi-2 （３１）
これらの式を回路上で実現した実施例が、図２３である。
【０１７０】
即ち、減算器８０は、仮定値Ｖａから、１ビットシフトした入力値ｘ（＝２ｘ）を差し引く。乗算器８１は、減算器８０の出力と仮定値Ｖａとを乗算する。これにより、式(26)の左項が得られる。比較器８２は、遅延回路８７の出力であるメトリック値の差ΔＭi-2 と乗算器８１の出力とを比較する。
【０１７１】
これにより、(26)式が成立すると、（１）から（０）への遷移となり、比較器８２から遷移「１」が出力される。逆の場合には、（３０）式が成立するため、比較器８２から遷移「０」が出力される。
【０１７２】
同様に、減算器８３は、１ビットシフトした入力値ｘ（＝２ｘ）から仮定値Ｖｂを差し引く。乗算器８４は、減算器８３の出力と仮定値−Ｖｂとを乗算する。これにより、式（２８）の左項が得られる。比較器８５は、遅延回路８７の出力であるメトリック値の差ΔＭi-2 と乗算器８４の出力とを比較する。
【０１７３】
これにより、（２８）式が成立すると、（０）から（１）への遷移となり、比較器８５から遷移「１」が出力される。逆の場合には、（３０）式が成立するため、比較器８５から遷移「０」が出力される。
【０１７４】
そして、セレクタ８６は、両比較器８２、８５の出力により、乗算器８１、８４の出力を選択して、メトリック値ΔＭi を得る。
【０１７５】
このようにすると、図２２の例に比較して、乗算回路が２個で済む。よって、簡易な構成で実現できる。
【０１７６】
上述の実施例では、磁気記録装置について説明したが、通信分野における非対称信号にも適用できる。
【０１７７】
以上、本発明を実施例により説明したが、本発明の主旨の範囲内で種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【０１７８】
【発明の効果】
以上説明したように、本発明によれば、次の効果を奏する。
【０１７９】
▲１▼入力信号から第１の遅延手段の出力を差し引き、オフセットが除去された信号を得て、この信号を第２の遅延手段で遅延させた信号と前述のオフセットが除去された信号とを加算して、ゲート信号を作成する。又、オフセットの除去された信号から第２の遅延手段で遅延させた信号を差し引くと、振幅誤差量を含む信号が得られる。この信号をゲート信号でゲートすることにより、振幅誤差量が得られる。
【０１８０】
▲２▼このように、オフセットを除去した信号を作成して、この信号を基に振幅誤差量を検出するため、入力信号から正確に振幅誤差量を検出することができる。
【図面の簡単な説明】
【図１】本発明の非対称信号検出回路の一実施例の構成図である。
【図２】図１におけるオフセット除去の説明図である。
【図３】図１におけるα＞１の時の波形図である。
【図４】図１におけるα＜１の時の波形図である。
【図５】本発明の再生装置の第１の例構成図である。
【図６】図５の構成における非対称性の特性図である。
【図７】本発明の非対称信号検出回路の他の例構成図である。
【図８】図７の構成の波形図である。
【図９】本発明の再生装置の第２の例構成図である。
【図１０】本発明の再生装置の第３の例構成図である。
【図１１】図１０の構成のループフィルタの構成図である。
【図１２】本発明の再生装置の第４の例構成図である。
【図１３】図１２の変形例を説明するための磁化反転密度とオフセットの関係図である。
【図１４】図１２の変形例を説明するための８／９変換使用時のデータの統計図である。
【図１５】図１２の他の変形例を説明するためのプリコーダ使用時のデータの統計図である。
【図１６】本発明の再生装置の第５の例構成図である。
【図１７】図１６の構成の動作説明図である。
【図１８】本発明の再生装置の第６の例構成図である。
【図１９】本発明の再生装置の第７の例構成図である。
【図２０】本発明の第８の例を説明するためのビタビ検出動作の説明図である。
【図２１】本発明の再生装置の第８の例構成図である。
【図２２】図２１の構成におけるビタビ検出器の構成図である。
【図２３】図２２の構成におけるＡＣＳ回路の他の例構成図である。
【図２４】従来技術を説明するためのＭＲヘッドの動作原理図である。
【図２５】従来の構成図である。
【図２６】従来技術のオフセットの説明図である。
【符号の説明】
１ 磁気記録再生系
２ ＡＣカップリング部
３ 等化回路
４ データ検出器
８ 等化フィルター
９ Ａ／Ｄコンバータ
１０ 第１の遅延回路
１１ 第１の減算回路
１２ 第２の遅延回路
１３ 加算回路
１４ 判定回路
１５ 第３の減算回路
１６ 第１の選択回路
１７ 第２の選択回路
１８ 第２の減算回路
１９ 第３の選択回路[0001]
[Industrial application fields]
The present invention relates to an asymmetric signal detection circuit that is used in magnetic recording and communication and detects an asymmetric amount of an asymmetric signal.
[0002]
In the field of magnetic recording and communication, the input signal may be asymmetric. For example, in the field of magnetic recording devices, the read signal waveform tends to be asymmetric due to the adoption of an MR (magnetoresistance) head. For this reason, it is necessary to correct the asymmetric signal by detecting the positive and negative amplitude error values, the offset amount, and the positive and negative amplitude values of the signal.
[0003]
[Prior art]
24 (A) and 24 (B) are diagrams showing the operation principle of the MR head, FIG. 25 is a diagram showing a conventional configuration, and FIG. 26 is an explanatory diagram of offset.
[0004]
FIG. 24A shows an operation curve of an MR (Magneto-Resistive) head used in a magnetic disk device or the like. Recording information is read by utilizing the fact that the resistivity ρ of the MR element changes with respect to the input magnetic field H from the magnetic recording medium. In general, the head is biased to Hb, and the output signal OUT is bipolar (+1, 0, −1). Ideally, a linear region (straight line portion) of the operation curve is used. For this reason, if the input signal IN (recorded magnetic field) is positive / negative symmetric, the output signal OUT also has a positive / negative symmetric signal amplitude.
[0005]
FIG. 24B shows a case where a non-linear region on the operation curve is used due to the deviation of the bias point Hb. At this time, the output signal OUT becomes a positive / negative asymmetric signal.
[0006]
FIG. 25 shows the configuration of a signal processing system in a conventional magnetic recording / reproducing apparatus. As shown in FIG. 25, the magnetic recording / reproducing system 1 includes a magnetic recording medium and a magnetic head. A signal read from the magnetic head is input to the equalizer 3 via the AC coupling unit 2 including an amplifier, a filter, and the like. The equalizer 3 shapes the waveform of the input signal. Thereafter, the data detector 4 detects data “0” and “1” from the waveform-equalized signal. Thus, the magnetic recording / reproducing system 1 and the equalizer 3 are AC-coupled.
[0007]
In FIG. 26, IN1 and IN2 are signal waveforms before AC coupling. IN1 indicates a waveform in the case of positive / negative symmetry, and IN2 indicates a waveform in the case of positive / negative asymmetric. OUT1 and OUT2 are signal waveforms after AC coupling. OUT1 shows a waveform in the case of positive / negative symmetry, and OUT2 shows a waveform in the case of positive / negative asymmetric.
[0008]
As shown in FIG. 26, in the case of positive / negative symmetry, the 0 level of the signal does not fluctuate. However, in the case of positive and negative asymmetry, the 0 level fluctuates by V0. That is, an offset occurs.
[0009]
[Problems to be solved by the invention]
In general, a linear equalizer is used. For this reason, when the input signal has a positive / negative asymmetric signal amplitude or when an offset occurs, it is difficult for the equalizer to equalize to a desired waveform. .
[0010]
Further, there is a problem that a deviation (equalization error) from a desired waveform increases the possibility of erroneous determination of “0” and “1” in the subsequent detector.
[0011]
Moreover, even the detection of the amplitude value of such an asymmetric signal has been a difficult problem due to the offset that occurs secondarily.
[0012]
An object of the present invention is to provide an asymmetric signal detection circuit for detecting positive and negative amplitude error amounts of an asymmetric signal.
[0013]
[Means for Solving the Problems]
The present invention provides a first asymmetric means for delaying an input signal and a first subtracting output of the first delay means from the input signal in an asymmetric signal detection circuit for detecting a positive / negative asymmetric amount of the input signal. 1 subtracting means, a second delay means for delaying the output of the first subtracting means, an adding means for adding the output of the second delay means and the output of the first subtracting means, A gate signal generating means for generating a gate signal by comparing the output of the adding means with a predetermined threshold value, and a third subtraction for subtracting the output of the second delay means from the output of the first subtracting means And means for selecting the output of the third subtracting means in accordance with the gate signal and outputting positive and negative amplitude error amounts of the input signal.
[0014]
In the present invention, preferably, in a signal reproducing apparatus for reproducing a read signal read by an MR head, an asymmetric signal detection circuit for detecting a positive / negative amplitude error signal from a training signal of the read signal, and the detected amplitude error A current control circuit for controlling a sense current of the MR head according to a signal; an equalization circuit for equalizing the read signal; and a data detection circuit for detecting data from an output of the equalization circuit.
[0015]
The asymmetric signal detection circuit includes a first delay unit that delays the read signal, and a first subtracter that subtracts the output of the first delay unit from the read signal. A second delay means for delaying the output of the first subtracting means; an adding means for adding the output of the second delay means and the output of the first subtracting means; and the output of the adding means; A gate signal generating means for generating a gate signal by comparing with a predetermined threshold value; a third subtracting means for subtracting the output of the second delay means from the output of the first subtracting means; and the gate Selecting means for selecting the output of the third subtracting means in accordance with the signal.
[0016]
In the present invention, preferably, in a signal reproducing apparatus for reproducing an input signal having a training signal and a data signal, an analog / digital converter for converting the input signal into a digital value, and an offset of the signal from the training signal. An asymmetric signal detection circuit for detecting an amount and an amplitude error signal, a subtraction circuit for subtracting the detected offset amount from the input signal, and a circuit for controlling a reference level at the midpoint of the analog / digital converter by the amplitude error signal And an equalization circuit for equalizing the output signal of the analog / digital converter, and a data detection circuit for detecting data from the output of the equalization circuit.
[0017]
The asymmetric signal detection circuit includes a first delay unit that delays an input signal, a first subtracting unit that subtracts an output of the first delay unit from the input signal, and an output of the first subtracting unit. A second delay means for delaying the output, an addition means for adding the output of the second delay means and the output of the first subtraction means, and comparing the output of the addition means with a predetermined threshold value. A gate signal generating means for generating a gate signal, a second subtracting means for subtracting the output of the first subtracting means from the input signal, and an output of the second delay means from the output of the first subtracting means. A third subtracting means for subtracting the output; a first selecting means for selecting an output of the second subtracting means in accordance with the gate signal; and outputting an offset amount; and the gate signal in accordance with the gate signal. Select the output of the third subtraction means To, and a second selecting means for outputting an amplitude error amount.
[0018]
[Action]
In the present invention, the signal from which the offset is removed is obtained by subtracting the output of the first delay means from the input signal. The signal obtained by delaying this signal by the second delay means and the signal from which the above-mentioned offset is removed are added to create a gate signal. Further, when the signal delayed by the second delay means is subtracted from the signal from which the offset is removed, a signal including an amplitude error amount is obtained. An amplitude error amount can be obtained by gating this signal with a gate signal.
[0019]
Thus, since the signal from which the offset is removed is created and the amplitude error amount is detected based on this signal, the amplitude error amount can be accurately detected from the input signal.
[0020]
Further, in the present invention, since the sense current of the MR head is controlled by the positive and negative amplitude error amounts, the read output of the MR head can be made into a symmetrical waveform. Further, since the amplitude error amount which is a control amount is detected from the input signal, the amplitude error amount can be detected before the waveform operation. For this reason, the amplitude error amount can be accurately detected. Further, the amplitude error amount is obtained from the training signal. In order to accurately detect the amplitude error amount, it is necessary that there is no interference between positive and negative signals. Unlike the data signal, the training signal can freely set a signal pattern, so that a signal for detecting an amplitude error without interference on the training signal can be set. For this reason, the amplitude error amount can be accurately detected. As in the first aspect, the amplitude error amount is detected based on the signal from which the offset is removed, so that the amplitude error amount can be accurately detected from the input signal.
[0021]
In the present invention, the amplitude error amount and the offset amount of the signal are detected, and the characteristics of the analog / digital converter are changed. For this reason, the equalization operation can be performed from the signal having no amplitude error amount and no offset amount, and the signal equalization becomes accurate. Further, the amplitude error amount and the offset amount are obtained from the training signal. In order to accurately detect the amplitude error amount and the offset amount, it is necessary that there is no interference between positive and negative signals. Unlike the data signal, the training signal can be freely set in a signal pattern, and therefore, a signal for detecting an amplitude error amount and an offset amount without interference with the training signal can be set. For this reason, the offset amount can be accurately detected.
[0022]
Since the offset amount and the amplitude error amount are detected based on the signal from which the offset is removed, it is possible to accurately detect the offset amount and the amplitude error amount from the input signal.
[0023]
【Example】
FIG. 1 is a configuration diagram of an embodiment of an asymmetric signal detection circuit according to the present invention, FIG. 2 is an explanatory diagram of offset removal, and FIGS. 3 and 4 are waveform diagrams of respective parts.
[0024]
The asymmetric signal detection circuit shown in FIG. 1 is a circuit for detecting the amplitude error amount of positive and negative signals as an asymmetric signal. As shown in FIG. 1, the magnetic recording / reproducing system 1 has a magnetic head and a magnetic disk. A read signal read from the magnetic disk by the magnetic head of the magnetic recording / reproducing system 1 is input to the AC coupling unit 2. The AC coupling unit 2 includes an amplifier, a filter, and the like. A signal from the AC coupling unit 2 is input to the asymmetric signal detection circuit 5.
[0025]
The asymmetric signal detection circuit 5 includes a first delay circuit 10 that delays the input signal S1 from the AC coupling unit 2 by T1 / 2, and a first delay that subtracts the output of the first delay circuit 10 from the input signal S1. And a subtracting circuit 11. The output S2 of the first subtraction circuit 11 is a signal from which the offset is removed.
[0026]
The asymmetric signal detection circuit 5 includes a second delay circuit 12 that delays the output S2 of the first subtraction circuit 11 by T1 / 2, an output S2 of the first subtraction circuit 11, and the second delay circuit. An adder circuit 13 that adds the outputs and a determination circuit 14 that compares the output S3 of the adder circuit 13 with a predetermined threshold value and generates a gate signal S4.
[0027]
Further, the asymmetric signal detection circuit 5 uses the third subtraction circuit 15 that subtracts the output of the second delay circuit 12 from the output S2 of the first subtraction circuit 11 and the output S5 of the third subtraction circuit 15 as a gate signal. And a selection circuit 16 to be selected in S4. The output S6 of the selection circuit 16 is an amplitude error signal indicating the amplitude error amount of the positive and negative signals.
[0028]
First, the offset removal operation will be described. As shown in FIG. 2, a reproduction signal generated by one magnetization reversal is a time function h (t). When the maximum amplitude value of the positive pole is 1, the maximum amplitude value of the negative pole is α times that of each other, and the intervals between the peaks are separated by time T1. Further, the offset V0 is generated by the signal amplitude which is asymmetrical between positive and negative.
[0029]
Accordingly, the input signal represented by fa (t) is represented by the following equation.
[0030]
fa (t) = h (t)-. alpha.h (t-T1) + V0 (t) (1)
Next, consider a signal fb (t) obtained by subtracting a signal obtained by delaying the input signal by Td from the input signal. This signal fb (t) is expressed by the following equation.
[0031]
fb (t) = fa (t) −fa (t−Td) (2)
When formula (2) is expanded,

It becomes.
[0032]
Here, when the time constant of the AC coupling unit is extremely larger than T1, it can be assumed that the offset amount is almost constant regardless of time. That is, the following equation (4) is established.
[0033]
V0 (t) = V0 (t-Td) (4)
Substituting this into equation (3) yields equation (5) below.
[0034]

That is, the signal fb (t) from which the offset is removed is obtained.
[0035]
By creating a signal from which the offset is removed in this way, it is possible to detect positive and negative amplitude error amounts, offset amounts, and positive and negative amplitude amounts.
[0036]
Next, detection of positive and negative amplitude error amounts will be described with reference to FIGS. As shown in FIG. 3, when the signal obtained by delaying the input signal S1 by time T1 / 2 is subtracted from the input signal S1 by the first subtracting circuit 11, the signal S2 from which the offset is removed is obtained.
[0037]
Next, the second delay circuit 12 creates a signal obtained by further delaying the signal S2 by the time T1 / 2. When this signal is added to the signal S2 by the adding circuit 13, a signal S3 is obtained. When the determination circuit 14 slices the signal S3 with the threshold values Vth and −Vth, the gate signal S4 is obtained.
[0038]
On the other hand, when the third subtracting circuit 15 subtracts the output signal of the second delay circuit 12 from the signal S2, a signal S5 is obtained. When the selection circuit 16 selects this signal S5 with the gate signal S4, a positive / negative amplitude error signal S6 is obtained.
[0039]
In this configuration example, as shown in FIG. 3, when α> 1 (when the negative signal is large), the error signal S6 appears on the positive side. Conversely, as shown in FIG. 4, when α <1 (when the positive signal is large), the error signal S6 appears on the negative side. This error signal changes according to a positive / negative asymmetric difference.
[0040]
In this way, positive and negative amplitude error amounts of the asymmetric signal can be obtained. In addition, since a signal from which the offset is removed is created and a positive and negative amplitude error amount is obtained based on this signal, an accurate amplitude error amount can be obtained.
[0041]
Next, an asymmetric characteristic compensation apparatus using the amplitude error detection circuit 5 will be described. FIG. 5 is a block diagram of a first example of the playback apparatus of the present invention. 6A and 6B are characteristic diagrams of the asymmetry. FIG. 5 shows a reproducing apparatus that compensates for the asymmetric characteristics of the MR head.
[0042]
In the MR head, a current is passed in order to convert the rate of change in resistance corresponding to the recording magnetization into an electric signal. This is called a sense current. Using this current, the bias shown in FIGS. 24A and 24B is performed. Therefore, as shown in FIG. 6A, in general, the positive and negative asymmetry changes depending on the sense current value. As shown in FIG. 6 (A), when the sense current value Is is I0, α = 1, which is positive / negative symmetrical.
[0043]
Therefore, it is possible to adjust asymmetry by adjusting the sense current. However, since the characteristics vary depending on the head, adjustment for each head is required.
[0044]
As shown in FIG. 5, the read signal of the MR head 20 is input to the AC coupling unit 2. The signal of the AC coupling unit 2 is input to the waveform equalizer 3 and is subjected to waveform equalization. The waveform equalizer 3 is composed of, for example, a transversal equalizer. The output of the waveform equalizer 3 is input to the data detector 4. The data detector 4 detects data “1” and “0” from the output of the waveform equalizer 3. The data detector 4 is composed of, for example, a maximum likelihood detector (Viterbi detector).
[0045]
The amplitude error detection circuit 5 shown in FIG. 1 outputs an amplitude error signal S6 (ΔV) from the signal S1 of the AC coupling unit 2. As shown in FIG. 6B, the relationship between asymmetry and amplitude error is a linear relationship. Therefore, if the signal is symmetric, the amplitude error ΔV is zero.
[0046]
Therefore, the sense current value of the sense current source 21 of the MR head 20 is controlled by the amplitude error ΔV. That is, the sense current value is automatically brought close to the optimum value I0 so that the asymmetry is zero.
[0047]
Here, a loop filter 22-1 is provided so as to perform smooth adjustment. As the loop filter 22-1, a primary low-pass filter composed of a resistor and a capacitor is used.
[0048]
The register 22-2 that holds the output of the loop filter 22-1 is provided for the following reason. In other words, in order to obtain the amplitude error amount by removing the offset described with reference to FIGS. 2 and 3, it is necessary that the positive and negative signals have no interference. Such a signal cannot be determined as a data signal. Therefore, positive and negative signals without interference are set in the training signal provided before the data signal.
[0049]
Therefore, during the training period, the control amount according to the amplitude error amount is held in the register 22-2 by the control signal. Then, during the data period of the data signal, the sense current value of the MR head 20 is controlled by the held control amount.
[0050]
That is, an input signal having a training signal and a data signal is used. Then, the amplitude error amount is detected from the training signal, and the control amount is held. For the data signal, the sense current value of the MR head 20 is set according to the held control amount.
[0051]
In this way, signal reproduction that compensates for the asymmetric characteristics of the MR head 20 is possible. Further, since the control amount is detected from the input signal not subjected to waveform control, the control amount can be obtained accurately.
[0052]
FIG. 7 is another example configuration diagram of the asymmetric signal detection circuit of the present invention, and FIG. 8 is a waveform diagram of each part thereof. The example of FIG. 7 shows an example applied to discrete signal processing by an A / D converter. Here, sampling is shown in consideration of equalization of (1 + D) in a partial response used in a recent magnetic disk device or the like.
[0053]
7, the same components as those shown in FIG. 1 are denoted by the same symbols. As shown in FIG. 7, the asymmetric signal detection circuit 7 includes the first delay circuit 10, the first subtraction circuit 11, the second delay circuit 12, the addition circuit 13, the determination circuit 14, A third subtracting circuit 15 and a first selecting circuit 16 are included. With this configuration, the amplitude error signal S6 is output as described above with reference to FIG.
[0054]
The asymmetric signal detection circuit 7 includes a second selection circuit 17 that selects the output signal S2 of the first subtraction circuit 11 using the gate signal S4. The output signal S8 of the second selection circuit 17 indicates a positive / negative amplitude value.
[0055]
Further, the asymmetric signal detection circuit 7 selects the second subtraction circuit 18 that subtracts the output signal S2 of the first subtraction circuit 11 from the input signal S1 and the output signal S9 of the second subtraction circuit 18 by the gate signal S4. And a third selection circuit 19. The output signal S10 of the third selection circuit 19 indicates the offset amount.
[0056]
Reference numeral 8 denotes an equalization filter that filters the output of the AC coupling unit 2. Reference numeral 9 denotes an A / D converter that converts the analog output of the equalization filter 8 into a digital value.
[0057]
The operation will be described with reference to FIG. As described with reference to FIG. 1, the first selection circuit 16 selects the output signal S5 of the third subtraction circuit 15 with the gate signal S4, thereby obtaining a positive / negative amplitude error signal S6.
[0058]
The second selection circuit 17 selects the output signal S2 of the first subtraction circuit 11 with the gate signal S4, thereby obtaining a positive / negative amplitude value signal S8 of the signal.
[0059]
Further, the third selection circuit 19 selects the output signal S9 of the second subtraction circuit 18 by the gate signal S4, thereby obtaining the signal offset amount signal S10.
[0060]
Also in this embodiment, since a signal from which an offset is removed is created and a positive and negative amplitude value and an offset amount are obtained based on this signal, an accurate amplitude value and offset amount can be obtained.
[0061]
FIG. 9 is a block diagram of a second example of the playback apparatus of the present invention. In this embodiment, the signal offset is removed by a feed forward loop.
[0062]
9, the same components as those shown in FIGS. 5 and 7 are denoted by the same symbols. As shown in FIG. 9, the output signal S1 of the A / D converter 9 is input to the offset detection circuit 7-1. The offset detection circuit 7-1 is the asymmetric signal detection circuit shown in FIG. Since the offset detection circuit 7-1 only needs to detect the offset amount, the third subtraction circuit 15 and the selection circuits 16 and 17 are deleted from the configuration shown in FIG.
[0063]
As described above, the offset detection circuit 7-1 outputs the offset amount signal S10 from the input signal S1. The signal S10 and the gate signal S4 are input to the averaging circuit 21. The averaging circuit 21 is a circuit for removing noise superimposed on the head reproduction signal.
[0064]
The averaging circuit 21 includes an addition circuit that accumulates the offset amount signal S10, a counter that counts the gate signal S4, a division circuit that divides the addition value of the addition circuit by the count value (sample value) of the counter, and a division circuit And a register for holding the output of.
[0065]
The subtraction circuit 22 subtracts the averaged offset signal S12 from the output S1 of the A / D converter 9. In this way, the offset is compensated.
[0066]
The control signal is for causing the register of the averaging circuit 21 to hold the average value of the offset. This means that, as described above, in order to obtain the amplitude error amount by removing the offset described in FIGS. 2 and 3, it is necessary that the positive and negative signals have no interference. Such a signal cannot be determined as a data signal. Therefore, positive and negative signals without interference are set in the training signal provided before the data signal.
[0067]
Therefore, during the training period, the control amount according to the offset amount is held in the register by the control signal. Then, during the data period of the data signal, the output of the A / D converter 9 is corrected by the held control amount.
[0068]
That is, an input signal having a training signal and a data signal is used. Then, the offset amount is detected from the training signal, and the control amount is held. For the data signal, the output of the A / D converter is corrected by the held control amount.
[0069]
FIG. 10 is a block diagram of a third embodiment of the reproducing apparatus of the present invention, and FIG. 11 is a block diagram of a loop filter having the configuration of FIG. In this embodiment, the offset of the signal is removed by a feedback loop.
[0070]
In FIG. 10, the same components as those shown in FIG. 9 are indicated by the same symbols. As shown in FIG. 10, the output signal S1 of the A / D converter 9 is input to the offset detection circuit 7-1. The offset detection circuit 7-1 is the asymmetric signal detection circuit shown in FIG. Since the offset detection circuit 7-1 only needs to detect the offset amount, the third subtraction circuit 15 and the selection circuits 16 and 17 are deleted from the configuration shown in FIG.
[0071]
As described above, the offset detection circuit 7-1 outputs the offset amount signal S10 from the input signal S1. This signal S10 is input to the loop filter 23. The loop filter 23 is a well-known digital lag filter.
[0072]
As shown in FIG. 11, the loop filter 23 includes an adder circuit 23-1, a delay circuit 23-2 that delays the output of the adder circuit 23-1, and an output that multiplies the output of the delay circuit 23-2 by a gain Kτ. 1 multiplier circuit 23-3, a second multiplier circuit 23-4 that multiplies the output of the adder circuit 23-1 by a gain Kg, and a register (not shown) that holds the output of the second multiplier circuit 23-4. Is done.
[0073]
By setting the gain Kτ of the first multiplication circuit 23-3 to a value not exceeding 1, the same operation as the analog loop filter shown in FIG. 5 is performed. Therefore, the role of the loop filter is the same as that shown in FIG. The gain Kg of the second multiplier circuit 23-4 is for adjusting the overall gain.
[0074]
The subtraction circuit 24 subtracts the output of the loop filter 23 from the output of the A / D converter 9. Thereby, a signal from which the offset is removed is obtained.
[0075]
The control signal is for causing the register of the loop filter 23 to hold the offset value. This means that, as described above, in order to obtain the amplitude error amount by removing the offset described in FIGS. 2 and 3, it is necessary that the positive and negative signals have no interference. Such a signal cannot be determined as a data signal. Therefore, positive and negative signals without interference are set in the training signal provided before the data signal.
[0076]
Therefore, during the training period, the control amount according to the offset amount is held in the register by the control signal. Then, during the data period of the data signal, the output of the A / D converter 9 is corrected by the held control amount.
[0077]
That is, an input signal having a training signal and a data signal is used. Then, the offset amount is detected from the training signal, and the control amount is held. For the data signal, the output of the A / D converter is corrected by the held control amount.
[0078]
FIG. 12 is a block diagram of the fourth embodiment of the reproducing apparatus of the present invention, and FIG. 13 is a diagram showing the relationship between magnetization reversal density and offset.
[0079]
As shown in FIG. 13, there is shown a case where there is one pair of positive and negative signals, that is, two magnetization reversals within the time interval τ. The offset amount at this time is Va. Within this time interval τ, the following equation (6) is established.
[0080]
[Expression 1]

[0081]
Here, assuming that the offset amount is constant, Expression (6) can be rewritten as the following Expression (7).
[0082]
[Expression 2]

[0083]
On the other hand, as shown in the lower side of FIG. 13, consider a case where there are two pairs of positive and negative signals (four magnetization reversals) within the time interval τ.
[0084]
If the offset amount at this time is Vb, Equation (8) is established.
[0085]
[Equation 3]

[0086]
Here, since the signal is a repetitive signal, the amount of interference from within the range of time τ to the outside of the range and the amount of interference from outside the range to the range are considered to be the same. Therefore, the integral value of one signal within the time τ can be given as the following equation (9).
[0087]
[Expression 4]

[0088]
Substituting this equation (9) into equation (8),
Vb = 2 (H−αH) / τ = 2Va (10)
Is obtained.
[0089]
From this, it is considered that the offset amount varies in proportion to the number of positive and negative signals (number of magnetization reversals). Therefore, FIG. 12 shows a circuit for compensating for the offset while predicting the fluctuation.
[0090]
12, the same components as those shown in FIG. 9 are indicated by the same symbols. As shown in FIG. 12, the detection data of the data detector 4 is input to the loop filter 25. Data “1” is recorded corresponding to the magnetization reversal. For this reason, the loop filter 25 outputs a value proportional to the number of data “1” and the number of magnetization reversals (density) within the time interval τ according to the time constant.
[0091]
The configuration of the loop filter 25 is as shown in FIG. However, it is necessary to adjust the time constant and gain of the loop filter 25 so that the output value of the loop filter 25 becomes 1 in the same number (density) of data strings as the training pattern.
[0092]
The output of the loop filter 25 is multiplied by the average value of the offset of the averaging circuit 21 by the multiplication circuit 26. The subtraction circuit 22 subtracts the output of the multiplication circuit 26 from the output of the A / D converter 9. Thereby, a signal from which the offset is removed is obtained.
[0093]
Also in this example, the control amount according to the offset amount is held in the averaging circuit 21 during the training period. Then, during the data period of the data signal, the held control amount is changed in accordance with the number of data “1” to create a control amount. The output of the A / D converter 9 is corrected by a control amount corresponding to the number of data “1”.
[0094]
That is, an input signal having a training signal and a data signal is used. Then, the offset amount is detected from the training signal, and the control amount is held. For the data signal, the output of the A / D converter is corrected by the held control amount and the number of data “1”.
[0095]
FIG. 14 is a statistical diagram of data when using the 8/9 conversion for explaining a modification of the embodiment of FIG.
[0096]
In recent magnetic disk apparatuses, a technique of pseudo-randomizing recording information such as an M series is used. Therefore, when the cutoff frequency of AC coupling is low (the time constant is large), it is considered that the change in the number of recording data “1” within the time constant is small.
[0097]
Therefore, in the magnetic storage device, in a commonly used RLL (Run Length Limited) code, the ratio (probability) of the data “1” (magnetization reversal) of the generated code when the input is random is obtained statistically. . Then, the ratio of the data “1” in the training signal is adjusted to the ratio. Thereby, it is possible to appropriately correct the offset that varies depending on the frequency of the data “1”.
[0098]
FIG. 14 is a statistical diagram in a case where 8/9 (0, 4, 4) encoding is used for the input signal on the assumption that the recording information is random. That is, the recording information is divided in units of 100 samples, and the number of data “1” therein is obtained.
[0099]
In current storage devices, the AC coupling cut-off frequency is several tens of KHz to several hundreds KHz, while the bit frequency (reciprocal of the bit period) is several tens of MHz to several hundreds of MHz. Therefore, since the bit frequency is 100 times or more the cut-off frequency, it is appropriate to divide into 100 sample units.
[0100]
For 8/9 (0, 4, 4) encoding, see USP 4,707,681.
[0101]
As shown in FIG. 14, the number of data “1” is within 60 ± 10. Therefore, in the signal pattern after encoding on the magnetic recording medium, a training pattern in which the relationship between the total number of samples n and the number m of data “1” is m / n = 0.6 is used. Thereby, an offset is detected and offset compensation is performed. As a result, even in an arbitrary data pattern, an error due to the variation is within a range of ± 10%.
[0102]
FIG. 15 is a statistical diagram of data when using the 8/9 conversion for explaining another modification of the embodiment of FIG.
[0103]
As in FIG. 14, the example of FIG. 15 is obtained by changing the ratio of the training signal data “1”. FIG. 15 is a statistical diagram when recording is performed by inserting a 1 / (1 + D) precoder after the 8/9 (0, 4, 4) encoding shown in FIG.
[0104]
As shown in FIG. 15, the number of data “1” is within 50 ± 10. Therefore, in the signal pattern after encoding on the magnetic recording medium, a training pattern in which m / n = 0.5 is used as the relationship between the total number of samples n and the number m of data “1”. Thereby, an offset is detected and offset compensation is performed. As a result, even in an arbitrary data pattern, an error due to the variation is within a range of ± 10%.
[0105]
FIG. 16 is a configuration diagram of a fifth example of the playback apparatus of the present invention, and FIGS. 17A and 17B are operation explanatory diagrams of the configuration of FIG.
[0106]
16, the same components as those shown in FIG. 9 are indicated by the same symbols. As shown in FIG. 16, the A / D converter 9 is a flash type. In other words, the reference voltage is given by three points: Vp on the positive side, Vn on the negative side, and Vr on the middle point. The A / D converter 9 includes a resistor 90, subtracters 91 to 94, and an encoder 95.
[0107]
The offset / amplitude error detector 7-2 detects an offset value and an amplitude error from the output of the A / D converter 9. The offset / amplitude error detector 7-2 has the configuration shown in FIG. However, since the amplitude value is not necessary as an output, the selection circuit 17 is omitted.
[0108]
The inversion circuit 27 inverts the detected amplitude error value. The D / A converter 28 converts the inverted amplitude error value into an analog quantity. The loop filter 29 removes noise of an analog amplitude error amount. The configuration of the loop filter 29 is composed of a first-order low-pass filter and includes a register for holding a value by a control signal. The output of the low-pass filter 29 becomes the midpoint voltage Vr of the A / D converter 9.
[0109]
The D / A converter 30 converts a digital offset value into an analog quantity. The loop filter 31 removes analog offset amount noise. The loop filter 31 is composed of a primary low-pass filter and includes a register that holds a value by a control signal. The subtraction circuit 32 subtracts the output of the loop filter 31 from the output of the equalization filter 8.
[0110]
This operation will be described. The broken line in FIG. 17A shows a case where the relationship between the input and output to the A / D converter 9 is the center point voltage Vr between the positive side voltage Vp and the negative side voltage Vn. In such a case, the positive / negative asymmetric input signal is an output signal indicated by a broken line in the figure. For an asymmetric signal having a larger negative side than the positive side, which is an asymmetric signal, the amplitude error signal S6 is a negative polarity signal as shown in FIG.
[0111]
Therefore, the midpoint voltage Vr of the A / D converter 9 is corrected by the correction signal whose polarity is inverted by the inverting circuit 27. As a result, the midpoint voltage Vr moves to the positive side. For this reason, as shown by the solid line in FIG. 17A, the A / D converter 9 has a large positive slope (gain) and a small negative slope (gain). As a result, the A / D output becomes a solid line, and asymmetry is compensated.
[0112]
However, an offset V0 is newly added. For this reason, the offset is detected and subtracted by the subtraction circuit 32. As a result, as shown in FIG. 17B, an output signal in which both asymmetry and offset are compensated is obtained. In this example, an offset caused by positive and negative asymmetry is also removed by the subtracting circuit.
[0113]
Also in this example, the control signal is for causing the registers of the loop filters 29 and 31 to hold the amplitude error amount and the offset value. That is, during the training period, the control amount according to the amplitude error amount and the offset amount is held in the register by the control signal. Then, during the data period of the data signal, the input and midpoint voltage of the A / D converter 9 are corrected by the held control amount. That is, an input signal having a training signal and a data signal is used.
[0114]
FIG. 18 is a configuration diagram of a sixth example of the playback device of the present invention. 18, the same components as those shown in FIG. 9 are indicated by the same symbols.
[0115]
As shown in FIG. 18, the offset compensation circuit 7-3 performs offset compensation on the output of the A / D converter 9, as shown in FIG. That is, the offset detection circuit 7-1, the averaging circuit 21, and the subtraction circuit 22 shown in FIG.
[0116]
The sign determination circuit 32 determines the sign of the output of the equalization circuit 3. For example, the sign determination circuit 32 determines whether the sign is positive or negative by slicing the output of the equalization circuit 3 to 0 level.
[0117]
The amplitude value detection circuit 7-4 is the asymmetric signal detection circuit shown in FIG. Since the amplitude value detection circuit 7-4 only needs to detect the amplitude value, the second subtraction circuit 18, the third subtraction circuit 15, and the selection circuits 16 and 19 are deleted from the configuration shown in FIG. Is done.
[0118]
The amplitude value detection circuit 7-4 divides the amplitude value into positive (S8) and negative (-S8) based on the determination result of the sign determination circuit 32, and outputs it. For this reason, a switch is included.
[0119]
The first averaging circuit 33 averages the positive amplitude value S8. The second averaging circuit 34 averages the negative amplitude value -S8. Both averaging circuits 33 and 34 have the same configuration as that shown in FIG.
[0120]
The division circuit 35 calculates the ratio between the outputs of the averaging circuits 33 and 34 and the ideal amplitude value Vd. That is, the division circuit 35 calculates Vd / −S8 and Vd / S8 obtained by dividing the ideal amplitude value by the outputs of the averaging circuits 33 and 34.
[0121]
The register 36 holds the above ratio calculated during the training period. The selector 37 selects the positive ratio or the negative ratio based on the determination output of the sign determination circuit 32. The multiplication circuit 38 multiplies the output of the equalization circuit 3 by the output of the selector 37.
[0122]
In this embodiment, positive and negative amplitude values are detected by the amplitude value detection circuit 7-4. The noise components are removed from the respective amplitude values by the averaging circuits 33 and 34, respectively. Further, a ratio with the ideal amplitude value Vd is calculated by the divider circuit 35. This is held in the register 36. Then, the output of the equalization circuit 3 is multiplied by the above ratio. This multiplier can be regarded as a gain. This gain is switched according to the polarity (positive / negative) of the output of the equalization circuit 3. This makes it possible to correct positive / negative asymmetry.
[0123]
The control signal is for causing the register to hold the multiplier. As described above, this means that the control amount is held in the register by the control signal during the training period. Then, during the data period of the data signal, the output of the equalization circuit 3 is corrected by the held control amount. Therefore, an input signal having a training signal and a data signal is used.
[0124]
FIG. 19 is a block diagram of a seventh embodiment of the reproducing apparatus of the present invention. The example of FIG. 18 is correction by feed forward, but the example of FIG. 19 shows an example of feedback. 19, the same components as those shown in FIGS. 9 and 18 are denoted by the same symbols.
[0125]
The adder circuit 39 adds the negative amplitude value -S8 and the ideal amplitude value Vd. The subtraction circuit 40 subtracts the positive amplitude value S8 from the ideal amplitude value Vd. The loop filter 41 removes noise from the output of the adder circuit 39. The loop filter 42 removes noise from the output of the adder circuit 40. The configurations of these loop filters 41 and 42 are the same as those shown in FIG.
[0126]
In this embodiment, positive and negative amplitude values are detected by the amplitude value detection circuit 7-4. The difference between each amplitude value and the ideal amplitude value Vd is calculated by the adder circuit 39 and the subtractor circuit 40, respectively. The noise is removed and held by the loop filters 41 and 42. Then, the output of the equalization circuit 3 is multiplied by the above-described difference. This multiplier can be regarded as a gain. This gain is switched according to the polarity (positive / negative) of the output of the equalization circuit 3. This makes it possible to correct positive / negative asymmetry.
[0127]
The control signal is for causing the registers of the loop filters 41 and 42 to hold the multiplier. As described above, this means that the control amount is held in the register by the control signal during the training period. Then, during the data period of the data signal, the output of the equalization circuit 3 is corrected by the held control amount. Therefore, an input signal having a training signal and a data signal is used.
[0128]
FIG. 20 is an explanatory diagram of the Viterbi detection operation, FIG. 21 is a configuration diagram of the eighth embodiment of the reproducing apparatus of the present invention, and FIG.
[0129]
In this embodiment, positive and negative asymmetries are compensated by a Viterbi detector. First, the Viterbi detection operation will be described with reference to FIG.
[0130]
In recent magnetic disk devices, a combination of a partial response and a maximum likelihood detection method (Viterbi detection method) is used. For example, MJ Ferguson, “Optimal Reception for Binary Partial Response Channels” Bell Syst.Tech.J., vol.51, Feb.1972, or RWWood, “Viterbi Detection of class IV Partial Responseon a Magnetic Recording Channels” IEEE Trans.Magn. , Vol. Com-34, NO.5, May.1986, etc.
[0131]
FIG. 20 shows a part of a trellis diagram in the Viterbi detection method. This shows that there are four possibilities from state (0), (1) at time (i-2) to state (0), (1) at time i. Expected values (assumed values) in the respective transitions are 0, Va, −Vb, and 0, respectively.
[0132]
The metric value M (0) i of the state (0) at time i is given by the following equation (11).
[0133]

When this is modified, the following equation (12) is obtained.
[0134]

Further, the metric value M (1) i of the state (1) at time i is given by the following equation (13).
[0135]

When this is modified, the following equation (14) is obtained.
[0136]

Here, x is an input to the Viterbi detector. The function MIN is an arithmetic method for selecting the smaller one between the preceding term and the following term in the formula.
[0137]
In this way, the Viterbi detector obtains a value obtained by adding a square error between the current input signal and the expected value to the past metric value at each transition. Then, an operation of comparing them and selecting the smaller one is performed. At the same time, the transition is selected.
[0138]
In the conventional Viterbi detector, the assumed values Va and -Vb are determined only by the characteristics of the equalization circuit. For this reason, the characteristics of the MR head, the positive / negative asymmetry of the signal, and the like have not been considered.
[0139]
FIG. 21 shows an example in which signal asymmetry is considered in the expected value of the Viterbi detector. In FIG. 21, the same components as those shown in FIG. 18 are denoted by the same symbols. As described above, the Viterbi detector 4-1 takes the square error between the input signal x from the equalization circuit 3 and the expected values Va and −Vb, and selects a transition. The Viterbi detector 4-1 will be described later with reference to FIG.
[0140]
The sign determination circuit 32 determines the sign of the output of the equalization circuit 3. The amplitude value detector 7-4 detects the positive and negative amplitude values of the output of the equalization circuit 3. Further, the amplitude value detector 7-4 divides the detected amplitude value into a positive amplitude value + S8 and a negative amplitude value −S8 according to the output of the sign determination circuit 32, and outputs the divided value.
[0141]
The averaging circuit 46 averages the positive amplitude values and holds them according to the control signal. The averaging circuit 47 averages the negative amplitude value and holds it according to the control signal. The outputs of the averaging circuits 46 and 47 are input to the Viterbi detector 4-1 as expected values (assumed values) Va and -Vb of the Viterbi detector 4-1.
[0142]
Thus, since positive and negative amplitude values are detected and the averaged value is used as an assumed value, Viterbi detection corresponding to the positive and negative amplitude values of the asymmetric signal is possible. Therefore, the Viterbi detector can compensate for the positive / negative asymmetry of the signal.
[0143]
Also in this example, an input signal having a training signal and a data signal is used. Then, the amplitude value is detected from the training signal, and the average value is held. The assumed value of the Viterbi detector is set by the hold value. For the data signal, a Viterbi detection operation is performed using the assumed value.
[0144]
The Viterbi detector will be described with reference to FIG.
[0145]
As shown in FIG. 22, the Viterbi detector 4-1 includes an ACS (Adder / Compare / Select) circuit ACS and a path memory 71. The path memory 71 holds the selected transition. The ACS circuit ACS calculates the metric value described above and selects the transition.
[0146]
The ACS circuit ACS includes four subtractors 50, 53, 60, 63, four square circuits 51, 54, 61, 64, four adders 52, 55, 62, 65, two comparators 56, 66, two selection circuits 57, 67, and four delay circuits 58, 68, 69, 70.
[0147]
The subtracter 50 subtracts 0 from the input signal x. The squaring circuit 51 squares the output of the subtracter 50. Furthermore, the adder 52 adds the output of the square circuit 51 to the previous metric value M (0) i-2. Therefore, the output of the adder 52 is the calculation result of the left term of the above-described equation (11).
[0148]
The subtractor 53 subtracts Va from the input signal x. The squaring circuit 54 squares the output of the subtractor 53. Further, the adder 55 adds the output of the square circuit 54 to the previous metric value M (1) i-2. Therefore, the output of the adder 55 becomes the calculation result of the right term of the above-described equation (11).
[0149]
The comparator 56 compares the outputs of both adders 52 and 55. When the output of the adder 52 is smaller than the output of the adder 55, a transition “0” is output. Conversely, when the output of the adder 55 is smaller than the output of the adder 52, a transition “1” is output. This transition is held in the path memory 71.
[0150]
When the output of the comparator 56 is “0”, the selection circuit 57 selects the output of the adder 52 as a metric value. Conversely, the selection circuit 57 selects the output of the adder 55 as the metric value when the output of the comparator 56 is “1”. This metric value M (0) i is delayed by the delay circuits 58 and 69 and becomes the previous metric value for the next calculation.
[0151]
Similarly, the subtractor 60 subtracts −Vb from the input signal x. The squaring circuit 61 squares the output of the subtractor 60. Further, the adder 62 adds the output of the square circuit 61 to the previous metric value M (0) i-2. Therefore, the output of the adder 62 is the calculation result of the left term of the above-described equation (13).
[0152]
The subtracter 63 subtracts 0 from the input signal x. The squaring circuit 64 squares the output of the subtracter 63. Further, the adder 65 adds the output of the square circuit 64 to the previous metric value M (1) i-2. Therefore, the output of the adder 65 becomes the calculation result of the right term of the above-described equation (13).
[0153]
The comparator 66 compares the outputs of both adders 62 and 65. When the output of the adder 62 is smaller than the output of the adder 65, a transition “0” is output. Conversely, when the output of the adder 65 is smaller than the output of the adder 62, a transition “1” is output. This transition is held in the path memory 71.
[0154]
When the output of the comparator 66 is “0”, the selection circuit 67 selects the output of the adder 62 as a metric value. Conversely, the selection circuit 67 selects the output of the adder 65 as a metric value when the output of the comparator 66 is “1”. This metric value M (1) i is delayed by the delay circuits 68 and 70 and becomes the previous metric value for the next calculation.
[0155]
FIG. 23 is another example configuration diagram of the ACS circuit in FIG.
[0156]
The difference in metric values is defined by the following equation (15).
[0157]
ΔMi = M (0) i-M (1) i (15)
By substituting the above formula (12) and formula (14) into this, formula (16) is obtained.
[0158]

From equation (12), the condition for selecting the transition from state (0) to state (0) is:
M (0) i-2 ≤ M (1) i-2 -2Va · x + Va2
Therefore, when this is rearranged, the following formula (17) is obtained.
[0159]
M (0) i-2 -M (1) i-2≤-2Va.x + Va2 (17)
Similarly, the condition for selecting the transition from the state (1) to the state (0) from the equation (12) is expressed by the following equation (18).
[0160]
M (0) i-2-M (1) i-2> -2Va.x + Va2 (18)
Further, from the equation (14), the condition for selecting the transition from the state (0) to the state (1) is as follows:
M (0) i-2 + 2Vb.x + Vb2 <M (1) i-2
Therefore, when this is rearranged, the following formula (19) is obtained.
[0161]
M (0) i-2-M (1) i-2 <-2Vb.x-Vb2 (19)
Similarly, the condition for selecting the transition from the state (1) to the state (1) from the equation (14) is expressed by the following equation (20).
[0162]
M (0) i-2 -M (1) i-2.gtoreq.-2Vb.x-Vb2 (20)
Here, when the expression (18) of the transition from (1) to (0) is transformed by paying attention to the input value x, the expression (21) is obtained.
[0163]
− (ΔMi−2 / 2Va) + (Va / 2) <x (21)
Similarly, when the equation (19) of the transition from (0) to (1) is modified, the equation (22) is obtained.
[0164]
− (ΔMi−2 / 2Vb) − (Vb / 2)> x (22)
Here, in order to limit the magnitude relationship of the left side of Formula (21) and Formula (22), it is assumed that the following Formula (23) and Formula (24) hold.
[0165]
ΔMi−2 (Va−Vb) + Va · Vb (Va + Vb) ≧ 0 (23)
(ΔMi-2 / Vb) + Vb ≧ (ΔMi-2 / Va) −Va (24)
Assuming in this way, the conditions for the transition from (0) to (0) and the transition from (1) to (1) are modified from the equations (17) and (20), and the following equation ( 25) Equation is obtained.
[0166]

In summary, when the following expression (26) is established, the transition from (1) to (0) is made. Then, the metric value is updated to the following formula (27).
[0167]

Similarly, when the following formula (28) is established, a transition from (0) to (1) is made. Then, the metric value is updated to the following formula (29).
[0168]

Further, if the expressions (26) and (28) do not hold, the following expression (30) holds, and a transition from (0) to (0) or a transition from (1) to (1) occurs. The metric value is a past value as shown in the following formula (31).
[0169]
Va (Va−2x) ≧ ΔMi−2 ≧ −Vb (Vb + 2x) (30)
ΔMi = M (0) i−2−M (1) i−2 = ΔMi−2 (31)
FIG. 23 shows an embodiment in which these equations are realized on a circuit.
[0170]
That is, the subtracter 80 subtracts the input value x (= 2x) shifted by 1 bit from the assumed value Va. The multiplier 81 multiplies the output of the subtracter 80 and the assumed value Va. Thereby, the left term of Formula (26) is obtained. The comparator 82 compares the metric value difference ΔMi−2 output from the delay circuit 87 with the output from the multiplier 81.
[0171]
As a result, when equation (26) is established, the transition from (1) to (0) occurs, and the comparator 82 outputs the transition “1”. In the opposite case, since equation (30) is satisfied, the transition “0” is output from the comparator 82.
[0172]
Similarly, the subtracter 83 subtracts the assumed value Vb from the input value x (= 2x) shifted by 1 bit. The multiplier 84 multiplies the output of the subtracter 83 and the assumed value −Vb. Thereby, the left term of Formula (28) is obtained. The comparator 85 compares the metric value difference ΔMi−2 output from the delay circuit 87 with the output from the multiplier 84.
[0173]
As a result, when equation (28) is established, a transition is made from (0) to (1), and a transition “1” is output from the comparator 85. In the opposite case, since equation (30) is established, the transition “0” is output from the comparator 85.
[0174]
The selector 86 selects the outputs of the multipliers 81 and 84 based on the outputs of the comparators 82 and 85, and obtains the metric value ΔMi.
[0175]
In this way, two multiplication circuits are sufficient as compared with the example of FIG. Therefore, it can be realized with a simple configuration.
[0176]
In the above-described embodiment, the magnetic recording apparatus has been described.
[0177]
Although the present invention has been described with reference to the embodiments, various modifications are possible within the scope of the present invention, and these are not excluded from the scope of the present invention.
[0178]
【The invention's effect】
As described above, the present invention has the following effects.
[0179]
(1) Subtract the output of the first delay means from the input signal to obtain a signal from which the offset is removed, and obtain a signal obtained by delaying the signal by the second delay means and a signal from which the offset is removed. Add to create a gate signal. Further, when the signal delayed by the second delay means is subtracted from the signal from which the offset is removed, a signal including an amplitude error amount is obtained. An amplitude error amount can be obtained by gating this signal with a gate signal.
[0180]
{Circle around (2)} Since the signal from which the offset is removed is created and the amplitude error amount is detected based on this signal, the amplitude error amount can be accurately detected from the input signal.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of an embodiment of an asymmetric signal detection circuit according to the present invention.
FIG. 2 is an explanatory diagram of offset removal in FIG. 1;
FIG. 3 is a waveform diagram when α> 1 in FIG. 1;
FIG. 4 is a waveform diagram when α <1 in FIG. 1;
FIG. 5 is a configuration diagram of a first example of a playback apparatus according to the present invention.
6 is a characteristic diagram of asymmetry in the configuration of FIG. 5;
FIG. 7 is a configuration diagram of another example of the asymmetric signal detection circuit of the present invention.
8 is a waveform diagram of the configuration of FIG.
FIG. 9 is a block diagram of a second example of the playback apparatus of the present invention.
FIG. 10 is a configuration diagram of a third example of the playback apparatus of the present invention.
11 is a configuration diagram of a loop filter configured as shown in FIG.
FIG. 12 is a configuration diagram of a fourth example of the playback device of the present invention.
13 is a relationship diagram between magnetization reversal density and offset for explaining a modification of FIG. 12;
14 is a statistical diagram of data at the time of using 8/9 conversion for explaining a modification of FIG.
15 is a statistical diagram of data when the precoder is used for explaining another modified example of FIG.
FIG. 16 is a block diagram of a fifth example of the playback apparatus of the present invention.
17 is an operation explanatory diagram of the configuration of FIG. 16;
FIG. 18 is a configuration diagram of a sixth example of the playback device of the present invention.
FIG. 19 is a block diagram of a seventh example of the playback apparatus of the present invention.
FIG. 20 is an explanatory diagram of a Viterbi detection operation for explaining an eighth example of the present invention.
FIG. 21 is a configuration diagram of an eighth example of the playback device of the present invention;
22 is a configuration diagram of a Viterbi detector in the configuration of FIG. 21. FIG.
23 is another example configuration diagram of an ACS circuit in the configuration of FIG.
FIG. 24 is an operation principle diagram of an MR head for explaining the prior art.
FIG. 25 is a conventional configuration diagram.
FIG. 26 is an explanatory diagram of offset in the prior art.
[Explanation of symbols]
1 Magnetic recording / reproducing system
2 AC coupling section
3 Equalization circuit
4 Data detector
8 Equalization filter
9 A / D converter
10 First delay circuit
11 First subtraction circuit
12 Second delay circuit
13 Adder circuit
14 Judgment circuit
15 Third subtraction circuit
16 First selection circuit
17 Second selection circuit
18 Second subtraction circuit
19 Third selection circuit

Claims (1)

In the asymmetric signal detection circuit for detecting the positive and negative asymmetry of the input signal,
First delay means for delaying the input signal;
First subtracting means for subtracting the output of the first delay means from the input signal;
Second delay means for delaying the output of the first subtracting means;
Adding means for adding the output of the second delay means and the output of the first subtracting means;
A gate signal creating means for creating a gate signal by comparing an output of the adding means and a predetermined threshold value;
Third subtracting means for subtracting the output of the second delay means from the output of the first subtracting means;
Asymmetric signal detection circuit comprising: selection means for selecting an output of the third subtracting means according to the gate signal and outputting positive and negative amplitude error amounts of the input signal.

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