JP3684588B2

JP3684588B2 - Video signal processing device

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Publication number: JP3684588B2
Application number: JP05911894A
Authority: JP
Inventors: 正志太田; 博小林; 敏道濱田; 真也山本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-03-29
Filing date: 1994-03-29
Publication date: 2005-08-17
Anticipated expiration: 2020-08-17
Also published as: JPH07274064A

Description

【０００１】
【産業上の利用分野】
本発明は、画像拡大、及び、画像縮小機能を有する映像信号処理装置に関するものであり、特に、共一次内挿法による画像拡大、及び、画像縮小処理を施す映像信号処理装置に関するものである。
【０００２】
【従来の技術】
例えば、スタジオにおいて、カメラ、ビデオテープレコーダー、静止画装置、電子画像生成装置、他スタジオからの入力中継素材等、これらを切換え、混合、或は、文字スーパーを行いながら付加価値を付けて加工し、完成した番組を制作する装置である映像副調整装置、所謂スイッチャがある。また、上記スイッチャには、多数の入力を持ち、多数のデジタル特殊効果装置を備えるものがある。上記デジタル特殊効果装置の機能の一つとして、画像を拡大、縮小する電子ズーム機能があり、その信号処理は、フレームメモリを基本として高速マイクロプロセッサにより行われる。
【０００３】
上記デジタル特殊効果装置において画像の拡大、縮小を行う場合、映像信号処理装置では、デジタル化処理、ビデオ信号処理等が施された映像信号に、画像拡大時にはエッジ強調が、或は、画面縮小時には画面縮小時の折り返しによる画質劣等防止のためのプリフィルタ処理が施される。そして、上述のようなフィルタリング処理が施された映像信号に、共一次内挿法（Ｂｉ−Ｌｉｎｅａｒ）による補間が行われ、画像の拡大、或は、縮小した映像信号が生成される。
【０００４】
上記画像縮小時（以下、縮小処理モードと言う。）のエッジ強調、及び、画像拡大時（以下、拡大処理モードと言う。）のプリフィルタ処理は、各々独立した信号処理回路で行っている。
【０００５】
例えば、垂直方向の信号処理を行う場合、上記信号処理回路は、図１２に示すように、プリフィルタ回路２１０とエッジ強調回路２２０とで構成されている。
【０００６】
上記プリフィルタ回路２１０は、映像信号が入力される入力端子２１１と、上記入力端子２１１を介して入力された映像信号を１走査線（以下、Ｈと言う。）ディレイさせる第１，第２のディレイ回路２１４，２１５と、上記第１のディレイ回路２１４と第２のディレイ回路２１５を介して出力される２Ｈディレイした映像信号と上記入力端子２１１を介して入力される映像信号とを加算する加算器２１６と、上記第１のディレイ回路２１４からの１Ｈディレイした映像信号と上記加算器２１６からの映像信号とを加算する加算器２１７と、上記加算器２１７による加算出力をプリフィルタ処理を施した映像信号として出力する出力端子２１２と、上記第１のディレイ回路２１４からの映像信号を出力する出力端子２１３とで構成されている。
【０００７】
また、上記エッジ強調回路２２０は、図示していないマイクロコンピュータ（以下、マイコンと言う。）の制御により、拡大処理モード、或は、縮小処理モードの処理モードに応じて上記出力端子２１２、或は、上記出力端子２１３との接続を切換えるスイッチ２２１と、上記スイッチ２２１を介して供給された映像信号を１Ｈディレイさせる第１，第２のディレイ回路２２４，２２５と、上記第１のディレイ回路２２４と第２のディレイ回路２２５を介して出力される２Ｈディレイした映像信号と上記スイッチ２２１を介して入力される映像信号とを加算する加算器２２６と、上記第１のディレイ回路２２４からの１Ｈディレイした映像信号と上記加算器２２６からの映像信号とを加算する加算器２２７と、上記加算器２２７からの映像信号に処理モードに応じた係数を乗算する乗算器２２２と、上記第１のディレイ回路２２４からの１Ｈディレイした映像信号と上記乗算器２２２からの映像信号を加算する加算器２２８と、上記加算器２２８による加算出力をフィルタリング処理を施した映像信号として出力する出力端子２２３とで構成されている。
【０００８】
上記プリフィルタ回路２１０の動作について説明する。
【０００９】
入力端子２１１を介して入力された映像信号は、第１のディレイ回路２１４と加算器２１６に供給される。上記第１のディレイ回路２１４は、上記入力端子２１１を介して入力された映像信号を１Ｈディレイさせ、この映像信号を第２のディレイ回路２１５と加算器２１７に供給すると共に出力端子２１３を介して出力する。上記第２のディレイ回路２１５は、上記第１のディレイ回路２１４により１Ｈディレイされた映像信号をさらに１Ｈディレイさせ、その映像信号を上記加算器２１６に供給する。上記加算器２１６は、上記第１のディレイ回路２１４と第２のディレイ回路２１５を介して出力される映像信号と上記入力端子２１１を介して入力される映像信号とを加算する。
【００１０】
ここで、上記加算器２１６による加算出力の信号レベルは加算処理により、上記入力端子２１１を介して入力された映像信号のレベルに対して２倍となる。このため、上記第１のディレイ回路２１４からの映像信号を加算器２１７に供給する際に、図示していない増幅器等により上記映像信号のレベルを２倍にして加算器２１７に供給する。従って、上記加算器２１７は、同レベルの上記第１のディレイ回路２１４からの映像信号と上記加算器２１６による加算出力とを加算する。
【００１１】
また、上記加算器２１７による加算出力の信号レベルも加算処理により、さらに倍になるため、即ち、上記入力端子２１１を介して入力された映像信号のレベルに対して４倍となる。このため、上記加算器２１７による加算出力を出力端子２１２を介して出力する際に、図示していない減衰器等により上記加算出力の信号レベルを１／４に減衰させる。従って、上記出力端子２１２からは、入力端子２１１を介して入力される映像信号のレベルと同レベルの映像信号が出力される。
【００１２】
上述のような構成をしたプリフィルタ回路２１０は、式６で表すことができる。
（（１＋Ｚ^-2）＋２Ｚ^-1）／４
＝（１＋Ｚ^-1）²／４・・・式６
【００１３】
次に、上記エッジ強調回路２２０における動作について説明する。
【００１４】
例えば、拡大処理モードの場合、マイコンの制御によりスイッチ２２１は、プリフィルタ回路２１０の出力端子２１３に接続される。即ち、エッジ強調回路２２０にはプリフィルター処理が施されていない映像信号が供給される。
【００１５】
上記スイッチ２２１を介して入力された映像信号は、第１のディレイ回路２２４と加算器２２６とに供給される。上記第１のディレイ回路２２４は、上記スイッチ２２１を介して入力された映像信号を１Ｈディレイさせ、その映像信号を第２のディレイ回路２２５と加算器２２７と加算器２２８に各々供給する。上記第２のディレイ回路２２５は、上記第１のディレイ回路２２４からの１Ｈディレイした映像信号をさらに１Ｈディレイさせ、その映像信号を上記加算器２２６に供給する。上記加算器２２６は、第２のディレイ回路２２５からの２Ｈディレイした映像信号と上記スイッチ２２１を介して入力される映像信号とを加算する。
【００１６】
ここで、上記プリフィルタ回路２１０における加算出力の信号レベルの調整と同様に、上記第１のディレイ回路２２４からの映像信号を加算器２２７に供給する際に、図示していない増幅器等により上記映像信号のレベルを２倍にして加算器２２７に供給する。従って、上記加算器２２７は、同レベルの上記第１のディレイ回路２２４からの映像信号と上記加算器２２６による加算出力とを加算する。また、上記加算器２２７による加算出力を乗算器２２２に供給する際に、図示していない減衰器等により上記加算出力の信号レベルを１／４に減衰させる。従って、上記乗算器２２２には、上記スイッチ２２１を介して入力される映像信号のレベルと同レベルの映像信号が供給される。
【００１７】
上記乗算器２２２は、上記加算器２２７からの映像信号にフィルタ係数Ｋを乗算する。ここで、上記フィルタ係数Ｋは、エッジ強調のレベルで正の値となる。上記加算器２２８は、第１のディレイ回路２２４からの１Ｈディレイした映像信号と上記乗算器２２２による乗算出力とを加算する。上記加算器２２８による加算出力は、出力端子２２３を介してフィルタリング処理が施された映像信号として出力される。
【００１８】
従って、上述のような構成をしたエッジ強調回路２２０は、式７で表すことができる。
Ｚ^-1＋Ｋ（（２Ｚ^-1−（１＋Ｚ^-2））／４）
＝Ｚ^-1＋Ｋ（−（１−Ｚ^-1）²／４）・・・式７
【００１９】
また、縮小処理モードの場合は、プリフィルタ回路２１０の出力端子２１２に接続される。従って、エッジ強調回路２２０にはプリフィルター処理を施した映像信号が供給される。この場合の動作も上述した拡大処理モードの場合と同様であるが、乗算器２２２において、入力される映像信号のレベルはエッジ強調のレベルでないためフィルタ係数Ｋの値はゼロとなる。従って、プリフィルター処理のみを施した映像信号が出力端子２２３を介して出力される。
【００２０】
上述のようにしてフィルタリング処理が施された映像信号は、共一次内挿法による補間が行われ、画像の拡大、或は、縮小した映像信号が生成される。
【００２１】
上記共一次内挿法とは、例えば、図１３に示すように、補間データＺを作る場合、上記補間データＺ周辺の４点の原画素データＡ，Ｂ，Ｃ，Ｄにて線形補間する方法である。この共一次内挿法を用いて画像の縮小を行う場合、補間点、即ち、補間データＺと次の補間データＺ_Pとの間隔が、原画素データの間隔、即ち、原画素データＡと原画素データＢの間隔よりも大きくなる。逆に、画像の拡大を行う場合、補間点は原画素データの間隔よりも狭くなる。このようにして、４点の原画素データＡ，Ｂ，Ｃ，Ｄを補間データＺの周辺４点より作り、原画と同じ配置に並べ直すことにより、縮小、或は、拡大画となる。
【００２２】
上述のような共一次内挿法により画素の補間を行う場合、補間データＺを求める式は、補間係数をα、βとして、式８の様になる。
Ｚ＝（１−α）（１−β）Ａ＋α（１−β）Ｂ＋β（１−α）Ｃ＋αβＤ・・・式８
【００２３】
【発明が解決しようとする課題】
しかし、上述のように、エッジ強調、及び、プリフィルタ処理を行う信号処理回路は各々独立した回路構成となっているため、各回路の動作制御等を各々独立して行わなければならなかった。即ち、エッジ強調回路とプリフィルタ回路とを独立に制御しなければならないため、制御ソフトが複雑になってしまっていた。
【００２４】
さらに、上記図１２に示す構成は、垂直方向の信号処理の場合の構成であり、水平方向の信号処理の場合、上記プリフィルタ回路２１０の第１，第２のディレイ回路２１４，２１５、及び、上記エッジ強調回路２２０の第１，第２のディレイ回路２２４，２２５の代わりに、各々ラッチ回路となるため、ハードウェアの規模が非常に大きくなってしまっていた。
【００２５】
また、共一次内挿法による補間を行う場合、補間データＺを求める上記式８では、乗算を８回行う必要がある。従って、この式８の回路構成は、図１４に示すように、乗算器２３０〜２３７の８個の乗算器が必要である。
【００２６】
或は、上記式８は、式９の様に表すこともできるが、この式９の回路構成は、図１５に示すように、乗算器２４０〜２４５の６個の乗算器が必要である。

【００２７】
即ち、従来の共一次内挿の回路構成においては、６〜８個の乗算器が必要であった。ここで、ハードウェアを考慮した場合、ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）における乗算器はゲート数が多いため、乗算器は非常に大きいものである。このような乗算器が６〜８個必要となるために、ハードウェアの規模が非常に大きくなってしまっていた。
【００２８】
そこで、本発明は、上述の如き従来の実情に鑑みてなされたものであり、次のような目的を有するものである。
【００２９】
即ち、本発明は、画像拡大／縮小処理において、補間、間引きによる画質劣化の補正回路を共通化することにより、制御ソフトを簡易化することができると共に、ハードウェアの規模を削減することができる映像信号処理装置の提供を目的とする。
【００３０】
また、本発明は、画像拡大／縮小等の共一次内挿による補間を行う補間回路の構成を簡易化することにより、ハードウェアの規模を削減することができる映像信号処理装置の提供を目的とする。
【００３１】
【課題を解決するための手段】
拡大処理モード時におけるエッジ強調回路を示す式７をフィルタ係数Ｋ＝−１として展開、変形すると式１で示すことができる。
Ｚ^-1＋Ｋ（−（１−Ｚ^-1）²／４）
＝Ｚ^-1＋Ｋ（−１／４＋Ｚ^-1／２−Ｚ^-2／４）
＝Ｚ^-1＋１／４−Ｚ^-1／２＋Ｚ^-2／４
＝（１＋Ｚ^-1）²／４・・・式１
この式１は、縮小処理モード時のプリフィルタ回路を示す上述の式６、即ち、
（１＋Ｚ^-1）²／４
と、同じ式である。
【００３２】
即ち、エッジ強調回路を示す式７は、フィルタ係数Ｋの値を変化させることにより、プリフィルタ回路を示す式６となる。従って、本発明に係る映像信号処理装置では、エッジ強調とプリフィルタとを同一回路で行う。これにより、上述の課題の解決を実現する。
【００３３】
また、共一次内挿による画素の補間において、補間データＺの周辺の４点の原画素データＡ，Ｂ，Ｃ，Ｄとし、また、補間係数をα、βとして、上記補間データＺを求める式８を乗算が最も少なくなるように変形すると、式２で表すことができる。

ここで、上記式２において、
Ｚ₁＝α（Ｂ−Ａ）＋Ａ・・・式３
Ｚ₂＝α（Ｄ−Ｃ）＋Ｃ・・・式４
と、置き換えると式５で表すことができる。
【００３４】
Ｚ＝β（Ｚ₂−Ｚ₁）＋Ｚ₂ ・・・式５
従って、本発明に係る映像信号処理装置では、式５の演算により補間データＺを求める際の乗算を３回とする。これにより、上述の課題の解決を実現する。
【００３７】
すなわち、本発明に係る映像信号処理装置は、入力映像信号にフィルタリング処理を施す第１の信号処理回路と、上記第１の信号処理回路を介して供給される入力映像信号を記憶する記憶手段と、上記記憶手段に記憶された入力映像信号に拡大／縮小処理を施す第２の信号処理回路と、上記第１の信号処理回路と上記記憶手段と上記第２の信号処理回路の動作を制御する制御手段とから成る映像信号処理装置であって、上記第１の信号処理回路は、入力映像信号が供給されるハイパスフィルタと、上記制御手段から供給されるモード情報により、上記第２の信号処理回路の動作モードに連動して、拡大処理モード時には拡大率に応じた値の正のフィルタ係数を発生し、縮小処理モード時には縮小率に応じた値の負のフィルタ係数を発生するフィルタ係数発生回路と、上記ハイパスフィルタにより取り出された入力映像信号中の高域信号に上記フィルタ係数発生回路により与えられたフィルタ係数を乗算する乗算器と、入力映像信号と上記乗算器による乗算出力とを加算してフィルタリング処理済みの映像信号を出力する加算器とから成り、上記記憶手段は、上記第１の信号処理回路からのフィルタリング処理が施された入力映像信号を一旦メモリに格納し、上記制御手段から供給されるモード情報により、拡大処理モード時には上記メモリから映像信号を繰り返し読出し、縮小処理モード時には上記メモリから間引き読出しを行い、その読み出した映像信号を第２の信号処理回路に出力し、上記第２の信号処理回路は、上記記憶手段からの出力映像信号における４点の原画素データをＡ，Ｂ，Ｃ，Ｄとし、補間係数をα，βとして、上記原画素データＡと上記原画素データＢに対して、上述の式３の演算により演算データＺ_１を求めて出力する第１の演算部と、上記原画素データＣと上記原画素データＤに対して、上述の式４の演算により演算データＺ_２を求めて出力する第２の演算部と、上記第１の演算部から供給される演算データＺ_１と上記第２の演算部から供給される演算データＺ_２に対して、上述の式５の演算により補間データＺを求めて出力する第３の演算部とから成り、共一次内挿により上記補間データＺを求めることを特徴とする。
【００３８】
【作用】
本発明に係る映像信号処理装置では、
本発明に係る映像信号処理装置では、第１の信号処理回路のフィルタ係数発生回路は、制御手段から供給されるモード情報により、第２の信号処理回路の動作モードに連動して、拡大処理モード時には拡大率に応じた値の正のフィルタ係数を発生し、縮小処理モード時には縮小率に応じた値の負のフィルタ係数を発生し、乗算器は、入力映像信号が供給されるハイパスフィルタにより取り出された入力映像信号中の高域信号に上記フィルタ係数発生回路により与えられたフィルタ係数を乗算し、加算器は、入力映像信号と上記乗算器による乗算出力とを加算してフィルタリング処理済みの映像信号を出力する。
そして、記憶手段は、第１の信号処理回路からのフィルタリング処理が施された入力映像信号を一旦メモリに格納し、制御手段から供給されるモード情報により、拡大処理モード時には上記メモリから映像信号を繰り返し読出し、縮小処理モード時には上記メモリから間引き読出しを行い、その読み出した映像信号を第２の信号処理回路に出力し、第２の信号処理回路の第１の演算部は、上記記憶手段からの出力映像信号における４点の原画素データをＡ，Ｂ，Ｃ，Ｄとし、補間係数をα，βとして、上記原画素データＡと上記原画素データＢに対して、上述の式３、即ち、Ｚ_１＝α（Ｂ−Ａ）＋Ａなるの演算により演算データＺ_１を求めて出力する。第２の信号処理回路の第２の演算部は、上記原画素データＣと上記原画素データＤに対して、上述の式４、即ち、Ｚ_２＝α（Ｄ−Ｃ）＋Ｃなる演算により演算データＺ_２を求めて出力する。第２の信号処理回路の第３の演算部は、上記第１の演算部から供給される演算データＺ_１と上記第２の演算部から供給される演算データＺ_２に対して、上述の式５、即ち、Ｚ＝β（Ｚ_２−Ｚ_１）＋Ｚ_２なる演算により補間データＺを求めて出力する。
【００４１】
【実施例】
以下、本発明に係る映像信号処理装置の一実施例について図面を参照しながら説明する。
【００４２】
本発明に係る映像信号処理装置は、図１に示すように、レンズ１と、ＣＣＤ（Ｃｈａｒｇｅｃｏｕｐｌｅｄｄｅｖｉｃｅ）イメージャ２と、サンプル／ホールド（以下、Ｓ／Ｈと言う。）・ＡＧＣ（ＡｕｔｏｍａｔｉｃＧａｉｎＣｏｎｔｒｏｌ）回路３と、アナログ／デジタル（以下、Ａ／Ｄと言う。）変換器４と、カメラ・ビデオ信号処理部５と、フィルタリング処理及び共一次内挿による拡大／縮小処理を施すメモリシステム６と、上記メモリシステムの動作を制御するマイコン７と、ビデオ信号処理部８と、デジタル／アナログ（以下、Ｄ／Ａと言う。）変換器９，１３と、記録アンプ１０と、ビデオヘッド１１とで構成されている。
【００４３】
まず、上述のような構成をした映像信号処理装置におけるフィルタリング処理、拡大／縮小処理について説明する。
【００４４】
上記メモリシステム６には、上記マイコン７から、拡大処理モード、或は、縮小処理モード、及び、その倍率等のモード情報が与えられる。このモード情報に基いて、上記メモリシステム６は、入力映像信号にフィルタリング処理、及び、拡大／縮小処理を施す。
【００４５】
上記メモリシステム６は、図２に示すように、入力映像信号にフィルタリング処理を施す第１の信号処理回路６１と、上記第１の信号処理回路６１によりフィルタリング処理が施された映像信号を記憶する記憶手段６２と、上記記憶手段６２に記憶された映像信号に拡大／縮小処理を施す第２の信号処理回路６３とで構成されている。
【００４６】
ここで、上記マイコン７からのモード情報は、上記第１の信号処理回路６１と上記記憶手段６２と上記第２の信号処理回路６３とに各々供給される。これにより、上記第１の信号処理回路６１は、上記第２の信号処理回路６３の動作モードに連動してフィルタリング処理を行う。
【００４７】
上記第１の信号処理回路６１の具体的な説明をする。
【００４８】
上記第１の信号処理回路６１は、同一回路で、拡大処理モード時にはプリフィルタ処理を施し、縮小処理モード時には、エッジ強調を施すものである。
【００４９】
即ち、第１の信号処理回路６１は、図３に示すように、入力映像信号にハイパスの特性を与えるハイパスフィルタ回路６１１と、上記マイコン７からのモード情報に応じて拡大処理モード時には拡大率に応じた値の正のフィルタ係数を発生し、縮小処理モード時には縮小率に応じた値の負のフィルタ係数Ｋを発生するフィルタ係数発生回路６１２と、上記ハイパスフィルタ回路６１１により取り出された入力映像信号中の高域信号に上記フィルタ係数発生回路６１２からのフィルタ係数Ｋを乗算する乗算器６１３と、上記ハイパスフィルタ回路６１１からの入力映像信号と上記乗算器６１３による乗算出力とを加算する加算器６１４とで構成されている。
【００５０】
また、上記ハイパスフィルタ６１１回路は、入力映像信号に１Ｈディレイさせる第１，第２の１Ｈディレイライン回路６１５，６１６と、入力映像信号と上記第１のディレイ回路６１５と上記第２のディレイ回路６１６とを介して出力される２Ｈディレイされた映像信号とを加算する加算器６１７と、上記加算器６１７からの映像信号と上記第１のディレイ回路６１５からの１Ｈディレイされた映像信号とを加算する加算器６１８とで構成されている。
【００５１】
ここで、加算器６１７による加算出力の信号レベルは、加算処理により入力映像信号のレベルに対して２倍となる。このため、上記第１のディレイ回路６１５からの映像信号を加算器６１８に供給する際に、上記映像信号は、図示していない増幅器等により上記映像信号のレベルが２倍にされて加算器６１８に供給される。また、上記加算器６１８による加算出力の信号レベルは、さらに倍になるため、即ち、入力映像信号のレベルに対して４倍となる。このため、図示していないが、減衰器等により上記加算器６１８による加算出力の信号レベルを１／４に減衰してすることにより、入力映像信号のレベルと同レベルの信号を出力する。
【００５２】
上述のような加算処理を行うことで、上記ハイパスフィルタ回路６１１は、入力映像信号にハイパスの特性を与えている。
【００５３】
上記フィルタ係数発生回路６１２は、上記マイコン７からのモード情報に基いて、フィルタ係数Ｋの極性を切換えると共に、その処理モードの倍率に応じてフィルタ係数Ｋの値を変化させ、拡大処理モード時には正の値のフィルタ係数Ｋを発生し、縮小処理モード時には負の値のフィルタ係数Ｋを発生するものである。
【００５４】
具体的に説明すると、図４に示すように、フィルタ係数Ｋの値が、Ｋ＝−１〜０でプリフィルタとなり、０以上でエッジ強調用のバンドパスフィルタとなる。このようなフィルタ特性を利用して、上記フィルタ係数発生回路６１２は、モード情報に応じたフィルタ係数Ｋを発生して、そのフィルタ係数Ｋを乗算器６１３に供給する。
【００５５】
上述のような構成とした第１の信号処理回路６１の動作を説明する。
【００５６】
第１の信号処理回路６１に入力された入力映像信号は、第１のディレイ回路６１５と加算器６１７とに供給される。上記第１のディレイ回路６１５により１Ｈディレイされた映像信号は、第２のディレイ回路６１６と加算器６１４と加算器６１８に各々供給される。ここで、上記第１のディレイ回路６１５から上記加算器６１８に供給される映像信号のレベルは、上述した増幅器等により２倍の信号レベルの映像信号となる。上記第２のディレイ回路６１６は、上記第１のディレイ回路６１５からの１Ｈディレイされた映像信号をさらに１Ｈディレイさせ上記加算器６１７に供給する。上記加算器６１７は、入力映像信号と上記第２のディレイ回路６１６からの２Ｈディレイされた映像信号とを加算する。
【００５７】
上記加算器６１８は、上記加算器６１７による加算出力と、上記加算出力の信号レベルと同レベルとなった上記第１のディレイ回路６１５からの映像信号とを加算する。上記加算器６１８による加算出力の信号レベルは、上述した減衰器等により、１／４に減衰することにより入力映像信号のレベルと同レベルの映像信号に戻して乗算器６１３に出力する。
【００５８】
ここで、フィルタ係数発生回路６１２は、マイコン７からのモード情報に応じたフィルタ係数Ｋを発生して上記乗算器６１２に供給する。上記乗算器６１２は、信号レベルが１／４となった上記加算器６１８による加算出力に上記フィルタ係数発生回路６１２からのフィルタ係数Ｋを乗算する。上記加算器６１４は、上記第１のディレイ回路６１５からの１Ｈディレイした映像信号と上記乗算器による乗算出力とを加算して、その加算出力をフィルタリング処理が施された映像信号として出力する。
【００５９】
上述のように、本実施例においては、フィルタ係数Ｋの極性を、上記フィルタ係数発生回路６１２により、拡大処理モード時には正に、縮小処理モード時には負に切り換える。即ち、上記第１の信号処理回路６１は、上述の式７、即ち、
Ｚ^-1＋Ｋ（（２Ｚ^-1−（１＋Ｚ^-2））／４）
＝Ｚ^-1＋Ｋ（−（１−Ｚ^-1）²／４）
で表される。
【００６０】
例えば、縮小処理モードの場合において、フィルタ係数Ｋ＝−１として上述の式７を展開、変形すると上述の式１、即ち、
Ｚ^-1＋Ｋ（−（１−Ｚ^-1）²／４）
＝Ｚ^-1＋Ｋ（−１／４＋Ｚ^-1／２−Ｚ^-2／４）
＝Ｚ^-1＋１／４−Ｚ^-1／２＋Ｚ^-2／４
＝（１＋Ｚ^-1）²／４
となる。これは、上述した縮小処理モード時のプリフィルタを示す式６と同式である。
【００６１】
従って、上記第１の信号処理回路６１は、マイコン７からのモード情報に応じてフィルタ係数Ｋの極性を切換え、また、拡大／縮小の倍率に応じてフィルタ係数Ｋの値を変化させることにより、同一の回路で拡大処理モード時のエッジ強調と縮小処理モード時のプリフィルタを行う。これにより、上記フィルタリング処理を施すための制御ソフトを簡易化することができ、ハードウェアの規模を削減することができる。特に、垂直方向の信号処理において、エッジ強調、或は、プリフィルタ処理を施す場合、ディレイ回路の兼用ができるため、ハードウェアの規模をさらに削減することができる。また、１つの回路ブロックで縮小から拡大まで倍率に応じてスムーズな画質補正を施すことができる。
【００６２】
次に、上記記憶手段６２の具体的な説明をする。
【００６３】
上記記憶手段６２には、上記第１の信号処理回路からのフィルタリング処理が施された入力映像信号を一旦メモリに格納し、マイコン７からのモード情報に応じて、拡大処理モード時には上記メモリから映像信号を繰り返し読出し、縮小処理モード時には上記メモリから間引き読出しを行い、その読み出した映像信号を第２の信号処理回路６３に出力するものである。
【００６４】
即ち、上記記憶手段６２は、図４に示すように、垂直方向の映像信号の読出し制御を行うための３ポートフィールドメモリ６２１と、上記フィールドメモリ６２１へのデータの書き込みを制御するメモリライトコントローラ６２２と、上記フィールドメモリ６２１からのデータの読出しを制御するメモリリードコントローラ６２３と、水平方向の映像信号の読出し制御を行うためのＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）６２４，６２５と、上記ＳＲＡＭ６２４，６２５へのデータの書き込みを制御するメモリライトコントローラ６２６と、上記ＳＲＡＭ６２４，６２５からのデータの読出しを制御するメモリリードコントローラ６２７とで構成されている。
【００６５】
例えば、拡大率が２倍の画像拡大処理を行う場合の説明をする。
【００６６】
画像拡大処理を行う場合、フィールドメモリ６２１にて垂直方向の映像信号の繰り返し読出しを行う。図６に示すように、補間データＺ₀₁を得るために、メモリライトコントローラ６２２の制御により、ラインデータ１とラインデータ２とをフィールドメモリ６２１に書き込む。この時、上記メモリライトコントローラ６２２は、上記ラインデータ１とラインデータ２とを各々独立に制御する。同様にして、次の補間データＺ₀₂を得るために、ラインデータ１とラインデータ２を、さらに次の補間データＺ₀₃を得るために、ラインデータ２とラインデータ３をフィールドメモリ６２１に書き込む。このようにして、フィールドメモリ６２１からラインデータを読み出す場合、読出しラインデータＯＵＴ１，ＯＵＴ２が、ラインデータ１，２、１，２、２，３、２，３、３，４、３，４となるようにフィールドメモリ６２１全てに書き込む。
【００６７】
上記フィールドメモリ６２１に書き込まれたラインデータは、メモリリードコントローラ６２３の制御により、読出しラインデータＯＵＴ１はＳＲＡＭ６２４に、読出しラインデータＯＵＴ２はＳＲＡＭ６２５に各々読み出される。この時、上記メモリリードコントローラ６２３は、上記ラインデータＯＵＴ１とラインデータＯＵＴ２とを各々独立に制御する。ここで、図７に示すように、上述のようなフィールドメモリ６２１へのラインデータの書き込みは、フィールドメモリ６２１のアドレスと上記フィールドメモリ３１への書き込み時間との関係が傾き１となるようなタイミングで書き込む。そして、上記フィールドメモリ６２１からのラインデータの読出し時は、書き込み時のフィールドメモリ６２１のアドレスと上記フィールドメモリ６２１への書き込み時間との関係が傾き１に対して、メモリのセンターＳを中心に上記傾きが１／２となるようなタイミングで読み出す。このように傾き１／２でラインデータを読み出すことにより、映像信号の垂直方向を２倍に拡大する。
【００６８】
上述のようにして読出しラインデータＯＵＴ１，ＯＵＴ２が各々読み出されるＳＲＡＭ６２４，６２５においては、水平方向の映像信号の繰り返し読出し制御が行われる。図８に示すように、例えば、上記フィールドメモリ６２１からＳＲＡＭ６２４に読み出されるラインデータＯＵＴ１（＝ラインデータ１）において、補間データＺ_H01を得るために、メモリライトコントローラ６２６の制御により原画素データＬ₁₁と原画素データＬ₁₂とをＳＲＡＭ６２４に書き込む。同様にして、次の補間データＺ_H02を得るために、原画素データＬ₁₁と原画素データＬ₁₂を、さらに次の補間データＺ_H03を得るために、原画素データＬ_H12と原画素データＬ_H13をＳＲＡＭ６２４に書き込む。この時、ＳＲＡＭ６２５おける水平方向の映像信号の繰り返し読出し制御も、上述のＳＲＡＭ６２４おける水平方向の繰り返し読出し制御と同様にして、ＳＲＡＭ６２５に原画素データが書き込まれる。
【００６９】
上記ＳＲＡＭ６２４，６２５に書き込まれた原画素データは、メモリリードコントローラ６２７の制御により第２の信号処理回路６３に各々読み出される。この時、メモリリードコントローラ３７は読出し原画素データが、Ｌ₁₁，Ｌ₁₂、Ｌ₁₁，Ｌ₁₂、Ｌ_H12，Ｌ_H13、Ｌ_H12，Ｌ_H13、Ｌ_H13，Ｌ_H14、Ｌ_H13，Ｌ_H14となるように制御する。ここで、上述のような、ＳＲＡＭ３４，３５への画素データの書き込みと、ＳＲＡＭ６２４，６２５からの画素データの読出しの関係は、上記図７に示したフィールドメモリ６２１における書き込み、読出しの関係において、時間軸の単位がフィールドから１走査線（Ｈ）に変わる以外は同様である。従って、映像信号の垂直方向の読出しと同様に、傾き１／２で原画素データを読み出すことにより、映像信号の水平方向を２倍に拡大する。
【００７０】
また、例えば、縮小率が１／２倍の画像縮小処理を行う場合の説明をする。
【００７１】
画像拡大処理において映像信号の繰り返し読出しを行うのに対して、画像縮小処理においては、映像信号の間引き読出しを行う。図９に示すように、補間データＺ₀₁₀を得るために、メモリライトコントローラ６２２の制御により、ラインデータ１とラインデータ２をフィールドメモリ６２１に書き込む。同様にして、次の補間データＺ₀₁₁を得るために、ラインデータ３とラインデータ４を、さらに次の補間データＺ₀₁₃を得るために、ラインデータ５とラインデータ６をフィールドメモリ６２１に書き込む。このようにして、フィールドメモリ６２１からラインデータを読み出す場合、読出しラインデータＯＵＴ１，ＯＵＴ２が、ラインデータ１，２、３，４、５，６となるようにフィールドメモリ６２１全てに書き込む。
【００７２】
上記フィールドメモリ６２１に書き込まれたラインデータは、メモリリードコントローラ６２３の制御により、読出しラインデータＯＵＴ１はＳＲＡＭ６２４に、読出しラインデータＯＵＴ２はＳＲＡＭ６２５に各々読み出される。ここで、図１０に示すように、拡大処理時と同様に、フィールドメモリ６２１へのラインデータの書き込みは、フィールドメモリ６２１のアドレスと上記フィールドメモリ６２１へに書き込み時間との関係が傾き１となるようなタイミングで書き込む。そして、ＳＲＡＭ６２４，６２５への上記ラインデータの読出し時は、書き込み時のフィールドメモリ６２１のアドレスと上記フィールドメモリ６２１への書き込み時間との関係が傾き１に対して、メモリのセンターＳを中心に上記傾きが２となるようなタイミングで読み出す。このように傾き２で読み出すことにより、映像信号の垂直方向を１／２倍に縮小する。
【００７３】
水平方向も同様にして、映像信号の間引き読出しを行い、映像信号の水平方向を１／２倍に縮小する。
【００７４】
上述のようにして上記記憶手段６２において、拡大処理モード、或は、縮小処理モードに応じた読出し方法で読み出された映像信号は、第２の信号処理回路６３において、共一次内挿による補間が行われ拡大、或は、縮小補間画が得られる。
【００７５】
上記第２の信号処理回路６３の具体的な説明をする。
【００７６】
上記第２の信号処理回路６３は、上述した共一次内挿により上記記憶手段６２により読み出された映像信号に補間を行い、拡大、或は、縮小した映像信号を生成する回路である。
【００７７】
共一次内挿により画素の補間を行う場合、上述したように、補間データＺを求める上述の式８は上述の式２、即ち、

となる。
【００７８】
この式２を、乗算が最も少なくなるように変形する。上記式２において、上述の式３、式４、即ち、
Ｚ₁＝α（Ｂ−Ａ）＋Ａ
Ｚ₂＝α（Ｄ−Ｃ）＋Ｃ
と、置き換えると上述の式５、即ち、
Ｚ＝β（Ｚ₂−Ｚ₁）＋Ｚ₂
のように表すことができる。
【００７９】
即ち、上記第２の信号処理回路６３は、図１１に示すように、上記記憶手段６２からの入力映像信号に対し、４点の原画素データをＡ，Ｂ，Ｃ，Ｄとし、補間係数をα，βとして、上記原画素データＡと上記原画素データＢに対して、式３により演算データＺ₁を求めて出力する第１の演算部６３１と、上記原画素データＣと上記原画素データＤに対して、式４により演算データＺ₂を求めて出力する第２の演算部６３２と、上記第１の演算部６３１から供給される演算データＺ₁と上記第２の演算部６３２から供給される演算データＺ₂に対して、式５により補間データＺを求めて出力する第３の演算部６３３とから構成されている。
【００８０】
第１の演算部６３１は、原画素データＡが入力される入力端子１０４と、原画素データＢが入力される入力端子１０５と、上記入力端子１０４を介して入力された原画素データＡと上記入力端子１０５を介して入力された原画素データＢとを加算する加算器１０１と、上記加算器１０１による加算出力に補間係数αを乗算する乗算器１０２と、上記乗算器１０２による乗算出力と上記入力端子１０４を介して入力された原画素データＡとを加算する加算器１０３とで構成されている。
【００８１】
第２の演算部６３２は、原画素データＣが入力される入力端子１１４と、原画素データＤが入力される入力端子１１５と、上記入力端子１１４を介して入力された原画素データＣと上記入力端子１１５を介して入力された原画素データＤとを加算する加算器１１１と、上記加算器１１１による加算出力に補間係数αを乗算する乗算器１１２と、上記乗算器１１２による乗算出力と上記入力端子１１４を介して入力された原画素データＣとを加算する加算器１１３とで構成されている。
【００８２】
第３の演算部６３３は、上記第１の演算部６３１による演算データＺ₁と上記第２の演算部６３２による演算データＺ₂とを加算する加算器１２１と、上記加算器１２１による加算出力に補間係数βを乗算する乗算器１２２と、上記第１の演算部６３１による演算データＺ₁と上記乗算器１２２による乗算出力とを加算する加算器１２３とで構成されている。
【００８３】
上述のような構成をした上記第２の信号処理回路６３の動作を説明する。
【００８４】
上記記憶手段６２からの入力映像信号の原画素データＡと原画素データＢは、第１の演算部６３１の入力端子１０４，１０５に、また、上記入力映像信号の原画素データＣと原画素データＤは、第２の演算部６３２の入力端子１１４，１１５に各々供給される。
【００８５】
上記演算部６３１の加算器１０１は、入力端子１０４を介して入力された原画素データＡと入力端子１０５を介して入力された原画素データＢとを加算する。上記乗算器１０２は、上記加算器１０１による加算出力に補間係数αを乗算する。上記加算機１０３は、上記乗算器１０２による乗算出力と上記入力端子１０４を介して入力された原画素データＡとを加算し、その加算出力を演算データＺ₁として第３の演算部６３３に供給する。
【００８６】
一方、上記第２の演算部６３２の加算器１１１は、入力端子１１４を介して入力された原画素データＣと入力端子１１５を介して入力された原画素データＤとを加算する。上記乗算器１１２は、上記加算器１１１による加算出力に補間係数αを乗算する。上記加算機１１３は、上記乗算器１１２による乗算出力と上記入力端子１１４を介して入力された原画素データＣとを加算し、その加算出力を演算データＺ₂として上記第３の演算部６３３に供給する。
【００８７】
上記第３の演算部６３３の加算器１２１は、上記第１の演算部６３１からの演算データＺ₁と、上記第２の演算部６３２からの演算データＺ₂とを加算する。上記乗算器１２２は、上記加算器１２１による加算出力に補間係数βを乗算する。上記加算機１２３は、上記乗算器１２２による乗算出力と上記第１の演算部６３１からの演算データＺ₁とを加算して、その加算出力を補間データＺとして出力する。
【００８８】
上述のように、共一次内挿による補間を行う第２の信号処理回路は、乗算器３個と加算器６個とで構成されている。即ち、乗算器の個数を従来に比べて３〜５個削減することができる。
【００８９】
具体的に言うと、ここで、原画素データを８ビット、補間係数を８ビットとし、乗算器１個あたり約７００ゲートとする。例えば、上述した式９においては、乗算器は６個必要であった。これを３個削減することができるので、即ち、７００×３＝２１００ゲート削減することができる。従って、ハードウェアの規模を削減することができる。
【００９０】
上述のような構成をしたフィルタリング処理を施す第１の信号処理回路６１と、上記第１の信号処理回路６１によりフィルタリング処理が施された映像信号を記憶する記憶手段６２と、上記記憶手段６２に記憶された映像信号に拡大／縮小処理を施す第２本発明にの信号処理回路６３とを備える映像信号処理装置の動作を上記図１を用いて説明する。
【００９１】
レンズ１を通してＣＣＤイメージャ２に蓄えられた映像信号は、Ｓ／Ｈ，ＡＧＣ回路３に供給される。上記Ｓ／Ｈ・ＡＧＣ回路３は、上記ＣＣＤイメージャ２からの映像信号のレベル調整等を行い、その映像信号をＡ／Ｄ変換器４に供給する。上記Ａ／Ｄ変換器４は、上記Ｓ／Ｈ・ＡＧＣ回路３からの映像信号をデジタル化し、その映像信号をカメラ・ビデオ信号処理部５に供給する。上記カメラ・ビデオ信号処理部５は、上記Ａ／Ｄ変換器４からの映像信号にガンマ、ホワイトバランス等のカメラ信号処理を施し、その映像信号をメモリシステム６に供給する。上記メモリシステム６は、上記カメラ・ビデオ信号処理部８からの映像信号にフィルタリング処理、共一次内挿による拡大、或は、縮小処理を施しビデオ信号処理部８に供給する。この時、上記メモリシステム６における拡大、或は、縮小処理は、マイコン７からのモード情報に基いて行われる。
【００９２】
ここで、モニタ出力モードの場合、上記ビデオ信号処理部８は、上記メモリシステム６により共一次内挿による拡大／縮小処理が施された映像信号をコンポジット映像信号として成形して、その映像信号をＤ／Ａ変換器１３に供給する。上記Ｄ／Ａ変換器１３は、上記ビデオ信号処理部５７からの映像信号をアナログ化してモニタに出力する。
【００９３】
また、記録モードの場合、上記ビデオ信号処理部８は、上記メモリシステム６により共一次内挿による拡大／縮小処理が施された映像信号に、エンファシス、ＦＭ変調、低域変換等のビデオ信号処理を施して、その映像信号をＤ／Ａ変換器９に供給する。上記Ｄ／Ａ変換器９は、上記ビデオ信号処理部５７からの映像信号をアナログ化して記録アンプ１０に供給する。上記Ｄ／Ａ変換器９からの映像信号は、記録アンプ１０を介してビデオヘッド１１に供給され、電磁変換によりテープ１２に記録される。
【００９４】
【発明の効果】
本発明に係る映像信号処理装置では、第１の信号処理回路のフィルタ係数発生回路は、制御手段から供給されるモード情報により、第２の信号処理回路の動作モードに連動して、拡大処理モード時には拡大率に応じた値の正のフィルタ係数を発生し、縮小処理モード時には縮小率に応じた値の負のフィルタ係数を発生し、乗算器は、入力映像信号が供給されるハイパスフィルタにより取り出された入力映像信号中の高域信号に上記フィルタ係数発生回路により与えられたフィルタ係数を乗算し、加算器は、入力映像信号と上記乗算器による乗算出力とを加算してフィルタリング処理済みの映像信号を出力する。そして、記憶手段は、第１の信号処理回路からのフィルタリング処理が施された入力映像信号を一旦メモリに格納し、制御手段から供給されるモード情報により、拡大処理モード時には上記メモリから映像信号を繰り返し読出し、縮小処理モード時には上記メモリから間引き読出しを行い、その読み出した映像信号を第２の信号処理回路に出力し、第２の信号処理回路の第１の演算部は、上記記憶手段からの出力映像信号における４点の原画素データをＡ，Ｂ，Ｃ，Ｄとし、補間係数をα，βとして、上記原画素データＡと上記原画素データＢに対して、上述の式３、即ち、Ｚ_１＝α（Ｂ−Ａ）＋Ａなるの演算により演算データＺ_１を求めて出力する。第２の信号処理回路の第２の演算部は、上記原画素データＣと上記原画素データＤに対して、上述の式４、即ち、Ｚ_２＝α（Ｄ−Ｃ）＋Ｃなる演算により演算データＺ_２を求めて出力する。第２の信号処理回路の第３の演算部は、上記第１の演算部から供給される演算データＺ_１と上記第２の演算部から供給される演算データＺ_２に対して、上述の式５、即ち、Ｚ＝β（Ｚ_２−Ｚ_１）＋Ｚ_２なる演算により補間データＺを求めて出力する。これにより、補間、間引きによる画質劣化の補正回路を共通化して、制御ソフトを簡易化することができると共に、ハードウェアの規模を削減することができる。また、画像拡大／縮小等の共一次内挿による補間を行う補間回路の構成を簡易化して、ハードウェアの規模をさらに削減することができる。
【図面の簡単な説明】
【図１】本発明に係る映像信号処理装置の構成を示す図である。
【図２】本発明に係る映像信号処理装置のメモリシステムの構成を示す図である。
【図３】本発明に係る映像信号処理装置の第１の信号処理回路の構成を示す図である。
【図４】フィルタ特性を表す図である。
【図５】本発明に係る映像信号処理装置の記憶手段の構成を示す図である。
【図６】２倍拡大処理時の垂直方向の繰り返し読出しを説明するための図である。
【図７】垂直方向の繰り返し読出し処理時におけるメモリへの書き込み、及び、メモリからの読出しのタイミングを表す図である。
【図８】２倍拡大処理時の水平方向の繰り返し読出しを説明するための図である。
【図９】１／２倍縮小処理時の間引き読出しを説明するための図である。
【図１０】垂直方向の間引き読出し処理時におけるメモリへの書き込み、及び、メモリからの読出しのタイミングを表す図である。
【図１１】本発明に係る映像信号処理装置の第２の信号処理回路の構成を示す図である。
【図１２】従来のフィルタリング処理を施す回路構成を示す図である。
【図１３】共一次内挿を説明するための図である。
【図１４】従来の加算器８個を備えた共一次内挿の回路構成を示す図である。
【図１５】従来の加算器６個を備えた共一次内挿の回路構成を示す図である。
【符号の説明】
１レンズ
２ＣＣＤイメージャ
３Ｓ／Ｈ・ＡＧＣ回路
４Ａ／Ｄ変換器
５カメラ／ビデオ信号処理部
６メモリシステム
７マイコン
８ビデオ信号処理部
９，１３Ｄ／Ａ変換器
１０記録アンプ
１１磁気ヘッド
１２テープ
６１第１の信号処理回路
６２記憶手段
６３第２の信号処理回路[0001]
[Industrial application fields]
The present invention relates to a video signal processing apparatus having image enlargement and image reduction functions, and more particularly to a video signal processing apparatus that performs image enlargement and image reduction processing by a bilinear interpolation method.
[0002]
[Prior art]
For example, in a studio, cameras, video tape recorders, still image devices, electronic image generation devices, input relay materials from other studios, etc. can be switched, mixed, or processed with added value while superimposing characters. There is a so-called switcher, a video sub-adjustment device that is a device for producing a completed program. Some of the switchers have a large number of inputs and a large number of digital special effect devices. One of the functions of the digital special effect device is an electronic zoom function for enlarging and reducing an image, and the signal processing is performed by a high-speed microprocessor based on a frame memory.
[0003]
When enlarging or reducing an image in the above digital special effect device, the video signal processing device performs edge enhancement at the time of image enlargement or at the time of screen reduction on the video signal subjected to digitization processing, video signal processing, etc. Pre-filter processing is performed to prevent image quality from being inferior due to folding at the time of screen reduction. Then, the video signal subjected to the filtering process as described above is subjected to interpolation by bilinear interpolation (Bi-Linear), and a video signal obtained by enlarging or reducing the image is generated.
[0004]
The edge enhancement at the time of image reduction (hereinafter referred to as a reduction processing mode) and the prefilter processing at the time of image enlargement (hereinafter referred to as an enlargement processing mode) are performed by independent signal processing circuits.
[0005]
For example, when signal processing in the vertical direction is performed, the signal processing circuit includes a pre-filter circuit 210 and an edge enhancement circuit 220 as shown in FIG.
[0006]
The pre-filter circuit 210 has an input terminal 211 to which a video signal is input, and a first and second delay that delays the video signal input through the input terminal 211 by one scanning line (hereinafter referred to as H).

Delay circuits

214 and 215, and an addition for adding the 2H-delayed video signal output through the first delay circuit 214 and the second delay circuit 215 and the video signal input through the input terminal 211 The adder 216 adds the 1H-delayed video signal from the first delay circuit 214 and the video signal from the adder 216, and the addition output from the adder 217 is prefiltered. It comprises an output terminal 212 that outputs as a video signal and an output terminal 213 that outputs the video signal from the first delay circuit 214.
[0007]
The edge emphasis circuit 220 is controlled by a microcomputer (not shown) (hereinafter referred to as a microcomputer), depending on the enlargement processing mode or the reduction processing mode. A switch 221 for switching the connection to the output terminal 213, first and second delay circuits 224 and 225 for delaying a video signal supplied via the switch 221 by 1H, and the first delay circuit 224 An adder 226 for adding the 2H-delayed video signal output via the second delay circuit 225 and the video signal input via the switch 221 and 1H delay from the first delay circuit 224 An adder 227 that adds the video signal and the video signal from the adder 226; and the video signal from the adder 227 Is multiplied by a coefficient corresponding to the processing mode, an adder 228 that adds the video signal delayed by 1H from the first delay circuit 224 and the video signal from the multiplier 222, and the adder 228. And an output terminal 223 for outputting a video signal subjected to filtering processing.
[0008]
The operation of the prefilter circuit 210 will be described.
[0009]
The video signal input via the input terminal 211 is supplied to the first delay circuit 214 and the adder 216. The first delay circuit 214 delays the video signal input via the input terminal 211 by 1H, supplies the video signal to the second delay circuit 215 and the adder 217, and outputs the video signal via the output terminal 213. Output. The second delay circuit 215 further delays the video signal delayed by 1H by the first delay circuit 214 by 1H, and supplies the video signal to the adder 216. The adder 216 adds the video signal output via the first delay circuit 214 and the second delay circuit 215 and the video signal input via the input terminal 211.
[0010]
Here, the signal level of the addition output by the adder 216 is doubled with respect to the level of the video signal input through the input terminal 211 by the addition process. Therefore, when the video signal from the first delay circuit 214 is supplied to the adder 217, the level of the video signal is doubled by an amplifier (not shown) or the like and supplied to the adder 217. Therefore, the adder 217 adds the video signal from the first delay circuit 214 at the same level and the addition output from the adder 216.
[0011]
Further, the signal level of the addition output by the adder 217 is further doubled by the addition processing, that is, four times the level of the video signal input through the input terminal 211. Therefore, when the addition output from the adder 217 is output via the output terminal 212, the signal level of the addition output is attenuated to ¼ by an attenuator (not shown). Therefore, a video signal having the same level as that of the video signal input via the input terminal 211 is output from the output terminal 212.
[0012]
The prefilter circuit 210 configured as described above can be expressed by Equation 6.
((1 + Z^-2) + 2Z^-1) / 4
= (1 + Z^-1)²/ 4 Formula 6
[0013]
Next, the operation in the edge enhancement circuit 220 will be described.
[0014]
For example, in the enlargement processing mode, the switch 221 is connected to the output terminal 213 of the prefilter circuit 210 under the control of the microcomputer. That is, the edge enhancement circuit 220 is supplied with a video signal that has not been prefiltered.
[0015]
The video signal input via the switch 221 is supplied to the first delay circuit 224 and the adder 226. The first delay circuit 224 delays the video signal input via the switch 221 by 1H, and supplies the video signal to the second delay circuit 225, the adder 227, and the adder 228, respectively. The second delay circuit 225 further delays the video signal delayed by 1H from the first delay circuit 224 by 1H, and supplies the video signal to the adder 226. The adder 226 adds the video signal delayed by 2H from the second delay circuit 225 and the video signal input via the switch 221.
[0016]
Here, similarly to the adjustment of the signal level of the addition output in the pre-filter circuit 210, when the video signal from the first delay circuit 224 is supplied to the adder 227, the video is output by an amplifier (not shown) or the like. The signal level is doubled and supplied to the adder 227. Therefore, the adder 227 adds the video signal from the first delay circuit 224 at the same level and the addition output from the adder 226. Further, when the addition output from the adder 227 is supplied to the multiplier 222, the signal level of the addition output is attenuated to ¼ by an attenuator or the like (not shown). Accordingly, the multiplier 222 is supplied with a video signal having the same level as that of the video signal input via the switch 221.
[0017]
The multiplier 222 multiplies the video signal from the adder 227 by a filter coefficient K. Here, the filter coefficient K takes a positive value at the edge enhancement level. The adder 228 adds the video signal delayed by 1H from the first delay circuit 224 and the multiplication output from the multiplier 222. The addition output by the adder 228 is output as a video signal subjected to filtering processing via an output terminal 223.
[0018]
Therefore, the edge enhancement circuit 220 configured as described above can be expressed by Equation 7.
Z^-1+ K ((2Z^-1-(1 + Z^-2) / 4)
= Z^-1+ K (-(1-Z^-1)²/ 4) ... Formula 7
[0019]
Further, in the reduction processing mode, it is connected to the output terminal 212 of the prefilter circuit 210. Accordingly, the edge enhancement circuit 220 is supplied with a video signal that has been subjected to prefiltering. The operation in this case is the same as that in the above-described enlargement processing mode. However, in the multiplier 222, since the level of the input video signal is not the edge enhancement level, the value of the filter coefficient K is zero. Accordingly, a video signal subjected only to prefiltering is output via the output terminal 223.
[0020]
The video signal that has been subjected to the filtering process as described above is interpolated by a bilinear interpolation method, and an enlarged or reduced video signal is generated.
[0021]
The bilinear interpolation method is, for example, a method of linearly interpolating four original pixel data A, B, C, and D around the interpolation data Z when creating interpolation data Z as shown in FIG. It is. When the image is reduced by using this bilinear interpolation method, the interpolation point, that is, the interpolation data Z and the next interpolation data Z_PIs larger than the interval between the original pixel data, that is, the interval between the original pixel data A and the original pixel data B. On the contrary, when the image is enlarged, the interpolation point becomes narrower than the interval of the original pixel data. In this way, four original pixel data A, B, C, and D are generated from the four peripheral points of the interpolation data Z and rearranged in the same arrangement as the original image, thereby reducing or enlarging the image.
[0022]
When pixel interpolation is performed by the bilinear interpolation method as described above, an equation for obtaining the interpolation data Z is expressed by Equation 8 with interpolation coefficients α and β.
Z = (1-α) (1-β) A + α (1-β) B + β (1-α) C + αβD Expression 8
[0023]
[Problems to be solved by the invention]
However, as described above, the signal processing circuits that perform edge enhancement and pre-filter processing have independent circuit configurations, and thus operation control of each circuit must be performed independently. That is, since the edge emphasis circuit and the prefilter circuit must be controlled independently, the control software is complicated.
[0024]
Furthermore, the configuration shown in FIG. 12 is a configuration in the case of signal processing in the vertical direction, and in the case of signal processing in the horizontal direction, the first and

second delay circuits

214 and 215 of the prefilter circuit 210, and Instead of the first and second delay circuits 224 and 225 of the edge emphasis circuit 220, each becomes a latch circuit, so that the scale of hardware has become very large.
[0025]
Further, when performing interpolation by the bilinear interpolation method, the above equation 8 for obtaining the interpolation data Z needs to be multiplied eight times. Therefore, the circuit configuration of Equation 8 requires eight multipliers 230 to 237 as shown in FIG.
[0026]
Alternatively, Equation 8 can be expressed as Equation 9, but the circuit configuration of Equation 9 requires six multipliers 240 to 245 as shown in FIG.

[0027]
That is, in the conventional bilinear interpolation circuit configuration, 6 to 8 multipliers are required. Here, when considering hardware, the multiplier in LSI (Large Scale Integration) has a large number of gates, and thus the multiplier is very large. Since 6 to 8 such multipliers are required, the scale of hardware has become very large.
[0028]
Accordingly, the present invention has been made in view of the above-described conventional situation and has the following objects.
[0029]
That is, according to the present invention, the control software can be simplified and the scale of the hardware can be reduced by sharing a correction circuit for image quality deterioration due to interpolation and thinning in the image enlargement / reduction processing. An object is to provide a video signal processing apparatus.
[0030]
It is another object of the present invention to provide a video signal processing apparatus capable of reducing the scale of hardware by simplifying the configuration of an interpolation circuit that performs interpolation by bilinear interpolation such as image enlargement / reduction. To do.
[0031]
[Means for Solving the Problems]
Expression 7 representing the edge emphasis circuit in the enlargement processing mode can be expressed by Expression 1 when developed and transformed with the filter coefficient K = -1.
Z^-1+ K (-(1-Z^-1)²/ 4)
= Z^-1+ K (-1 / 4 + Z^-1/ 2-Z^-2/ 4)
= Z^-1+ 1 / 4-Z^-1/ 2 + Z^-2/ 4
= (1 + Z^-1)²/ 4 ... Formula 1
This expression 1 is the above-described expression 6 showing the prefilter circuit in the reduction processing mode, that is,
(1 + Z^-1)²/ 4
And the same formula.
[0032]
That is, Expression 7 indicating the edge enhancement circuit becomes Expression 6 indicating the prefilter circuit by changing the value of the filter coefficient K. Therefore, in the video signal processing apparatus according to the present invention, edge enhancement and prefiltering are performed by the same circuit. Thereby, the solution of the above-mentioned subject is realized.
[0033]
In addition, in the interpolation of pixels by bilinear interpolation, the original pixel data A, B, C, and D around the interpolation data Z are used, and the interpolation data Z is obtained by using the interpolation coefficients α and β. If 8 is transformed so as to minimize the multiplication, it can be expressed by Equation 2.

Here, in the above equation 2,
Z₁= Α (B−A) + A Equation 3
Z₂= Α (D−C) + C Equation 4
When replaced, it can be expressed by Equation 5.
[0034]
Z = β (Z₂-Z₁) + Z₂                               ... Formula 5
Therefore, in the video signal processing apparatus according to the present invention, the multiplication for obtaining the interpolation data Z by the calculation of Expression 5 is three times. Thereby, the solution of the above-mentioned subject is realized.
[0037]
  That is, the video signal processing apparatus according to the present invention isA first signal processing circuit that performs filtering processing on the input video signal, and the first video signal supplied via the first signal processing circuitStorage means for storing the input video signal and enlargement / reduction processing for the input video signal stored in the storage meansSecondSignal processing circuit, Control means for controlling the operation of the first signal processing circuit, the storage means, and the second signal processing circuit;A video signal processing apparatus comprising:The first signal processing circuit is coupled with the operation mode of the second signal processing circuit in the expansion processing mode by the high-pass filter to which the input video signal is supplied and the mode information supplied from the control means. A filter coefficient generating circuit for generating a positive filter coefficient having a value corresponding to the enlargement ratio and generating a negative filter coefficient having a value corresponding to the reduction ratio in the reduction processing mode; and an input video signal extracted by the high-pass filter. A multiplier for multiplying the high-frequency signal by the filter coefficient given by the filter coefficient generation circuit, and an adder for adding the input video signal and the multiplication output by the multiplier to output a filtered video signal; The storage means temporarily stores the input video signal subjected to the filtering process from the first signal processing circuit in the memory, Based on the mode information supplied from the control means, the video signal is repeatedly read out from the memory in the enlargement processing mode, and the thinned-out readout is performed from the memory in the reduction processing mode, and the read video signal is output to the second signal processing circuit ,the aboveSecondThe signal processing circuit includes the storage means.Output fromFor video signalCanThe four points of original pixel data are A, B, C, and D, and the interpolation coefficients are α and β.₁For the original pixel data C and the original pixel data D, the calculation data Z is calculated by the calculation of the above equation 4.₂And a calculation data Z supplied from the first calculation unit.₁And calculation data Z supplied from the second calculation unit₂On the other hand, it comprises a third calculation unit that calculates and outputs the interpolation data Z by the calculation of the above-described formula 5, and is characterized in that the interpolation data Z is determined by bilinear interpolation.
[0038]
[Action]
  In the video signal processing apparatus according to the present invention,
  In the video signal processing apparatus according to the present invention,The filter coefficient generation circuit of the first signal processing circuit is linked to the operation mode of the second signal processing circuit in accordance with the mode information supplied from the control means, and has a positive value corresponding to the enlargement ratio in the enlargement processing mode. A filter coefficient is generated, and a negative filter coefficient having a value corresponding to the reduction ratio is generated in the reduction processing mode. The multiplier is a high-frequency signal in the input video signal extracted by the high-pass filter to which the input video signal is supplied. Is multiplied by the filter coefficient given by the filter coefficient generating circuit, and the adder adds the input video signal and the multiplication output by the multiplier to output a filtered video signal.
  The storage means temporarily stores the input video signal subjected to the filtering process from the first signal processing circuit in the memory, and receives the video signal from the memory in the expansion processing mode according to the mode information supplied from the control means. In the repeated reading / reduction processing mode, thinning-out reading is performed from the memory, and the read video signal is output to the second signal processing circuit.The first calculation unit of the signal processing circuit includes the storage unit.Output fromFor video signalCanWith respect to the original pixel data A and the original pixel data B, the above-described Expression 3, that is, Z, where the four points of original pixel data are A, B, C, and D, and the interpolation coefficients are α and β.₁  = Z (B-A) + A₁Is output.SecondThe second calculation unit of the signal processing circuit performs the above-described Expression 4, that is, Z for the original pixel data C and the original pixel data D.₂  = Calculation data Z by calculation of α (D−C) + C₂Is output.SecondThe third calculation unit of the signal processing circuit includes calculation data Z supplied from the first calculation unit.₁And calculation data Z supplied from the second calculation unit₂For the above equation 5, that is, Z = β (Z₂-Z₁) + Z₂Interpolation data Z is obtained and output by the following calculation.
[0041]
【Example】
An embodiment of a video signal processing apparatus according to the present invention will be described below with reference to the drawings.
[0042]
As shown in FIG. 1, a video signal processing apparatus according to the present invention includes a lens 1, a CCD (Charge coupled device) imager 2, a sample / hold (hereinafter referred to as S / H), AGC (Automatic Gain Control). ) Circuit 3, analog / digital (hereinafter referred to as A / D) converter 4, camera / video signal processing unit 5, memory system 6 for performing enlargement / reduction processing by filtering processing and bilinear interpolation A microcomputer 7 for controlling the operation of the memory system, a video signal processing unit 8, digital / analog (hereinafter referred to as D / A) converters 9, 13, a recording amplifier 10 and a video head 11. It is configured.
[0043]
First, filtering processing and enlargement / reduction processing in the video signal processing apparatus configured as described above will be described.
[0044]
The memory system 6 is given from the microcomputer 7 mode information such as an enlargement processing mode or a reduction processing mode and its magnification. Based on this mode information, the memory system 6 performs filtering processing and enlargement / reduction processing on the input video signal.
[0045]
As shown in FIG. 2, the memory system 6 stores a first signal processing circuit 61 that performs a filtering process on an input video signal, and a video signal that has been subjected to a filtering process by the first signal processing circuit 61. The storage unit 62 and a second signal processing circuit 63 that performs an enlargement / reduction process on the video signal stored in the storage unit 62 are configured.
[0046]
Here, the mode information from the microcomputer 7 is supplied to the first signal processing circuit 61, the storage means 62, and the second signal processing circuit 63, respectively. Thereby, the first signal processing circuit 61 performs a filtering process in conjunction with the operation mode of the second signal processing circuit 63.
[0047]
The first signal processing circuit 61 will be specifically described.
[0048]
The first signal processing circuit 61 is the same circuit, and performs prefilter processing in the enlargement processing mode and edge enhancement in the reduction processing mode.
[0049]
That is, as shown in FIG. 3, the first signal processing circuit 61 has a high-pass filter circuit 611 that gives a high-pass characteristic to the input video signal and an enlargement ratio in the enlargement processing mode according to the mode information from the microcomputer 7. A filter coefficient generation circuit 612 that generates a positive filter coefficient corresponding to the value and generates a negative filter coefficient K corresponding to the reduction ratio in the reduction processing mode, and an input video signal extracted by the high-pass filter circuit 611 A multiplier 613 that multiplies the middle high-frequency signal by the filter coefficient K from the filter coefficient generation circuit 612, and an adder 614 that adds the input video signal from the high-pass filter circuit 611 and the multiplication output by the multiplier 613. It consists of and.
[0050]
The high-pass filter 611 circuit includes first and second 1H delay line circuits 615 and 616 that delay the input video signal by 1H, the input video signal, the first delay circuit 615, and the second delay circuit 616. The adder 617 for adding the 2H-delayed video signal output via the adder, and the video signal from the adder 617 and the 1H-delayed video signal from the first delay circuit 615 are added. And an adder 618.
[0051]
Here, the signal level of the addition output by the adder 617 is doubled with respect to the level of the input video signal by the addition process. Therefore, when the video signal from the first delay circuit 615 is supplied to the adder 618, the level of the video signal is doubled by an amplifier or the like (not shown) and the adder 618 is added. To be supplied. Further, the signal level of the addition output by the adder 618 is further doubled, that is, four times the level of the input video signal. For this reason, although not shown, the signal level of the addition output by the adder 618 is attenuated to ¼ by an attenuator or the like, thereby outputting a signal having the same level as the input video signal level.
[0052]
By performing the addition processing as described above, the high-pass filter circuit 611 gives high-pass characteristics to the input video signal.
[0053]
The filter coefficient generation circuit 612 switches the polarity of the filter coefficient K based on the mode information from the microcomputer 7 and changes the value of the filter coefficient K according to the magnification of the processing mode. The filter coefficient K having a negative value is generated, and the filter coefficient K having a negative value is generated in the reduction processing mode.
[0054]
More specifically, as shown in FIG. 4, when the value of the filter coefficient K is K = −1 to 0, it becomes a pre-filter, and when it is 0 or more, it becomes a band-pass filter for edge enhancement. Using the filter characteristics, the filter coefficient generation circuit 612 generates a filter coefficient K corresponding to the mode information and supplies the filter coefficient K to the multiplier 613.
[0055]
The operation of the first signal processing circuit 61 configured as described above will be described.
[0056]
The input video signal input to the first signal processing circuit 61 is supplied to the first delay circuit 615 and the adder 617. The video signal delayed by 1H by the first delay circuit 615 is supplied to the second delay circuit 616, the adder 614, and the adder 618, respectively. Here, the level of the video signal supplied from the first delay circuit 615 to the adder 618 becomes a video signal having a doubled signal level by the above-described amplifier or the like. The second delay circuit 616 further delays the 1H-delayed video signal from the first delay circuit 615 by 1H and supplies it to the adder 617. The adder 617 adds the input video signal and the video signal delayed by 2H from the second delay circuit 616.
[0057]
The adder 618 adds the addition output from the adder 617 and the video signal from the first delay circuit 615 having the same level as the signal level of the addition output. The signal level of the addition output by the adder 618 is attenuated to ¼ by the above-described attenuator or the like to return to the video signal having the same level as the level of the input video signal and output to the multiplier 613.
[0058]
Here, the filter coefficient generation circuit 612 generates a filter coefficient K corresponding to the mode information from the microcomputer 7 and supplies it to the multiplier 612. The multiplier 612 multiplies the addition output from the adder 618 whose signal level has become ¼ with the filter coefficient K from the filter coefficient generation circuit 612. The adder 614 adds the 1H-delayed video signal from the first delay circuit 615 and the multiplication output by the multiplier, and outputs the addition output as a filtered video signal.
[0059]
As described above, in this embodiment, the polarity of the filter coefficient K is switched to positive in the enlargement processing mode and negative in the reduction processing mode by the filter coefficient generation circuit 612. That is, the first signal processing circuit 61 has the above-described equation 7, that is,
Z^-1+ K ((2Z^-1-(1 + Z^-2) / 4)
= Z^-1+ K (-(1-Z^-1)²/ 4)
It is represented by
[0060]
For example, in the reduction processing mode, when the above equation 7 is expanded and modified with the filter coefficient K = −1, the above equation 1, ie,
Z^-1+ K (-(1-Z^-1)²/ 4)
= Z^-1+ K (-1 / 4 + Z^-1/ 2-Z^-2/ 4)
= Z^-1+ 1 / 4-Z^-1/ 2 + Z^-2/ 4
= (1 + Z^-1)²/ 4
It becomes. This is the same expression as Expression 6 indicating the prefilter in the reduction processing mode described above.
[0061]
Accordingly, the first signal processing circuit 61 switches the polarity of the filter coefficient K in accordance with the mode information from the microcomputer 7 and changes the value of the filter coefficient K in accordance with the enlargement / reduction magnification. Edge enhancement in the enlargement processing mode and prefiltering in the reduction processing mode are performed with the same circuit. Thereby, the control software for performing the filtering process can be simplified, and the hardware scale can be reduced. In particular, when edge enhancement or prefilter processing is performed in vertical signal processing, the delay circuit can also be used, so that the hardware scale can be further reduced. In addition, smooth image quality correction can be performed according to the magnification from reduction to enlargement in one circuit block.
[0062]
Next, the storage unit 62 will be specifically described.
[0063]
The storage means 62 temporarily stores the input video signal subjected to the filtering processing from the first signal processing circuit in the memory, and from the memory in the expansion processing mode according to the mode information from the microcomputer 7. In the reduction processing mode, the signal is repeatedly read out and thinned out from the memory, and the read video signal is output to the second signal processing circuit 63.
[0064]
That is, as shown in FIG. 4, the storage means 62 includes a three-port field memory 621 for performing vertical video signal readout control and a memory write controller 622 for controlling data writing to the field memory 621. A memory read controller 623 for controlling the reading of data from the field memory 621, a static random access memory (SRAM) 624, 625 for performing a horizontal video signal reading control, and the SRAM 624, 625. The memory write controller 626 controls data writing, and the memory read controller 627 controls data reading from the SRAMs 624 and 625.
[0065]
For example, a case where an image enlargement process with an enlargement ratio of 2 is performed will be described.
[0066]
When performing the image enlargement process, the field memory 621 repeatedly reads out the video signal in the vertical direction. As shown in FIG.₀₁Therefore, line data 1 and line data 2 are written into the field memory 621 under the control of the memory write controller 622. At this time, the memory write controller 622 controls the line data 1 and the line data 2 independently of each other. Similarly, the next interpolation data Z₀₂In order to obtain line data 1 and line data 2, the following interpolation data Z₀₃In order to obtain this, the line data 2 and the line data 3 are written in the field memory 621. In this way, when line data is read from the field memory 621, the read line data OUT1 and OUT2 become

line data

1, 2, 1, 2, 2, 3, 2, 3, 3, 4, 3, 4. Thus, all the field memories 621 are written.
[0067]
Under the control of the memory read controller 623, the read line data OUT1 is read to the SRAM 624 and the read line data OUT2 is read to the SRAM 625, respectively, with respect to the line data written in the field memory 621. At this time, the memory read controller 623 controls the line data OUT1 and the line data OUT2 independently of each other. Here, as shown in FIG. 7, the writing of the line data to the field memory 621 as described above is a timing at which the relationship between the address of the field memory 621 and the writing time to the field memory 31 has a slope of 1. Write in. When the line data is read from the field memory 621, the relationship between the address of the field memory 621 at the time of writing and the writing time to the field memory 621 is 1 with respect to the slope S with respect to the center S of the memory. Reading is performed at such a timing that the inclination becomes 1/2. In this way, by reading the line data with a slope of 1/2, the vertical direction of the video signal is doubled.
[0068]
In the SRAMs 624 and 625 from which the readout line data OUT1 and OUT2 are respectively read out as described above, horizontal video signal readout control is performed. As shown in FIG. 8, for example, in the line data OUT1 (= line data 1) read from the field memory 621 to the SRAM 624, the interpolation data Z_H01In order to obtain the original pixel data L under the control of the memory write controller 626₁₁And original pixel data L₁₂Are written in the SRAM 624. Similarly, the next interpolation data Z_H02In order to obtain the original pixel data L₁₁And original pixel data L₁₂Further interpolation data Z_H03In order to obtain the original pixel data L_H12And original pixel data L_H13Is written to the SRAM 624. At this time, in the horizontal readout control of the horizontal direction video signal in the SRAM 625, the original pixel data is written in the SRAM 625 in the same manner as the horizontal readout control in the SRAM 624 described above.
[0069]
The original pixel data written in the SRAMs 624 and 625 are read out to the second signal processing circuit 63 under the control of the memory read controller 627, respectively. At this time, the memory read controller 37 reads the read original pixel data as L₁₁, L₁₂, L₁₁, L₁₂, L_H12, L_H13, L_H12, L_H13, L_H13, L_H14, L_H13, L_H14Control to be Here, the relationship between the writing of the pixel data to the SRAMs 34 and 35 and the reading of the pixel data from the SRAMs 624 and 625 as described above is the time of the writing and reading in the field memory 621 shown in FIG. This is the same except that the unit of the axis is changed from the field to one scanning line (H). Therefore, the horizontal direction of the video signal is doubled by reading the original pixel data with a slope of 1/2, as in the vertical reading of the video signal.
[0070]
Further, for example, a description will be given of a case where image reduction processing with a reduction ratio of 1/2 is performed.
[0071]
The video signal is repeatedly read out in the image enlargement process, while the video signal is thinned out in the image reduction process. As shown in FIG.₀₁₀Therefore, line data 1 and line data 2 are written into the field memory 621 under the control of the memory write controller 622. Similarly, the next interpolation data Z₀₁₁In order to obtain line data 3 and line data 4, further interpolation data Z₀₁₃In order to obtain this, the line data 5 and the line data 6 are written in the field memory 621. In this way, when line data is read from the field memory 621, the read line data OUT1 and OUT2 are written to all the field memories 621 so as to become

line data

1, 2, 3, 4, 5, and 6.
[0072]
Under the control of the memory read controller 623, the read line data OUT1 is read to the SRAM 624 and the read line data OUT2 is read to the SRAM 625, respectively, with respect to the line data written in the field memory 621. Here, as shown in FIG. 10, the line data is written to the field memory 621 as in the enlargement process, and the relationship between the address of the field memory 621 and the write time to the field memory 621 has a slope of 1. Write at such timing. At the time of reading the line data to the SRAMs 624 and 625, the relationship between the address of the field memory 621 at the time of writing and the writing time to the field memory 621 is 1 with respect to the inclination S of the memory center S. Reading is performed at such a timing that the inclination becomes 2. Thus, by reading out with the inclination 2, the vertical direction of the video signal is reduced to ½ times.
[0073]
Similarly, the video signal is thinned and read out in the horizontal direction, and the horizontal direction of the video signal is reduced to 1/2.
[0074]
As described above, the second signal processing circuit 63 interpolates the video signal read out by the storage means 62 by the reading method according to the enlargement processing mode or the reduction processing mode by bilinear interpolation. And an enlarged or reduced interpolation image is obtained.
[0075]
The second signal processing circuit 63 will be specifically described.
[0076]
The second signal processing circuit 63 is a circuit that performs interpolation on the video signal read out by the storage means 62 by the bilinear interpolation described above, and generates an enlarged or reduced video signal.
[0077]
When performing pixel interpolation by bilinear interpolation, as described above, the above equation 8 for obtaining the interpolation data Z is the above equation 2, that is,

It becomes.
[0078]
Equation 2 is modified so that the multiplication is minimized. In the above formula 2, the above formula 3, formula 4, that is,
Z₁= Α (B−A) + A
Z₂= Α (D−C) + C
And, when replaced, the above-mentioned formula 5, that is,
Z = β (Z₂-Z₁) + Z₂
It can be expressed as
[0079]
That is, as shown in FIG. 11, the second signal processing circuit 63 sets the four-point original pixel data as A, B, C, and D with respect to the input video signal from the storage means 62 and sets the interpolation coefficient. As α and β, for the original pixel data A and the original pixel data B, the operation data Z₁For the first calculation unit 631 for obtaining and outputting the original pixel data C and the original pixel data D, the calculation data Z₂The second calculation unit 632 for obtaining and outputting the calculation data Z supplied from the first calculation unit 631₁And calculation data Z supplied from the second calculation unit 632₂On the other hand, it comprises a third arithmetic unit 633 that obtains and outputs the interpolation data Z according to Equation 5.
[0080]
The first calculation unit 631 includes an input terminal 104 to which original pixel data A is input, an input terminal 105 to which original pixel data B is input, original pixel data A input through the input terminal 104, and the above An adder 101 that adds the original pixel data B input via the input terminal 105, a multiplier 102 that multiplies the addition output by the adder 101 by an interpolation coefficient α, a multiplication output by the multiplier 102, and the above It comprises an adder 103 that adds the original pixel data A input via the input terminal 104.
[0081]
The second calculation unit 632 includes an input terminal 114 to which the original pixel data C is input, an input terminal 115 to which the original pixel data D is input, the original pixel data C input through the input terminal 114, and the above An adder 111 for adding the original pixel data D input via the input terminal 115; a multiplier 112 for multiplying the addition output by the adder 111 by an interpolation coefficient α; a multiplication output by the multiplier 112; It comprises an adder 113 that adds the original pixel data C input via the input terminal 114.
[0082]
The third calculation unit 633 is a calculation data Z obtained by the first calculation unit 631.₁And calculation data Z by the second calculation unit 632₂, An adder 121 for multiplying the addition output from the adder 121 by an interpolation coefficient β, and operation data Z by the first operation unit 631₁And an adder 123 for adding the multiplication output of the multiplier 122.
[0083]
The operation of the second signal processing circuit 63 configured as described above will be described.
[0084]
The original pixel data A and the original pixel data B of the input video signal from the storage means 62 are input to the input terminals 104 and 105 of the first arithmetic unit 631, and the original pixel data C and the original pixel data of the input video signal. D is supplied to the input terminals 114 and 115 of the second arithmetic unit 632, respectively.
[0085]
The adder 101 of the arithmetic unit 631 adds the original pixel data A input via the input terminal 104 and the original pixel data B input via the input terminal 105. The multiplier 102 multiplies the addition output from the adder 101 by an interpolation coefficient α. The adder 103 adds the multiplication output from the multiplier 102 and the original pixel data A input via the input terminal 104, and outputs the addition output to the operation data Z₁To the third arithmetic unit 633.
[0086]
On the other hand, the adder 111 of the second arithmetic unit 632 adds the original pixel data C input via the input terminal 114 and the original pixel data D input via the input terminal 115. The multiplier 112 multiplies the addition output from the adder 111 by an interpolation coefficient α. The adder 113 adds the multiplication output from the multiplier 112 and the original pixel data C input via the input terminal 114, and outputs the addition output to the operation data Z₂To the third arithmetic unit 633.
[0087]
The adder 121 of the third calculation unit 633 is the calculation data Z from the first calculation unit 631.₁And the calculation data Z from the second calculation unit 632₂And add. The multiplier 122 multiplies the addition output from the adder 121 by an interpolation coefficient β. The adder 123 outputs the multiplication output from the multiplier 122 and the calculation data Z from the first calculation unit 631.₁And the addition output is output as interpolation data Z.
[0088]
As described above, the second signal processing circuit that performs interpolation by bilinear interpolation is composed of three multipliers and six adders. That is, the number of multipliers can be reduced by 3 to 5 compared to the conventional case.
[0089]
More specifically, here, the original pixel data is 8 bits, the interpolation coefficient is 8 bits, and about 700 gates per multiplier. For example, in Equation 9 described above, six multipliers are required. Since three of these can be reduced, that is, 700 × 3 = 2100 gates can be reduced. Therefore, the hardware scale can be reduced.
[0090]
The first signal processing circuit 61 that performs the filtering process configured as described above, the storage unit 62 that stores the video signal filtered by the first signal processing circuit 61, and the storage unit 62 The operation of the video signal processing apparatus including the signal processing circuit 63 according to the second aspect of the present invention that performs the enlargement / reduction processing on the stored video signal will be described with reference to FIG.
[0091]
The video signal stored in the CCD imager 2 through the lens 1 is supplied to the S / H and AGC circuit 3. The S / H • AGC circuit 3 adjusts the level of the video signal from the CCD imager 2 and supplies the video signal to the A / D converter 4. The A / D converter 4 digitizes the video signal from the S / H • AGC circuit 3 and supplies the video signal to the camera / video signal processing unit 5. The camera / video signal processing unit 5 performs camera signal processing such as gamma and white balance on the video signal from the A / D converter 4 and supplies the video signal to the memory system 6. The memory system 6 supplies the video signal from the camera / video signal processing unit 8 to the video signal processing unit 8 after filtering processing, enlargement by bilinear interpolation, or reduction processing. At this time, enlargement or reduction processing in the memory system 6 is performed based on mode information from the microcomputer 7.
[0092]
Here, in the case of the monitor output mode, the video signal processing unit 8 shapes the video signal that has been subjected to the enlargement / reduction processing by the linear interpolation by the memory system 6 as a composite video signal, and converts the video signal into the composite video signal. This is supplied to the D / A converter 13. The D / A converter 13 converts the video signal from the video signal processing unit 57 into an analog signal and outputs it to a monitor.
[0093]
In the recording mode, the video signal processing unit 8 performs video signal processing such as emphasis, FM modulation, and low-frequency conversion on the video signal that has been subjected to enlargement / reduction processing by bilinear interpolation by the memory system 6. And the video signal is supplied to the D / A converter 9. The D / A converter 9 converts the video signal from the video signal processing unit 57 into an analog signal and supplies it to the recording amplifier 10. The video signal from the D / A converter 9 is supplied to the video head 11 via the recording amplifier 10 and recorded on the tape 12 by electromagnetic conversion.
[0094]
【The invention's effect】
In the video signal processing apparatus according to the present invention,The filter coefficient generation circuit of the first signal processing circuit is linked to the operation mode of the second signal processing circuit in accordance with the mode information supplied from the control means, and has a positive value corresponding to the enlargement ratio in the enlargement processing mode. A filter coefficient is generated, and a negative filter coefficient having a value corresponding to the reduction ratio is generated in the reduction processing mode. The multiplier is a high-frequency signal in the input video signal extracted by the high-pass filter to which the input video signal is supplied. Is multiplied by the filter coefficient given by the filter coefficient generating circuit, and the adder adds the input video signal and the multiplication output by the multiplier to output a filtered video signal. The storage means temporarily stores the input video signal subjected to the filtering process from the first signal processing circuit in the memory, and receives the video signal from the memory in the expansion processing mode according to the mode information supplied from the control means. In the repeated reading / reduction processing mode, thinning-out reading is performed from the memory, and the read video signal is output to the second signal processing circuit.The first calculation unit of the signal processing circuit includes the storage unit.Output fromFor video signalCanWith respect to the original pixel data A and the original pixel data B, the above-described Expression 3, that is, Z, where the four points of original pixel data are A, B, C, and D, and the interpolation coefficients are α and β.₁ = Z (B-A) + A₁Is output.SecondThe second calculation unit of the signal processing circuit performs the above-described Expression 4, that is, Z for the original pixel data C and the original pixel data D.₂ = Calculation data Z by calculation of α (D−C) + C₂Is output.SecondThe third calculation unit of the signal processing circuit includes calculation data Z supplied from the first calculation unit.₁And calculation data Z supplied from the second calculation unit₂For the above equation 5, that is, Z = β (Z₂-Z₁) + Z₂Interpolation data Z is obtained and output by the following calculation.This makes it possible to share a correction circuit for image quality deterioration due to interpolation and thinning, simplify the control software, and reduce the scale of hardware. Also,Simplified configuration of interpolation circuit that performs interpolation by bilinear interpolation such as image enlargement / reductiondo it,The size of the hardwarefurtherCan be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a video signal processing apparatus according to the present invention.
FIG. 2 is a diagram showing a configuration of a memory system of a video signal processing apparatus according to the present invention.
FIG. 3 is a diagram showing a configuration of a first signal processing circuit of the video signal processing apparatus according to the present invention.
FIG. 4 is a diagram illustrating filter characteristics.
FIG. 5 is a diagram showing a configuration of storage means of the video signal processing apparatus according to the present invention.
FIG. 6 is a diagram for explaining repetitive reading in the vertical direction during double enlargement processing;
FIG. 7 is a diagram illustrating the timing of writing to the memory and reading from the memory during repetitive reading processing in the vertical direction.
FIG. 8 is a diagram for explaining repeated horizontal reading at the time of double enlargement processing;
FIG. 9 is a diagram for explaining thinning readout at the time of 1/2 reduction processing.
FIG. 10 is a diagram illustrating the timing of writing to the memory and reading from the memory during thinning-out readout processing in the vertical direction.
FIG. 11 is a diagram showing a configuration of a second signal processing circuit of the video signal processing apparatus according to the present invention.
FIG. 12 is a diagram showing a circuit configuration for performing a conventional filtering process.
FIG. 13 is a diagram for explaining bilinear interpolation.
FIG. 14 is a diagram showing a circuit configuration of bilinear interpolation including eight conventional adders.
FIG. 15 is a diagram showing a circuit configuration of bilinear interpolation including six conventional adders.
[Explanation of symbols]
1 lens
2 CCD imager
3 S / H • AGC circuit
4 A / D converter
5 Camera / Video signal processor
6 Memory system
7 Microcomputer
8 Video signal processor
9,13 D / A converter
10 Recording amplifier
11 Magnetic head
12 tapes
61 First signal processing circuit
62 Memory means
63 Second signal processing circuit

Claims

A first signal processing circuit for performing a filtering process on the input video signal; a storage means for storing the input video signal supplied via the first signal processing circuit; and an input video signal stored in the storage means. a second signal processing circuit for performing enlargement / reduction processing, a video signal processing apparatus comprising a control means for controlling the operation of said first signal processing circuit and the storage means and the second signal processing circuit ,
The first signal processing circuit is coupled with the operation mode of the second signal processing circuit according to the high-pass filter to which the input video signal is supplied and the mode information supplied from the control unit, and is in the expansion processing mode. A filter coefficient generation circuit for generating a positive filter coefficient having a value corresponding to the enlargement ratio and generating a negative filter coefficient having a value corresponding to the reduction ratio in the reduction processing mode; and an input video signal extracted by the high-pass filter. A multiplier that multiplies the high-frequency signal by the filter coefficient given by the filter coefficient generation circuit, and an adder that adds the input video signal and the multiplication output by the multiplier to output a filtered video signal; Consisting of
The storage means temporarily stores the input video signal subjected to the filtering processing from the first signal processing circuit in the memory, and from the memory signal in the expansion processing mode according to the mode information supplied from the control means. Is read out repeatedly, and in the reduction processing mode, thinning out reading is performed from the memory, and the read video signal is output to the second signal processing circuit.
The second signal processing circuit includes:
The original pixel data of the four points definitive output video signal from the storage means A, B, C, is D, the interpolation coefficients alpha, beta, with respect to the original pixel data A and the original pixel data B,
Z ₁ = α (B−A) + A
A first calculation unit that calculates and outputs the calculation data Z ₁ by the calculation:
For the original pixel data C and the original pixel data D,
Z ₂ = α (D−C) + C
A second calculation unit that obtains and outputs the calculation data Z ₂ by the calculation:
For the calculation data Z ₁ supplied from the first calculation unit and the calculation data Z ₂ supplied from the second calculation unit,
Z = β (Z ₂ −Z ₁ ) + Z ₂
A third calculation unit that obtains and outputs the interpolation data Z by the following calculation:
A video signal processing apparatus characterized in that the interpolation data Z is obtained by bilinear interpolation.