JP3681960B2

JP3681960B2 - Switching power supply

Info

Publication number: JP3681960B2
Application number: JP2000198537A
Authority: JP
Inventors: 正樹大島
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2000-06-30
Filing date: 2000-06-30
Publication date: 2005-08-10
Anticipated expiration: 2020-06-30
Also published as: JP2002017087A

Description

【０００１】
【発明の属する技術分野】
本発明はスイッチング電源に関し、特に力率改善を図った高効率のブースト形コンバータに関するものである。
【０００２】
【従来の技術】
図８は従来のスイッチング電源のブロック図で、図においてViは交流入力電源、LPFはロウパスフィルタ、Lはインダクタンス手段（チョークコイル）、D1、D2は出力プラス側共通のダイオード、Q1、Q2は出力マイナス側共通のスイッチ（MOSFET）で、ダイオードD1とMOSFET Q1、ダイオードD2とMOSFET Q2、は夫々直列接続され、前記混合ブリッジ回路SWを形成する。Coは出力コンデンサ、Roは負荷である。
【０００３】
次にCONTはスイッチ手段SWのMOSFET Q1、Q2の制御回路で、1は交流入力電圧検出トランス、2は前記トランス1の2次巻線n2側の電圧波形を比較し、交流入力の正の半サイクル期間及び負の半サイクル期間を検出する比較器、3、4は前記比較器2の出力信号を一方の入力とする論理回路（OR回路）。尚論理回路4は比較器2の出力信号をインバータ5を通して入力されている。
【０００４】
次に6はパルス幅制御回路（PWM）で電流トランスCTを通して検出される交流入力電流i、交流入力電圧v、及び出力電圧voを制御要素としてパルス幅信号を前記論理回路3、4の夫々他方の入力として送出する。7、8はMOSFET Q1、Q2をスイッチング制御するゲート駆動回路である。
【０００５】
図９は図８の各部動作波形図で、図９(a)は交流入力電圧(Vi)、電流(Ii)波形図、図９(b)は比較器の出力電圧波形図、図９(c)はＰＷＭ信号、図９（ｄ）
はMOSFET Q1のゲート信号、図９(ｅ)はMOSFET Q2のゲート信号である。以下図８の回路の動作に付いて図９を参照して説明する。この回路の基本動作は交流入力の例えば正の半サイクル期間においてスイッチQ1は図９(d)のパルス幅信号が印加されオン・オフを繰り返す。この間スイッチQ2は図９(e)の様なハイレベルのゲート信号が維持され、オン動作を継続する。一方負の半サイクル期間は逆にスイッチQ2にパルス幅信号が与えられ、この間スイッチQ1はハイレベルのゲート信号が印加される。
【０００６】
スイッチQ1がオンの時は交流入力Vi−ローパスフィルタLPF−インダクタL−スイッチQ1―スイッチQ2―電流トランスCT―ローパスフィルタLPF―交流入力Viの経路で電流が流れ、該インダクタLに電力エネルギーを蓄積する。そしてスイッチQ1がオフになると、インダクタLに蓄積されたエネルギーは、インダクタL―ダイオードD1―コンデンサCo―スイッチQ2の経路で放出され、コンデンサCoにエネルギーを蓄積し直流電圧に変換される。
【０００７】
一方次の半サイクル期間では、スイッチQ2がオン・オフを繰り返し、該スイッチQ2がオンの時は、交流入力Vi−ローパスフィルタLPF−電流トランスCT−スイッチQ2―スイッチQ1―インダクタL―ローパスフィルタLPF―交流入力Viの経路で電流が流れ、該インダクタLに電力エネルギーを蓄積する。そしてスイッチQ2がオフになると、該インダクタL―LPF―交流入力Vi― LPF― CT―ダイオードD２―Co―Q1―インダクタLの経路で該インダクタLの電力エネルギーをコンデンサCoに放出し上記同様な動作を行う。
【０００８】
即ちこの回路ではスイッチQ1、Q2の動作は一方がスイッチング動作をしている時、他方はダイオード動作を行い、これを商用周波数の半サイクルづつ繰り返している。これはスイッチQ1、Q2の内臓ダイオードD3、D4により動作させるよりスイッチQ1、Q2の損失を少なくする為である。
【０００９】
しかしこのスイッチング動作とダイオード動作の切り換えの時期の信号（比較器2の出力）を交流入力電源から形成すると図９(a)に示す様に交流入力電圧がゼロ電圧近傍で、入力電流波形「Ii」にピーク電流「Iip」が発生すると言う問題があった。これは、入力電圧検出トランスの接続端子を力率改善回路の入力端にある「LPF」（ロウパスフィルタ）の前に接続する事に因る。即ち、この「LPF」により発生する「Vi」に対する「Ii」の位相遅れ期間だけ、切り換え時期の誤りとなる。この期間、主インダクタ「L」は入力電圧に短絡される事になり、ピーク電流が流れる。この「Iip」は入力電圧が高いほど大きくなり、入力電流ノイズを増大させたり、効率を低下させたり、主スイッチを破損させる場合も有った。
【００１０】
【発明が解決しようとする課題】
本発明は、入力電流「Ii」に発生するピーク電流「Iip」をなくし、入力電流ノイズを低下させ、効率を向上させ、安定な動作を行う力率改善回路を提供する事である。
【００１１】
【課題を解決するための手段】
上記課題を解決する為の請求項１の発明は、交流入力電源と、該交流入力を平滑するロウパスフィルタと、該交流入力の電力エネルギーを蓄積し、該蓄積した電力エネルギーを出力電流として出力するインダクタンス手段と、該インダクタンス手段による電力エネルギーの蓄積と出力とを切換える混合ブリッジ型スイッチ手段と、該スイッチ手段の複数のスイッチを制御する制御回路を備えたスイッチング電源において、該制御回路は、該交流入力の半サイクル期間の検出信号と、少なくとも該交流入力電圧及び交流入力電流を制御要素とするPWM信号との論理信号により該夫々スイッチを制御する駆動回路を有し、該駆動回路は、該交流入力電圧がゼロ電圧近傍で夫々スイッチが同時にオン、オフスイッチングする期間を設けた事を特徴とする。
【００１２】
【実施の形態】
図１は本発明の実施例の力率改善回路であって、従来の力率改善回路と異なる点は、スイッチング動作とダイオード動作の切り変え用の比較器ｖの出力部とゲート回路の2入力ORの間に、新たに遅れ時間発生回路td-1、td-2が挿入された点である。図３は、遅れ時間発生回路td-1、td-2」の回路例を示す。図３の回路をtd-1とtd-2とにそれぞれ挿入する。これにより単安定マルチバイブレータにより設定された期間td₀だけ入力電圧Viのゼロクロス時期よりV_G＝ハイレベル一定になる時期が遅れる。図１の回路の動作波形を図２に示す。図２のQ1、Q2のゲート電圧波形から分かる様に、Viが0Vに成ってから設定期間td₀だけスイッチQ1、Q2が共にスイッチングする期間がある。入力電流Iiの入力電圧Viに対する遅れ期間をtdとすると、一般に、td₀≧ td ．．．(1)
と設定されているのでピーク電流Iipは発生しない。入力電流Iiの入力電圧Viに対する遅れ期間tdは例えば、0.3ms程度なので、例えばtd₀＝0.3ms〜0.4msと設定する。
【００１３】
図４、図５は遅れ信号発生回路の他の実施例である。図４、図５共に比較器iで入力電流位相を検出している。図４はこれに入力電圧信号を加えた例であり、図５は入力電圧信号発生用の比較器ｖを不要とした例である。
【００１４】
尚、今まで入力電流Iiの入力電圧Viに対する遅れ期間tdだけQ1,Q2を共にスイッチングさせると、説明して来たが、Q1,Q2を共にOFF状態にしてもこの力率改善回路の動作に支障はなく、入力電流Iiに発生するピーク電流Iipをなくす効果は維持される。よって、遅れ期間tdだけQ1,Q2を共にOFF状態に保つ方法も本発明に含まれる。その実施例の回路図を図６に示す。図１と回路部品は同じで、遅延回路の接続配線のみ異なる。図６の各部動作波形図を図7に示す。
【００１５】
【発明の効果】
本発明の力率改善回路を用いれば、入力電流ノイズが低く、高効率で、安定な動作を行う力率改善回路を安価に提供する事となり、その効果は大きい。
【図面の簡単な説明】
【図１】：本発明の第１の実施例回路図（ブロック図）
【図２】：本発明の各部動作波形図。
【図３】：本発明に適用する遅れ信号発生回路（ブロック図）。
【図４】：本発明に適用する遅れ信号発生回路（ブロック図）。
【図５】：本発明に適用する遅れ信号発生回路（ブロック図）。
【図６】：本発明の第２の実施例回路図（ブロック図）。
【図７】：本発明の各部動作波形図。
【図８】：従来例。
【図９】：従来例の各部動作波形図。
【符号の説明】
Vi ：交流入力電源
LPF ：ローパスフィルタ
L ：インダクタンス（チョークコイル）
SW ：混合ブリッジ回路
Q1、Q2 ：スイッチ（MOSFET）
Co ：出力コンデンサ
１：入力電圧検出トランス
２：比較器v （電圧位相用）
３，４：論理回路
td-1、td-2 ：遅延回路
５：インバータ
６：パルス幅制御回路（PWM）
７、８：駆動回路
CONT ：制御回路
９、12、13：論理回路（２入力AND）
10、14、15：単安定マルチバイブレータ（ Q 出力）
11 ：比較器i （電流位相用）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a switching power supply, and more particularly to a high-efficiency boost type converter with improved power factor.
[0002]
[Prior art]
8 is a block diagram of a conventional switching power supply. In the figure, Vi is an AC input power supply, LPF is a low-pass filter, L is an inductance means (choke coil), D1 and D2 are diodes common to the output plus side, Q1 and Q2 are Diode D1 and MOSFET Q1, and diode D2 and MOSFET Q2 are connected in series with a switch (MOSFET) common to the output minus side to form the mixed bridge circuit SW. Co is an output capacitor, and Ro is a load.
[0003]
Next, CONT is a control circuit for the MOSFETs Q1 and Q2 of the switch means SW, 1 is an AC input voltage detection transformer, 2 is a voltage waveform on the secondary winding n2 side of the transformer 1, and a positive half of the AC input is compared. Comparators 3 and 4 for detecting a cycle period and a negative half-cycle period are logic circuits (OR circuits) having the output signal of the comparator 2 as one input. The logic circuit 4 receives the output signal of the comparator 2 through the inverter 5.
[0004]
Next, reference numeral 6 denotes a pulse width control circuit (PWM), which uses the AC input current i, AC input voltage v, and output voltage vo detected through the current transformer CT as control elements, and outputs the pulse width signal to the other of the logic circuits 3 and 4, respectively. As input. 7 and 8 are gate drive circuits for switching control of the MOSFETs Q1 and Q2.
[0005]
9 is an operation waveform diagram of each part of FIG. 8, FIG. 9A is an AC input voltage (Vi), current (Ii) waveform diagram, FIG. 9B is an output voltage waveform diagram of the comparator, and FIG. ) Is a PWM signal, FIG. 9 (d)
Is the gate signal of MOSFET Q1, and FIG. 9E is the gate signal of MOSFET Q2. The operation of the circuit of FIG. 8 will be described below with reference to FIG. In the basic operation of this circuit, the switch Q1 is repeatedly turned on and off by applying the pulse width signal of FIG. During this time, the switch Q2 maintains the high level gate signal as shown in FIG. On the other hand, in the negative half cycle period, on the contrary, a pulse width signal is given to the switch Q2, and during this time, a high level gate signal is applied to the switch Q1.
[0006]
When switch Q1 is on, current flows through the path of AC input Vi-low pass filter LPF-inductor L-switch Q1-switch Q2-current transformer CT-low pass filter LPF-AC input Vi, and stores power energy in inductor L To do. When the switch Q1 is turned off, the energy stored in the inductor L is released through the path of inductor L-diode D1-capacitor Co-switch Q2, and the energy is stored in the capacitor Co and converted into a DC voltage.
[0007]
On the other hand, in the next half cycle period, the switch Q2 is repeatedly turned on and off. When the switch Q2 is on, the AC input Vi-low pass filter LPF-current transformer CT-switch Q2-switch Q1-inductor L-low pass filter LPF -A current flows through the path of the AC input Vi, and electric energy is stored in the inductor L. When the switch Q2 is turned off, the power of the inductor L is discharged to the capacitor Co through the path of the inductor L-LPF-AC input Vi-LPF-CT-diode D2-Co-Q1-inductor L, and the same operation as above. I do.
[0008]
That is, in this circuit, when one of the switches Q1 and Q2 performs a switching operation, the other performs a diode operation, which is repeated every half cycle of the commercial frequency. This is to reduce the loss of the switches Q1 and Q2 as compared with the operation by the built-in diodes D3 and D4 of the switches Q1 and Q2.
[0009]
However, when the signal of the timing of switching between the switching operation and the diode operation (output of the comparator 2) is formed from the AC input power supply, as shown in FIG. 9A, the input current waveform “Ii” Has a problem that a peak current “Iip” occurs. This is because the connection terminal of the input voltage detection transformer is connected before the “LPF” (low pass filter) at the input terminal of the power factor correction circuit. That is, the switching timing is erroneous only by the phase delay period of “Ii” with respect to “Vi” generated by this “LPF”. During this period, the main inductor “L” is short-circuited to the input voltage, and a peak current flows. This “Iip” becomes larger as the input voltage is higher, which may increase the input current noise, decrease the efficiency, or damage the main switch.
[0010]
[Problems to be solved by the invention]
The present invention provides a power factor correction circuit that eliminates the peak current “Iip” generated in the input current “Ii”, reduces input current noise, improves efficiency, and performs stable operation.
[0011]
[Means for Solving the Problems]
The invention of claim 1 for solving the above-mentioned problem is that an AC input power source, a low-pass filter that smoothes the AC input, the power energy of the AC input are stored, and the stored power energy is output as an output current. In a switching power supply comprising: an inductance unit that performs switching, a mixed bridge type switch unit that switches between storage and output of power energy by the inductance unit; and a control circuit that controls a plurality of switches of the switch unit, the control circuit includes: A drive circuit for controlling the respective switches by a logic signal of a detection signal of a half cycle period of the AC input and a PWM signal having at least the AC input voltage and the AC input current as control elements; It is characterized by a period in which the switches are simultaneously turned on and off when the AC input voltage is near zero voltage. .
[0012]
Embodiment
FIG. 1 shows a power factor correction circuit according to an embodiment of the present invention, which is different from the conventional power factor correction circuit in that the output of the comparator v for switching between the switching operation and the diode operation and the two inputs of the gate circuit. The delay time generating circuits td-1 and td-2 are newly inserted between OR. FIG. 3 shows a circuit example of the delay time generation circuits td-1, td-2. The circuit of FIG. 3 is inserted into td-1 and td-2, respectively. This delays the time when V _G = high level is constant from the zero crossing time of the input voltage Vi by the period td ₀ set by the monostable multivibrator. FIG. 2 shows operation waveforms of the circuit of FIG. As can be seen from the gate voltage waveforms of Q1 and Q2 in FIG. 2, there is a period in which both the switches Q1 and Q2 are switched for the set period td ₀ after Vi becomes 0V. If the delay period of the input current Ii with respect to the input voltage Vi is td, in general, td ₀ ≧ td. . . (1)
Therefore, the peak current Iip does not occur. Since the delay period td of the input current Ii with respect to the input voltage Vi is, for example, about 0.3 ms, for example, td ₀ = 0.3 ms to 0.4 ms is set.
[0013]
4 and 5 show other embodiments of the delay signal generating circuit. 4 and 5, the input current phase is detected by the comparator i. FIG. 4 is an example in which an input voltage signal is added to this, and FIG. 5 is an example in which the comparator v for generating an input voltage signal is not required.
[0014]
Up to now, it has been explained that both Q1 and Q2 are switched for the delay period td with respect to the input voltage Vi of the input current Ii. There is no problem, and the effect of eliminating the peak current Iip generated in the input current Ii is maintained. Therefore, a method of keeping both Q1 and Q2 OFF for the delay period td is also included in the present invention. A circuit diagram of this embodiment is shown in FIG. The circuit components are the same as those in FIG. 1, and only the connection wiring of the delay circuit is different. FIG. 7 shows an operation waveform diagram of each part of FIG.
[0015]
【The invention's effect】
If the power factor correction circuit of the present invention is used, a power factor improvement circuit that has low input current noise, high efficiency, and stable operation can be provided at low cost, and the effect is great.
[Brief description of the drawings]
FIG. 1 is a circuit diagram (block diagram) of a first embodiment of the present invention.
FIG. 2 is an operation waveform diagram of each part of the present invention.
FIG. 3 is a delay signal generation circuit (block diagram) applied to the present invention.
FIG. 4 is a delay signal generation circuit (block diagram) applied to the present invention.
FIG. 5 is a delay signal generation circuit (block diagram) applied to the present invention.
FIG. 6 is a circuit diagram (block diagram) of a second embodiment of the present invention.
FIG. 7 is an operation waveform diagram of each part of the present invention.
FIG. 8: Conventional example.
FIG. 9 is an operation waveform diagram of each part of a conventional example.
[Explanation of symbols]
Vi: AC input power supply
LPF: Low-pass filter
L: Inductance (choke coil)
SW: Mixed bridge circuit
Q1, Q2: Switch (MOSFET)
Co: Output capacitor 1: Input voltage detection transformer 2: Comparator v (for voltage phase)
3,4: Logic circuit
td-1, td-2: Delay circuit 5: Inverter 6: Pulse width control circuit (PWM)
7, 8: Drive circuit
CONT: Control circuit 9, 12, 13: Logic circuit (2-input AND)
10, 14, 15: Monostable multivibrator (Q output)
11: Comparator i (for current phase)

Claims

An AC input power source, a low-pass filter that smoothes the AC input, an inductance means for storing the power energy of the AC input, and outputting the stored power energy as an output current, and storage of power energy by the inductance means In a switching power supply comprising a mixed bridge type switch means for switching an output and a control circuit for controlling a plurality of switches of the switch means, the control circuit includes a detection signal of the half cycle period of the AC input, and at least the AC Each of the drive circuits has a drive circuit that controls the switch by a logic signal with a PWM signal having an input voltage and an AC input current as control elements, and the drive circuit is turned on at the same time when the AC input voltage is near zero voltage A switching power supply characterized by a period for off-switching.

2. The switching power supply according to claim 1, wherein the switching means is a mixed bridge circuit of two MOSFETs common to the negative side and two diodes common to the positive side.

3. The switching power supply according to claim 1, wherein the drive circuit applies a PWM signal to one MOSFET and an ON signal to the other MOSFET in each half cycle period of the AC input. .

4. The switching power supply according to claim 1, wherein the positive and negative half-cycle detection signals are transmitted with a delay of a required time.

5. A switching power supply according to claim 1, wherein an output voltage is added to the PWM signal as an element.

An AC input power source, a low-pass filter for smoothing the AC input,
Inductance means for accumulating power energy of the AC input and outputting the accumulated power energy as an output current, mixed bridge type switch means for switching between accumulation and output of power energy by the inductance means, and a plurality of the switch means In the switching power supply including the control circuit for controlling the switches, the control circuit includes a detection signal for the half cycle period of the AC input, and a control element including at least the AC input voltage and the AC input current as control elements.
A drive circuit for controlling each switch by a logic signal with a WM signal;
A switching power supply characterized in that the drive circuit has a period in which the switches are simultaneously turned off when the AC input voltage is near zero voltage.