JP3674838B2 - System device and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、例えば１チップマイクロコンピュータチップおよびフラッシュメモリチップなどの複数チップをパッケージ内に実装したシステムデバイスおよびその製造方法に関する。
【０００２】
【従来の技術】
従来、この種のシステムデバイスは、既存のマイクロコンピュータと、ロジック部とを組合せた半導体回路装置で構成されている。この複合デバイスを設計する場合、例えば特開平３−２３６５８号公報に示すように、マイクロコンピュータの設計データとロジック部の設計データとを併せて、１つのチップ内にマイクロコンピュータとロジック部とを一体化することが提案されている。この場合は、ロジック部やマイクロコンピュータ部に変更があった場合には、その都度、初めから全設計をやり直す必要があり、設計効率が悪った。
【０００３】
これに対して、例えば上記２つの機能部（マイクロコンピュータとロジック部）を別々のチップとして用意しておき、スタックドパッケージ方式を使って１つのシステムデバイスを形成する方法が考えられる。
【０００４】
ここで、２チップ構成のシステムデバイスをスタックドパッケージ技術を用いて形成する場合について、以下に図３および図４を参照して詳細に説明する。
【０００５】
図３は従来のシステムデバイスの概略的なレイアウト構成例を示す平面図である。図３において、システムデバイス２００は、１チップマイクロコンピュータチップ２１０と、その内側で積層されたフラッシュメモリチップ２２０とを有している。１チップマイクロコンピュータチップ２１０は両端縁に複数個の入出力端子２１１を有し、フラッシュメモリーチップ２２０も外周端縁に複数個の入出力端子２２１を有している。双方の入出力端子２１１，２２１において、共有となる端子はスタックドパッケージのデザインルールに従って配置され、アセンブリ時にインナーリード２３０にワイヤにて接続されるようになっている。
【０００６】
これらの１チップマイクロコンピュータチップ２１０とフラッシュメモリチップ２２０は、スタックドパッケージ化されている。この場合、２つのチップのうちフラッシュメモリチップ２２０の端子配置に対して、１チップマイクロコンピュータチップ２１０の端子配置をスタックドパッケージの技術を最大限に活用するために、スタックドパッケージ化に伴うデザインルールに従い端子配置しておき、アセンブリの際に、アドレスバス信号、データバス信号、制御信号用の双方チップの入出力端子２１１，２２１のパッド部同士をリードフレームのインナーリード２３０に接続するようになっている。
【０００７】
図４の（ａ）は従来の入出力端子の回路図、（ｂ）はそのレイアウト構成図である。図４の（ａ）において、入出力端子２１１（または２２１）は入出力回路部２１１ａ（または２２１ａ）とパッド部２１１ｂ（または２２１ｂ）とで構成されており、入力回路、出力回路、入出力回路、特有な専用回路と言った入出力回路部２１１ａ（または２２１ａ）にパッド部２１１ｂ（または２２１ｂ）が付加された図４の（ｂ）のようなレイアウト構成になっている。
【０００８】
これらの入出力回路部２１１ａ（または２２１ａ）とパッド部２１１ｂ（または２２１ｂ）は、チップ内部の設計データとは別にレイアウトデータを得ることにより、レイアウト設計を行っていた。各チップのレイアウトデータは、機能ブロック（仕様回路部）と入出力端子２１１または２２１を一つのレイアウト設計データとして扱っている。即ち、このようなレイアウト構成を有したレイアウト設計データを、スタックドパッケージのデザインルールに従い、仕様を満たす端子数に相当する端子の該当数だけ配置し、最初の工程から機能ブロックも含めて再レイアウトを行う必要が生じる。つまり、フラッシュメモリチップ２２０の端子配置に対して１チップマイクロコンピュータチップ２１０側の端子配置を最適な配置にする場合、従来の端子レイアウト構成のままのチップの設計データを使おうとすると、最初のレイアウト工程からの全レイアウト設計が必要になってしまう。
【０００９】
【発明が解決しようとする課題】
しかし、上記従来の設計開発手法では、以下に示すような問題を有していた。例えばフラッシュメモリチップ２２０における入出力端子２２１の端子配置に対する、１チップマイクロコンピュータチップ２１０側における入出力端子２１１の端子配置を、従来の端子レイアウト構成で設計開発を行った際に、スタックドパッケージに搭載するフラッシュメモリチップ２２０の端子配置のみしか対応できず、新たに１チップマイクロコンピュータチップ２１０とフラッシュメモリチップ２２０以外の機種展開の変更などが発生した場合、再度、対象となるチップの端子配置に対して１チップマイクロコンピュータチップ２１０側の端子配置を最初の工程からの全レイアウト設計をやり直さなければならず、機種設計開発に多大な時間と労力が費やされていた。
【００１０】
本発明は、上記従来の問題を解決するもので、新たにチップの機種展開の変更などが発生した場合にも、機種設計開発にかかる時間と労力を削減することができるシステムデバイスおよびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明のシステムデバイスは、複数チップをパッケージ内に実装したシステムデバイスにおいて、該パッケージ内に搭載する少なくとも１チップの各入出力端子の入出力回路部と入出力接続部とをそれぞれ分離することにより、分離した各入出力接続部を他の各入出力接続部に対して最短に配置可能とするべく、該入出力回路部をチップ本来の仕様を有する内部回路内に含めて設け、該複数チップのうち他の少なくとも１チップは既存の設計データまたは専用設計データから作られた半導体集積回路とし、該パッケージ内に搭載する少なくとも１チップは、該分離した各入出力接続部を、該既存の１チップの、対応した該他の各入出力接続部との距離が最短となるように配置した半導体集積回路であり、そのことにより上記目的が達成される。
【００１２】
上記構成により、１チップの各入出力端子の入出力回路部と入出力接続部とを分離して入力回路部をチップ本来の仕様回路側に設けるようにしたので、フレキシブルなパッド配置が可能となって、新たにチップの機種展開の変更などが発生した場合にも、再度、対象となるチップの端子配置に対して最初の工程からの全レイアウトの設計をやり直す必要がなくなり、機種設計開発にかかる時間と労力を削減することが可能となる。また、フレキシブルなパッド配置が可能なチップと他の既存チップとを例えばスタックド化する際に、前者のチップは、後者のチップの該当端子に対して最短位置にパッド配置することが可能となる。よって、フレキシブルな入出力接続部とこれに対応する既存チップの入出力接続部とを接続するだけでよいので、新たにチップの機種展開の変更などが発生した場合にも、従来のように最初の工程からのレイアウト変更を行う必要がなくなる。
【００１３】
また、好ましくは、本発明のシステムデバイスの製造方法は、複数チップをパッケージ内に実装するシステムデバイスの製造方法において、該複数チップのうち少なくとも１チップとして既存チップを用意し、残りのチップのうち少なくとも１チップは、その各入出力端子の入出力回路部と該入出力接続部とをそれぞれ分離して、該入出力回路部を該残りのチップのうち少なくとも１チップ本来の仕様を有する内部回路側に設けることにより、その分離した入出力接続部を、該既存チップの対応した入出力接続部との距離が最短となるように形成するものであり、そのことにより上記目的が達成される。
【００１４】
上記構成により、フレキシブルなパッド配置が可能なチップと他の既存チップとを例えばスタックド化する際に、前者のチップは、後者のチップの該当端子に対して最短位置にパッド配置することが可能となる。よって、フレキシブルな入出力接続部とこれに対応する既存チップの入出力接続部とを接続するだけでよいので、新たにチップの機種展開の変更などが発生した場合にも、従来のように最初の工程からのレイアウト変更を行う必要がなくなる。
【００１５】
さらに、好ましくは、請求項２に記載のシステムデバイスの製造方法において、残りのチップのうち少なくとも１チップはウエハ状態で、入出力回路部と入出力接続部間の配線工程の前工程まで準備しておき、既存のチップに応じて配線パターンのみを変更してウエハ工程を済ませた後に、これらのチップをスタック形成してワイヤボンドを行い、樹脂封止により一体的に形成するようにしてもよい。
【００１６】
この構成により、配線前の工程までウエハを作りだめした場合には、ユーザ仕様が解った段階で、メタル配線データを設計すればよく、また、配線工程までウエハを作りだめした場合には、ユーザ仕様が解った段階で、メタル配線データのみを設計し直したりすることで、開発期間の短縮ができるし、更には、メタル配線だけではなく、入出力接続部単位での並べ替えを、相手のチップに合わせて最適な配置状態とすることも簡単にできる。これらの場合に、開発期間短縮とコストダウンと言う立場で考えると、上記のウエハをメタル配線工程の前まで準備しておく方式が、最も有効である。
【００１７】
【発明の実施の形態】
以下、本発明のシステムデバイスを半導体スタックデバイスに適用した場合の実施形態について図面を参照しながら説明するが、まず、半導体スタックデバイスを構成する半導体１チップマイクロコンピュータチップについて説明する。
【００１８】
図１は、本発明の一実施形態における概略的な１チップマイクロコンピュータチップのレイアウト構成図である。図１において、半導体デバイスとしての１チップマイクロコンピュータチップ３は、内部回路３５と、内部回路３５の外周縁部に配設された入出力端子３５１とパッド部３１とを接続する接続ライン３２１（配線パターンなどのメタル配線層）およびパッド部３１を含むの配線エリア３２とを有している。接続ライン３２１は配線パターンなどのメタル配線層（メタル層の１層、２層、３層）で構成されている。また、パッド部３１の配置は、マイクロコンピュータ単体としてパッケージングする場合に最適な端子配置を示している。本発明においては、詳細に後述するが、入出力回路部とパッド部３１を分離して、入出力回路部をチップ本来の仕様を有する内部回路３５内に含めたレイアウトとしている。これによって、パッド部３１は、スタックドパッケージに搭載する際、対象となるチップ（後述する例えばフラッシュメモリチップ２）の端子配置の、後述するパッド部２１とワイヤボンディングする時、最良な位置に配置することができるものである。
【００１９】
図２は、本発明の一実施形態における半導体スタックデバイスの平面図である。図２において、システムデバイスとしての半導体スタックデバイス１は、フラッシュメモリチップ２と、１チップマイクロコンピュータチップ３とを１パッケージ内に実装したものである。
【００２０】
フラッシュメモリチップ２としては、スタックパッケージ品のマイクロコンピュータに搭載する場合、既存のチップを採用する。したがって、フラッシュメモリチップ２には、フラッシュメモリ２の仕様を満たす入出力端子２１が外周縁部に複数個、レイアウトされている。この入出力端子２１には入出力回路部および、入出力接続部としてのパッド部を含んでレイアウトされている。
【００２１】
１チップマイクロコンピュータチップ３は、スタックドパッケージに搭載する２チップのうちの一方チップの端子レイアウト構成として、入出力回路部とパッド部３１を分離して、入出力回路部をチップ本来の仕様を有する内部回路３５内に含めたレイアウト設計データとすることにより、パッド部３１の自由で最適な個所への配置を可能にしている。つまり、対象となるチップの端子配置に対して最初の工程からの全レイアウトの設計をやり直すことなく、フラッシュメモリチップ２の各入出力端子２１に対して最短位置となるように、各パッド部３１を任意に配置することが可能となる。このパッド部３１はワイヤなどの接続ライン（図示せず）を介して、対応する入出力端子２１に接続されるようになっている。
【００２２】
１チップマイクロコンピュータチップ３の入出力端子としては、１チップマイクロコンピュータチップ３が本来兼ね備えている端子の数と、スタックドパッケージに搭載される双方のチップをテストする場合を考慮した端子も含まれており、レイアウトデザインルールに従ってマイクロコンピュータ内の入出力に係る全セルが必要である。
【００２３】
ここで、パッド部３１の配置に関して柔軟性に富んだ（フレキシブルな）レイアウトデータを有するスタックドパッケージ搭載チップの開発手法（半導体スタックデバイス１の製造方法）について以下に詳細に説明する。
【００２４】
本発明は、システムＬＳＩの開発に当たって、従来からある設計資産を活用して、開発期間を大幅に短縮し、且つコストダウンを達成するための技術に関するものであり、ＡＳＩＣ（Application Specified ＩＣ；カスタムＩＣや、専用標準ＩＣのＰＬＤやＡＳＳＰなど）の開発にも適用できる。その一環として、スタックドパッケージを使って、各設計資産を各々のチップにし、これらチップを集めて見かけ上一つのＬＳＩ（大規模集積回路）と同様のシステム（ＬＳＩ）デバイスを実現するものである。
【００２５】
本実施形態では、スタックドパッケージに搭載する対象となるフラッシュメモリチップ２の入出力端子２１の配置に対応させるように、１チップマイクロコンピュータチップ３のパッド部３１をフレキシブルに配置し、このパッド部３１に対応する入出力回路部を配線層（メタル配線パターン）にて接続する。新たにチップの機種展開の変更などが発生した場合にも、ワイヤによる配線や、配線層として使用される第１配線層（シングルメタル）等の最終レイアウト工程に近い工程から開始できるので、開発効率による期間短縮を可能とした技術を提供することができるのである。
【００２６】
配置されたフラッシュメモリチップ２に対応するレイアウトセル（パッド部３１）と、フラッシュメモリチップ２の仕様回路レイアウト部（入出力端子２１）は、一度、レイアウトデータとして完成させておくことで、以後、レイアウトデータを変更することなく、メタル配線パターンのみの変更で対応でき、使用できるレイアウトデータセルである。レイアウトデータとして完成させておくことは、将来、一部のセル移動のみで開発を行うケースもあるからである。そのフラッシュメモリチップ２内に配置されているセル（入出力端子２１）をマイクロコンピュータチップ３のパッド部３１のセルと接続する際に、使用するプロセスにも依るが、シングルメタル、ダブルメタル、トリプルメタルと言った使用プロセスの材質を使用した工程からレイアウトを開始して、パッド部３１のセルと接続し、最短の位置にパッド部３１のセルを配置することが可能となる。
【００２７】
要するに、既存のフラッシュメモリチップ２には変更なく、大量に用意されている。これに対して、マイクロコンピュータチップ３を、対応する入出力端子のパッド部３１が最短の配置となるように、既存の設計データを活かして、入出力に係るパッド部３１のみ設計変更で対応し、プロセスを経てマイクロコンピュータチップ３が製作される。これらのチップ同士をスタックし、各パッド部間をワイヤで接続する。
【００２８】
以上のように、フラッシュメモリチップ２などの既存の標準チップを使って、マイクロコンピュータチップ３をスタックドパッケージで実装する本実施形態において、メモリであれば、普通、アドレス端子や、データ端子などの配置は、ある程度決まっているので、新たにこれらのメモリに対する、スタックすべきマイクロコンピュータチップ３を設計開発する場合には、マイクロコンピュータチップ３側の入出力に関わる入出力端子は、一般的なメモリの入出力端子に近いところに（対応する様に）設計データとしてセル単位で用意しておく。マイクロコンピュータチップ３のユーザからの仕様が決まったときに、入出力関係のセルだけを、スタックする相手のメモリに合わせて、パッド部３１の配置だけを修正する。こうすることで、マイクロコンピュータチップ３の完成までの工程を短縮化することができる。
【００２９】
次に、今回の実施形態の場合に関しては、まずメモリ部分の設計データは、ほぼそのまま使用する。つまり、メモリは標準品として扱うので、配線工程前までウエハ状態で作りだめしておいても良いし、若しくは配線工程まで済ませてやはりウエハ状態で作りだめしておいても良い。
【００３０】
例えば、同一パッケージ内に搭載する２チップの端子配置は、端子配置を合わそうとする１チップマイクロコンピュータチップ３側が機種展開による開発機種のベースとなるチップの時、信号端子を構成するパッド部３１が接続されていない入出力回路部（パッド部以外のこと）までレイアウトを行っておく。この１チップマイクロコンピュータチップ３をベースとしたスタックドパッケージ技術を利用した開発展開機種の仕様に合う搭載チップであるフラッシュメモリチップ２の端子配置に対しては、最適なパッド部３１の配置による接続（メタル配線のみの修正）を行うだけでよい。メタル配線前の工程までウエハを作りだめしておける。このように、パッド部３１の配置のみ自由に設定するレイアウトを行うことにより、最初からの再度のレイアウト変更を必要とせず、スタックドパッケージ技術を用いた開発効率の大幅な向上を図ることができる。
【００３１】
また、設計資産（データ）をできるだけ活用して、開発期間短縮とコストダウンをするために、上記の場合でもマイクロコンピュータチップ３に対してはウエハ状態で、メタル配線工程まで作りだめしておいて、スタックする相手のフラッシュメモリチップ２の入出力端子２１に合わせて、配線データの変更のみで対応することもできる。この場合は、メタル配線工程まで為されているために、フラッシュメモリチップ２の入出力端子２１に合わせた最適設計にはならないが、厳しい仕様を必要としない場合は、トータルのコストを安くできて有効である。勿論、開発期間の短縮化も達成できることは言うまでもないことである。ここで、開発期間短縮とコストダウンと言う立場で考えると、上記のウエハをメタル配線工程の前までつくりだめしておく方式が、最も有効と言える。この場合、マイクロコンピュータチップ３側の設計データは、入出力に関わるセルのパッド部３１の変更（移動）は無い。つまり、メタル配線のデータだけを変更すればよい。
【００３２】
また、他のやり方として、マイクロコンピュータチップ３の入出力に関わるパッド部３１の配置のみを、スタックする相手のチップ（フラッシュメモリチップ２）の入出力端子２１に合わせて変更することでも、開発期間の短縮と言う点では効果がある。この場合は、パッド部３１の配置が為されていることで、マスク（レイヤー）としては全層の変更となるので、上記メタル配線のみの変更の場合と比べて、コスト上のメリットは少ない。
【００３３】
以上のように、マイクロコンピュータに対して、ユーザ等からの仕様に基づいて、従来の設計資産（データ）を活かして一部修正（メタル配線の変更、パットレイアウト変更など）などで対応することができる。つまり、マイクロコンピュータチップ３の開発完了期間は、新たに設計から行う場合に比べて、大幅に短縮できる。
【００３４】
したがって、本実施形態では、既存の設計データに基づいたフラッシュメモリチップ２を、大量に用意しておくことでメモリ部分はコストダウンできている。マイクロコンピュータチップ３の設計データについても、今回組み合わせるメモリに合わせて、スタック実装されたときに最適な配線パターンとなるように、データを修正できる。つまり、従来からある設計データを少し修正する（メタル配線の変更、セル単位での配置換え）だけなので、設計に関わる開発期間はかなり短縮できる。例えば、メモリと同じようにメタル配線前の工程までウエハを作りだめしておき、ユーザ仕様が解った段階で、メタル配線データを設計したり、また、メタル配線工程までウエハを作りだめしておき、ユーザ仕様が解った段階で、メタル配線データのみを設計し直したりすることで、開発期間の短縮ができる。更には、メタル配線だけではなく、設計データを修正するにしても、チップ内のセル（パッド部３１）単位での並べ替えを、相手のフラッシュメモリチップ２の該当パッド部に合わせて最適な配置状態とすることによっても、開発期間の短縮ができる。これらの場合に、開発期間短縮とコストダウンと言う立場で考えると、上記のウエハをメタル配線工程の前まで準備しておく方式が、最も有効である。
【００３５】
このシステムデバイスの開発手法（製造方法）を、従来技術である特開平３−２３６５８号公報などのようなマイクロコンピュータ部とメモリ部を同じチップで実現する場合と比較すると、システムトータルで考えて、大幅な開発期間短縮とコストダウンが達成できる。つまり、パッド部３１とそれに対応する入出力回路部とを接続する配線層（メタル配線）の工程からのレイアウトでよいので、開発期間の大幅な短縮が図られる。
【００３６】
以上のように、本実施形態によれば、一度、１チップマイクロコンピュータチップ３の仕様回路部分に入出力端子の入出力回路部までを含めた仕様を満たす回路のレイアウトが為された設計データを作成しておくことで、この仕様をベースとして機種展開を行う際、スタックドパッケージに搭載する相手方のフラッシュメモリチップ２の入出力端子２１の配置に対して、少なくとも最適なパッド部３１の配置を行うレイアウト工程だけで済む。このため、スタックドパッケージ技術を用いた機種設計開発による開発期間短縮および開発効率の大幅な向上を図ることができる。
【００３７】
なお、本実施形態では、１チップマイクロコンピュータチップ３およびフラッシュメモリチップ２の２チップに限って説明を行ったが、これに限らず、これらのチップ２，３の他に、または、これらのチップ２，３に代えて、他の機能を有するチップを用いてもよい。即ち、本実施形態では、マイクロコンピュータチップ３とフラッシュメモリチップ２との２チップをスタックドパッケージとして統合した例について説明したが、当然この技術は、複数のチップをスタックしてパッケージングする場合にも適用できることは言うまでもないことである。
【００３８】
【発明の効果】
以上のように、請求項１によれば、１チップの各入出力端子の入出力回路部と入出力接続部とを分離して入力回路部をチップ本来の仕様回路側に設けるようにしたため、フレキシブルなパッド配置を行うことができて、新たにチップの機種展開の変更などが発生した場合にも、再度、対象となるチップの端子配置に対して最初の工程からの全レイアウトの設計をやり直す必要がなく、機種設計開発にかかる時間と労力を効率的なものとすることができる。
【００３９】
また、請求項２，３によれば、フレキシブルなパッド配置可能なチップと他の既存のチップとを例えばスタックド化する際に、前者のチップは、後者のチップに対する該当端子の最適な最短位置にパッド配置することができる。よって、フレキシブルな入出力接続部とこれに対応する既存チップの入出力接続部とを接続するだけでよいので、従来のように最初の工程からのレイアウト変更を行う必要をなくすことができる。このような柔軟性に富んだパッド配置のレイアウトデータ構成を有するスタックドパッケージ搭載チップの開発手法を得ることができる。
【００４０】
さらに、請求項４によれば、配線前の工程までウエハを作りだめした場合には、ユーザ仕様が解った段階で、メタル配線データを設計すればよく、また、配線工程までウエハを作りだめした場合には、ユーザ仕様が解った段階で、メタル配線データのみを設計し直したりすることで、開発期間の短縮ができる。更には、メタル配線だけではなく、入出力接続部単位での並べ替えを、相手のチップに合わせて最適な配置状態とすることでも、開発期間の短縮ができる。これらの場合に、開発期間短縮とコストダウンと言う立場で考えると、上記のウエハをメタル配線工程の前まで準備しておく方式が、最も有効である。
【図面の簡単な説明】
【図１】本発明の一実施形態における概略的な１チップマイクロコンピュータチップのレイアウト構成図である。
【図２】本発明の一実施形態における半導体スタックデバイスの平面図である。
【図３】従来のシステムデバイスのスタックド化した概略的なレイアウトチップ構成の一例を示す平面図である。
【図４】（ａ）は従来の入出力端子を示す回路図、（ｂ）はそのレイアウト構成図である。
【符号の説明】
１ 半導体スタックデバイス（システムデバイス）
２ フラッシュメモリチップ
２１ 入出力端子
３ １チップマイクロコンピュータチップ
３１ パッド部（入出力接続部）
３２ 配線エリア
３２１ 接続ライン
３５ 内部回路
３５１ 入出力端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a system device in which a plurality of chips such as a one-chip microcomputer chip and a flash memory chip are mounted in a package, and a manufacturing method thereof.
[0002]
[Prior art]
Conventionally, this type of system device is composed of a semiconductor circuit device in which an existing microcomputer and a logic unit are combined. When designing this composite device, for example, as shown in Japanese Patent Laid-Open No. 3-23658, the microcomputer and the logic unit are integrated in one chip by combining the design data of the microcomputer and the design data of the logic unit. It has been proposed to In this case, when there is a change in the logic part or the microcomputer part, it is necessary to redo the entire design from the beginning each time, resulting in poor design efficiency.
[0003]
On the other hand, for example, a method is conceivable in which the above two functional units (microcomputer and logic unit) are prepared as separate chips and one system device is formed using a stacked package system.
[0004]
Here, a case where a system device having a two-chip configuration is formed by using the stacked package technique will be described in detail with reference to FIGS.
[0005]
FIG. 3 is a plan view showing a schematic layout configuration example of a conventional system device. In FIG. 3, a system device 200 includes a one-chip microcomputer chip 210 and a flash memory chip 220 stacked inside. The one-chip microcomputer chip 210 has a plurality of input / output terminals 211 at both ends, and the flash memory chip 220 also has a plurality of input / output terminals 221 at the outer peripheral edge. In both the input / output terminals 211 and 221, the shared terminals are arranged according to the design rules of the stacked package, and are connected to the inner leads 230 by wires during assembly.
[0006]
These one-chip microcomputer chip 210 and flash memory chip 220 are stacked. In this case, in order to make the best use of the stacked package technology, the design associated with the stacked package is used for the terminal layout of the one-chip microcomputer chip 210 with respect to the terminal layout of the flash memory chip 220 of the two chips. The terminals are arranged in accordance with the rules, and the pads of the input / output terminals 211 and 221 of both the address bus signal, data bus signal, and control signal chips are connected to the inner lead 230 of the lead frame during assembly. It has become.
[0007]
4A is a circuit diagram of a conventional input / output terminal, and FIG. 4B is a layout configuration diagram thereof. In FIG. 4A, an input / output terminal 211 (or 221) is composed of an input / output circuit section 211a (or 221a) and a pad section 211b (or 221b), and an input circuit, an output circuit, and an input / output circuit. The layout configuration is as shown in FIG. 4B in which a pad portion 211b (or 221b) is added to an input / output circuit portion 211a (or 221a) called a special dedicated circuit.
[0008]
The input / output circuit unit 211a (or 221a) and the pad unit 211b (or 221b) have been designed for layout by obtaining layout data separately from the design data inside the chip. In the layout data of each chip, the functional block (specification circuit unit) and the input / output terminal 211 or 221 are handled as one layout design data. In other words, according to the design rules of stacked packages, layout design data having such a layout configuration is arranged as many as the number of terminals corresponding to the number of terminals satisfying the specifications, and re-layout including the functional blocks from the first step. Need to be done. That is, when the terminal arrangement on the one-chip microcomputer chip 210 side is optimized with respect to the terminal arrangement of the flash memory chip 220, if the design data of the chip with the conventional terminal layout configuration is used, the first layout is used. The entire layout design from the process becomes necessary.
[0009]
[Problems to be solved by the invention]
However, the above conventional design and development method has the following problems. For example, when the terminal arrangement of the input / output terminals 211 on the one-chip microcomputer chip 210 side with respect to the terminal arrangement of the input / output terminals 221 in the flash memory chip 220 is designed and developed with the conventional terminal layout configuration, Only the terminal arrangement of the mounted flash memory chip 220 can be dealt with. If a new model change other than the one-chip microcomputer chip 210 and the flash memory chip 220 occurs, the terminal arrangement of the target chip is changed again. On the other hand, the terminal layout on the one-chip microcomputer chip 210 side had to be redone for the entire layout design from the first step, and much time and labor were spent on model design development.
[0010]
The present invention solves the above-described conventional problems, and a system device that can reduce time and labor required for model design development even when a change in the model development of a chip or the like newly occurs, and a manufacturing method thereof The purpose is to provide.
[0011]
[Means for Solving the Problems]
The system device of the present invention is a system device in which a plurality of chips are mounted in a package, by separating the input / output circuit section and the input / output connection section of each input / output terminal of at least one chip mounted in the package. in order to allow placement shortest each output connecting portions separated with respect to each of the other input-output connection unit is provided including said input output circuit in the internal circuit having a chip original specifications, said plurality of chips At least one other chip is a semiconductor integrated circuit made from existing design data or dedicated design data, and at least one chip mounted in the package is connected to each of the separated input / output connections. chip, a semiconductor integrated circuit which distance is arranged so as to be shortest and the said other respective output connecting portions corresponding, above objects can be achieved
[0012]
With the above configuration, the input / output circuit portion and input / output connection portion of each input / output terminal of one chip are separated and the input circuit portion is provided on the original specification circuit side of the chip, so that flexible pad arrangement is possible Therefore, even when there is a change in the development of a new chip model, it is no longer necessary to redesign the entire layout from the first step for the terminal arrangement of the target chip. Such time and labor can be reduced. Further, when stacking a chip capable of flexible pad placement and other existing chips, for example, the former chip can be placed in the shortest position with respect to the corresponding terminal of the latter chip. Therefore, it is only necessary to connect the flexible input / output connection part and the corresponding input / output connection part of the existing chip. There is no need to change the layout from this step.
[0013]
Also, good Mashiku a method of manufacturing the system devices of the present invention is a method of manufacturing a system device implementing multiple chips in a package, prepared existing chip as at least one chip of the plurality of chips, the remaining chips At least one chip separates the input / output circuit portion of each input / output terminal from the input / output connection portion, and the input / output circuit portion has the original specifications of at least one of the remaining chips. By providing it on the internal circuit side, the separated input / output connection portion is formed so that the distance from the corresponding input / output connection portion of the existing chip is the shortest, thereby achieving the above object. The
[0014]
With the above configuration, when stacking a chip capable of flexible pad placement and other existing chips, for example, the former chip can be placed in the shortest position with respect to the corresponding terminal of the latter chip. Become. Therefore, it is only necessary to connect the flexible input / output connection part and the corresponding input / output connection part of the existing chip. There is no need to change the layout from this step.
[0015]
Furthermore, preferably, in the method of manufacturing a system device according to claim 2, at least one of the remaining chips is in a wafer state and is prepared until a process before a wiring process between the input / output circuit unit and the input / output connection unit. In addition, after completing the wafer process by changing only the wiring pattern in accordance with the existing chips, these chips may be stacked and wire bonded, and integrally formed by resin sealing. .
[0016]
With this configuration, when the wafer is created up to the pre-wiring process, the metal wiring data can be designed at the stage where the user specifications are known, and when the wafer is created up to the wiring process, the user By redesigning only the metal wiring data when the specifications are understood, the development period can be shortened.In addition, not only the metal wiring but also the rearrangement in units of input / output connections It is also possible to easily achieve an optimal arrangement state according to the chip. In these cases, from the standpoint of shortening the development period and reducing the cost, the method of preparing the wafer before the metal wiring process is most effective.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment in which the system device of the present invention is applied to a semiconductor stack device will be described with reference to the drawings. First, a semiconductor one-chip microcomputer chip constituting the semiconductor stack device will be described.
[0018]
FIG. 1 is a schematic layout diagram of a one-chip microcomputer chip according to an embodiment of the present invention. In FIG. 1, a one-chip microcomputer chip 3 as a semiconductor device includes an internal circuit 35, a connection line 321 (wiring) for connecting an input / output terminal 351 disposed on the outer peripheral edge of the internal circuit 35 and a pad portion 31. A metal wiring layer such as a pattern) and a wiring area 32 including the pad portion 31. The connection line 321 is composed of a metal wiring layer such as a wiring pattern (a first layer, a second layer, and a third layer of metal layers). The arrangement of the pad portion 31 indicates an optimum terminal arrangement when packaging as a single microcomputer. In the present invention, as will be described in detail later, the input / output circuit section and the pad section 31 are separated, and the input / output circuit section is included in the internal circuit 35 having the original specifications of the chip. As a result, when the pad portion 31 is mounted on the stacked package, the terminal portion of the target chip (for example, a flash memory chip 2 described later) is arranged at the best position when wire bonding is performed with the pad portion 21 described later. Is something that can be done.
[0019]
FIG. 2 is a plan view of a semiconductor stack device according to an embodiment of the present invention. In FIG. 2, a semiconductor stack device 1 as a system device has a flash memory chip 2 and a one-chip microcomputer chip 3 mounted in one package.
[0020]
As the flash memory chip 2, an existing chip is used when mounted on a stack package microcomputer. Therefore, a plurality of input / output terminals 21 satisfying the specifications of the flash memory 2 are laid out on the outer peripheral edge of the flash memory chip 2. The input / output terminal 21 is laid out including an input / output circuit section and a pad section as an input / output connection section.
[0021]
The one-chip microcomputer chip 3 has a terminal layout configuration of one of the two chips mounted on the stacked package, and separates the input / output circuit section and the pad section 31 so that the input / output circuit section has the original specifications of the chip. By using the layout design data included in the internal circuit 35, the pad portion 31 can be freely and optimally arranged. That is, each pad portion 31 is positioned so as to be at the shortest position with respect to each input / output terminal 21 of the flash memory chip 2 without redesigning the entire layout from the first step with respect to the terminal arrangement of the target chip. Can be arranged arbitrarily. The pad portion 31 is connected to the corresponding input / output terminal 21 via a connection line (not shown) such as a wire.
[0022]
The input / output terminals of the one-chip microcomputer chip 3 include the number of terminals that the one-chip microcomputer chip 3 originally has and the terminals that consider the case of testing both chips mounted on the stacked package. In accordance with the layout design rule, all cells related to input / output in the microcomputer are required.
[0023]
Here, a method of developing a stacked package mounting chip (a manufacturing method of the semiconductor stack device 1) having flexible (flexible) layout data regarding the arrangement of the pad portion 31 will be described in detail below.
[0024]
The present invention relates to a technology for significantly reducing the development period and achieving cost reduction by utilizing existing design assets in the development of a system LSI. ASIC (Application Specified IC; Custom IC) It can also be applied to the development of dedicated standard ICs such as PLD and ASSP. As part of this, a stacked package is used to make each design asset into each chip, and these chips are gathered to realize a system (LSI) device that looks similar to one LSI (Large Scale Integrated Circuit). .
[0025]
In the present embodiment, the pad portion 31 of the one-chip microcomputer chip 3 is flexibly arranged so as to correspond to the arrangement of the input / output terminals 21 of the flash memory chip 2 to be mounted on the stacked package. Input / output circuit portions corresponding to 31 are connected by a wiring layer (metal wiring pattern). Even if there is a change in the development of new chip models, development efficiency can be improved because it can start from a process close to the final layout process, such as wiring with wires and the first wiring layer (single metal) used as a wiring layer. Therefore, it is possible to provide a technology that can shorten the period.
[0026]
The layout cell (pad unit 31) corresponding to the arranged flash memory chip 2 and the specification circuit layout unit (input / output terminal 21) of the flash memory chip 2 are once completed as layout data. This layout data cell can be used by changing only the metal wiring pattern without changing the layout data. The reason for completing the layout data is that there is a case where development is performed only by moving some cells in the future. Depending on the process used when connecting the cell (input / output terminal 21) arranged in the flash memory chip 2 to the cell of the pad portion 31 of the microcomputer chip 3, it depends on the process to be used. The layout is started from the process using the material of the use process such as metal, and it is possible to connect the cell of the pad unit 31 and arrange the cell of the pad unit 31 at the shortest position.
[0027]
In short, existing flash memory chips 2 are prepared in large quantities without change. On the other hand, the microcomputer chip 3 can be changed by changing the design of only the pad portion 31 related to input / output by utilizing the existing design data so that the pad portion 31 of the corresponding input / output terminal has the shortest arrangement. Through the process, the microcomputer chip 3 is manufactured. These chips are stacked, and the pads are connected by wires.
[0028]
As described above, in the present embodiment in which the microcomputer chip 3 is mounted in a stacked package using an existing standard chip such as the flash memory chip 2, a memory such as an address terminal or a data terminal is usually used. Since the arrangement is determined to some extent, when a microcomputer chip 3 to be stacked is newly designed and developed for these memories, input / output terminals related to input / output on the microcomputer chip 3 side are general memory. Is prepared in units of cells as design data near the input / output terminals (as corresponding). When the specification from the user of the microcomputer chip 3 is determined, only the arrangement of the pad portion 31 is corrected in accordance with the memory of the other party to be stacked only for the input / output related cells. By doing so, the process until the completion of the microcomputer chip 3 can be shortened.
[0029]
Next, in the case of the present embodiment, the design data of the memory portion is used almost as it is. That is, since the memory is handled as a standard product, it may be prepared in the wafer state before the wiring process, or may be prepared in the wafer state after the wiring process.
[0030]
For example, the terminal arrangement of two chips mounted in the same package is such that when the one-chip microcomputer chip 3 side to be matched with the terminal arrangement is a chip that is a base of a development model developed by model development, the pad portion 31 constituting the signal terminal Layout is performed up to the input / output circuit portion (other than the pad portion) that is not connected. For the terminal arrangement of the flash memory chip 2, which is a mounted chip that meets the specifications of the development and development model using the stacked package technology based on the one-chip microcomputer chip 3, the connection by the optimal arrangement of the pad portion 31 is used. It is only necessary to perform (correction of only metal wiring). Wafer can be stocked up to the process before metal wiring. In this way, by performing a layout in which only the arrangement of the pad portion 31 is set freely, it is not necessary to change the layout again from the beginning, and the development efficiency using the stacked package technology can be greatly improved. .
[0031]
Also, in order to reduce the development period and reduce costs by utilizing design assets (data) as much as possible, even in the above case, the microcomputer chip 3 is prepared in the wafer state and the metal wiring process. It is also possible to cope with this by changing only the wiring data in accordance with the input / output terminal 21 of the flash memory chip 2 to be stacked. In this case, since the metal wiring process has been carried out, the optimum design for the input / output terminal 21 of the flash memory chip 2 is not possible. However, if strict specifications are not required, the total cost can be reduced. It is valid. Of course, it goes without saying that the development period can be shortened. Here, from the standpoint of shortening the development period and reducing the cost, it can be said that the above-described method of preparing the wafer before the metal wiring process is the most effective. In this case, the design data on the microcomputer chip 3 side does not change (move) the cell pad portion 31 related to input / output. That is, only the metal wiring data need be changed.
[0032]
As another method, the development period can be changed by changing only the arrangement of the pad portion 31 related to the input / output of the microcomputer chip 3 in accordance with the input / output terminal 21 of the other chip (flash memory chip 2) to be stacked. It is effective in terms of shortening. In this case, since the arrangement of the pad portion 31 is made, the mask (layer) is changed in all layers, so that there are few merit in cost compared with the case of changing only the metal wiring.
[0033]
As described above, based on specifications from users, etc., it is possible to cope with microcomputers by making partial corrections (changes in metal wiring, changes in pad layout, etc.) using conventional design assets (data). it can. That is, the development completion period of the microcomputer chip 3 can be significantly shortened as compared with the case where the design is newly performed.
[0034]
Therefore, in this embodiment, the memory portion can be reduced in cost by preparing a large number of flash memory chips 2 based on the existing design data. The design data of the microcomputer chip 3 can also be corrected so that the optimum wiring pattern is obtained when the stack is mounted according to the memory to be combined this time. In other words, since the existing design data is slightly modified (change of metal wiring, rearrangement in units of cells), the development period related to design can be considerably shortened. For example, like a memory, a wafer is created up to the process before metal wiring, and when the user specifications are understood, the metal wiring data is designed, or the wafer is created up to the metal wiring process. The development period can be shortened by redesigning only the metal wiring data when the user specifications are known. Furthermore, not only the metal wiring but also the modification of design data, the rearrangement in units of cells (pad portions 31) in the chip is optimally arranged according to the corresponding pad portion of the counterpart flash memory chip 2. The development period can also be shortened by setting the status. In these cases, from the standpoint of shortening the development period and reducing the cost, the method of preparing the wafer before the metal wiring process is most effective.
[0035]
This system device development method (manufacturing method) is compared with the case where the microcomputer unit and the memory unit are realized on the same chip as in the prior art, such as JP-A-3-23658, Significant shortening of development time and cost reduction can be achieved. That is, since the layout from the step of the wiring layer (metal wiring) that connects the pad portion 31 and the input / output circuit portion corresponding thereto is sufficient, the development period can be greatly shortened.
[0036]
As described above, according to the present embodiment, design data in which the layout of a circuit that satisfies the specifications including the input / output circuit portion of the input / output terminals is included in the specification circuit portion of the one-chip microcomputer chip 3 is once obtained. By creating, when developing a model based on this specification, at least the optimal arrangement of the pad portion 31 is arranged with respect to the arrangement of the input / output terminals 21 of the counterpart flash memory chip 2 mounted in the stacked package. Only the layout process to be performed is sufficient. For this reason, the development period can be shortened and the development efficiency can be greatly improved by the model design and development using the stacked package technology.
[0037]
In the present embodiment, the description has been given only for the two chips of the one-chip microcomputer chip 3 and the flash memory chip 2. However, the present invention is not limited to this, and in addition to these chips 2 and 3, or these chips. Instead of 2 and 3, a chip having another function may be used. That is, in the present embodiment, the example in which the two chips of the microcomputer chip 3 and the flash memory chip 2 are integrated as a stacked package has been described. Naturally, this technique is used when a plurality of chips are stacked and packaged. It goes without saying that is also applicable.
[0038]
【The invention's effect】
As described above, according to claim 1, since the input / output circuit portion and the input / output connection portion of each input / output terminal of one chip are separated and the input circuit portion is provided on the original specification circuit side of the chip, Even if there is a change in the development of a new chip model due to flexible pad layout, the design of the entire layout from the first step is performed again for the terminal layout of the target chip. There is no need, and the time and labor required for model design and development can be made efficient.
[0039]
According to the second and third aspects, when stacking a chip capable of arranging a flexible pad and another existing chip, for example, the former chip is placed at the optimum shortest position of the corresponding terminal with respect to the latter chip. Pads can be placed. Therefore, since it is only necessary to connect the flexible input / output connection portion and the input / output connection portion of the existing chip corresponding to the flexible input / output connection portion, it is possible to eliminate the need to change the layout from the first step as in the prior art. It is possible to obtain a stacked package mounting chip development method having such a flexible pad layout layout data configuration.
[0040]
Further, according to claim 4, when the wafer is prepared up to the process before the wiring, the metal wiring data may be designed at the stage where the user specifications are understood, and the wafer is prepared up to the wiring process. In some cases, the development period can be shortened by redesigning only the metal wiring data when the user specifications are known. Furthermore, the development period can be shortened by rearranging not only the metal wiring but also the input / output connection unit unit in an optimal arrangement state in accordance with the counterpart chip. In these cases, from the standpoint of shortening the development period and reducing the cost, the method of preparing the wafer before the metal wiring process is most effective.
[Brief description of the drawings]
FIG. 1 is a schematic layout diagram of a one-chip microcomputer chip in an embodiment of the present invention.
FIG. 2 is a plan view of a semiconductor stack device according to an embodiment of the present invention.
FIG. 3 is a plan view showing an example of a schematic layout chip configuration in which conventional system devices are stacked.
4A is a circuit diagram showing a conventional input / output terminal, and FIG. 4B is a layout configuration diagram thereof.
[Explanation of symbols]
1 Semiconductor stack device (system device)
2 Flash memory chip 21 Input / output terminal 3 1-chip microcomputer chip 31 Pad part (input / output connection part)
32 Wiring area 321 Connection line 35 Internal circuit 351 I / O terminal

Claims (3)

複数チップをパッケージ内に実装したシステムデバイスにおいて、該パッケージ内に搭載する少なくとも１チップの各入出力端子の入出力回路部と入出力接続部とをそれぞれ分離することにより、分離した各入出力接続部を他の各入出力接続部に対して最短に配置可能とするべく、該入出力回路部をチップ本来の仕様を有する内部回路内に含めて設け、
該複数チップのうち他の少なくとも１チップは既存の設計データまたは専用設計データから作られた半導体集積回路とし、該パッケージ内に搭載する少なくとも１チップは、該分離した各入出力接続部を、該既存の１チップの、対応した該他の各入出力接続部との距離が最短となるように配置した半導体集積回路であるシステムデバイス。In the system the device that implements multiple chips in a package, by respectively separating at least the input-output circuit section of the input and output terminals of the chip input and output connection unit mounted on the package, the input and output connections separated In order to be able to arrange the part in the shortest with respect to each other input / output connection part, the input / output circuit part is included in the internal circuit having the original specifications of the chip,
At least one other chip among the plurality of chips is a semiconductor integrated circuit made from existing design data or dedicated design data, and at least one chip mounted in the package has the input / output connection portions separated from each other. A system device which is a semiconductor integrated circuit which is arranged so that the distance between the existing one chip and the corresponding other input / output connection portions is the shortest . 複数チップをパッケージ内に実装するシステムデバイスの製造方法において、該複数チップのうち少なくとも１チップとして既存チップを用意し、残りのチップのうち少なくとも１チップは、その各入出力端子の入出力回路部と該入出力接続部とをそれぞれ分離して、該入出力回路部を該残りのチップのうち少なくとも１チップ本来の仕様を有する内部回路側に設けることにより、その分離した入出力接続部を、該既存チップの対応した入出力接続部との距離が最短となるように形成するシステムデバイスの製造方法。  In a method of manufacturing a system device in which a plurality of chips are mounted in a package, an existing chip is prepared as at least one of the plurality of chips, and at least one of the remaining chips is an input / output circuit portion of each input / output terminal. And the input / output connection portion are separated from each other, and the input / output circuit portion is provided on the internal circuit side having the original specifications of at least one of the remaining chips. A method for manufacturing a system device, wherein the distance between the existing chip and the corresponding input / output connection portion is minimized. 請求項２に記載のシステムデバイスの製造方法において、前記残りのチップのうち少なくとも１チップはウエハ状態で、前記入出力回路部と入出力接続部間の配線工程の前工程まで準備しておき、前記既存のチップに応じて配線パターンのみを変更してウエハ工程を済ませた後に、樹脂封止により一体的に形成するシステムデバイスの製造方法。 3. The system device manufacturing method according to claim 2 , wherein at least one of the remaining chips is in a wafer state and is prepared until a previous step of a wiring process between the input / output circuit unit and the input / output connection unit, A method of manufacturing a system device in which only a wiring pattern is changed in accordance with the existing chip and a wafer process is completed, and then the system device is integrally formed by resin sealing.
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