JP3673094B2 - Multi-chip semiconductor device - Google Patents

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  • Wire Bonding (AREA)

Abstract

PROBLEM TO BE SOLVED: To obtain a multi-chip semiconductor device whose planar area is small and which is superior in a heat dissipating property. SOLUTION: A multi-chip semiconductor device is constituted by laminating respective chips 11 , 12 , 13 provided with silicon substrates 2 on which elements are integrated and formed. A connecting substrate 311 on which conductive plugs 4 are formed inside respective through-holes is installed between the two upper and lower adjacent chips 11 , 12 . The chips 11 , 12 are connected electrically to each other via conductive plugs 4. A metal plate 32 whose thermal conductivity is larger than that of the connecting substrate 311 is installed inside the connecting substrate 311 in order to improve the heat dissipating property of the chips 11 , 12 . For the chips 12 , 13 , the chips 12 , 13 are connected with similar technique, and the heat dissipating property of the chips 12 , 13 is improved.

Description

【０００１】
【発明の属する技術分野】
本発明は、複数のチップを用いた半導体装置であるマルチチップ半導体装置に関する。
【０００２】
【従来の技術】
近年、コンピュ−タ−や通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、半導体基板上に集積化して形成した大規模集積回路（チップ）が多用されている。このため、機器全体の性能は、チップ単体の性能と大きく結び付いている。
【０００３】
一方、複数のチップを用いて、機器全体の性能を図ったいわゆるマルチチップ半導体装置も提案されている。図１９〜図２４に、従来のマルチチップ半導体装置の断面図を示す。
【０００４】
図１９は、例えば、積層の配線基板８１上に複数のチップ８２を平面配置するタイプのマルチチップ半導体装置を示している。なお、図中、８３は半田バンプを示している。
【０００５】
図２０は、表面を向かい合わせ（Ｆａｃｅ ｔｏ Ｆａｃｅ）にしてチップ同士を接続するタイプのマルチチップ半導体装置を示している。
【０００６】
図２１は、複数のチップ８２を積層板８４を用いて積層配置するタイプのマルチチップ半導体装置を示している。
【０００７】
図２２は、実装方法としてワイヤーボンディングを用いたマルチチップ半導体装置を示しており、Ｓｉチップ９１のパッド（不図示）はボンディングワイヤー９２によって積層板９３のリードフレーム９４と接続している。
【０００８】
図２３は、実装方法としてＴＡＢ（Tape Automated Bonding）を用いたマルチチップ半導体装置を示しており、Ｓｉチップ９１のパッドはハンダバンプ９５、ＴＡＢリード９６を介して積層板９３のパッド（不図示）に接続している。
【０００９】
なお、図２２、図２３において、９７はソケット、９８はコネクタピンを示している。
【００１０】
図２４は、実装方法としてフリップチップを用いたマルチチップ半導体装置を示しており、Ｓｉチップ９１の全面に格子状に配置されたパッド１００は、ハンダバンプ１０２を介して、積層板９９の全面に同様に格子状に配置されたパッド１０１と接続している。
【００１１】
図２４において、１０３はフィラー入りのエポキシ樹脂系の接着剤を示しており、この接着剤１０３はＳｉチップ９１と積層板９９との間に充填され、これら９１，９３を密着固定する。また、１０４，１０５，１０７はパッド、１０６，１０８はハンダバンプを示している。
【００１２】
【発明が解決しようとする課題】
しかしながら、これらの従来のマルチチップ半導体装置には、以下のような問題がある。
【００１３】
すなわち、図１９の従来のマルチチップ半導体装置は、複数のチップ８２を平面配置するため、装置の平面面積が大きいという問題がある。
【００１４】
図２０の従来のマルチチップ半導体装置は、複数のチップ８２を積層するため、装置の平面面積が大きくなるという問題はないが、積層枚数が２枚に限定されるという問題がある。また、装置の検査が困難であるという問題もある。
【００１５】
図２１の従来のマルチチップ半導体装置は、複数のチップ８２を積層できるので、装置の平面面積が大きくなる問題や、積層枚数が２枚に限定されるという問題はないが、特定のチップ８２上のバンプ８３を選択的に溶融させることができず、チップ８２のリペアが困難であるという問題がある。また、チップの動作時にチップは発熱するが、その熱を効果的に外部に逃がすことができないために、チップの動作特性が劣化したり、チップの寿命が短くなるという問題がある。
【００１６】
図２２の従来のマルチチップ半導体装置は、高集積化したＳｉチップ９１のピッチの狭いパッドを、ボンディングワイヤー９２によって、積層板９３のリードフレーム９４と接続するためには、積層板９３上に配線を形成すること、チップ・積層板間を高い精度で位置合わせする必要があり、接続が困難になってきている。
【００１７】
また、図２２および図２３の従来のマルチチップ半導体装置は、ソケット９７およびコネクタピン９８を用いて積層板９３同士を接続するため、ある程度の高さが必要となり、積層する際の接続ギャップが大きく、縦方向の集積化が困難であるという問題がある。
【００１８】
この種の問題は図２４の従来のマルチチップ半導体装置を用いることによって解決できるが、図２４のマルチチップ半導体装置には以下のような問題がある。
【００１９】
ハンダバンプ１０２の形状は鼓形であるため、Ｓｉチップ９１の高集積化がさらに進んで、パッド１００，１０１のサイズやピッチ間隔がさらに縮小した場合には、Ｓｉチップ９１と積層板９９との間の距離（接続距離）を短くしてハンダバンプ１０２の径を小さくしないと、隣同士のハンダバンプ１０２がショートするという接続不良が生じる。
【００２０】
しかしながら、Ｓｉチップ９１はＳｉ基板を用いて形成されているのに対し、積層板９９はガラスエポキシ等からなるプラスチック基板を用いて形成されているために、Ｓｉチップ９１と積層板９９とは互いに熱膨張率が異なり、その結果として接続距離を短くすると、ハンダバンプ１０２に熱歪みが生じ、熱サイクルの繰り返しによって疲労破壊が生じる。接続距離が短いほど熱歪みは大きく、疲労寿命は短くなる。したがって、接続距離が短いほどＳｉチップ９１と積層板９９との間の接続の信頼性は低下する。
【００２１】
Ｓｉチップ９１と積層板９９との間に充填された接着剤１０３にはこのような熱歪みを小さくする役割があり、そのために両者の熱膨張率を近づけることができるＳｉＯ2 がフィラーとして混入されている。
【００２２】
フィラーの大きさは１０〜３０μｍ程度であるが、接続距離が短くなると、接着剤１０３が充填されない部分が生じるため、Ｓｉチップ９１と積層板９９との間の接続の信頼性を確保できず、その結果として上下のＳｉチップ９１間の接続の信頼性も確保できなくなるという問題が起こる。
【００２３】
本発明は、上記事情を考慮してなされたもので、その目的（第１の目的）とするところは、装置の平面面積が小さく、かつ装置の検査を容易に行なうことが可能となるマルチチップ半導体装置を提供することにある。
【００２４】
また、本発明の他の目的（第２の目的）は、装置の平面面積が小さく、かつ放熱性に優れたマルチチップ半導体装置を提供することにある。
【００２６】
また、本発明の他の目的（第３の目的）は、装置の平面面積が小さく、かつ上下のチップ間の接続の信頼性を確保できるマルチチップ半導体装置を提供することにある。
【００２７】
【課題を解決するための手段】
［構成］
上記第１の目的を達成するために、本発明に係るマルチチップ半導体装置（請求項１）は、素子が集積形成された半導体基板を有するチップを複数積層してなるマルチチップ半導体装置において、隣り合う上下の２つのチップが、これらの間に設けられた接続基板を介して互いに電気的に接続し、かつ前記半導体基板には貫通孔が形成され、この貫通孔内に形成された導電性プラグが前記接続基板に接続していることを特徴とする。
【００２８】
ここで、貫通孔は、２つのチップの半導体基板の一方または両方に設けられていても良い。
【００２９】
また、上記第２の目的を達成するために、本発明に係るマルチチップ半導体装置（請求項２）は、素子が集積形成された半導体基板を有するチップを複数積層してなるマルチチップ半導体装置において、隣り合う上下の２つのチップの間にが、貫通孔内に導電性プラグが形成された接続基板が設けられ、かつ前記２つのチップが前記導電性プラグを介して互いに電気的に接続し、かつ前記接続基板は前記チップよりも放熱性が高いことを特徴とする。
【００３０】
また、本発明に係る他のマルチチップ半導体装置（請求項３）は、上記マルチチップ半導体装置（請求項１，２）において、前記接続基板の構成材料として、前記接続基板が前記チップよりも放熱性が高くなる物質が選ばれていることを特徴とする。
【００３１】
具体的には、Ｓｉチップの場合であれば、接続基板の構成材料は、ＳｉＣやＳｉＮなどの絶縁材料を用いる。
【００３２】
また、本発明に係る他のマルチチップ半導体装置（請求項４）は、上記マルチチップ半導体装置（請求項１，２）において、前記接続基板が、前記導電性プラグが形成された接続基板本体と、この接続基板本体よりも熱伝導率の高い高熱伝導率部材とから構成されていることを特徴とする。
【００３３】
具体的には、接続基板の構成材料が、ＳｉＣなどの絶縁材料の場合であれば、高熱伝導率部材は、ＷやＣｕなどの金属材料から構成された部材を用いる。
【００３４】
また、本発明に係る他のマルチチップ半導体装置（請求項５）は、上記マルチチップ半導体装置（請求項４）において、前記高熱伝導率部材が、前記接続基板本体の内部に形成された導電性プレートであることを特徴とする。
【００３５】
ここで、接続基板の表面に導電性プレートを設けても良い。さらに、接続基板の内部および表面の両方に導電性プレートを設けても良い。
【００３６】
また、本発明に係る他のマルチチップ半導体装置（請求項６）は、上記マルチチップ半導体装置（請求項４）において、前記高熱伝導率部材が、前記接続基板本体の表面に設けられた放熱フィンであることを特徴とする。
【００３７】
ここで、全ての接続基板に放熱フィンを設けても良いし、あるいは特定の接続基板、例えば放熱性の低い接続基板だけに設けても良い。
【００４１】
また、上記第３の目的を達成するために、本発明に係る他のマルチチップ半導体装置（請求項９）は、素子が集積形成された半導体基板を有するチップを複数積層してなるマルチチップ半導体装置において、隣り合う上下の２つのチップの間には、貫通孔内に導電性プラグが形成されてなる接続基板が設けられ、かつ前記２つのチップは前記導電性プラグを介して互いに電気的に接続し、かつ前記接続基板の構成材料は前記半導体基板のそれとほぼ同じ熱膨張率を有することを特徴とする。
【００４２】
［作用］
第１の本発明（請求項１）によれば、複数のチップを積層しているので、複数のチップを平面位置する従来のマルチチップ半導体装置とは異なり、装置の平面面積を小さくすることができる。
【００４３】
また、第１の本発明によれば、導電性プラグが形成されたチップを一番上または一番下に配置すれば、上記導電性プラグに検査プローブを容易にあてることが可能となるため、装置の検査を容易に行なえるようになる。
【００４４】
第２の本発明（請求項２〜６）によれば、第１の本発明（請求項１）と同様の理由により、装置の平面面積を小さくすることができる。
【００４５】
また、第２の本発明によれば、接続基板のほうがチップよりも放熱性が高いので、チップの熱を接続基板を介して外部に効果的に逃がすことができる。そして、このように放熱性が改善されることにより、チップの動作時にチップが発熱することによる、チップの動作特性の劣化やチップの短命化を防止できるようになる。
【００４８】
第３の本発明（請求項９，１０）によれば、第１の本発明（請求項１）と同様の理由により、装置の平面面積を小さくすることができる。
【００４９】
また、第３の本発明によれば、接続基板の構成材料の熱膨張係数と半導体基板の構成材料のそれがほぼ等しいので、接続基板と半導体基板とを接続するためにバンプを用いても、バンプに熱歪みはほとんど生じない。
【００５０】
したがって、チップの高集積化がさらに進んで、チップと接続基板との間の距離が短くなっても、接続基板と半導体基板との間の接続の信頼性を確保でき、したがって上下のチップ間の接続の信頼性を確保できるようになる。
【００５１】
また、接続基板の構成材料の熱膨張係数と半導体基板の構成材料のそれがほぼ等しいので、両者の熱膨張率を近づけるためにフィラーの入った接着剤を用いる必要はない。
【００５２】
したがって、チップの高集積化がさらに進んで、接続基板と半導体基板との間の距離が短くなっても、接着剤が充填されない部分は生じず、チップと接続基板との間の接続の信頼性を確保でき、したがって上下のチップ間の接続の信頼性を確保できるようになる。
表１に、チップに用いる半導体基板の構成材料や接続基板の構成材料に用いる主な物質の熱伝導率および線膨張率を示す。
【００５３】
表１に、チップに用いる半導体基板の構成材料や接続基板の構成材料に用いる主な物質の熱伝導率および線膨張率を示す。
【００５４】
【表１】

Figure 0003673094
【００５５】
本発明における接続基板の構成材料は、例えば半導体基板の構成材料がＳｉの場合であれば、熱歪みの緩和の点では同材料のＳｉが最も良いが、Ｓｉと線膨張率がほぼ等しいシリコンカーバイト（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）でも良い。これらはＳｉよりも熱伝導率が高いので、放熱性の点でも優れている。
【００５６】
また、チップに用いる半導体基板の構成材料が化合物半導体の場合、例えばガリウム砒素（ＧａＡｓ）の場合には、ＧａＡｓ、ベリリア（ＢｅＯ）、アルミナ（Ａｌ2 Ｏ3 ）が適している。
【００５７】
熱膨張の差がどの程度許容できるかどうかは、接続端子（パッド）の大きさとピッチ、接続基板の大きさに依存するが、本発明の目的とするチップ間の接続の信頼性の確保のためには、接続基板の構成材料の熱膨張率と半導体基板の構成材料のそれとの差は、±５．０×１０-6以内であることが好ましい。
【００５８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００５９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るマルチチップ半導体装置の断面図である。
【００６０】
このマルチチップ半導体装置は、２つのチップ１1 ，１2 がセラミック製の積層配線基板９を介して接続された構成となっている。チップ１1 ，１2 は、大きく分けて、素子が集積形成されたシリコン基板２と、素子を所定の関係に接続するための多層配線層３とから構成されている。
【００６１】
チップ1 の多層配線層３に設けられたパッド６は、半田バンプ８を介して、積層配線基板９に設けられたパッド６に電気的に接続している。このパッド６に電気的に接続している積層配線基板９に設けられた他のパッド６は、チップ１2 の多層配線層３に設けられたパッド６に電気的に接続している。このようにして、上下の２つのチップ1 ，チップ１2 は、これらの間に設けられた積層配線基板９を介して互いに電気的に接続されることになる。
【００６２】
また、チップ１2 には、シリコン基板２を貫通する導電性の貫通プラグ４（導電性プラグ）が設けられている。この貫通プラグ４は、チップ１2 に設けられたパッド６、その上のバンプ８を介して、積層配線基板９に設けられたパッド６に電気的に接続している。
【００６３】
貫通プラグ４は素子形成領域の外側に形成され、貫通プラグ４とシリコン基板２（貫通孔）との間には、絶縁膜５が設けられている。この絶縁膜５と貫通プラグ４とで接続プラグが構成されている。
【００６４】
また、チップ１2 の多層配線層３とは反対側のシリコン基板２のシリコン領域、つまり貫通プラグ４以外の領域は絶縁膜７で被覆されている。このような貫通プラグ４には、放熱を促進する効果がある。
【００６５】
放熱を促進する他の手段としては、積層配線基板９をチップ１1 ，１2 よりも熱伝導率の高い材料で形成することがあげられる。具体的には、Ｓｉチップの場合であれば、ＳｉＣやＳｉＮなどの絶縁材料があげられる。また、第２の実施形態で説明するように金属プレートを内部に埋め込んでも良い。
【００６６】
本実施形態によれば、チップ１1 上に積層配線基板９を介してチップ１2 を積層しているので、複数のチップを平面位置する従来のマルチチップ半導体装置とは異なり、装置の平面面積を小さくすることができる。
【００６７】
また、本実施形態によれば、積層配線基板９を介してチップ１1 に電気的に接続した貫通プラグ４を有するチップ１2 を使用しているため、貫通プラグ４に検査プローブをあてることにより、装置の検査を行なえる。ここで、貫通プラグ４は半導体基板２の裏面に露出しているため、貫通プラグ４に検査プローブを容易にあてることができる。したがって、本実施形態によれば、装置の検査を容易に行なえるようにある。
【００６８】
また、ここでは、チップが２個の場合について説明したが、本実施形態では、積層配線基板９によりチップ同士を接続しているので、Ｆａｃｅ ｔｏ Ｆａｃｅによりチップ同士を接続する従来のマルチチップ半導体装置とは異なり、チップの積層枚数が２枚に限定されるという問題はない。
【００６９】
したがって、本実施形態によれば、装置の平面面積が小さく、かつ装置の検査を容易に行なえ、かつ積層枚数が２枚に限定されないマルチチップ半導体装置を実現できるようになる。
【００７０】
なお、本実施形態では、貫通プラグ４をチップ１2 に設けたが、チップ１1 に設けても良いし、あるいはチップ１1 ，１2 の両方に設けても良い。
【００７１】
（第２の実施形態）
図２、図３は、図１のマルチチップ半導体装置の貫通プラグ４の形成方法を示す工程断面図である。なお、以下の図において、前出した図と同一符号は同一部分または相当部分を示し、詳細な説明は省略する。
【００７２】
まず、図２（ａ）に示すように、シリコン基板２を用意する。このシリコン基板２は、素子分離前、素子分離後、素子形成途中および素子形成後のいずれの段階のものでも良い。
【００７３】
図中、丸印で囲んだ領域に、素子形成前、ＳＴＩ素子分離後、ＭＯＳトランジスタ上に保護膜（ＢＰＳＧ）を形成した後（素子形成後）の基板を示す。素子形成後としては、他に配線を形成した後があげられる。
【００７４】
また、素子形成途中としては、例えば、イオン注入により必要なウェルを基板表面に形成した後の次の工程や、ゲート電極を形成した後の次の工程があげられる。
【００７５】
次に図２（ｂ）に示すように、ＳｉＯ2 からなる厚さ１μｍのマスクパターン１１をシリコン基板２上に形成した後、エッチングガスがＦ系ガスのＲＩＥを用いて、マスクパターン１１をマスクとしてシリコン基板２を選択的にエッチングし、シリコン基板２の表面に深さ１００μｍの溝１２を形成する。この溝１２は最終的には貫通孔となる。
【００７６】
なお、ここでは、構成材料がＳｉＯ2 のマスクパターン１１を用いたが、その代わりに、構成材料がＡｌやＡｌ2 Ｏ3 等のＳｉに対して高選択比を有する材料のマスクパターン１１を用いても良い。
【００７７】
また、溝１２（貫通孔）を形成する加工技術はＲＩＥに限定されるものではなく、光エッチング、ウエットエッチング、超音波加工、放電加工を用いることもできる。さらに、上記加工技術を適宜組み合わせても良い。なお、ＲＩＥまたは光エッチングと、ウエットエッチングとを組み合わせた方法については後で説明する。
【００７８】
次に図２（ｃ）に示すように、マスクパターン１１を除去した後、全面に厚さ１００ｎｍのＳｉＯ2 膜、厚さ１００ｎｍのＳｉ3 Ｎ4 膜をＬＰＣＶＤ法を用いて順次堆積して、ＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜からなる積層構造の絶縁膜５を形成する。なお、積層構造の絶縁膜５の代わりに、単層の絶縁膜を用いても良い。
【００７９】
次に図２（ｄ）に示すように、貫通プラグとなる、Ｂ等の不純物がドープされた低抵抗の多結晶シリコン膜４を、溝１２から溢れる厚さに全面に形成して、溝１２内を多結晶シリコン膜４で埋め込む。
【００８０】
多結晶シリコン膜４の形成方法としては、例えば、ＣＶＤ法、スパッタ法を用いる。また、多結晶シリコン膜４の代わりに、金属膜を用いる場合には、メッキ法を用いることもできる。
【００８１】
なお、ここでは、貫通プラグとなる導電性膜として、不純物がドープされた多結晶シリコン膜４を用いたが、その代わりに、不純物がドープされたアモルファスシリコン膜を用いても良い。さらに、Ｗ膜、Ｍｏ膜、Ｎｉ膜、Ｔｉ膜等の金属、またはこれらの金属シリサイド膜を用いても良い。
【００８２】
次に図３（ａ）に示すように、ＣＭＰ法やエッチバック法等の方法を用いて、シリコン基板２の表面が露出するまで、多結晶シリコン膜４、絶縁膜５を後退させる。この結果、溝１２内に絶縁膜５を介して多結晶シリコン膜（貫通プラグ）４が埋め込まれた構造が形成される。
【００８３】
次に図３（ｂ）に示すように、貫通プラグ４が形成された側のシリコン基板２上に多層配線層３を形成する。この多層配線層３を形成する前に、素子分離、素子形成は行なっておく。次いでこの多層配線層３の表面に溝を形成した後、この溝にパッド６を形成する。
【００８４】
次に図３（ｃ）に示すように、貫通プラグ４が形成された側と反対側のシリコン基板２の表面（以下、裏面という）を、溝１２の底部の絶縁膜５が露出するまで、シリコン基板２を後退させる。シリコン基板２の後退（薄化）は、例えば、ＣＭＰ、化学研磨、機械研磨、ウエットエッチング、プラズマエッチングまたはガスエッチングの加工技術を用いた方法、またはこれら加工技術を組み合わせた方法により行なう。
【００８５】
次に図３（ｄ）に示すように、溝１２の底部の絶縁膜５より上の、溝１２の側壁の絶縁膜５が露出するまで、シリコン基板２の裏面を選択的にエッチングする。このエッチングには、例えば、ＣＤＥ、ＲＩＥまたはウエットエッチングを用いる。
【００８６】
次に同図（ｄ）に示すように、プラズマＣＶＤ法を用いて、シリコン基板２の裏面にＳｉＯ2 からなる絶縁膜７（第２の絶縁膜）を堆積する。
【００８７】
なお、低温プロセスが要求される場合には、ＳｉＯ2 からなる絶縁膜７の代わりに、ＳＯＧ膜等の塗布膜を用いると良い。また、シリコン基板２が受ける応力を小さくしたい場合には、ＳｉＯ2 の代わりに、ポリイミド等の有機材料からなる絶縁膜を用いると良い。
【００８８】
次に図３（ｅ）に示すように、シリコン基板２の裏面が露出するまで、ＣＭＰ法を用いて貫通プラグ４、絶縁膜５，７を研磨する。
【００８９】
この結果、貫通孔（溝１２）に貫通プラグ（多結晶シリコン膜４）が埋め込まれ、かつシリコン基板２の裏面のシリコン領域が絶縁膜７で被覆された構造が形成される。
【００９０】
以上述べたように、本実施形態では、シリコン基板２の表面に該シリコン基板２を貫通しない溝１２を形成した後、裏面からシリコン基板２等を研磨することにより、貫通孔（溝１２）が貫通プラグ（多結晶シリコン膜４）で埋め込まれた構造を形成している。
【００９１】
したがって、本実施形態によれば、もとのシリコン基板２が厚くても（通常は厚い）、深い貫通孔を形成する必要がないので、貫通孔（溝１２）が接続プラグ（多結晶シリコン膜４、絶縁膜５）で埋め込まれた構造を容易に形成できるようになる。
【００９２】
なお、裏面のシリコン領域を絶縁膜７で覆う必要がない場合には、図３（ｃ）の工程で、多結晶シリコン膜４が露出するまで、シリコン基板２および絶縁膜５を研磨することで、貫通孔（溝１２）が接続プラグ（多結晶シリコン膜４、絶縁膜５）で埋め込まれた構造が完成する。
【００９３】
また、シリコン基板２の研磨（後退）は、シリコン基板２をウェハから切り出した後に行なうことが好ましい。何故なら、ウェハは一般に大きく、機械的強度が弱いので、均一に研磨（後退）を行なうのが困難であるからである。
【００９４】
図４に、種々の構造の接続プラグの断面図を示す。これは図３（ｂ）の工程に相当する断面図である。なお、図において、多層配線層３、パッド６、絶縁膜７は省略してある。
【００９５】
図４（ａ）は、低ストレス膜１３を有する接続プラグを示している。
【００９６】
すなわち、この接続プラグの外側は導電性膜４ａで構成され、内側は半導体基板２ａとの熱膨脹係数の差が、導電性膜４ａよりも小さい低ストレス膜１３で構成されている。
【００９７】
低ストレス膜１３は、絶縁膜、半導体膜、金属膜のいずれでも良い。このような接続プラグを用いることにより、シリコン基板２が受ける応力を低減できるようになる。
【００９８】
なお、本実施形態のように、貫通プラグ（多結晶シリコン膜４）と半導体基板（シリコン基板２）との構成材料（シリコン）が同じ場合には、このような構造は必ずしも必要ではない。
【００９９】
図４（ｂ）は、キャップ金属膜１４を有する接続プラグを示している。すなわち、多結晶シリコン膜４は、貫通孔の途中の深さまでしか形成されておらず、この多結晶シリコン膜４の上面には、貫通孔を充填するようにキャップ金属膜１４が形成されている。また、図４（ｃ）は、キャップ金属膜１４の代わりに、キャップ絶縁膜１５を用いた接続プラグを示している。
【０１００】
図５は、溝１２の他の形成方法を示す工程断面図である。これは、ＲＩＥまたは光エッチングと、ウエットエッチングとを組み合わせた形成方法である。
【０１０１】
まず、図５（ａ）に示すように、主面が｛１００｝のシリコン基板２上にマスクパターン１１を形成した後、このマスクパターン１１をマスクにしてシリコン基板２をエッチングして、断面形状が長方形の溝１２1 を形成する。
【０１０２】
ここで、エッチングとしては、ＲＩＥ、または光エッチング（光化学エッチング、光溶発（光アブレーション）エッチング）を用いる。特に光エッチングは、高速エッチング、低ダメージという利点を有するので、深い溝１２1 を形成するのに適している。光化学エッチングの場合には、例えば、エッチングガスとしてＣｌ2 ガス、励起光として紫外線を用いる。
【０１０３】
次に図５（ｂ）に示すように、マスクパターン１１をマスクにしてシリコン基板２をウエットエッチングして、｛１１１｝面を露出させる。この結果、断面形状が三角形の溝１２2 が形成される。エッチング液としては、例えば、温度が６０〜９０℃のＫＯＨ溶液を用いる。
【０１０４】
次に同図（ｂ）に示すように、溝１２2 内に、例えば、Ｎｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ等の金属ボール１６を配置する。具体的には、金属ボール１６を溝１２2 の底の部分に配置する。
【０１０５】
次に図５（ｃ）に示すように、熱処理により、金属ボール１６とシリコン基板２とを反応させて、溝１２2 の下部のシリコン基板２に金属シリサイド膜１７を形成する。
【０１０６】
次に図５（ｄ）に示すように、金属シリサイド膜１７を選択的にエッチング除去して、より深い溝１２3 を形成する。最後に、絶縁膜形成および金属埋め込みを行なった後、基板裏面を研磨することにより、深い貫通孔が得られる。
【０１０７】
このように孔を段階的に深くすることにより、深い孔を容易に形成できるようになり、したがって、深い貫通孔を容易に形成できるようになる。
【０１０８】
図６に、貫通プラグの他の形成方法を示す。
【０１０９】
図６（ａ）は、全面に貫通プラグとしての導電ペースト１８を塗布した後、熱処理により導電ペースト１８を流動化させて、溝内に導電ペースト１８を埋め込むという方法を示している。この後、溝外の余分な導電ペースト１８は、ＣＭＰ法等を用いて除去する。
【０１１０】
図６（ｂ）は、全面に貫通プラグとしての複数の金属微粒子１９を堆積して、溝内を微粒子１９で埋め込んだ後、溝外の余分な金属微粒子１９をＣＭＰ法等を用いて除去するという方法を示している。
【０１１１】
なお、金属微粒子１９の代わりに、金属粒が分散された溶剤（懸濁液）を用いても良い。
【０１１２】
図６（ｃ）は、全面にシリコン膜２０を堆積し、次にシリコン膜２０上にＴｉ膜等の高融点金属膜（不図示）を堆積した後、熱処理により貫通プラグとしての金属シリサイド膜２１を形成するという方法を示している。この後、溝外の余分な金属シリサイド膜２１をＣＭＰ法等を用いて除去する。
【０１１３】
シリコン膜は絶縁膜上にコンフォーマルに堆積する。したがって、溝が深くても、シリコン膜２０は溝内の絶縁膜５の全体を被覆するので、溝の側面および底面の全面を被覆する金属シリサイド膜２１を形成することが可能となる。なお、溝内に空胴部が残った場合には、例えば低ストレス膜で埋めると良い。
【０１１４】
図７に、貫通プラグのさらに別の形成方法を示す。
【０１１５】
まず、図７（ａ）に示すように、溝１２の側面および底面の全面を被覆するが、溝１２の内部を充填しない厚さのシリコン膜２２を形成する。この後、同図（ａ）に示すように、溝１２内に直径１０μｍ程度のＮｉ粒２３（金属ボール）を配置する。
【０１１６】
次に図７（ｂ）に示すように、熱処理により、シリコン膜２２とＮｉ粒２３とを反応させ、溝１２内に貫通プラグとしてのＮｉシリサイド膜２４を形成する。ここで、溝１２内には十分な量のシリコン膜２２およびＮｉ粒２３がないので、Ｎｉシリサイド膜２４の上部には空胴部が残る。
【０１１７】
最後に、図７（ｃ）に示すように、全面にキャップ膜２５となる絶縁膜または金属膜を堆積した後、この絶縁膜または金属膜を研磨して、Ｎｉシリサイド膜２４の上部の空胴部をキャップ膜２５で埋める。
【０１１８】
なお、貫通プラグを形成する方法はこれまでに述べた方法（ＣＶＤ法、スパッタ法、メッキ法、導電ペーストを用いた方法、金属微粒子を用いた方法、金属ボールを用いた方法、懸濁液を用いた方法）に限定されるものではなく、これらの方法を適宜組み合わせた方法など種々の方法が可能である。
【０１１９】
（第３の実施形態）
図８は、本発明の第３の実施形態に係るマルチチップ半導体装置の断面図である。図９は、図８のマルチチップ半導体装置の接続基板の平面図である。
【０１２０】
このマルチチップ半導体装置の特徴は、隣り合う上下の２つのチップを、貫通プラグおよびヒータを有する接続基板を介して、互いに電気的に接続したことにある。
【０１２１】
すなわち、チップ１1 の多層配線層３に設けられたパッド６は半田バンプ８を介して接続基板３１1 の貫通プラグ４に接続し、この接続基板３１1 の貫通プラグ４は半田バンプ８を介してチップ１2 の貫通プラグ４に接続している。
【０１２２】
このようにして、隣り合う上下の２つのチップ１1 ，１2 は、その間に設けられた接続基板３１1 の貫通プラグ４を介して、互いに電気的に接続することになる。同様にして、チップ１2 は、接続基板３１2 の貫通プラグ４を介して、チップ１3 と電気的に接続することになる。貫通プラグ４の形成方法は、第２の実施形態のそれに準じる。
【０１２３】
また、接続基板３１1 ，３１2 は、チップ１1 〜１3 よりも熱伝導率が十分に高くなるように形成されている。
【０１２４】
具体的には、接続基板３１1 ，３１2 の構成材料は、シリコン基板２の構成材料であるシリコンよりも熱伝導率の高い材料、例えばＳｉＣ、ＳｉＮ等の絶縁材料により形成されている。なお、図には、接続基板３１2 の構成材料が絶縁材料である場合のものを示している。このため、貫通プラグ４が埋め込まれた貫通孔の側面には絶縁膜は形成されていない。
【０１２５】
さらに、接続基板本体（貫通プラグ４＋接続基板３１1 、貫通プラグ４＋接続基板３１2 ）の内部には、それよりも熱伝導率の高い金属プレート３２が埋め込まれている。この金属プレート３２の構成材料は、例えばＷ、Ｃｕなどの金属である。なお、金属プレート３２は、接続基板３１1 ，３１2 の表面に設けても良いし、内部および表面の両方に設けても良い。
【０１２６】
また、接続基板３１1 ，３１2 の表面および裏面には、それぞれ半田バンプ８の周辺部を囲むように、ヒータ３３が埋込み形成されている。ヒータ３３は、接続基板３１1 ，３１2 に設けられたＷ等からなる電源ライン３４を介して、外部電源に接続されている。
【０１２７】
各電源ライン３４は独立に制御でき、これにより接続基板３１1 の表面および裏面にそれぞれ埋込み形成されたヒータ３３、ならびに接続基板３１2 の表面および裏面にそれぞれ埋込み形成されたヒータ３３、つまり４個のヒータをそれぞれ独立に制御できるようになっている。また、電源ライン３４はキャパシタを構成し、安定した電源の供給が可能となっている。
【０１２８】
なお、図中、３５は配線基板、３６は多層配線層を示している。また、３１3 は接続基板３１1 ，３１2 と同様の接続基板を示しているが、チップ同士の接続には用いられない。この接続基板３１3 は放熱板として用いられるものであるが、必ずしも必要ではない。また、半導体基板の貫通孔側壁の絶縁膜は省略してある。
【０１２９】
本実施形態では、接続基板３１1 ，３１2 が、チップ１1 〜１3 よりも熱伝導率が十分に高いことから、チップ１1 〜１3 の動作時にチップ１1 〜１3 が発熱しても、その熱は接続基板３１1 ，３１2 を介して外部に効果的に逃がすことができる。これにより、発熱によるチップ１1 〜１3 の動作特性の劣化や、チップ１1 〜１3 の短命化を防止できるようになる。
【０１３０】
また、本実施形態によれば、接続基板３１1 ，３１2 に設けられた、独立に制御できるヒータ３３により、検査により不良と判定されたチップに接続したバンプのみを選択的に溶融することで、接続基板から不良なチップのみを選択的に分離することができるので、チップのリペアを容易に行なえるようになる。
【０１３１】
図１０にリペアの様子を示す。なお、図には、説明に必要な参照番号のみしか付していないが、マルチチップ半導体装置の構成は図８に示したものと同じである（他の実施形態においても同様）。
【０１３２】
図１０（ａ）は検査プローブによりチップの検査を行なっている様子を示しており、図１０（ｂ）は検査により不良と判定されたチップ１2 と、それに接続された接続基板３１2 を取り除く様子を示している。なお、図１０（ｂ）の工程でチップ１2 と、それに接続された接続基板３１1 を取り除いても良い。
【０１３３】
この後、接続基板３１2 からチップ１2 を分離し、接続基板３１2 に新しいチップを接続する。次にこの新しいチップが接続された接続基板３１2 を元の通りに接続する。この後、チップの検査を行なって合格であれば、リペアは終了するが、不合格の場合には、合格になるまで上記ステップを繰り返す。
【０１３４】
なお、本実施形態では、半田バンプ８の周辺部を囲むようにヒータ３３を形成し、半田バンプ８の周辺部を優先的に加熱する場合について説明したが、接続基板全体を加熱するようにヒータ３３を設けた場合でも、従来よりもリペアを容易に行なえる。
【０１３５】
（第４の実施形態）
図１１は、本発明の第４の実施形態に係るマルチチップ半導体装置の断面図である。
【０１３６】
本実施形態が第３の実施形態と異なる点は、接続基板３１1 〜３１3 に放熱フィン３７を設けたことにある。この放熱フィン３７は、例えば接着剤により接続基板３１1 〜３１3 に固定される。なお、メタライズすることにより固定するなど他の固定方法を用いても良い。
【０１３７】
本実施形態によれば、接続基板３１1 〜３１3 から熱を逃がすだけではなく、それよりも熱伝導率の高い放熱フィン３７からも熱を逃がすることができるので、チップ１1 〜１3 から熱をより効果的に逃がすことができる。
【０１３８】
（第５の実施形態）
図１２は、本発明の第５の実施形態に係るマルチチップ半導体装置の断面図である。
【０１３９】
本実施形態が第４の実施形態と異なる点は、発熱量の大きいチップのみに放熱フィン３７を設けたことにある。ここでは、チップ１2 ，１3 がチップ１1 よりも発熱量が大きいとしている。この場合、チップ１3 に放熱板としての接続基板３１3 を設ける必要がなくなり、積層方向に関して装置の微細化を図ることができる。
【０１４０】
（第６の実施形態）
図１３は、本発明の第６の実施形態に係るマルチチップ半導体装置の断面図である。
【０１４１】
本実施形態が第３の実施形態と異なる点は、接続基板３１2 の内部を多層配線化し、配線を再配列したことにある。具体的には、半田バンプ８ａはその上の半田バンプ８ｂに接続せずに、プラグ３８ａ、配線層３９ａ、プラグ３８ｂを介して左上の半田バンプ８ｃに接続し、また、半田バンプ８ｄはその上の半田バンプ６ｃに接続せずに、プラグ３８ｃを介して配線層３９ｂに接続している。
【０１４２】
なお、ヒータ３３はチップ１3 の表面および裏面に埋込み形成され、配線層３９ａ，３９ｂとから離れた位置に設けられているが、ヒータ３３をチップ１3 の内部に形成し、配線層３９ａ，３９ｂと同じレイヤに設けても良い。
【０１４３】
（第７の実施形態）
図１４は、本発明の第７の実施形態に係るマルチチップ半導体装置の断面図である。
【０１４４】
本実施形態が第３の実施形態と異なる点は、接続基板の内部にキャパシタを設け、チップに供給される電源の安定化を図ったことにある。接続基板３１3 について説明すると、電源線４０の上下にグランド線４１が存在するように、接続基板３１3 内に電源線４０、グランド線４１を形成する。これにより、上下方向に２つの直接接続されたキャパシタが形成される。
【０１４５】
なお、接続基板３１3 の構成材料は絶縁材料である。また、図中、４２、４３は配線を示している。配線４２，４３はそれぞれパッドを介してバンプに接続するがこれらのパッドは省略してある。また、接続基板３１3 以外の他の接続基板（不図示）についても、同様なキャパシタが形成されている。
【０１４６】
（第８の実施形態）
図１５は、本発明の第８の実施形態に係るマルチチップ半導体装置の断面図である。
【０１４７】
本実施形態のマルチチップ半導体装置は、上層のＳｉチップ５１1 がＳｉで形成された積層配線基板５２1 ，５２2 によって下層のＳｉチップ５１2 ，５１3 に接続されている構成になっている。図中、５０はＳｉチップ５１1 〜５１3 の素子形成面を示している。
【０１４８】
Ｓｉチップ５１1 に設けられたパッド５３は、ハンダバンプ５４を介して、積層配線基板５２1 に設けられたパッド５５に接続している。このパッド５５は、積層配線基板５２1 に形成された図示しない配線層、この配線層に接続した貫通プラグ４、積層配線基板５２1 に設けられたパッド５６およびハンダバンプ５７を介して、積層配線基板５２2 に設けられたパッド５８に接続している。ここでは、貫通プラグ４、上記配線層はその本来の目的を十分に発揮するためにＣｕ、Ａｌ等の金属を通常は使用するが、熱膨張率を同じにすることに重点を置きたい場合には、高不純物濃度のＳｉ膜で形成されたものを使用すると良い。
【０１４９】
パッド５８は、積層配線基板５２2 に形成された図示しない配線層、この配線層に接続したパッド５９、およびハンダバンプ６０を介して、Ｓｉチップ５１2 ，５１3 に設けられたパッド６１に接続している。上記配線層は上述したように金属材料、もしくは高不純物濃度のＳｉ膜を使用する。
【０１５０】
このようにして上層のＳｉチップ５１1 は、積層配線基板５２1 ，５２2 を介して下層のＳｉチップ５１2 ，５１3 に接続している。
【０１５１】
また、積層配線基板５２1 は、パッド５６、ハンダバンプ５７、およびパッド５８を介して、積層配線基板５２2 に接続している。積層配線基板５２2 は、同様にして、パッド６２、ハンダバンプ６３、およびパッド６４を介して、プラスチック基板６５に接続している。プラスチック基板６５にはパッド６６、ハンダバンプ６７が設けられ、またプラスチック基板６５中にはパッド６４，６６間を接続する配線層６８が形成されている。
【０１５２】
Ｓｉチップ５１1 と積層配線基板５２1 との間、Ｓｉチップ５１2 ，５１3 と積層配線基板５２2 とのそれぞれの間には、フィラーが混入されていない接着剤６９が充填されている。
【０１５３】
接着剤６９にフィラーが混入されていなくても、Ｓｉチップ５１1 〜５１3 の構成材料と積層配線基板５２1 ，５２2 のそれとは同じＳｉであり、したがってＳｉチップ５１1 〜５１3 の熱膨張係数と積層配線基板５２1 ，５２2 のそれとが等しくなるため、信頼性の高い接続を得ることができる。
【０１５４】
一方、積層配線基板５２2 とプラスチック基板６５とは互いに構成材料が異なるので、積層配線基板５２2 とプラスチック基板６５との間には、フィラーが混入された接着剤７０が充填されており、これら５２2 ，６５の間の接続の信頼性は確保されている。
【０１５５】
ここで、積層配線基板５２1 ，５２2 には素子が形成されていないため、ハンダバンプ６３間のピッチを所望の値に設定できる。そのため、ハンダバンプ６３間に接着剤７０が確実に入る程度に、ハンダバンプ６３間のピッチを取ることができる。
【０１５６】
以上述べたように実施形態では、積層配線基板５２1 ，５２2 とＳｉチップ５１1 〜５１3 とが同じＳｉで形成されているので、ハンダバンプ５４，６０に熱歪みはほとんど生じない。
【０１５７】
したがって、Ｓｉチップ５１1 〜５１3 の高集積化がさらに進んで、Ｓｉチップ５１1 と積層配線基板５２1 との間の距離、Ｓｉチップ５１2 ，５１3 と積層配線基板５２2 との間の距離が短くなっても、これらの間の接続の信頼性は確保され、したがって上層のＳｉチップ５１1 と下層のＳｉチップ５１2 ，５１3 との間の接続の信頼性を確保できるようになる。
【０１５８】
また、積層配線基板５２1 ，５２2 とＳｉチップ５１1 〜５１3 とが同じＳｉで形成されているので、これらの熱膨張率を近づける必要なく、したがってフィラーが入っていない接着剤６９を用いることができる。
【０１５９】
したがって、Ｓｉチップ５１1 〜５１3 の高集積化がさらに進んで、Ｓｉチップ５１1 と積層配線基板５２1 との間の距離、Ｓｉチップ５１2 ，５１3 と積層配線基板５２2 との間の距離が短くなっても、接着剤６９が充填されない部分は生じないので、上層のＳｉチップ５１1 と下層のＳｉチップ５１2 ，５１3 との間の接続の信頼性を確保できるようになる。
【０１６０】
また、第１の実施形態と同様の理由により、装置の平面面積を小さくすることができる。
【０１６１】
また、本実施形態では、素子の形成されたＳｉチップ５１1 〜５１3 には貫通プラグを形成する必要がないので、コストの上昇を抑制できる。もちろん、貫通プラグを有するＳｉチップ５１1 〜５１3 を用いて、Ｓｉチップ５１1 とＳｉチップ５１2 ，５１3 とを積層配線基板５２1 だけを介して接続する構成にしても良い。
【０１６２】
図１６〜図１８は、本実施形態のマルチチップ半導体装置の製造方法を示す工程断面図である。
【０１６３】
まず、図１６（ａ）に示すように、Ｓｉ基板の素子形成面５０に図示しない素子を集積形成し、次にパッド５３を形成してＳｉチップ５１1 を作成し、続いてパッド５３上にハンダバンプ５４を形成する。
【０１６４】
次に図１６（ｂ）に示すように、Ｓｉ基板にＳｉからなる貫通プラグ４および配線層、ならびにパッド５５を形成して積層配線基板５２1 を作成する。パッド５５はパッド３３に対応した位置に形成する。パッド３３，５５は一辺が２０μｍの正方形で、パッド３３，５５のピッチは３０μｍ（パッド間の距離は１０μｍ）である。
【０１６５】
次に図１６（ｃ）に示すように、Ｓｉチップ５１1 のハンダバンプ５４と積層配線基板５２1 のパッド５５との位置合わせを行い、これら５４，５５を接合した後、Ｓｉチップ５１1 と積層配線基板５２1 との間にフィラーが混入されていないエポキシ系の接着剤６９を充填することによって、積層配線基板５２1 上にＳｉチップ５１1 がフリップチップボンディングされてなるユニット７１1 を形成する。
【０１６６】
積層配線基板５２1 を構成するＳｉ基板とＳｉチップ５１1 を構成するＳｉ基板との距離は２０μｍとする。そのためには、ハンダバンプ５４の大きさは２０μｍφ程度で良い。
【０１６７】
次に図１７（ｄ）に示すように、Ｓｉ基板の素子形成面５０に図示しない素子を集積形成し、次にパッド６１を形成してＳｉチップ５１2 を作成し、続いてＳｉチップ５１2 のパッド６１上にハンダバンプ６０を形成する。次に同図（ｄ）に示すように、同様にしてＳｉチップ５１2 を作成し、続いてＳｉチップ５１2 のパッド６１上にハンダバンプ６０を形成する。
【０１６８】
次に図１７（ｅ）に示すように、Ｓｉ基板にＳｉからなる貫通プラグ４および配線層、パッド５８，５９，６２を形成して積層配線基板５２2 を作成し、次にパッド５８上にハンダバンプ５７を形成する。
【０１６９】
次に図１７（ｆ）に示すように、ユニット７１1 の場合と同様に、位置合わせ、接合、接着剤６９の充填を行って、積層配線基板５２2 上にＳｉチップ５１2 ，５１3 がフリップチップボンディングされてなるユニット７１2 を形成する。
【０１７０】
次に図１８（ｇ）に示すように、ハンダバンプ５８とパッド５６とを接合することによって、ユニット７１1 とユニット７１2 とを接続する。
【０１７１】
このとき、積層配線基板５２1 ，５２2 、Ｓｉチップ５１2 〜５１3 がＳｉで形成されているので、熱膨張率の違いによる熱歪みは無い。そのため、各バンプの大きさとピッチの設計は、熱膨張率の違いによる熱歪みは考慮せずに、積層配線基板５２1 ，５２2 間のＳｉチップ５１2 ，５１3 の厚さだけを考慮して行えば良い。
【０１７２】
積層配線基板５２2 の下面に形成されたパッド６２は、プラスチック基板６５のハンダバンプ６３と接続されるため、パッド６２の直径およびピッチはそれぞれ１００μｍ、２００μｍ程度以上取る必要がある。また、積層配線基板５２2 にはピッチを緩和するための配線層が形成されている。
【０１７３】
最後に、図１８（ｈ）に示すように、パッド６４，６６、配線層６８を有するプラスチック基板６５を形成し、次にパッド６４，６６上にハンダバンプ６３，６７を形成し、次にプラスチック基板６５と、ユニット７１1 が接続されたユニット７１2 とを位置合わせして接合した後、プラスチック基板６５とユニット７１2 との間に歪みを緩和するためにＳｉＯ2 のフィラーが入った接着剤７０を充填して、図１５に示したマルチチップ半導体装置が完成する。
【０１７４】
本実施形態では、積層配線基板５２1 ，５２2 の基板としてＳｉ基板を用いている。そのため、大量生産によって安価で均質な積層配線基板５２1 ，５２2 を形成することができる。
【０１７５】
また、積層配線基板５２1 ，５２2 に形成する配線層のデザインルールは、Ｓｉチップ５１1 ，５１2 に形成する配線層のそれに比べて遥かに緩い（例えば数μｍのオーダー）。そのため、歩留まりもほぼ１００％を得ることができる。また、ＭＯＳトランジスタ、キャパシタ等の素子を形成する必要がないので、Ｓｉ基板の汚染を考慮する必要はほとんどなく、プロセスも簡略化できる。
【０１７６】
なお、本実施形態では、チップの構成材料と積層配線基板の構成材料とが同じ場合について説明したが、熱膨張係数がほぼ等しければ、構成材料は異なっていても良い。また、この場合、作用の項で説明したいように、チップよりも積層配線基板（接続基板）の放熱性が高くなる構成材料の組み合わせが良い。
【０１７７】
また、同じ構成材料の場合には、積層配線基板に放熱フィン等の放熱手段を設けたり、あるいは積層配線基板に形成する貫通プラグに放熱機能を持たせることにより、例えば積層配線基板の構成材料よりも放熱性の高い材料で貫通プラグを形成すると良い。具体的には、チップおよび積層配線基板の構成材料がＳｉの場合であれば、表１からＳｉＣやＡｌＮを用いれば良いことが分かる。
【０１７８】
【発明の効果】
以上詳述したように第１の本発明によれば、複数のチップを積層しているので、装置の平面面積を小さくでき、しかも導電性プラグが形成されたチップを一番上または一番下に配置することにより、上記導電性プラグに検査プローブを容易にあてることが可能となるため、装置の検査を容易に行なえるようになる。
【０１７９】
また、第２の本発明によれば、複数のチップを積層しているので、装置の平面面積を小さくでき、しかも接続基板のほうがチップよりも放熱性が高いので、放熱性の改善を図ることができる。
【０１８１】
また、第３の発明によれば、複数のチップを積層しているので、装置の平面面積を小さくでき、しかも接続基板の構成材料の熱膨張係数と半導体基板の構成材料のそれとがほぼ等しいので、接続部材にバンプおよび接着剤を用いても、上下のチップ間の接続の信頼性を確保できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るマルチチップ半導体装置の断面図
【図２】本発明の第２の実施形態に係るマルチチップ半導体装置の貫通プラグの前半の形成方法を示す工程断面図
【図３】本発明の第２の実施形態に係るマルチチップ半導体装置の貫通プラグの前半の形成方法を示す工程断面図
【図４】貫通プラグを示す断面図
【図５】溝の形成方法を示す工程断面図
【図６】貫通プラグの他の形成方法を示す工程断面図
【図７】貫通プラグのさらに別の形成方法を示す工程断面図
【図８】本発明の第３の実施形態に係るマルチチップ半導体装置の断面図
【図９】図８のマルチチップ半導体装置の接続基板の平面図
【図１０】図８のマルチチップ半導体装置のリペアの様子を示す図
【図１１】本発明の第４の実施形態に係るマルチチップ半導体装置の断面図
【図１２】本発明の第５の実施形態に係るマルチチップ半導体装置の断面図
【図１３】本発明の第６の実施形態に係るマルチチップ半導体装置の断面図
【図１４】本発明の第７の実施形態に係るマルチチップ半導体装置の断面図
【図１５】本発明の第７の実施形態に係るマルチチップ半導体装置の断面図
【図１６】図１５のマルチチップ半導体装置の製造方法を示す工程断面図
【図１７】図１６に続く同マルチチップ半導体装置の製造方法を示す工程断面図
【図１８】図１７に続く同マルチチップ半導体装置の製造方法を示す工程断面図
【図１９】従来のマルチチップ半導体装置の断面図
【図２０】従来の他のマルチチップ半導体装置の断面図
【図２１】従来のさらに別のマルチチップ半導体装置の断面図
【図２２】従来の実装方法としてワイヤーボンディングを用いたマルチチップ半導体装置の断面図
【図２３】従来の実装方法としてＴＡＢを用いたマルチチップ半導体装置の断面図
【図２４】従来の実装方法としてフリップチップを用いたマルチチップ半導体装置の断面図
【符号の説明】
１1 ，１2 ，１3 …チップ
２…シリコン基板
３…多層配線層
４…貫通プラグ（導電性プラグ）
４ａ…導電性膜
５…絶縁膜
６…パッド
７…絶縁膜
８…半田バンプ
９…積層配線基板（接続基板）
１１…マスクパターン
１２，１２1 〜１２3 …溝
１３…低ストレス膜
１４…キャップ金属膜
１５…キャップ絶縁膜
１６…金属ボール
１７…金属シリサイド膜
１８…導電ペースト
１９…金属微粒子
２０…シリコン膜
２１…金属シリサイド膜
２２…シリコン膜
２３…Ｎｉ粒
２４…Ｎｉシリサイド膜
２５…キャップ膜
３１1 〜３１3 …接続基板
３２…金属プレート（高熱伝導率部材、導電性プレート）
３３…ヒータ（発熱部）
３４…電源ライン
３５…配線基板
３６…多層配線層
３７…放熱フィン
３８ａ〜３８ｃ…プラグ
３９ａ，３９ｂ…配線層
４０…電源線
４１…グランド線
４２，４３…配線
５０…素子形成面
５１1 ，５１2 ，５１3 …Ｓｉチップ
５２1 ，５２2 …積層配線基板（接続基板）
５３…パッド
５４…ハンダバンプ
５５…パッド
４…貫通プラグ
５６…パッド
５７…ハンダバンプ
５８，５９…パッド
６０…ハンダバンプ
６１，６２…パッド
６３…ハンダバンプ
６４…パッド
６５…プラスチック基板
６６…パッド
６７…ハンダバンプ
６８…配線層
６９…接着剤（フィラー無し）
７０…接着剤（フィラー入り）
７１1 ，７１2 …ユニット[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multichip semiconductor device which is a semiconductor device using a plurality of chips.
[0002]
[Prior art]
In recent years, large-scale integrated circuits (chips) formed by integrating a large number of transistors, resistors, and the like so as to achieve an electric circuit and integrating them on a semiconductor substrate are frequently used in important parts of computers and communication devices. ing. For this reason, the performance of the entire device is greatly linked to the performance of a single chip.
[0003]
On the other hand, a so-called multi-chip semiconductor device that uses a plurality of chips to improve the performance of the entire device has also been proposed. 19 to 24 are sectional views of conventional multichip semiconductor devices.
[0004]
FIG. 19 shows a multi-chip semiconductor device of a type in which a plurality of chips 82 are arranged in a plane on a laminated wiring board 81, for example. In the figure, reference numeral 83 denotes a solder bump.
[0005]
FIG. 20 shows a multi-chip semiconductor device of a type in which chips are connected to each other with their surfaces facing each other (Face to Face).
[0006]
FIG. 21 shows a multi-chip semiconductor device of a type in which a plurality of chips 82 are stacked using a stacked plate 84.
[0007]
FIG. 22 shows a multi-chip semiconductor device using wire bonding as a mounting method, and pads (not shown) of the Si chip 91 are connected to the lead frame 94 of the laminate 93 by bonding wires 92.
[0008]
FIG. 23 shows a multi-chip semiconductor device using TAB (Tape Automated Bonding) as a mounting method. Pads of the Si chip 91 are connected to pads (not shown) of the laminate 93 via solder bumps 95 and TAB leads 96. Connected.
[0009]
22 and 23, 97 indicates a socket, and 98 indicates a connector pin.
[0010]
FIG. 24 shows a multi-chip semiconductor device using a flip chip as a mounting method. The pads 100 arranged in a lattice pattern on the entire surface of the Si chip 91 are similarly applied to the entire surface of the laminated plate 99 via the solder bumps 102. Are connected to pads 101 arranged in a grid pattern.
[0011]
In FIG. 24, reference numeral 103 denotes an epoxy resin adhesive containing a filler. This adhesive 103 is filled between the Si chip 91 and the laminated plate 99, and these 91 and 93 are fixedly fixed. Reference numerals 104, 105, and 107 denote pads, and 106 and 108 denote solder bumps.
[0012]
[Problems to be solved by the invention]
However, these conventional multichip semiconductor devices have the following problems.
[0013]
That is, the conventional multichip semiconductor device of FIG. 19 has a problem that the planar area of the device is large because a plurality of chips 82 are arranged in a plane.
[0014]
The conventional multichip semiconductor device of FIG. 20 does not have a problem that the planar area of the device increases because a plurality of chips 82 are stacked, but there is a problem that the number of stacked layers is limited to two. There is also a problem that it is difficult to inspect the apparatus.
[0015]
Since the conventional multichip semiconductor device of FIG. 21 can stack a plurality of chips 82, there is no problem that the planar area of the device becomes large or the number of stacked layers is limited to two. The bump 83 cannot be selectively melted, and there is a problem that it is difficult to repair the chip 82. Further, although the chip generates heat during the operation of the chip, there is a problem that the operating characteristics of the chip are deteriorated and the life of the chip is shortened because the heat cannot be effectively released to the outside.
[0016]
In the conventional multichip semiconductor device of FIG. 22, in order to connect the pads with a narrow pitch of the highly integrated Si chip 91 to the lead frame 94 of the laminated plate 93 by the bonding wires 92, wiring is provided on the laminated plate 93. It is necessary to align the chip and the laminated plate with high accuracy, and connection is becoming difficult.
[0017]
In addition, the conventional multichip semiconductor device of FIGS. 22 and 23 uses a socket 97 and a connector pin 98 to connect the laminated plates 93 to each other, so that a certain amount of height is required, and a connection gap when laminating is large. There is a problem that integration in the vertical direction is difficult.
[0018]
This type of problem can be solved by using the conventional multichip semiconductor device of FIG. 24, but the multichip semiconductor device of FIG. 24 has the following problems.
[0019]
Since the solder bump 102 has a drum shape, when the integration of the Si chip 91 is further advanced and the size and pitch interval of the pads 100 and 101 are further reduced, the space between the Si chip 91 and the laminated plate 99 is increased. If the distance (connection distance) is not shortened and the diameter of the solder bump 102 is not reduced, a connection failure occurs in which the adjacent solder bumps 102 are short-circuited.
[0020]
However, since the Si chip 91 is formed using a Si substrate, the laminated plate 99 is formed using a plastic substrate made of glass epoxy or the like. Therefore, the Si chip 91 and the laminated plate 99 are mutually connected. When the coefficient of thermal expansion is different and the connection distance is shortened as a result, thermal distortion occurs in the solder bump 102, and fatigue failure occurs due to repeated thermal cycles. The shorter the connection distance, the greater the thermal strain and the shorter the fatigue life. Therefore, the shorter the connection distance, the lower the reliability of connection between the Si chip 91 and the laminated plate 99.
[0021]
The adhesive 103 filled between the Si chip 91 and the laminated plate 99 has a role of reducing such thermal distortion, and for that purpose, the thermal expansion coefficient of both can be made closer. 2 Is mixed as a filler.
[0022]
The size of the filler is about 10 to 30 μm, but when the connection distance is shortened, a portion that is not filled with the adhesive 103 is generated, so the reliability of the connection between the Si chip 91 and the laminated plate 99 cannot be ensured, As a result, there arises a problem that connection reliability between the upper and lower Si chips 91 cannot be secured.
[0023]
The present invention has been made in view of the above circumstances, and its purpose (first object) is a multi-chip that has a small plane area of the apparatus and can easily inspect the apparatus. It is to provide a semiconductor device.
[0024]
Another object (second object) of the present invention is to provide a multichip semiconductor device having a small planar area of the device and excellent heat dissipation.
[0026]
In addition, another object of the present invention ( Third An object of the present invention is to provide a multichip semiconductor device in which the planar area of the device is small and the reliability of connection between upper and lower chips can be ensured.
[0027]
[Means for Solving the Problems]
[Constitution]
In order to achieve the first object, a multichip semiconductor device according to the present invention (claim 1) is a multichip semiconductor device in which a plurality of chips each having a semiconductor substrate on which elements are integrated are stacked. Two matching upper and lower chips are electrically connected to each other via a connection substrate provided therebetween, and a through hole is formed in the semiconductor substrate, and a conductive plug formed in the through hole Is connected to the connection board.
[0028]
Here, the through hole may be provided in one or both of the semiconductor substrates of the two chips.
[0029]
In order to achieve the second object, a multichip semiconductor device according to the present invention (claim 2) is a multichip semiconductor device in which a plurality of chips each having a semiconductor substrate on which elements are integrated are stacked. A connection substrate in which a conductive plug is formed in a through hole is provided between two adjacent upper and lower chips, and the two chips are electrically connected to each other via the conductive plug; In addition, the connection substrate has higher heat dissipation than the chip.
[0030]
Further, another multi-chip semiconductor device according to the present invention (Claim 3) is the above multi-chip semiconductor device (Claims 1 and 2), wherein the connection substrate dissipates heat more than the chip as a constituent material of the connection substrate. It is characterized by the fact that a substance with high properties is selected.
[0031]
Specifically, in the case of a Si chip, an insulating material such as SiC or SiN is used as a constituent material of the connection substrate.
[0032]
Another multi-chip semiconductor device according to the present invention (Claim 4) is the above-described multi-chip semiconductor device (Claims 1 and 2), wherein the connection substrate includes a connection substrate body on which the conductive plug is formed. It is characterized by comprising a high thermal conductivity member having a higher thermal conductivity than that of the connection substrate body.
[0033]
Specifically, when the constituent material of the connection substrate is an insulating material such as SiC, a member made of a metal material such as W or Cu is used as the high thermal conductivity member.
[0034]
Further, another multi-chip semiconductor device according to the present invention (Claim 5) is the conductive material in which the high thermal conductivity member is formed inside the connection substrate body in the multi-chip semiconductor device (Claim 4). It is a plate.
[0035]
Here, a conductive plate may be provided on the surface of the connection substrate. Furthermore, you may provide an electroconductive plate in both the inside and surface of a connection board | substrate.
[0036]
Another multi-chip semiconductor device according to the present invention (Claim 6) is the above-described multi-chip semiconductor device (Claim 4), wherein the high thermal conductivity member is provided on the surface of the connection substrate body. It is characterized by being.
[0037]
Here, all the connection substrates may be provided with heat radiation fins, or may be provided only on a specific connection substrate, for example, a connection substrate with low heat dissipation.
[0041]
In addition, the above 3 To achieve the above object, another multi-chip semiconductor device according to the present invention (claims) 9 ) Is a multi-chip semiconductor device in which a plurality of chips having a semiconductor substrate on which elements are integrated is stacked, and a conductive plug is formed in a through hole between two adjacent upper and lower chips. A connection substrate is provided, the two chips are electrically connected to each other through the conductive plug, and a constituent material of the connection substrate has a thermal expansion coefficient substantially the same as that of the semiconductor substrate. To do.
[0042]
[Action]
According to the first aspect of the present invention (Claim 1), since a plurality of chips are stacked, unlike the conventional multichip semiconductor device in which the plurality of chips are positioned on a plane, the plane area of the device can be reduced. it can.
[0043]
Further, according to the first aspect of the present invention, if the chip on which the conductive plug is formed is arranged at the top or the bottom, an inspection probe can be easily applied to the conductive plug. The device can be easily inspected.
[0044]
According to the second aspect of the present invention (Claims 2 to 6), the plane area of the apparatus can be reduced for the same reason as that of the first aspect of the present invention (Claim 1).
[0045]
Further, according to the second aspect of the present invention, since the connection substrate has higher heat dissipation than the chip, the heat of the chip can be effectively released to the outside through the connection substrate. Further, by improving the heat dissipation as described above, it is possible to prevent deterioration of the operation characteristics of the chip and shortening of the life of the chip due to heat generation of the chip during the operation of the chip.
[0048]
First 3 The present invention (claims) 9, 10 ), The plane area of the device can be reduced for the same reason as in the first aspect of the present invention (claim 1).
[0049]
The second 3 According to the present invention, since the thermal expansion coefficient of the constituent material of the connection substrate is substantially equal to that of the constituent material of the semiconductor substrate, even if the bump is used to connect the connection substrate and the semiconductor substrate, the thermal strain is applied to the bump. Hardly occurs.
[0050]
Therefore, even if the high integration of the chip further progresses and the distance between the chip and the connection substrate is shortened, the reliability of the connection between the connection substrate and the semiconductor substrate can be ensured, and therefore, between the upper and lower chips. Connection reliability can be secured.
[0051]
Further, since the thermal expansion coefficient of the constituent material of the connection substrate is substantially equal to that of the constituent material of the semiconductor substrate, it is not necessary to use an adhesive containing a filler in order to make the thermal expansion coefficients of the two closer.
[0052]
Therefore, even if the integration of the chip is further advanced and the distance between the connection substrate and the semiconductor substrate is shortened, there is no portion that is not filled with the adhesive, and the connection reliability between the chip and the connection substrate is not generated. Secure Can Therefore, the reliability of connection between the upper and lower chips can be ensured.
Table 1 shows the thermal conductivity and linear expansion coefficient of the main substances used for the constituent material of the semiconductor substrate used for the chip and the constituent material of the connection substrate.
[0053]
Table 1 shows the thermal conductivity and linear expansion coefficient of the main substances used for the constituent material of the semiconductor substrate used for the chip and the constituent material of the connection substrate.
[0054]
[Table 1]
Figure 0003673094
[0055]
In the present invention, if the constituent material of the connection substrate is, for example, Si, the material of Si is the best in terms of relaxation of thermal strain, but the silicon car- Bite (SiC) or aluminum nitride (AlN) may be used. Since these have higher thermal conductivity than Si, they are also excellent in terms of heat dissipation.
[0056]
Further, when the constituent material of the semiconductor substrate used for the chip is a compound semiconductor, for example, gallium arsenide (GaAs), GaAs, beryllia (BeO), alumina (Al 2 O Three ) Is suitable.
[0057]
Whether or not the difference in thermal expansion is acceptable depends on the size and pitch of the connection terminals (pads) and the size of the connection substrate, but in order to ensure the reliability of the connection between chips, which is the object of the present invention. The difference between the coefficient of thermal expansion of the constituent material of the connection substrate and that of the constituent material of the semiconductor substrate is ± 5.0 × 10 -6 Is preferably within.
[0058]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention (hereinafter referred to as embodiments) will be described with reference to the drawings.
[0059]
(First embodiment)
FIG. 1 is a cross-sectional view of a multichip semiconductor device according to the first embodiment of the present invention.
[0060]
This multi-chip semiconductor device has two chips 1 1 , 1 2 Are connected via a ceramic multilayer wiring board 9. Chip 1 1 , 1 2 Is roughly composed of a silicon substrate 2 on which elements are integrated and a multilayer wiring layer 3 for connecting the elements in a predetermined relationship.
[0061]
Chip 1 The pads 6 provided on the multilayer wiring layer 3 are electrically connected to the pads 6 provided on the multilayer wiring board 9 via solder bumps 8. The other pads 6 provided on the laminated wiring board 9 electrically connected to the pads 6 are connected to the chip 1. 2 Are electrically connected to pads 6 provided in the multilayer wiring layer 3. In this way, the upper and lower two chips 1 , Chip 1 2 Are electrically connected to each other via a laminated wiring board 9 provided between them.
[0062]
Chip 1 2 Is provided with a conductive through plug 4 (conductive plug) penetrating the silicon substrate 2. The through plug 4 is connected to the chip 1 2 Are electrically connected to the pads 6 provided on the multilayer wiring board 9 via the pads 6 provided on the wiring board 8 and the bumps 8 provided thereon.
[0063]
The through plug 4 is formed outside the element formation region, and an insulating film 5 is provided between the through plug 4 and the silicon substrate 2 (through hole). The insulating film 5 and the through plug 4 constitute a connection plug.
[0064]
Chip 1 2 The silicon region of the silicon substrate 2 opposite to the multilayer wiring layer 3, that is, the region other than the through plug 4 is covered with an insulating film 7. Such a through plug 4 has an effect of promoting heat dissipation.
[0065]
As another means for promoting heat dissipation, the laminated wiring board 9 is formed on the chip 1. 1 , 1 2 It may be formed of a material having a higher thermal conductivity than that. Specifically, in the case of a Si chip, an insulating material such as SiC or SiN can be used. Further, as described in the second embodiment, a metal plate may be embedded inside.
[0066]
According to this embodiment, the chip 1 1 On top of the chip 1 through the laminated wiring board 9 2 Therefore, unlike the conventional multi-chip semiconductor device in which a plurality of chips are positioned on a plane, the plane area of the device can be reduced.
[0067]
Further, according to the present embodiment, the chip 1 is interposed via the multilayer wiring board 9. 1 Chip 1 having a through plug 4 electrically connected to 2 Therefore, the device can be inspected by applying an inspection probe to the through plug 4. Here, since the through plug 4 is exposed on the back surface of the semiconductor substrate 2, the inspection probe can be easily applied to the through plug 4. Therefore, according to the present embodiment, the apparatus can be easily inspected.
[0068]
Further, here, a case where there are two chips has been described. However, in the present embodiment, since the chips are connected by the multilayer wiring board 9, a conventional multichip semiconductor device in which the chips are connected by Face to Face. Unlike the above, there is no problem that the number of stacked chips is limited to two.
[0069]
Therefore, according to the present embodiment, it is possible to realize a multichip semiconductor device in which the planar area of the device is small, the device can be easily inspected, and the number of stacked layers is not limited to two.
[0070]
In the present embodiment, the through plug 4 is connected to the chip 1. 2 Chip 1 1 Or chip 1 1 , 1 2 You may provide in both.
[0071]
(Second Embodiment)
2 and 3 are process cross-sectional views illustrating a method of forming the through plug 4 of the multichip semiconductor device of FIG. In the following drawings, the same reference numerals as those in the previous drawings indicate the same or corresponding parts, and detailed description thereof is omitted.
[0072]
First, as shown in FIG. 2A, a silicon substrate 2 is prepared. This silicon substrate 2 may be in any stage before element isolation, after element isolation, during element formation, or after element formation.
[0073]
In the drawing, a substrate surrounded by a circle indicates a substrate before element formation, after STI element separation, and after a protective film (BPSG) is formed on the MOS transistor (after element formation). After the element is formed, another wiring is formed.
[0074]
In addition, the process of forming the element includes, for example, the next process after forming a necessary well on the substrate surface by ion implantation and the next process after forming the gate electrode.
[0075]
Next, as shown in FIG. 2 After the mask pattern 11 having a thickness of 1 μm is formed on the silicon substrate 2, the silicon substrate 2 is selectively etched using the mask pattern 11 as a mask by using RIE of an F-based gas as an etching gas. A groove 12 having a depth of 100 μm is formed on the surface of the substrate. The groove 12 eventually becomes a through hole.
[0076]
Here, the constituent material is SiO. 2 The mask pattern 11 is used, but instead, the constituent material is Al or Al. 2 O Three Alternatively, a mask pattern 11 made of a material having a high selection ratio with respect to Si may be used.
[0077]
Further, the processing technique for forming the groove 12 (through hole) is not limited to RIE, and photo etching, wet etching, ultrasonic processing, and electric discharge processing can also be used. Furthermore, you may combine the said processing technique suitably. A method combining RIE or photoetching with wet etching will be described later.
[0078]
Next, as shown in FIG. 2 (c), after removing the mask pattern 11, the entire surface is made of SiON having a thickness of 100 nm. 2 Film, 100 nm thick Si Three N Four Films are sequentially deposited using LPCVD to produce SiO 2 Film, Si Three N Four An insulating film 5 having a laminated structure made of films is formed. Note that a single-layer insulating film may be used instead of the insulating film 5 having a stacked structure.
[0079]
Next, as shown in FIG. 2D, a low-resistance polycrystalline silicon film 4 doped with an impurity such as B, which becomes a through plug, is formed over the entire surface with a thickness overflowing from the groove 12. The inside is filled with the polycrystalline silicon film 4.
[0080]
As a method for forming the polycrystalline silicon film 4, for example, a CVD method or a sputtering method is used. In addition, when a metal film is used instead of the polycrystalline silicon film 4, a plating method can be used.
[0081]
Here, the polycrystalline silicon film 4 doped with impurities is used as the conductive film to be a through plug, but an amorphous silicon film doped with impurities may be used instead. Further, a metal such as a W film, a Mo film, a Ni film, or a Ti film, or a metal silicide film thereof may be used.
[0082]
Next, as shown in FIG. 3A, the polycrystalline silicon film 4 and the insulating film 5 are retracted by using a method such as a CMP method or an etch back method until the surface of the silicon substrate 2 is exposed. As a result, a structure in which the polycrystalline silicon film (through plug) 4 is buried in the trench 12 via the insulating film 5 is formed.
[0083]
Next, as shown in FIG. 3B, the multilayer wiring layer 3 is formed on the silicon substrate 2 on the side where the through plug 4 is formed. Before the multilayer wiring layer 3 is formed, element isolation and element formation are performed. Next, after forming a groove on the surface of the multilayer wiring layer 3, a pad 6 is formed in the groove.
[0084]
Next, as shown in FIG. 3C, the surface of the silicon substrate 2 opposite to the side on which the through plug 4 is formed (hereinafter referred to as the back surface) is exposed until the insulating film 5 at the bottom of the groove 12 is exposed. The silicon substrate 2 is retracted. The recession (thinning) of the silicon substrate 2 is performed by, for example, a method using a processing technique such as CMP, chemical polishing, mechanical polishing, wet etching, plasma etching or gas etching, or a combination of these processing techniques.
[0085]
Next, as shown in FIG. 3D, the back surface of the silicon substrate 2 is selectively etched until the insulating film 5 on the side wall of the groove 12 above the insulating film 5 at the bottom of the groove 12 is exposed. For this etching, for example, CDE, RIE, or wet etching is used.
[0086]
Next, as shown in FIG. 4D, SiO 2 is formed on the back surface of the silicon substrate 2 using a plasma CVD method. 2 An insulating film 7 (second insulating film) made of is deposited.
[0087]
When a low temperature process is required, SiO 2 Instead of the insulating film 7 made of a coating film such as an SOG film may be used. When it is desired to reduce the stress that the silicon substrate 2 receives, SiO 2 2 Instead of this, an insulating film made of an organic material such as polyimide may be used.
[0088]
Next, as shown in FIG. 3E, the through plug 4 and the insulating films 5 and 7 are polished by CMP until the back surface of the silicon substrate 2 is exposed.
[0089]
As a result, a structure in which the through plug (polycrystalline silicon film 4) is embedded in the through hole (groove 12) and the silicon region on the back surface of the silicon substrate 2 is covered with the insulating film 7 is formed.
[0090]
As described above, in this embodiment, after forming the groove 12 not penetrating the silicon substrate 2 on the surface of the silicon substrate 2, the through hole (groove 12) is formed by polishing the silicon substrate 2 and the like from the back surface. A structure embedded with a through plug (polycrystalline silicon film 4) is formed.
[0091]
Therefore, according to the present embodiment, even if the original silicon substrate 2 is thick (usually thick), it is not necessary to form a deep through-hole, so that the through-hole (groove 12) is connected to the connection plug (polycrystalline silicon film). 4. The structure embedded with the insulating film 5) can be easily formed.
[0092]
If it is not necessary to cover the silicon region on the back surface with the insulating film 7, the silicon substrate 2 and the insulating film 5 are polished until the polycrystalline silicon film 4 is exposed in the step of FIG. Then, a structure in which the through hole (groove 12) is filled with the connection plug (polycrystalline silicon film 4, insulating film 5) is completed.
[0093]
Further, it is preferable to polish (retreat) the silicon substrate 2 after cutting the silicon substrate 2 from the wafer. This is because the wafer is generally large and has a low mechanical strength, so that it is difficult to polish (retreat) uniformly.
[0094]
FIG. 4 shows sectional views of connection plugs having various structures. This is a cross-sectional view corresponding to the step of FIG. In the figure, the multilayer wiring layer 3, the pad 6, and the insulating film 7 are omitted.
[0095]
FIG. 4A shows a connection plug having a low stress film 13.
[0096]
That is, the outside of the connection plug is composed of the conductive film 4a, and the inside is composed of the low stress film 13 that has a smaller difference in thermal expansion coefficient from the semiconductor substrate 2a than the conductive film 4a.
[0097]
The low stress film 13 may be an insulating film, a semiconductor film, or a metal film. By using such a connection plug, the stress applied to the silicon substrate 2 can be reduced.
[0098]
It should be noted that such a structure is not necessarily required when the constituent material (silicon) of the through plug (polycrystalline silicon film 4) and the semiconductor substrate (silicon substrate 2) is the same as in this embodiment.
[0099]
FIG. 4B shows a connection plug having a cap metal film 14. That is, the polycrystalline silicon film 4 is formed only to a depth in the middle of the through hole, and a cap metal film 14 is formed on the upper surface of the polycrystalline silicon film 4 so as to fill the through hole. . FIG. 4C shows a connection plug using a cap insulating film 15 instead of the cap metal film 14.
[0100]
FIG. 5 is a process cross-sectional view illustrating another method for forming the groove 12. This is a formation method in which RIE or photoetching and wet etching are combined.
[0101]
First, as shown in FIG. 5A, a mask pattern 11 is formed on a silicon substrate 2 whose main surface is {100}, and then the silicon substrate 2 is etched using the mask pattern 11 as a mask to obtain a cross-sectional shape. Is a rectangular groove 12 1 Form.
[0102]
Here, as the etching, RIE or photoetching (photochemical etching, photoablation (photoablation) etching) is used. In particular, photoetching has the advantages of high-speed etching and low damage. 1 Suitable for forming. In the case of photochemical etching, for example, Cl as an etching gas. 2 Ultraviolet rays are used as gas and excitation light.
[0103]
Next, as shown in FIG. 5B, the silicon substrate 2 is wet etched using the mask pattern 11 as a mask to expose the {111} plane. As a result, the groove 12 has a triangular cross-sectional shape. 2 Is formed. As the etchant, for example, a KOH solution having a temperature of 60 to 90 ° C. is used.
[0104]
Next, as shown in FIG. 2 Inside, for example, metal balls 16 such as Ni, Ti, Zr, Hf, and V are disposed. Specifically, the metal ball 16 is inserted into the groove 12. 2 Place in the bottom part of.
[0105]
Next, as shown in FIG. 5 (c), the metal balls 16 and the silicon substrate 2 are caused to react with each other by heat treatment, thereby forming the grooves 12. 2 A metal silicide film 17 is formed on the lower silicon substrate 2.
[0106]
Next, as shown in FIG. 5D, the metal silicide film 17 is selectively removed by etching to form a deeper groove 12. Three Form. Finally, after forming the insulating film and filling the metal, the back surface of the substrate is polished to obtain a deep through hole.
[0107]
By deepening the hole stepwise in this way, it becomes possible to easily form a deep hole, and thus it is possible to easily form a deep through hole.
[0108]
FIG. 6 shows another method for forming the through plug.
[0109]
FIG. 6A shows a method in which the conductive paste 18 as a through plug is applied to the entire surface, and then the conductive paste 18 is fluidized by heat treatment to embed the conductive paste 18 in the groove. Thereafter, excess conductive paste 18 outside the groove is removed by using a CMP method or the like.
[0110]
In FIG. 6B, a plurality of metal fine particles 19 as through plugs are deposited on the entire surface, the inside of the groove is filled with the fine particles 19, and then the extra metal fine particles 19 outside the groove are removed using a CMP method or the like. It shows the method.
[0111]
Instead of the metal fine particles 19, a solvent (suspension) in which metal particles are dispersed may be used.
[0112]
In FIG. 6C, a silicon film 20 is deposited on the entire surface, and then a refractory metal film (not shown) such as a Ti film is deposited on the silicon film 20, and then a metal silicide film 21 as a through plug is formed by heat treatment. The method of forming is shown. Thereafter, the extra metal silicide film 21 outside the trench is removed using a CMP method or the like.
[0113]
The silicon film is conformally deposited on the insulating film. Therefore, even if the groove is deep, the silicon film 20 is not in the groove. Insulation film 5 is covered, it is possible to form the metal silicide film 21 that covers the entire side surface and bottom surface of the groove. If the cavity remains in the groove, it may be filled with a low stress film, for example.
[0114]
FIG. 7 shows still another method of forming the through plug.
[0115]
First, as shown in FIG. 7A, a silicon film 22 having a thickness that covers the entire side and bottom surfaces of the trench 12 but does not fill the trench 12 is formed. Thereafter, Ni grains 23 (metal balls) having a diameter of about 10 μm are disposed in the groove 12 as shown in FIG.
[0116]
Next, as shown in FIG. 7B, the silicon film 22 and the Ni grains 23 are reacted by heat treatment to form a Ni silicide film 24 as a through plug in the trench 12. Here, since there is not a sufficient amount of the silicon film 22 and Ni grains 23 in the groove 12, a cavity portion remains on the Ni silicide film 24.
[0117]
Finally, as shown in FIG. 7C, after depositing an insulating film or a metal film to be the cap film 25 on the entire surface, this insulating film or the metal film is polished, and the cavity above the Ni silicide film 24 is polished. The portion is filled with the cap film 25.
[0118]
In addition, the method for forming the through plug is the method described so far (CVD method, sputtering method, plating method, method using conductive paste, method using metal fine particles, method using metal balls, suspension liquid) It is not limited to the method used), and various methods such as a method of appropriately combining these methods are possible.
[0119]
(Third embodiment)
FIG. 8 is a cross-sectional view of a multichip semiconductor device according to the third embodiment of the present invention. FIG. 9 is a plan view of a connection substrate of the multichip semiconductor device of FIG.
[0120]
This multi-chip semiconductor device is characterized in that two adjacent upper and lower chips are electrically connected to each other via a connection substrate having a through plug and a heater.
[0121]
That is, chip 1 1 The pads 6 provided on the multilayer wiring layer 3 are connected to the connection substrate 31 via the solder bumps 8. 1 This connection substrate 31 is connected to the through plug 4 of 1 The through plug 4 is connected to the chip 1 via the solder bump 8. 2 The through plug 4 is connected.
[0122]
In this way, two adjacent upper and lower chips 1 1 , 1 2 Is a connection board 31 provided therebetween. 1 The through plugs 4 are electrically connected to each other. Similarly, chip 1 2 The connection board 31 2 The chip 1 through the through plug 4 Three Will be electrically connected. The method for forming the through plug 4 is the same as that of the second embodiment.
[0123]
Further, the connection board 31 1 , 31 2 Is the chip 1 1 ~ 1 Three It is formed so that the thermal conductivity is sufficiently higher than that.
[0124]
Specifically, the connection board 31 1 , 31 2 The constituent material is formed of a material having a higher thermal conductivity than that of silicon, which is a constituent material of the silicon substrate 2, for example, an insulating material such as SiC or SiN. In the figure, the connection substrate 31 is shown. 2 This shows a case where the constituent material is an insulating material. For this reason, an insulating film is not formed on the side surface of the through hole in which the through plug 4 is embedded.
[0125]
Furthermore, the connection board body (through plug 4 + connection board 31 1 Through plug 4 + connection board 31 2 ) Is embedded with a metal plate 32 having higher thermal conductivity. The constituent material of the metal plate 32 is a metal such as W or Cu. The metal plate 32 is connected to the connection substrate 31. 1 , 31 2 It may be provided on the surface, or may be provided on both the inside and the surface.
[0126]
Further, the connection board 31 1 , 31 2 A heater 33 is embedded and formed on each of the front and back surfaces so as to surround the periphery of the solder bump 8. The heater 33 is connected to the connection substrate 31. 1 , 31 2 Is connected to an external power supply via a power supply line 34 made of W or the like provided in.
[0127]
Each power supply line 34 can be controlled independently. 1 Heaters 33 embedded in the front and back surfaces of the substrate and the connection substrate 31, respectively. 2 The heaters 33 embedded in the front and back surfaces, that is, the four heaters can be controlled independently. Further, the power supply line 34 constitutes a capacitor, and stable power supply is possible.
[0128]
In the figure, reference numeral 35 denotes a wiring board, and 36 denotes a multilayer wiring layer. 31 Three Is the connection board 31 1 , 31 2 Although the same connection substrate is shown, it is not used for chip-to-chip connection. This connection board 31 Three Is used as a heat sink, but is not necessarily required. Further, the insulating film on the side wall of the through hole of the semiconductor substrate is omitted.
[0129]
In the present embodiment, the connection substrate 31 1 , 31 2 But chip 1 1 ~ 1 Three Chip 1 because its thermal conductivity is sufficiently higher than 1 ~ 1 Three Chip 1 during operation 1 ~ 1 Three Even if heat is generated, the heat is connected to the connection board 31. 1 , 31 2 Can effectively escape to the outside. As a result, chip 1 due to heat generation 1 ~ 1 Three Degradation of the operating characteristics of the chip 1 1 ~ 1 Three Can be shortened.
[0130]
In addition, according to the present embodiment, the connection substrate 31 1 , 31 2 Provided in Was Since only the bumps connected to the chips determined to be defective by the inspection can be selectively melted by the independently controllable heater 33, only the defective chips can be selectively separated from the connection substrate. Can be easily repaired.
[0131]
FIG. 10 shows the state of repair. Although only the reference numerals necessary for the description are attached to the drawing, the configuration of the multichip semiconductor device is the same as that shown in FIG. 8 (the same applies to other embodiments).
[0132]
FIG. 10A shows a state in which a chip is inspected by an inspection probe, and FIG. 10B shows a chip 1 determined to be defective by the inspection. 2 And a connection board 31 connected thereto 2 It shows how to remove. Note that the chip 1 in the process of FIG. 2 And a connection board 31 connected thereto 1 May be removed.
[0133]
Thereafter, the connection board 31 2 To chip 1 2 Separating the connection board 31 2 Connect a new chip to Next, the connection substrate 31 to which this new chip is connected 2 Connect as before. Thereafter, if the chip is inspected and passed, the repair is completed, but if it is not passed, the above steps are repeated until it passes.
[0134]
In the present embodiment, the heater 33 is formed so as to surround the periphery of the solder bump 8 and the periphery of the solder bump 8 is preferentially heated. Even when 33 is provided, repair can be performed more easily than before.
[0135]
(Fourth embodiment)
FIG. 11 is a cross-sectional view of a multichip semiconductor device according to the fourth embodiment of the present invention.
[0136]
This embodiment is different from the third embodiment in that the connection substrate 31 1 ~ 31 Three The heat dissipating fins 37 are provided. The radiating fins 37 are connected to the connection board 31 by an adhesive, for example. 1 ~ 31 Three Fixed to. Other fixing methods such as fixing by metallization may be used.
[0137]
According to the present embodiment, the connection substrate 31 1 ~ 31 Three Since not only heat can be released from the heat sink but also heat can be released from the radiation fins 37 having higher thermal conductivity than the chip 1. 1 ~ 1 Three Heat can be released more effectively.
[0138]
(Fifth embodiment)
FIG. 12 is a cross-sectional view of a multichip semiconductor device according to the fifth embodiment of the present invention.
[0139]
This embodiment is different from the fourth embodiment in that the radiation fins 37 are provided only on the chips having a large heat generation amount. Here, chip 1 2 , 1 Three Is chip 1 1 It is said that the calorific value is larger than that. In this case, chip 1 Three Connection board 31 as a heat sink Three Therefore, the device can be miniaturized in the stacking direction.
[0140]
(Sixth embodiment)
FIG. 13 is a cross-sectional view of a multichip semiconductor device according to the sixth embodiment of the present invention.
[0141]
This embodiment is different from the third embodiment in that the connection substrate 31 2 This is because the inside of the circuit is multilayered and the wiring is rearranged. Specifically, the solder bump 8a is not connected to the solder bump 8b on the solder bump 8a but connected to the upper left solder bump 8c via the plug 38a, the wiring layer 39a, and the plug 38b. Instead of being connected to the solder bump 6c, it is connected to the wiring layer 39b via the plug 38c.
[0142]
The heater 33 is the chip 1 Three Embedded in the front and back surfaces of the semiconductor chip and provided at a position away from the wiring layers 39a and 39b. Three May be provided in the same layer as the wiring layers 39a and 39b.
[0143]
(Seventh embodiment)
FIG. 14 is a cross-sectional view of a multichip semiconductor device according to the seventh embodiment of the present invention.
[0144]
The present embodiment is different from the third embodiment in that a capacitor is provided inside the connection substrate and the power supplied to the chip is stabilized. Connection board 31 Three , The connection substrate 31 so that the ground lines 41 exist above and below the power supply line 40. Three A power line 40 and a ground line 41 are formed therein. This forms two directly connected capacitors in the vertical direction.
[0145]
Connection board 31 Three The constituent material is an insulating material. In the figure, reference numerals 42 and 43 denote wirings. The wirings 42 and 43 are connected to the bumps through pads, but these pads are omitted. Further, the connection board 31 Three Similar capacitors are formed on other connection substrates (not shown).
[0146]
(Eighth embodiment)
FIG. 15 is a cross-sectional view of a multichip semiconductor device according to the eighth embodiment of the present invention.
[0147]
The multi-chip semiconductor device of this embodiment includes an upper Si chip 51. 1 Is a laminated wiring board 52 made of Si. 1 , 52 2 The lower Si chip 51 2 , 51 Three It is configured to be connected to. In the figure, 50 is a Si chip 51. 1 ~ 51 Three The element formation surface is shown.
[0148]
Si chip 51 1 The pad 53 provided on the laminated wiring board 52 is connected via a solder bump 54. 1 It is connected to the pad 55 provided in. The pad 55 is formed on the laminated wiring board 52. 1 A wiring layer (not shown) formed on the through plug 4, the through plug 4 connected to the wiring layer, and the laminated wiring board 52 1 Via the pads 56 and the solder bumps 57 provided on the laminated wiring board 52 2 It is connected to a pad 58 provided in. Here, the through plug 4 and the wiring layer usually use a metal such as Cu or Al in order to exert their original purpose sufficiently, but when the emphasis is on making the thermal expansion coefficient the same. Is preferably formed of a Si film having a high impurity concentration.
[0149]
The pad 58 is a laminated wiring board 52. 2 The Si chip 51 is formed through a wiring layer (not shown) formed on the substrate, pads 59 connected to the wiring layer, and solder bumps 60. 2 , 51 Three It is connected to the pad 61 provided in. As described above, the wiring layer uses a metal material or a Si film having a high impurity concentration.
[0150]
In this way, the upper Si chip 51 1 Is a laminated wiring board 52 1 , 52 2 Si chip 51 in the lower layer through 2 , 51 Three Connected to.
[0151]
Also, the laminated wiring board 52 1 Through the pad 56, the solder bump 57, and the pad 58. 2 Connected to. Multilayer wiring board 52 2 Is connected to the plastic substrate 65 through the pad 62, the solder bump 63, and the pad 64 in the same manner. Pads 66 and solder bumps 67 are provided on the plastic substrate 65, and a wiring layer 68 for connecting the pads 64 and 66 is formed in the plastic substrate 65.
[0152]
Si chip 51 1 And laminated wiring board 52 1 Si chip 51 between 2 , 51 Three And laminated wiring board 52 2 Between each of the adhesives 69 is filled with an adhesive 69 in which no filler is mixed.
[0153]
Even if no filler is mixed in the adhesive 69, the Si chip 51 is used. 1 ~ 51 Three Constituent materials and laminated wiring board 52 1 , 52 2 Is the same Si, and therefore Si chip 51 1 ~ 51 Three Coefficient of thermal expansion and laminated wiring board 52 1 , 52 2 Therefore, a highly reliable connection can be obtained.
[0154]
On the other hand, the laminated wiring board 52 2 And the plastic substrate 65 are made of different materials, so that the laminated wiring board 52 2 And the plastic substrate 65 are filled with an adhesive 70 mixed with a filler. 2 , 65 is secured in the connection reliability.
[0155]
Here, the laminated wiring board 52 1 , 52 2 Since no element is formed in the pitch, the pitch between the solder bumps 63 can be set to a desired value. Therefore, the pitch between the solder bumps 63 can be taken to such an extent that the adhesive 70 surely enters between the solder bumps 63.
[0156]
As described above, in the embodiment, the multilayer wiring board 52 is used. 1 , 52 2 And Si chip 51 1 ~ 51 Three Are formed of the same Si, so that thermal distortion hardly occurs in the solder bumps 54 and 60.
[0157]
Therefore, the Si chip 51 1 ~ 51 Three Further integration of the Si chip 51 has further progressed. 1 And laminated wiring board 52 1 Distance between and Si chip 51 2 , 51 Three And laminated wiring board 52 2 Even if the distance between them is shortened, the reliability of the connection between them is ensured, and therefore the upper Si chip 51 is secured. 1 And lower Si chip 51 2 , 51 Three It becomes possible to ensure the reliability of the connection between the two.
[0158]
Also, the laminated wiring board 52 1 , 52 2 And Si chip 51 1 ~ 51 Three Are made of the same Si, it is not necessary to make these coefficients of thermal expansion close to each other, and therefore an adhesive 69 containing no filler can be used.
[0159]
Therefore, the Si chip 51 1 ~ 51 Three Further integration of the Si chip 51 has further progressed. 1 And laminated wiring board 52 1 Distance between and Si chip 51 2 , 51 Three And laminated wiring board 52 2 Even if the distance between the upper and lower surfaces of the Si chip 51 is reduced, no portion that is not filled with the adhesive 69 is produced. 1 And lower Si chip 51 2 , 51 Three It becomes possible to ensure the reliability of the connection between the two.
[0160]
Further, the plane area of the apparatus can be reduced for the same reason as in the first embodiment.
[0161]
In the present embodiment, the Si chip 51 on which the element is formed is used. 1 ~ 51 Three Since it is not necessary to form a through plug, an increase in cost can be suppressed. Of course, the Si chip 51 having a through plug 1 ~ 51 Three Si chip 51 using 1 And Si chip 51 2 , 51 Three And the laminated wiring board 52 1 It may be configured to connect only through the
[0162]
16 to 18 are process cross-sectional views illustrating the manufacturing method of the multichip semiconductor device of this embodiment.
[0163]
First, as shown in FIG. 16A, elements (not shown) are integratedly formed on the element forming surface 50 of the Si substrate, and then a pad 53 is formed to form an Si chip 51. 1 Then, a solder bump 54 is formed on the pad 53.
[0164]
Next, as shown in FIG. 16B, a through wiring plug 4 and a wiring layer made of Si and a pad 55 are formed on the Si substrate to form a laminated wiring board 52. 1 Create The pad 55 is formed at a position corresponding to the pad 33. The pads 33 and 55 are squares with sides of 20 μm, and the pitch of the pads 33 and 55 is 30 μm (the distance between the pads is 10 μm).
[0165]
Next, as shown in FIG. 1 Solder bump 54 and laminated wiring board 52 1 After alignment with the pad 55 and bonding these 54 and 55, the Si chip 51 1 And laminated wiring board 52 1 The laminated wiring board 52 is filled with an epoxy adhesive 69 in which no filler is mixed. 1 Si chip 51 on top 1 Is a unit 71 formed by flip-chip bonding 1 Form.
[0166]
Multilayer wiring board 52 1 Si substrate and Si chip 51 constituting 1 The distance from the Si substrate constituting the substrate is 20 μm. For this purpose, the size of the solder bump 54 may be about 20 μmφ.
[0167]
Next, as shown in FIG. 17D, elements (not shown) are integratedly formed on the element formation surface 50 of the Si substrate, and then a pad 61 is formed to form the Si chip 51. 2 And then Si chip 51 2 Solder bumps 60 are formed on the pads 61. Next, as shown in FIG. 4D, the Si chip 51 is similarly processed. 2 And then Si chip 51 2 Solder bumps 60 are formed on the pads 61.
[0168]
Next, as shown in FIG. 17 (e), the through plug 4 and the wiring layer made of Si, the pads 58, 59 and 62 are formed on the Si substrate to form the laminated wiring board 52. 2 Next, solder bumps 57 are formed on the pads 58.
[0169]
Next, as shown in FIG. 1 As in the case of the above, alignment, bonding, and filling of the adhesive 69 are performed to obtain the laminated wiring board 52. 2 Si chip 51 on top 2 , 51 Three Is a unit 71 formed by flip-chip bonding 2 Form.
[0170]
Next, as shown in FIG. 18 (g), the solder bump 58 and the pad 56 are joined together to thereby form the unit 71. 1 And unit 71 2 And connect.
[0171]
At this time, the laminated wiring board 52 1 , 52 2 , Si chip 51 2 ~ 51 Three Is made of Si, there is no thermal distortion due to the difference in thermal expansion coefficient. Therefore, the design of the size and pitch of each bump does not consider thermal distortion due to the difference in thermal expansion coefficient, and the laminated wiring board 52 1 , 52 2 Si chip 51 between 2 , 51 Three It is sufficient to consider only the thickness of the.
[0172]
Multilayer wiring board 52 2 Since the pad 62 formed on the lower surface of the pad 62 is connected to the solder bump 63 of the plastic substrate 65, the pad 62 needs to have a diameter and pitch of about 100 μm and 200 μm, respectively. Also, the laminated wiring board 52 2 Is formed with a wiring layer for relaxing the pitch.
[0173]
Finally, as shown in FIG. 18 (h), a plastic substrate 65 having pads 64 and 66 and a wiring layer 68 is formed, then solder bumps 63 and 67 are formed on the pads 64 and 66, and then the plastic substrate is formed. 65 and unit 71 1 Is connected to the unit 71 2 Are aligned and joined, and then the plastic substrate 65 and the unit 71 are joined. 2 In order to relieve strain between 2 The multi-chip semiconductor device shown in FIG. 15 is completed by filling the adhesive 70 containing the filler.
[0174]
In the present embodiment, the laminated wiring board 52 1 , 52 2 A Si substrate is used as the substrate. Therefore, an inexpensive and homogeneous multilayer wiring board 52 is obtained by mass production. 1 , 52 2 Can be formed.
[0175]
Also, the laminated wiring board 52 1 , 52 2 The design rule of the wiring layer formed on the Si chip 51 is 1 , 51 2 It is much looser than that of the wiring layer formed (for example, on the order of several μm). Therefore, the yield can be almost 100%. Further, since it is not necessary to form an element such as a MOS transistor or a capacitor, there is almost no need to consider the contamination of the Si substrate, and the process can be simplified.
[0176]
In this embodiment, the case where the constituent material of the chip and the constituent material of the multilayer wiring board are the same has been described. However, the constituent materials may be different as long as the thermal expansion coefficients are substantially equal. Further, in this case, as described in the section of action, a combination of constituent materials that makes the heat dissipation of the multilayer wiring board (connection board) higher than the chip is preferable.
[0177]
In the case of the same constituent material, for example, by providing heat dissipation means such as heat dissipation fins on the multilayer wiring board, or by providing a heat dissipation function to the through plug formed on the multilayer wiring board, for example, from the constituent material of the multilayer wiring board However, it is preferable to form the through plug with a material having high heat dissipation. Specifically, when the constituent material of the chip and the multilayer wiring board is Si, it can be seen from Table 1 that SiC or AlN may be used.
[0178]
【The invention's effect】
As described above in detail, according to the first aspect of the present invention, since a plurality of chips are stacked, the plane area of the device can be reduced, and the chip on which the conductive plug is formed is the top or bottom. Since the inspection probe can be easily applied to the conductive plug, the apparatus can be inspected easily.
[0179]
In addition, according to the second aspect of the present invention, since a plurality of chips are stacked, the plane area of the device can be reduced, and the connection substrate has higher heat dissipation than the chips, so that the heat dissipation can be improved. Can do.
[0181]
The second 3 According to the invention, since a plurality of chips are stacked, the plane area of the device can be reduced, and the thermal expansion coefficient of the constituent material of the connection substrate is substantially equal to that of the constituent material of the semiconductor substrate. Even when bumps and adhesives are used, the reliability of connection between the upper and lower chips can be ensured.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a multichip semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a process cross-sectional view illustrating a method for forming the first half of a through plug of a multichip semiconductor device according to a second embodiment of the present invention;
FIG. 3 is a process cross-sectional view illustrating a method for forming the first half of a through plug of a multichip semiconductor device according to a second embodiment of the present invention;
FIG. 4 is a cross-sectional view showing a through plug
FIG. 5 is a process sectional view showing a groove forming method.
FIG. 6 is a process cross-sectional view illustrating another method for forming a through plug.
FIG. 7 is a process cross-sectional view illustrating still another method for forming a through plug.
FIG. 8 is a cross-sectional view of a multichip semiconductor device according to a third embodiment of the present invention.
9 is a plan view of a connection substrate of the multichip semiconductor device of FIG.
10 is a diagram showing a repair state of the multi-chip semiconductor device of FIG. 8;
FIG. 11 is a cross-sectional view of a multichip semiconductor device according to a fourth embodiment of the present invention.
FIG. 12 is a cross-sectional view of a multichip semiconductor device according to a fifth embodiment of the present invention.
FIG. 13 is a cross-sectional view of a multichip semiconductor device according to a sixth embodiment of the present invention.
FIG. 14 is a cross-sectional view of a multichip semiconductor device according to a seventh embodiment of the present invention.
FIG. 15 is a cross-sectional view of a multichip semiconductor device according to a seventh embodiment of the present invention.
16 is a process cross-sectional view illustrating the manufacturing method of the multichip semiconductor device of FIG. 15;
FIG. 17 is a process cross-sectional view illustrating the manufacturing method of the multichip semiconductor device, following FIG. 16;
18 is a process cross-sectional view illustrating the manufacturing method of the multichip semiconductor device, following FIG. 17;
FIG. 19 is a cross-sectional view of a conventional multichip semiconductor device.
FIG. 20 is a cross-sectional view of another conventional multichip semiconductor device.
FIG. 21 is a cross-sectional view of still another conventional multi-chip semiconductor device.
FIG. 22 is a cross-sectional view of a multi-chip semiconductor device using wire bonding as a conventional mounting method.
FIG. 23 is a cross-sectional view of a multi-chip semiconductor device using TAB as a conventional mounting method.
FIG. 24 is a cross-sectional view of a multichip semiconductor device using a flip chip as a conventional mounting method.
[Explanation of symbols]
1 1 , 1 2 , 1 Three ... chip
2 ... Silicon substrate
3 ... Multilayer wiring layer
4 ... Through plug (conductive plug)
4a ... conductive film
5 ... Insulating film
6 ... Pad
7 ... Insulating film
8 ... Solder bump
9 ... Multilayer wiring board (connection board)
11 ... Mask pattern
12, 12 1 ~ 12 Three …groove
13 ... Low stress film
14 ... Cap metal film
15 ... Cap insulating film
16 ... metal balls
17 ... Metal silicide film
18 ... Conductive paste
19 ... metal fine particles
20 ... Silicon film
21 ... Metal silicide film
22 ... Silicon film
23 ... Ni grains
24 ... Ni silicide film
25 ... Cap membrane
31 1 ~ 31 Three ... Connection board
32 ... Metal plate (high thermal conductivity member, conductive plate)
33 ... Heater (heat generating part)
34 ... Power line
35 ... Wiring board
36 ... Multilayer wiring layer
37 ... Heat radiation fin
38a-38c ... plug
39a, 39b ... wiring layer
40 ... Power line
41 ... Ground line
42, 43 ... wiring
50: Element formation surface
51 1 , 51 2 , 51 Three ... Si chip
52 1 , 52 2 ... Laminated wiring board (connection board)
53 ... Pad
54 ... Solder bump
55 ... Pad
4 ... Through plug
56 ... Pad
57 ... Solder bump
58, 59 ... Pad
60 ... Solder bump
61, 62 ... Pad
63 ... Solder bump
64 ... Pad
65 ... Plastic substrate
66 ... Pad
67 ... Solder bump
68. Wiring layer
69… Adhesive (no filler)
70 ... Adhesive (with filler)
71 1 , 71 2 …unit

Claims (10)

素子が集積形成された半導体基板を有するチップを複数積層してなるマルチチップ半導体装置において、
隣り合う上下の２つのチップは、これらの間に設けられた接続基板を介して互いに電気的に接続し、かつ前記半導体基板には貫通孔が形成され、この貫通孔内に形成された導電性プラグが前記接続基板に接続していることを特徴とするマルチチップ半導体装置。In a multichip semiconductor device formed by stacking a plurality of chips each having a semiconductor substrate on which elements are integrated,
Two adjacent upper and lower chips are electrically connected to each other via a connection substrate provided between them, and a through hole is formed in the semiconductor substrate, and the conductive material formed in the through hole is formed. A multi-chip semiconductor device, wherein a plug is connected to the connection substrate. 前記接続基板は貫通孔内に導電性プラグが形成されたものであり、前記２つのチップの導電性プラグは前記接続基板の導電性プラグに電気的に接続され、かつ前記接続基板は前記チップよりも放熱性が高いことを特徴とする請求項１記載のマルチチップ半導体装置。The connection board has a conductive plug formed in a through-hole, the conductive plugs of the two chips are electrically connected to the conductive plug of the connection board, and the connection board is formed from the chip. 2. The multichip semiconductor device according to claim 1, wherein the heat dissipation is high. 前記接続基板の構成材料として、前記接続基板が前記チップよりも放熱性が高くなる物質が選ばれていることを特徴とする請求項１または請求項２に記載のマルチチップ半導体装置。  3. The multichip semiconductor device according to claim 1, wherein a material that makes the connection substrate higher in heat dissipation than the chip is selected as a constituent material of the connection substrate. 前記接続基板は、接続基板本体と、この接続基板本体よりも熱伝導率の高い高熱伝導率部材とから構成されていることを特徴とする請求項１または請求項２に記載のマルチチップ半導体装置。The connection substrate, into contact with the connection substrate body, a multi-chip semiconductor according to claim 1 or claim 2, characterized in that it is composed of a high thermal conductivity member having heat conductivity than the connection substrate body apparatus. 前記高熱伝導率部材は、前記接続基板本体の内部に形成された導電性プレートであることを特徴とする請求項４に記載のマルチチップ半導体装置。  The multichip semiconductor device according to claim 4, wherein the high thermal conductivity member is a conductive plate formed inside the connection substrate body. 前記高熱伝導率部材は、前記接続基板本体の表面に設けられた放熱フィンであることを特徴とする請求項４に記載のマルチチップ半導体装置。  The multichip semiconductor device according to claim 4, wherein the high thermal conductivity member is a radiating fin provided on a surface of the connection substrate body. 前記接続基板内に多層配線が形成されていることを特徴とする請求項２記載のマルチチップ半導体装置。The multichip semiconductor device according to claim 2, wherein a multilayer wiring is formed in the connection substrate. 前記接続基板の構成材料は絶縁材料であり、前記接続基板内に電源線を第１のキャパシタ電極、グランド線を第２のキャパシタ電極、前記接続基板をキャパシタ絶縁膜としたキャパシタが形成されていることを特徴とする請求項２記載のマルチチップ半導体装置。A constituent material of the connection substrate is an insulating material, and a capacitor is formed in the connection substrate using a power line as a first capacitor electrode, a ground line as a second capacitor electrode , and the connection substrate as a capacitor insulating film. The multichip semiconductor device according to claim 2, wherein: 前記接続基板は貫通孔内に導電性プラグが形成されたものであり、前記２つのチップの導電性プラグは前記接続基板の導電性プラグに電気的に接続され、かつ前記接続基板の構成材料は前記半導体基板のそれとほぼ同じ熱膨張率を有することを特徴とする請求項１記載のマルチチップ半導体装置。The connection substrate has a conductive plug formed in a through hole, the conductive plugs of the two chips are electrically connected to the conductive plug of the connection substrate, and the constituent material of the connection substrate is 2. The multi-chip semiconductor device according to claim 1, wherein the multi-chip semiconductor device has substantially the same thermal expansion coefficient as that of the semiconductor substrate. 前記接続基板の構成材料の熱膨張率と前記半導体基板の構成材料のそれとの差は、±５．０×１０-6以内であることを特徴とする請求項９記載のマルチチップ半導体装置。10. The multichip semiconductor device according to claim 9 , wherein a difference between a coefficient of thermal expansion of the constituent material of the connection substrate and that of the constituent material of the semiconductor substrate is within ± 5.0 × 10 −6 .
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