JP3670220B2 - Manufacturing method of semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、光通信技術において使用される、光学的信号の入出力機構を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
図3は、光学的信号の入出力機構を有する半導体装置の従来の発明例(特開平11−366512号公報)を示すものであり、その断面構造を模式的に示している。
【0003】
この従来の技術による半導体装置は、図3に示したように、半導体集積回路を内蔵するLSIチップ6と、面発光素子および面受光素子(光素子チップ3と総称する)とをボールグリッドアレイ(BGA)型パッケージ7に実装したものであり、パッケージ7下面に配備された、はんだバンプアレイ(はんだバンプ12の配列)によってプリント配線板(図示せず)との電気的接続を行う。また、同様に、前記プリント配線板と光学的に接続するために、はんだバンプ12が配備されているパッケージ7下面にマイクロレンズアレイ(マイクロレンズ9の配列)が配備されている。光素子チップ3およびLSIチップ6は共に、BGA型パッケージ7のキャビティ16の底部17に搭載される。キャビティ16は、光信号送受信のための光に対して透明な樹脂で満たされ、その樹脂の表面にマイクロレンズ9が形成されている。キャビティ底部17には、LSIチップ6、光素子チップ3、コンデンサやチップ抵抗等の受動素子(図示せず)等の間を相互に接続するための電気配線層(図示せず)が形成されており、パッケージ7の電気I/O(入出力)は、電気接続用ビアや内層配線(いずれも図示せず)を介して、BGAパッケージ7下面のはんだバンプ用電極パッド11に接続されている。LSIチップ6や光素子チップ3は、パッケージ7上面やコンデンサチップ搭載面(キャビティー底面18)にはんだや樹脂によってダイボンドされ、それらと搭載面(パッケージ7上面やキャビティー底面18)との間はワイヤボンディング19によって接続されている。さらに、搭載面(パッケージ7上面やキャビティー底面18)の電気配線は、パッケージ7内層の電気配線や電気接続用ビアを介してパッケージ7下面の電極パッド11に接続されている。
【0004】
図4は、図3に示したBGA型パッケージ7の製造方法を説明する図である。一般的な製造方法を用いた、本パッケージ7の製造工程は以下のようになる。
【0005】
1.電気配線パターン1が形成された、電気素子チップ/光素子チップ搭載用キャリア基板2を作製する。
【0006】
2.光素子チップを上記キャリア基板2に実装するために必要なヴィアホール5を形成したインターポーザ基板4を作製する。なお、インターポーザ基板4には、はんだバンプ用の電極パッド11が形成されている。
【0007】
3.インターポーザ基板4をキャリア基板2上に接着して、BGA型パッケージ7(図4の(c)に示す)の基本構造(図4の(a)に示す)を構成する。この状態になったヴィアホール5は図3に示したキャビティ16に該当する。
【0008】
4.LSIチップ6(図4の(c)のみに示す)で代表される電気素子チップおよび光素子チップ3を、キャリア基板2に設けたマーカを基準にして、ダイボンド又はワイヤボンドによってキャリア基板2上の所定の位置に配置する。光素子チップ3は前記ヴィアホール5の中に配置される。
【0009】
5.前記光素子チップ3との光信号送受信のための光に対して透明な樹脂8によって、上記光素子チップ3で代表されるチップ類を封止して、図4の(b)の状態とする。
【0010】
6.前記光素子チップ3との光信号送受信のための光路中にある樹脂8を、後述するマイクロレンズ9形成のために必要な状態(厚さ、平坦性など)に、研磨等の手段により加工する。
【0011】
7.はんだバンプ用電極パッド11上に、はんだバンプ12を搭載する。
【0012】
8.前記光信号送受信のための光路中にある樹脂8の表面にマイクロレンズ9を形成し、図4の(c)の状態とする。
【0013】
ここで、チップ搭載用キャリア基板2には、LSIチップ6で代表される電気素子チップや光素子チップ3を搭載する際に必要となるアライメントマーカ(位置ぎめ用マーカ)が形成されている。工程4において、LSIチップ6で代表される電気素子チップおよび光素子チップ3は、それぞれに対応するアライメントマーカを視覚的に認識して、それを基準として定まる位置に搭載配置される。通常、LSIチップ6や光素子チップ3はダイボンディングによりキャリア基板2に搭載配置され、ワイヤボンディングをもって電気的配線を完了する。
【0014】
フリップチップ接続も近年多くなってきたが、コスト的にはダイボンド/ワイヤボンド接続が圧倒的に有利である。
【0015】
【発明が解決しようとする課題】
しかしながら、ダイボンド技術は、その実装精度が、チップを基板に搭載する搭載機の精度によって制限される。さらに、はんだぺ一ストを用いる場合には、はんだ溶融時にチップが浮き上がり、チップを基板に搭載する搭載機の位置ぎめ機構によって正確な位置にチップを置いたとしても、はんだ溶融時のチップの浮き上がりによって、チップ固定位置の精度が落ちる。
【0016】
また、上記の工程3における貼り合せ工程においても、位置ずれが生じる。一般的に、基板の貼り合せは、双方の基板に貫通穴を形成しておき、ガイドピン挿入によってアライメント(位置ぎめ)される。従って、ガイドピンの挿入クリアランスに相当する位置ずれは不可避であり、位置ずれは±数百μmに達し、位置ぎめ精度は高くない。
【0017】
さらに、インターポーザ基板4に形成された電気接続用ヴィアホール(ヴィアホール5とは異なる)の端部には、ランド(はんだバンプ用電極パッド11形成のための金属層)が形成されるが、これらの相対的な位置精度に関しても、高精度化は難しい。これらのランドは、電気接続用ヴィアホール又はガイドピンを位置基準としてアライメントされるが、電気接続用ヴィアホール、ガイドピンともに、前述の理由により位置精度が低いためである。
【0018】
このように、従来の半導体パッケージ技術においては、一般的なダイボンド実装技術や貼り合せ接着技術を用いた製造方法は、簡便で低コストである一方、はんだバンプ12と光素子チップ3との相対的な位置関係を正確に制御することができない。
【0019】
上記光学的信号の入出力機構を有する半導体装置は、プリント配線板上にはんだバンプ12によって実装される。この際、いわゆるセルフアライメント作用により半導体装置がプリント配線板上に位置あわせ接続されるので、はんだバンプ12の位置が、半導体装置とプリント配線板の接続の位置関係を決定する最大のファクターとなる。
【0020】
しかしながら、上記に述べたように、従来の光学的信号の入出力機構を有する半導体装置の製造方法においては、はんだバンプ12と光素子チップ3との位置関係を正確に制御することができないために、プリント配線板側の光入出力部分とパッケージ側の光入出力部分との間で、光軸ずれが生じ、光結合効率の低下を招いていた。また、多チャネルの光入出力を有する半導体装置の場合には、チャネル間の光結合効率がばらつくために、受光素子に到達する光強度が異なり、光伝送システムのパワーバジェットを圧迫してしまっていた。
【0021】
このような光結合効率低下の原因は、既に述べたように、光素子の搭載方法として、搭載精度の低いダイボンディング技術を用いていることと、電気接続用ビアや貼り合せ接着を介して接続されたはんだバンプ用電極パッド11の位置が、キャリア基板2上のアライメントマーカを基準として見た場合に、あらかじめ設定されている位置とは合っていないこととにある。
【0022】
このような位置ずれ量は、従来の電気信号の入出力機構のみを有する半導体装置においては、問題とならなかった。それは、電気的な接続は、位置ずれが起こっても、導体が接触しているかぎり、導通が保たれるからである。しかしながら、上記の光学的な接続における光結合効率は位置ずれに対して非常に敏感であり、光結合効率を高めるためには、現在のところ、位置ずれを極力小さくし、光結合における光授受の光軸を一致させることが不可欠である。
【0023】
また、マイクロレンズ9の形成においても、はんだバンプ用の電極パッド11や、その面に形成されたアライメントマーカを基準としてアライメントされるために、光素子とマイクロレンズ9との光軸がずれるという問題があった。
【0024】
本発明の目的は、上記の、はんだバンプと光素子チップとの間の相対位置関係において生じる位置ずれの問題を解決し、上記はんだバンプと光素子チップの相対位置関係を正確に制御して、光学的信号の入出力を高効率で行う半導体装置を製造することを可能とする半導体装置の製造方法を提供することにある。
【0025】
【課題を解決するための手段】
前記課題を解決するために、本発明は、請求項1に記載のように、
素子チップ搭載用キャリア基板上に、ヴィアホールを有するインターポーザ基板を接着する工程と、
前記ヴィアホール中に露出した前記キャリア基板の表面に光素子チップを配置する工程と、
前記光素子チップとの光信号送受信のための光に対して透明な樹脂によって前記光素子チップを封止する工程と、
前記インターポーザ基板上に、はんだバンプ用電極パッドを形成する工程と、前記はんだバンプ用電極パッド上にはんだバンプを搭載する工程とを有する半導体装置の製造方法であって、
前記インターポーザ基板上に前記はんだバンプ用電極パッドを形成する工程において、前記はんだバンプ用電極パッドの位置を前記光素子チップの発光部中心又は受光部中心を基準として定めることを特徴とする半導体装置の製造方法を構成する。
【0026】
また、本発明は、請求項2に記載のように、
前記樹脂の表面における、前記光素子チップの発光部中心又は受光部中心を基準として定められる位置にマイクロレンズを形成することを特徴とする請求項1に記載の半導体装置の製造方法を構成する。
【0027】
【発明の実施の形態】
上記問題を解決するための、本発明に係る、光学的信号の入出力機構を有する半導体装置の製造方法は、ダイボンドした光素子の発光部中心又は受光部中心をアライメント基準として、はんだバンプ用の電極パッドをパターニングすることにより、はんだバンプと光素子の相互の位置関係を正確に制御することを特徴とする。なお、直接、上記中心を基準としなくとも、光素子に形成され、発光部中心又は受光部中心との相対位置が明確なアライメントマーカを基準に用いてもよく、この場合にも、前記アライメントマーカを補助基準と考えれば、発光部中心又は受光部中心をアライメント基準とすることになる。
【0028】
以下に、本発明を、実施の形態例によって説明する。
【0029】
図1は、本発明の実施の形態例である、ボールグリッドアレイ(BGA)型パッケージの製造方法を説明する図である。本パッケージの製造工程は以下のようになる。
【0030】
1.電気配線パターン1が形成された、電気素子チップ/光素子チップ搭載用キャリア基板2を作製する。この工程は上記従来技術における工程1と同じである。
【0031】
2.光素子チップ3を上記キャリア基板2に実装するために必要なヴィアホール5を形成したインターポーザ基板4を作製する。なお、この工程では、上記従来技術における工程2と異なり、インターポーザ基板4には、はんだバンプ用電極パッド11は形成されていない。ただし、この電極パッド11が形成される位置を含む領域に、はんだバンプ用電極ランド(図2における14)を、この段階で、予め形成しておくと、好都合である。後述の工程8によって、この電極ランド14の一部分が電極パッド11となる。
【0032】
3.インターポーザ基板4をキャリア基板2上に接着して、BGA型パッケージ7(図1の(c)に示す)の基本構造(図1の(a)に示す)を構成する。この工程は上記従来技術における工程3と同じである。
【0033】
4.LSIチップ6(図1の(c)のみに示す)で代表される電気素子チップおよび光素子チップ3を、キャリア基板2に設けたマーカをアライメント基準にして、ダイボンド又はワイヤボンドによってキャリア基板2上の所定の位置に配置する。光素子チップ3はヴィアホール5の中に露出したキャリア基板2の表面に配置される。この工程は上記従来技術における工程4と同じである。
【0034】
5.前記光素子チップ3との光信号送受信のための光に対して透明な樹脂8によって、上記光素子チップ3で代表されるチップ類を封止して、図1の(b)の状態とする。この工程は上記従来技術における工程5と同じである。
【0035】
6.LSIチップ6を樹脂8’(図1の(c)のみに示す)によって封止する。樹脂8’の材質は樹脂8と同じであっても異なっていてもよい。この工程によって、BGA型パッケージ7の下面(LSIチップ6が配置されている面)が平坦化されるとともに、LSIチップ6が保護される。このような下面の平坦化とLSIチップ6の保護とは、後の工程8におけるフォトリソグラフィ技術によるパターニング操作を実行しやすいものとする。なお、この工程は上記の工程5と併せて1つの工程として行ってもよい。
【0036】
7.前記光素子チップ3との光信号送受信のための光路中にある樹脂8を、後述するマイクロレンズ9形成のために必要な状態(厚さ、平坦性など)に、研磨等の手段により加工する。この工程は上記従来技術における工程6と同じである。
【0037】
8.光素子チップ3の発光部中心又は受光部中心10をアライメント基準として、はんだバンプ用電極パッド11をインターポーザ基板4上にパターニング(図形状形成)する。この工程は、本発明が特徴とする工程であり、この工程の詳細については後述する。
【0038】
9.はんだバンプ用電極パッド11上に、はんだバンプ12を搭載する。この工程は上記従来技術における工程7と同じである。
【0039】
10.前記光信号送受信のための光路中にある樹脂8の表面にマイクロレンズ9を形成し、図1の(c)の状態とする。この場合に、光素子チップ3の発光部中心又は受光部中心10をアライメント基準として、マイクロレンズ9を形成する。この工程は、マイクロレンズ9を形成する位置を、光素子チップ3の発光部中心又は受光部中心10をアライメント基準として定める点を除けば、上記従来技術における工程8と同じである。
【0040】
従来技術と異なり、本発明が特徴とする工程の1つは上記の工程8である。すなわち、本発明においては、はんだバンプ12の搭載位置を決定する、はんだバンプ用電極パッド11のパターニングを、光素子チップ3の発光部中心又は受光部中心10をアライメント基準として行う。
【0041】
図2は、はんだバンプ用電極パッド11のパターニングを説明する図である。図において、インターポーザ基板4上の、電気接続のためのビア13が設けられた部位を含む領域に形成された、はんだバンプ用電極ランド14の上に開口部を有するソルダレジスト15がパターニングされる。この開口部の下に位置する電極ランド14の部分(図2において斜線を施した部分)が、はんだバンプ用電極パッド11に該当する部分となる。すでに説明したように、上記の工程2において、電極ランド14を予め形成しておけば、本工程において、ソルダレジスト15のパターンと、はんだバンプ用電極パッド11のパターン(ソルダレジスト15の開口部に該当)とを1回のパターニングによって形成することができる。このパターニングはフォトリソグラフィー技術によって行われ、フォトリソグラフィー技術は正確なアラインメントが可能であることを特徴としているので、光素子チップ3の発光部中心又は受光部中心10と、はんだバンプ用電極パッド11(およびソルダレジスト15の開口部)との間の相互位置関係を正確に定めることができる。従って、図2に示したように、はんだバンプ用電極パッド11上に正確に搭載されるはんだバンプ12と光素子チップ3の発光部中心又は受光部中心10との間の相互位置関係も正確に定めるられる。
【0042】
このことにより、光素子チップ3のキャリア基板2への配置精度がたとえ低く、位置ずれ量が大きくとも、はんだバンプ12と光素子チップ3の発光部中心又は受光部中心10との相対的な位置関係は正確に定められ、BGA型パッケージ7とプリント基板との相対位置関係は、はんだバンプ12を介したセルフアラインメントによって定められるため、マイクロレンズ9の光軸とプリント基板側の光導波路との間において、光軸ずれが生じないようにすることができ、その結果として、BGA型パッケージ7が、光学的信号の入出力を高効率で行う半導体装置となる。
【0043】
なお、上記のフォトリソグラフィー技術によるパターニング工程において、光素子チップ3の発光部中心又は受光部中心10を、樹脂8を通して、アライナー装置で観察できることが不可欠である。従って、光素子チップ3を封止する樹脂8は、光素子が使用する光の波長のみならず、可視光波長範囲においても高透明であることが求められる。
【0044】
なお、このような方式は、はんだバンプ用電極ランド14と光素子チップ3との間の位置関係のずれは、はんだバンプ用電極パッド11のパターニング時に吸収することになるため、この位置ずれが起こっていても、図2に示したように、電極パッド11のパターンが電極ランド14の上に必ずあるように、電極ランド14を電極パッド11のパターンよりも大きくしておく必要がある。
【0045】
また、上記の工程10において、光信号送受信のための光路中にある樹脂8の表面にマイクロレンズ9を形成する場合に、光素子チップ3の発光部中心又は受光部中心10をアライメント基準として、マイクロレンズ9を形成する。これにより、前記光路の中心にマイクロレンズ9の光軸を一致させることができ、光の利用効率を向上させることができる。
【0046】
このようにして製造した、光学的信号の入出力機構を有する半導体装置(本実施の形態例においてはBGA型パッケージ7)をプリント配線板上に実装した際、光導波路側入出力位置とパッケージ側光入出力位置の位置ずれを小さくでき、高効率で、チャネル間ばらつきの小さな光結合系を提供することが可能となる。
【0047】
本発明の実施の形態例によって形成された、光学的信号の入出力機構を有する半導体装置は、半導体集積回路を内蔵するLSIチップ6、複数の面発光素子(光素子チップ3)をアレイ配列して構成された面発光素子および複数の面受光素子(光素子チップ3)をアレイ配列して構成された面受光素子を、BGA型パッケージ7内に収納して構成されている。
【0048】
上記LSIチップ6および、面型光素子は、BGAパッケージ7のチップ搭載面上にダイボンドによりまず搭載され、ワイヤボンディングによって電気配線層と接続される。一方、BGAパッケージ7は、電気配線層からはんだバンプ12搭載面までの間を電気接続用ビアおよび電気配線パターン1等を介して電気的に接続されるよう、内層配線が施されている。光素子チップ3はキャリア基板2に実装配置された後に透明樹脂8によって樹脂封止される。この封止樹脂8は、光素子が使用する光に対して透明であり、また、可視光に対しても透明であることが望ましい。封止樹脂8を熱硬化もしくは光硬化によって硬化したのち、平坦化研磨が施される。この平坦化研磨は、BGAパッケージ7の下面(図1においては上面)に形成されたはんだバンプ用電極ランド14を残すように行われる。
【0049】
続いて、すでに搭載配置した光素子チップ3の発光部中心又は受光部中心10を基準として、はんだバンプ用電極パッド11およびソルダレジスト15をパターニングする。これらのパターニングはフォトリソグラフィー技術であるため、電極パッド11と光素子チップ3の発光部中心又は受光部中心10との間の相互位置関係を正確に制御することができる。
【0050】
なお、光素子チップ3の発光部中心又は受光部中心10の代わりに、光素子チップ3に形成され、発光部中心又は受光部中心10と確定した相対位置関係にあるアライメントマーカを基準として、はんだバンプ用電極パッド11およびソルダレジスト15をパターニングしてもよい。この場合に、前記アライメントマーカを補助基準と考えれば、このパターニングは、光素子チップ3の発光部中心又は受光部中心10をアライメント基準とするパターニングと同一なものとなり、上記実施の形態例と同様の作用・効果を奏することは言うまでもない。
【0051】
フリップチップなどの高度な実装技術を用いても、電気接続用ビアや貼り合せの際の位置精度が低いために、バンプ電極位置は光素子と正確に合わないため、本発明に係る半導体装置の製造方法は、高周波特性を考慮してフリップチップ実装を採用する場合においても、全く同様に適用され、上記と同様の効果が実現する。
【0052】
上記の説明から明らかなように、本発明によれば、光学的信号の入出力機構を有した半導体装置を製造するに際し、光素子とはんだバンプ間の相対的な位置関係を正確に保持して半導体装置を作製することができるため、光素子の搭載精度を大きく向上させることができる。そのため、フリップチップなどの高価な技術を用いることなく、ダイボンド等の低廉な技術を用いて、高効率の光学的信号入出力機構を有した半導体装置を低コストで作製することができる。
【0053】
【発明の効果】
本発明の実施によって、光学的信号の入出力を高効率で行う半導体装置を製造することを可能とする半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態例における、光学的信号の入出力機構を有する半導体装置の製造方法を説明する図である。
【図2】本発明の実施の形態例における、はんだバンプ用電極パッドおよびソルダレジストのパターニングを説明する図である。
【図3】従来の光学的信号の入出力機構を有する半導体装置の構造を模式的に示した図である。
【図4】従来の光学的信号の入出力機構を有する半導体装置の製造方法を模式的に示した図である。
【符号の説明】
1…電気配線パターン、2…キャリア基板、3…光素子チップ、4…インターポーザ基板、5…ヴィアホール、6…LSIチップ、7…BGAパッケージ、8、8'…樹脂、9…マイクロレンズ、10…発光部中心又は受光部中心、11…はんだバンプ用電極パッド、12…はんだバンプ、13…ビア、14…はんだバンプ用電極ランド、15…ソルダレジスト、16…キャビティ、17…キャビティ底部、18…キャビティ底面、19…ワイヤボンディング。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device having an optical signal input / output mechanism used in optical communication technology.
[0002]
[Prior art]
FIG. 3 shows a conventional example of a semiconductor device having an optical signal input / output mechanism (Japanese Patent Laid-Open No. 11-366512), and schematically shows a cross-sectional structure thereof.
[0003]
As shown in FIG. 3, the conventional semiconductor device includes an
[0004]
FIG. 4 is a diagram for explaining a method of manufacturing the
[0005]
1. An electric element chip / optical element chip
[0006]
2. An
[0007]
3. The
[0008]
4). An electric element chip and an
[0009]
5. Chips represented by the
[0010]
6). The
[0011]
7. Solder bumps 12 are mounted on the solder bump electrode pads 11.
[0012]
8). A
[0013]
Here, on the chip
[0014]
In recent years, flip-chip connection has increased, but die bond / wire bond connection is overwhelmingly advantageous in terms of cost.
[0015]
[Problems to be solved by the invention]
However, the die bonding technique has its mounting accuracy limited by the accuracy of the mounting machine that mounts the chip on the substrate. Furthermore, when solder paste is used, the chip floats when the solder is melted, and even if the chip is placed at an accurate position by the positioning mechanism of the mounting machine that mounts the chip on the board, the chip floats when the solder melts. As a result, the accuracy of the chip fixing position decreases.
[0016]
Further, also in the bonding process in the above-described
[0017]
Further, lands (metal layers for forming the solder bump electrode pads 11) are formed at the end portions of the electrical connection via holes (different from the via holes 5) formed in the
[0018]
As described above, in the conventional semiconductor package technology, a manufacturing method using a general die bond mounting technology or a bonding adhesion technology is simple and low cost, while the solder bump 12 and the
[0019]
The semiconductor device having the optical signal input / output mechanism is mounted on a printed wiring board by solder bumps 12. At this time, since the semiconductor device is aligned and connected on the printed wiring board by a so-called self-alignment action, the position of the solder bump 12 is the largest factor that determines the positional relationship of the connection between the semiconductor device and the printed wiring board.
[0020]
However, as described above, in the conventional method for manufacturing a semiconductor device having an optical signal input / output mechanism, the positional relationship between the solder bump 12 and the
[0021]
As described above, the cause of such a decrease in optical coupling efficiency is the use of die bonding technology with low mounting accuracy as the mounting method of the optical element, and connection via electrical connection vias and bonding adhesion. The position of the solder bump electrode pad 11 does not match the preset position when viewed with the alignment marker on the
[0022]
Such a positional shift amount has not been a problem in a conventional semiconductor device having only an electric signal input / output mechanism. This is because electrical connection is maintained as long as the conductor is in contact even if misalignment occurs. However, the optical coupling efficiency in the optical connection described above is very sensitive to misalignment. At present, in order to increase the optical coupling efficiency, the misalignment is made as small as possible, and optical transmission / reception in optical coupling is performed. It is essential to match the optical axes.
[0023]
Further, in the formation of the
[0024]
The object of the present invention is to solve the above-mentioned problem of misalignment occurring in the relative positional relationship between the solder bump and the optical element chip, and to accurately control the relative positional relationship between the solder bump and the optical element chip, An object of the present invention is to provide a method of manufacturing a semiconductor device that enables manufacturing of a semiconductor device that performs input / output of optical signals with high efficiency.
[0025]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the present invention as described in
Bonding an interposer substrate having a via hole on a carrier substrate for mounting an element chip;
Placing an optical element chip on the surface of the carrier substrate exposed in the via hole;
Sealing the optical element chip with a resin transparent to light for optical signal transmission and reception with the optical element chip;
A method for manufacturing a semiconductor device, comprising: forming a solder bump electrode pad on the interposer substrate; and mounting a solder bump on the solder bump electrode pad,
In the step of forming the solder bump electrode pad on the interposer substrate, the position of the solder bump electrode pad is determined based on the light emitting portion center or the light receiving portion center of the optical element chip. Configure the manufacturing method.
[0026]
Further, the present invention provides the following, as described in
2. The semiconductor device manufacturing method according to
[0027]
DETAILED DESCRIPTION OF THE INVENTION
In order to solve the above-described problem, a method of manufacturing a semiconductor device having an optical signal input / output mechanism according to the present invention uses a light emitting part center or a light receiving part center of a die-bonded optical element as an alignment reference. The positional relationship between the solder bump and the optical element is accurately controlled by patterning the electrode pad. Note that an alignment marker that is formed directly on the optical element and has a clear relative position with respect to the center of the light emitting unit or the light receiving unit may be used as a reference without directly using the center as a reference. Is regarded as an auxiliary reference, the center of the light emitting part or the center of the light receiving part is used as the alignment reference.
[0028]
Hereinafter, the present invention will be described by way of embodiments.
[0029]
FIG. 1 is a diagram for explaining a method of manufacturing a ball grid array (BGA) type package, which is an embodiment of the present invention. The manufacturing process of this package is as follows.
[0030]
1. An electric element chip / optical element chip mounting
[0031]
2. An
[0032]
3. The
[0033]
4). An electric element chip and an
[0034]
5. Chips represented by the
[0035]
6). The
[0036]
7. The
[0037]
8). The solder bump electrode pads 11 are patterned on the interposer substrate 4 (formed in the shape of the figure) using the light emitting portion center or the light receiving
[0038]
9. Solder bumps 12 are mounted on the solder bump electrode pads 11. This step is the same as
[0039]
10. A
[0040]
Unlike the prior art, one of the steps characterized by the present invention is
[0041]
FIG. 2 is a diagram for explaining patterning of the solder bump electrode pads 11. In the figure, a solder resist 15 having an opening is patterned on a solder
[0042]
As a result, even if the placement accuracy of the
[0043]
In the patterning process using the photolithography technique described above, it is essential that the light emitting portion center or the light receiving
[0044]
In such a method, the positional deviation between the solder
[0045]
Further, in the
[0046]
When the semiconductor device having an optical signal input / output mechanism (
[0047]
A semiconductor device having an optical signal input / output mechanism formed according to an embodiment of the present invention includes an
[0048]
The
[0049]
Subsequently, the solder bump electrode pad 11 and the solder resist 15 are patterned using the light emitting part center or the light receiving
[0050]
In addition, instead of the light emitting part center or the light receiving
[0051]
Even if advanced mounting technology such as flip chip is used, the position of the bump electrode is not exactly aligned with the optical element due to the low positional accuracy in electrical connection vias and bonding, so that the semiconductor device according to the present invention The manufacturing method is applied in the same manner even when flip chip mounting is adopted in consideration of high frequency characteristics, and the same effect as described above is realized.
[0052]
As is clear from the above description, according to the present invention, when manufacturing a semiconductor device having an optical signal input / output mechanism, the relative positional relationship between the optical element and the solder bump is accurately maintained. Since the semiconductor device can be manufactured, the mounting accuracy of the optical element can be greatly improved. Therefore, a semiconductor device having a high-efficiency optical signal input / output mechanism can be manufactured at low cost by using inexpensive technology such as die bonding without using expensive technology such as flip chip.
[0053]
【The invention's effect】
By implementing the present invention, it is possible to provide a method of manufacturing a semiconductor device that can manufacture a semiconductor device that inputs and outputs optical signals with high efficiency.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a method for manufacturing a semiconductor device having an optical signal input / output mechanism in an embodiment of the present invention;
FIG. 2 is a diagram illustrating patterning of solder bump electrode pads and solder resist in an embodiment of the present invention.
FIG. 3 is a diagram schematically showing the structure of a conventional semiconductor device having an optical signal input / output mechanism.
FIG. 4 is a diagram schematically showing a method of manufacturing a semiconductor device having a conventional optical signal input / output mechanism.
[Explanation of symbols]
DESCRIPTION OF
Claims (2)
前記ヴィアホール中に露出した前記キャリア基板の表面に光素子チップを配置する工程と、
前記光素子チップとの光信号送受信のための光に対して透明な樹脂によって前記光素子チップを封止する工程と、
前記インターポーザ基板上に、はんだバンプ用電極パッドを形成する工程と、前記はんだバンプ用電極パッド上にはんだバンプを搭載する工程とを有する半導体装置の製造方法であって、
前記インターポーザ基板上に前記はんだバンプ用電極パッドを形成する工程において、前記はんだバンプ用電極パッドの位置を前記光素子チップの発光部中心又は受光部中心を基準として定めることを特徴とする半導体装置の製造方法。Bonding an interposer substrate having a via hole on a carrier substrate for mounting an element chip;
Placing an optical element chip on the surface of the carrier substrate exposed in the via hole;
Sealing the optical element chip with a resin transparent to light for optical signal transmission and reception with the optical element chip;
A method for manufacturing a semiconductor device, comprising: forming a solder bump electrode pad on the interposer substrate; and mounting a solder bump on the solder bump electrode pad,
In the step of forming the solder bump electrode pad on the interposer substrate, the position of the solder bump electrode pad is determined based on the light emitting portion center or the light receiving portion center of the optical element chip. Production method.
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Applications Claiming Priority (1)
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US7759753B2 (en) | 2008-02-13 | 2010-07-20 | Freescale Semiconductor, Inc. | Integrated circuit die, integrated circuit package, and packaging method |
JP7123161B2 (en) * | 2018-11-06 | 2022-08-22 | 三菱電機株式会社 | Manufacturing method of optical semiconductor device |
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