JP3670220B2

JP3670220B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3670220B2
Application number: JP2001139789A
Authority: JP
Inventors: 雄三石井
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2001-05-10
Filing date: 2001-05-10
Publication date: 2005-07-13
Anticipated expiration: 2021-05-10
Also published as: JP2002335018A

Description

【０００１】
【発明の属する技術分野】
本発明は、光通信技術において使用される、光学的信号の入出力機構を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図３は、光学的信号の入出力機構を有する半導体装置の従来の発明例（特開平１１−３６６５１２号公報）を示すものであり、その断面構造を模式的に示している。
【０００３】
この従来の技術による半導体装置は、図３に示したように、半導体集積回路を内蔵するＬＳＩチップ６と、面発光素子および面受光素子（光素子チップ３と総称する）とをボールグリッドアレイ（ＢＧＡ）型パッケージ７に実装したものであり、パッケージ７下面に配備された、はんだバンプアレイ（はんだバンプ１２の配列）によってプリント配線板（図示せず）との電気的接続を行う。また、同様に、前記プリント配線板と光学的に接続するために、はんだバンプ１２が配備されているパッケージ７下面にマイクロレンズアレイ（マイクロレンズ９の配列）が配備されている。光素子チップ３およびＬＳＩチップ６は共に、ＢＧＡ型パッケージ７のキャビティ１６の底部１７に搭載される。キャビティ１６は、光信号送受信のための光に対して透明な樹脂で満たされ、その樹脂の表面にマイクロレンズ９が形成されている。キャビティ底部１７には、ＬＳＩチップ６、光素子チップ３、コンデンサやチップ抵抗等の受動素子（図示せず）等の間を相互に接続するための電気配線層（図示せず）が形成されており、パッケージ７の電気Ｉ／Ｏ（入出力）は、電気接続用ビアや内層配線（いずれも図示せず）を介して、ＢＧＡパッケージ７下面のはんだバンプ用電極パッド１１に接続されている。ＬＳＩチップ６や光素子チップ３は、パッケージ７上面やコンデンサチップ搭載面（キャビティー底面１８）にはんだや樹脂によってダイボンドされ、それらと搭載面（パッケージ７上面やキャビティー底面１８）との間はワイヤボンディング１９によって接続されている。さらに、搭載面（パッケージ７上面やキャビティー底面１８）の電気配線は、パッケージ７内層の電気配線や電気接続用ビアを介してパッケージ７下面の電極パッド１１に接続されている。
【０００４】
図４は、図３に示したＢＧＡ型パッケージ７の製造方法を説明する図である。一般的な製造方法を用いた、本パッケージ７の製造工程は以下のようになる。
【０００５】
１．電気配線パターン１が形成された、電気素子チップ／光素子チップ搭載用キャリア基板２を作製する。
【０００６】
２．光素子チップを上記キャリア基板２に実装するために必要なヴィアホール５を形成したインターポーザ基板４を作製する。なお、インターポーザ基板４には、はんだバンプ用の電極パッド１１が形成されている。
【０００７】
３．インターポーザ基板４をキャリア基板２上に接着して、ＢＧＡ型パッケージ７（図４の（ｃ）に示す）の基本構造（図４の（ａ）に示す）を構成する。この状態になったヴィアホール５は図３に示したキャビティ１６に該当する。
【０００８】
４．ＬＳＩチップ６（図４の（ｃ）のみに示す）で代表される電気素子チップおよび光素子チップ３を、キャリア基板２に設けたマーカを基準にして、ダイボンド又はワイヤボンドによってキャリア基板２上の所定の位置に配置する。光素子チップ３は前記ヴィアホール５の中に配置される。
【０００９】
５．前記光素子チップ３との光信号送受信のための光に対して透明な樹脂８によって、上記光素子チップ３で代表されるチップ類を封止して、図４の（ｂ）の状態とする。
【００１０】
６．前記光素子チップ３との光信号送受信のための光路中にある樹脂８を、後述するマイクロレンズ９形成のために必要な状態（厚さ、平坦性など）に、研磨等の手段により加工する。
【００１１】
７．はんだバンプ用電極パッド１１上に、はんだバンプ１２を搭載する。
【００１２】
８．前記光信号送受信のための光路中にある樹脂８の表面にマイクロレンズ９を形成し、図４の（ｃ）の状態とする。
【００１３】
ここで、チップ搭載用キャリア基板２には、ＬＳＩチップ６で代表される電気素子チップや光素子チップ３を搭載する際に必要となるアライメントマーカ（位置ぎめ用マーカ）が形成されている。工程４において、ＬＳＩチップ６で代表される電気素子チップおよび光素子チップ３は、それぞれに対応するアライメントマーカを視覚的に認識して、それを基準として定まる位置に搭載配置される。通常、ＬＳＩチップ６や光素子チップ３はダイボンディングによりキャリア基板２に搭載配置され、ワイヤボンディングをもって電気的配線を完了する。
【００１４】
フリップチップ接続も近年多くなってきたが、コスト的にはダイボンド／ワイヤボンド接続が圧倒的に有利である。
【００１５】
【発明が解決しようとする課題】
しかしながら、ダイボンド技術は、その実装精度が、チップを基板に搭載する搭載機の精度によって制限される。さらに、はんだぺ一ストを用いる場合には、はんだ溶融時にチップが浮き上がり、チップを基板に搭載する搭載機の位置ぎめ機構によって正確な位置にチップを置いたとしても、はんだ溶融時のチップの浮き上がりによって、チップ固定位置の精度が落ちる。
【００１６】
また、上記の工程３における貼り合せ工程においても、位置ずれが生じる。一般的に、基板の貼り合せは、双方の基板に貫通穴を形成しておき、ガイドピン挿入によってアライメント（位置ぎめ）される。従って、ガイドピンの挿入クリアランスに相当する位置ずれは不可避であり、位置ずれは±数百μｍに達し、位置ぎめ精度は高くない。
【００１７】
さらに、インターポーザ基板４に形成された電気接続用ヴィアホール（ヴィアホール５とは異なる）の端部には、ランド（はんだバンプ用電極パッド１１形成のための金属層）が形成されるが、これらの相対的な位置精度に関しても、高精度化は難しい。これらのランドは、電気接続用ヴィアホール又はガイドピンを位置基準としてアライメントされるが、電気接続用ヴィアホール、ガイドピンともに、前述の理由により位置精度が低いためである。
【００１８】
このように、従来の半導体パッケージ技術においては、一般的なダイボンド実装技術や貼り合せ接着技術を用いた製造方法は、簡便で低コストである一方、はんだバンプ１２と光素子チップ３との相対的な位置関係を正確に制御することができない。
【００１９】
上記光学的信号の入出力機構を有する半導体装置は、プリント配線板上にはんだバンプ１２によって実装される。この際、いわゆるセルフアライメント作用により半導体装置がプリント配線板上に位置あわせ接続されるので、はんだバンプ１２の位置が、半導体装置とプリント配線板の接続の位置関係を決定する最大のファクターとなる。
【００２０】
しかしながら、上記に述べたように、従来の光学的信号の入出力機構を有する半導体装置の製造方法においては、はんだバンプ１２と光素子チップ３との位置関係を正確に制御することができないために、プリント配線板側の光入出力部分とパッケージ側の光入出力部分との間で、光軸ずれが生じ、光結合効率の低下を招いていた。また、多チャネルの光入出力を有する半導体装置の場合には、チャネル間の光結合効率がばらつくために、受光素子に到達する光強度が異なり、光伝送システムのパワーバジェットを圧迫してしまっていた。
【００２１】
このような光結合効率低下の原因は、既に述べたように、光素子の搭載方法として、搭載精度の低いダイボンディング技術を用いていることと、電気接続用ビアや貼り合せ接着を介して接続されたはんだバンプ用電極パッド１１の位置が、キャリア基板２上のアライメントマーカを基準として見た場合に、あらかじめ設定されている位置とは合っていないこととにある。
【００２２】
このような位置ずれ量は、従来の電気信号の入出力機構のみを有する半導体装置においては、問題とならなかった。それは、電気的な接続は、位置ずれが起こっても、導体が接触しているかぎり、導通が保たれるからである。しかしながら、上記の光学的な接続における光結合効率は位置ずれに対して非常に敏感であり、光結合効率を高めるためには、現在のところ、位置ずれを極力小さくし、光結合における光授受の光軸を一致させることが不可欠である。
【００２３】
また、マイクロレンズ９の形成においても、はんだバンプ用の電極パッド１１や、その面に形成されたアライメントマーカを基準としてアライメントされるために、光素子とマイクロレンズ９との光軸がずれるという問題があった。
【００２４】
本発明の目的は、上記の、はんだバンプと光素子チップとの間の相対位置関係において生じる位置ずれの問題を解決し、上記はんだバンプと光素子チップの相対位置関係を正確に制御して、光学的信号の入出力を高効率で行う半導体装置を製造することを可能とする半導体装置の製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
前記課題を解決するために、本発明は、請求項１に記載のように、
素子チップ搭載用キャリア基板上に、ヴィアホールを有するインターポーザ基板を接着する工程と、
前記ヴィアホール中に露出した前記キャリア基板の表面に光素子チップを配置する工程と、
前記光素子チップとの光信号送受信のための光に対して透明な樹脂によって前記光素子チップを封止する工程と、
前記インターポーザ基板上に、はんだバンプ用電極パッドを形成する工程と、前記はんだバンプ用電極パッド上にはんだバンプを搭載する工程とを有する半導体装置の製造方法であって、
前記インターポーザ基板上に前記はんだバンプ用電極パッドを形成する工程において、前記はんだバンプ用電極パッドの位置を前記光素子チップの発光部中心又は受光部中心を基準として定めることを特徴とする半導体装置の製造方法を構成する。
【００２６】
また、本発明は、請求項２に記載のように、
前記樹脂の表面における、前記光素子チップの発光部中心又は受光部中心を基準として定められる位置にマイクロレンズを形成することを特徴とする請求項１に記載の半導体装置の製造方法を構成する。
【００２７】
【発明の実施の形態】
上記問題を解決するための、本発明に係る、光学的信号の入出力機構を有する半導体装置の製造方法は、ダイボンドした光素子の発光部中心又は受光部中心をアライメント基準として、はんだバンプ用の電極パッドをパターニングすることにより、はんだバンプと光素子の相互の位置関係を正確に制御することを特徴とする。なお、直接、上記中心を基準としなくとも、光素子に形成され、発光部中心又は受光部中心との相対位置が明確なアライメントマーカを基準に用いてもよく、この場合にも、前記アライメントマーカを補助基準と考えれば、発光部中心又は受光部中心をアライメント基準とすることになる。
【００２８】
以下に、本発明を、実施の形態例によって説明する。
【００２９】
図１は、本発明の実施の形態例である、ボールグリッドアレイ（ＢＧＡ）型パッケージの製造方法を説明する図である。本パッケージの製造工程は以下のようになる。
【００３０】
１．電気配線パターン１が形成された、電気素子チップ／光素子チップ搭載用キャリア基板２を作製する。この工程は上記従来技術における工程１と同じである。
【００３１】
２．光素子チップ３を上記キャリア基板２に実装するために必要なヴィアホール５を形成したインターポーザ基板４を作製する。なお、この工程では、上記従来技術における工程２と異なり、インターポーザ基板４には、はんだバンプ用電極パッド１１は形成されていない。ただし、この電極パッド１１が形成される位置を含む領域に、はんだバンプ用電極ランド（図２における１４）を、この段階で、予め形成しておくと、好都合である。後述の工程８によって、この電極ランド１４の一部分が電極パッド１１となる。
【００３２】
３．インターポーザ基板４をキャリア基板２上に接着して、ＢＧＡ型パッケージ７（図１の（ｃ）に示す）の基本構造（図１の（ａ）に示す）を構成する。この工程は上記従来技術における工程３と同じである。
【００３３】
４．ＬＳＩチップ６（図１の（ｃ）のみに示す）で代表される電気素子チップおよび光素子チップ３を、キャリア基板２に設けたマーカをアライメント基準にして、ダイボンド又はワイヤボンドによってキャリア基板２上の所定の位置に配置する。光素子チップ３はヴィアホール５の中に露出したキャリア基板２の表面に配置される。この工程は上記従来技術における工程４と同じである。
【００３４】
５．前記光素子チップ３との光信号送受信のための光に対して透明な樹脂８によって、上記光素子チップ３で代表されるチップ類を封止して、図１の（ｂ）の状態とする。この工程は上記従来技術における工程５と同じである。
【００３５】
６．ＬＳＩチップ６を樹脂８’(図１の（ｃ）のみに示す）によって封止する。樹脂８’の材質は樹脂８と同じであっても異なっていてもよい。この工程によって、ＢＧＡ型パッケージ７の下面（ＬＳＩチップ６が配置されている面）が平坦化されるとともに、ＬＳＩチップ６が保護される。このような下面の平坦化とＬＳＩチップ６の保護とは、後の工程８におけるフォトリソグラフィ技術によるパターニング操作を実行しやすいものとする。なお、この工程は上記の工程５と併せて１つの工程として行ってもよい。
【００３６】
７．前記光素子チップ３との光信号送受信のための光路中にある樹脂８を、後述するマイクロレンズ９形成のために必要な状態（厚さ、平坦性など）に、研磨等の手段により加工する。この工程は上記従来技術における工程６と同じである。
【００３７】
８．光素子チップ３の発光部中心又は受光部中心１０をアライメント基準として、はんだバンプ用電極パッド１１をインターポーザ基板４上にパターニング（図形状形成）する。この工程は、本発明が特徴とする工程であり、この工程の詳細については後述する。
【００３８】
９．はんだバンプ用電極パッド１１上に、はんだバンプ１２を搭載する。この工程は上記従来技術における工程７と同じである。
【００３９】
１０．前記光信号送受信のための光路中にある樹脂８の表面にマイクロレンズ９を形成し、図１の（ｃ）の状態とする。この場合に、光素子チップ３の発光部中心又は受光部中心１０をアライメント基準として、マイクロレンズ９を形成する。この工程は、マイクロレンズ９を形成する位置を、光素子チップ３の発光部中心又は受光部中心１０をアライメント基準として定める点を除けば、上記従来技術における工程８と同じである。
【００４０】
従来技術と異なり、本発明が特徴とする工程の１つは上記の工程８である。すなわち、本発明においては、はんだバンプ１２の搭載位置を決定する、はんだバンプ用電極パッド１１のパターニングを、光素子チップ３の発光部中心又は受光部中心１０をアライメント基準として行う。
【００４１】
図２は、はんだバンプ用電極パッド１１のパターニングを説明する図である。図において、インターポーザ基板４上の、電気接続のためのビア１３が設けられた部位を含む領域に形成された、はんだバンプ用電極ランド１４の上に開口部を有するソルダレジスト１５がパターニングされる。この開口部の下に位置する電極ランド１４の部分（図２において斜線を施した部分）が、はんだバンプ用電極パッド１１に該当する部分となる。すでに説明したように、上記の工程２において、電極ランド１４を予め形成しておけば、本工程において、ソルダレジスト１５のパターンと、はんだバンプ用電極パッド１１のパターン（ソルダレジスト１５の開口部に該当）とを１回のパターニングによって形成することができる。このパターニングはフォトリソグラフィー技術によって行われ、フォトリソグラフィー技術は正確なアラインメントが可能であることを特徴としているので、光素子チップ３の発光部中心又は受光部中心１０と、はんだバンプ用電極パッド１１（およびソルダレジスト１５の開口部）との間の相互位置関係を正確に定めることができる。従って、図２に示したように、はんだバンプ用電極パッド１１上に正確に搭載されるはんだバンプ１２と光素子チップ３の発光部中心又は受光部中心１０との間の相互位置関係も正確に定めるられる。
【００４２】
このことにより、光素子チップ３のキャリア基板２への配置精度がたとえ低く、位置ずれ量が大きくとも、はんだバンプ１２と光素子チップ３の発光部中心又は受光部中心１０との相対的な位置関係は正確に定められ、ＢＧＡ型パッケージ７とプリント基板との相対位置関係は、はんだバンプ１２を介したセルフアラインメントによって定められるため、マイクロレンズ９の光軸とプリント基板側の光導波路との間において、光軸ずれが生じないようにすることができ、その結果として、ＢＧＡ型パッケージ７が、光学的信号の入出力を高効率で行う半導体装置となる。
【００４３】
なお、上記のフォトリソグラフィー技術によるパターニング工程において、光素子チップ３の発光部中心又は受光部中心１０を、樹脂８を通して、アライナー装置で観察できることが不可欠である。従って、光素子チップ３を封止する樹脂８は、光素子が使用する光の波長のみならず、可視光波長範囲においても高透明であることが求められる。
【００４４】
なお、このような方式は、はんだバンプ用電極ランド１４と光素子チップ３との間の位置関係のずれは、はんだバンプ用電極パッド１１のパターニング時に吸収することになるため、この位置ずれが起こっていても、図２に示したように、電極パッド１１のパターンが電極ランド１４の上に必ずあるように、電極ランド１４を電極パッド１１のパターンよりも大きくしておく必要がある。
【００４５】
また、上記の工程１０において、光信号送受信のための光路中にある樹脂８の表面にマイクロレンズ９を形成する場合に、光素子チップ３の発光部中心又は受光部中心１０をアライメント基準として、マイクロレンズ９を形成する。これにより、前記光路の中心にマイクロレンズ９の光軸を一致させることができ、光の利用効率を向上させることができる。
【００４６】
このようにして製造した、光学的信号の入出力機構を有する半導体装置（本実施の形態例においてはＢＧＡ型パッケージ７）をプリント配線板上に実装した際、光導波路側入出力位置とパッケージ側光入出力位置の位置ずれを小さくでき、高効率で、チャネル間ばらつきの小さな光結合系を提供することが可能となる。
【００４７】
本発明の実施の形態例によって形成された、光学的信号の入出力機構を有する半導体装置は、半導体集積回路を内蔵するＬＳＩチップ６、複数の面発光素子（光素子チップ３）をアレイ配列して構成された面発光素子および複数の面受光素子（光素子チップ３）をアレイ配列して構成された面受光素子を、ＢＧＡ型パッケージ７内に収納して構成されている。
【００４８】
上記ＬＳＩチップ６および、面型光素子は、ＢＧＡパッケージ７のチップ搭載面上にダイボンドによりまず搭載され、ワイヤボンディングによって電気配線層と接続される。一方、ＢＧＡパッケージ７は、電気配線層からはんだバンプ１２搭載面までの間を電気接続用ビアおよび電気配線パターン１等を介して電気的に接続されるよう、内層配線が施されている。光素子チップ３はキャリア基板２に実装配置された後に透明樹脂８によって樹脂封止される。この封止樹脂８は、光素子が使用する光に対して透明であり、また、可視光に対しても透明であることが望ましい。封止樹脂８を熱硬化もしくは光硬化によって硬化したのち、平坦化研磨が施される。この平坦化研磨は、ＢＧＡパッケージ７の下面（図１においては上面）に形成されたはんだバンプ用電極ランド１４を残すように行われる。
【００４９】
続いて、すでに搭載配置した光素子チップ３の発光部中心又は受光部中心１０を基準として、はんだバンプ用電極パッド１１およびソルダレジスト１５をパターニングする。これらのパターニングはフォトリソグラフィー技術であるため、電極パッド１１と光素子チップ３の発光部中心又は受光部中心１０との間の相互位置関係を正確に制御することができる。
【００５０】
なお、光素子チップ３の発光部中心又は受光部中心１０の代わりに、光素子チップ３に形成され、発光部中心又は受光部中心１０と確定した相対位置関係にあるアライメントマーカを基準として、はんだバンプ用電極パッド１１およびソルダレジスト１５をパターニングしてもよい。この場合に、前記アライメントマーカを補助基準と考えれば、このパターニングは、光素子チップ３の発光部中心又は受光部中心１０をアライメント基準とするパターニングと同一なものとなり、上記実施の形態例と同様の作用・効果を奏することは言うまでもない。
【００５１】
フリップチップなどの高度な実装技術を用いても、電気接続用ビアや貼り合せの際の位置精度が低いために、バンプ電極位置は光素子と正確に合わないため、本発明に係る半導体装置の製造方法は、高周波特性を考慮してフリップチップ実装を採用する場合においても、全く同様に適用され、上記と同様の効果が実現する。
【００５２】
上記の説明から明らかなように、本発明によれば、光学的信号の入出力機構を有した半導体装置を製造するに際し、光素子とはんだバンプ間の相対的な位置関係を正確に保持して半導体装置を作製することができるため、光素子の搭載精度を大きく向上させることができる。そのため、フリップチップなどの高価な技術を用いることなく、ダイボンド等の低廉な技術を用いて、高効率の光学的信号入出力機構を有した半導体装置を低コストで作製することができる。
【００５３】
【発明の効果】
本発明の実施によって、光学的信号の入出力を高効率で行う半導体装置を製造することを可能とする半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態例における、光学的信号の入出力機構を有する半導体装置の製造方法を説明する図である。
【図２】本発明の実施の形態例における、はんだバンプ用電極パッドおよびソルダレジストのパターニングを説明する図である。
【図３】従来の光学的信号の入出力機構を有する半導体装置の構造を模式的に示した図である。
【図４】従来の光学的信号の入出力機構を有する半導体装置の製造方法を模式的に示した図である。
【符号の説明】
１…電気配線パターン、２…キャリア基板、３…光素子チップ、４…インターポーザ基板、５…ヴィアホール、６…ＬＳＩチップ、７…ＢＧＡパッケージ、８、８'…樹脂、９…マイクロレンズ、１０…発光部中心又は受光部中心、１１…はんだバンプ用電極パッド、１２…はんだバンプ、１３…ビア、１４…はんだバンプ用電極ランド、１５…ソルダレジスト、１６…キャビティ、１７…キャビティ底部、１８…キャビティ底面、１９…ワイヤボンディング。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device having an optical signal input / output mechanism used in optical communication technology.
[0002]
[Prior art]
FIG. 3 shows a conventional example of a semiconductor device having an optical signal input / output mechanism (Japanese Patent Laid-Open No. 11-366512), and schematically shows a cross-sectional structure thereof.
[0003]
As shown in FIG. 3, the conventional semiconductor device includes an LSI chip 6 incorporating a semiconductor integrated circuit, a surface light emitting element and a surface light receiving element (collectively referred to as an optical element chip 3). It is mounted on a BGA type package 7 and is electrically connected to a printed wiring board (not shown) by a solder bump array (arrangement of solder bumps 12) provided on the lower surface of the package 7. Similarly, in order to optically connect to the printed wiring board, a microlens array (arrangement of microlenses 9) is provided on the lower surface of the package 7 on which the solder bumps 12 are provided. Both the optical element chip 3 and the LSI chip 6 are mounted on the bottom 17 of the cavity 16 of the BGA type package 7. The cavity 16 is filled with a resin transparent to light for optical signal transmission / reception, and the microlens 9 is formed on the surface of the resin. An electrical wiring layer (not shown) for mutually connecting the LSI chip 6, the optical element chip 3, and passive elements (not shown) such as capacitors and chip resistors, etc. is formed on the cavity bottom portion 17. The electrical I / O (input / output) of the package 7 is connected to the solder bump electrode pads 11 on the lower surface of the BGA package 7 through electrical connection vias and inner layer wiring (both not shown). The LSI chip 6 and the optical element chip 3 are die-bonded to the upper surface of the package 7 and the capacitor chip mounting surface (cavity bottom surface 18) with solder or resin, and between these and the mounting surface (the upper surface of the package 7 or the cavity bottom surface 18). They are connected by wire bonding 19. Furthermore, the electrical wiring on the mounting surface (the upper surface of the package 7 and the bottom surface of the cavity 18) is connected to the electrode pad 11 on the lower surface of the package 7 via the electrical wiring on the inner layer of the package 7 and the electrical connection via.
[0004]
FIG. 4 is a diagram for explaining a method of manufacturing the BGA type package 7 shown in FIG. The manufacturing process of the package 7 using a general manufacturing method is as follows.
[0005]
1. An electric element chip / optical element chip mounting carrier substrate 2 on which the electric wiring pattern 1 is formed is prepared.
[0006]
2. An interposer substrate 4 having via holes 5 necessary for mounting the optical element chip on the carrier substrate 2 is produced. The interposer substrate 4 is formed with electrode pads 11 for solder bumps.
[0007]
3. The interposer substrate 4 is bonded onto the carrier substrate 2 to form the basic structure (shown in FIG. 4A) of the BGA package 7 (shown in FIG. 4C). The via hole 5 in this state corresponds to the cavity 16 shown in FIG.
[0008]
4). An electric element chip and an optical element chip 3 represented by an LSI chip 6 (shown only in FIG. 4C) are mounted on the carrier substrate 2 by die bonding or wire bonding with reference to a marker provided on the carrier substrate 2. Arrange at a predetermined position. The optical element chip 3 is disposed in the via hole 5.
[0009]
5. Chips represented by the optical element chip 3 are sealed with a resin 8 transparent to light for optical signal transmission / reception with the optical element chip 3 to obtain the state shown in FIG. .
[0010]
6). The resin 8 in the optical path for optical signal transmission / reception with the optical element chip 3 is processed into a state (thickness, flatness, etc.) necessary for forming a microlens 9 described later by means such as polishing. .
[0011]
7. Solder bumps 12 are mounted on the solder bump electrode pads 11.
[0012]
8). A microlens 9 is formed on the surface of the resin 8 in the optical path for transmitting and receiving the optical signal, and the state shown in FIG.
[0013]
Here, on the chip mounting carrier substrate 2, alignment markers (positioning markers) necessary for mounting the electric element chip represented by the LSI chip 6 and the optical element chip 3 are formed. In step 4, the electrical element chip represented by the LSI chip 6 and the optical element chip 3 are mounted and arranged at positions determined by visually recognizing the corresponding alignment markers. Normally, the LSI chip 6 and the optical element chip 3 are mounted on the carrier substrate 2 by die bonding, and electrical wiring is completed by wire bonding.
[0014]
In recent years, flip-chip connection has increased, but die bond / wire bond connection is overwhelmingly advantageous in terms of cost.
[0015]
[Problems to be solved by the invention]
However, the die bonding technique has its mounting accuracy limited by the accuracy of the mounting machine that mounts the chip on the substrate. Furthermore, when solder paste is used, the chip floats when the solder is melted, and even if the chip is placed at an accurate position by the positioning mechanism of the mounting machine that mounts the chip on the board, the chip floats when the solder melts. As a result, the accuracy of the chip fixing position decreases.
[0016]
Further, also in the bonding process in the above-described process 3, a positional deviation occurs. Generally, the substrates are bonded together by forming through holes in both substrates and aligning (positioning) them by inserting guide pins. Therefore, a positional deviation corresponding to the insertion clearance of the guide pin is inevitable, the positional deviation reaches ± several hundred μm, and the positioning accuracy is not high.
[0017]
Further, lands (metal layers for forming the solder bump electrode pads 11) are formed at the end portions of the electrical connection via holes (different from the via holes 5) formed in the interposer substrate 4. As for the relative positional accuracy, it is difficult to improve the accuracy. These lands are aligned using the electrical connection via hole or the guide pin as a position reference because both the electrical connection via hole and the guide pin have low positional accuracy for the above-described reason.
[0018]
As described above, in the conventional semiconductor package technology, a manufacturing method using a general die bond mounting technology or a bonding adhesion technology is simple and low cost, while the solder bump 12 and the optical element chip 3 are relatively relative to each other. Accurate positional relationship cannot be controlled.
[0019]
The semiconductor device having the optical signal input / output mechanism is mounted on a printed wiring board by solder bumps 12. At this time, since the semiconductor device is aligned and connected on the printed wiring board by a so-called self-alignment action, the position of the solder bump 12 is the largest factor that determines the positional relationship of the connection between the semiconductor device and the printed wiring board.
[0020]
However, as described above, in the conventional method for manufacturing a semiconductor device having an optical signal input / output mechanism, the positional relationship between the solder bump 12 and the optical element chip 3 cannot be accurately controlled. The optical axis misalignment occurs between the light input / output portion on the printed wiring board side and the light input / output portion on the package side, resulting in a decrease in optical coupling efficiency. In addition, in the case of a semiconductor device having multi-channel optical input / output, the optical coupling efficiency varies between channels, so that the light intensity reaching the light receiving element is different, putting pressure on the power budget of the optical transmission system. It was.
[0021]
As described above, the cause of such a decrease in optical coupling efficiency is the use of die bonding technology with low mounting accuracy as the mounting method of the optical element, and connection via electrical connection vias and bonding adhesion. The position of the solder bump electrode pad 11 does not match the preset position when viewed with the alignment marker on the carrier substrate 2 as a reference.
[0022]
Such a positional shift amount has not been a problem in a conventional semiconductor device having only an electric signal input / output mechanism. This is because electrical connection is maintained as long as the conductor is in contact even if misalignment occurs. However, the optical coupling efficiency in the optical connection described above is very sensitive to misalignment. At present, in order to increase the optical coupling efficiency, the misalignment is made as small as possible, and optical transmission / reception in optical coupling is performed. It is essential to match the optical axes.
[0023]
Further, in the formation of the microlens 9, since the alignment is performed with reference to the electrode pads 11 for solder bumps and the alignment markers formed on the surface thereof, the optical axis between the optical element and the microlens 9 is shifted. was there.
[0024]
The object of the present invention is to solve the above-mentioned problem of misalignment occurring in the relative positional relationship between the solder bump and the optical element chip, and to accurately control the relative positional relationship between the solder bump and the optical element chip, An object of the present invention is to provide a method of manufacturing a semiconductor device that enables manufacturing of a semiconductor device that performs input / output of optical signals with high efficiency.
[0025]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the present invention as described in claim 1,
Bonding an interposer substrate having a via hole on a carrier substrate for mounting an element chip;
Placing an optical element chip on the surface of the carrier substrate exposed in the via hole;
Sealing the optical element chip with a resin transparent to light for optical signal transmission and reception with the optical element chip;
A method for manufacturing a semiconductor device, comprising: forming a solder bump electrode pad on the interposer substrate; and mounting a solder bump on the solder bump electrode pad,
In the step of forming the solder bump electrode pad on the interposer substrate, the position of the solder bump electrode pad is determined based on the light emitting portion center or the light receiving portion center of the optical element chip. Configure the manufacturing method.
[0026]
Further, the present invention provides the following, as described in claim 2.
2. The semiconductor device manufacturing method according to claim 1, wherein a microlens is formed at a position defined on the surface of the resin with reference to a light emitting portion center or a light receiving portion center of the optical element chip.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
In order to solve the above-described problem, a method of manufacturing a semiconductor device having an optical signal input / output mechanism according to the present invention uses a light emitting part center or a light receiving part center of a die-bonded optical element as an alignment reference. The positional relationship between the solder bump and the optical element is accurately controlled by patterning the electrode pad. Note that an alignment marker that is formed directly on the optical element and has a clear relative position with respect to the center of the light emitting unit or the light receiving unit may be used as a reference without directly using the center as a reference. Is regarded as an auxiliary reference, the center of the light emitting part or the center of the light receiving part is used as the alignment reference.
[0028]
Hereinafter, the present invention will be described by way of embodiments.
[0029]
FIG. 1 is a diagram for explaining a method of manufacturing a ball grid array (BGA) type package, which is an embodiment of the present invention. The manufacturing process of this package is as follows.
[0030]
1. An electric element chip / optical element chip mounting carrier substrate 2 on which the electric wiring pattern 1 is formed is prepared. This step is the same as step 1 in the prior art.
[0031]
2. An interposer substrate 4 having via holes 5 necessary for mounting the optical element chip 3 on the carrier substrate 2 is produced. In this step, unlike the step 2 in the prior art, the solder bump electrode pads 11 are not formed on the interposer substrate 4. However, it is convenient to form solder bump electrode lands (14 in FIG. 2) in advance at this stage in a region including the position where the electrode pads 11 are formed. A part of the electrode land 14 becomes the electrode pad 11 by the process 8 described later.
[0032]
3. The interposer substrate 4 is bonded onto the carrier substrate 2 to constitute the basic structure (shown in FIG. 1A) of the BGA type package 7 (shown in FIG. 1C). This step is the same as step 3 in the prior art.
[0033]
4). An electric element chip and an optical element chip 3 represented by an LSI chip 6 (shown only in FIG. 1C) are mounted on the carrier substrate 2 by die bonding or wire bonding using a marker provided on the carrier substrate 2 as an alignment reference. Arranged at a predetermined position. The optical element chip 3 is disposed on the surface of the carrier substrate 2 exposed in the via hole 5. This step is the same as step 4 in the prior art.
[0034]
5. Chips represented by the optical element chip 3 are sealed with a resin 8 that is transparent to light for optical signal transmission and reception with the optical element chip 3 to obtain the state shown in FIG. . This step is the same as step 5 in the prior art.
[0035]
6). The LSI chip 6 is sealed with a resin 8 ′ (shown only in FIG. 1C). The material of the resin 8 ′ may be the same as or different from that of the resin 8. By this step, the lower surface of the BGA type package 7 (the surface on which the LSI chip 6 is disposed) is flattened and the LSI chip 6 is protected. Such planarization of the lower surface and protection of the LSI chip 6 facilitate the patterning operation by the photolithography technique in the subsequent step 8. This step may be performed as one step in combination with the above step 5.
[0036]
7. The resin 8 in the optical path for optical signal transmission / reception with the optical element chip 3 is processed into a state (thickness, flatness, etc.) necessary for forming a microlens 9 described later by means such as polishing. . This step is the same as step 6 in the prior art.
[0037]
8). The solder bump electrode pads 11 are patterned on the interposer substrate 4 (formed in the shape of the figure) using the light emitting portion center or the light receiving portion center 10 of the optical element chip 3 as an alignment reference. This process is a process characterized by the present invention, and details of this process will be described later.
[0038]
9. Solder bumps 12 are mounted on the solder bump electrode pads 11. This step is the same as step 7 in the prior art.
[0039]
10. A microlens 9 is formed on the surface of the resin 8 in the optical path for transmitting and receiving the optical signal, and the state shown in FIG. In this case, the microlens 9 is formed using the light emitting part center or the light receiving part center 10 of the optical element chip 3 as an alignment reference. This step is the same as step 8 in the above prior art, except that the position where the microlens 9 is formed is determined with the light emitting portion center or the light receiving portion center 10 of the optical element chip 3 as an alignment reference.
[0040]
Unlike the prior art, one of the steps characterized by the present invention is step 8 described above. That is, in the present invention, patterning of the solder bump electrode pad 11 for determining the mounting position of the solder bump 12 is performed using the light emitting portion center or the light receiving portion center 10 of the optical element chip 3 as an alignment reference.
[0041]
FIG. 2 is a diagram for explaining patterning of the solder bump electrode pads 11. In the figure, a solder resist 15 having an opening is patterned on a solder bump electrode land 14 formed in a region including a portion provided with a via 13 for electrical connection on the interposer substrate 4. A portion of the electrode land 14 located under the opening (a portion hatched in FIG. 2) corresponds to the solder bump electrode pad 11. As already described, if the electrode land 14 is formed in advance in the above step 2, in this step, the pattern of the solder resist 15 and the pattern of the solder bump electrode pad 11 (in the opening of the solder resist 15). Can be formed by one patterning. This patterning is performed by a photolithography technique, and the photolithography technique is characterized in that accurate alignment is possible. Therefore, the light emitting part center or the light receiving part center 10 of the optical element chip 3 and the solder bump electrode pads 11 ( And the position of the solder resist 15) can be accurately determined. Therefore, as shown in FIG. 2, the mutual positional relationship between the solder bump 12 accurately mounted on the solder bump electrode pad 11 and the light emitting portion center or the light receiving portion center 10 of the optical element chip 3 is also accurate. Determined.
[0042]
As a result, even if the placement accuracy of the optical element chip 3 on the carrier substrate 2 is low and the positional deviation amount is large, the relative position between the solder bump 12 and the light emitting part center or the light receiving part center 10 of the optical element chip 3. The relationship is accurately determined, and the relative positional relationship between the BGA type package 7 and the printed circuit board is determined by self-alignment via the solder bumps 12, so that the optical axis of the microlens 9 and the optical waveguide on the printed circuit board side are between. As a result, the BGA type package 7 becomes a semiconductor device that inputs and outputs optical signals with high efficiency.
[0043]
In the patterning process using the photolithography technique described above, it is essential that the light emitting portion center or the light receiving portion center 10 of the optical element chip 3 can be observed with the aligner device through the resin 8. Therefore, the resin 8 for sealing the optical element chip 3 is required to be highly transparent not only in the wavelength of light used by the optical element but also in the visible light wavelength range.
[0044]
In such a method, the positional deviation between the solder bump electrode land 14 and the optical element chip 3 is absorbed when the solder bump electrode pad 11 is patterned. However, it is necessary to make the electrode land 14 larger than the pattern of the electrode pad 11 so that the pattern of the electrode pad 11 is always on the electrode land 14 as shown in FIG.
[0045]
Further, in the above step 10, when the microlens 9 is formed on the surface of the resin 8 in the optical path for optical signal transmission / reception, the light emitting part center or the light receiving part center 10 of the optical element chip 3 is used as an alignment reference. A microlens 9 is formed. Thereby, the optical axis of the microlens 9 can be made to coincide with the center of the optical path, and the light use efficiency can be improved.
[0046]
When the semiconductor device having an optical signal input / output mechanism (BGA type package 7 in this embodiment) manufactured in this manner is mounted on a printed wiring board, the optical waveguide side input / output position and the package side It is possible to provide an optical coupling system that can reduce the positional deviation of the light input / output position, is highly efficient, and has little variation between channels.
[0047]
A semiconductor device having an optical signal input / output mechanism formed according to an embodiment of the present invention includes an LSI chip 6 incorporating a semiconductor integrated circuit and a plurality of surface light emitting elements (optical element chips 3) arranged in an array. A surface light-receiving element configured by arraying a surface light-emitting element and a plurality of surface light-receiving elements (optical element chips 3) configured as described above is housed in a BGA type package 7.
[0048]
The LSI chip 6 and the surface optical element are first mounted on the chip mounting surface of the BGA package 7 by die bonding, and are connected to the electric wiring layer by wire bonding. On the other hand, the BGA package 7 is provided with inner layer wiring so that the electrical wiring layer and the solder bump 12 mounting surface are electrically connected via the electrical connection via and the electrical wiring pattern 1. The optical element chip 3 is mounted on the carrier substrate 2 and then sealed with a transparent resin 8. It is desirable that the sealing resin 8 is transparent to light used by the optical element and is also transparent to visible light. After the sealing resin 8 is cured by heat curing or light curing, planarization polishing is performed. This planarization polishing is performed so as to leave the solder bump electrode lands 14 formed on the lower surface (the upper surface in FIG. 1) of the BGA package 7.
[0049]
Subsequently, the solder bump electrode pad 11 and the solder resist 15 are patterned using the light emitting part center or the light receiving part center 10 of the optical element chip 3 already mounted and arranged as a reference. Since these patterning are photolithography techniques, the mutual positional relationship between the electrode pad 11 and the light emitting part center or the light receiving part center 10 of the optical element chip 3 can be accurately controlled.
[0050]
In addition, instead of the light emitting part center or the light receiving part center 10 of the optical element chip 3, soldering is performed with reference to an alignment marker formed in the optical element chip 3 and having a relative positional relationship established with the light emitting part center or the light receiving part center 10. The bump electrode pad 11 and the solder resist 15 may be patterned. In this case, if the alignment marker is considered as an auxiliary reference, this patterning is the same as the patterning using the light emitting portion center or the light receiving portion center 10 of the optical element chip 3 as an alignment reference, and is the same as the above embodiment. It goes without saying that the effects and effects of this are exhibited.
[0051]
Even if advanced mounting technology such as flip chip is used, the position of the bump electrode is not exactly aligned with the optical element due to the low positional accuracy in electrical connection vias and bonding, so that the semiconductor device according to the present invention The manufacturing method is applied in the same manner even when flip chip mounting is adopted in consideration of high frequency characteristics, and the same effect as described above is realized.
[0052]
As is clear from the above description, according to the present invention, when manufacturing a semiconductor device having an optical signal input / output mechanism, the relative positional relationship between the optical element and the solder bump is accurately maintained. Since the semiconductor device can be manufactured, the mounting accuracy of the optical element can be greatly improved. Therefore, a semiconductor device having a high-efficiency optical signal input / output mechanism can be manufactured at low cost by using inexpensive technology such as die bonding without using expensive technology such as flip chip.
[0053]
【The invention's effect】
By implementing the present invention, it is possible to provide a method of manufacturing a semiconductor device that can manufacture a semiconductor device that inputs and outputs optical signals with high efficiency.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a method for manufacturing a semiconductor device having an optical signal input / output mechanism in an embodiment of the present invention;
FIG. 2 is a diagram illustrating patterning of solder bump electrode pads and solder resist in an embodiment of the present invention.
FIG. 3 is a diagram schematically showing the structure of a conventional semiconductor device having an optical signal input / output mechanism.
FIG. 4 is a diagram schematically showing a method of manufacturing a semiconductor device having a conventional optical signal input / output mechanism.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Electric wiring pattern, 2 ... Carrier substrate, 3 ... Optical element chip, 4 ... Interposer substrate, 5 ... Via hole, 6 ... LSI chip, 7 ... BGA package, 8, 8 '... Resin, 9 ... Micro lens, 10 ... center of light emitting part or light receiving part, 11 ... electrode pad for solder bump, 12 ... solder bump, 13 ... via, 14 ... electrode land for solder bump, 15 ... solder resist, 16 ... cavity, 17 ... bottom of cavity, 18 ... Cavity bottom, 19 ... wire bonding.

Claims

Bonding an interposer substrate having a via hole on a carrier substrate for mounting an element chip;
Placing an optical element chip on the surface of the carrier substrate exposed in the via hole;
Sealing the optical element chip with a resin transparent to light for optical signal transmission and reception with the optical element chip;
A method for manufacturing a semiconductor device, comprising: forming a solder bump electrode pad on the interposer substrate; and mounting a solder bump on the solder bump electrode pad,
In the step of forming the solder bump electrode pad on the interposer substrate, the position of the solder bump electrode pad is determined based on the light emitting portion center or the light receiving portion center of the optical element chip. Production method.

2. The method of manufacturing a semiconductor device according to claim 1, wherein a microlens is formed on the surface of the resin at a position determined with reference to a light emitting portion center or a light receiving portion center of the optical element chip.