JP3667187B2

JP3667187B2 - Solid-state imaging device

Info

Publication number: JP3667187B2
Application number: JP2000057462A
Authority: JP
Inventors: 孝正桜木
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-03-02
Filing date: 2000-03-02
Publication date: 2005-07-06
Anticipated expiration: 2020-03-02
Also published as: JP2001251555A

Description

【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に関し、特にインピーダンス変換手段のバイアス信号の供給方法に関するものである。
【０００２】
【従来の技術】
従来の固体撮像装置としては、各画素に発生したそれぞれの信号電荷をそのまま読み出さず、これらの信号電荷を各画素において電圧もしくは電流に変換して増幅した後、各信号電圧もしくは信号電流を該各画素から走査回路を介して読み出すというものが提案されており、これを増幅型固体撮像装置と称している。図６にこの従来の増幅型固体撮像装置である増幅型ＭＯＳセンサーセルの構成を示す。
【０００３】
図６において、セル内に配置されたフォトダイオード１に蓄積された信号電荷は、増幅トランジスタ２によって電圧として垂直信号線８に読み出される。この時、増幅トランジスタ２と定電流源としての負荷トランジスタ９により、ソースフォロワー回路が形成されているので、フォトダイオード１の信号電荷量に対応した電圧が垂直信号線８から読み出される。ここで、ＭＯＳ型固体撮像素子としては、フォトダイオード１をリセットするリセットトランジスタ４と、垂直信号線８に読み出す固体撮像素子を選択する選択ＭＯＳトランジスタ３とから構成される。
【０００４】
このような構成のＭＯＳ型固体撮像素子を２次元的に配列した固体撮像装置では、増幅トランジスタ２のしきい値バラツキに対応した固定パターン雑音が発生し、画質が劣化してしまうため、種々のノイズキャンセル回路が提案されている。ノイズキャンセル回路の構成と動作を、図７のタイミング図を交えて説明する。垂直レジスタ５からの選択信号線６−１に、パルス１０１を印加することによって、選択ＭＯＳトランジスタ３の導通によって、増幅トランジスタ２−１−１，２−１−２，…の行を活性化させる。このとき、フォトダイオード１−１−１，１−１−２，…に蓄積された信号電荷に対応した出力信号電圧が垂直信号線８（８−１，８−２，…）に読み出される。当該固体撮像素子の各セルを活性化しているパルスが“Ｈ”レベル（パルス１０１）の間に、クランプトランジスタ１１（１１−１，１１−２，…）のゲートに、“Ｈ”電圧（パルス１０２）を印加し、クランプトランジスタをＯＮさせ、垂直信号線１５（１５−１，１５−２，…）をクランプ電圧２４にクランプする。
【０００５】
その後、リセット信号線７（７−１，７−２，…）に、“Ｈ”の電圧（パルス１０４）を印加することで、フォトダイオード１（１−１−１，１−１−２，…）の電圧をリセットする。このリセット電圧は垂直信号線８（８−１，８−２，…）に現れるので、この電圧をクランプ容量１０（１０−１，１０−２，…）で垂直信号線１５（１５−１，１５−２，…）に伝達する。このクランプ電圧に画素毎の基底電圧を揃えることで、ＭＯＳトランジスタのしきい値電圧のばらつきを抑えることができる。次いで、サンプル−ホールドトランジスタ１２（１２−１，１２−２，…）をＯＮすることにより、垂直信号線１６（１６−１，１６−２，…）に信号を伝達する。そして、水平シフトレジスタ１９からの選択パルス１０５，１０６，…が水平選択トランジスタ１４（１４−１，１４−２，…）を順次選択することで、選択行の信号電圧が読み出される。
【０００６】
このように、フォトダイオード１をリセットした後の垂直信号線８の電圧変化のみを、垂直信号線１６に取り出せるので、増幅トランジスタ２のしきい値バラツキの影響を抑圧できる。特に、しきい値電圧のばらつきの影響をなくす各固体撮像素子の出力電圧をノイズ成分を除去することで、ばらつきを排除した信号成分だけの出力を水平出力線に得られることになる。
【０００７】
また、特開平８−１８８６６号公報には、図６の定電流源としての負荷トランジスタ９に、カレントミラー構成とした例が示されている。即ち、固体撮像装置において、光電変換された電荷をそれぞれ信号線に読み出すための複数の読み出しトランジスタと、該読み出しトランジスタの読み出し動作時以外に定電流源に流れる電流を制限する電流制御手段とを有し、電流制御手段に定電流源としての負荷トランジスタにカレントミラー回路を構成し、負荷トランジスタによる電力消費を低減したことが記載されている。しかし、この公報には、読み出し回路の高速化については、特に記載されていない。
【０００８】
【発明が解決しようとする課題】
しかし、上記従来例で、各センサーセルの信号を高速に読み出そうとした場合、各センサーセルの増幅トランジスタ２がクランプ容量を高速に駆動する必要があり、また、高速化のために、増幅トランジスタ２と負荷トランジスタ９とで構成されるソースフォロワー回路の出力インピーダンスをそれなりに小さくする必要がある。
【０００９】
そのためには、増幅トランジスタ２のゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）を大きくし、また負荷トランジスタ９によるバイアスドレイン電流を大きくする必要が生じる。増幅トランジスタ２は各画素に存在するため、そのゲート幅の増加は、固体撮像装置のチップ面積増大につながるため、好ましくない。また負荷トランジスタ９によるバイアスドレイン電流の増加も、当然消費電力の増大になるので問題となる。
【００１０】
また、該クランプ容量を小さくすれば、上記問題を発生させず、高速駆動が可能となるが、該クランプ容量の容量値を小さくすると、センサーセルとクランプ容量を含む読み出し回路とで発生するランダムノイズが、√１／Ｃ（Ｃはクランプ容量の容量値）に比例する（ここでは説明を省略する）ため、ランダムノイズの増大という問題が発生する。さらにクランプ容量を小さくするほど、チップ内のレイアウトに依存する寄生容量の影響を受けやすくなるため、センサー信号のバラツキの増大にもつながる。
【００１１】
そこで、本発明は、上記高速化のための各手段の対応とは異なり、上述の固体撮像装置の高速読み出し可能な回路を提供することを課題とする。
【００１２】
【課題を解決するための手段】
本発明は、上記課題を解決するもので、各々が光電変換部を含む複数の単位セルと、前記単位セルからの信号が入力部に入力され、入力した信号レベルに対応した信号レベルの信号を出力部から出力する、入力インピーダンスに対して出力インピーダンスの低いインピーダンス変換手段と、前記インピーダンス変換手段にバイアス電流が流れるようにするための第１のスイッチと、前記インピーダンス変換手段からの信号を第１の側で受け、第２の側から出力する容量と、前記容量の第２の側からの信号を所定の領域に出力するための第２のスイッチと、前記第２のスイッチを介して、前記所定の領域側から所定の電圧を前記容量の第２の側に供給するとともに、前記インピーダンス変換手段にバイアス電流が流れるようにするために、共通のパルスによって、前記第１のスイッチと、前記第２のスイッチとを制御し、前記インピーダンス変換手段にバイアス電流が流れるようにするとともに、前記第２のスイッチを介して前記所定の領域に信号が出力されるようにするために、共通のパルスによって、前記第１のスイッチと、前記第２のスイッチとを制御する連動手段と、を有することを特徴とする。
【００１３】
また、本発明は、各々が光電変換部を含む複数の単位セルと、前記単位セルからの信号が入力部に入力され、入力した信号レベルに対応した信号レベルの信号を出力部から出力する、入力インピーダンスに対して出力インピーダンスの低いインピーダンス変換手段と、前記インピーダンス変換手段にバイアス電流が流れるようにするための第１のスイッチと、前記インピーダンス変換手段からの信号を第１の側で受け、第２の側から出力する容量と、前記容量の第２の側からの信号を所定の領域に出力するための第２のスイッチと、前記容量の前記第２の側に所定の電圧を供給するための第３のスイッチと、前記第３のスイッチを介して、所定の電圧を前記容量の第２の側に供給するとともに、前記インピーダンス変換手段にバイアス電流が流れるようにするために、共通のパルスによって、前記第１のスイッチと、前記第３のスイッチとを制御し、前記インピーダンス変換手段にバイアス電流が流れるようにするとともに、前記第２のスイッチを介して前記所定の領域に信号が出力されるようにするために、共通のパルスによって、前記第１のスイッチと、前記第２のスイッチとを制御する連動手段と、を有することを特徴とする。
【００１４】
また、本発明は、各々が光電変換部を含む複数の単位セルと、前記単位セルからの信号が入力部に入力され、入力した信号レベルに対応した信号レベルの信号を出力部から出力する、入力インピーダンスに対して出力インピーダンスの低いインピーダンス変換手段と、前記インピーダンス変換手段にバイアス電流が流れるようにするための第１のスイッチと、前記インピーダンス変換手段を介した前記単位セルからの第１の信号を蓄積する第１の蓄積手段と、前記インピーダンス変換手段を介した前記単位セルからの第２の信号を蓄積する第２の蓄積手段と、前記インピーダンス変換手段からの第１の信号を前記第１の蓄積手段に出力するための第２のスイッチと、前記インピーダンス変換手段からの第２の信号を前記第２の蓄積手段に出力するための第３のスイッチと、前記インピーダンス変換手段にバイアス電流が流れるようにするとともに、前記第１の信号が、前記第２のスイッチを介して前記第１の蓄積手段に出力されるようにするために、共通のパルスによって、前記第１のスイッチ、前記第２のスイッチとを制御し、前記インピーダンス変換手段にバイアス電流が流れるようにするとともに、前記第２の信号が、前記第３のスイッチを介して前記第２の蓄積手段に出力されるようにするために、共通のパルスによって、前記第１のスイッチ、前記第３のスイッチとを制御する連動手段と、を有することを特徴とする。
【００１５】
【発明の実施の形態】
本発明の実施形態について、図面を参照しつつ詳細に説明する。
【００１６】
［第１の実施形態］
図１は本発明の第１の実施形態であり、増幅型ＭＯＳセンサーを用いた固体撮像装置の構成を示す平面図である。説明の簡略化のため、センサーセルを３行３列で、２次元的に配置した場合を示している。センサーセルの構成は従来例である図６の場合と同様になっている。
【００１７】
図１において、各センサーセル内のフォトダイオード１（１−１−１，１−１−２，…）に蓄積された電荷は、増幅トランジスタ２（２−１−１，２−１−２，…）、と負荷トランジスタ９（９−１，９−２，９−３）で形成されたソースフォロワー回路によって、電圧として増幅され、垂直信号線８（８−１，８−２，８−３）に読み出される。負荷トランジスタ９のソースはＧＮＤへ、ゲートは端子２６に与えられる所定電圧によってバイアスされ、定電流回路を構成している。
【００１８】
また、垂直信号線８はソースフォロワー回路を構成するトランジスタ１０のゲートに接続され、水平シフトレジスタ１９からの選択信号線１８（１８−１，１８−２，１８−３）が“Ｈ”レベルのとき、トランジスタ１２がＯＮし、定電流源２９とトランジスタ２８とによってカレントミラー回路構成として、ゲートがバイアスされた定電流トランジスタ１１（１１−１，１１−２，１１−３）が活性となるので、垂直信号線１５（１５−１，１５−２，１５−３）には垂直信号線８の電位に応じた電位が現われ、クランプ容量１３（１３−１，１３−２，１３−３）と、水平転送スイッチ１４（１４−１，１４−２，１４−３）を介して共通水平信号線１７へ信号が伝えられ、出力アンプ２０の入出力端子間に接続された帰還容量２５によって、前記伝達された電荷信号を電圧に変換することで、出力端子２１から出力する。
【００１９】
端子２２には、基準電圧Ｖ_Rが印加され、スイッチ２４がＯＮした場合、出力アンプ２０は、入出力端子にコンデンサ２５を接続した電圧フォロワー構成となり、出力端子２１からは、前記基準電圧Ｖ_Rにアンプ２０のオフセット電圧を加算した電圧が出力される。
【００２０】
次に、本固体撮像装置の動作について、タイミングチャートの図２を参照しつつ説明する。図２には、図１の各構成要素の符号とともにそのタイミングチャートを示している。
【００２１】
まず、選択信号線６−１にパルス１０１を印加することにより、選択スイッチ３（３−１−１，３−１−２，３−１−３）をオンし、増幅トランジスタ２（２−１−１，２−１−２，２−１−３）を活性化させる。このときフォトダイオード１（１−１−１，１−１−２，１−１−３）のカソードに蓄積された信号電荷に対応した出力信号電圧が、垂直信号線８（８−１，８−２，８−３）に読み出される。このとき、また端子２３に“Ｈ”レベルの電圧を印加（パルス１０２）し、出力アンプ２０を電圧フォロワー構成とすることで、水平信号線１７には、端子２２に印加されている基準電圧Ｖ_Rが、アンプ２０によって与えられる。
【００２２】
また、この時、同時に水平選択信号線１８（１８−１，１８−２，１８−３）が、“Ｈ”レベルとなり（パルス１１１，１１２，１１３）、水平選択トランジスタ１４（１４−１，１４−２，１４−３）がＯＮするとともに、トランジスタ１２（１２−１，１２−２，１２−３）がＯＮすることで、垂直信号線８に接続されたソースフォロワーを形成するバイアス電流源トランジスタ１１（１１−１，１１−２，１１−３）が活性化し、トランジスタ１０（１０−１，１０−２，１０−３）のソース端子に接続された垂直信号線１５（１５−１，１５−２，１５−３）には、垂直信号線８の電位に応じた電位（以降これをＶ_Sと言う）が現われ、垂直信号線１６（１６−１，１６−２，１６−３）には、水平選択トランジスタ１４を介して、基準電圧Ｖ_Rが印加されるので、クランプ容量１３（１３−１，１３−２，１３−３）には、端子間電圧（Ｖ_S−Ｖ_R）が印加される。
【００２３】
トランジスタ１０のゲート幅（Ｗ）と、ゲート長（Ｌ）の比（Ｗ／Ｌ）や、定電流トランジスタ１１のバイアス電流の値、さらにスイッチ２４，１４のＯＮ抵抗はクランプ容量１３を、パルス１０２，１１１，１１２，１１３の時間幅以内に充分充放電できるような値に設定しておく。
【００２４】
ここで、ソースフォロワー１０（１０−１，１０−２，１０−３）の出力インピーダンスは、
【数１】

ただし、Ｋは定数、Ｗ，Ｌはそれぞれトランジスタ１０のゲート幅Ｗとゲート長Ｌ、Ｉ_Dはトランジスタ１０のドレイン電流、である、
と表わされる。
【００２５】
その後、リセット信号線７（７−１，７−２，７−３）に、“Ｈ”電圧を印加（パルス１０３）して、フォトダイオード１をリセットする。このリセット時の電圧は垂直信号線８に現われ、その電圧に応じた電圧がトランジスタ１０によるソースフォロワーを介して垂直信号線１５に現われる。この電圧を以降Ｖ_Nとする。この時、再び水平選択線１８を順次“Ｈ”レベルにする（パルス１０４，１０５，１０６）ことで、信号を水平信号線１７へ伝達する。
【００２６】
水平信号線１７は出力アンプ２０の負極入力端子に接続され、同正極入力端子は端子２２を介して基準電圧Ｖ_Rが印加されているので、アンプ２０の負帰還効果により、水平信号線１７の電位もほぼＶ_Rに保たれる。クランプ容量１３に保存される電荷Ｑ１は、垂直信号線１５の電位がＶ_Sであった時、
Ｑ１＝Ｃ₁₃×（Ｖ_S−Ｖ_R） ……（２）
ただし、Ｃ₁₃はクランプ容量１３の容量値
となる。
【００２７】
垂直信号線１５の電位がＶ_Nになり、水平転送スイッチ１４がＯＮした時のクランプ容量１３の電荷Ｑ２は、
Ｑ２＝Ｃ₁₃×（Ｖ_N−Ｖ_R） ……（３）
となる。
【００２８】
上記電荷Ｑ１とＱ２の電荷の差分が負帰還容量２５へ移動し、その端子間電圧は、

ただし、Ｃ₂₅；負帰還容量２５の容量値
となり、出力端子２１の電圧は、出力アンプの負極端子電圧がＶ_Rであるので、
Ｖout＝Ｖ_R＋Ｃ₁₃／Ｃ₂₅・（Ｖ_S−Ｖ_N）
となる。
【００２９】
以上により、垂直信号線８と水平選択トランジスタ１４との間に、容量手段１３を用いて、垂直信号線８に現れる雑音を抑圧する雑音除去回路のクランプ回路を設けた固体撮像装置であって、垂直信号線８とクランプ回路内の容量手段１３との間にインピーダンス変換手段に、バイアス電流を供給する定電流素子１１と、その定電流素子の出力電流をスイッチングするスイッチ１２を設けたことにより、各センサーセル内の増幅ＭＯＳトランジスタのＷ／Ｌを大きくする場合に比べ、かなりチップ面積は小さく抑えられ、またこの垂直信号線８に接続されたソースフォロワーのバイアス電流は、クランプ容量１３のリセット時以外では、同じ時間内には１つしか流れないので、消費電流の増大は、非常に小さく抑えることができる。
【００３０】
［第２の実施形態］
図３は本発明にかかる第２の実施形態のブロック回路図であり、第１の実施形態である図１の一部を変更したものとなっている。
【００３１】
図１の中で用いられている素子の番号とは同一の番号を付してあるが、違いはソースフォロワーを形成するトランジスタ１０，１１，１２の接続である。図１では、定電流トランジスタとして機能するトランジスタ１１は、スイッチとなるトランジスタ１２と、ソースフォロワートランジスタ１０の間に配置されていたが、図３では、定電流トランジスタ１１は、ＧＮＤライン側へ移動させ、スイッチトランジスタ１２が定電流トランジスタ１１とソースフォロワートランジスタ１０の間に配置されている。
【００３２】
この配置の違いは、特性上でも違いとして表われ、垂直信号線８やクランプ容１３の入力側電位１５は、各センサーセルのバラツキやセンサーに入射した光の強度などで大きく変動する場合があり、図３のように接続した場合、スイッチトランジスタ１２のゲート−ドレイン間電圧も、それに従って変動する。スイッチ１１がＯＦＦする瞬間に、トランジスタ１２のゲート下にあった電荷が、ドレインとソースに分配される割合が、このゲート−ドレイン間電圧に依存するため、スイッチ１２がＯＦＦした後のクランプ容量に保存されている電荷量が、多少ではあるが、変動してしまい、垂直信号線８，１５の電位が、異なる時の水平信号線１７へ伝達される電荷量も変動し、ノイズとなってしまうという欠点が生じる。
【００３３】
しかし、インピーダンス変換回路としての動作については、第１の実施形態と同様であり、読み出し回路の読み出しの高速化には十分な効果がある。
【００３４】
［第３の実施形態］
図４は本発明に係る第３の実施形態による固体撮像装置の回路図であり、従来例である図６における垂直信号線８（８−１，８−２，…）以降、水平信号線１７までの部分を抜粋している。
【００３５】
図４において、垂直信号線８にはトランジスタ３０（３０−１，３０−２，…）、トランジスタ３１（３１−１，３１−２，…）、トランジスタ３２（３２−１，３２−２，…）から構成されるソースフォロワーが接続されている。トランジスタ３１とトランジスタ３５はカレントミラーの構成となっており、定電流源３６の電流とほぼ等しい電流を、スイッチ３２がＯＮした場合に、トランジスタ３０に供給する。また、タイミングパルスの供給端子２２〜２４には、図６にで説明したように、垂直信号線１５に接続されたクランプ容量１０の出力側のＭＯＳトランジスタ１１と蓄積容量９０と、サンプル−ホールドスイッチＭＯＳトランジスタ１２と、サンプル−ホールド容量１６と、水平出力線に逐次出力する水平シフトレジスタ１９により駆動される水平転送トランジスタ１４とがそれぞれ接続され、タイミングパルスを供給されると共に、供給端子２２、２３からのタイミングパルスの論理和をとるＯＲ回路３３の出力がスイッチ３２のゲートに接続されている。
【００３６】
ここで、スイッチ３２がＯＮすると、ソースフォロワーとなるトランジスタ３０は活性化し、垂直信号線８の電位に応じた電位を垂直信号線１５（１５−１，１５−２，…）に出力し、サンプル−ホールドスイッチ１２（１２−１，１２−２，…）、水平転送スイッチ１４（１４−１，１４−２，…）を介して、従来例の図６の場合と同様に、水平信号線１７へ信号を伝達する。
【００３７】
クランプ容量１０（１０−１，１０−２，…）を駆動する必要がある端子２３または２２が、“Ｈ”レベルになる場合に、ＯＲ回路３３（３３−１，３３−２，…）の出力が、“Ｈ”レベルになり、スイッチ３２がＯＮすることで、ソースフォロワー３０がクランプ容量１０を高速に駆動する。
【００３８】
カレントミラー構成のソースフォロワー３０の素子サイズ（ゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌ）や、定電流トランジスタ３１のドレイン電流の値は、クランプ容量１０を端子２２，２３が、“Ｈ”レベルになるパルス幅にて充分駆動できるように設定する。このことから、読み出し回路の高速化に対応できるようになる。
【００３９】
［第４の実施形態］
図５は本発明に係る第４の実施形態の固体撮像装置のブロック回路図であり、第１、第３の実施形態とは異なり、垂直信号線８から駆動されるのは、クランプ容量ではなく、サンプル−ホールド容量１７の場合である。センサーセル内の動作、構成は、上述した第１、第３の実施形態と同様であるが、センサーセルから信号電圧が垂直信号線８に読み出された時、端子３２が、“Ｈ”レベルに印加され、ＯＲゲート１５によって、スイッチ１２（１２−１，１２−２，１２−３）がＯＮすることで、ソースフォロワー１０（１０−１，１０−２，１０−３）が活性化し、垂直信号線８の電位に応じた電位を、垂直信号線２０（２０−１，２０−２，２０−３）に出力し、またスイッチ１３（１３−１，１３−２，１３−３）がＯＮすることで垂直信号線２０の電位が、ホールド容量１４（１４−１，１４−２，１４−３）に取り込まれる。
【００４０】
その後、垂直シフトレジスタ５からの信号によって、センサーセルがリセット状態になると、垂直信号線８にリセット電位が読み出され、その時、端子３３に、“Ｈ”レベルのパルスが印加され、ＯＲゲート１５により、スイッチ１２がＯＮし、ソースフォロワー１０が活性化し、垂直信号線８のリセット電位に応じた電位が、垂直信号線２０に現われ、同時にスイッチ１６（１６−１，１６−２，１６−３）がＯＮすることで、垂直信号線２０の電位がサンプル−ホールド容量１７（１７−１，１７−２，１７−３）に取り込まれる。その後水平シフトレジスタからの水平転送信号２７，２８が順次“Ｈ”レベルになることでホールド容量１４の電位は第一の水平信号線２４へ読み出され、ホールド容量１７の電位は第二の水平信号線２５へそれぞれ読み出される。
【００４１】
上記２つの水平信号線の電位は、引き算アンプ２６によって減算され、信号電位とリセット電位の差分に応じた電位が、出力端子３４から出力される。
【００４２】
以上、第１乃至第４の実施形態で説明したように、本発明によれば、センサーセルが接続された垂直信号線と、その垂直信号線にスイッチ等を介して接続された容量負荷となるクランプ容量や、サンプル−ホールド容量との間に、インピーダンス変換機能を有するソースフォロワー回路を挿入し、そのソースフォロワーのバイアス電流を供給するトランジスタに、直列にスイッチを挿入し、そのスイッチを、前記クランプ容量やサンプル−ホールド容量を充・放電する必要がある場合のみ、ＯＮさせることで、前記容量負荷を高速に駆動する場合に、各センサーセル内にある増幅トランジスタの出力インピーダンスを下げるために、そのゲート幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）を大きくしたり、バイアス電流を増す必要がなくなり、その結果、チップ面積や消費電力の増大を最小限に抑えられる。
【００４３】
【発明の効果】
本発明によれば、信号転送の高速化と消費電力の軽減を達成することが可能となる。
【図面の簡単な説明】
【図１】本発明にかかる第１の実施形態であり、センサーセルを２次元的に３行３列配置した例である。
【図２】第１の実施形態のタイミングチャートである。
【図３】本発明にかかる第２の実施形態であり、垂直信号線〜水平信号線における図である。
【図４】本発明にかかる第３の実施形態であり、サンプル−ホールド容量を併せもつ場合の実施形態である。
【図５】本発明にかかる第４の実施形態であり、クランプ容量をもたずサンプル−ホールド容量のみ有する場合の実施形態である。
【図６】従来例の固体撮像装置のブロック回路図である。
【図７】従来例の動作を説明するタイミングチャートである。
【符号の説明】
１フォトダイオード
２増幅トランジスタ
３選択スイッチ
４リセットスイッチ
５垂直シフトレジスタ
８垂直出力線
９リセットスイッチ
１０ソースフォロワトランジスタ
１１定電流トランジスタ
１２スイッチトランジスタ
１３クランプ容量
１４転送スイッチ
１５垂直出力線
２０出力アンプ
２１出力端子
２４スイッチ
２５積分コンデンサ
２８カレントミラー用トランジスタ
２９定電流源[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state imaging device, and more particularly to a bias signal supply method for impedance conversion means.
[0002]
[Prior art]
As a conventional solid-state imaging device, each signal charge generated in each pixel is not read as it is, but after converting these signal charges into voltage or current in each pixel and amplifying each signal voltage or signal current, A method of reading out from a pixel via a scanning circuit has been proposed, and this is called an amplification type solid-state imaging device. FIG. 6 shows the configuration of an amplification MOS sensor cell which is this conventional amplification type solid-state imaging device.
[0003]
In FIG. 6, the signal charge accumulated in the photodiode 1 arranged in the cell is read as a voltage to the vertical signal line 8 by the amplification transistor 2. At this time, since the source follower circuit is formed by the amplification transistor 2 and the load transistor 9 as a constant current source, a voltage corresponding to the signal charge amount of the photodiode 1 is read from the vertical signal line 8. Here, the MOS type solid-state imaging device includes a reset transistor 4 that resets the photodiode 1 and a selection MOS transistor 3 that selects a solid-state imaging device to be read to the vertical signal line 8.
[0004]
In the solid-state imaging device in which the MOS type solid-state imaging devices having such a configuration are two-dimensionally arranged, fixed pattern noise corresponding to the threshold variation of the amplification transistor 2 is generated and the image quality deteriorates. A noise cancellation circuit has been proposed. The configuration and operation of the noise cancellation circuit will be described with reference to the timing chart of FIG. By applying the pulse 101 to the selection signal line 6-1 from the vertical register 5, the row of the amplification transistors 2-1-1, 2-1-2, etc. is activated by the conduction of the selection MOS transistor 3. . At this time, output signal voltages corresponding to the signal charges accumulated in the photodiodes 1-1-1, 1-1-2,... Are read out to the vertical signal lines 8 (8-1, 8-2,...). While the pulse activating each cell of the solid-state imaging device is at the “H” level (pulse 101), the “H” voltage (pulse) is applied to the gate of the clamp transistor 11 (11-1, 11-2,...). 102) is applied, the clamp transistor is turned ON, and the vertical signal lines 15 (15-1, 15-2,...) Are clamped to the clamp voltage 24.
[0005]
Thereafter, by applying a voltage “H” (pulse 104) to the reset signal line 7 (7-1, 7-2,...), The photodiode 1 (1-1-1, 1-1-2) is applied. ...) voltage is reset. Since this reset voltage appears on the vertical signal lines 8 (8-1, 8-2,...), This voltage is applied to the vertical signal lines 15 (15-1,. 15-2, ...). By aligning the base voltage for each pixel with this clamp voltage, variations in the threshold voltage of the MOS transistor can be suppressed. Next, by turning on the sample-hold transistors 12 (12-1, 12-2,...), Signals are transmitted to the vertical signal lines 16 (16-1, 16-2,...). Then, the

selection pulses

105, 106,... From the horizontal shift register 19 sequentially select the horizontal selection transistors 14 (14-1, 14-2,...), Whereby the signal voltage of the selected row is read out.
[0006]
As described above, only the voltage change of the vertical signal line 8 after the reset of the photodiode 1 can be extracted to the vertical signal line 16, so that the influence of the threshold variation of the amplification transistor 2 can be suppressed. In particular, by removing noise components from the output voltage of each solid-state imaging device that eliminates the influence of variations in threshold voltage, it is possible to obtain only the output of signal components from which variations have been eliminated on the horizontal output line.
[0007]
JP-A-8-18866 discloses an example in which the load transistor 9 as a constant current source in FIG. 6 has a current mirror configuration. That is, the solid-state imaging device has a plurality of readout transistors for reading out the photoelectrically converted charges to the signal lines, and current control means for limiting the current flowing to the constant current source except during the readout operation of the readout transistors. In addition, it is described that a current mirror circuit is formed in a load transistor as a constant current source in the current control means, thereby reducing power consumption by the load transistor. However, this publication does not specifically describe speeding up of the readout circuit.
[0008]
[Problems to be solved by the invention]
However, in the above conventional example, when the signal of each sensor cell is to be read out at a high speed, the amplification transistor 2 of each sensor cell needs to drive the clamp capacitor at a high speed. It is necessary to reduce the output impedance of the source follower circuit composed of the transistor 2 and the load transistor 9 accordingly.
[0009]
For this purpose, it is necessary to increase the ratio (W / L) of the gate width (W) to the gate length (L) of the amplification transistor 2 and to increase the bias drain current by the load transistor 9. Since the amplification transistor 2 exists in each pixel, an increase in the gate width thereof is not preferable because it leads to an increase in the chip area of the solid-state imaging device. An increase in the bias drain current due to the load transistor 9 is also a problem because it naturally increases the power consumption.
[0010]
If the clamp capacitance is reduced, high speed driving is possible without causing the above problem. However, if the capacitance value of the clamp capacitance is reduced, random noise generated between the sensor cell and the readout circuit including the clamp capacitance is achieved. However, since it is proportional to √1 / C (C is the capacitance value of the clamp capacitor) (the description is omitted here), the problem of an increase in random noise occurs. Further, the smaller the clamp capacitance, the more easily affected by the parasitic capacitance depending on the layout in the chip, leading to an increase in variations in sensor signals.
[0011]
Therefore, an object of the present invention is to provide a circuit capable of high-speed reading of the above-described solid-state imaging device, unlike the correspondence of each means for increasing the speed.
[0012]
[Means for Solving the Problems]
The present invention solves the above-described problem. A plurality of unit cells each including a photoelectric conversion unit, a signal from the unit cell is input to an input unit, and a signal level signal corresponding to the input signal level is obtained. Output from the output unit is impedance conversion means having a low output impedance with respect to input impedance, a first switch for allowing a bias current to flow through the impedance conversion means, and a signal from the impedance conversion means as a first Through the second switch, the second switch for outputting a signal from the second side of the capacitor to a predetermined area, and the second switch. In order to supply a predetermined voltage from a predetermined region side to the second side of the capacitor and to allow a bias current to flow through the impedance conversion means, The first switch and the second switch are controlled by a pulse so that a bias current flows through the impedance conversion means, and a signal is output to the predetermined region via the second switch. In order to achieve this, it is characterized by comprising interlocking means for controlling the first switch and the second switch by a common pulse .
[0013]
In the present invention, a plurality of unit cells each including a photoelectric conversion unit, and a signal from the unit cell is input to the input unit, and a signal having a signal level corresponding to the input signal level is output from the output unit. An impedance converting means having a low output impedance with respect to the input impedance, a first switch for allowing a bias current to flow through the impedance converting means, a signal from the impedance converting means being received on the first side, A capacitor output from the second side, a second switch for outputting a signal from the second side of the capacitor to a predetermined region, and a predetermined voltage to supply the second side of the capacitor A predetermined voltage is supplied to the second side of the capacitor via the third switch and the third switch, and a bias current is supplied to the impedance converting means. In order to achieve this, the first switch and the third switch are controlled by a common pulse so that a bias current flows through the impedance conversion means, and the second switch passes through the second switch. In order to output a signal to the predetermined region, it has an interlocking means for controlling the first switch and the second switch by a common pulse .
[0014]
In the present invention, a plurality of unit cells each including a photoelectric conversion unit, and a signal from the unit cell is input to the input unit, and a signal having a signal level corresponding to the input signal level is output from the output unit. An impedance conversion means having a low output impedance with respect to the input impedance, a first switch for allowing a bias current to flow through the impedance conversion means, and a first signal from the unit cell via the impedance conversion means First storage means for storing the second signal, second storage means for storing the second signal from the unit cell via the impedance conversion means, and the first signal from the impedance conversion means for the first signal. A second switch for outputting to the storage means and a second signal from the impedance conversion means to the second storage means So that a bias current flows through the third switch and the impedance conversion means, and the first signal is output to the first storage means via the second switch. In order to do so, the first switch and the second switch are controlled by a common pulse so that a bias current flows through the impedance conversion means, and the second signal Interlocking means for controlling the first switch and the third switch by a common pulse so as to be output to the second storage means via a switch, To do.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described in detail with reference to the drawings.
[0016]
[First Embodiment]
FIG. 1 is a plan view showing a configuration of a solid-state imaging device using an amplification MOS sensor according to a first embodiment of the present invention. In order to simplify the description, a case is shown in which sensor cells are arranged two-dimensionally in three rows and three columns. The configuration of the sensor cell is the same as that in the case of FIG.
[0017]
In FIG. 1, charges accumulated in the photodiodes 1 (1-1-1, 1-1-2,...) In each sensor cell are amplified by the amplifying transistors 2 (2-1-1, 1-2-1,. .., And the load transistor 9 (9-1, 9-2, 9-3) is amplified as a voltage by the source follower circuit, and the vertical signal lines 8 (8-1, 8-2, 8-3) ). The source of the load transistor 9 is biased to GND and the gate is biased by a predetermined voltage applied to the terminal 26 to constitute a constant current circuit.
[0018]
The vertical signal line 8 is connected to the gate of the transistor 10 constituting the source follower circuit, and the selection signal lines 18 (18-1, 18-2, 18-3) from the horizontal shift register 19 are at the “H” level. At this time, the transistor 12 is turned ON, and the constant current source 29 and the transistor 28 constitute a current mirror circuit configuration, and the constant current transistors 11 (11-1, 11-2, 11-3) whose gates are biased become active. The potential corresponding to the potential of the vertical signal line 8 appears on the vertical signal line 15 (15-1, 15-2, 15-3), and the clamp capacitor 13 (13-1, 13-2, 13-3) and The signal is transmitted to the common horizontal signal line 17 through the horizontal transfer switch 14 (14-1, 14-2, 14-3), and is fed by the feedback capacitor 25 connected between the input and output terminals of the output amplifier 20. Te, by converting the transfer charge signal into a voltage, and outputs from an output terminal 21.
[0019]
When the reference voltage V _R is applied to the terminal 22 and the switch 24 is turned on, the output amplifier 20 has a voltage follower configuration in which the capacitor 25 is connected to the input / output terminal. The output terminal 21 receives the reference voltage V _R. To which the offset voltage of the amplifier 20 is added.
[0020]
Next, the operation of the present solid-state imaging device will be described with reference to FIG. 2 of the timing chart. FIG. 2 shows a timing chart together with the reference numerals of the components in FIG.
[0021]
First, the selection switch 3 (3-1-1, 3-1-2, 3-1-3) is turned on by applying the pulse 101 to the selection signal line 6-1, and the amplification transistor 2 (2-1). -1,2-1-2,2-1-3) are activated. At this time, the output signal voltage corresponding to the signal charge accumulated at the cathode of the photodiode 1 (1-1-1, 1-1-2, 1-1-3) is applied to the vertical signal line 8 (8-1, 8). -2, 8-3). At this time, an “H” level voltage is applied to the terminal 23 (pulse 102), and the output amplifier 20 is configured as a voltage follower, so that the reference voltage V applied to the terminal 22 is applied to the horizontal signal line 17. _R is provided by the amplifier 20.
[0022]
At the same time, the horizontal selection signal lines 18 (18-1, 18-2, 18-3) simultaneously become “H” level (pulses 111, 112, 113), and the horizontal selection transistors 14 (14-1, 14). -2, 14-3) is turned on and the transistor 12 (12-1, 12-2, 12-3) is turned on to form a bias current source transistor that forms a source follower connected to the vertical signal line 8 11 (11-1, 11-2, 11-3) are activated, and the vertical signal line 15 (15-1, 15) connected to the source terminal of the transistor 10 (10-1, 10-2, 10-3) is activated. −2, 15-3), a potential corresponding to the potential of the vertical signal line 8 (hereinafter referred to as V _S ) appears, and the vertical signal line 16 (16-1, 16-2, 16-3) appears. Through the horizontal selection transistor 14 Since the reference voltage V _R is applied, the clamping capacitor 13 (13-1, 13-2, and 13-3), the terminal voltage (V _S -V _R) is applied.
[0023]
The ratio (W / L) of the gate width (W) to the gate length (L) of the transistor 10, the bias current value of the constant current transistor 11, and the ON resistances of the switches 24 and 14, the

clamp capacitor

13 , 111, 112, 113 are set to values that can be sufficiently charged and discharged within the time width.
[0024]
Here, the output impedance of the source follower 10 (10-1, 10-2, 10-3) is
[Expression 1]

Where K is a constant, W and L are the gate width W and gate length L of the transistor 10, and _ID is the drain current of the transistor 10, respectively.
It is expressed as
[0025]
Thereafter, an “H” voltage is applied to the reset signal line 7 (7-1, 7-2, 7-3) (pulse 103) to reset the photodiode 1. The reset voltage appears on the vertical signal line 8, and a voltage corresponding to the voltage appears on the vertical signal line 15 via the source follower by the transistor 10. This voltage is hereinafter referred to as V _N. At this time, the signal is transmitted to the horizontal signal line 17 by sequentially setting the horizontal selection line 18 again to the “H” level (

pulses

104, 105, 106).
[0026]
Since the horizontal signal line 17 is connected to the negative input terminal of the output amplifier 20, and the reference voltage V _R is applied to the positive input terminal via the terminal 22, the horizontal signal line 17 has a negative feedback effect. potential is also kept almost V _R. The charge Q1 stored in the clamp capacitor 13 is obtained when the potential of the vertical signal line 15 is V _S.
_{_{Q1 = C 13 × (V S}} -V R) ...... (2)
However, C ₁₃ is the capacitance value of the clamp capacitor 13.
[0027]
The charge Q2 of the clamp capacitor 13 when the potential of the vertical signal line 15 becomes V _N and the horizontal transfer switch 14 is turned on is
_{_{Q2 = C 13 × (V N}} -V R) ...... (3)
It becomes.
[0028]
The difference between the charges Q1 and Q2 moves to the negative feedback capacitor 25, and the voltage between the terminals is

However, C _{25 is} the capacitance value of the negative feedback capacitor 25, and the voltage of the output terminal 21 is V _R because the negative terminal voltage of the output amplifier is V _R.
Vout = V _R + C ₁₃ / C ₂₅ · (V _S −V _N )
It becomes.
[0029]
As described above, the solid-state imaging device is provided with the clamp circuit of the noise removal circuit that suppresses the noise appearing in the vertical signal line 8 by using the capacitive means 13 between the vertical signal line 8 and the horizontal selection transistor 14. By providing a constant current element 11 for supplying a bias current and a switch 12 for switching an output current of the constant current element in the impedance conversion means between the vertical signal line 8 and the capacitor means 13 in the clamp circuit, Compared with the case where the W / L of the amplifying MOS transistor in each sensor cell is increased, the chip area is considerably reduced, and the bias current of the source follower connected to the vertical signal line 8 is set when the clamp capacitor 13 is reset. In other cases, since only one flows within the same time, an increase in current consumption can be suppressed to a very small level.
[0030]
[Second Embodiment]
FIG. 3 is a block circuit diagram of the second embodiment according to the present invention, which is obtained by changing a part of FIG. 1 which is the first embodiment.
[0031]
The element numbers used in FIG. 1 are given the same numbers, but the difference is the connection of the

transistors

10, 11 and 12 forming the source follower. In FIG. 1, the transistor 11 functioning as a constant current transistor is arranged between the transistor 12 serving as a switch and the source follower transistor 10, but in FIG. 3, the constant current transistor 11 is moved to the GND line side. The switch transistor 12 is disposed between the constant current transistor 11 and the source follower transistor 10.
[0032]
This difference in arrangement appears as a difference in characteristics, and the input-side potential 15 of the vertical signal line 8 and the clamp capacitor 13 may vary greatly depending on variations in the sensor cells and the intensity of light incident on the sensor. When the connection is made as shown in FIG. 3, the gate-drain voltage of the switch transistor 12 also varies accordingly. At the moment when the switch 11 is turned off, the ratio of the charge under the gate of the transistor 12 distributed to the drain and source depends on the gate-drain voltage. The amount of stored charge varies somewhat, and the amount of charge transmitted to the horizontal signal line 17 when the potentials of the vertical signal lines 8 and 15 are different also varies, resulting in noise. This causes a drawback.
[0033]
However, the operation as the impedance conversion circuit is the same as that of the first embodiment, and there is a sufficient effect for increasing the reading speed of the reading circuit.
[0034]
[Third Embodiment]
FIG. 4 is a circuit diagram of the solid-state imaging device according to the third embodiment of the present invention. The vertical signal lines 8 (8-1, 8-2,...) In FIG. The part up to is excerpted.
[0035]
In FIG. 4, the vertical signal line 8 includes transistors 30 (30-1, 30-2,...), Transistors 31 (31-1, 31-2,...), Transistors 32 (32-1, 32-2,. ) Is connected. The transistors 31 and 35 have a current mirror configuration, and supply a current substantially equal to the current of the constant current source 36 to the transistor 30 when the switch 32 is turned on. Further, the timing pulse supply terminals 22 to 24 are connected to the output side MOS transistor 11 and the storage capacitor 90 of the clamp capacitor 10 connected to the vertical signal line 15, as shown in FIG. The MOS transistor 12, the sample-and-hold capacitor 16, and the horizontal transfer transistor 14 driven by the horizontal shift register 19 that sequentially outputs to the horizontal output line are connected to each other and supplied with timing pulses and

supply terminals

22, 23. The output of the OR circuit 33 that takes the logical sum of the timing pulses from is connected to the gate of the switch 32.
[0036]
Here, when the switch 32 is turned on, the transistor 30 serving as a source follower is activated, and a potential corresponding to the potential of the vertical signal line 8 is output to the vertical signal line 15 (15-1, 15-2,...) The horizontal signal line 17 via the hold switch 12 (12-1, 12-2,...) And the horizontal transfer switch 14 (14-1, 14-2,...) As in the case of FIG. Transmit signal to.
[0037]
When the terminal 23 or 22 that needs to drive the clamp capacitor 10 (10-1, 10-2,...) Is at the “H” level, the OR circuit 33 (33-1, 33-2,...) When the output becomes “H” level and the switch 32 is turned ON, the source follower 30 drives the clamp capacitor 10 at high speed.
[0038]
The element size (ratio W / L between the gate width W and the gate length L) of the source follower 30 in the current mirror configuration and the drain current value of the constant current transistor 31 are the “H” at the

terminals

22 and 23 of the clamp capacitor 10. Set it so that it can be driven sufficiently with the pulse width to reach the level. This makes it possible to cope with the speeding up of the readout circuit.
[0039]
[Fourth Embodiment]
FIG. 5 is a block circuit diagram of the solid-state imaging device according to the fourth embodiment of the present invention. Unlike the first and third embodiments, what is driven from the vertical signal line 8 is not a clamp capacitor. This is the case of the sample-and-hold capacitor 17. The operation and configuration in the sensor cell are the same as those in the first and third embodiments described above, but when the signal voltage is read from the sensor cell to the vertical signal line 8, the terminal 32 is at the “H” level. The source follower 10 (10-1, 10-2, 10-3) is activated by turning on the switch 12 (12-1, 12-2, 12-3) by the OR gate 15. A potential corresponding to the potential of the vertical signal line 8 is output to the vertical signal line 20 (20-1, 20-2, 20-3), and the switch 13 (13-1, 13-2, 13-3) is output. When turned ON, the potential of the vertical signal line 20 is taken into the hold capacitor 14 (14-1, 14-2, 14-3).
[0040]
Thereafter, when the sensor cell is reset by a signal from the vertical shift register 5, a reset potential is read out to the vertical signal line 8, and at that time, an “H” level pulse is applied to the terminal 33, and the OR gate 15 As a result, the switch 12 is turned on, the source follower 10 is activated, and a potential corresponding to the reset potential of the vertical signal line 8 appears on the vertical signal line 20 and at the same time the switch 16 (16-1, 16-2, 16-3). ) Is turned on, the potential of the vertical signal line 20 is taken into the sample-and-hold capacitor 17 (17-1, 17-2, 17-3). Thereafter, the horizontal transfer signals 27 and 28 from the horizontal shift register sequentially become “H” level, whereby the potential of the hold capacitor 14 is read to the first horizontal signal line 24 and the potential of the hold capacitor 17 is the second horizontal signal. Each is read out to the signal line 25.
[0041]
The potentials of the two horizontal signal lines are subtracted by the subtracting amplifier 26, and a potential corresponding to the difference between the signal potential and the reset potential is output from the output terminal 34.
[0042]
As described above in the first to fourth embodiments, according to the present invention, a vertical signal line to which a sensor cell is connected and a capacitive load connected to the vertical signal line via a switch or the like. A source follower circuit having an impedance conversion function is inserted between the clamp capacitor and the sample-hold capacitor, and a switch is inserted in series with a transistor that supplies a bias current of the source follower. In order to lower the output impedance of the amplification transistor in each sensor cell when the capacitive load is driven at high speed by turning it on only when it is necessary to charge / discharge the capacity or the sample-hold capacity, There is no need to increase the ratio (W / L) of the gate width (W) to the gate length (L) or increase the bias current. As a result, it minimizes an increase in chip area and power consumption.
[0043]
【The invention's effect】
According to the present invention, it is possible to achieve high-speed signal transfer and reduction of power consumption.
[Brief description of the drawings]
FIG. 1 is a first embodiment according to the present invention, which is an example in which sensor cells are two-dimensionally arranged in three rows and three columns.
FIG. 2 is a timing chart of the first embodiment.
FIG. 3 is a diagram showing a vertical signal line to a horizontal signal line according to a second embodiment of the present invention.
FIG. 4 is a third embodiment according to the present invention, which is an embodiment in the case of having a sample-hold capacitor.
FIG. 5 is a fourth embodiment according to the present invention, which is an embodiment in the case of having only a sample-hold capacitor without a clamp capacitor.
FIG. 6 is a block circuit diagram of a conventional solid-state imaging device.
FIG. 7 is a timing chart for explaining the operation of a conventional example.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Photodiode 2 Amplification transistor 3 Selection switch 4 Reset switch 5 Vertical shift register 8 Vertical output line 9 Reset switch 10 Source follower transistor 11 Constant current transistor 12 Switch transistor 13 Clamp capacity 14 Transfer switch 15 Vertical output line 20 Output amplifier 21 Output terminal 24 switch 25 integrating capacitor 28 transistor for current mirror 29 constant current source

Claims

A plurality of unit cells each including a photoelectric conversion unit;
A signal from the unit cell is input to the input unit, and a signal having a signal level corresponding to the input signal level is output from the output unit;
A first switch for allowing a bias current to flow through the impedance converter;
A capacitor for receiving a signal from the impedance converting means on the first side and outputting the signal from the second side;
A second switch for outputting a signal from the second side of the capacitor to a predetermined region;
In order to supply a predetermined voltage from the predetermined region side to the second side of the capacitor via the second switch and to allow a bias current to flow through the impedance conversion means, a common pulse is used. The first switch and the second switch are controlled so that a bias current flows through the impedance conversion means, and a signal is output to the predetermined region via the second switch. In order to do so, interlocking means for controlling the first switch and the second switch by a common pulse,
A solid-state imaging device.

A plurality of unit cells each including a photoelectric conversion unit;
A signal from the unit cell is input to the input unit, and a signal having a signal level corresponding to the input signal level is output from the output unit;
A first switch for allowing a bias current to flow through the impedance converter;
A capacitor for receiving a signal from the impedance converting means on the first side and outputting the signal from the second side;
A second switch for outputting a signal from the second side of the capacitor to a predetermined region;
A third switch for supplying a predetermined voltage to the second side of the capacitor;
The first switch is supplied by a common pulse to supply a predetermined voltage to the second side of the capacitor via the third switch and to allow a bias current to flow through the impedance conversion means. And controlling the third switch so that a bias current flows through the impedance conversion means, and a signal is output to the predetermined region via the second switch, Interlocking means for controlling the first switch and the second switch by a common pulse;
A solid-state imaging device.

A plurality of unit cells each including a photoelectric conversion unit;
A signal from the unit cell is input to the input unit, and a signal having a signal level corresponding to the input signal level is output from the output unit;
A first switch for allowing a bias current to flow through the impedance converter;
First storage means for storing a first signal from the unit cell via the impedance conversion means;
Second storage means for storing a second signal from the unit cell via the impedance conversion means;
A second switch for outputting a first signal from the impedance conversion means to the first storage means;
A third switch for outputting a second signal from the impedance conversion means to the second storage means;
In order to cause a bias current to flow through the impedance conversion means and to output the first signal to the first storage means via the second switch, by a common pulse, The first switch and the second switch are controlled so that a bias current flows through the impedance conversion means, and the second signal is stored in the second storage via the third switch. Interlocking means for controlling the first switch and the third switch by a common pulse in order to be output to the means;
A solid-state imaging device.

The solid-state imaging device according to claim 1, wherein the impedance conversion unit is a source follower circuit .

The plurality of unit cells are two-dimensionally arranged in a row direction and a column direction, and one impedance conversion unit is provided for each column. The solid-state imaging device according to claim 1.