JP3659024B2

JP3659024B2 - Digital triangular waveform generator

Info

Publication number: JP3659024B2
Application number: JP28765398A
Authority: JP
Inventors: 博三田上; 憲治石本; 宜典磯村
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-10-09
Filing date: 1998-10-09
Publication date: 2005-06-15
Anticipated expiration: 2018-10-09
Also published as: JP2000114936A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＡＣサーボコントローラ等における三相電動機ＰＷＭ制御装置のディジタル三角波波形発生装置に関するものである。
【０００２】
【従来の技術】
近年、ＡＣサーボコントローラ等の電動機制御装置のディジタル化が進んでおり、これに伴い三相電動機のＰＷＭ制御装置においてＰＷＭ波形発生に使用される三角波波形発生装置もディジタル化に対応すべく手段が考案されている。
【０００３】
図９は従来のディジタル三角波波形発生装置の代表例である。以下、その構成について図９を参照しながら説明する。
【０００４】
図９に示すようにソースクロック８０をカウントしカウントアップ動作とカウントダウン動作をカウント方向切換信号８１にて切換可能なアップダウンカウンタ７０と、マイコンにより書き換え可能なレジスタでカウントアップの最大値を保持する第１のレジスタ７１と、アップダウンカウンタ７０の内容が“０”と一致したことを検出する第１のディジタルコンパレータ７２と、アップダウンカウンタ７０の内容が第１のレジスタ７１と一致したことを検出する第２のディジタルコンパレータ７３と、第１のディジタルコンパレータ７２の一致信号８３にてカウント方向切換信号８１をカウントアップ動作に、また第２のディジタルコンパレータ７３の一致信号８４にてカウントダウン動作に切換動作するカウント方向切換手段７４と、第１のディジタルコンパレータ７２の一致信号８３と第２のディジタルコンパレータ７３の一致信号８４との論理和出力を行うＯＲ素子７５から構成されている。
【０００５】
図１０は、図９の動作概要を示す図であり、第１のディジタルコンパレータ７２の出力８３と第２のディジタルコンパレータ７３の出力８４に応じてカウント方向切換信号８１が変化し、０から第１のレジスタ値までのアップダウン動作を繰り返し行う。
【０００６】
図１１は、図９のディジタル三角波波形発生装置を三相電動機の電動機制御に用いた場合の構成例であり、電動機を制御する指令やフィードバック情報を処理する制御処理手段９０と、制御処理手段９０からの情報を演算するマイコン９１と、図９の構成からなるディジタル三角波波形発生装置９２と、三相ＰＷＭ信号発生手段９３と、電動機９６に電力供給するためのスイッチング手段９４と、電動機９６に供給する電流を検出する電流検出手段９５からなる。
【０００７】
図１２は、図１１における動作波形例であり、Ｕ指令１０１，Ｖ指令１０２，Ｗ指令１０３は三相ＰＷＭ信号発生手段に入力される指令、ＣＯＭＰＵ，ＣＯＭＰＶ，ＣＯＭＰＷは前記Ｕ指令１０１，Ｖ指令１０２，Ｗ指令１０３とディジタル三角波波形発生装置９２の出力８２とをディジタル的に大小比較しカウントデータより指令が大きいまたは等しい場合“Ｈ”，カウントデータより指令が小さい場合“Ｌ”となる波形、ＰＷＭＵ１０４，ＰＷＭＶ１０５，ＰＷＭＷ１０６は前記ＣＯＭＰＵ，ＣＯＭＰＶ，ＣＯＭＰＷの立ち下がり変化に対して一定時間の遅延Ｔｄを付加した波形、＊ＰＷＭＵ１０７，＊ＰＷＭＶ１０８，＊ＰＷＭＷ１０９は前記ＣＯＭＰＵ，ＣＯＭＰＶ，ＣＯＭＰＷを論理反転し、かつこの信号の立ち下がり変化に対して一定時間の遅延Ｔｄを付加した波形である。
【０００８】
信号検出タイミング８５は、カウントデータ８２の頂点すなわちカウントデータ８２の値が“０”値もしくはレジスタ７１が保持する値と一致したときに出力される信号であり、ＰＷＭＵ１０４，ＰＷＭＶ１０５，ＰＷＭＷ１０６および＊ＰＷＭＵ１０７，＊ＰＷＭＶ１０８，＊ＰＷＭＷ１０９の信号変化と基本的に信号が重ならないタイミング関係にある。
【０００９】
三相電動機のフィードバック制御においては、まず、図１１に示すディジタル三角波波形発生装置９２の出力である信号検出タイミング８５によって位置、速度あるいは電流制御に必要なアナログまたはディジタル情報を制御処理手段９０で検出し、電動機に電力供給するためマイコン９１による演算により三相ＰＷＭ信号発生手段９３に入力するＰＷＭ指令Ｕ指令１０１，Ｖ指令１０２，Ｗ指令１０３を生成し、Ｕ指令１０１，Ｖ指令１０２，Ｗ指令１０３とディジタル三角波波形発生装置９２の出力であるカウントデータ８２との比較によりＰＷＭ信号であるＰＷＭＵ１０４，ＰＷＭＶ１０５，ＰＷＭＷ１０６および＊ＰＷＭＵ１０７，＊ＰＷＭＶ１０８，＊ＰＷＭＷ１０９を生成し、さらにこの信号をもとに電動機９６に電力供給するためのスイッチング手段９４を介して三相電動機に電力供給が行われる。以後、信号検出タイミング８５が出力される毎に制御指令情報やフィードバック情報が取り込まれ上記が繰り返される。
【００１０】
このように、信号検出タイミング８５とＰＷＭ信号であるＰＷＭＵ１０４，ＰＷＭＶ１０５，ＰＷＭＷ１０６および＊ＰＷＭＵ１０７，＊ＰＷＭＶ１０８，＊ＰＷＭＷ１０９の信号変化は基本的に信号が重ならないタイミング関係にあり、従って各種制御信号を検出する制御処理手段９０はＰＷＭ信号にもとづきスイッチング手段９４から発生する電気ノイズの影響を受けないよう考慮されている。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、電動機の制御装置を単体で構成する範囲では各種制御信号を検出する制御処理手段９０はＰＷＭ信号にもとづきスイッチング手段９４から発生する電気ノイズの影響を受けない構成であるが、制御装置を複数ならべて構成する場合は、他の制御装置の制御処理手段９０と別の制御装置のＰＷＭ信号、即ちスイッチング
手段９４から発生する電気ノイズとはタイミング関係が無関係なため電気ノイズの影響を受ける可能性があり、特に制御処理手段９０で処理する内容としてアナログ電圧からディジタル電圧への変換処理の場合、ノイズを誤って検出しアナログからディジタル変換してしまい、電動機の誤動作が生じる恐れがある。
【００１２】
本発明は上記従来の課題を解決するもので、装置を複数同時に使用しても相互干渉の発生しないディジタル三角波波形発生装置およびディジタル三角波波形発生システムを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために本発明は、一定の周波数で発振するソースクロックをカウントしカウントアップ動作とカウントダウン動作をカウント方向切換信号にて切換可能およびカウントクリア信号にてカウント内容を０にクリア可能なアップダウンカウンタと、データが書き換え可能なレジスタでカウントアップの最大値を保持する第１のレジスタと、前記アップダウンカウンタの内容が０と一致したことを検出する第１のディジタルコンパレータと、前記アップダウンカウンタの内容が前記第１のレジスタと一致したことを検出する第２のディジタルコンパレータと、前記カウント方向切換信号を前記第１のディジタルコンパレータの一致信号にてカウントアップ動作に、また前記第２のディジタルコンパレータの一致信号にてカウントダウン動作に切換動作するカウント方向切換手段と、前記第１のディジタルコンパレータの一致信号と第２のディジタルコンパレータの一致信号より同期制御信号を生成するホスト処理手段と、外部から入力される同期制御信号により前記アップダウンカウンタの動作を制御するスレーブ処理手段を備えたものである。
【００１４】
【発明の実施の形態】
上記課題を解決するために本発明は、一定の周波数で発振するソースクロックをカウントしカウントアップ動作とカウントダウン動作をカウント方向切換信号にて切換可能およびカウントクリア信号にてカウント内容を０にクリア可能なアップダウンカウンタと、データが書き換え可能なレジスタでカウントアップの最大値を保持する第１のレジスタと、前記アップダウンカウンタの内容が０と一致したことを検出する第１のディジタルコンパレータと、前記アップダウンカウンタの内容が前記第１のレジスタと一致したことを検出する第２のディジタルコンパレータと、前記カウント方向切換信号を前記第１のディジタルコンパレータの一致信号にてカウントアップ動作に、また前記第２のディジタルコンパレータの一致信号にてカウントダウン動作に切換動作するカウント方向切換手段と、データが書き換え可能なレジスタで一致信号出力選択値を保持する第２のレジスタと、前記第２のレジスタにより第１のディジタルコンパレータの一致信号もしくは第２のディジタルコンパレータの一致信号のいずれか一方を同期制御出力信号として出力する第１のセレクタからなる前記第１のディジタルコンパレータの一致信号と第２のディジタルコンパレータの一致信号より同期制御信号を生成するホスト処理手段とを備えたディジタル三角波波形発生装置である。
【００１５】
また、一定の周波数で発振するソースクロックをカウントしカウントアップ動作とカウントダウン動作をカウント方向切換信号にて切換可能およびカウントクリア信号にてカウント内容を０にクリア可能なアップダウンカウンタと、データが書き換え可能なレジスタでカウントアップの最大値を保持する第１のレジスタと、前記アップダウンカウンタの内容が０と一致したことを検出する第１のディジタルコンパレータと、前記アップダウンカウンタの内容が前記第１のレジスタと一致したことを検出する第２のディジタルコンパレータと、前記カウント方向切換信号を前記第１のディジタルコンパレータの一致信号にてカウントアップ動作に、また前記第２のディジタルコンパレータの一致信号にてカウントダウン動作に切換動作するカウント方向切換手段と、外部から入力される同期制御信号により前記アップダウンカウンタの動作を制御するスレーブ処理手段を備えたディジタル三角波波形発生装置である。
【００１６】
また、第１のディジタルコンパレータの一致信号にてアップダウンカウンタの内容を０にクリアし、クリア状態を一定期間保持後、アップダウンカウンタの再動作、または、第１のディジタルコンパレータの一致信号にてアップダウンカウンタのクリア状態保持中に外部から入力される同期制御信号によりアップダウンカウンタの再動作、または、アップダウンカウンタの内容が設定値以内かつ外部から入力される同期制御信号によりアップダウンカウンタの内容を０にクリア後アップダウンカウンタの再動作のいずれかを行うスレーブ処理手段を備えたディジタル三角波波形発生装置である。
【００１７】
また、データが書き換え可能なレジスタで外部から入力される同期制御入力信号の入力有効／無効のしきい値を保持する第３のレジスタと、アップダウンカウンタの内容が前記第３のレジスタと一致したことを検出する第３のディジタルコンパレータと、前記アップダウンカウンタがカウントダウン動作時に前記第３のディジタルコンパレータの一致信号により“Ｈ”レベルを保持し前記アップダウンカウンタの内容が０にクリア後カウント動作を始めると“Ｌ”レベルを保持する第１のデータ保持手段と、前記第１のデータ保持手段の出力が“Ｈ”レベルの期間に外部から入力される同期制御入力信号が“Ｌ”から“Ｈ”に変化すると前記アップダウンカウンタの内容を０にするため一時“Ｌ”レベルを保持する第２のデータ保持手段と、データが書き換え可能なレジスタでカウント動作停止数を保持する第４のレジスタと、一定の周波数で発振するソースクロックをカウントしてカウントダウン動作およびデータプリセット信号にてカウンタ内容を前記第４のレジスタの値にプリセット可能なプリセッタブルダウンカウンタと、前記プリセッタブルダウンカウンタの内容が０と一致したことを検出する第４のディジタルコンパレータと、第１のディジタルコンパレータの一致信号により“Ｈ”から“Ｌ”に変化かつ保持し、前記第４のレジスタに保持されたカウント動作停止数だけソースクロックを前記プリセッタブルダウンカウンタでカウントし、前記第４のディジタルコンパレータの一致信号により“Ｈ”レベルを保持する第３のデータ保持手段と、第２のデータ保持手段の出力と第３のデータ保持手段の出力よりアップダウンカウンタを０にするためのカウントクリア信号を出力するクリア信号発生手段からなるスレーブ処理手段を備えたディジタル三角波波形発生装置である。
【００１８】
このように、ディジタル三角波波形より２種類の同期制御信号の内、いずれか一方を選択し出力することができる。
【００１９】
また、外部から入力される同期制御信号によりディジタル三角波波形を生成することができる。
【００２０】
また、ディジタル三角波の発生を三角波カウンタが“０”値にて一時停止し一定時間経過後に波形再生成、もしくはディジタル三角波の発生を三角波カウンタが“０”値にて一時停止し外部から入力される同期制御信号によりディジタル三角波波形を再生成、もしくはディジタル三角波の発生途中で外部から入力される同期制御信号により三角波カウンタの値を“０”にした後ディジタル三角波波形を再生成することができる。
【００２１】
また、ディジタル三角波の発生途中で外部から入力される同期制御信号により三角波カウンタの値を“０”にした後ディジタル三角波波形を再生成する際の同期制御信号の入力有効範囲の設定およびディジタル三角波の発生を三角波カウンタが“０”値にて一時停止し一定時間経過後に波形再生成する際の停止時間の設定をすることができる。
【００２２】
【実施例】
以下本発明の実施例について、図面を参照して説明する。
【００２３】
図１は本発明の一実施例におけるディジタル三角波波形発生装置の構成を示す図で、従来例と同じものについては同じ番号を付す。
【００２４】
図１に示すようにソースクロック８０をカウントしカウントアップ動作とカウントダウン動作をカウント方向切換信号８１にて切換可能なアップダウンカウンタ７０と、マイコンにより書き換え可能なレジスタでカウントアップの最大値を保持する第１のレジスタ７１と、アップダウンカウンタ７０の内容が“０”と一致したことを検出する第１のディジタルコンパレータ７２と、アップダウンカウンタ７０の内容が第１のレジスタ７１と一致したことを検出する第２のディジタルコンパレータ７３と、第１のディジタルコンパレータ７２の一致信号８３にてカウント方向切換信号８１をカウントアップ動作に、また第２のディジタルコンパレータ７３の一致信号８４にてカウントダウン動作に切換動作するカウント方向切換手段７４と、第１のディジタルコンパレータ７２の一致信号８３と第２のディジタルコンパレータ７３の一致信号８４との論理和出力を行うＯＲ素子７５と、マイコンにより書き換え可能なレジスタを有し第１のディジタルコンパレータ７２の一致信号８３と第２のディジタルコンパレータ７３の一致信号８４から同期制御出力信号１１を出力するホスト処理手段１と、マイコンにより書き換え可能なレジスタを有し外部から入力される同期制御入力信号１２とカウント方向切換信号８１と第１のディジタルコンパレータ７２の一致信号８３とアップダウンカウンタ７０のカウントデータ８２からアップダウンカウンタ７０のクリアを行うカウントクリア信号１３を出力するスレーブ処理手段２から構成されている。
【００２５】
以下図２および図３によりホスト処理手段１およびスレーブ処理手段２について説明する。
【００２６】
図２は図１におけるホスト処理手段１の構成を示す図で、マイコンにより書き換え可能なレジスタで第１のディジタルコンパレータ７２の一致信号８３と第２のディジタルコンパレータ７３の一致信号８４を切換える設定を保持する第２のレジスタ２１と、第１のディジタルコンパレータ７２の一致信号８３と第２のディジタルコンパレータ７３の一致信号８４を切換え同期制御出力信号１１を出力する第１のセレクタ２２から構成されている。
【００２７】
図３は図１におけるスレーブ処理手段２の構成を示す図で、マイコンにより書き換え可能なレジスタで外部から入力される同期制御入力信号の入力有効／無効のしきい値を保持する第３のレジスタ２３と、アップダウンカウンタの内容８２が前記第３のレジスタと一致したことを検出する第３のディジタルコンパレータ２４と、カウント方向切換信号８１により前記アップダウンカウンタがカウントダウン動作時に前記第３のディジタルコンパレータの一致信号４１により“Ｈ”レベルを保持し前記アップダウンカウンタの内容が０にクリア後カウント動作を始めると“Ｌ”レベルを保持する第１のデータ保持手段２５と、前記第１のデータ保持手段の出力４２が“Ｈ”レベルの期間に外部から入力される同期制御入力信号１２が“Ｌ”から“Ｈ”に変化すると前記アップダウンカウンタの内容を０にするため一時“Ｌ”レベルを保持する第２のデータ保持手段２６と、データが書き換え可能なレジスタでカウント動作停止数を保持する第４のレジスタ２８と、一定の周波数で発振するソースクロック８０をカウントしてカウントダウン動作およびデータプリセット信号４４にてカウンタ内容を前記第４のレジスタの値にプリセット可能なプリセッタブルダウンカウンタ２９と、前記プリセッタブルダウンカウンタの内容４５が０と一致したことを検出する第４のディジタルコンパレータ３０と、第１のディジタルコンパレータの一致信号８３により“Ｈ”から“Ｌ”に変化かつ保持し、前記第４のレジスタ２８に保持されたカウント動作停止数だけソースクロック８０を前記プリセッタブルダウンカウンタ２９でカウントし、前記第４のディジタルコンパレータ３０の一致信号４６により“Ｈ”レベルを保持する第３のデータ保持手段２７と、第２のデータ保持手段の出力４３と第３のデータ保持手段の出力４４よりアップダウンカウンタを０にするためのカウントクリア信号１３を出力するクリア信号発生手段３１から構成されている。
【００２８】
次にホスト処理手段１およびスレーブ処理手段２の動作について図４および図５，図６，図７により説明する。
【００２９】
図４はホスト処理手段１の動作およびスレーブ処理手段２との関係を示す図であり、ディジタル三角波波形発生装置をＸ，Ｙの２台使用した動作例である。Ｘをホスト側，Ｙをスレーブ側とし、Ｘ側ではアップダウンカウンタの内容８２が０もしくは最大値のポイント即ち、第１のディジタルコンパレータ７２の一致信号８３と第２のディジタルコンパレータ７３の一致信号８４とを第２のレジスタで保持する設定により第１のセレクタ２２で選択して出力を行い、第１のディジタルコンパレータ７２の一致信号８３を選択した場合１１（ａ）信号が出力され、第２のディジタルコンパレータ７３の一致信号８４を選択した場合１１（ｂ）信号が出力される。
【００３０】
一方Ｙ側では、前記同期制御出力信号として出力された１１（ａ）信号、または１１（ｂ）信号を同期制御入力信号として１２（ａ）信号、または１２（ｂ）信号として受信し、スレーブ処理手段２を介して１２（ａ）信号が同期制御入力信号の場合スレーブ（ａ）に示すディジタル三角波波形生成を、１２（ｂ）信号が同期制御入力信号の場合スレーブ（ｂ）に示すディジタル三角波波形生成を行う。このようにして複数間でのディジタル三角波波形の生成同期化を行う。
【００３１】
次に、スレーブ処理手段２の動作について説明する。
図５は図３のスレーブ処理手段２において同期制御入力信号１２が全く入力されないもしくは入力有効範囲内で入力されない場合の動作図であり、この場合アップダウンカウンタ７０はカウントデータ８２が０になった時点でこの状態を保持し第４のレジスタ２８に保持される待ち時間が経過後、再びカウント動作を再開する実施例である。
【００３２】
まず、第３のディジタルコンパレータ２４にて第３のレジスタ２３に保持されたしきい値とアップダウンカウンタのカウントデータ８２との一致検出を行い一致信号４１を出力し、カウント方向切換信号８１が“Ｈ”レベルすなわちカウントダウン動作時の前記一致信号４１により同期制御入力信号を入力有効として第１のデータ保持手段２５の出力４２を“Ｈ”レベルに保持する。この保持された“Ｈ”レベルはアップダウンカウンタの内容が０になった後カウント動作を始めると“Ｌ”レベルが保持され以降同期制御入力信号が入力されても無効扱いとなる。
【００３３】
次に第２のデータ保持手段２６では、前記同期制御入力の有効を示す信号４２が“Ｈ”にもかかわらず同期制御入力信号１２が入力されないため第２のデータ保持手段２６は出力４３として“Ｈ”を保持する。
【００３４】
次にアップダウンカウンタの内容が０になると第１のディジタルコンパレータ７２の一致信号８３が“Ｈ”となり、この信号により第３のデータ保持手段２７の出力４４は“Ｈ”から“Ｌ”に変化し、同時にプリセッタブルダウンカウンタ２９は第４のレジスタで保持している値をデータプリセットする動作からソースクロック８０をカウントする動作へ切換わる。
【００３５】
同時にクリア信号発生手段３１は前記第２のデータ保持手段２６の出力４３と第３のデータ保持手段２７の出力４４よりアップダウンカウンタ７０のカウントクリア信号１３として“Ｌ”を出力し、クリア状態にする。
【００３６】
次にプリセッタブルダウンカウンタ２９のカウントデータ４５が０になり第４のディジタルコンパレータにて一致信号４６を検出すると第３のデータ保持手段２７の出力４４は“Ｌ”から“Ｈ”に変化し、プリセッタブルダウンカウンタ２９はカウント動作からデータプリセット動作へ切換わる。
【００３７】
同時にクリア信号発生手段３１は前記第２のデータ保持手段２６の出力４３と第３のデータ保持手段２７の出力４４よりアップダウンカウンタ７０のカウントクリア信号１３として“Ｈ”を出力し、カウント状態にする。
【００３８】
このようにして外部から入力される同期制御入力信号が入力されない場合、第１のディジタルコンパレータの一致信号にてアップダウンカウンタの内容を０にクリアし、クリア状態を一定期間保持後、アップダウンカウンタの再動作によりディジタル三角波波形の生成を行う。
【００３９】
図６は図３のスレーブ処理手段２においてアップダウンカウンタがクリア保持中に同期制御入力信号１２が入力される場合の動作図であり、この場合アップダウンカウンタ７０はカウントデータ８２が０になった時点でこの状態を保持し同期制御入力信号により再びカウント動作を再開する実施例である。
【００４０】
まず、図５の動作と同様にして第３のディジタルコンパレータ２４と第３のレジスタ２３とアップダウンカウンタのカウントデータ８２とカウント方向切換信号８１により同期制御入力信号を入力有効として第１のデータ保持手段２５の出力４２を“Ｈ”レベルに保持する。ここで第２のデータ保持手段２６では、前記同期制御入力の有効を示す信号４２が“Ｈ”にもかかわらず同期制御入力信号１２の入力がないため第２のデータ保持手段２６は出力４３として“Ｈ”を保持する。
【００４１】
次にアップダウンカウンタの内容が０になると第１のディジタルコンパレータ７２の一致信号８３が“Ｈ”となり、この信号により第３のデータ保持手段２７の出力４４は“Ｈ”から“Ｌ”に変化し、同時にプリセッタブルダウンカウンタ２９は第４のレジスタで保持している値をデータプリセットする動作からソースクロック８０をカウントする動作へ切換わる。
【００４２】
同時にクリア信号発生手段３１は前記第２のデータ保持手段２６の出力４３と第３のデータ保持手段２７の出力４４よりアップダウンカウンタ７０のカウントクリア信号１３として“Ｌ”を出力し、クリア状態にする。
【００４３】
次にプリセッタブルダウンカウンタ２９の出力４５が０になる前に外部より同期制御入力信号１２が“Ｌ”から“Ｈ”に変化すると第２のデータ保持手段２６は前記アップダウンカウンタ７０の内容を０にするため一時“Ｌ”レベルを保持する。このときクリア信号発生手段３１は前記第２のデータ保持手段２６の出力４３と第３のデータ保持手段２７の出力４４よりアップダウンカウンタ７０の動作を０保持からカウント動作に切り換えるためカウントクリア信号１３として“Ｈ”を出力し、カウント状態にする。
【００４４】
このようにしてアップダウンカウンタが０を保持中に外部から同期制御入力信号が入力された場合、同期制御入力信号が入力された時点でアップダウンカウンタの再動作によりディジタル三角波波形の生成を行う。
【００４５】
図７は図３のスレーブ処理手段２においてアップダウンカウンタ７０の内容がレジスタで保持される同期制御入力信号の入力有効範囲内で同期制御入力信号１２が入力される場合の動作図であり、この場合、同期制御入力信号を受信した時点でアップダウンカウンタ７０を一旦クリアし再びカウント動作を再開する実施例である。
【００４６】
まず、図５の動作と同様にして第３のディジタルコンパレータ２４と第３のレジスタ２３とアップダウンカウンタのカウントデータ８２とカウント方向切換信号８１により同期制御入力信号を入力有効として第１のデータ保持手段２５の出力４２を“Ｈ”レベルに保持する。
【００４７】
次にアップダウンカウンタの内容が０になる前に外部より同期制御入力信号１２が“Ｌ”から“Ｈ”に変化すると第２のデータ保持手段２６は前記アップダウンカウンタ７０の内容を０にするため一時“Ｌ”レベルを保持する。
【００４８】
このときクリア信号発生手段３１は前記第２のデータ保持手段２６の出力４３と第３のデータ保持手段２７の出力４４よりアップダウンカウンタ７０のカウントクリア信号１３として一時“Ｌ”を出力しカウンタを一旦クリア後、カウント動作を再開する。
【００４９】
このようにしてアップダウンカウンタの内容がレジスタで保持される同期制御入力信号の入力有効範囲内で同期制御入力信号が入力された場合、同期制御入力信号を受信した時点でアップダウンカウンタを一旦クリアし再びカウント動作を再開しディジタル三角波波形の生成を行う。
【００５０】
図８は本発明におけるディジタル三角波波形発生装置６０を三相電動機の制御装置６１に用い、複数接続する一実施例の構成を示す図である。
【００５１】
図８（ａ）は１つのディジタル三角波波形発生装置６０をホスト側として同期制御出力信号１１を出力し、他はすべてスレーブ側として前記ホスト側からの同期制御出力信号１１を同期制御入力信号１２として使用した並列接続の実施例であり、ディジタル三角波波形生成はホスト側を基準に同じタイミングで生成同期を行うシステムである。
【００５２】
図８（ｂ）は図（ａ）に対して直列接続の実施例であり、ディジタル三角波波形生成は一番先頭に位置するディジタル三角波波形発生装置を基準にして少しずつタイミングをずらして生成同期を行うシステムである。
【００５３】
【発明の効果】
上記の実施例から明らかなように本発明は、電動機の制御装置を複数使用した場合でもディジタル三角波波形発生装置における三角波波形は、複数装置間においてタイミングの同期を得ることができ、アナログ情報およびディジタル情報の各種制御信号を検出する制御処理手段において、ＰＷＭ信号にもとづきスイッチング手段から発生する電気ノイズに対して相互干渉などの影響を受けない信号検出が実現でき、ディジタル三角波波形発生装置を用いた電動機制御装置の信頼性向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施例のディジタル三角波波形発生装置の構成図
【図２】本発明の実施例のホスト処理手段の構成図
【図３】本発明の実施例のスレーブ処理手段の構成図
【図４】本発明の実施例のホスト処理手段の動作説明図
【図５】本発明の実施例のスレーブ処理手段の動作説明図
【図６】本発明の実施例のスレーブ処理手段の動作説明図
【図７】本発明の実施例のスレーブ処理手段の動作説明図
【図８】本発明の実施例のディジタル三角波波形発生装置の接続構成図
【図９】従来のディジタル三角波波形発生装置の構成図
【図１０】従来のディジタル三角波波形発生装置の動作説明図
【図１１】一般的な三相電動機制御装置の構成図
【図１２】一般的な三相電動機制御装置の動作説明図
【符号の説明】
１ホスト処理手段
２スレーブ処理手段
２１第２のレジスタ
２２第１のセレクタ
２３第３のレジスタ
２４第３のディジタルコンパレータ
２５第１のデータ保持手段
２６第２のデータ保持手段
２７第３のデータ保持手段
２８第４のレジスタ
２９プリセッタブルダウンカウンタ
３０第４のディジタルコンパレータ
３１クリア信号発生手段
７０アップダウンカウンタ
７１第１のレジスタ
７２第１のディジタルコンパレータ
７３第２のディジタルコンパレータ
７４カウント方向切換手段
７５ＯＲ素子
９０制御処理手段
９１マイコン
９２ディジタル三角波波形発生装置
９３三相ＰＷＭ信号発生手段
９４スイッチング手段
９５電流検出手段
９６三相電動機[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital triangular waveform generator for a three-phase motor PWM controller in an AC servo controller or the like.
[0002]
[Prior art]
In recent years, motor control devices such as AC servo controllers have been digitized, and along with this, triangular wave waveform generators used for PWM waveform generation in PWM control devices for three-phase motors have also been devised as means to deal with digitization. Has been.
[0003]
FIG. 9 shows a typical example of a conventional digital triangular waveform generator. The configuration will be described below with reference to FIG.
[0004]
As shown in FIG. 9, the source clock 80 is counted, and an up / down counter 70 that can be switched between a count-up operation and a count-down operation by a count direction switching signal 81 and a maximum count-up value are held by a microcomputer-rewritable register. The first register 71, the first digital comparator 72 that detects that the contents of the up / down counter 70 match "0", and the contents of the up / down counter 70 match that of the first register 71 The count direction switching signal 81 is switched to the count-up operation by the coincidence signal 83 of the second digital comparator 73 and the first digital comparator 72, and the count-down operation is switched by the coincidence signal 84 of the second digital comparator 73. Count direction switching means 74 for And a OR element 75 for performing a logical sum output of the coincidence signal 83 of the digital comparator 72 and the coincidence signal 84 of the second digital comparator 73.
[0005]
FIG. 10 is a diagram showing an outline of the operation of FIG. 9, in which the count direction switching signal 81 changes according to the output 83 of the first digital comparator 72 and the output 84 of the second digital comparator 73, and changes from 0 to the first. Up / down operation up to the register value is repeated.
[0006]
FIG. 11 shows a configuration example when the digital triangular wave waveform generator of FIG. 9 is used for motor control of a three-phase motor. Control processing means 90 for processing instructions and feedback information for controlling the motor, and control processing means 90 9, a digital triangular wave waveform generator 92 configured as shown in FIG. 9, a three-phase PWM signal generator 93, a switching unit 94 for supplying electric power to the electric motor 96, and an electric motor 96 Current detecting means 95 for detecting a current to be detected.
[0007]
FIG. 12 is an example of operation waveforms in FIG. 11. U command 101, V command 102, and W command 103 are commands input to the three-phase PWM signal generating means, and COMPU, COMPV, and COMPW are the U command 101, V command. 102, W command 103 and the output 82 of the digital triangular wave waveform generator 92 are digitally compared in magnitude, a waveform that is “H” when the command is greater than or equal to the count data, and “L” when the command is less than the count data; PWMU104, PWMV105, PWMW106 are waveforms obtained by adding a delay Td of a fixed time to the falling changes of COMPU, COMPV, COMPW, * PWMU107, * PWMV108, * PWMW109 logically invert the COMPU, COMPV, COMPW, and For the falling change of this signal It is a waveform obtained by adding the delay Td for a predetermined time.
[0008]
The signal detection timing 85 is a signal that is output when the vertex of the count data 82, that is, the value of the count data 82 coincides with the value “0” or the value held in the register 71. PWMU104, PWMV105, PWMW106, and * PWMU107, * PWMV108, * PWMW109 signal changes are basically in a timing relationship where signals do not overlap.
[0009]
In the feedback control of the three-phase motor, first, the control processing means 90 detects analog or digital information necessary for position, speed or current control based on the signal detection timing 85 which is the output of the digital triangular waveform generator 92 shown in FIG. Then, the PWM command U command 101, V command 102, and W command 103 that are input to the three-phase PWM signal generating means 93 are generated by calculation by the microcomputer 91 to supply power to the motor, and the U command 101, the V command 102, and the W command are generated. 103 is compared with the count data 82 which is the output of the digital triangular wave waveform generator 92, PWMU104, PWMV105, PWMW106 and * PWMU107, * PWMV108, * PWMW109, which are PWM signals, are generated. To power Therefore, power is supplied to the three-phase motor through the switching means 94. Thereafter, each time the signal detection timing 85 is output, control command information and feedback information are taken in and the above is repeated.
[0010]
As described above, the signal change of the signal detection timing 85 and the PWM signals PWMU104, PWMV105, PWMW106 and * PWMU107, * PWMV108, * PWMW109 basically has a timing relationship in which the signals do not overlap with each other, and therefore various control signals are detected. The control processing unit 90 is considered not to be affected by the electric noise generated from the switching unit 94 based on the PWM signal.
[0011]
[Problems to be solved by the invention]
However, in the conventional configuration described above, the control processing means 90 for detecting various control signals is not affected by the electric noise generated from the switching means 94 based on the PWM signal within the range in which the motor control device is configured as a single unit. However, when a plurality of control devices are configured, the control processing means 90 of another control device and the PWM signal of another control device, that is, switching
Since the timing relationship is irrelevant to the electrical noise generated from the means 94, it may be affected by the electrical noise. In particular, in the case of conversion processing from an analog voltage to a digital voltage as the contents to be processed by the control processing means 90, the noise is If it is detected by mistake and converted from analog to digital, the motor may malfunction.
[0012]
SUMMARY OF THE INVENTION An object of the present invention is to provide a digital triangular wave waveform generating apparatus and a digital triangular wave waveform generating system in which mutual interference does not occur even when a plurality of apparatuses are used simultaneously.
[0013]
[Means for Solving the Problems]
In order to solve the above problems, the present invention counts the source clock oscillating at a constant frequency, can switch between count-up operation and count-down operation by the count direction switching signal, and clears the count content to 0 by the count clear signal A possible up / down counter, a first register that holds a maximum count-up value in a rewritable register, a first digital comparator that detects that the content of the up / down counter matches zero, A second digital comparator for detecting that the contents of the up / down counter coincide with the first register; and the count direction switching signal is counted up by the coincidence signal of the first digital comparator; Counted by the coincidence signal of the second digital comparator Count direction switching means for switching to down operation, host processing means for generating a synchronization control signal from the coincidence signal of the first digital comparator and the coincidence signal of the second digital comparator, and a synchronization control signal input from the outside Thus, slave processing means for controlling the operation of the up / down counter is provided.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
In order to solve the above problems, the present invention counts a source clock that oscillates at a constant frequency, can switch between count-up operation and count-down operation by a count direction switching signal, and can clear count content to 0 by a count clear signal. An up / down counter, a first register that holds a maximum count-up value in a rewritable register, a first digital comparator that detects that the content of the up / down counter matches zero, A second digital comparator for detecting that the content of the up / down counter matches that of the first register; and the count direction switching signal is counted up by the match signal of the first digital comparator; Counts with the coincidence signal of 2 digital comparators The counting direction switching means for switching and operating the down operation, A second rewritable register that holds the coincidence signal output selection value is synchronized with either the coincidence signal of the first digital comparator or the coincidence signal of the second digital comparator by the second register. Host processing means for generating a synchronization control signal from the coincidence signal of the first digital comparator and the coincidence signal of the second digital comparator comprising a first selector that outputs as a control output signal; Is a digital triangular waveform generator.
[0015]
The data is rewritten with an up / down counter that counts the source clock that oscillates at a constant frequency, can be switched between count-up and count-down operations with a count direction switching signal, and count contents can be cleared to 0 with a count clear signal. A first register that holds a maximum count-up value in a possible register, a first digital comparator that detects that the content of the up / down counter matches zero, and the content of the up / down counter is the first register A second digital comparator that detects that the register coincides with the first register, and the count direction switching signal is counted up by the coincidence signal of the first digital comparator, and the coincidence signal of the second digital comparator Cow that switches to countdown operation The winding direction switching means is a digital triangle wave waveform generator having a slave processing means for controlling the operation of the up-down counter by the synchronization control signal input from the outside.
[0016]
Also, the up / down counter contents are cleared to 0 by the coincidence signal of the first digital comparator and the clear state is maintained for a certain period, and then the up / down counter is restarted or by the coincidence signal of the first digital comparator. While the up / down counter is in the clear state, the up / down counter is restarted by the synchronization control signal input from the outside, or the up / down counter contents are within the set value and the synchronization control signal input from outside This is a digital triangular wave waveform generator provided with slave processing means for performing any of the re-operations of the up / down counter after clearing the contents to zero.
[0017]
Also, the third register that holds the threshold value of the valid / invalid input of the synchronization control input signal input from the outside in a rewritable register, and the contents of the up / down counter match the third register. The third digital comparator for detecting this and the up / down counter hold the “H” level by the coincidence signal of the third digital comparator when the count down operation is performed, and the count operation is performed after the content of the up / down counter is cleared to 0 When started, the first data holding means for holding the “L” level, and the synchronization control input signal input from the outside during the period when the output of the first data holding means is at the “H” level is changed from “L” to “H”. The second data holding means for temporarily holding the “L” level in order to set the content of the up / down counter to 0 when it changes to “ A rewritable register that holds a count operation stop count, and a source clock that oscillates at a constant frequency, counts down the counter contents by a count-down operation and a data preset signal. A presettable down counter that can be preset to a value, a fourth digital comparator that detects that the contents of the presettable down counter match 0, and a match signal of the first digital comparator, from “H” to “L” The source clock is counted by the presettable down counter by the count operation stop count held in the fourth register, and the "H" level is held by the coincidence signal of the fourth digital comparator. 3 data holding means and second data holding means The up-down counter the output of the output and the third data holding means is a digital triangle wave waveform generator having a slave processing means comprising clear signal generating means for outputting a count clear signal to zero.
[0018]
in this way , De One of two types of synchronization control signals can be selected and output from the digital triangular waveform.
[0019]
Also, a digital triangular waveform can be generated by a synchronization control signal input from the outside.
[0020]
Also, the generation of the digital triangular wave is temporarily stopped at the value “0” of the triangular wave counter, and the waveform is regenerated after a predetermined time has elapsed, or the generation of the digital triangular wave is temporarily stopped at the value “0” and is input from the outside. The digital triangular wave waveform can be regenerated by the synchronization control signal, or the digital triangular wave waveform can be regenerated after the value of the triangular wave counter is set to “0” by the synchronization control signal input from the outside during the generation of the digital triangular wave.
[0021]
Also, setting the effective range of the synchronization control signal when regenerating the digital triangle wave waveform after setting the value of the triangle wave counter to “0” by the synchronization control signal input from the outside during the generation of the digital triangle wave and the digital triangle wave It is possible to set a stop time when the generation of the triangular wave counter is temporarily stopped at a value of “0” and the waveform is regenerated after a predetermined time has elapsed.
[0022]
【Example】
Embodiments of the present invention will be described below with reference to the drawings.
[0023]
FIG. 1 is a diagram showing the configuration of a digital triangular wave waveform generator according to an embodiment of the present invention. The same reference numerals are assigned to the same components as in the conventional example.
[0024]
As shown in FIG. 1, the source clock 80 is counted and the maximum count-up value is held by an up / down counter 70 that can be switched between a count-up operation and a count-down operation by a count direction switching signal 81 and a register that can be rewritten by a microcomputer. The first register 71, the first digital comparator 72 that detects that the contents of the up / down counter 70 match "0", and the contents of the up / down counter 70 match that of the first register 71 The count direction switching signal 81 is switched to the count-up operation by the coincidence signal 83 of the second digital comparator 73 and the first digital comparator 72, and the count-down operation is switched by the coincidence signal 84 of the second digital comparator 73. Count direction switching means 74 for Of the first digital comparator 72 having an OR element 75 that outputs a logical sum of the coincidence signal 83 of the digital comparator 72 and the coincidence signal 84 of the second digital comparator 73, and a register that can be rewritten by a microcomputer. And the host processing means 1 for outputting the synchronization control output signal 11 from the coincidence signal 84 of the second digital comparator 73, the synchronization control input signal 12 having a register rewritable by the microcomputer, and the count direction switching signal. The slave processing means 2 outputs a count clear signal 13 for clearing the up / down counter 70 from the coincidence signal 83 of 81 and the first digital comparator 72 and the count data 82 of the up / down counter 70.
[0025]
Hereinafter, the host processing means 1 and the slave processing means 2 will be described with reference to FIGS.
[0026]
FIG. 2 is a diagram showing the configuration of the host processing means 1 in FIG. 1, and holds the setting for switching the coincidence signal 83 of the first digital comparator 72 and the coincidence signal 84 of the second digital comparator 73 with a register rewritable by the microcomputer. And the first selector 22 for switching the coincidence signal 83 of the first digital comparator 72 and the coincidence signal 84 of the second digital comparator 73 and outputting the synchronous control output signal 11.
[0027]
FIG. 3 is a diagram showing the configuration of the slave processing means 2 in FIG. 1, and a third register 23 that holds a threshold value for valid / invalid input of a synchronous control input signal inputted from the outside by a register rewritable by a microcomputer. And a third digital comparator 24 for detecting that the content 82 of the up / down counter coincides with the third register, and the count direction switching signal 81 causes the third digital comparator to First data holding means 25 that holds the “L” level when the count operation is started after the “H” level is held by the coincidence signal 41 and the content of the up / down counter is cleared to 0, and the first data holding means The synchronization control input signal 12 input from the outside during the period when the output 42 is “H” level is changed from “L”. When it changes to "H", the second data holding means 26 that temporarily holds the "L" level in order to set the contents of the up / down counter to 0, and the fourth count that holds the count operation stop count by the rewritable register. A register 28, a presettable down counter 29 capable of counting the source clock 80 oscillating at a constant frequency and presetting the counter contents to the value of the fourth register by a countdown operation and a data preset signal 44; and the presettable A fourth digital comparator 30 for detecting that the content 45 of the down counter matches 0, and a change signal 83 of the first digital comparator is changed and held from “H” to “L”, and the fourth register 28, the source clock 80 is set to the number of count operation stoppages held in The third data holding means 27 that counts by the table down counter 29 and holds the “H” level by the coincidence signal 46 of the fourth digital comparator 30; the output 43 of the second data holding means; It comprises a clear signal generating means 31 for outputting a count clear signal 13 for setting the up / down counter to 0 from the output 44 of the data holding means.
[0028]
Next, operations of the host processing means 1 and the slave processing means 2 will be described with reference to FIGS. 4, 5, 6, and 7. FIG.
[0029]
FIG. 4 is a diagram showing the operation of the host processing means 1 and the relationship with the slave processing means 2, and is an operation example in which two digital triangular wave waveform generators X and Y are used. X is the host side, Y is the slave side, and on the X side, the up / down counter content 82 is 0 or the maximum value point, that is, the coincidence signal 83 of the first digital comparator 72 and the coincidence signal 84 of the second digital comparator 73. Are selected and output by the first selector 22 according to the setting held in the second register, and when the coincidence signal 83 of the first digital comparator 72 is selected, the 11 (a) signal is output, and the second When the coincidence signal 84 of the digital comparator 73 is selected, the 11 (b) signal is output.
[0030]
On the other hand, on the Y side, the 11 (a) signal or 11 (b) signal output as the synchronization control output signal is received as the synchronization control input signal as 12 (a) signal or 12 (b) signal, and slave processing is performed. When the 12 (a) signal is a synchronous control input signal via the means 2, the digital triangular wave waveform shown in the slave (a) is generated. When the 12 (b) signal is the synchronous control input signal, the digital triangular wave waveform shown in the slave (b) is generated. Generate. In this way, the generation and synchronization of the digital triangular wave waveform among a plurality are performed.
[0031]
Next, the operation of the slave processing unit 2 will be described.
FIG. 5 is an operation diagram when the synchronous control input signal 12 is not input at all or is not input within the effective input range in the slave processing means 2 of FIG. 3. In this case, the count data 82 of the up / down counter 70 becomes zero. This is an embodiment in which this state is held at the time and the counting operation is resumed after the waiting time held in the fourth register 28 elapses.
[0032]
First, the third digital comparator 24 detects the coincidence between the threshold value held in the third register 23 and the count data 82 of the up / down counter, outputs the coincidence signal 41, and the count direction switching signal 81 is “ The synchronization control input signal is validated by the coincidence signal 41 during the count-down operation, and the output 42 of the first data holding means 25 is held at the “H” level. When the count operation is started after the contents of the up / down counter become 0, the held “H” level is held at the “L” level and becomes invalid even if a synchronous control input signal is input thereafter.
[0033]
Next, in the second data holding means 26, the synchronization control input signal 12 is not inputted even though the signal 42 indicating the validity of the synchronization control input is "H". Hold H ".
[0034]
Next, when the content of the up / down counter becomes 0, the coincidence signal 83 of the first digital comparator 72 becomes "H", and this signal changes the output 44 of the third data holding means 27 from "H" to "L". At the same time, the presettable down counter 29 switches from the operation of presetting the value held in the fourth register to the operation of counting the source clock 80.
[0035]
At the same time, the clear signal generating means 31 outputs "L" as the count clear signal 13 of the up / down counter 70 from the output 43 of the second data holding means 26 and the output 44 of the third data holding means 27, and enters the clear state. To do.
[0036]
Next, when the count data 45 of the presettable down counter 29 becomes 0 and the coincidence signal 46 is detected by the fourth digital comparator, the output 44 of the third data holding means 27 changes from “L” to “H”. The presettable down counter 29 switches from the count operation to the data preset operation.
[0037]
At the same time, the clear signal generating means 31 outputs "H" as the count clear signal 13 of the up / down counter 70 from the output 43 of the second data holding means 26 and the output 44 of the third data holding means 27, and enters the count state. To do.
[0038]
When the synchronization control input signal input from the outside is not input in this way, the contents of the up / down counter are cleared to 0 by the coincidence signal of the first digital comparator, and after holding the clear state for a certain period, the up / down counter A digital triangular waveform is generated by re-operation.
[0039]
FIG. 6 is an operation diagram when the synchronous control input signal 12 is input while the up / down counter is kept clear in the slave processing means 2 of FIG. 3. In this case, the count data 82 of the up / down counter 70 becomes zero. In this embodiment, this state is maintained at the time point and the counting operation is restarted again by the synchronization control input signal.
[0040]
First, in the same manner as the operation of FIG. 5, the synchronization control input signal is validated by the third digital comparator 24, the third register 23, the count data 82 of the up / down counter, and the count direction switching signal 81, and the first data is held. The output 42 of the means 25 is held at the “H” level. Here, in the second data holding means 26, since the signal 42 indicating that the synchronization control input is valid is “H”, there is no input of the synchronization control input signal 12. Hold “H”.
[0041]
Next, when the content of the up / down counter becomes 0, the coincidence signal 83 of the first digital comparator 72 becomes "H", and this signal changes the output 44 of the third data holding means 27 from "H" to "L". At the same time, the presettable down counter 29 switches from the operation of presetting the value held in the fourth register to the operation of counting the source clock 80.
[0042]
At the same time, the clear signal generating means 31 outputs "L" as the count clear signal 13 of the up / down counter 70 from the output 43 of the second data holding means 26 and the output 44 of the third data holding means 27, and enters the clear state. To do.
[0043]
Next, when the synchronization control input signal 12 changes from “L” to “H” from the outside before the output 45 of the presettable down counter 29 becomes 0, the second data holding means 26 changes the contents of the up / down counter 70. To make it 0, the “L” level is temporarily held. At this time, the clear signal generator 31 switches the count clear signal 13 in order to switch the operation of the up / down counter 70 from the 0 hold to the count operation based on the output 43 of the second data holding means 26 and the output 44 of the third data holding means 27. "H" is output to set the count state.
[0044]
In this way, when the synchronization control input signal is input from the outside while the up / down counter holds 0, the digital triangular waveform is generated by the re-operation of the up / down counter when the synchronization control input signal is input.
[0045]
FIG. 7 is an operation diagram when the synchronization control input signal 12 is input within the effective input range of the synchronization control input signal in which the contents of the up / down counter 70 are held in the register in the slave processing means 2 of FIG. In this case, when the synchronization control input signal is received, the up / down counter 70 is once cleared and the count operation is resumed.
[0046]
First, in the same manner as the operation of FIG. 5, the synchronization control input signal is validated by the third digital comparator 24, the third register 23, the count data 82 of the up / down counter, and the count direction switching signal 81, and the first data is held. The output 42 of the means 25 is held at the “H” level.
[0047]
Next, when the synchronization control input signal 12 is changed from “L” to “H” from the outside before the content of the up / down counter becomes 0, the second data holding means 26 sets the content of the up / down counter 70 to 0. Therefore, the “L” level is temporarily maintained.
[0048]
At this time, the clear signal generating means 31 temporarily outputs "L" as the count clear signal 13 of the up / down counter 70 from the output 43 of the second data holding means 26 and the output 44 of the third data holding means 27, and outputs the counter. Once cleared, the count operation is resumed.
[0049]
When the synchronization control input signal is input within the effective range of the synchronization control input signal in which the contents of the up / down counter are held in the register in this way, the up / down counter is cleared once when the synchronization control input signal is received. Then, the count operation is resumed to generate a digital triangular waveform.
[0050]
FIG. 8 is a diagram showing a configuration of an embodiment in which a plurality of digital triangular wave waveform generators 60 according to the present invention are used for a control device 61 of a three-phase motor and a plurality of them are connected.
[0051]
In FIG. 8A, the synchronization control output signal 11 is output with one digital triangular wave waveform generator 60 as the host side, and all others are as the slave side and the synchronization control output signal 11 from the host side as the synchronization control input signal 12. This is an embodiment of parallel connection used, and digital triangular wave waveform generation is a system that performs generation synchronization at the same timing on the basis of the host side.
[0052]
FIG. 8B shows an embodiment connected in series with respect to FIG. 8A, and digital triangular wave waveform generation is performed by shifting the timing little by little with respect to the digital triangular wave waveform generator located at the top. It is a system to do.
[0053]
【The invention's effect】
As is clear from the above embodiments, the present invention can obtain timing synchronization among a plurality of devices even when a plurality of motor control devices are used, and the analog waveform and the digital information can be obtained. In the control processing means for detecting various control signals of information, it is possible to realize signal detection that is not affected by mutual interference or the like with respect to electrical noise generated from the switching means based on the PWM signal, and an electric motor using a digital triangular waveform generator The reliability of the control device can be improved.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a digital triangular waveform generator according to an embodiment of the present invention.
FIG. 2 is a configuration diagram of host processing means according to the embodiment of this invention.
FIG. 3 is a block diagram of slave processing means of an embodiment of the present invention.
FIG. 4 is an operation explanatory diagram of host processing means of an embodiment of the present invention.
FIG. 5 is an operation explanatory diagram of slave processing means of an embodiment of the present invention.
FIG. 6 is a diagram for explaining the operation of the slave processing means according to the embodiment of the present invention.
FIG. 7 is an operation explanatory diagram of slave processing means of an embodiment of the present invention.
FIG. 8 is a connection configuration diagram of a digital triangular waveform generator according to an embodiment of the present invention.
FIG. 9 is a block diagram of a conventional digital triangular waveform generator
FIG. 10 is a diagram for explaining the operation of a conventional digital triangular waveform generator.
FIG. 11 is a configuration diagram of a general three-phase motor control device.
FIG. 12 is an operation explanatory diagram of a general three-phase motor control device.
[Explanation of symbols]
1 Host processing means
2 Slave processing means
21 Second register
22 First selector
23 Third register
24 Third digital comparator
25 First data holding means
26 Second data holding means
27 Third data holding means
28 Fourth register
29 Presettable down counter
30 Fourth digital comparator
31 Clear signal generating means
70 Up / Down Counter
71 First register
72 First digital comparator
73 Second digital comparator
74 Count direction switching means
75 OR element
90 Control processing means
91 Microcomputer
92 Digital triangular waveform generator
93 Three-phase PWM signal generation means
94 Switching means
95 Current detection means
96 Three-phase motor

Claims

Counts the source clock that oscillates at a fixed frequency, and the count-up operation and count-down operation can be switched by the count direction switching signal, and the count can be cleared to 0 by the count clear signal, and the data can be rewritten. A first register that holds the maximum count-up value in the register; a first digital comparator that detects that the content of the up / down counter is equal to 0; and the content of the up / down counter is the first register A second digital comparator for detecting the coincidence of the signal and the count direction switching signal with the coincidence signal of the first digital comparator, and a countdown operation with the coincidence signal of the second digital comparator. How to count to switch to And switching means, either of the second register and said second first digital comparator by a register of the coincidence signal or the second digital comparator match signal for holding a coincidence signal output selection value data rewritable register A digital triangular wave comprising host processing means for generating a synchronization control signal from the coincidence signal of the first digital comparator and the coincidence signal of the second digital comparator comprising a first selector that outputs one of them as a synchronization control output signal Waveform generator.

Counts up the source clock that oscillates at a fixed frequency, and the count-up and count-down operations can be switched with the count direction switching signal, and the count can be cleared to 0 with the count clear signal, and the data can be rewritten. A first register that holds the maximum count-up value in the register; a first digital comparator that detects that the content of the up / down counter is equal to 0; and the content of the up / down counter is the first register A second digital comparator that detects that the signal coincides with the counter, and the count direction switching signal is counted up by the coincidence signal of the first digital comparator, and is counted down by the coincidence signal of the second digital comparator How to count to switch to And switching means, the digital triangle wave waveform generator having a slave processing means for controlling the operation of the up-down counter by the synchronization control signal input from the outside.

The contents of the up / down counter are cleared to 0 with the coincidence signal of the first digital comparator, and after holding the clear state for a certain period, the up / down counter is restarted, or up / down with the coincidence signal of the first digital comparator While the counter is in the clear state, the up / down counter can be restarted by the synchronization control signal input from the outside, or the up / down counter can be controlled by the synchronization control signal that is within the set value and input from the outside. 3. The digital triangular wave waveform generator according to claim 2, further comprising slave processing means for performing any one of the operations of the up / down counter after being cleared to zero.

The third register that holds the input valid / invalid threshold value of the synchronization control input signal input from the outside in a rewritable register, and that the contents of the up / down counter coincide with the third register. When the third digital comparator to be detected and the up / down counter are in the countdown operation, the "H" level is held by the coincidence signal of the third digital comparator, and the count operation is started after the contents of the up / down counter are cleared to 0 The first data holding means for holding the “L” level and the synchronization control input signal input from the outside during the period when the output of the first data holding means is at the “H” level changes from “L” to “H”. A second data holding means for temporarily holding the “L” level in order to set the contents of the up / down counter to 0 when changed, and data A rewritable register that holds the count operation stop count, and a source clock that oscillates at a constant frequency is counted, and the counter contents are preset to the value of the fourth register by a countdown operation and a data preset signal. A possible presettable down counter, a fourth digital comparator for detecting that the contents of the presettable down counter match 0, and a match signal of the first digital comparator changes from "H" to "L" and The third data is held, and the source clock is counted by the presettable down counter by the count operation stop count held in the fourth register, and the “H” level is held by the coincidence signal of the fourth digital comparator. The output of the holding means and the second data holding means Third digital triangle wave waveform generator according to claim 2 or claim 3, wherein with a slave processing means comprising clear signal generating means for the up-down counter the output of the data holding means to output a count clear signal to the 0 .