JP3654391B2

JP3654391B2 - Data receiving apparatus and method

Info

Publication number: JP3654391B2
Application number: JP22798196A
Authority: JP
Inventors: 保池田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-08-29
Filing date: 1996-08-29
Publication date: 2005-06-02
Anticipated expiration: 2016-08-29
Also published as: JPH1070578A

Description

【０００１】
【発明の属する技術分野】
本発明は、データ受信装置および方法に関し、特に、畳み込み符号と多値多位相変調方式を用いて伝送されたデータを確実に復号することができるようにしたデータ受信装置および方法に関する。
【０００２】
【従来の技術】
米国においては、デジタル放送が既に開始されている。ヨーロッパでも、デジタルテレビ放送を導入するために、標準化組織Digital Video Broadcasting(DVB)が結成され、その標準方式がまとめられようとしている。このデジタル放送については、例えば、日経エレクトロニクス１９９６．１．１５（ｎｏ．６５３）ページ１３９乃至１５１に、「ディジタル放送，米国についで欧州も実用へ」として紹介されている。
【０００３】
ディジタル放送を行う場合、その消費電力ができるだけ少なくなるようにすることが望まれる。このような電力制限の厳しい通信路においては、一般的に、誤り訂正符号を用いて符号化利得を得て電力の低減が図られている。この様なシステムにおいては、送信側で誤り訂正符号化を行い、受信側で誤り訂正復号を行うのが一般的である。特に信号電力対雑音電力比（Ｃ／Ｎ比）の小さい通信路においては、畳み込み符号が有利であり、この符号はビタビ復号法を用いることにより、容易に軟判定復号を行うことができ、高利得を得ることができる。
【０００４】
図９は、畳み込み符号とＱＰＳＫ変調方式を用いた従来のデータ送信装置の構成例を表している。情報源１より出力された１ビットシリアルデータは、畳み込み符号化器２に入力され、２ビットの符号系列Ｘ，Ｙが生成される。この符号系列Ｘ，Ｙは、信号点割り当て回路３に入力される。信号点割り当て回路３は、符号系列Ｘ，Ｙで表されるデータを信号点に割り当て、相互に直交する同相成分（Ｉ成分）と直交成分（Ｑ成分）で表される信号点の座標データＩ，Ｑを出力する。変調器４は、例えば、OFDM(Orthogonal Frequency Division Multiplex)方式で、Ｉ成分とＱ成分をデジタル変調し、アンテナ５を介して電波で出力するようになされている。
【０００５】
図１０は、畳み込み符号化器２の構成例を表している。この例においては、情報源１より出力された１ビットのシリアルデータが端子２１から入力され、遅延回路２２，２３により、それぞれ１クロック分ずつ順次遅延された後、加算器２４と２５に出力されている。加算器２４にはまた、端子２１の出力と遅延回路２２の出力とが供給されており、加算器２４は、これらのデータを加算（排他的論理和演算）した後、端子２６からデータＸとして出力するようになされている。また、加算器２５は、端子２１の出力と遅延回路２３の出力を加算（排他的論理和演算）して、端子２７からデータＹとして出力するようになされている。
【０００６】
すなわち、この実施例においては、１ビットの入力に対して、遅延回路２２と２３の内部状態から定まる２ビットの符号Ｘ，Ｙが出力されることになる。この例の場合、拘束長が３、内部遅延素子が２、状態数が４、符号化率が１／２となる。
【０００７】
図１１は、この畳み込み符号化器２の状態遷移図を表している。この畳み込み符号化器２の状態遷移は、次のようになる。
【０００８】
すなわち、例えば、状態００（遅延素子２２の出力と遅延素子２３の出力が共に０の状態）において、端子２１から０が入力されると、端子２６，２７から、（ＸＹ）＝（００）が出力され、状態００に遷移する。状態００から１が入力されると、（ＸＹ）＝（１１）が出力され、状態は１０に遷移する。状態０１から０が入力されると、（ＸＹ）＝（１１）が出力され、状態００に遷移する。状態０１から１が入力されると、（ＸＹ）＝（００）が出力され、状態１０に遷移する。
【０００９】
他の状態においても、図１１に示すように、０または１の入力に対して、図示した出力が出され、図示した状態に遷移する。
【００１０】
信号点割り当て回路３では、入力されたデータＸ，Ｙが伝送路上のシンボルへ割り当てられる。割り当ては、例えば図１２に示すように、ＱＰＳＫ方式に従って行われる。すなわち、
（Ｘ，Ｙ）＝（０，０）のとき、（Ｉ，Ｑ）＝（１／√２，１／√２）、
（Ｘ，Ｙ）＝（０，１）のとき、（Ｉ，Ｑ）＝（１／√２，−１／√２）、
（Ｘ，Ｙ）＝（１，０）のとき、（Ｉ，Ｑ）＝（−１／√２，１／√２）、
（Ｘ，Ｙ）＝（１，１）のとき、（Ｉ，Ｑ）＝（−１／√２，−１／√２）
のように割り当てが行われる。
【００１１】
変調器４では、入力されるシンボルＳのＩ成分とＱ成分に従って、搬送波を変調し、アンテナ５を介して送信する。
【００１２】
図１３は、図９のデータ送信装置より送信されたデータを受信する従来のデータ受信装置の構成例を表している。復調器３２は、アンテナ３１を介して受信した電波を復調し、Ｉ成分信号とＱ成分信号を出力する。Ｉ信号成分とＱ信号成分のデータは、ビタビ復号器３３に入力され、ビタビ復号され、再生情報３４として出力されるようになされている。
【００１３】
次に、その動作について説明する。
【００１４】
アンテナ３１で受けた受信信号は、復調器３２で復調されて、各シンボルのＩ成分とＱ成分のデータが得られる。このＩ成分とＱ成分はビタビ復号器３３に供給される。
【００１５】
ビタビ復号器３３では、畳み込み符号化器２の状態遷移（図１１）に従ってビタビ復号を行う。図１４にビタビ復号器３３の構成例を示す。入力端子６２−１，６２−２には、復調器３２より出力されたデータＩ，Ｑが、それぞれ入力される。これらのデータＩ，Ｑは、ブランチメトリック演算回路６３−１乃至６３−４に入力されている。ブランチメトリック演算回路６３−１においては、入力データ（Ｉ，Ｑ）と図１２に示した座標点（１／√２，１／√２）との距離を、ブランチメトリックとして演算する。同様に、ブランチメトリック演算回路６３−２乃至６３−４においては、入力データ（Ｉ，Ｑ）と座標点（１／√２，−１／√２），（−１／√２，１／√２）または（−１／√２，−１／√２）との距離が演算されるようになされている。
【００１６】
ブランチメトリック演算回路６３−１の出力（ブランチメトリック）ＢＭ００と、ブランチメトリック演算回路６３−４の出力（ブランチメトリック）ＢＭ１１は、ＡＣＳ（Add Compare Select）回路６４−１に入力されている。同様に、ブランチメトリック演算回路６３−２の出力（ブランチメトリック）ＢＭ０１とブランチメトリック演算回路６３−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路６４−２に入力され、ブランチメトリック演算回路６３−１の出力（ブランチメトリック）ＢＭ００とブランチメトリック演算回路６３−４の出力（ブランチメトリック）ＢＭ１１が、ＡＣＳ回路６４−３に入力され、ブランチメトリック演算回路６３−２の出力（ブランチメトリック）ＢＭ０１とブランチメトリック演算回路６３−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路６４−４に入力されている。
【００１７】
ＡＣＳ回路６４−１にはまた、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路６４−２には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。同様に、ＡＣＳ回路６４−３には、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路６４−４には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。
【００１８】
ＡＣＳ回路６４−１乃至６４−４は、入力された一方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを加算するとともに、他方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを加算する。そして、２つの加算結果を比較し、その比較結果に対応して、小さい方の加算値を対応するステートメトリック記憶装置６６−１乃至６６−４に、新たなステートメトリックＳＭとして出力するとともに、その選択結果を表す信号ＳＥＬ００乃至ＳＥＬ１１をパスメモリ６５に出力している。パスメモリ６５にはまた、ステートメトリック記憶装置６６−１乃至６６−４に記憶されている、ステートメトリックＳＭ００乃至ＳＭ１１が入力されている。
【００１９】
ステートメトリック記憶装置６６−１乃至６６−４は、端子６１から入力される信号によりリセットされるようになされている。パスメモリ６５は、端子６７から復号結果を出力するようになされている。
【００２０】
次に、その動作について説明する。
【００２１】
ブランチメトリック演算回路６３−１では、入力データ（Ｉ，Ｑ）と座標点（１／√２，１／√２）との距離がブランチメトリックＢＭ００として計算される。同様にブランチメトリック演算回路６３−２では入力データ（Ｉ，Ｑ）と座標点（１／√２，−１／√２）との距離、ブランチメトリック演算回路６３−３では入力データ（Ｉ，Ｑ）と座標点（−１／√２，１／√２）との距離、ブランチメトリック演算回路６３−４では入力データ（Ｉ，Ｑ）と座標点（−１／√２，−１／√２）との距離が、ブランチメトリックＢＭ０１，ＢＭ１０，ＢＭ１１としてそれぞれ計算される。
【００２２】
ＡＣＳ回路６４−１では畳み込み符号化器２の状態遷移に従って次の２つの式が計算され、尤度の大きい方、すなわち、計算結果の小さい方が選択され、その選択情報ＳＥＬは後段のパスメモリ６５に、その計算結果ＳＭはステートメトリック記憶装置６６−１に、それぞれ供給される。
【００２３】
ＳＭ００＋ＢＭ００（１）
ＳＭ０１＋ＢＭ１１（２）
【００２４】
ここで、ＳＭ００は、１単位時間前のステートメトリック記憶装置６６−１の値、ＳＭ０１は、１単位時間前のステートメトリック記憶装置６６−２の値、ＢＭ００は、ブランチメトリック演算回路６３−１の演算結果、ＢＭ１１は、ブランチメトリック演算回路６３−４の演算結果を、それぞれ表している。
【００２５】
式（１）の計算結果の方が小さければＳＥＬ００＝０が、式（２）の計算結果の方が小さければＳＥＬ００＝１が、後段のパスメモリ６５に供給される。そして、前者の場合、ＳＭ００＋ＢＭ００が、後者の場合、ＳＭ０１＋ＢＭ１１が、それぞれステートメトリック記憶装置６６−１に、新たなステートメトリックＳＭ００として記憶される。
【００２６】
この計算を図１１にそって説明する。状態００に到達するパスは２本あり、１本目は状態００で０が入力され、００を出力するパスで、比較される計算式は式（１）のようになり、２本目は状態０１で０が入力され、１１を出力するパスで、比較される計算式は式（２）のようになる。計算結果のうち小さいほうが新たなステートメトリックＳＭ００としてステートメトリック記憶装置６６−１に供給される。
【００２７】
同様の動作が、ＡＣＳ回路６４−２乃至６４−４においても行われる。なお、ステートメトリック記憶装置６６−１乃至６６−４は、システムが動作する初期段階で０にリセットされる。この制御は図には示していない制御装置から端子６１を介して行われる。
【００２８】
パスメモリ６５では、図１１の状態遷移図に従って、ＡＣＳ回路６４−１乃至６４−４からの選択情報ＳＥＬ００乃至ＳＥＬ１１を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。
【００２９】
図１５は、ブランチメトリック演算回路６３−１の構成例を表している。端子６２−１より入力されたデータＩは、減算回路５１に入力され、発生回路５２が出力する１／√２が減算されるようになされている。減算回路５１の出力は、乗算回路５３に分岐して入力され、乗算される（すなわち、自乗される）ようになされている。乗算回路５３の出力は、加算回路５４に入力されている。
【００３０】
同様に、端子６２−２より入力されたデータＱが、減算回路５５に入力され、発生回路５６が出力する１／√２が減算されるようになされている。減算回路５５の出力は、乗算回路５７に分岐して入力され、乗算（自乗）されるようになされている。乗算回路５７の出力は、加算回路５４に入力されている。加算回路５４は、乗算回路５３の出力と乗算回路５７の出力とを加算し、ブランチメトリックＢＭ００として出力するようになされている。
【００３１】
すなわち、この例においては、減算回路５１が、Ｉ−１／√２を出力し、これが乗算回路５３において自乗され、乗算回路５３から（Ｉ−１／√２）²が出力される。同様に、減算回路５５が、Ｑ−１／√２を出力し、この値が乗算回路５７により自乗され、乗算回路５７は（Ｑ−１／√２）²を出力する。加算回路５４は、乗算回路５３の出力と乗算回路５７の出力の加算値（Ｉ−１／√２）²＋（Ｑ−１／√２）²をブランチメトリックＢＭ００として出力する。
【００３２】
ブランチメトリック演算回路６３−２乃至６３−４においても、図１５に示した場合と同様の構成の回路により、同様の演算が行われる。但し、ブランチメトリック演算回路６３−２においては、発生回路５２の出力は１／√２、発生回路５６の出力は−１／√２とされる。また、ブランチメトリック演算回路６３−３においては、発生回路５２と５６の出力は、それぞれ−１／√２と１／√２とされ、ブランチメトリック演算回路６３−４においては、それぞれ−１／√２と−１／√２とされる。
【００３３】
図１６にパスメモリ６５のブロック図を示す。端子７１−１乃至７１−４には、ＡＣＳ回路６４−１乃至６４−４より出力された選択情報ＳＥＬ００乃至ＳＥＬ１１が入力されている。これらの選択情報ＳＥＬ００乃至ＳＥＬ１１は、それぞれ２入力１出力のセレクタ７３−１乃至７３−４に制御信号として入力されている。また、セレクタ７３−１には、２つの入力として、端子７２−１から固定データ０が入力されている。同様に、セレクタ７３−２乃至７３−４には、端子７２−２乃至７２−４から、それぞれ２入力として固定データ０，１または１が入力されている。
【００３４】
セレクタ７３−１乃至７３−４は、選択情報ＳＥＬ００乃至ＳＥＬ１１に対応して、２つの入力のうちの一方を選択し、後段のレジスタ８１−１乃至８１−４に出力する。但し、この第１列目のセレクタ７３−１乃至７３−４には、上述したように、端子７２−１乃至７２−４から２入力として同一のデータが入力されているため、レジスタ８１−１乃至８１−４には、それぞれ０，０，１または１が記憶されることになる。
【００３５】
以下、同様に、ｎ列（図１６の例の場合、４列）のセレクタとレジスタからなる構成が設けられている。すなわち、第２列目においては、セレクタ７４−１乃至７４−４とレジスタ８２−１乃至８２−４が設けられている。セレクタ７４−１には、前列のレジスタ８１−１の出力とレジスタ８１−２の出力が供給されている。セレクタ７４−２には、レジスタ８１−３の出力とレジスタ８１−４の出力が入力され、セレクタ７４−３には、レジスタ８１−１の出力とレジスタ８１−２の出力が入力され、セレクタ７４−４には、レジスタ８１−３の出力とレジスタ８１−４の出力が入力されている。そして、セレクタ７４−１乃至７４−４は、選択情報ＳＥＬ００乃至ＳＥＬ１１の値に対応して、２入力のうちの一方を選択し、後段のレジスタ８２−１乃至８２−４に出力する処理を行う。例えば、レジスタ７４−１は、選択情報ＳＥＬ００が０であるとき、レジスタ８１−１の出力を選択し、選択情報ＳＥＬ００が１であるとき、レジスタ８１−２の出力を選択し、出力するようになされている。
【００３６】
最終列のレジスタ８４−１乃至８４−４の出力は、４入力１出力のセレクタ８５に入力されている。
【００３７】
最小値比較回路８８には、端子８７−１乃至８７−４から、図１４のステートメトリック記憶装置６６−１乃至６６−４より出力されたステートメトリックＳＭ００乃至ＳＭ１１が入力されている。最小値比較回路８８は、４つのステートメトリックの大きさを比較し、最小のものを選択する。そして、ステートメトリックＳＭ００が最小であったとき、データ００を出力し、ステートメトリックＳＭ０１が最小であったとき、データ０１を出力し、ステートメトリックＳＭ１０が最小であったとき、データ１０を出力し、ステートメトリックＳＭ１１が最小であったとき、データ１１を出力する。セレクタ８５は、最小値比較回路８８からの入力が００であるとき、レジスタ８４−１の出力を選択し、０１であるとき、レジスタ８４−２の出力を選択し、１０であるとき、レジスタ８４−３の出力を選択し、１１であるとき、レジスタ８４−４の出力を選択し、端子８６から復号結果として出力するようになされている。端子７２−１乃至７２−４の固定値は、それぞれの状態に対応する復号情報を意味する。
【００３８】
このような、パスメモリ６５の結線は、図１１の状態遷移図に基づいている。パスメモリ６５の構成のうち、最上行は状態００に、第２行目は状態０１に、第３行目は状態１０に、最下行は状態１１に、それぞれ対応する。また、第１列目は復号情報の取り込みを行う。図１１によれば、状態００に到達するパスは、状態００と状態０１からの２本存在する。それぞれのパスに対応する入力ビットすなわち復号情報は、いずれの場合も０である。そこで、状態００（最上行）における第１列では、選択情報ＳＥＬ００によってそれに対応する復号情報０が選択されるように、セレクタ７３−１の入力端子が配線されている。
【００３９】
第１列目においては、状態０１、状態１０、状態１１に対しても同様にして結線されている。
【００４０】
第２列目以降においては、復号系列の選択、伝搬および記憶が行われる。図１１によれば、状態００に到達するパスは、状態００、状態０１からの２本存在する。そこで、状態００における第２列では、選択情報ＳＥＬ００によって、それに対応する状態からのデータが選択されるように、セレクタ７４−１の入力端子が配線されている。
【００４１】
第２列目の第２行乃至第４行の状態０１、状態１０、状態１１においても同様にして結線されている。
【００４２】
パスメモリ６５の最終列では、記憶された４つの復号データから、最も尤度の大きいパスに対応するデータが最終的な復号データとして出力される。「最も尤度の大きいパス」とは、４つのステートメトリックＳＭ００乃至ＳＭ１１のうち、最小の値を持つものに対応するパスであり、セレクタ８５で、その時点におけるステートメトリックの最小値に対応するパス、すなわち、最も尤度の大きいパスが選択されることになる。
【００４３】
【発明が解決しようとする課題】
従来のデータ受信装置においては、上述したように、ビタビ復号器３３のブランチメトリック演算回路６３−１乃至６３−４において、受信信号Ｉ，Ｑと仮定する信号点との距離を計算し、その結果を、その仮定する信号点に対応するパスのブランチメトリックとする。そして、ＡＣＳ回路６４−１乃至６４−４において、ブランチメトリックを、対応するパスメトリック（ステートメトリック）と加算し、２つのパスの加算値を比較するようにしている。
【００４４】
しかしながら、この演算により復号を行うには、伝送路がガウス伝送路であることを前提としている。換言すれば、所定の受信信号を受信したときの条件付き事後確率が、ガウス分布の積で表すことができることを前提としている。
【００４５】
【数１】

【００４６】
ここで、Ｒ_tは、時刻ｔにおける受信信号、｛Ｒ_t｝は、受信信号系列、Ｓ_i,tは、時刻ｔにおける伝送シンボルを構成する第ｉビットの値、｛Ｓ_i,t｝は、伝送するビットデータ系列を、それぞれ表す。Ｐ（｛Ｓ_i,t｝｜｛Ｒ_t｝）は、受信信号｛Ｒ_t｝を受信したとき、送信シンボルの第ｉビット目がＳ_i,tである事後確率を表す。σは、伝送路の雑音電力の１／２の平方根を表す。
【００４７】
すなわち、上記式が、最も大きくなるような系列｛Ｓ_i,t｝を復号結果としている。このとき、比較に際して、すべてのパスに共通な係数の項は省略可能であり、指数関数においても指数部のみの比較でよいので、結局、次式が最小となるような系列｛Ｓ_i,t｝を復号結果とすればよいことになる。
【００４８】
【数２】

【００４９】
しかしながら、ガウス伝送路以外の伝送路においては、事後確率が距離と１対１に対応しなくなる。その結果、従来のビタビ復号器３３は、入力されるデータが、ガウス伝送路を伝送されてきたＱＰＳＫ信号であるという仮定が成立しない場合には、適用することができない課題があった。
【００５０】
本発明は、このような状況に鑑みてなされたものであり、伝送路がガウス伝送路ではない場合においても、伝送データを復号することができるようにするものである。
【００５１】
【課題を解決するための手段】
請求項１に記載のデータ受信装置は、伝送されたデータから、シンボルを構成するＩ成分とＱ成分を抽出する抽出手段と、Ｉ成分とＱ成分により構成されるシンボルの各ビット毎に、ビットに対するメトリックとして、シンボルを構成するビットの値が０である場合に対する条件付き事後確率と、シンボルを構成するビットの値が１である場合に対する条件付き事後確率との少なくとも一方を計算するメトリック計算手段と、メトリック計算手段により計算されたメトリックを用いて、畳み込み符号を軟判定復号する復号手段とを備えることを特徴とする。
【００５２】
請求項５に記載のデータ受信方法は、伝送されたデータから、シンボルを構成するＩ成分とＱ成分を抽出し、Ｉ成分とＱ成分により構成されるシンボルの各ビット毎に、ビットに対するメトリックとして、シンボルを構成するビットの値が０である場合に対する条件付き事後確率と、シンボルを構成するビットの値が１である場合に対する条件付き事後確率との少なくとも一方を計算し、計算されたメトリックを用いて、畳み込み符号を軟判定復号することを特徴とする。
【００５３】
請求項１に記載のデータ受信装置および請求項５に記載のデータ受信方法においては、伝送されたデータから、抽出されたＩ成分とＱ成分により構成されるシンボルの各ビット毎に、ビットに対するメトリックとして、シンボルを構成するビットの値が０である場合に対する条件付き事後確率と、シンボルを構成するビットの値が１である場合に対する条件付き事後確率との少なくとも一方が計算され、計算されたメトリックを用いて、畳み込み符号が軟判定復号される。
【００５４】
【発明の実施の形態】
図１は、本発明のデータ受信装置の第１の実施例を表している。図１において、従来の図１３に示す場合と対応する部分には、同一の符号を付してある。図１の実施例においては、復調器３２（抽出手段）の出力するＩ信号とＱ信号が、メトリック計算回路１０１（メトリック計算手段）に入力され、メトリックが計算されるようになされている。メトリック計算回路１０１より出力されたデータ（メトリック）ＭＩ₀，ＭＩ₁，ＭＱ₀，ＭＱ₁は、ビタビ復号器３３（復号手段）に入力され、復号されるようになされている。その他の構成は、図１３における場合と同様である。
【００５５】
メトリック計算回路１０１は、図２に示すように構成される。図２に示すように、図１の復調器３２により分離抽出されたＩ信号とＱ信号は、確率計算回路１１１−１乃至１１１−４に入力される。確率計算回路１１１−１では、図１２に示すＱＰＳＫの００に対応するシンボルＳ００が送信され、受信信号Ｒを受信する確率Ｐ（Ｓ００∩Ｒ）が計算される。以下、同様に、確率計算回路１１１−２においては、ＱＰＳＫの０１に対応するシンボルＳ０１が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ０１∩Ｒ）が計算され、確率計算回路１１１−３においては、ＱＰＳＫの１０に対応するシンボルＳ１０が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ１０∩Ｒ）が計算される。そして、確率計算回路１１１−４においては、ＱＰＳＫの１１に対応するシンボルＳ１１が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ１１∩Ｒ）が計算される。
【００５６】
加算回路１１２−１は、Ｉ成分を構成するビット（第１のビット）が０であるシンボル、すなわち、Ｓ００，Ｓ０１に対する確率を計算する確率計算回路１１１−１，１１１−２の出力の入力を受け、その和を演算する。加算回路１１２−２は、Ｉ成分を構成するビット（第１のビット）が１であるシンボル、すなわち、Ｓ１０，Ｓ１１に対する確率を計算する確率計算回路１１１−３，１１１−４の出力の入力を受け、その和を演算する。
【００５７】
加算回路１１２−３は、Ｑ成分を構成するビット（第２のビット）が０であるシンボル、すなわち、Ｓ００，Ｓ１０に対する確率を計算する確率計算回路１１１−１，１１１−３の出力の入力を受け、その和を演算する。加算回路１１２−４は、Ｑ成分を構成するビット（第２のビット）が１であるシンボル、すなわち、Ｓ０１，Ｓ１１に対する確率を計算する確率計算回路１１１−２，１１１−４の出力の入力を受け、その和を演算する。
【００５８】
これに対して、加算回路１１３は、ＱＰＳＫの全てのシンボル、すなわち、Ｓ００，Ｓ０１，Ｓ１０，Ｓ１１に対する確率を計算する確率計算回路１１１−１乃至１１１−４の出力の入力を受け、その和を演算する。割算回路１１４−１は、加算回路１１２−１の出力を加算回路１１３の出力で割り算し、割算回路１１４−２は、加算回路１１２−２の出力を加算回路１１３の出力で割り算し、割算回路１１４−３は、加算回路１１２−３の出力を加算回路１１３の出力で割り算し、割算回路１１４−４は、加算回路１１２−４の出力を加算回路１１３の出力で割り算するようになされている。
【００５９】
次に、その動作について説明する。
【００６０】
アンテナ３１で受信した信号は、復調器３２で復調されて、ＱＰＳＫのシンボルのＩ成分とＱ成分のデータが抽出される。このＩ成分とＱ成分のデータは、メトリック計算回路１０１に供給される。メトリック計算回路１０１では、ＱＰＳＫのシンボルのＩ成分とＱ成分を構成するビットに対するメトリックを計算する。
【００６１】
ここにおけるメトリックとは、次式によって規定される、所定の受信信号を受信したときに、その受信信号を構成するビットに対する条件付き事後確率を意味する。
Ｐ（ｂｉ＝０｜Ｒ）＝Ｐ（ｂｉ＝０∩Ｒ）／Ｐ（Ｒ）（６）
【００６２】
ここで、Ｐ（ｂｉ＝０｜Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が０である条件付き事後確率を、Ｐ（Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信する確率を、Ｐ（ｂｉ＝０∩Ｒ）は、ｉビット目が０であるシンボルが送信され、受信信号Ｒ（Ｉｒ，Ｑｒ）が受信される確率を、それぞれ表している。
【００６３】
同様に、次式（７）によって、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を求めることができる。
Ｐ（ｂｉ＝１｜Ｒ）＝Ｐ（ｂｉ＝１∩Ｒ）／Ｐ（Ｒ）（７）
【００６４】
ここで、Ｐ（ｂｉ＝１｜Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を、Ｐ（Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信する確率を、Ｐ（ｂｉ＝１∩Ｒ）は、ｉビット目が１であるシンボルが送信され、受信信号Ｒ（Ｉｒ，Ｑｒ）が受信される確率を、それぞれ表している。
【００６５】
また、次式（８）によっても、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を求めることができる。
Ｐ（ｂｉ＝１｜Ｒ）＝１−Ｐ（ｂｉ＝１｜Ｒ）（８）
【００６６】
メトリック計算回路１０１では、入力されたＩ信号（Ｉｒ）とＱ信号（Ｑｒ）から、ＱＰＳＫのシンボルの
Ｉ成分を構成する第１のビットが０である場合に対するメトリックＭＩ₀、
Ｉ成分を構成する第１のビットが１である場合に対するメトリックＭＩ₁、
Ｑ成分を構成する第２のビットが０である場合に対するメトリックＭＱ₀、
Ｑ成分を構成する第２のビットが１である場合に対するメトリックＭＱ₁、
をそれぞれ計算し、出力する。
【００６７】
各々のメトリックの計算は、前述の式（６）に従って次のように行われる。

【００６８】
ここで、Ｐ（Ｓ_j∩Ｒ）は、シンボルＳ_jが送信され、受信信号Ｒが受信される確率を表し、ΣＰ（Ｓ_j∩Ｒ）は、ｉ番目のビットが０であるすべてのシンボルＳｊについての確率Ｐ（Ｓ_j∩Ｒ）の和を表している。
【００６９】
一方、Ｐ（Ｓ_k∩Ｒ）は、シンボルＳ_kが送信され、受信信号Ｒが受信される確率を表し、ΣＰ（Ｓ_k∩Ｒ）は、ＱＰＳＫで定義されるすべてのシンボルＳ_kについての確率Ｐ（Ｓ_k∩Ｒ）の和を表している。
【００７０】
図２において、確率計算回路１１１−１は、Ｐ（Ｓ００∩Ｒ）、すなわち、ＱＰＳＫの００に対応するシンボルＳ００が送信され、受信信号Ｒを受信する確率を計算する。確率計算回路１１１−２は、Ｐ（Ｓ０１∩Ｒ）、すなわち、ＱＰＳＫの０１に対応するシンボルＳ０１が送信され、受信信号Ｒを受信する確率を計算する。確率計算回路１１１−３は、Ｐ（Ｓ１０∩Ｒ）、すなわち、ＱＰＳＫの１０に対応するシンボルＳ１０が送信され、受信信号Ｒを受信する確率を計算する。確率計算回路１１１−４は、Ｐ（Ｓ１１∩Ｒ）、すなわち、ＱＰＳＫの１１に対応するシンボルＳ１１が送信され、受信信号Ｒを受信する確率を計算する。
【００７１】
加算回路１１２−１乃至１１２−４は、式（１１）の分子を計算する回路で、加算回路１１２−１は、第１のビットが０のシンボル、すなわち、
Ｓ００、Ｓ０１
に対する確率の和を求める。
加算回路１１２−２は、第１のビットが１のシンボル、すなわち、
Ｓ１０、Ｓ１１
に対する確率の和を求める。
加算回路１１２−３は、第２のビットが０のシンボル、すなわち、
Ｓ００、Ｓ１０
に対する確率の和を求める。
加算回路１１２−４は、第２のビットが１のシンボル、すなわち、
Ｓ０１、Ｓ１１
に対する確率の和を求める。
【００７２】
加算回路１１３は、式（１１）の分母を計算する回路で、ＱＰＳＫのすべてのシンボル、すなわち、
Ｓ００、Ｓ０１、Ｓ１０、Ｓ１１、
に対する確率の和を求める。
【００７３】
割算回路１１４−１乃至１１４−４は、加算回路１１２−１乃至１１２−４の出力を加算回路１１３の出力でそれぞれ割り算する計算器であり、式（１１）を計算し、その計算結果として、メトリックＭＩ₀，ＭＩ₁，ＭＱ₀，ＭＱ₁をそれぞれ出力する。
【００７４】
メトリック計算回路１０１の演算結果ＭＩ₀，ＭＩ₁，ＭＱ₀，ＭＱ₁は、ビタビ復号器３３に供給される。ビタビ復号器３３では、畳み込み符号化器２の状態遷移に従ってビタビ復号を行い、再生情報３４を得る。
【００７５】
図１のビタビ復号器３３は、例えば図３に示すように構成される。すなわち、入力端子６２−１乃至６２−４には、図２に示すメトリック計算回路１０１の割算回路１１４−１乃至１１４−４が出力するメトリックＭＩ₀，ＭＩ₁，ＭＱ₀，ＭＱ₁が入力されるようになされている。乗算回路１２１−１は、入力端子６２−１より入力されたメトリックＭＩ₀と、入力端子６２−３より入力されたメトリックＭＱ₀を乗算し、乗算結果をブランチメトリックＢＭ００として出力するようになされている。乗算回路１２１−２は、入力端子６２−１より入力されたメトリックＭＩ₀と、入力端子６２−４より入力されたメトリックＭＱ₁を乗算し、乗算結果をブランチメトリックＢＭ０１として出力している。同様に、乗算回路１２１−３は、入力端子６２−２より入力されたメトリックＭＩ₁と、入力端子６２−３より入力されたメトリックＭＱ₀を乗算し、乗算結果をブランチメトリックＢＭ１０として出力し、乗算回路１２１−４は、入力端子６２−２より入力されたメトリックＭＩ₁と、入力端子６２−４より入力されたメトリックＭＱ₁とを乗算し、その乗算結果をブランチメトリックＢＭ１１として出力するようになされている。
【００７６】
乗算回路１２１−１の出力（ブランチメトリック）ＢＭ００と、乗算回路１２１−４の出力（ブランチメトリック）ＢＭ１１は、ＡＣＳ（Accumulate Compare Select）回路１２２−１に入力されている。同様に、乗算回路１２１−２の出力（ブランチメトリック）ＢＭ０１と、乗算回路１２１−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路１２２−２に入力され、乗算回路１２１−１の出力（ブランチメトリック）ＢＭ００と、乗算回路１２１−４の出力（ブランチメトリック）ＢＭ１１が、ＡＣＳ回路１２２−３に入力され、乗算回路１２１−２の出力（ブランチメトリック）ＢＭ０１と、乗算回路１２１−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路１２２−４に入力されている。
【００７７】
ＡＣＳ回路１２２−１にはまた、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路１２２−２には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。同様に、ＡＣＳ回路１２２−３には、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路１２２−４には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。
【００７８】
その他の構成は、図１４における場合と同様である。
【００７９】
次に、その動作について説明する。乗算回路１２１−１では、Ｉ成分を構成するビットの値が０である場合に対するメトリックＭＩ₀と、Ｑ成分を構成するビットの値が０である場合に対するメトリックＭＱ₀の積（Ｉ成分を構成する第１のビットの値が０であり、かつ、Ｑ成分を構成する第２のビットの値が０である確率）を計算し、ブランチメトリックＢＭ００として出力する。このブランチメトリックＢＭ００は、畳み込み符号化器２の符号出力００に対応している。
【００８０】
同様にして、乗算回路１２１−２は、Ｉ成分を構成するビットの値が０である場合に対するメトリックＭＩ₀と、Ｑ成分を構成するビットの値が１である場合に対するメトリックＭＱ₁の積（Ｉ成分を構成する第１のビットの値が０であり、かつ、Ｑ成分を構成する第２のビットの値が１である確率）を計算し、ブランチメトリックＢＭ０１として出力する。このブランチメトリックＢＭ０１は、畳み込み符号化器２の符号出力０１に対応している。
【００８１】
乗算回路１２１−３は、Ｉ成分を構成するビットの値が１である場合に対するメトリックＭＩ₁と、Ｑ成分を構成するビットの値が０である場合に対するメトリックＭＱ₀の積（Ｉ成分を構成する第１のビットの値が１であり、かつ、Ｑ成分を構成する第２のビットの値が０である確率）を計算し、ブランチメトリックＢＭ１０として出力する。このブランチメトリックＢＭ１０は、畳み込み符号化器２の符号出力１０に対応する。乗算回路１２１−４においては、Ｉ成分を構成するビットの値が１である場合に対するメトリックＭＩ₁と、Ｑ成分を構成するビットの値が１である場合に対するメトリックＭＱ₁の積（Ｉ成分を構成する第１のビットの値が１であり、かつ、Ｑ成分を構成する第２のビットの値が１である確率）を計算し、ブランチメトリックＢＭ１１として出力する。このブランチメトリックＢＭ１１は、畳み込み符号化器２の符号出力１１に対応している。
【００８２】
ＡＣＳ回路１２２−１は、畳み込み符号化器２の状態遷移（図１１）に従って、次の２つの式の計算を行う。
ＳＭ００×ＢＭ００（１２）
ＳＭ０１×ＢＭ１１（１３）
【００８３】
ここでＳＭ００は、１単位時間前のステートメトリック記憶装置６６−１の値、ＳＭ０１は、１単位時間前のステートメトリック記憶装置６６−２の値、ＢＭ００は、乗算回路１２１−１の演算結果、ＢＭ１１は、乗算回路１２１−４の演算結果をそれぞれ表している。
【００８４】
そして、ＡＣＳ回路１２１−１は、尤度の大きい方、すなわち、上記（１２）式と（１３）式のうち、計算結果の大きい方を選択し、その選択情報ＳＥＬ００を後段のパスメモリ６５に出力するとともに、式（１２）と式（１３）を計算して得られた結果のうち大きい方を、後段のステートメトリック記憶装置６６−１に供給し、記憶させる。すなわち式（１２）の計算結果の方が大きければ、ＳＥＬ００＝０とし、式（１３）の計算結果の方が大きければ、ＳＥＬ００＝１とする。また、前者の場合、ＳＭ００×ＢＭ００が、後者の場合、ＳＭ０１×ＢＭ１１が、それぞれステートメトリック記憶装置６６−１に、新たなステートメトリックＳＭ００として記憶される。
【００８５】
この計算を図１１にそって説明する。状態００に到達するパスは２本あり、１本目は状態００で０が入力され、００を出力するパスで、比較される計算式は式（１２）のようになり、２本目は状態０１で０が入力され、１１を出力するパスで、比較される計算式は式（１３）のようになる。計算結果のうち大きい方が新たなステートメトリックＳＭ００としてステートメトリック記憶装置６６−１に供給される。
【００８６】
同様の動作が、ＡＣＳ回路１２２−２乃至１２２−４においても行われる。なお、ステートメトリック記憶装置６６−１乃至６６−４は、システムが動作する初期段階で０にリセットされる。この制御は図には示していない制御装置から端子６１を介して行われる。
【００８７】
パスメモリ６５では、図１１の状態遷移図に従って、ＡＣＳ回路１２２−１乃至１２２−４からの選択情報ＳＥＬ００乃至ＳＥＬ１１を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。このパスメモリ６５は、図１６に示した場合と同様に構成され、その動作も同様であるので、その説明は省略する。
【００８８】
図４は、データ受信装置の他の実施例を表している。この実施例においては、メトリック計算回路１０１が、復調器３２の出力するＩ信号とＱ信号から、Ｉ成分を構成するビットの値が０である場合に対するメトリックＭＩ₀と、Ｑ成分を構成するビットの値が０である場合に対するメトリックＭＱ₀のみを生成し、Ｉ成分を構成するビットの値が１である場合に対するメトリックＭＩ₁と、Ｑ成分を構成するビットの値が１である場合に対するメトリックＭＱ₁は生成しないようになされている。その他の構成は、図１における場合と同様である。
【００８９】
図４の実施例におけるメトリック計算回路１０１は、図５に示すように構成される。この図５のメトリック計算回路１０１を、図２のメトリック計算回路１０１と比較して明らかなように、図５の実施例においては、図２における加算回路１１２−２，１１２−４と、割算回路１１４−２，１１４−４が省略された構成とされている。その他の構成は、図２における場合と同様である。
【００９０】
このように、図５に示すメトリック計算回路１０１においては、Ｉ成分を構成する第１のビットが０である場合に対するメトリックＭＩ₀と、Ｑ成分を構成する第２のビットが０である場合に対するメトリックＭＱ₀が生成され、これがビタビ復号器３３に供給される。
【００９１】
図６は、図４に示すビタビ復号器３３の構成例を表している。この実施例においては、入力端子６２−１にメトリックＭＩ₀が入力され、入力端子６２−２にメトリックＭＱ₀が入力されるようになされている。そして、入力端子６２−１より入力されたメトリックＭＩ₀は、乗算回路１２１−１，１２１−２に入力されるとともに、反転回路１３１−１に入力され、そのビットがすべて反転された後、乗算回路１２１−３，１２１−４に入力されるようになされている。また、入力端子６２−２より入力されたメトリックＭＱ₀が、乗算回路１２１−１，１２１−３に入力されるとともに、反転回路１３１−２に入力され、そのすべてのビットが反転された後、乗算回路１２１−２，１２１−４に入力されるようになされている。その他の構成は、図３における場合と同様である。
【００９２】
すなわち、Ｉ成分を構成するビットが０である場合に対するメトリックＭＩ₀と、Ｉ成分を構成するビットが１である場合に対するメトリックＭＩ₁には、理論的に次の式に示す関係が成立する。
ＭＩ₁＝１−ＭＩ₀ （１４）
【００９３】
メトリックＭＩ₀，ＭＩ₁が４ビットの２進数で表されるものとすると、確率１（メトリックの最大値）は１１１１で表される。このとき式（１４）は次のように表すことができる。
ＭＩ₁＝１１１１−ＭＩ₀ （１５）
【００９４】
この演算は、次式より簡略化して求めることができる。
ＭＩ₁＝−［ＭＩ₀］（１６）
【００９５】
ここで、−［ＭＩ₀］は、ＭＩ₀のすべてのビットの値を反転させたものを意味する。反転回路１３１−１は、この式（１６）の演算を行うものである。
【００９６】
同様に、反転回路１３１−２において、入力端子６２−２より入力されたメトリックＭＱ₀のすべてのビットを反転させて、−［ＭＱ₀］を演算することにより、メトリックＭＱ₁を求めることができる。
【００９７】
従って、これらの処理により、図３における場合と同様に、４つのメトリックＭＩ₀，ＭＩ₁，ＭＱ₀，ＭＱ₁が求められたことになり、以後、図３における場合と同様の処理を行うことが可能となる。
【００９８】
図２または図５の確率確率計算回路１１１−１乃至１１１−４における計算方法として、伝送路によって様々な計算法が考えられるが、ガウス伝送路を仮定した場合には、例えば、確率計算回路１１１−１において、以下のように確率を指数関数として計算することができる。
Ｐ（Ｓ００∩Ｒ）
＝（１／（（２π）^1/2σ））ｅｘｐ（−（||Ｓ００−Ｒ||²）／（２σ²）
）（１７）
【００９９】
ここで、σは伝送路の雑音電力の１／２の平方根を表す。すなわち、２σ²が伝送路の雑音電力を表す。||Ｓ００−Ｒ||は、シンボルＳ００とＲとのユークリッド距離である。
【０１００】
さらに、式（１７）のうち、後段のビタビ復号器３３における最尤復号の際に選択されるパスの比較に関与していない部分１／（２π）^1/2σは、省略することができるので、結局、確率計算回路１１１−１では、次の式（１８）を計算すればよい。
Ｐ（Ｓ００∩Ｒ）＝ｅｘｐ（−（||Ｓ００−Ｒ||²）／（２σ²））（１８）
【０１０１】
このように、確率を、式（１８）のように表現した場合、確率、従って、それを基に演算されるメトリックは、実質的に指数関数の指数部（式（１８）における（−（||Ｓ００−Ｒ||²）／（２σ²））の部分）で表現されることになる。
【０１０２】
このように、事後確率を、指数関数で計算するようにした場合（ガウス伝送路ではなくても事後確率を指数関数で計算することは可能である）、図１あるいは図４におけるメトリック計算回路１０１においては、事後確率を指数表現したものの指数部から、復号で比較に関与する項のみを抽出して生成することになる。このとき、図１のビタビ復号器３３は、図７に示すように構成することができ、図４のビタビ復号器３３は、図８に示すように構成することができる。
【０１０３】
図７の実施例においては、図３における乗算回路１２１−１乃至１２１−４が、加算回路１４１−１乃至１４１−４により構成されている。その他の構成は、図３における場合と同様である。
【０１０４】
すなわち、図７の実施例においては、入力端子６２−１乃至６２−４に、メトリックＭＩ₀乃至ＭＱ₁の指数部が入力されるため、ブランチメトリックＢＭ００乃至ＢＭ１１は、加算処理により得ることができる。このため、この実施例においては、乗算回路に代えて加算回路が設けられている。その他の動作は、図３における場合と同様である。
【０１０５】
図８のビタビ復号器３３においても、入力端子６２−１と６２−２には、それぞれＩ成分を構成するビットの値が０である場合に対するメトリックＭＩ₀の指数部と、Ｑ成分を構成するビットの値が０である場合に対するメトリックＭＱ₀の指数部が入力される。従って、図６における乗算回路１２１−１乃至１２１−４に代えて、加算回路１４１−１乃至１４１−４が設けられている。また、反転回路１３１−１，１３１−２に代えて、指数部の最大値から入力を減算して出力する減算回路１５１−１，１５１−２が設けられている。その他の動作は、図６における場合と同様である。
【０１０６】
以上のように、いずれの実施例においても、データのビット毎にビットに対するメトリックを計算するようにしたので、誤り訂正符号が用いられ、ＱＰＳＫ方式でデータ変調して伝送されたデータを軟判定処理することができ、その結果、受信したデータを座標上最も近いシンボルとして硬判定処理する場合に較べて、正確に復号処理を行うことができる。
【０１０７】
なお、この誤り訂正符号を用いて行われる誤り訂正処理は、ビタビ復号器３３で実行される。
【０１０８】
上記実施例においては、ＱＰＳＫ方式でデータを変調し、復調するようにしたが、このほか、１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭなどの、多値多位相変調方式を採用する場合においても、本発明は適用することが可能である。
【０１０９】
【発明の効果】
以上の如く、請求項１に記載のデータ受信装置および請求項５に記載のデータ受信方法によれば、シンボルを構成するビット毎に、ビットに対するメトリックとして、シンボルを構成するビットの値が０である場合に対する条件付き事後確率と、シンボルを構成するビットの値が１である場合に対する条件付き事後確率との少なくとも一方を計算するようにしたので、誤り訂正符号を用い、多値多位相方式でデジタル変調され、ガウス伝送路、または、それ以外の伝送路を介して伝送されたデータを、正確に復号することが可能となる。
【図面の簡単な説明】
【図１】本発明のデータ受信装置の第１の実施例の構成を示すブロック図である。
【図２】図１のメトリック計算回路の構成例を示すブロック図である。
【図３】図１のビタビ復号器の構成例を示すブロック図である。
【図４】本発明のデータ受信装置の第２の実施例の構成を示すブロック図である。
【図５】図４のメトリック計算回路の構成例を示すブロック図である。
【図６】図４のビタビ復号器の構成例を示すブロック図である。
【図７】図１のビタビ復号器の他の構成例を示すブロック図である。
【図８】図４のビタビ復号器の他の構成例を示すブロック図である。
【図９】従来のデータ送信装置の構成例を示すブロック図である。
【図１０】図９の畳み込み符号化器の構成例を示すブロック図である。
【図１１】図１０の畳み込み符号化器の状態遷移を説明する図である。
【図１２】ＱＰＳＫの信号点配置を説明する図である。
【図１３】従来のデータ受信装置の構成例を示すブロック図である。
【図１４】図１３のビタビ復号器の構成例を示すブロック図である。
【図１５】図１４のブランチメトリック演算回路の構成例を示すブロック図である。
【図１６】図１４のパスメモリの構成例を示すブロック図である。
【符号の説明】
３２復調器，３３ビタビ復号器，３４再生情報，１０１メトリック計算回路，１１１−１乃至１１１−４確率計算回路，１１２−１乃至１１２−４，１１３加算回路，１１４−１乃至１１４−４割算回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data receiving apparatus and method, and more particularly, to a data receiving apparatus and method capable of reliably decoding data transmitted using a convolutional code and a multilevel multiphase modulation scheme.
[0002]
[Prior art]
In the United States, digital broadcasting has already started. In Europe, a standardization organization Digital Video Broadcasting (DVB) has been formed to introduce digital television broadcasting, and the standard system is being compiled. This digital broadcasting is introduced, for example, in Nikkei Electronics 1996.1.15 (no. 653) pages 139 to 151 as “Digital broadcasting, Europe will be put into practical use after the United States”.
[0003]
When performing digital broadcasting, it is desirable to reduce the power consumption as much as possible. In such a communication path with severe power limitation, generally, an encoding gain is obtained using an error correction code to reduce power. In such a system, error correction coding is generally performed on the transmission side, and error correction decoding is performed on the reception side. In particular, a convolutional code is advantageous in a communication channel with a small signal power to noise power ratio (C / N ratio), and this code can easily perform soft decision decoding by using the Viterbi decoding method. Gain can be obtained.
[0004]
FIG. 9 illustrates a configuration example of a conventional data transmission apparatus using a convolutional code and a QPSK modulation method. The 1-bit serial data output from the information source 1 is input to the convolutional encoder 2 to generate 2-bit code sequences X and Y. The code sequences X and Y are input to the signal point assignment circuit 3. The signal point assigning circuit 3 assigns data represented by code sequences X and Y to signal points, and coordinates data I of signal points represented by an in-phase component (I component) and a quadrature component (Q component) that are orthogonal to each other. , Q are output. The modulator 4 is configured to digitally modulate the I component and the Q component by, for example, an OFDM (Orthogonal Frequency Division Multiplex) method, and output the radio wave via the antenna 5.
[0005]
FIG. 10 shows a configuration example of the convolutional encoder 2. In this example, 1-bit serial data output from the information source 1 is input from the terminal 21 and sequentially delayed by one clock by the

delay circuits

22 and 23 and then output to the

adders

24 and 25. ing. The adder 24 is also supplied with the output of the terminal 21 and the output of the delay circuit 22. The adder 24 adds these data (exclusive OR operation) and then outputs the data as data X from the terminal 26. It is designed to output. The adder 25 adds the output of the terminal 21 and the output of the delay circuit 23 (exclusive OR operation) and outputs the result as data Y from the terminal 27.
[0006]
That is, in this embodiment, 2-bit codes X and Y determined from the internal states of the

delay circuits

22 and 23 are output for a 1-bit input. In this example, the constraint length is 3, the internal delay element is 2, the number of states is 4, and the coding rate is 1/2.
[0007]
FIG. 11 shows a state transition diagram of the convolutional encoder 2. The state transition of the convolutional encoder 2 is as follows.
[0008]
That is, for example, when 0 is input from the terminal 21 in the state 00 (the output of the delay element 22 and the output of the delay element 23 are both 0), (XY) = (00) is output from the

terminals

26 and 27. Is output and transitions to state 00. When 1 is input from state 00, (XY) = (11) is output and the state transitions to 10. When 0 is input from state 01, (XY) = (11) is output and the state transitions to state 00. When 1 is input from the state 01, (XY) = (00) is output, and the state transitions to the state 10.
[0009]
Also in other states, as shown in FIG. 11, the illustrated output is output in response to the input of 0 or 1, and the state transits to the illustrated state.
[0010]
In the signal point assignment circuit 3, the input data X and Y are assigned to symbols on the transmission path. The assignment is performed according to the QPSK method, for example, as shown in FIG. That is,
When (X, Y) = (0, 0), (I, Q) = (1 / √2, 1 / √2),
When (X, Y) = (0, 1), (I, Q) = (1 / √2, −1 / √2),
When (X, Y) = (1, 0), (I, Q) = (− 1 / √2, 1 / √2),
When (X, Y) = (1, 1), (I, Q) = (− 1 / √2, −1 / √2)
Allocation is performed as follows.
[0011]
In the modulator 4, the carrier wave is modulated in accordance with the I component and Q component of the input symbol S and transmitted via the antenna 5.
[0012]
FIG. 13 shows a configuration example of a conventional data receiving apparatus that receives data transmitted from the data transmitting apparatus of FIG. The demodulator 32 demodulates the radio wave received via the antenna 31 and outputs an I component signal and a Q component signal. The data of the I signal component and the Q signal component is input to the Viterbi decoder 33, Viterbi-decoded, and output as reproduction information 34.
[0013]
Next, the operation will be described.
[0014]
The received signal received by the antenna 31 is demodulated by the demodulator 32 to obtain I component and Q component data of each symbol. The I component and Q component are supplied to the Viterbi decoder 33.
[0015]
The Viterbi decoder 33 performs Viterbi decoding according to the state transition of the convolutional encoder 2 (FIG. 11). FIG. 14 shows a configuration example of the Viterbi decoder 33. Data I and Q output from the demodulator 32 are input to the input terminals 62-1 and 62-2, respectively. These data I and Q are input to the branch metric calculation circuits 63-1 to 63-4. In the branch metric calculation circuit 63-1, the distance between the input data (I, Q) and the coordinate point (1 / √2, 1 / √2) shown in FIG. 12 is calculated as a branch metric. Similarly, in the branch metric calculation circuits 63-2 to 63-4, the input data (I, Q) and the coordinate points (1 / √2, −1 / √2), (−1 / √2, 1 / √). 2) or (−1 / √2, −1 / √2) is calculated.
[0016]
The output (branch metric) BM00 of the branch metric calculation circuit 63-1 and the output (branch metric) BM11 of the branch metric calculation circuit 63-4 are input to an ACS (Add Compare Select) circuit 64-1. Similarly, the output (branch metric) BM01 of the branch metric calculation circuit 63-2 and the output (branch metric) BM10 of the branch metric calculation circuit 63-3 are input to the ACS circuit 64-2, and the branch metric calculation circuit 63-1. Output (branch metric) BM00 and the output (branch metric) BM11 of the branch metric calculation circuit 63-4 are input to the ACS circuit 64-3, and the output (branch metric) BM01 and branch metric of the branch metric calculation circuit 63-2 The output (branch metric) BM10 of the arithmetic circuit 63-3 is input to the ACS circuit 64-4.
[0017]
The ACS circuit 64-1 also receives the output (state metric) SM00 of the state metric storage device 66-1 and the output (state metric) SM01 of the state metric storage device 66-2. The ACS circuit 64-2 receives the output. The output (state metric) SM10 of the state metric storage device 66-3 and the output (state metric) SM11 of the state metric storage device 66-4 are input. Similarly, the output (state metric) SM00 of the state metric storage device 66-1 and the output (state metric) SM01 of the state metric storage device 66-2 are input to the ACS circuit 64-3, and the ACS circuit 64- 4, the output (state metric) SM10 of the state metric storage device 66-3 and the output (state metric) SM11 of the state metric storage device 66-4 are input.
[0018]
The ACS circuits 64-1 to 64-4 add one input branch metric BM and the corresponding state metric SM, and add the other branch metric BM and the corresponding state metric SM. Then, the two addition results are compared, and in accordance with the comparison result, the smaller addition value is output as a new state metric SM to the corresponding state metric storage devices 66-1 to 66-4, and Signals SEL00 to SEL11 representing the selection results are output to the path memory 65. State metrics SM00 to SM11 stored in the state metric storage devices 66-1 to 66-4 are also input to the path memory 65.
[0019]
The state metric storage devices 66-1 to 66-4 are reset by a signal input from the terminal 61. The path memory 65 is configured to output a decoding result from a terminal 67.
[0020]
Next, the operation will be described.
[0021]
In the branch metric calculation circuit 63-1, the distance between the input data (I, Q) and the coordinate point (1 / √2, 1 / √2) is calculated as the branch metric BM00. Similarly, in the branch metric calculation circuit 63-2, the distance between the input data (I, Q) and the coordinate point (1 / √2, −1 / √2), and in the branch metric calculation circuit 63-3, the input data (I, Q). ) And the coordinate point (−1 / √2, 1 / √2), the branch metric calculation circuit 63-4 uses the input data (I, Q) and the coordinate point (−1 / √2, −1 / √2). ) Are calculated as branch metrics BM01, BM10, and BM11, respectively.
[0022]
The ACS circuit 64-1 calculates the following two equations according to the state transition of the convolutional encoder 2, and selects the one with the highest likelihood, that is, the one with the smaller calculation result, and the selection information SEL is the path memory in the subsequent stage. In 65, the calculation result SM is supplied to the state metric storage device 66-1.
[0023]
SM00 + BM00 (1)
SM01 + BM11 (2)
[0024]
Here, SM00 is a value of the state metric storage device 66-1 one unit time ago, SM01 is a value of the state metric storage device 66-2 one unit time ago, and BM00 is a value of the branch metric calculation circuit 63-1. The calculation result, BM11, represents the calculation result of the branch metric calculation circuit 63-4.
[0025]
If the calculation result of Expression (1) is smaller, SEL00 = 0 is supplied to the subsequent path memory 65, and if the calculation result of Expression (2) is smaller, SEL00 = 1 is supplied. In the former case, SM00 + BM00 is stored, and in the latter case, SM01 + BM11 is stored as a new state metric SM00 in the state metric storage device 66-1.
[0026]
This calculation will be described with reference to FIG. There are two paths that reach state 00. The first is a path that receives 0 in state 00 and outputs 00, and the calculation expression to be compared is as shown in equation (1), and the second is in state 01. In a path in which 0 is input and 11 is output, a calculation expression to be compared is as shown in Expression (2). The smaller of the calculation results is supplied as new state metric SM00 to state metric storage device 66-1.
[0027]
Similar operations are performed in the ACS circuits 64-2 to 64-4. Note that the state metric storage devices 66-1 to 66-4 are reset to 0 at the initial stage when the system operates. This control is performed via a terminal 61 from a control device (not shown).
[0028]
The path memory 65 selects, stores, and propagates input data, that is, decoded data, using the selection information SEL00 to SEL11 from the ACS circuits 64-1 to 64-4 according to the state transition diagram of FIG.
[0029]
FIG. 15 illustrates a configuration example of the branch metric calculation circuit 63-1. The data I input from the terminal 62-1 is input to the

subtraction circuit

51, and 1 / √2 output from the generation circuit 52 is subtracted. The output of the subtracting circuit 51 is branched and input to the multiplying circuit 53 and is multiplied (that is, squared). The output of the multiplier circuit 53 is input to the adder circuit 54.
[0030]
Similarly, the data Q input from the terminal 62-2 is input to the

subtraction circuit

55, and 1 / √2 output from the generation circuit 56 is subtracted. The output of the subtraction circuit 55 is branched and input to the multiplication circuit 57, and is multiplied (square). The output of the multiplier circuit 57 is input to the adder circuit 54. The adder circuit 54 adds the output of the multiplier circuit 53 and the output of the multiplier circuit 57 and outputs the result as a branch metric BM00.
[0031]
That is, in this example, the subtracting circuit 51 outputs I−1 / √2, which is squared by the multiplying circuit 53, and is multiplied by (I−1 / √2) from the multiplying circuit 53. ² Is output. Similarly, the subtracting circuit 55 outputs Q−1 / √2, this value is squared by the multiplying circuit 57, and the multiplying circuit 57 is (Q−1 / √2). ² Is output. The adder circuit 54 adds the output of the multiplier circuit 53 and the output of the multiplier circuit 57 (I−1 / √2). ² + (Q-1 / √2) ² Is output as the branch metric BM00.
[0032]
In the branch metric calculation circuits 63-2 to 63-4, the same calculation is performed by a circuit having the same configuration as that shown in FIG. However, in the branch metric calculation circuit 63-2, the output of the generation circuit 52 is 1 / √2, and the output of the generation circuit 56 is −1 / √2. In the branch metric calculation circuit 63-3, the outputs of the generation circuits 52 and 56 are -1 / √2 and 1 / √2, respectively. In the branch metric calculation circuit 63-4, -1 / √√ respectively. 2 and -1 / √2.
[0033]
FIG. 16 shows a block diagram of the path memory 65. The selection information SEL00 to SEL11 output from the ACS circuits 64-1 to 64-4 is input to the terminals 71-1 to 71-4. These selection information SEL00 to SEL11 are input as control signals to the two-input one-output selectors 73-1 to 73-4, respectively. The selector 73-1 receives fixed data 0 from the terminal 72-1 as two inputs. Similarly, fixed

data

0, 1 or 1 is input to the selectors 73-2 to 73-4 as two inputs from the terminals 72-2 to 72-4, respectively.
[0034]
The selectors 73-1 to 73-4 select one of the two inputs corresponding to the selection information SEL00 to SEL11 and output the selected input to the subsequent registers 81-1 to 81-4. However, since the same data is input to the first column selectors 73-1 to 73-4 as two inputs from the terminals 72-1 to 72-4 as described above, the register 81-1 Through 81-4, 0, 0, 1 or 1 is stored, respectively.
[0035]
Hereinafter, similarly, a configuration including selectors and registers of n columns (four columns in the case of FIG. 16) is provided. That is, in the second column, selectors 74-1 to 74-4 and registers 82-1 to 82-4 are provided. The selector 74-1 is supplied with the output of the register 81-1 and the output of the register 81-2 in the preceding row. The selector 74-2 receives the output of the register 81-3 and the output of the register 81-4. The selector 74-3 receives the output of the register 81-1 and the output of the register 81-2. -4 receives the output of the register 81-3 and the output of the register 81-4. Then, the selectors 74-1 to 74-4 select one of the two inputs corresponding to the values of the selection information SEL00 to SEL11, and perform processing to output to the subsequent registers 82-1 to 82-4. . For example, the register 74-1 selects the output of the register 81-1 when the selection information SEL00 is 0, and selects and outputs the output of the register 81-2 when the selection information SEL00 is 1. Has been made.
[0036]
The outputs of the registers 84-1 to 84-4 in the final column are input to the selector 85 having four inputs and one output.
[0037]
State metrics SM00 to SM11 output from the state metric storage devices 66-1 to 66-4 in FIG. 14 are input to the minimum value comparison circuit 88 from terminals 87-1 to 87-4. The minimum value comparison circuit 88 compares the sizes of the four state metrics and selects the smallest one. When the state metric SM00 is minimum, the data 00 is output. When the state metric SM01 is minimum, the data 01 is output. When the state metric SM10 is minimum, the data 10 is output. When the state metric SM11 is minimum, data 11 is output. The selector 85 selects the output of the register 84-1 when the input from the minimum value comparison circuit 88 is 00, selects the output of the register 84-2 when it is 01, and selects the register 84 when it is 10. -3 is selected. When the output is 11, the output of the register 84-4 is selected and output from the terminal 86 as a decoding result. The fixed values of the terminals 72-1 to 72-4 mean the decoding information corresponding to each state.
[0038]
Such connection of the path memory 65 is based on the state transition diagram of FIG. In the configuration of the path memory 65, the top row corresponds to the state 00, the second row corresponds to the state 01, the third row corresponds to the state 10, and the bottom row corresponds to the state 11. In the first column, decoding information is fetched. According to FIG. 11, there are two paths from state 00 and state 01 to reach state 00. The input bit corresponding to each path, that is, the decoding information is 0 in all cases. Therefore, in the first column in the state 00 (top row), the input terminal of the selector 73-1 is wired so that the corresponding decoding information 0 is selected by the selection information SEL00.
[0039]
In the first column, connection is made in the same manner for the state 01, the state 10 and the state 11.
[0040]
In the second and subsequent columns, selection, propagation, and storage of decoded sequences are performed. According to FIG. 11, there are two paths from state 00 and state 01 to reach state 00. Therefore, in the second column in the state 00, the input terminal of the selector 74-1 is wired so that the data from the corresponding state is selected by the selection information SEL00.
[0041]
The connection is made in the same way in the state 01, the state 10 and the state 11 of the second to fourth rows in the second column.
[0042]
In the last column of the path memory 65, data corresponding to the path with the highest likelihood is output as final decoded data from the four stored decoded data. The “maximum likelihood path” is a path corresponding to the one having the minimum value among the four state metrics SM00 to SM11. The selector 85 uses the path corresponding to the minimum value of the state metric at that time. That is, the path with the highest likelihood is selected.
[0043]
[Problems to be solved by the invention]
In the conventional data receiving apparatus, as described above, the branch metric calculation circuits 63-1 to 63-4 of the Viterbi decoder 33 calculate the distances between the received signals I and Q and the assumed signal points, and the result Is the branch metric of the path corresponding to the assumed signal point. In the ACS circuits 64-1 to 64-4, the branch metric is added to the corresponding path metric (state metric), and the added values of the two paths are compared.
[0044]
However, in order to perform decoding by this calculation, it is assumed that the transmission path is a Gaussian transmission path. In other words, it is assumed that the conditional posterior probability when a predetermined received signal is received can be expressed by a product of Gaussian distribution.
[0045]
[Expression 1]

[0046]
Where R _t Is the received signal at time t, {R _t } Is a received signal sequence, S _{i, t} Is the value of the i-th bit constituting the transmission symbol at time t, {S _{i, t} } Represents each bit data sequence to be transmitted. P ({S _{i, t} } | {R _t }) Is the received signal {R _t }, The i-th bit of the transmitted symbol is S _{i, t} Represents the posterior probability of. σ represents the square root of ½ of the noise power of the transmission line.
[0047]
That is, the sequence {S _{i, t} } Is the decryption result. At this time, in the comparison, the coefficient term common to all paths can be omitted, and since only the exponent part can be compared in the exponential function, the sequence {S _{i, t} } May be the decryption result.
[0048]
[Expression 2]

[0049]
However, in transmission lines other than the Gaussian transmission line, the posterior probability does not correspond to the distance on a one-to-one basis. As a result, the conventional Viterbi decoder 33 has a problem that cannot be applied when the assumption that the input data is a QPSK signal transmitted through a Gaussian transmission path is not satisfied.
[0050]
The present invention has been made in view of such circumstances, and enables transmission data to be decoded even when the transmission path is not a Gaussian transmission path.
[0051]
[Means for Solving the Problems]
The data receiving apparatus according to claim 1, an extraction means for extracting an I component and a Q component constituting a symbol from transmitted data, and a bit for each bit of the symbol constituted by the I component and the Q component. Metrics for At least one of a conditional posterior probability when the value of a bit constituting a symbol is 0 and a conditional posterior probability when the value of a bit constituting the symbol is 1 And a decoding means for soft-decision decoding the convolutional code using the metric calculated by the metric calculating means.
[0052]
The data reception method according to claim 5, wherein an I component and a Q component constituting the symbol are extracted from the transmitted data, and a metric for the bit is provided for each bit of the symbol constituted by the I component and the Q component. At least one of a conditional posterior probability when the value of a bit constituting a symbol is 0 and a conditional posterior probability when the value of a bit constituting the symbol is 1 , And soft decision decoding of the convolutional code using the calculated metric.
[0053]
5. The data receiving apparatus according to claim 1 and the data receiving method according to claim 5, wherein a bit metric is provided for each bit of a symbol composed of an I component and a Q component extracted from transmitted data. At least one of a conditional posterior probability when the value of a bit constituting a symbol is 0 and a conditional posterior probability when the value of a bit constituting the symbol is 1 And the convolutional code is soft-decision decoded using the calculated metric.
[0054]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a first embodiment of the data receiving apparatus of the present invention. In FIG. 1, parts corresponding to those in the conventional case shown in FIG. In the embodiment of FIG. 1, the I signal and the Q signal output from the demodulator 32 (extraction means) are input to the metric calculation circuit 101 (metric calculation means), and the metric is calculated. Data (metric) MI output from the metric calculation circuit 101 ₀ , MI ₁ , MQ ₀ , MQ ₁ Are input to the Viterbi decoder 33 (decoding means) for decoding. Other configurations are the same as those in FIG.
[0055]
The metric calculation circuit 101 is configured as shown in FIG. As shown in FIG. 2, the I and Q signals separated and extracted by the demodulator 32 of FIG. 1 are input to the probability calculation circuits 111-1 to 111-4. In the probability calculation circuit 111-1, the symbol S00 corresponding to 00 of QPSK shown in FIG. 12 is transmitted, and the probability P (S00∩R) of receiving the reception signal R is calculated. Similarly, in the probability calculation circuit 111-2, a symbol S01 corresponding to 01 of QPSK is transmitted, the probability P (S01∩R) that the received signal R is received is calculated, and the probability calculation circuit 111-3 , The probability P (S10∩R) that the symbol S10 corresponding to 10 of QPSK is transmitted and the received signal R is received is calculated. Then, the probability calculation circuit 111-4 transmits the symbol S11 corresponding to 11 of QPSK, and calculates the probability P (S11ＳR) that the reception signal R is received.
[0056]
The adder circuit 112-1 receives the input of the output of the probability calculation circuits 111-1 and 111-2 that calculate the probabilities for S 00 and S 01, that is, the symbols whose bits (first bits) constituting the I component are 0. And calculate the sum. The adder circuit 112-2 receives the input of the output of the probability calculation circuits 111-3 and 111-4 that calculate the probabilities for S 10 and S 11, that is, the symbol whose bit (first bit) constituting the I component is 1. And calculate the sum.
[0057]
The adder circuit 112-3 receives the input of the output of the probability calculation circuits 111-1 and 111-3 that calculate the probabilities for S00 and S10, that is, the symbols whose bits (second bits) constituting the Q component are 0. And calculate the sum. The adder circuit 112-4 receives the input of the output of the probability calculation circuits 111-2 and 111-4 that calculate the probabilities for S01 and S11, that is, the symbol whose bit (second bit) constituting the Q component is 1. And calculate the sum.
[0058]
On the other hand, the adder circuit 113 receives the inputs of the outputs of the probability calculation circuits 111-1 to 111-4 that calculate the probabilities for all symbols of QPSK, that is, S00, S01, S10, and S11, and calculates the sum. Calculate. The divider circuit 114-1 divides the output of the adder circuit 112-1 by the output of the adder circuit 113, the divider circuit 114-2 divides the output of the adder circuit 112-2 by the output of the adder circuit 113, and The division circuit 114-3 divides the output of the addition circuit 112-3 by the output of the addition circuit 113, and the division circuit 114-4 divides the output of the addition circuit 112-4 by the output of the addition circuit 113. Has been made.
[0059]
Next, the operation will be described.
[0060]
The signal received by the antenna 31 is demodulated by the demodulator 32, and the I component and Q component data of the QPSK symbol are extracted. The I component and Q component data are supplied to the metric calculation circuit 101. The metric calculation circuit 101 calculates a metric for the bits constituting the I and Q components of the QPSK symbol.
[0061]
The metric here means a conditional posterior probability with respect to the bits constituting the received signal when a predetermined received signal is received, which is defined by the following equation.
P (bi = 0 | R) = P (bi = 0∩R) / P (R) (6)
[0062]
Here, P (bi = 0 | R) is the conditional posterior probability that the i-th bit of the transmission symbol is 0 when receiving the received signal R (Ir, Qr), and P (R) is the received signal. The probability of receiving R (Ir, Qr), P (bi = 0∩R), the probability that the symbol whose i-th bit is 0 is transmitted and the received signal R (Ir, Qr) is received, respectively. Represents.
[0063]
Similarly, the conditional posterior probability that the i-th bit of the transmission symbol is 1 can be obtained when the reception signal R (Ir, Qr) is received by the following equation (7).
P (bi = 1 | R) = P (bi = 1∩R) / P (R) (7)
[0064]
Here, P (bi = 1 | R) is the conditional posterior probability that the i-th bit of the transmission symbol is 1 when the received signal R (Ir, Qr) is received, and P (R) is the received signal. The probability of receiving R (Ir, Qr), P (bi = 1∩R), is the probability that the symbol whose i-th bit is 1 is transmitted and the received signal R (Ir, Qr) is received, respectively. Represents.
[0065]
The conditional posterior probability that the i-th bit of the transmission symbol is 1 can be obtained when the received signal R (Ir, Qr) is received also by the following equation (8).
P (bi = 1 | R) = 1-P (bi = 1 | R) (8)
[0066]
In the metric calculation circuit 101, from the input I signal (Ir) and Q signal (Qr), the QPSK symbol is converted.
Metric MI for the case where the first bit constituting the I component is 0 ₀ ,
Metric MI for the case where the first bit constituting the I component is 1 ₁ ,
Metric MQ for the case where the second bit constituting the Q component is 0 ₀ ,
Metric MQ for the case where the second bit constituting the Q component is 1 ₁ ,
Are calculated and output.
[0067]
Calculation of each metric is performed as follows according to the above-described equation (6).

[0068]
Where P (S _j ∩R) is the symbol S _j Represents the probability that the received signal R is received and ΣP (S _j ∩R) is the probability P (S for all symbols Sj whose i-th bit is 0 _j Represents the sum of (R).
[0069]
On the other hand, P (S _k ∩R) is the symbol S _k Represents the probability that the received signal R is received and ΣP (S _k ∩R) means all symbols S defined in QPSK _k The probability P (S _k Represents the sum of (R).
[0070]
In FIG. 2, the probability calculation circuit 111-1 calculates P (S 00 ∩R), that is, the probability that a symbol S 00 corresponding to QPSK 00 is transmitted and the reception signal R is received. The probability calculation circuit 111-2 calculates a probability that a symbol S01 corresponding to P (S01∩R), that is, 01 of QPSK is received and the reception signal R is received. The probability calculation circuit 111-3 calculates a probability that a symbol S10 corresponding to P (S10∩R), that is, QPSK of 10, is received and the reception signal R is received. The probability calculation circuit 111-4 calculates a probability that a symbol S11 corresponding to P (S11∩R), that is, 11 of QPSK is transmitted and the reception signal R is received.
[0071]
The adder circuits 112-1 to 112-4 are circuits that calculate the numerator of Expression (11), and the adder circuit 112-1 is a symbol whose first bit is 0,
S00, S01
Find the sum of the probabilities for.
The adder circuit 112-2 has a symbol whose first bit is 1, that is,
S10, S11
Find the sum of the probabilities for.
The adder circuit 112-3 has a symbol whose second bit is 0, that is,
S00, S10
Find the sum of the probabilities for.
The adder circuit 112-4 has a symbol whose second bit is 1, that is,
S01, S11
Find the sum of the probabilities for.
[0072]
The adder circuit 113 is a circuit that calculates the denominator of the equation (11), and all the symbols of QPSK, that is,
S00, S01, S10, S11,
Find the sum of the probabilities for.
[0073]
The division circuits 114-1 to 114-4 are calculators that respectively divide the outputs of the adder circuits 112-1 to 112-4 by the outputs of the adder circuit 113, calculate the equation (11), and calculate , Metric MI ₀ , MI ₁ , MQ ₀ , MQ ₁ Are output respectively.
[0074]
Calculation result MI of the metric calculation circuit 101 ₀ , MI ₁ , MQ ₀ , MQ ₁ Is supplied to the Viterbi decoder 33. The Viterbi decoder 33 performs Viterbi decoding according to the state transition of the convolutional encoder 2 to obtain reproduction information 34.
[0075]
The Viterbi decoder 33 in FIG. 1 is configured as shown in FIG. 3, for example. That is, the metric MIs output from the division circuits 114-1 to 114-4 of the metric calculation circuit 101 shown in FIG. ₀ , MI ₁ , MQ ₀ , MQ ₁ Is to be entered. The multiplier circuit 121-1 receives the metric MI input from the input terminal 62-1. ₀ And the metric MQ input from the input terminal 62-3 ₀ And the multiplication result is output as a branch metric BM00. The multiplier circuit 121-2 receives the metric MI input from the input terminal 62-1. ₀ And the metric MQ input from the input terminal 62-4 ₁ And the multiplication result is output as a branch metric BM01. Similarly, the multiplier circuit 121-3 receives the metric MI input from the input terminal 62-2. ₁ And the metric MQ input from the input terminal 62-3 ₀ And the multiplication result is output as the branch metric BM10. The multiplication circuit 121-4 receives the metric MI input from the input terminal 62-2. ₁ And the metric MQ input from the input terminal 62-4 ₁ And the multiplication result is output as a branch metric BM11.
[0076]
The output (branch metric) BM00 of the multiplication circuit 121-1 and the output (branch metric) BM11 of the multiplication circuit 121-4 are input to an ACS (Accumulate Compare Select) circuit 122-1. Similarly, the output (branch metric) BM01 of the multiplication circuit 121-2 and the output (branch metric) BM10 of the multiplication circuit 121-3 are input to the ACS circuit 122-2, and the output (branch metric) of the multiplication circuit 121-1. ) BM00 and the output (branch metric) BM11 of the multiplication circuit 121-4 are input to the ACS circuit 122-3, and the output (branch metric) BM01 of the multiplication circuit 121-2 and the output (branch) of the multiplication circuit 121-3. Metric) BM10 is input to ACS circuit 122-4.
[0077]
The ACS circuit 122-1 is also supplied with the output (state metric) SM00 of the state metric storage device 66-1 and the output (state metric) SM01 of the state metric storage device 66-2. Are inputted with the output (state metric) SM10 of the state metric storage device 66-3 and the output (state metric) SM11 of the state metric storage device 66-4. Similarly, an output (state metric) SM00 of the state metric storage device 66-1 and an output (state metric) SM01 of the state metric storage device 66-2 are input to the ACS circuit 122-3, and the ACS circuit 122- 4, the output (state metric) SM10 of the state metric storage device 66-3 and the output (state metric) SM11 of the state metric storage device 66-4 are input.
[0078]
Other configurations are the same as those in FIG.
[0079]
Next, the operation will be described. The multiplier circuit 121-1 has a metric MI for the case where the value of the bits constituting the I component is 0. ₀ And the metric MQ when the value of the bits constituting the Q component is 0 ₀ (The probability that the value of the first bit constituting the I component is 0 and the value of the second bit constituting the Q component is 0) is calculated and output as the branch metric BM00. The branch metric BM00 corresponds to the code output 00 of the convolutional encoder 2.
[0080]
Similarly, the multiplication circuit 121-2 uses the metric MI for the case where the value of the bits constituting the I component is 0. ₀ And the metric MQ for the case where the value of the bits constituting the Q component is 1 ₁ (The probability that the value of the first bit constituting the I component is 0 and the value of the second bit constituting the Q component is 1) is calculated and output as the branch metric BM01. This branch metric BM01 corresponds to the code output 01 of the convolutional encoder 2.
[0081]
Multiplier circuit 121-3 provides a metric MI for the case where the value of the bits constituting the I component is 1. ₁ And the metric MQ when the value of the bits constituting the Q component is 0 ₀ (The probability that the value of the first bit constituting the I component is 1 and the value of the second bit constituting the Q component is 0) is calculated and output as the branch metric BM10. This branch metric BM 10 corresponds to the code output 10 of the convolutional encoder 2. In the multiplier circuit 121-4, the metric MI for the case where the value of the bits constituting the I component is 1 is shown. ₁ And the metric MQ for the case where the value of the bits constituting the Q component is 1 ₁ (The probability that the value of the first bit constituting the I component is 1 and the value of the second bit constituting the Q component is 1) is calculated and output as the branch metric BM11. The branch metric BM11 corresponds to the code output 11 of the convolutional encoder 2.
[0082]
The ACS circuit 122-1 calculates the following two expressions according to the state transition of the convolutional encoder 2 (FIG. 11).
SM00 × BM00 (12)
SM01 × BM11 (13)
[0083]
Here, SM00 is the value of the state metric storage device 66-1 one unit time ago, SM01 is the value of the state metric storage device 66-2 one unit time ago, and BM00 is the calculation result of the multiplication circuit 121-1. BM11 represents the calculation result of the multiplication circuit 121-4.
[0084]
Then, the ACS circuit 121-1 selects the one with the highest likelihood, that is, the one with the larger calculation result from the above equations (12) and (13), and sends the selection information SEL 00 to the path memory 65 in the subsequent stage. In addition to outputting, the larger one of the results obtained by calculating Expression (12) and Expression (13) is supplied to the subsequent state metric storage device 66-1 and stored therein. That is, if the calculation result of Expression (12) is larger, SEL00 = 0, and if the calculation result of Expression (13) is larger, SEL00 = 1. In the former case, SM00 × BM00 is stored as new state metric SM00 in the state metric storage device 66-1, respectively.
[0085]
This calculation will be described with reference to FIG. There are two paths that reach state 00, and the first is a path that is input with 0 in state 00 and outputs 00, and the equation to be compared is as shown in equation (12), and the second is in state 01. In a path in which 0 is input and 11 is output, a calculation expression to be compared is as shown in Expression (13). The larger one of the calculation results is supplied as new state metric SM00 to state metric storage device 66-1.
[0086]
Similar operations are performed in the ACS circuits 122-2 to 122-4. Note that the state metric storage devices 66-1 to 66-4 are reset to 0 at the initial stage when the system operates. This control is performed via a terminal 61 from a control device (not shown).
[0087]
The path memory 65 selects, stores, and propagates input data, that is, decoded data, using selection information SEL00 to SEL11 from the ACS circuits 122-1 to 122-4 in accordance with the state transition diagram of FIG. The path memory 65 is configured in the same manner as in the case shown in FIG. 16, and the operation thereof is also the same, so that the description thereof is omitted.
[0088]
FIG. 4 shows another embodiment of the data receiving apparatus. In this embodiment, the metric calculation circuit 101 uses the metric MI for the case where the value of the bit constituting the I component is 0 from the I signal and Q signal output from the demodulator 32. ₀ And the metric MQ when the value of the bits constituting the Q component is 0 ₀ Metric MI for the case where the value of the bits constituting the I component is 1 ₁ And the metric MQ for the case where the value of the bits constituting the Q component is 1 ₁ Is not generated. Other configurations are the same as those in FIG.
[0089]
The metric calculation circuit 101 in the embodiment of FIG. 4 is configured as shown in FIG. As apparent from the comparison of the metric calculation circuit 101 of FIG. 5 with the metric calculation circuit 101 of FIG. 2, in the embodiment of FIG. 5, the addition circuits 112-2 and 112-4 in FIG. The circuits 114-2 and 114-4 are omitted. Other configurations are the same as those in FIG.
[0090]
Thus, in the metric calculation circuit 101 shown in FIG. 5, the metric MI for the case where the first bit constituting the I component is 0 is used. ₀ And the metric MQ when the second bit constituting the Q component is 0 ₀ Is generated and supplied to the Viterbi decoder 33.
[0091]
FIG. 6 shows a configuration example of the Viterbi decoder 33 shown in FIG. In this embodiment, the metric MI is connected to the input terminal 62-1. ₀ Is input, and the metric MQ is input to the input terminal 62-2. ₀ Is to be entered. The metric MI input from the input terminal 62-1. ₀ Is input to the multiplication circuits 121-1 and 121-2 and is input to the inversion circuit 131-1 so that all the bits are inverted and then input to the multiplication circuits 121-3 and 121-4. Has been made. Further, the metric MQ input from the input terminal 62-2. ₀ Is input to the multiplication circuits 121-1 and 121-3 and is input to the inversion circuit 131-2, and all the bits are inverted and then input to the multiplication circuits 121-2 and 121-4. Has been made. Other configurations are the same as those in FIG.
[0092]
That is, the metric MI for the case where the bits constituting the I component are 0 ₀ And the metric MI for the case where the bit constituting the I component is 1 ₁ Theoretically, the following relationship is established.
MI ₁ = 1-MI ₀ (14)
[0093]
Metric MI ₀ , MI ₁ Is represented by a 4-bit binary number, probability 1 (the maximum value of the metric) is represented by 1111. At this time, the equation (14) can be expressed as follows.
MI ₁ = 1111-MI ₀ (15)
[0094]
This calculation can be obtained by simplifying from the following equation.
MI ₁ =-[MI ₀ ] (16)
[0095]
Where-[MI ₀ ] Is MI ₀ Means the inverted value of all bits. The inverting circuit 131-1 performs the calculation of equation (16).
[0096]
Similarly, in the inverting circuit 131-2, the metric MQ input from the input terminal 62-2. ₀ -[MQ ₀ ] To calculate the metric MQ ₁ Can be requested.
[0097]
Therefore, by these processes, as in the case of FIG. ₀ , MI ₁ , MQ ₀ , MQ ₁ After that, it is possible to perform the same processing as in FIG.
[0098]
As calculation methods in the probability probability calculation circuits 111-1 to 111-4 in FIG. 2 or 5, various calculation methods are conceivable depending on the transmission path. When a Gaussian transmission path is assumed, for example, the probability calculation circuit 111 In −1, the probability can be calculated as an exponential function as follows.
P (S00∩R)
= (1 / ((2π) ^1/2 σ)) exp (-(|| S00-R || ² ) / (2σ ² )
(17)
[0099]
Here, σ represents the square root of ½ of the noise power of the transmission line. That is, 2σ ² Represents the noise power of the transmission line. || S00-R || is the Euclidean distance between the symbols S00 and R.
[0100]
Further, a portion 1 / (2π) of Equation (17) that is not involved in the comparison of the paths selected in the maximum likelihood decoding in the subsequent Viterbi decoder 33 ^1/2 Since σ can be omitted, in the end, the probability calculation circuit 111-1 may calculate the following equation (18).
P (S00∩R) = exp (-(|| S00-R || ² ) / (2σ ² )) (18)
[0101]
As described above, when the probability is expressed as in the equation (18), the probability, and thus the metric calculated based on the probability is substantially the exponent part of the exponential function ((− (| | S00-R || ² ) / (2σ ² )) Part).
[0102]
In this way, when the posterior probability is calculated by an exponential function (it is possible to calculate the posterior probability by an exponential function even if it is not a Gaussian transmission line), the metric calculation circuit 101 in FIG. 1 or FIG. In the method, only the terms relating to the comparison are extracted and generated from the exponent part of the exponential representation of the posterior probability. At this time, the Viterbi decoder 33 in FIG. 1 can be configured as shown in FIG. 7, and the Viterbi decoder 33 in FIG. 4 can be configured as shown in FIG.
[0103]
In the embodiment of FIG. 7, the multiplier circuits 121-1 to 121-4 in FIG. 3 are constituted by adder circuits 141-1 to 141-4. Other configurations are the same as those in FIG.
[0104]
That is, in the embodiment of FIG. 7, the metric MI is connected to the input terminals 62-1 to 62-4. ₀ To MQ ₁ Therefore, branch metrics BM00 to BM11 can be obtained by addition processing. For this reason, in this embodiment, an adder circuit is provided in place of the multiplier circuit. Other operations are the same as those in FIG.
[0105]
Also in the Viterbi decoder 33 of FIG. 8, the metric MI for the case where the value of the bit constituting the I component is 0 at the input terminals 62-1 and 62-2, respectively. ₀ Metric MQ for the case where the exponent part of Q and the value of the bits constituting the Q component are 0 ₀ The exponent part of is input. Accordingly, adder circuits 141-1 to 141-4 are provided instead of the multiplier circuits 121-1 to 121-4 in FIG. Further, substituting circuits 151-1 and 151-2 for subtracting the input from the maximum value of the exponent part and outputting them are provided in place of the inverting circuits 131-1 and 131-2. Other operations are the same as those in FIG.
[0106]
As described above, in any of the embodiments, since a metric for a bit is calculated for each bit of data, an error correction code is used, and data transmitted after being modulated by the QPSK method is subjected to soft decision processing. As a result, the decoding process can be performed more accurately than in the case where the received data is subjected to the hard decision process as the closest symbol in terms of coordinates.
[0107]
The error correction processing performed using this error correction code is executed by the Viterbi decoder 33.
[0108]
In the above embodiment, the data is modulated and demodulated by the QPSK method. However, the present invention is also applied to the case where a multi-level multi-phase modulation method such as 16QAM, 64QAM, and 256QAM is adopted. It is possible.
[0109]
【The invention's effect】
As described above, according to the data receiving device according to claim 1 and the data receiving method according to claim 5, a metric for a bit is provided for each bit constituting a symbol. At least one of a conditional posterior probability when the value of a bit constituting a symbol is 0 and a conditional posterior probability when the value of a bit constituting the symbol is 1 Therefore, it is possible to accurately decode the data that is digitally modulated by the multi-value multi-phase method and transmitted through the Gaussian transmission line or other transmission lines using an error correction code. It becomes possible.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a first embodiment of a data receiving apparatus of the present invention.
FIG. 2 is a block diagram illustrating a configuration example of a metric calculation circuit in FIG. 1;
FIG. 3 is a block diagram illustrating a configuration example of the Viterbi decoder of FIG. 1;
FIG. 4 is a block diagram showing a configuration of a second embodiment of the data receiving apparatus of the present invention.
5 is a block diagram illustrating a configuration example of a metric calculation circuit in FIG. 4;
6 is a block diagram illustrating a configuration example of the Viterbi decoder of FIG. 4;
7 is a block diagram showing another configuration example of the Viterbi decoder of FIG. 1. FIG.
8 is a block diagram showing another configuration example of the Viterbi decoder of FIG. 4;
FIG. 9 is a block diagram illustrating a configuration example of a conventional data transmission apparatus.
10 is a block diagram illustrating a configuration example of a convolutional encoder in FIG. 9;
11 is a diagram for explaining state transitions of the convolutional encoder in FIG. 10; FIG.
FIG. 12 is a diagram for explaining signal point arrangement of QPSK;
FIG. 13 is a block diagram illustrating a configuration example of a conventional data receiving apparatus.
14 is a block diagram illustrating a configuration example of the Viterbi decoder of FIG. 13;
15 is a block diagram illustrating a configuration example of a branch metric calculation circuit in FIG. 14;
16 is a block diagram illustrating a configuration example of the path memory in FIG. 14;
[Explanation of symbols]
32 demodulator, 33 Viterbi decoder, 34 reproduction information, 101 metric calculation circuit, 111-1 to 111-4 probability calculation circuit, 112-1 to 112-4, 113 addition circuit, 114-1 to 114-4 division circuit

Claims

In a data receiving apparatus that receives convolutional code as an error correction code and receives data that is digitally modulated and transmitted in a multi-level multi-phase method,
Extraction means for extracting an I component and a Q component constituting a symbol from the transmitted data;
For each bit of the symbol composed of the I component and the Q component, as a metric for the bit, a conditional posterior probability for the case where the value of the bit constituting the symbol is 0, and the bit constituting the symbol Metric calculation means for calculating at least one of conditional posterior probabilities for the case where the value of is 1 ,
A data receiving apparatus comprising: decoding means for soft-decision decoding the convolutional code using the metric calculated by the metric calculating means.

The decoding means is a Viterbi decoder and calculates a branch metric from the product of the posterior probabilities corresponding to the path of state transition.
The data receiving device according to claim 1.

The metric calculation means may calculate, as the metric, one of a conditional posterior probability for a case where the value of a bit constituting the symbol is 0 and a conditional posterior probability for a case where the value of a bit constituting the symbol is 1. Calculate
The decoding means is a Viterbi decoder, and the other of the conditional posterior probability when the bit value constituting the symbol is 0 and the conditional posterior probability when the bit value constituting the symbol is 1 When calculating the branch metric corresponding to, one of the conditional posterior probability for the case where the value of the bit constituting the symbol is 0 and the conditional posterior probability for the case where the value of the bit constituting the symbol is 1 is calculated. The data receiving device according to claim 1, wherein the data receiving device is used.

The posterior probability is expressed in the form of an exponential function,
The data receiving apparatus according to claim 1, wherein the decoding unit is a Viterbi decoder and calculates a branch metric from a sum of the posterior probabilities corresponding to a state transition path.

In a data reception method in which a convolutional code is used as an error correction code and data that is digitally modulated and transmitted by a multi-level multi-phase method is received,
Extracting the I component and Q component constituting the symbol from the transmitted data,
For each bit of the symbol composed of the I component and the Q component, as a metric for the bit, a conditional posterior probability for the case where the value of the bit constituting the symbol is 0, and the bit constituting the symbol Compute at least one of the conditional posterior probabilities for the value of
The data receiving method, wherein the convolutional code is soft-decision decoded using the calculated metric.