JP3653601B2

JP3653601B2 - Liquid crystal display

Info

Publication number: JP3653601B2
Application number: JP15679096A
Authority: JP
Inventors: 秀夫佐藤; 佳朗三上; 津村　　誠; 昇一廣田; 昌哉足立; 竜也大久保
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-06-18
Filing date: 1996-06-18
Publication date: 2005-06-02
Anticipated expiration: 2016-06-18
Also published as: JPH103069A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係り、特に、低消費電力用のＴＦＴアクティブマトリクス液晶ディスプレイとして用いるに好適な液晶表示装置に関する。
【０００２】
【従来の技術】
従来、液晶表示装置としては、例えば、特開平７−２７１３２９号公報、特開平６−２４２７４９号公報、小林俊介著「カラー液晶ディスプレイ」（産業図書）に記載されているものなどが知られている。液晶表示装置のうちＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）を用いたＴＦＴアクティブマトリクス型液晶表示装置においては、駆動方式として線順次走査方式が採用されている。この線順次走査方式では、各走査電極に、１フレーム時間ごとに一回走査パルスを印加するようになっている。一方、各信号電極には走査パルスに同期して液晶駆動電圧を一斉に印加し、走査パルスが印加される１行分の画素の液晶に対して液晶駆動電圧を一斉に印加するようになっている。そして１フレーム時間としては１／６０秒程度がよく用いられ、このパルスは通常パネルの上側から下側に向かって順次タイミングをずらしながら各走査電極に印加される。このため画素構成として、６４０×４８０ドットのカラーパネルでは、１画素が３ドットから構成されるため、総ドット数は１９２０×４８０ドットとなり、１フレーム内に４８０本の走査電極（ゲート配線）を走査するので、走査パルスの時間幅は約３５μｓである。そして走査パルスに同期して液晶駆動電圧が印加された選択画素では、走査電極に接続されたＴＦＴのゲート電極の電圧が高くなり、ＴＦＴがオン状態になる。このとき、液晶駆動電圧は、ＴＦＴのソース・ドレイン間を経由して表示電極に印加される。これにより、表示電極と対向電極との間に形成される液晶容量と、画素に配置された負荷容量とを合わせた画素容量が充電される。この動作を繰り返すことにより、パネル全面の画素容量には、フレーム時間ごとに繰り返し液晶駆動電圧が印加される。
【０００３】
また液晶を駆動するためには交流電圧が必要であるため、フレーム時間ごとに極性を反転した電圧を信号電極に印加することが行なわれている。したがって、通常６０ヘルツのフレーム周波数に対し、液晶駆動周波数はこの１／２の周波数である３０ヘルツとなり、フリッカと呼ばれるちらつきが見え、表示を見ずらくさせている。そこで、上下、左右に隣合う画素ごとに液晶駆動電圧の極性を交互に反転させる駆動方式が採用採用されており、この駆動方式を用いることで、フリッカが目立たない良好な表示を得ることができる。なお、６４０×４８０ドットのパネルの場合、信号電極の極性は、１走査期間の３５μｓ毎に反転するので、信号電極の駆動周期は１４．４ｋＨｚと液晶駆動周波数の約５００倍になる。
【０００４】
【発明が解決しようとする課題】
従来技術では、走査電極や信号電極の配線（走査電極線、信号電極線）の交差部における容量と、配線と対向基板上全面に形成された対向電極との間の液晶の容量を１フレーム時間ごとに走査パルスによって充放電を毎回繰り返しているため、多くの電力が消費される。
【０００５】
そこで、本願出願人は、特願平８−６２９９６号により、消費電力を低減するようにした液晶表示装置を提案している。この液晶表示装置は、走査電極からの信号と信号電極からの表示データを基に表示データを取り込み、この表示データを保持する表示データ保持回路を備えている。この装置によれば、表示データ保持回路により表示データとして“１”、“０”の２値を保持するようにしているため、表示データの内容に変更がないときには１フレームごとに走査パルスを印加する必要がなくなり、電力の消費を低減することができる。
【０００６】
しかしながら、上述した液晶表示装置では、スイッチング手段を構成するＴＦＴ素子をオフにすることで液晶の印加電圧を０にしているので、ＴＦＴ素子をオンからオフにするときの電圧応答に時間を要したり、オフ状態のときに電圧が変動したりすることがあり、画質の向上を図るうえでの障害になる。通常、ＴＦＴ素子をオンからオフにするときには、液晶には何らかの電圧が印加されている。この電圧は液晶の容量に保持され、液晶の体積抵抗やＴＦＴ素子の抵抗によって漸次減衰していく。この結果、ＴＦＴ素子がオンからオフに移行するときの電圧が液晶に保持されていると、液晶印加電圧がオンからオフに移行する応答が非常に遅くなり、動画の表示が困難になる。またオフ状態の液晶印加電圧の体積抵抗やＴＦＴ素子のリーク電流によって応答電圧が変化するので、オフ状態における液晶印加電圧が不安定になる。
【０００７】
本発明の目的は、画像データに従って液晶印加電圧が変化するときにその応答を速くすることができる液晶表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、本発明は、複数の画素を構成する液晶を含む液晶層と、該液晶層を間にして相対向して配置されて少なくとも一方が透明な一対の基板と、該一対の基板の一方の基板に分散して配置されて走査パルスを伝送する複数の走査線と、前記一対の基板のいずれか一方に分散して配置されて前記複数の走査線にマトリクス状に交差し画像データを伝送する複数の信号線と、
前記複数の走査線と複数の信号線とによりそれぞれ囲まれた複数の表示領域に、
一対の基板の一方に配置された表示電極と、
前記液晶層を間にして前記表示電極と相対向して配置される対向電極と、
前記表示電極と基準線に接続された画素駆動用スイッチング素子と、
を有する液晶表示装置であって、
前記対向電極に前記基準線の電圧を基準とした交流の液晶駆動電圧を印加する交流電圧発生手段と、
前記交流電圧発生手段から発生する前記液晶駆動電圧が前記基準線の電圧となる期間にタイミング信号を周期的に発生するタイミング信号発生手段と、
前記走査線からの走査パルスに応答して前記信号線からの画像データを保持し保持した画像データに従って前記画素駆動用スイッチング素子のスイッチング動作を制御するデータ保持手段と、
前記タイミング信号発生手段からのタイミング信号に応答して前記表示電極と前記対向電極との間に印加される電圧を周期的に前記液晶層の電荷が放電される電圧に初期化する初期化手段とを有し、
前記交流電圧発生手段から発生する液晶駆動電圧には、半周期ごとに前記基準線の電圧になる期間が設定されてなる液晶表示装置を構成したものである。
【０００９】
上記液晶表示装置を構成するに際して、初期化手段の代わりに、タイミング信号発生手段からのタイミング信号に応答して画素駆動用スイッチング素子を周期的に短絡するリセット手段を設けたり、あるいはデータ保持手段に保持された画素駆動用画像データとタイミング信号発生手段からのタイミング信号のうちいずれか一方に応答して画素駆動用スイッチング素子を周期的にオン状態に制御する論理手段を設けることもできる。
【００１０】
前記各液晶表示装置を構成するに際しては、以下の要素を付加することができる。
【００１１】
（１）画素駆動用スイッチング素子はＴＦＴ素子で構成され、ゲート端子にスイッチング用の信号が入力され、ドレイン端子が表示電極に接続され、ソース端子が液晶駆動電圧の平均電圧を示す基準線に接続されており、タイミング信号発生手段のタイミング信号は交流電圧発生手段から発生する液晶駆動電圧が平均電圧を示すタイミングに同期して発生してなる。
【００１２】
（２）画素駆動用スイッチング素子はＴＦＴ素子で構成され、ゲート端子にスイッチング用の信号が入力され、ドレイン端子が表示電極に接続され、ソース端子が液晶駆動電圧の平均電圧を示す基準線に接続されており、タイミング信号発生手段のタイミング信号は交流電圧発生手段から発生する液晶駆動電圧が平均電圧を示すタイミングに同期して発生し、表示電極と対向電極との間に印加される電圧が零となるタイミングで発生を停止してなる。
【００１３】
（３）画素駆動用スイッチング素子はＴＦＴ素子で構成され、ゲート端子にスイッチング用の信号が入力され、ドレイン端子が表示電極に接続され、ソース端子が液晶駆動電圧の平均電圧を示す基準線に接続されており、タイミング信号発生手段のタイミング信号は交流電圧発生手段から発生する液晶駆動電圧が平均電圧とは異なる電圧を示すタイミングに同期して発生し、交流電圧発生手段から発生する液晶駆動電圧が平均電圧を示すタイミングで発生を停止してなる。
【００１４】
（４）画素駆動用スイッチング素子はＴＦＴ素子で構成され、ゲート端子にスイッチング用の信号が入力され、ドレイン端子が表示電極に接続され、ソース端子が液晶駆動電圧の平均電圧を示す基準線に接続されており、タイミング信号発生手段のタイミング信号は交流電圧発生手段から発生する液晶駆動電圧が平均電圧とは異なる電圧を示すタイミングに同期して発生し、表示電極と対向電極との間に印加される電圧が零となるタイミングで発生を停止してなる。
【００１５】
（５）画素駆動用スイッチング素子はＴＦＴ素子で構成され、ゲート端子に画像データが入力され、ドレイン端子が表示電極に接続され、ソース端子が液晶駆動電圧の平均電圧を示す基準線に接続されており、リセット手段は画素駆動用スイッチング素子に並列に接続されたＴＦＴ素子で構成され、ゲート端子がタイミング信号発生手段に接続され、ドレイン端子が表示電極に接続され、ソース端子が液晶駆動電圧の平均電圧を示す基準線に接続されている。
【００１６】
（６）交流電圧発生手段から発生する液晶駆動電圧には、交流の平均値に等しい平均電圧を示す期間が一定期間半周期毎に設定されている。
【００１７】
前記した手段によれば、交流の液晶駆動電圧が基準線の電圧となる期間に、周期的に発生するタイミング信号に応答して表示電極と対向電極との間に印加される電圧を初期化したり、素子駆動用スイッチング素子を短絡したり、あるいは画素駆動用スイッチング素子をオン状態に制御したりしているため、液晶容量の両端に印加される電圧を周期的に０電圧に初期化することができ、液晶印加電圧をオンからオフに変化するときに、その応答を早めることができ、良好な動画や静止画を画像表示することができる。さらに静止画を画像表示する場合は、初期化の周期を長くすることで、消費電力を低減することができる。
【００１８】
【発明の実施の形態】
以下、本発明の一実施の形態を図面に基づいて説明する。
【００１９】
図１は本発明の一実施の形態を示す液晶表示装置の全体構成図である。図１において、液晶表示装置はＴＦＴアクティブマトリクス型液晶ディスプレイとして、画素回路１００、表示部１１０、信号回路２００、走査回路３００、交流電圧回路４００、タイミング回路５００、中心電圧回路６００、対向基板７００、ＴＦＴ基板８００を備えて構成されており、画素回路１００、表示部１１０、信号回路２００、走査回路３００、対向基板ＴＦＴ基板８００がカラーパネルＰ上に形成されている。なお、本実施の形態では、カラーパネルＰとその周辺回路についてのみ示し、光学系などカラーパネルＰの具体的構造については省略してある。
【００２０】
カラーパネルＰは一対の基板として、対向基板７００とＴＦＴ基板８００を備えており、各基板が複数の画素を構成する液晶を含む液晶層（図示省略）を間にして相対向して配置されている。そして対向基板７００は透明基板として、その一方の面に透明電極が形成されている。またＴＦＴ基板８００には画素回路１００、表示部１１０、信号回路２００、走査回路３００が形成されている。画素回路１００は表示部１１０にｎ×ｍ個（ｎ行ｍ列）形成されており、表示部１１０にはｎ本の走査線Ｇ１〜Ｇｎが分散して配線されているとともに、各走査線とマトリクス状にｍ本の信号線Ｄ１〜Ｄｍが分散して配線されている。そしてカラーパネルＰの表示面には表示領域を形成する表示部１１０に、各走査線Ｇ１〜Ｇｎと信号線Ｄ１〜Ｄｍによってそれぞれ囲まれた複数の表示領域Ａ１１〜Ａｎｍが形成されている。この場合、走査線の本数を６４０本とし、信号線の本数を４８０本とすると、カラーパネルＰとしては６４０×４８０ドットのパネルを構成することになる。また各表示領域には交流信号線ＣＰ、タイミング線ＴＭＧ、基準線ＣＮＴが配線されており、交流信号線ＣＰは交流電圧回路４００に接続され、タイミング線ＴＭＧはタイミング回路５００に接続され、基準線ＣＮＴは中心電圧回路６００にそれぞれ接続されている。
【００２１】
各表示領域に形成された画素回路１００は、図2に示すように、データ保持回路１２０、画素制御回路１３０を備えて構成されている。データ保持回路１２０は、ＴＦＴで構成されたトランジスタ１０、保持容量２０を備えて構成されており、画素制御回路１３０はＴＦＴで構成されたトランジスタ３０、４０、表示電極４０、対向電極７０を備えて構成されている。そして画素回路１００がｎ行、ｍ列目の画素回路のときには、トランジスタ１０のゲートが走査線Ｇｎに接続され、ドレインが信号線Ｄｍに接続され、ソースがトランジスタ３０のゲートと保持容量２０の一端に接続されている。また保持容量２０の他端は基準線ＣＮＴに接続されている。トランジスタ３０、４０は互いに並列に接続されており、ドレインとソースが互いに接続され、各ドレインが表示電極５０に接続され、各ソースが基準線ＣＮＴに接続されている。そしトランジスタ４０のゲートはタイミング線ＴＭＧに接続されている。表示電極５０と対向電極７０の間には液晶容量ＣＬＣが形成されており、対向電極７０が交流信号線ＣＰに接続されている。
【００２２】
トランジスタ１０は、走査線Ｇｎに印加される走査パルスのレベルが“Ｈ”のときにオンとなり、信号線Ｄｍに伝送される画像データを取り込み、画像データにしたがった電圧Ｖｄａｔａをトランジスタ３０のゲートに印加するとともに、保持容量２０に保持させるようになっている。すなわちデータ保持回路１２０はデータ保持手段として構成されている。トランジスタ３０はＶｄａｔａのレベルが“Ｈ”のときにオンとなり、保持容量２０に保持された電圧を表示電極５０に印加する画素駆動用スイッチング素子として構成されている。トランジスタ４０はタイミング線ＴＭＧを伝送するタイミング信号のレベルが“Ｈ”のときにオンとなってトランジスタ３０のドレイン・ソース間を短絡し、トランジスタ３０がオフの状態にあるときには表示電極５０と対向電極７０間の電圧を０Ｖに初期化する初期化手段またはトランジスタ３０のドレイン・ソース間を短絡するリセット手段を構成するようになっている。また信号回路２００は各信号線Ｄ１〜Ｄｍに画像データを印加する画像データ発生手段として構成されており、走査回路３００は各走査線Ｇ１〜Ｇｎに順次走査パルスを印加する走査パルス発生手段として構成されている。
【００２３】
次に、交流電圧回路４００、タイミング回路５００、中心電圧回路６００の具体的構成を図３および図４にしたがって説明する。
【００２４】
タイミング回路５００はモノステーブルマルチバイブレータ５０１、５０２、５０３、フリップフロップ５０４、ＯＲゲート５０５、インバータ５０６、５０７、ＡＮＤゲート５０８、５０９を備えて構成されており、タイミング回路５００の入力端子に、フレーム周期を規定する信号に同期した同期信号ＶＳが入力され、出力端子から６０ヘルツのタイミング信号ＶＴＭＧを周期的に出力するようになっている。
【００２５】
バイブレータ５０１に同期信号ＶＳが入力されると、バイブレータ５０１、５０２、５０３の各出力端子Ａ、Ｂ、Ｃからは、図４（ｂ）〜（ｄ）に示されるように、各入力パルスの立上りエッジに応答して各マルチバイブレータで指定されたパルス幅のパルスが順次出力される。すなわち各マルチバイブレータ５０１〜５０３からは各出力パルスのパルス幅分だけ遅れたパルスが順次出力され、各パルスがＯＲゲート５０５に入力されている。このためＯＲゲート５０５からは、（ｅ）に示すように、各パルスの論理和にしたがったパルスが出力端子Ｄから出力される。
【００２６】
一方、バイブレータ５０１の出力パルスはフリップフロップ５０４に入力されており、フリップフロップ５０４の出力端子Ｅからは、（ｆ）に示すようなパルス幅のパルスが出力される。すなわちフリップフロップ５０４は同期信号ＶＳの立上りで出力を反転する動作を行ない、同期信号ＶＳが発生するごとに論理が反転したパルスを順次出力するようになっている。そしてフリップフロップ５０４の出力パルスはＡＮＤゲート５０８に入力されるとともに、インバータ５０６を介してＡＮＤゲート５０９に入力される。またＡＮＤゲート５０８、５０９の他方の入力端子にはＯＲゲート５０５の出力パルスがインバータ５０７を介して入力されている。このためＡＮＤゲート５０８の出力端子Ｆからはフリップフロップ５０４の出力パルスとインバータ５０７の出力パルスとの論理積にしたがったパルスが出力され、ＡＮＤゲート５０９の出力端子Ｇからはインバータ５０６の出力パルスとインバータ５０７の出力パルスとの論理積にしたがったパルスが出力される。そして各出力端子Ｄ、Ｆ、Ｇの出力パルスはそれぞれ交流電圧回路４００に入力されている。すなわちタイミング回路５００は周期的にハイレベルのパルスを出力するタイミング信号発生手段として構成されている。
【００２７】
交流電圧回路４００は、電源４０１、４０２、スイッチ４０３、４０４、４０５を備えて構成されており、電源４０１と４０２との接続点が基準線ＣＮＴとして中心電圧回路６００の電源６０１に接続されている。電源４０１のプラス端子はスイッチ４０４を介して交流信号線ＣＰに接続され、電源４０２のマイナス端子はスイッチ４０５を介して交流信号線ＣＰへ接続され、電源４０１と電源４０２との接続点がスイッチ４０３を介して交流信号線ＣＰに接続されている。
【００２８】
スイッチ４０３はＯＲゲート５０５の出力端子Ｄからのパルスのレベルが“Ｈ”のときに接点を閉じ、スイッチ４０４はＡＮＤゲート５０８の出力端子Ｆからのパルスのレベルが“Ｈ”になったときに接点を閉じ、スイッチ４０５は、ＡＮＤゲート５０９の出力端子Ｇからのパルスのレベルが“Ｈ”になったときに接点を閉じるように構成されている。すなわちスイッチ４０３の接点が閉じたときには、図４（ｊ）に示すように、電源６０１の出力電圧に相当する基準電圧あるいは中心電圧ＶＣＮＴの信号を出力し、スイッチ４０４の接点が閉じたときには電源６０１の電圧に電源４０１の電圧が加算された電圧ＶＰの信号を出力し、スイッチ４０５の接点が閉じたときには、電源４０２の電圧（負の電圧）ＶＮの電圧を出力するようになっている。
【００２９】
すなわち交流電圧回路４００は、中心電圧ＶＣＮＴを基準として最大値ＶＰ、最小値ＶＮの交流電圧で、例えば実効値３Ｖの交流電圧ＶＣＰを液晶駆動電圧として対向電極７０に印加する交流電圧発生手段として構成されている。また交流電圧ＶＣＰには中心電圧ＶＣＮＴを間にして、電圧ＶＰの正の期間と電圧ＶＮの負の期間が設定されており、中心電圧ＶＣＮＴの期間にタイミング信号ＶＴＭＧが発生するようになっている。
【００３０】
次に、画素回路１００の動作を図５のタイミングチャートにしたがって説明する。なお、タイミング信号ＶＴＭＧの周期は交流電圧ＶＣＰの周期１／２に設定され、タイミング信号ＶＴＭＧが中心電圧のときに“Ｈ”となる関係に設定されている。さらに、トランジスタ３０のゲートに印加される電圧Ｖｄａｔａが変化するタイミングはデータ保持回路１２０の書き込みに依存し、電圧Ｖｄａｔａと電圧ＶＣＰの位相は、各電圧の同期をとったとしても、画素の位置によって異なる。このため、ここでは、タイミング信号ＶＴＭＧのほぼ中央のタイミングでデータが切り替わる例について説明する。
【００３１】
まず、走査線Ｇｎに走査パルスが印加されてトランジスタ１０がオンとなり、信号線Ｄｍからの画像データが入力され、画像データの電圧Ｖｄａｔａのレベルが“Ｈ”のときにはトランジスタ３０がオンとなり、表示電極５０の電圧Ｖｐｉｘは基準線ＣＮＴの電圧ＶＣＮＴとなる。このため表示電極５０と対向電極７０間の液晶には液晶駆動電圧ＶＬＣとして交流電圧ＶＣＰがそのまま印加される。このため、液晶には、図６に示すように、実効値の液晶駆動電圧ＶＬＣとして飽和電圧ＶＨ（液晶透過率最小）と０Ｖ（液晶透過率最大値）の電圧（矢印Ａ）が交互に印加され、液晶が点灯することになる。
【００３２】
次に、電圧Ｖｄａｔａのレベルが“Ｈ”から“Ｌ”に移行したときに、タイミング信号ＶＴＭＧのレベルが“Ｌ”のときには、トランジスタ３０はオンからオフになり、トランジスタ４０はオフの状態に維持されている。この結果、表示電極５０は直流的にオープン状態となり、液晶駆動電圧ＶＬＣは０となる。しかし、表示電極５０と対向電極７０との間には液晶容量ＣＬＣが存在するため、過渡的にはトランジスタ３０がオンしているときの電圧を液晶容量ＣＬＣがホールドすることになる。このため電圧Ｖｐｉｘは中心電圧ＶＣＮＴのままに維持され、液晶には交流電圧ＶＣＰが印加される。
【００３３】
この後、電圧Ｖｄａｔａのレベルが“Ｈ”から“Ｌ”に変化したときに、タイミング信号ＶＴＭＧのレベルが“Ｈ”になると、トランジスタ４０がオン状態となる。この結果表示電極５０が基準線ＣＮＴに接続され、液晶の透過容量ＣＬＣに充電されていた電荷が放電され、液晶容量ＣＬＣ内の電荷が０に初期化される。すなわち表示電極５０と対向電極７０間の電圧が０ボルトに初期化される。この結果液晶は即座に消灯状態となり、このあと対向電極７０に交流電圧が印加されても、各トランジスタ３０、４０がそれぞれオフ状態に維持されているため、液晶容量ＣＬＣの電荷は０に維持され、表示電極５０の電圧Ｖｐｉｘは対向電極７０の電圧ＶＣＰと等しくなる。すなわち液晶印加電圧ＶＬＣは０電圧に維持され、液晶は消灯状態を維持することになる。
【００３４】
このように、本実施の形態においては、トランジスタ４０をタイミング信号ＶＴＭＧにしたがって周期的にオンとし、電圧Ｖｄａｔａが“Ｌ”のときには液晶容量ＣＬＣに蓄えられた電荷を周期的に０にするようにしたため、電圧Ｖｄａｔａの変化に対する液晶駆動電圧ＶＬＣの応答が速くなり、画像データにしたがって動画や静止画を表示するときでも、動画や静止画の画像を良好な状態で表示することができる。
【００３５】
前記実施の形態では、初期化の周期に相当するタイミング信号ＶＴＭＧの周期は、対向電極７０の印加電圧ＶＣＰの１／２の周期に設定しているが、液晶駆動電圧ＶＬＣの応答遅れの許容範囲内で長くすることができる。この場合電圧ＶＣＰの波形は、少なくともタイミング信号ＶＴＭＧのレベルが“Ｈ”のときに電圧ＶＣＰの中心値あるいは中間値を電圧ＶＣＮＴに設定すればよい。
【００３６】
また電圧ＶＣＰの周期を１／３０秒に設定しているが、データ保持回路１２０の書き込みタイミングとは独立に設定することができる。すなわちデータ保持回路１２０の書き込み周期はデータによって異なり一定ではないが、電圧ＶＣＰの周期はある周期に設定される。しかも電圧ＶＣＰの周期はフリッカと消費電力とに関係する。このため、電圧ＶＣＰの周期を短くすると、消費電力は増加するが、フリッカの周波数が増加することでフリッカによるちらつきを低減することができる。逆に、電圧ＶＣＰの周期を長くすると、フリッカの発生は目だってくるが、液晶を駆動する周波数が低下するので、消費電力を低くすることができる。
【００３７】
次に、本発明の第２の実施の形態を図７ないし図９にしたがって説明する。
【００３８】
本実施の形態は、タイミング信号ＶＴＭＧのパルス幅として、図５に示すタイミング信号ＶＴＭＧのパルス幅よりも広いタイミング信号ＶＴＭＧを用い、データ保持回路１２０の電圧Ｖｄａｔａのレベルが“Ｌ”のときでも、トランジスタ４０をわずかの期間オン状態にし、液晶印加電圧ＶＬＣを、図６に示す液晶のしきい値相当する電圧ＶＬに設定したものである。
【００３９】
具体的には、タイミング回路５００としては、図８に示すように、図３のＯＲゲート５０５の代わりに、ＯＲゲート５１１、５１２を設け、ＯＲゲート５１１にはマルチバイブレータ５０２、５０３の出力パルスが入力され、ＯＲゲート５１２にはマルチバイブレータ５０１、５０２の出力パルスが入力され、フリップフロップ５０４にはマルチバイブレータ５０２の出力パルスが入力されている。
【００４０】
上記構成によるタイミング回路５００を用いると、図９に示すように、タイミング信号ＶＴＭＧは出力端子Ａ、Ｂのレベルが“Ｈ”となるときに“Ｈ”となる。そして交流電圧ＶＣＰとしては、出力端子Ｆが“Ｈ”のときに最大値ＶＰとなり、出力端子Ｇのレベルが“Ｈ”のときに最小値ＶＮとなる。すなわちタイミング信号ＶＴＭＧは、交流電圧ＶＣＰの中心電圧ＶＣＮＴに対して正または負のタイミングで“Ｈ”となるように設定されている。
【００４１】
上記構成において、データ保持回路１２０の電圧Ｖｄａｔａが“Ｈ”になってトランジスタ３０がオンになると、表示電極５０の電圧Ｖｐｘｉは中心電圧ＶＣＮＴとなり、液晶には交流電圧ＶＣＰがそのまま印加され、液晶が点灯する。
【００４２】
次に、電圧Ｖｄａｔａが“Ｈ”から“Ｌ”に変化し、タイミング信号ＶＴＭＧが“Ｌ”のときにはトランジスタ３０、４０はともにオフ状態となる。このとき電圧Ｖｐｉｘは中心電圧ＶＣＮＴであり、液晶には電圧ＶＣＰが印加される。このあとタイミング信号ＶＴＭＧが“Ｌ”から“Ｈ”に変化すると、トランジスタ４０がオンになり、このとき交流電圧ＶＣＰの電圧が電圧ＶＣＮＴとは異なるレベルにあるときにはその電圧がそのまま液晶に印加される。そしてタイミング信号ＶＴＭＧが“Ｈ”の状態にあるときに、電圧ＶＣＰのレベルが中心電圧ＶＣＮＴに変化すると、表示電極５０が基準線ＣＮＴに接続され、液晶容量（透過容量）ＣＬＣの電荷が０に初期化される。
【００４３】
このあと、電圧Ｖｄａｔａが“Ｌ”の状態にあるときに、タイミング信号ＶＴＭＧが周期的に“Ｈ”となると、交流電圧ＶＣＰのレベルが中心電圧ＶＣＮＴと異なるレベルにあるときにトランジスタ４０が周期的にオンとなり、図６の矢印Ｂで示すように、液晶駆動電圧ＶＬＣとして飽和電圧ＶＨとしきい値電圧ＶＬの範囲の電圧が印加された状態で、液晶が消灯状態となる。
【００４４】
本実施の形態によれば、液晶駆動電圧ＶＬＣを周期的に０電圧に初期化するようにしたため、電圧Ｖｄａｔａの変化に対する液晶駆動電圧ＶＬＣの応答を速めることができ、良好な動画像や静止画像を表示することが可能となる。さらに、電圧Ｖｄａｔａが“Ｌ”のときでも液晶駆動電圧ＶＬＣとして飽和電圧ＶＨとしきい値電圧ＶＬとの範囲の電圧を液晶に印加するようにしているため、前記実施の形態よりも、液晶の応答速度を高めることができるとともに、カラーディスプレイに適応した場合でも、しきい値電圧ＶＬを各色ごとに調整することで、ホワイトバランスを調整することができ、高速で高画質の液晶表示装置を実現することができる。
【００４５】
図１０は、本発明に係る画素回路１００の他の実施の形態を示す回路構成図である。
【００４６】
図１０に示す画素回路１００は、トランジスタ４０の代わりに、論理手段としてＯＲゲート６０を用い、ＯＲゲート６０をトランジスタ３０のゲート側に配置し、ＯＲゲート６０の一方の入力端子をトランジスタ１０のソースに接続し、他方の入力端子をタイミング線ＴＭＧに接続し、出力端子をトランジスタ３０のゲートに接続したものである。
【００４７】
本実施の形態においては、ＯＲゲート６０は、電圧Ｖｄａｔａまたはタイミング信号ＶＴＭＧのうちいずれか一方のレベルが“Ｈ”となったときにオンになるので、図２に示す画素回路１００を用いたときと同様の効果を得ることができる。
【００４８】
さらに、本実施の形態においては、表示電極５０に接続するトランジスタはトランジスタ３０のみであり、表示電極を１０に接続されるトランジスタが２個のときよりもリーク電流やノイズを低減することができ、画質の向上に寄与することができる。
【００４９】
また前記各実施の形態においては、基準線ＣＮＴに印加される電圧として中心電圧ＶＣＮＴを用いたものについて述べたが、基準線ＣＮＴに印加する電圧としては、交流電圧ＶＣＰの平均値に等しい平均電圧、０Ｖの電圧を用いることもできる。
【００５０】
また前記各実施の形態において静止画を表示する場合には、初期化の周期を長くすることで消費電力を低減することができる。
【００５１】
また各実施の形態において、液晶駆動電圧ＶＬＣにおけるしきい値電圧ＶＬと飽和電圧ＶＨに合わせた電圧を独立に設定できるので、カラー画像を表示する場合、良好なカラーバランスをとることができる。すなわち電圧ＶＣＰの振幅値を変えると飽和電圧ＶＨに相当する電圧としきい値電圧ＶＬに相当する電圧の両方が変化する。一方、タイミング信号ＶＴＭＧのパルス幅を変えると、しきい値電圧ＶＬに相当する電圧が変化する。したがって、Ｖｄａｔａが“Ｈ”のときに、電圧ＶＣＰの振幅値を変えることで、液晶の飽和電圧に合わせ、次に、Ｖｄａｔａが“Ｌ”のときに、タイミング信号ＶＴＭＧのパルス幅を変えることで、液晶のしきい値に相当する電圧に合わせることができる。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、タイミング信号に応答して表示電極と対向電極との間に印加される電圧を周期的に液晶層の電荷が放電される電圧に初期化するにあたり、液晶駆動電圧に半周期ごとに基準線の電圧になる期間を設定して液晶を初期化するようにしたため、液晶駆動電圧が画像データにしたがって変化するときに、その応答速度を早めることができ、動画や静止画を良好な状態で表示することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示す液晶表示装置の全体構成図である。
【図２】画素回路の回路構成図である。
【図３】タイミング回路と交流電圧回路の回路構成図である。
【図４】タイミング回路と交流電圧回路の作用を説明するためのタイミングチャートである。
【図５】画素回路の作用を説明するためのタイミングチャートである。
【図６】液晶駆動電圧と液晶透過率との関係を示特性図である。
【図７】画素回路の他の実施の形態の作用を説明するためのタイミングチャートである。
【図８】タイミング回路の他の実施の形態を示す回路構成図である。
【図９】図８に示すタイミング回路と交流電圧回路の作用を説明するためのタイミングチャートである。
【図１０】画素回路の他の実施の形態を示す回路構成図である。
【符号の説明】
１０、３０、４０トランジスタ（ＴＦＴ）
２０保持容量
５０表示電極
６０ＯＲゲート
７０対向電極
１００画素回路
２００信号回路
３００走査回路
４００交流電圧回路
５００タイミング回路
６００中心電圧回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device suitable for use as a TFT active matrix liquid crystal display for low power consumption.
[0002]
[Prior art]
Conventionally, as liquid crystal display devices, for example, those described in JP-A-7-271329, JP-A-6-242749, Shunsuke Kobayashi, “Color Liquid Crystal Display” (Industry Books), and the like are known. . In a TFT active matrix type liquid crystal display device using a TFT (Thin Film Transistor) among liquid crystal display devices, a line sequential scanning method is adopted as a driving method. In this line sequential scanning method, a scanning pulse is applied to each scanning electrode once every frame time. On the other hand, a liquid crystal driving voltage is applied simultaneously to each signal electrode in synchronization with the scanning pulse, and the liquid crystal driving voltage is applied simultaneously to the liquid crystal of the pixels for one row to which the scanning pulse is applied. Yes. As one frame time, about 1/60 second is often used, and this pulse is normally applied to each scanning electrode while sequentially shifting the timing from the upper side to the lower side of the panel. For this reason, in the color panel of 640 × 480 dots, since one pixel is composed of 3 dots, the total number of dots is 1920 × 480 dots, and 480 scanning electrodes (gate wirings) are provided in one frame. Since scanning is performed, the time width of the scanning pulse is about 35 μs. In the selected pixel to which the liquid crystal driving voltage is applied in synchronization with the scanning pulse, the voltage of the gate electrode of the TFT connected to the scanning electrode is increased, and the TFT is turned on. At this time, the liquid crystal driving voltage is applied to the display electrode via the source and drain of the TFT. As a result, a pixel capacitor is charged by combining a liquid crystal capacitor formed between the display electrode and the counter electrode and a load capacitor arranged in the pixel. By repeating this operation, the liquid crystal driving voltage is repeatedly applied to the pixel capacitors on the entire panel surface every frame time.
[0003]
In addition, since an AC voltage is required to drive the liquid crystal, a voltage whose polarity is inverted every frame time is applied to the signal electrode. Therefore, the liquid crystal driving frequency is 30 Hz, which is a half of the frame frequency of 60 Hz, and flickering called flicker is seen, which makes it difficult to display. In view of this, a driving method is employed in which the polarity of the liquid crystal driving voltage is alternately inverted for each pixel adjacent to the top, bottom, left, and right. By using this driving method, it is possible to obtain a good display in which flicker is not noticeable. . In the case of a panel of 640 × 480 dots, the polarity of the signal electrode is reversed every 35 μs in one scanning period, so the driving cycle of the signal electrode is 14.4 kHz, which is about 500 times the liquid crystal driving frequency.
[0004]
[Problems to be solved by the invention]
In the prior art, the capacitance at the intersection of the scanning electrode and signal electrode wiring (scanning electrode line, signal electrode line) and the capacitance of the liquid crystal between the wiring and the counter electrode formed on the entire surface of the counter substrate are set for one frame time. Every time, charging / discharging is repeated by the scanning pulse, so that much power is consumed.
[0005]
Therefore, the applicant of the present application has proposed a liquid crystal display device in which power consumption is reduced according to Japanese Patent Application No. 8-62996. The liquid crystal display device includes a display data holding circuit that captures display data based on signals from the scanning electrodes and display data from the signal electrodes and holds the display data. According to this apparatus, since the display data holding circuit holds the binary values “1” and “0”, the scan pulse is applied every frame when the contents of the display data are not changed. Therefore, it is possible to reduce power consumption.
[0006]
However, in the above-described liquid crystal display device, since the applied voltage of the liquid crystal is set to 0 by turning off the TFT elements constituting the switching means, it takes time for the voltage response when turning the TFT elements from on to off. Or the voltage may fluctuate in the off state, which is an obstacle to improving the image quality. Usually, when the TFT element is turned off from on, some voltage is applied to the liquid crystal. This voltage is held in the capacitance of the liquid crystal and gradually attenuates due to the volume resistance of the liquid crystal and the resistance of the TFT element. As a result, if the voltage when the TFT element shifts from on to off is held in the liquid crystal, the response that the liquid crystal applied voltage shifts from on to off becomes very slow, making it difficult to display a moving image. In addition, since the response voltage varies depending on the volume resistance of the liquid crystal applied voltage in the off state and the leakage current of the TFT element, the liquid crystal applied voltage in the off state becomes unstable.
[0007]
An object of the present invention is to provide a liquid crystal display device capable of speeding up a response when a liquid crystal applied voltage changes according to image data.
[0008]
[Means for Solving the Problems]
  In order to achieve the above object, the present invention provides a liquid crystal layer including liquid crystals constituting a plurality of pixels, a pair of substrates disposed opposite to each other with the liquid crystal layer interposed therebetween, and at least one of which is transparent, A plurality of scanning lines that are dispersedly disposed on one of the pair of substrates and transmit a scanning pulse, and are dispersedly disposed on any one of the pair of substrates and intersect the plurality of scanning lines in a matrix. A plurality of signal lines for transmitting image data;
  In a plurality of display areas respectively surrounded by the plurality of scanning lines and the plurality of signal lines,
  A display electrode disposed on one of a pair of substrates;
  A counter electrode disposed opposite to the display electrode with the liquid crystal layer in between,
  A pixel driving switching element connected to the display electrode and a reference line;
A liquid crystal display device comprising:
  AC voltage generating means for applying an AC liquid crystal driving voltage based on the voltage of the reference line to the counter electrode;
  Timing signal generating means for periodically generating a timing signal during a period in which the liquid crystal driving voltage generated from the AC voltage generating means becomes the voltage of the reference line;
  Data holding means for controlling the switching operation of the pixel driving switching element according to the image data held and held in response to the scanning pulse from the scanning line;
  The voltage applied between the display electrode and the counter electrode in response to a timing signal from the timing signal generating means is periodicallyThe voltage at which the charge of the liquid crystal layer is dischargedInitialization means to initializeAnd
  The liquid crystal driving voltage generated from the AC voltage generating means is set with a period during which the voltage of the reference line is set every half cycle.A liquid crystal display device is configured.
[0009]
When configuring the liquid crystal display device, instead of the initialization means, the pixel drive switching element is set in response to the timing signal from the timing signal generation means.PeriodicallyThe pixel driving switching element is provided in response to either the pixel driving image data held in the data holding means or the timing signal from the timing signal generating means.PeriodicallyIt is also possible to provide logic means for controlling the on state.
[0010]
In configuring each liquid crystal display device, the following elements can be added.
[0011]
(1) The pixel driving switching element is composed of a TFT element, and the gate terminal has a switching element.TsuChing signal is input, the drain terminal is connected to the display electrode, the source terminal is connected to the reference line indicating the average voltage of the liquid crystal drive voltage, and the timing signal generating means generates the timing signal from the AC voltage generating means The liquid crystal drive voltage to be generated is generated in synchronization with the timing indicating the average voltage.
[0012]
(2) The pixel driving switching element is composed of a TFT element, and the gate terminal has a switching element.TsuChing signal is input, the drain terminal is connected to the display electrode, the source terminal is connected to the reference line indicating the average voltage of the liquid crystal drive voltage, and the timing signal generating means generates the timing signal from the AC voltage generating means The liquid crystal driving voltage is generated in synchronization with the timing indicating the average voltage, and the generation is stopped at the timing when the voltage applied between the display electrode and the counter electrode becomes zero.
[0013]
(3) The pixel driving switching element is composed of a TFT element, and the gate terminal has a switching element.TsuChing signal is input, the drain terminal is connected to the display electrode, the source terminal is connected to the reference line indicating the average voltage of the liquid crystal drive voltage, and the timing signal generating means generates the timing signal from the AC voltage generating means The generated liquid crystal driving voltage is generated in synchronization with the timing indicating a voltage different from the average voltage, and the generation of the liquid crystal driving voltage generated from the AC voltage generating means is stopped at the timing indicating the average voltage.
[0014]
(4) The pixel driving switching element is composed of a TFT element, and the gate terminal has a switching element.TsuChing signal is input, the drain terminal is connected to the display electrode, the source terminal is connected to the reference line indicating the average voltage of the liquid crystal drive voltage, and the timing signal generating means generates the timing signal from the AC voltage generating means The liquid crystal drive voltage to be generated is generated in synchronization with the timing indicating a voltage different from the average voltage, and the generation is stopped at the timing when the voltage applied between the display electrode and the counter electrode becomes zero.
[0015]
(5) The pixel driving switching element is constituted by a TFT element, image data is input to the gate terminal, the drain terminal is connected to the display electrode, and the source terminal is connected to the reference line indicating the average voltage of the liquid crystal driving voltage. The reset means is composed of a TFT element connected in parallel to the pixel driving switching element, the gate terminal is connected to the timing signal generating means, the drain terminal is connected to the display electrode, and the source terminal is an average of the liquid crystal driving voltage. Connected to a reference line indicating voltage.
[0016]
(6) In the liquid crystal drive voltage generated from the AC voltage generating means, a period indicating an average voltage equal to the average value of AC is set every half period.
[0017]
According to the means described above,During the period when the AC liquid crystal drive voltage becomes the voltage of the reference line,In response to a periodically generated timing signal, the voltage applied between the display electrode and the counter electrode is initialized, the element driving switching element is short-circuited, or the pixel driving switching element is controlled to be on. Therefore, the voltage applied to both ends of the liquid crystal capacitor can be periodically initialized to 0 voltage, and the response can be accelerated when the liquid crystal applied voltage changes from on to off. Good moving images and still images can be displayed. Further, when displaying a still image, power consumption can be reduced by extending the initialization cycle.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
[0019]
FIG. 1 is an overall configuration diagram of a liquid crystal display device showing an embodiment of the present invention. In FIG. 1, the liquid crystal display device is a TFT active matrix type liquid crystal display, and includes a pixel circuit 100, a display unit 110, a signal circuit 200, a scanning circuit 300, an AC voltage circuit 400, a timing circuit 500, a central voltage circuit 600, a counter substrate 700, The pixel circuit 100, the display unit 110, the signal circuit 200, the scanning circuit 300, and the counter substrate TFT substrate 800 are formed on the color panel P. In the present embodiment, only the color panel P and its peripheral circuits are shown, and the specific structure of the color panel P such as an optical system is omitted.
[0020]
The color panel P includes a counter substrate 700 and a TFT substrate 800 as a pair of substrates, and each substrate is disposed to face each other with a liquid crystal layer (not shown) including liquid crystals constituting a plurality of pixels interposed therebetween. Yes. The counter substrate 700 is a transparent substrate, and a transparent electrode is formed on one surface thereof. A pixel circuit 100, a display unit 110, a signal circuit 200, and a scanning circuit 300 are formed on the TFT substrate 800. The pixel circuit 100 includes n × m (n rows and m columns) formed in the display unit 110, and n scanning lines G1 to Gn are distributed and wired in the display unit 110. M signal lines D1 to Dm are distributed and arranged in a matrix. On the display surface of the color panel P, a plurality of display areas A11 to Anm surrounded by the scanning lines G1 to Gn and the signal lines D1 to Dm are formed on the display unit 110 that forms the display area. In this case, assuming that the number of scanning lines is 640 and the number of signal lines is 480, the color panel P constitutes a 640 × 480 dot panel. In each display area, an AC signal line CP, a timing line TMG, and a reference line CNT are wired, the AC signal line CP is connected to the AC voltage circuit 400, the timing line TMG is connected to the timing circuit 500, and the reference line The CNTs are connected to the center voltage circuit 600, respectively.
[0021]
  As shown in FIG. 2, the pixel circuit 100 formed in each display region includes a data holding circuit 120 and a pixel control circuit 130. The data holding circuit 120 is configured to include a transistor 10 and a storage capacitor 20 that are configured by TFTs, and the pixel control circuit 130 is configured by transistors 30 and 40 that are configured by TFTs, display electrodes 40,OppositeAn electrode 70 is provided. When the pixel circuit 100 is the pixel circuit in the n-th row and the m-th column, the gate of the transistor 10 is connected to the scanning line Gn, the drain is connected to the signal line Dm, the source is the gate of the transistor 30 and one end of the storage capacitor 20. It is connected to the. The other end of the storage capacitor 20 is connected to the reference line CNT. The transistors 30 and 40 are connected in parallel to each other, the drain and the source are connected to each other, and each drain is connected to the display electrode.50And each source is connected to a reference line CNT. The gate of the transistor 40 is connected to the timing line TMG. A liquid crystal capacitor CLC is formed between the display electrode 50 and the counter electrode 70, and the counter electrode 70 is connected to the AC signal line CP.
[0022]
The transistor 10 is turned on when the level of the scanning pulse applied to the scanning line Gn is “H”, takes in the image data transmitted to the signal line Dm, and supplies the voltage Vdata according to the image data to the gate of the transistor 30. The voltage is applied and held in the holding capacitor 20. That is, the data holding circuit 120 is configured as data holding means. The transistor 30 is turned on when the level of Vdata is “H”, and is configured as a pixel driving switching element that applies the voltage held in the storage capacitor 20 to the display electrode 50. The transistor 40 is turned on when the level of the timing signal transmitted through the timing line TMG is “H” to short-circuit between the drain and source of the transistor 30, and when the transistor 30 is in the off state, the display electrode 50 and the counter electrode Initializing means for initializing the voltage across 70 to 0V or resetting means for short-circuiting between the drain and source of the transistor 30 is configured. The signal circuit 200 is configured as image data generating means for applying image data to the signal lines D1 to Dm, and the scanning circuit 300 is configured as scanning pulse generating means for sequentially applying scanning pulses to the scanning lines G1 to Gn. Has been.
[0023]
Next, specific configurations of the AC voltage circuit 400, the timing circuit 500, and the center voltage circuit 600 will be described with reference to FIGS.
[0024]
The timing circuit 500 includes monostable multivibrators 501, 502, and 503, a flip-flop 504, an OR gate 505, inverters 506 and 507, and AND gates 508 and 509. A frame cycle is provided at an input terminal of the timing circuit 500. A synchronization signal VS synchronized with a signal defining the above is input, and a 60 Hz timing signal VTMG is periodically output from the output terminal.
[0025]
When the synchronization signal VS is input to the vibrator 501, the output terminals A, B, and C of the vibrators 501, 502, and 503 rise from the input pulses as shown in FIGS. 4 (b) to 4 (d). In response to the edge, pulses having a pulse width designated by each multivibrator are sequentially output. That is, the multivibrators 501 to 503 sequentially output pulses delayed by the pulse width of each output pulse, and each pulse is input to the OR gate 505. Therefore, the OR gate 505 outputs a pulse according to the logical sum of the pulses from the output terminal D as shown in (e).
[0026]
On the other hand, the output pulse of the vibrator 501 is input to the flip-flop 504, and a pulse having a pulse width as shown in (f) is output from the output terminal E of the flip-flop 504. That is, the flip-flop 504 performs an operation of inverting the output at the rising edge of the synchronizing signal VS, and sequentially outputs pulses whose logic is inverted every time the synchronizing signal VS is generated. The output pulse of the flip-flop 504 is input to the AND gate 508 and also input to the AND gate 509 via the inverter 506. An output pulse of the OR gate 505 is input to the other input terminal of the AND gates 508 and 509 via the inverter 507. Therefore, a pulse according to the logical product of the output pulse of the flip-flop 504 and the output pulse of the inverter 507 is output from the output terminal F of the AND gate 508, and the output pulse of the inverter 506 is output from the output terminal G of the AND gate 509. A pulse according to the logical product with the output pulse of the inverter 507 is output. The output pulses of the output terminals D, F, and G are input to the AC voltage circuit 400, respectively. That is, the timing circuit 500 is configured as a timing signal generating means for periodically outputting a high level pulse.
[0027]
The AC voltage circuit 400 includes power supplies 401 and 402 and switches 403, 404, and 405, and a connection point between the power supplies 401 and 402 is connected to the power supply 601 of the central voltage circuit 600 as a reference line CNT. . The positive terminal of the power source 401 is connected to the AC signal line CP through the switch 404, the negative terminal of the power source 402 is connected to the AC signal line CP through the switch 405, and the connection point between the power source 401 and the power source 402 is the switch 403. Is connected to the AC signal line CP.
[0028]
The switch 403 closes the contact when the level of the pulse from the output terminal D of the OR gate 505 is “H”, and the switch 404 is when the level of the pulse from the output terminal F of the AND gate 508 becomes “H”. The contact is closed, and the switch 405 is configured to close the contact when the level of the pulse from the output terminal G of the AND gate 509 becomes “H”. That is, when the contact of the switch 403 is closed, as shown in FIG. 4J, a signal of the reference voltage or the center voltage VCNT corresponding to the output voltage of the power supply 601 is output, and when the contact of the switch 404 is closed, the power supply 601 is output. A voltage VP signal obtained by adding the voltage of the power supply 401 to the voltage of the power supply voltage is output, and when the contact of the switch 405 is closed, the voltage of the power supply 402 (negative voltage) VN is output.
[0029]
That is, the AC voltage circuit 400 is configured as AC voltage generating means that applies an AC voltage VCP having a maximum value VP and a minimum value VN with the center voltage VCNT as a reference, for example, an AC voltage VCP having an effective value 3V as a liquid crystal driving voltage to the counter electrode 70. Has been. Further, the AC voltage VCP is set with a positive period of the voltage VP and a negative period of the voltage VN with the center voltage VCNT in between, and the timing signal VTMG is generated during the period of the center voltage VCNT. .
[0030]
Next, the operation of the pixel circuit 100 will be described with reference to the timing chart of FIG. Note that the cycle of the timing signal VTMG is set to ½ of the cycle of the AC voltage VCP, and is set to a relationship of “H” when the timing signal VTMG is the center voltage. Furthermore, the timing at which the voltage Vdata applied to the gate of the transistor 30 changes depends on the writing of the data holding circuit 120, and the phase of the voltage Vdata and the voltage VCP depends on the position of the pixel even if each voltage is synchronized. Different. Therefore, here, an example will be described in which data is switched at substantially the center timing of the timing signal VTMG.
[0031]
First, a scanning pulse is applied to the scanning line Gn, the transistor 10 is turned on, image data from the signal line Dm is input, and when the voltage Vdata level of the image data is “H”, the transistor 30 is turned on, and the display electrode The voltage Vpix of 50 becomes the voltage VCNT of the reference line CNT. For this reason, the AC voltage VCP is directly applied to the liquid crystal between the display electrode 50 and the counter electrode 70 as the liquid crystal driving voltage VLC. For this reason, as shown in FIG. 6, a voltage (arrow A) of saturation voltage VH (minimum liquid crystal transmittance) and 0 V (maximum liquid crystal transmittance) is alternately applied to the liquid crystal as the effective liquid crystal drive voltage VLC. As a result, the liquid crystal lights up.
[0032]
Next, when the level of the voltage Vdata shifts from “H” to “L”, and the level of the timing signal VTMG is “L”, the transistor 30 is turned off and the transistor 40 is kept off. Has been. As a result, the display electrode 50 is opened in a DC manner, and the liquid crystal drive voltage VLC becomes zero. However, since the liquid crystal capacitance CLC exists between the display electrode 50 and the counter electrode 70, the liquid crystal capacitance CLC holds the voltage when the transistor 30 is turned on transiently. For this reason, the voltage Vpix is maintained at the center voltage VCNT, and the AC voltage VCP is applied to the liquid crystal.
[0033]
Thereafter, when the level of the voltage Vdata changes from “H” to “L” and the level of the timing signal VTMG becomes “H”, the transistor 40 is turned on. As a result, the display electrode 50 is connected to the reference line CNT, the charge charged in the liquid crystal transmission capacitor CLC is discharged, and the charge in the liquid crystal capacitor CLC is initialized to zero. That is, the voltage between the display electrode 50 and the counter electrode 70 is initialized to 0 volts. As a result, the liquid crystal is immediately turned off, and even if an AC voltage is applied to the counter electrode 70 thereafter, the transistors 30 and 40 are maintained in the off state, so the charge of the liquid crystal capacitor CLC is maintained at 0. The voltage Vpix of the display electrode 50 is equal to the voltage VCP of the counter electrode 70. That is, the liquid crystal applied voltage VLC is maintained at 0 voltage, and the liquid crystal is kept off.
[0034]
Thus, in the present embodiment, the transistor 40 is periodically turned on according to the timing signal VTMG, and when the voltage Vdata is “L”, the charge stored in the liquid crystal capacitor CLC is periodically zeroed. Therefore, the response of the liquid crystal drive voltage VLC to the change in the voltage Vdata becomes faster, and even when a moving image or a still image is displayed according to the image data, the moving image or the still image can be displayed in a good state.
[0035]
In the above embodiment, the cycle of the timing signal VTMG corresponding to the cycle of initialization is set to a cycle that is 1/2 of the applied voltage VCP of the counter electrode 70, but the allowable range of response delay of the liquid crystal drive voltage VLC Within can be longer. In this case, as for the waveform of the voltage VCP, the central value or the intermediate value of the voltage VCP may be set to the voltage VCNT at least when the level of the timing signal VTMG is “H”.
[0036]
Further, although the cycle of the voltage VCP is set to 1/30 seconds, it can be set independently of the write timing of the data holding circuit 120. That is, the writing cycle of the data holding circuit 120 differs depending on the data and is not constant, but the cycle of the voltage VCP is set to a certain cycle. Moreover, the cycle of the voltage VCP is related to flicker and power consumption. For this reason, if the cycle of the voltage VCP is shortened, power consumption increases, but flickering flickering can be reduced by increasing the flicker frequency. On the contrary, if the period of the voltage VCP is lengthened, the occurrence of flicker is conspicuous, but the frequency for driving the liquid crystal is lowered, so that the power consumption can be reduced.
[0037]
Next, a second embodiment of the present invention will be described with reference to FIGS.
[0038]
This embodiment uses a timing signal VTMG wider than the pulse width of the timing signal VTMG shown in FIG. 5 as the pulse width of the timing signal VTMG, and even when the level of the voltage Vdata of the data holding circuit 120 is “L”, The transistor 40 is turned on for a short period, and the liquid crystal applied voltage VLC is set to the voltage VL corresponding to the threshold value of the liquid crystal shown in FIG.
[0039]
Specifically, as shown in FIG. 8, the timing circuit 500 is provided with OR gates 511 and 512 instead of the OR gate 505 of FIG. 3, and the OR gate 511 receives output pulses of the multivibrators 502 and 503. The output pulse of the multivibrators 501 and 502 is input to the OR gate 512, and the output pulse of the multivibrator 502 is input to the flip-flop 504.
[0040]
When the timing circuit 500 having the above configuration is used, the timing signal VTMG becomes “H” when the levels of the output terminals A and B become “H”, as shown in FIG. The AC voltage VCP is the maximum value VP when the output terminal F is “H”, and the minimum value VN when the level of the output terminal G is “H”. That is, the timing signal VTMG is set to be “H” at a positive or negative timing with respect to the center voltage VCNT of the AC voltage VCP.
[0041]
In the above configuration, when the voltage Vdata of the data holding circuit 120 becomes “H” and the transistor 30 is turned on, the voltage Vpxi of the display electrode 50 becomes the center voltage VCNT, the AC voltage VCP is applied to the liquid crystal as it is, and the liquid crystal is Light.
[0042]
Next, when the voltage Vdata changes from “H” to “L” and the timing signal VTMG is “L”, both the transistors 30 and 40 are turned off. At this time, the voltage Vpix is the center voltage VCNT, and the voltage VCP is applied to the liquid crystal. Thereafter, when the timing signal VTMG changes from “L” to “H”, the transistor 40 is turned on. At this time, when the voltage of the AC voltage VCP is at a level different from the voltage VCNT, the voltage is directly applied to the liquid crystal. . When the level of the voltage VCP changes to the center voltage VCNT when the timing signal VTMG is in the “H” state, the display electrode 50 is connected to the reference line CNT, and the charge of the liquid crystal capacitance (transmission capacitance) CLC becomes 0. It is initialized.
[0043]
Thereafter, when the voltage Vdata is in the “L” state and the timing signal VTMG periodically becomes “H”, the transistor 40 is periodically switched when the level of the AC voltage VCP is different from the center voltage VCNT. As shown by an arrow B in FIG. 6, the liquid crystal is turned off when a voltage in the range of the saturation voltage VH and the threshold voltage VL is applied as the liquid crystal drive voltage VLC.
[0044]
According to the present embodiment, since the liquid crystal drive voltage VLC is periodically initialized to 0 voltage, the response of the liquid crystal drive voltage VLC to the change in the voltage Vdata can be accelerated, and a good moving image or still image can be obtained. Can be displayed. Further, even when the voltage Vdata is “L”, a voltage in the range of the saturation voltage VH and the threshold voltage VL is applied to the liquid crystal as the liquid crystal driving voltage VLC. The speed can be increased, and even when adapted to a color display, the white balance can be adjusted by adjusting the threshold voltage VL for each color, thereby realizing a high-speed and high-quality liquid crystal display device. be able to.
[0045]
FIG. 10 is a circuit configuration diagram showing another embodiment of the pixel circuit 100 according to the present invention.
[0046]
A pixel circuit 100 shown in FIG. 10 uses an OR gate 60 as logic means instead of the transistor 40, the OR gate 60 is arranged on the gate side of the transistor 30, and one input terminal of the OR gate 60 is connected to the source of the transistor 10. , The other input terminal is connected to the timing line TMG, and the output terminal is connected to the gate of the transistor 30.
[0047]
In the present embodiment, the OR gate 60 is turned on when the level of either the voltage Vdata or the timing signal VTMG is “H”, so that the pixel circuit 100 shown in FIG. 2 is used. The same effect can be obtained.
[0048]
Further, in the present embodiment, the transistor connected to the display electrode 50 is only the transistor 30, and the leakage current and noise can be reduced as compared with the case where the number of transistors connected to the display electrode 10 is two. It can contribute to the improvement of image quality.
[0049]
In each of the above embodiments, the center voltage VCNT is used as the voltage applied to the reference line CNT. However, the voltage applied to the reference line CNT is an average voltage equal to the average value of the AC voltage VCP. A voltage of 0V can also be used.
[0050]
Further, when displaying a still image in each of the above embodiments, power consumption can be reduced by extending the initialization cycle.
[0051]
In each embodiment, since the voltage corresponding to the threshold voltage VL and the saturation voltage VH in the liquid crystal driving voltage VLC can be set independently, a good color balance can be obtained when displaying a color image. That is, when the amplitude value of the voltage VCP is changed, both the voltage corresponding to the saturation voltage VH and the voltage corresponding to the threshold voltage VL change. On the other hand, when the pulse width of the timing signal VTMG is changed, the voltage corresponding to the threshold voltage VL changes. Therefore, when Vdata is “H”, the amplitude value of the voltage VCP is changed to match the saturation voltage of the liquid crystal. Next, when Vdata is “L”, the pulse width of the timing signal VTMG is changed. The voltage corresponding to the threshold value of the liquid crystal can be adjusted.
[0052]
【The invention's effect】
  As explained above, according to the present invention,In initializing the voltage applied between the display electrode and the counter electrode in response to the timing signal to the voltage at which the charge of the liquid crystal layer is periodically discharged, the liquid crystal drive voltage is the voltage of the reference line every half cycle. Set the period to becomeSince the initialization is performed, when the liquid crystal driving voltage changes according to the image data, the response speed can be increased, and a moving image or a still image can be displayed in a good state.
[Brief description of the drawings]
FIG. 1 is an overall configuration diagram of a liquid crystal display device according to an embodiment of the present invention.
FIG. 2 is a circuit configuration diagram of a pixel circuit.
FIG. 3 is a circuit configuration diagram of a timing circuit and an AC voltage circuit.
FIG. 4 is a timing chart for explaining the operation of the timing circuit and the AC voltage circuit.
FIG. 5 is a timing chart for explaining the operation of the pixel circuit;
FIG. 6 is a characteristic diagram showing a relationship between a liquid crystal driving voltage and a liquid crystal transmittance.
FIG. 7 is a timing chart for explaining the operation of another embodiment of the pixel circuit;
FIG. 8 is a circuit configuration diagram showing another embodiment of the timing circuit.
9 is a timing chart for explaining the operation of the timing circuit and the AC voltage circuit shown in FIG.
FIG. 10 is a circuit configuration diagram showing another embodiment of the pixel circuit.
[Explanation of symbols]
10, 30, 40 Transistor (TFT)
20 Retention capacity
50 display electrode
60 OR gate
70 Counter electrode
100 pixel circuit
200 Signal circuit
300 Scanning circuit
400 AC voltage circuit
500 Timing circuit
600 Center voltage circuit

Claims

A liquid crystal layer including liquid crystals constituting a plurality of pixels, a pair of substrates disposed opposite to each other with the liquid crystal layer therebetween, and at least one of the substrates being transparent, and dispersed on one of the pair of substrates A plurality of scanning lines that transmit scanning pulses, and a plurality of signal lines that are arranged dispersedly on one of the pair of substrates and that cross the plurality of scanning lines in a matrix and transmit image data;
In a plurality of display areas respectively surrounded by the plurality of scanning lines and the plurality of signal lines,
A display electrode disposed on one of a pair of substrates;
A counter electrode disposed opposite to the display electrode with the liquid crystal layer in between,
A pixel driving switching element connected to the display electrode and a reference line;
A liquid crystal display device comprising:
AC voltage generating means for applying an AC liquid crystal driving voltage based on the voltage of the reference line to the counter electrode;
Timing signal generating means for periodically generating a timing signal during a period in which the liquid crystal driving voltage generated from the AC voltage generating means becomes the voltage of the reference line;
Data holding means for controlling the switching operation of the pixel driving switching element according to the image data held and held in response to the scanning pulse from the scanning line;
Initialization means for periodically initializing a voltage applied between the display electrode and the counter electrode in response to a timing signal from the timing signal generating means to a voltage at which the charge of the liquid crystal layer is discharged ; Have
A liquid crystal display device in which a period during which the voltage of the reference line is set every half cycle is set in the liquid crystal driving voltage generated from the AC voltage generating means .

A liquid crystal layer including liquid crystals constituting a plurality of pixels, a pair of substrates disposed opposite to each other with the liquid crystal layer therebetween, and at least one of the substrates being transparent, and dispersed on one of the pair of substrates A plurality of scanning lines that transmit scanning pulses, and a plurality of signal lines that are arranged dispersedly on one of the pair of substrates and that cross the plurality of scanning lines in a matrix and transmit image data;
In a plurality of display areas respectively surrounded by the plurality of scanning lines and the plurality of signal lines,
A display electrode disposed on one of a pair of substrates;
A counter electrode disposed opposite to the display electrode with the liquid crystal layer in between,
A pixel driving switching element connected to the display electrode and a reference line;
A liquid crystal display device comprising:
AC voltage generating means for applying an AC liquid crystal driving voltage based on the voltage of the reference line to the counter electrode;
Timing signal generating means for periodically generating a timing signal during a period in which the liquid crystal driving voltage generated from the AC voltage generating means becomes the voltage of the reference line;
Data holding means for controlling the switching operation of the pixel driving switching element according to the image data held and held in response to the scanning pulse from the scanning line;
In response to the timing signal from the timing signal generating means, the pixel driving switching element is periodically short-circuited, and the voltage applied between the display electrode and the counter electrode is periodically charged to the liquid crystal layer. Resetting means for initializing to a discharged voltage ,
A liquid crystal display device in which a period during which the voltage of the reference line is set every half cycle is set in the liquid crystal driving voltage generated from the AC voltage generating means .

A liquid crystal layer including liquid crystals constituting a plurality of pixels, a pair of substrates disposed opposite to each other with the liquid crystal layer therebetween, and at least one of the substrates being transparent, and dispersed on one of the pair of substrates A plurality of scanning lines that transmit scanning pulses, and a plurality of signal lines that are arranged dispersedly on one of the pair of substrates and that cross the plurality of scanning lines in a matrix and transmit image data;
In a plurality of display areas respectively surrounded by the plurality of scanning lines and the plurality of signal lines,
A display electrode disposed on one of a pair of substrates;
A counter electrode disposed opposite to the display electrode with the liquid crystal layer in between,
A pixel driving switching element connected to the display electrode and a reference line;
A liquid crystal display device comprising:
AC voltage generating means for applying an AC liquid crystal driving voltage based on the voltage of the reference line to the counter electrode;
Timing signal generating means for periodically generating a timing signal during a period in which the liquid crystal driving voltage generated from the AC voltage generating means becomes the voltage of the reference line;
Data holding means for controlling the switching operation of the pixel driving switching element according to the image data held and held in response to the scanning pulse from the scanning line;
And a logic means for controlling in response the pixel-driving switching element to on-state to either one of the timing signals from the image data and the timing signal generating means for driving pixels held in said data holding means ,
The pixel driving switching element is periodically turned on in response to the timing signal, and the voltage applied between the display electrode and the counter electrode is periodically discharged from the liquid crystal layer. Initialized to voltage,
A liquid crystal display device in which a period during which the voltage of the reference line is set every half cycle is set in the liquid crystal driving voltage generated from the AC voltage generating means .

The pixel driving switching element is composed of a TFT element, a switching signal is input to the gate terminal, the drain terminal is connected to the display electrode, and the source terminal is connected to the reference line indicating the average voltage of the liquid crystal driving voltage. 4. The liquid crystal display device according to claim 1, wherein the timing signal of the timing signal generating means is generated in synchronism with the timing at which the liquid crystal driving voltage generated from the AC voltage generating means indicates the average voltage.

The pixel driving switching element is composed of a TFT element, a switching signal is input to the gate terminal, the drain terminal is connected to the display electrode, and the source terminal is connected to the reference line indicating the average voltage of the liquid crystal driving voltage. The timing signal of the timing signal generating means is generated in synchronization with the timing at which the liquid crystal driving voltage generated from the AC voltage generating means indicates the average voltage, and the voltage applied between the display electrode and the counter electrode becomes zero. The liquid crystal display device according to claim 1, 2 or 3, wherein the generation is stopped.

The pixel driving switching element is composed of a TFT element, a switching signal is input to the gate terminal, the drain terminal is connected to the display electrode, and the source terminal is connected to the reference line indicating the average voltage of the liquid crystal driving voltage. The timing signal of the timing signal generating means is generated in synchronization with the timing at which the liquid crystal driving voltage generated from the AC voltage generating means is different from the average voltage, and the liquid crystal driving voltage generated from the AC voltage generating means has the average voltage. 4. A liquid crystal display device according to claim 1, wherein the generation is stopped at the timing shown.

The pixel driving switching element is composed of a TFT element, a switching signal is input to the gate terminal, the drain terminal is connected to the display electrode, and the source terminal is connected to the reference line indicating the average voltage of the liquid crystal driving voltage. The timing signal of the timing signal generating means is generated in synchronization with the timing at which the liquid crystal driving voltage generated from the AC voltage generating means is different from the average voltage, and the voltage applied between the display electrode and the counter electrode is The liquid crystal display device according to claim 1, 2 or 3, wherein the generation is stopped at a timing of zero.

The pixel drive switching element is composed of a TFT element, image data is input to the gate terminal, the drain terminal is connected to the display electrode, and the source terminal is connected to the reference line indicating the average voltage of the liquid crystal drive voltage, and reset The means is composed of a TFT element connected in parallel with the pixel driving switching element, the gate terminal is connected to the timing signal generating means, the drain terminal is connected to the display electrode, and the source terminal indicates the average voltage of the liquid crystal driving voltage. The liquid crystal display device according to claim 2, wherein the liquid crystal display device is connected to a reference line.