JP3653540B2 - Manufacturing method of semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、1つのワードゲートに対して2つの電荷蓄積領域を有する不揮発性記憶装置がアレイ状に配置されたメモリ領域と、ロジック回路領域とを含む半導体装置の製造方法に関する。
【0002】
【背景技術および発明が解決しようとする課題】
不揮発性半導体記憶装置のひとつのタイプとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層体からなり、前記窒化シリコン層に電荷がトラップされるMONOS(Metal Oxide Nitride Oxide Semiconductor)型もしくはSONOS(Silicon Oxide Nitride Oxide Silicon)型と呼ばれるタイプがある。
【0003】
MONOS型の不揮発性半導体記憶装置として、図22に示すデバイスが知られている(文献:Y.Hayashi,et al ,2000 Symposium on VLSI Technology Digest of Technical Papers p.122−p.123)。
【0004】
このMONOS型のメモリセル100は、半導体基板10上に第1ゲート絶縁層12を介してワードゲート14が形成されている。そして、ワードゲート14の両側には、それぞれサイドウォール状の第1コントロールゲート20と第2コントロールゲート30とが配置されている。第1コントロールゲート20の底部と半導体基板10との間には、第2ゲート絶縁層22が存在し、第1コントロールゲート20の側面とワードゲート14との間には絶縁層24が存在する。同様に、第2コントロールゲート30の底部と半導体基板10との間には、第2ゲート絶縁層22が存在し、第2コントロールゲート30の側面とワードゲート14との間には絶縁層24が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート20とコントロールゲート30との間の半導体基板10には、ソース領域またはドレイン領域を構成する不純物層16,18が形成されている。
【0005】
このように、ひとつのメモリセル100は、ワードゲート14の側面に2つのMONOS型メモリ素子を有する。また、これらの2つのMONOS型メモリ素子は独立に制御される。したがって、ひとつのメモリセル100は、2ビットの情報を記憶することができる。
【0006】
本発明の目的は、2つの電荷蓄積領域を有するMONOS型の不揮発性記憶装置を含む半導体装置の製造方法であって、MONOS型のメモリセルを含むメモリ領域と、メモリの周辺回路などを含むロジック回路領域とを同一基板上に形成する方法を提供することにある。
【0007】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、
不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、以下の工程をこの順序で含む。
【0008】
半導体層の上方に第1絶縁層を形成する工程、
前記第1絶縁層の上方に第1導電層を形成する工程、
前記第1導電層の上方にストッパ層を形成する工程、
前記ロジック回路領域内の前記ストッパ層を除去する工程、
前記ロジック回路領域内の前記第1導電層をパターニングして、該ロジック回路領域内に絶縁ゲート電界効果トランジスタのゲート電極を形成する工程、
少なくとも前記ゲート電極の両側面にサイドウォール絶縁層を形成する工程、
少なくとも前記ゲート電極を覆うように前記ロジック回路領域内に保護絶縁層を形成する工程、
前記メモリ領域内の前記ストッパ層と前記第1導電層とをパターニングする工程、
前記メモリ領域と前記ロジック回路領域との全面にONO膜を形成する工程、
前記ONO膜の上方に第2導電層を形成する工程、
前記第2導電層を異方性エッチングすることにより、少なくとも前記メモリ領域内の前記第1導電層の両側面に、前記ONO膜を介してサイドウォール状のコントロールゲートを形成する工程、
前記ロジック回路領域内の前記保護絶縁層を除去する工程、
前記不揮発性記憶装置のソース領域またはドレイン領域となる第1不純物層と、前記絶縁ゲート電界効果トランジスタのソース領域またはドレイン領域となる第2不純物層とを形成する工程、
前記第1不純物層と前記第2不純物層と前記ゲート電極との表面にシリサイド層を形成する工程、
前記メモリ領域と前記ロジック回路領域との全面に第2絶縁層を形成する工程、
前記メモリ領域内の前記ストッパ層は露出し、かつ、前記ロジック回路領域内の前記ゲート電極は露出しないように、前記第2絶縁層を研磨する工程、
前記メモリ領域内の前記ストッパ層を除去する工程、
前記メモリ領域内の前記第1導電層をパターニングして、該メモリ領域内に前記不揮発性記憶装置のワードゲートを形成する工程。
【0009】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。まず、本発明の実施の形態にかかる製造方法について説明する前に、この製造方法によって得られる半導体装置について説明する。
【0010】
図1は、半導体装置のメモリ領域のレイアウトを示す平面図である。図2は、本実施の形態に係る半導体装置の一部分を示す平面図である。図3は、図2のA−A線に沿った断面図である。
【0011】
図1〜図3に示す半導体装置は、MONOS型不揮発性記憶装置(以下、「メモリセル」という)100が複数の行および列に格子状に配列されてメモリセルアレイを構成しているメモリ領域1000と、メモリの周辺回路などを含むロジック回路領域2000とを含む。
【0012】
(デバイスの構造)
まず、図1を参照しながら、メモリ領域1000のレイアウトについて説明する。
【0013】
図1には、メモリ領域1000の一部である第1のブロックB1と、これに隣り合う第2のブロックB2とが示されている。第1のブロックB1と第2のブロックB2との間の一部領域には、素子分離領域300が形成されている。各ブロックB1,B2においては、X方向(行方向)に延びる複数のワード線50(WL)と、Y方向(列方向)に延びる複数のビット線60(BL)とが設けられている。一本のワード線50は、X方向に配列された複数のワードゲート14に接続されている。ビット線60は不純物層16,18によって構成されている。
【0014】
第1および第2コントロールゲート20,30を構成する導電層40は、各不純物層16,18を囲むように形成されている。すなわち、第1,第2コントロールゲート20,30は、それぞれY方向に延びており、1組の第1,第2コントロールゲート20,30の一方の端部は、X方向に延びる導電層によって互いに接続されている。また、1組の第1,第2コントロールゲート20,30の他方の端部はともに1つの共通コンタクト部200に接続されている。したがって、各第1,第2コントロールゲート20,30は、メモリセルのコントロールゲートの機能と、Y方向に配列された各コントロールゲートを接続する配線としての機能とを有する。
【0015】
単一のメモリセル100は、1つのワードゲート14と、このワードゲート14の両側に形成された第1,第2コントロールゲート20,30と、これらのコントロールゲート20,30の外側であって、半導体基板内に形成された不純物層16,18とを含む。そして、不純物層16,18は、それぞれ隣り合うメモリセル100によって共有される。
【0016】
Y方向に互いに隣り合う不純物層16であって、ブロックB1に形成された不純物層16とブロックB2に形成された不純物層16とは、半導体基板内に形成されたコンタクト用不純物層400によって互いに電気的に接続されている。このコンタクト用不純物層400は、不純物層16に対し、コントロールゲートの共通コンタクト部200とは反対側に形成される。
【0017】
このコンタクト用不純物層400上には、コンタクト350が形成されている。不純物層16によって構成されたビット線60は、このコンタクト350によって、上層の配線層に電気的に接続される。
【0018】
同様に、Y方向に互いに隣り合う2つの不純物層18は、共通コンタクト部200が配置されていない側において、図示しないコンタクト用不純物層によって互いに電気的に接続されている。
【0019】
図1からわかるように、1つのブロックにおいて、複数の共通コンタクト部200の平面レイアウトは、不純物層16と不純物層18とで交互に異なる側に形成され、千鳥配置となる。同様に、1つのブロックにおいて、複数のコンタクト用不純物層400の平面レイアウトは、不純物層16と不純物層18とで交互に異なる側に形成され、千鳥配置となる。
【0020】
次に、図2および図3を参照しながら、半導体装置の平面構造および断面構造について説明する。メモリ領域1000と隣り合う位置に、例えばメモリの周辺回路を構成するロジック回路領域2000が形成されている。メモリ領域1000とロジック回路領域2000とは、素子分離領域300によって電気的に分離されている。メモリ領域1000には、少なくともメモリセル100が形成されている。ロジック回路領域2000には、少なくともロジック回路を構成する絶縁ゲート電界効果トランジスタ(以下、「MOSトランジスタ」という)500が形成されている。
【0021】
まず、メモリ領域1000について説明する。
【0022】
メモリセル100は、半導体基板10の上方に第1ゲート絶縁層12を介して形成されたワードゲート14と、半導体基板10内に形成された、ソース領域またはドレイン領域を構成する不純物層16,18と、ワードゲート14の両側に沿ってそれぞれ形成された、サイドウォール状の第1および第2のコントロールゲート20,30とを含む。また、不純物層16,18上には、シリサイド層92が形成されている。
【0023】
第1コントロールゲート20は、半導体基板10の上方に第2ゲート絶縁層22を介して形成され、かつ、ワードゲート14の一方の側面に対してサイド絶縁層24を介して形成されている。同様に、第2コントロールゲート30は、半導体基板10の上方に第2ゲート絶縁層22を介して形成され、かつ、ワードゲート14の他方の側面に対してサイド絶縁層24を介して形成されている。
【0024】
第2ゲート絶縁層22およびサイド絶縁層24は、ONO膜である。具体的には、第2ゲート絶縁層22およびサイド絶縁層24は、ボトム酸化シリコン層(第1酸化シリコン層)、窒化シリコン層、トップ酸化シリコン層(第2酸化シリコン層)の積層膜である。
【0025】
第2ゲート絶縁層22の第1酸化シリコン層は、チャネル領域と電荷蓄積領域との間に電位障壁(potential barrier)を形成する。第2ゲート絶縁層22の窒化シリコン層は、キャリア(たとえば電子)をトラップする電荷蓄積領域として機能する。第2ゲート絶縁層22の第2酸化シリコン層は、コントロールゲートと電荷蓄積領域との間に電位障壁(potential barrier)を形成する。
【0026】
サイド絶縁層24は、ワードゲート14と、コントロールゲート20,30とをそれぞれ電気的に分離させる。また、サイド絶縁層24の上端は、ワードゲート14と第1,第2コントロールゲート20,30とのショートを防ぐために、コントロールゲート20,30の上端に比べ、半導体基板10に対して上方に位置している。
【0027】
サイド絶縁層24と第2ゲート絶縁層22とは、同一の成膜工程で形成され、それぞれの層構造は等しくなる。
【0028】
そして、隣り合うメモリセル100において、隣り合う第1コントロールゲート20と第2コントロールゲート30との間には、埋め込み絶縁層70が形成される。この埋め込み絶縁層70は、少なくともコントロールゲート20,30が露出しないようにこれらを覆っている。具体的には、埋込み絶縁層70の上面は、サイド絶縁層24の上端より半導体基板10に対して上方に位置している。埋込み絶縁層70をこのように形成することで、第1,第2コントロールゲート20,30と、ワードゲート14およびワード線50との電気的分離をより確実に行うことができる。
【0029】
共通コンタクト部200には、コントロールゲート20,30に所定の電位を供給するための導電層が形成される。共通コンタクト部200は、第1コンタクト絶縁層212、第2コンタクト絶縁層210、第1コンタクト導電層214、第2コンタクト導電層232、第3コンタクト絶縁層252および第3コンタクト導電層260から構成されている。
【0030】
第1コンタクト絶縁層212は、第1ゲート絶縁層12と同一の工程で形成される。
【0031】
第2コンタクト絶縁層210は、第2ゲート絶縁層22およびサイド絶縁層24と同一の工程で形成される。従って、第2コンタクト絶縁層210は、第1酸化シリコン層,窒化シリコン層および第2酸化シリコン層の積層体から構成されている。
【0032】
第1コンタクト導電層214は、ワードゲート14と同一の工程で形成される。第1コンタクト導電層214は、第2コンタクト絶縁層210の外側に形成されている。
【0033】
第2コンタクト導電層232は、第2コンタクト絶縁層210の内側に形成されている。第2コンタクト導電層232は、第1,第2コントロールゲート20,30の形成と同一の工程によって、これらのコントロールゲート20,30と連続するように形成される。従って、第2コンタクト導電層232と、コントロールゲート20,30とは、同一の材質で形成されている。
【0034】
第3コンタクト絶縁層252は、第2コンタクト導電層232の内側に形成されている。第3コンタクト絶縁層252は、サイドウォール絶縁層152と同一の工程によって形成される。
【0035】
第3コンタクト導電層260は、ワード線50と同一の工程で形成され、第1コンタクト導電層214と第2コンタクト導電層232とに接続されている。
【0036】
ロジック回路領域2000においては、MOSトランジスタ500が形成されている。MOSトランジスタ500は、半導体基板10の上方に第3ゲート絶縁層122を介して形成されたゲート電極142と、半導体基板10内に形成されたソース領域またはドレイン領域を構成する不純物層162,182と、ゲート電極142の両側面に沿ってそれぞれ形成されたサイドウォール絶縁層152とを含む。さらに、不純物層162,182の上面にはシリサイド層192が形成され、ゲート電極142の上面にはシリサイド層194が形成されている。
【0037】
ロジック回路領域2000においては、MOSトランジスタ500は絶縁層270によって覆われている。この絶縁層270は、埋込み絶縁層70と同一の工程で形成される。
【0038】
メモリ領域1000とロジック回路領域2000との境界領域には、図2および図3に示すように、ワードゲート14およびゲート電極142と同一の材質からなる境界部140bが形成される。この境界部140bは、ワードゲート14およびゲート電極142と同一の成膜工程で形成される。また、境界部140bの少なくとも一部は、素子分離領域300の上方に形成される。
【0039】
境界部140bの一方の側面(メモリ領域1000側)には、コントロールゲート20,30と同一の材質のサイドウォール状導電層20aが形成されている。このサイドウォール状導電層20aは、Y方向に延びており、共通コンタクト部200を介して隣り合うコントロールゲート30と電気的に接続されている。このサイドウォール状導電層20aは、メモリセルのコントロールゲートとしては利用されない。しかしながら、サイドウォール状導電層20aを隣り合うコントロールゲート30と電気的に接続させることによって、サイドウォール状導電層20aと隣り合うコントロールゲート30の電気特性を、他のコントロールゲートの電気特性と等しくすることができる。
【0040】
また、境界部140bの他の側面(ロジック回路領域2000側)には、MOSトランジスタ500のサイドウォール絶縁層152の形成と同一の工程によって形成されたサイドウォール状絶縁層152が形成されている。
【0041】
メモリセル100およびMOSトランジスタ500などが形成された半導体基板10上には、層間絶縁層72が形成されている。そして、層間絶縁層72には、例えば共通コンタクト部200の第3コンタクト導電層260に到達するコンタクトホールが形成されている。このコンタクトホール内に、タングステンプラグまたは銅プラグなどの導電層82が充填され、この導電層82は層間絶縁層72上に形成された配線層80と接続されている。
【0042】
(半導体装置の製造方法)
次に、図4〜図21を参照しながら、本実施の形態に係る半導体装置の製造方法について説明する。各断面図は、図2のA−A線に沿った部分に対応する。図4〜図21において、図1〜図3で示す部分と実質的に同じ部分には同じ符号を付し、重複する記載は省略する。
【0043】
(1)図4に示すように、まず、半導体基板10の表面に、トレンチアイソレーション法によって素子分離領域300を形成する。次いで、イオン注入によって、コンタクト用不純物層400(図1参照)を半導体基板10内に形成する。
【0044】
次いで、半導体基板10の表面に絶縁層120、ドープトポリシリコンからなるゲート層140、および後のCMP工程におけるストッパ層S100を形成する。ストッパ層S100としては、たとえば窒化シリコン層を用いることができる。
【0045】
(2)図5に示すように、ストッパ層S100をメモリ領域1000に残すようにパターニングする。次いで、公知のリソグラフィーおよびエッチングによってロジック回路領域2000におけるゲート層140(図4参照)をパターニングする。この工程では、ロジック回路領域2000においては、MOSトランジスタのゲート電極142が形成され、メモリ領域1000においては、ストッパ層S100によってゲート層140がパターニングされずに残る。
【0046】
次いで、N型不純物を半導体基板10にドープすることで、ロジック回路領域2000においてソース領域およびドレイン領域のエクステンション層161,181が形成される。
【0047】
(3)図6に示すように、公知の方法により、ロジック回路領域2000のゲート電極142の両側面にサイドウォール絶縁層152を形成する。具体的には、メモリ領域1000およびロジック回路領域2000において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層(図示せず)を全面的に形成する。次いで、この絶縁層を異方性エッチングによって全面的にエッチングすることにより、ロジック回路領域2000において、ゲート電極142の両側面にサイドウォール絶縁層152が形成される。また、この工程で、メモリ領域1000とロジック回路領域2000との境界にあるゲート層140の端部にもサイドウォール絶縁層152が形成される。
【0048】
(4)図7に示すように、メモリ領域1000およびロジック回路領域2000において、窒化シリコンなどからなる膜状の第1保護絶縁層280を全面的に形成する。次いで、図8に示すように、酸化シリコンまたは酸化窒化シリコンなどからなる第2保護絶縁層290を形成する。さらに、図9に示すように、CMP法によってストッパ層S100が露出するまで、第2保護絶縁層290および第1保護絶縁層280を研磨する。
【0049】
この工程で、ロジック回路領域2000では、ゲート電極142およびサイドウォール絶縁層152などが形成された半導体基板10上に、第1および第2保護絶縁層280,290が積層される。また、メモリ領域1000では、ゲート層140がストッパ層S100によって覆われている。
【0050】
(5)次いで、所定のパターンのレジスト層(図示しない)を形成する。次いで、図10に示すように、このレジスト層をマスクとして、メモリ領域1000におけるゲート層140をパターニングして、ワードゲート層140aを形成する。この工程においては、図11の平面図に示すように、メモリ領域1000では、ゲート層140およびストッパ層S100の積層体に開口部160,180が形成されることで、ワードゲート層140aおよびストッパ層S100がパターニングされる。また、ロジック回路領域2000では、開口部は形成されない。
【0051】
開口部160,180は、後のイオン注入によって不純物層が形成される領域にほぼ対応している。そして、後の工程で、開口部160,180の側面に沿ってサイド絶縁層とコントロールゲートとが形成される。
【0052】
また、この工程では、図10に示すように、メモリ領域1000とロジック回路領域2000との境界をなす素子分離領域300上に、ゲート層140と同じ材質からなる境界部140bと、この境界部140b上のストッパ層S100とが形成される。
【0053】
(6)図12に示すように、メモリ領域1000およびロジック回路領域2000において、ONO膜220を全面的に形成する。ONO膜220は、第1酸化シリコン層、窒化シリコン層および第2酸化シリコン層を順次堆積させることで形成される。第1酸化シリコン層は、たとえば熱酸化法、CVD法を用いて成膜することができる。窒化シリコン層は、たとえばCVD法によって成膜することができる。第2酸化シリコン層は、CVD法、たとえば高温酸化法(HTO)を用いて成膜することができる。これらの各層を成膜した後アニール処理を行い、各層を緻密化することが好ましい。
【0054】
これらの第1酸化シリコン層、窒化シリコン層および第2酸化シリコン層からなるONO膜220は、後のパターニングによって、図3に示すように、コントロールゲート20,30のための第2ゲート絶縁層22およびサイド絶縁層24、ならびに第2コンタクト絶縁層210を構成する。
【0055】
(7)図13に示すように、ドープトポリシリコン層230を、ONO膜220上に全面的に形成する。次いで、共通コンタクト部が形成される領域に、第1レジスト層R100を形成する。
【0056】
(8)図14に示すように、ドープトポリシリコン層230(図13参照)を異方性エッチングによって全面的にエッチングすることにより、第1および第2コントロールゲート20,30を構成する導電層40(図1参照)および第2コンタクト導電層232(図3参照)を形成する。すなわち、この工程では、メモリ領域1000の開口部160,180(図11参照)の側面に沿って、サイド絶縁層24を介在させた状態で、第2ゲート絶縁層22上にサイドウォール状のコントロールゲート20,30が形成される。このとき、コントロールゲート20,30の上端は、ワードゲート層140aの上面に対し低くなるように形成される。そして、同一の工程で、第1レジスト層R100でマスクされた部分には、コントロールゲート20,30と連続する、共通コンタクト部のための第2コンタクト導電層232が形成される。次いで、第1レジスト層R100を除去する。
【0057】
(9)図15に示すように、メモリ領域1000およびロジック回路領域2000において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層250を全面的に形成する。
【0058】
次いで、図16に示すように、絶縁層250(図15参照)を異方性エッチングによって全面的にエッチングすることにより、メモリ領域1000において、コントロールゲート20,30上に絶縁層25が形成され、さらに、第2コンタクト導電層232上に第3コンタクト絶縁層252が形成される。また、ロジック回路領域2000は、少なくとも第1および第2保護絶縁層280,290によって覆われている。
【0059】
(10)図17に示すように、メモリ領域1000に第2レジスト層R200を形成してマスクした後、ロジック回路領域2000における第2保護絶縁層290(図16参照)をエッチングによって除去する。このとき、第2レジスト層R200は、そのロジック回路領域2000側の端部が境界部140b上に位置するように形成される。このように第2レジスト層R200を形成することにより、第2保護絶縁層290を完全に除去できる。その後、第2レジスト層R200を除去する。
【0060】
(11)図18に示すように、メモリ領域1000に第3レジスト層R300を形成した後、ロジック回路領域2000における第1保護絶縁層280(図17参照)を除去する。このとき、第3レジスト層R300は、そのロジック回路領域2000側の端部が境界部140bよりロジック回路領域2000側の素子分離領域300上に位置するように形成される。第3レジスト層R300をこのように形成する理由は以下による。すなわち、第1保護絶縁層280が窒化シリコンからなる場合には、熱りん酸によってこれを除去できる。そして、ストッパ層S100も窒化シリコンから構成されているので、第1保護絶縁層280を除去する際にメモリ領域1000とロジック回路領域2000との境界領域のストッパ層S100が除去されないように、第3レジスト層R300は境界部140b上のストッパ層S100を覆うように形成される。その後、第3レジスト層R300を除去する。
【0061】
(12)さらに、図19に示すように、不純物、たとえばN型不純物を全面的にイオン注入することにより、半導体基板10内に、メモリ領域1000のソース領域またはドレイン領域を構成する不純物層16,18、およびロジック回路領域2000のソース領域またはドレイン領域を構成する不純物層162,182を形成する。
【0062】
そして、不純物層16,18,162,182の露出面およびゲート電極142の上面に、公知の方法により、チタン,コバルトなどのシリサイド層92,192,194を形成することができる。このようにして、MOSトランジスタ500が形成される。このとき、コントロールゲート20,30の表面には、絶縁層25が形成されているため、コントロールゲート20,30上にはシリサイド層が形成されない。
【0063】
(13)次いで、メモリ領域1000およびロジック回路領域2000において、酸化シリコン、窒化酸化シリコンなどの絶縁層270(図20参照)を全面的に形成する。絶縁層270は、ストッパ層S100を覆うように形成される。
【0064】
次いで、図20に示すように、絶縁層270をCMP法を用いて、ストッパ層S100が露出するまで研磨し、絶縁層270を平坦化する。また、ロジック回路領域2000においては、MOSトランジスタ500は絶縁層270によって覆われている。
【0065】
そして、コントロールゲート20,30をはさんで対向するサイド絶縁層24,24間には埋込み絶縁層70が形成される。この工程によって、第1,第2コントロールゲート20,30は埋込み絶縁層70によって完全に覆われるとともに、第2コンタクト導電層232が露出する。
【0066】
(14)図21に示すように、ストッパ層S100(図20参照)を熱りん酸で除去する。次いで、メモリ領域1000およびロジック回路領域2000においてドープドポリシリコン層からなる導電層を形成する。
【0067】
次いで、前記ドープトポリシリコン層上にパターニングされたレジスト層R400を形成する。レジスト層R400をマスクとして、前記ドープトポリシリコン層をパターニングすることにより、ワード線50と第3コンタクト導電層260とが形成される。
【0068】
引き続き、レジスト層R400をマスクとして、ワードゲート層140a(図20参照)のエッチングが行われる。このエッチングにより、ワード線50が上方に形成されないワードゲート層140aが除去される。その結果、アレイ状に配列したワードゲート14を形成することができる。ワードゲート層140aの除去領域は、後に形成されるP型不純物層(素子分離用不純物層)15の領域と対応する(図2参照)。
【0069】
尚、このエッチング工程では、第1,第2のコントロールゲート20、30をなす導電層40は、埋込み絶縁層70で覆われているために、エッチングされずに残る。また、ロジック回路領域2000のMOSトランジスタ500は、絶縁層270によって完全に覆われているため、このエッチングによって影響を受けることは無い。
【0070】
次いで、P型不純物を半導体基板10に全面的にドープする。これにより、Y方向におけるワードゲート14の相互間の領域にP型不純物層(素子分離用不純物層)15(図2参照)が形成される。このP型不純物層15によって、不揮発性半導体記憶装置100相互の素子分離がより確実に行われる。
【0071】
(15)次いで、層間絶縁層を形成した後、公知の方法でコンタクトホールを形成し、コンタクトホール内の導電層および配線層を形成できる。例えば、図3に示すように、層間絶縁層72にコンタクトホールを形成した後、共通コンタクト部200と接続された導電層82および配線層80を形成する。この工程では、ロジック回路領域2000においても同様にコンタクト部および配線層を形成することができる。
【0072】
以上の工程により、図1から図3に示す半導体装置を製造することができる。
【0073】
この製造方法による利点は以下の通りである。
【0074】
第1に、前記(12)の工程によって、メモリセル100のソース領域またはドレイン領域16,18と、MOSトランジスタ500のソース領域またはドレイン領域162,182とを形成するイオン注入工程を同一の工程で行うことができる。
【0075】
第2に、前記(12)の工程によって、メモリセル100のソース領域またはドレイン領域16,18と、MOSトランジスタ500のゲート電極142およびソース領域またはドレイン領域162,182との上にシリサイド層を自己整合的に形成する工程を同一の工程で行うことができる。
【0076】
第3に、メモリセル100のワードゲート14をパターニングする前記(14)の工程において、MOSトランジスタ500は絶縁層270で覆われているため、MOSトランジスタ500がエッチングガスに晒され、特性上影響を受けることは無い。
【0077】
第4に、メモリセル100のソース領域またはドレイン領域16,18と、MOSトランジスタ500のソース領域またはドレイン領域162,182とを、比較的後ろの工程で行うことができるので、それまでの熱処理工程の影響を受けずに、より高度に制御された不純物層を形成することが可能である。
【0078】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、SOI基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図1】本発明の実施の形態にかかる半導体装置のメモリ領域のレイアウトを模式的に示す平面図である。
【図2】本発明の実施の形態にかかる半導体装置の要部を模式的に示す平面図である。
【図3】図2のA−A線に沿った部分を模式的に示す断面図である。
【図4】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図5】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図6】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図7】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図8】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図9】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図10】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図11】図10に示す半導体装置の製造方法の一工程を示す平面図である。
【図12】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図13】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図14】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図15】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図16】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図17】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図18】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図19】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図20】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図21】図1から図3に示す半導体装置の製造方法の一工程を示す断面図である。
【図22】公知のMONOS型メモリセルを示す断面図である。
【符号の説明】
10 半導体基板
12 第1ゲート絶縁層
14 ワードゲート
16,18 不純物層
20 第1コントロールゲート
22 第2ゲート絶縁層
24 サイド絶縁層
30 第2コントロールゲート
50 ワード線
60 ビット線
70 埋込み絶縁層
72 層間絶縁層
80 配線層
100 不揮発性半導体記憶装置(メモリセル)
120 絶縁層
122 第3ゲート絶縁層
140 ゲート層
140a ワードゲート層
140b 境界部
142 ゲート電極
160,180 開口部
162,182 不純物層
200 共通コンタクト部
210 第2コンタクト絶縁層
212 第1コンタクト絶縁層
214 第1コンタクト導電層
200a 共通コンタクト部の形成領域
220 ONO膜
230 ドープドポリシリコン層(第2導電層)
232 第2コンタクト導電層
252 第3コンタクト絶縁層
260 第3コンタクト導電層
270 絶縁層
280 第1保護絶縁層
290 第2保護絶縁層
300 素子分離領域
400 コンタクト用不純物層
500 MOSトランジスタ
S100 ストッパ層
R100、R200、R300、R400 レジスト層
1000 メモリ領域
2000 ロジック回路領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device including a memory region in which nonvolatile memory devices each having two charge storage regions for one word gate are arranged in an array, and a logic circuit region.
[0002]
[Background Art and Problems to be Solved by the Invention]
As one type of nonvolatile semiconductor memory device, a gate insulating layer between a channel region and a control gate is formed of a laminate of a silicon oxide layer and a silicon nitride layer, and MONOS ( There are types called Metal Oxide Nitride Oxide Semiconductor) or SONOS (Silicon Oxide Nitride Oxide Silicon).
[0003]
As a MONOS type nonvolatile semiconductor memory device, a device shown in FIG. 22 is known (reference: Y. Hayashi, et al, 2000 Symposium on VLSI Technology Digest of Technical Papers p. 122-p. 123).
[0004]
In this MONOS
[0005]
As described above, one
[0006]
An object of the present invention is a method of manufacturing a semiconductor device including a MONOS type nonvolatile memory device having two charge storage regions, and a logic including a memory region including a MONOS type memory cell and a peripheral circuit of the memory. An object of the present invention is to provide a method of forming a circuit region on the same substrate.
[0007]
[Means for Solving the Problems]
A method for manufacturing a semiconductor device of the present invention includes:
A manufacturing method of a semiconductor device including a memory region including a nonvolatile memory device and a logic circuit region including a peripheral circuit of the nonvolatile memory device, and includes the following steps in this order.
[0008]
Forming a first insulating layer above the semiconductor layer;
Forming a first conductive layer above the first insulating layer;
Forming a stopper layer above the first conductive layer;
Removing the stopper layer in the logic circuit region;
Patterning the first conductive layer in the logic circuit region to form a gate electrode of an insulated gate field effect transistor in the logic circuit region;
Forming a sidewall insulating layer on at least both side surfaces of the gate electrode;
Forming a protective insulating layer in the logic circuit region so as to cover at least the gate electrode;
Patterning the stopper layer and the first conductive layer in the memory region;
Forming an ONO film on the entire surface of the memory region and the logic circuit region;
Forming a second conductive layer above the ONO film;
Forming a sidewall-like control gate through the ONO film on at least both side surfaces of the first conductive layer in the memory region by anisotropically etching the second conductive layer;
Removing the protective insulating layer in the logic circuit region;
Forming a first impurity layer to be a source region or a drain region of the nonvolatile memory device and a second impurity layer to be a source region or a drain region of the insulated gate field effect transistor;
Forming a silicide layer on surfaces of the first impurity layer, the second impurity layer, and the gate electrode;
Forming a second insulating layer on the entire surface of the memory region and the logic circuit region;
Polishing the second insulating layer so that the stopper layer in the memory region is exposed and the gate electrode in the logic circuit region is not exposed;
Removing the stopper layer in the memory region;
Patterning the first conductive layer in the memory region to form a word gate of the nonvolatile memory device in the memory region;
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings. First, before describing a manufacturing method according to an embodiment of the present invention, a semiconductor device obtained by this manufacturing method will be described.
[0010]
FIG. 1 is a plan view showing a layout of a memory region of a semiconductor device. FIG. 2 is a plan view showing a part of the semiconductor device according to the present embodiment. 3 is a cross-sectional view taken along line AA in FIG.
[0011]
1 to 3 includes a
[0012]
(Device structure)
First, the layout of the
[0013]
FIG. 1 shows a first block B1 that is a part of the
[0014]
The
[0015]
A
[0016]
The impurity layers 16 adjacent to each other in the Y direction, and the
[0017]
A
[0018]
Similarly, two
[0019]
As can be seen from FIG. 1, in one block, the planar layout of the plurality of
[0020]
Next, the planar structure and the cross-sectional structure of the semiconductor device will be described with reference to FIGS. At a position adjacent to the
[0021]
First, the
[0022]
The
[0023]
The
[0024]
The second
[0025]
The first silicon oxide layer of the second
[0026]
The
[0027]
The
[0028]
In the
[0029]
In the
[0030]
The first
[0031]
The second
[0032]
The first contact
[0033]
The second contact
[0034]
The third
[0035]
The third contact
[0036]
In the
[0037]
In the
[0038]
In the boundary region between the
[0039]
A sidewall-like
[0040]
In addition, a sidewall-like insulating
[0041]
An interlayer insulating
[0042]
(Method for manufacturing semiconductor device)
Next, a method for manufacturing a semiconductor device according to the present embodiment will be described with reference to FIGS. Each cross-sectional view corresponds to a portion along line AA in FIG. 4 to 21, parts that are substantially the same as the parts shown in FIGS. 1 to 3 are given the same reference numerals, and redundant descriptions are omitted.
[0043]
(1) As shown in FIG. 4, first, an
[0044]
Next, an insulating
[0045]
(2) As shown in FIG. 5, patterning is performed so that the stopper layer S <b> 100 remains in the
[0046]
Next, by doping the
[0047]
(3) As shown in FIG. 6,
[0048]
(4) As shown in FIG. 7, in the
[0049]
In this step, in the
[0050]
(5) Next, a resist layer (not shown) having a predetermined pattern is formed. Next, as shown in FIG. 10, by using this resist layer as a mask, the
[0051]
[0052]
In this step, as shown in FIG. 10, on the
[0053]
(6) As shown in FIG. 12, in the
[0054]
The
[0055]
(7) As shown in FIG. 13, a doped
[0056]
(8) As shown in FIG. 14, the conductive layer constituting the first and
[0057]
(9) As shown in FIG. 15, in the
[0058]
Next, as shown in FIG. 16, the insulating layer 250 (see FIG. 15) is entirely etched by anisotropic etching to form the insulating
[0059]
(10) As shown in FIG. 17, after the second resist layer R200 is formed and masked in the
[0060]
(11) As shown in FIG. 18, after forming the third resist layer R300 in the
[0061]
(12) Further, as shown in FIG. 19, an
[0062]
Then, silicide layers 92, 192, and 194 such as titanium and cobalt can be formed on the exposed surfaces of the impurity layers 16, 18, 162, and 182 and the upper surface of the
[0063]
(13) Next, in the
[0064]
Next, as shown in FIG. 20, the insulating
[0065]
A buried insulating
[0066]
(14) As shown in FIG. 21, the stopper layer S100 (see FIG. 20) is removed with hot phosphoric acid. Next, a conductive layer made of a doped polysilicon layer is formed in the
[0067]
Next, a patterned resist layer R400 is formed on the doped polysilicon layer. The
[0068]
Subsequently, the
[0069]
In this etching step, the
[0070]
Next, a P-type impurity is entirely doped into the
[0071]
(15) Next, after forming an interlayer insulating layer, a contact hole can be formed by a known method, and a conductive layer and a wiring layer in the contact hole can be formed. For example, as shown in FIG. 3, after forming a contact hole in the
[0072]
Through the above steps, the semiconductor device shown in FIGS. 1 to 3 can be manufactured.
[0073]
The advantages of this manufacturing method are as follows.
[0074]
First, the ion implantation step for forming the source region or drain
[0075]
Second, the silicide layer is formed on the source region or drain
[0076]
Third, in the step (14) of patterning the
[0077]
Fourth, since the source or drain
[0078]
As mentioned above, although one embodiment of the present invention was described, the present invention is not limited to this, and can take various forms within the scope of the gist of the present invention. For example, in the above embodiment, a bulk semiconductor substrate is used as the semiconductor layer, but a semiconductor layer of an SOI substrate may be used.
[Brief description of the drawings]
FIG. 1 is a plan view schematically showing a layout of a memory region of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a plan view schematically showing main parts of a semiconductor device according to an embodiment of the present invention.
3 is a cross-sectional view schematically showing a portion along line AA in FIG. 2. FIG.
4 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3. FIG.
5 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3. FIG.
6 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3. FIG.
7 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3. FIG.
8 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3. FIG.
FIG. 9 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device shown in FIGS. 1 to 3;
10 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3. FIG.
11 is a plan view showing one step in a method for manufacturing the semiconductor device shown in FIG. 10; FIG.
12 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3. FIG.
13 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3. FIG.
14 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3. FIG.
15 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3. FIG.
16 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3. FIG.
FIG. 17 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3;
18 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3. FIG.
19 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3. FIG.
20 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3. FIG.
FIG. 21 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device shown in FIGS. 1 to 3;
FIG. 22 is a cross-sectional view showing a known MONOS type memory cell.
[Explanation of symbols]
DESCRIPTION OF
120
232 Second contact
Claims (3)
半導体層の上方に第1絶縁層を形成する工程、
前記第1絶縁層の上方に第1導電層を形成する工程、
前記第1導電層の上方にストッパ層を形成する工程、
前記ロジック回路領域内の前記ストッパ層を除去する工程、
前記ロジック回路領域内の前記第1導電層をパターニングして、該ロジック回路領域内に絶縁ゲート電界効果トランジスタのゲート電極を形成する工程、
少なくとも前記ゲート電極の両側面にサイドウォール絶縁層を形成する工程、
少なくとも前記ゲート電極を覆うように前記ロジック回路領域内に保護絶縁層を形成する工程、
前記メモリ領域内の前記ストッパ層と前記第1導電層とをパターニングする工程、
前記メモリ領域と前記ロジック回路領域との全面にONO膜を形成する工程、
前記ONO膜の上方に第2導電層を形成する工程、
前記第2導電層を異方性エッチングすることにより、少なくとも前記メモリ領域内の前記第1導電層の両側面に、前記ONO膜を介してサイドウォール状のコントロールゲートを形成する工程、
前記ロジック回路領域内の前記保護絶縁層を除去する工程、
前記不揮発性記憶装置のソース領域またはドレイン領域となる第1不純物層と、前記絶縁ゲート電界効果トランジスタのソース領域またはドレイン領域となる第2不純物層とを形成する工程、
前記第1不純物層と前記第2不純物層と前記ゲート電極との表面にシリサイド層を形成する工程、
前記メモリ領域と前記ロジック回路領域との全面に第2絶縁層を形成する工程、
前記メモリ領域内の前記ストッパ層は露出し、かつ、前記ロジック回路領域内の前記ゲート電極は露出しないように、前記第2絶縁層を研磨する工程、
前記メモリ領域内の前記ストッパ層を除去する工程、
前記メモリ領域内の前記第1導電層をパターニングして、該メモリ領域内に前記不揮発性記憶装置のワードゲートを形成する工程。A method for manufacturing a semiconductor device including a memory region including a nonvolatile memory device and a logic circuit region including a peripheral circuit of the nonvolatile memory device, the method including the following steps in this order.
Forming a first insulating layer above the semiconductor layer;
Forming a first conductive layer above the first insulating layer;
Forming a stopper layer above the first conductive layer;
Removing the stopper layer in the logic circuit region;
Patterning the first conductive layer in the logic circuit region to form a gate electrode of an insulated gate field effect transistor in the logic circuit region;
Forming a sidewall insulating layer on at least both side surfaces of the gate electrode;
Forming a protective insulating layer in the logic circuit region so as to cover at least the gate electrode;
Patterning the stopper layer and the first conductive layer in the memory region;
Forming an ONO film on the entire surface of the memory region and the logic circuit region;
Forming a second conductive layer above the ONO film;
Forming a sidewall-like control gate through the ONO film on at least both side surfaces of the first conductive layer in the memory region by anisotropically etching the second conductive layer;
Removing the protective insulating layer in the logic circuit region;
Forming a first impurity layer to be a source region or a drain region of the nonvolatile memory device and a second impurity layer to be a source region or a drain region of the insulated gate field effect transistor;
Forming a silicide layer on surfaces of the first impurity layer, the second impurity layer, and the gate electrode;
Forming a second insulating layer on the entire surface of the memory region and the logic circuit region;
Polishing the second insulating layer so that the stopper layer in the memory region is exposed and the gate electrode in the logic circuit region is not exposed;
Removing the stopper layer in the memory region;
Patterning the first conductive layer in the memory region to form a word gate of the nonvolatile memory device in the memory region;
半導体層の上方に第1絶縁層を形成する工程、
前記第1絶縁層の上方に第1導電層を形成する工程、
前記第1導電層の上方にストッパ層を形成する工程、
前記ロジック回路領域内の前記ストッパ層を除去する工程、
前記ロジック回路領域内の前記第1導電層をパターニングして、該ロジック回路領域内に絶縁ゲート電界効果トランジスタのゲート電極を形成する工程、
少なくとも前記ゲート電極の両側面にサイドウォール絶縁層を形成する工程、
少なくとも前記ゲート電極を覆うように第1保護絶縁層を形成する工程、
前記メモリ領域と前記ロジック回路領域との全面に第2保護絶縁層を形成する工程、
前記メモリ領域内の前記ストッパ層が露出するまで前記第2保護絶縁層を研磨する工程、
前記メモリ領域内の前記ストッパ層と前記第1導電層とをパターニングする工程、
前記メモリ領域と前記ロジック回路領域との全面にONO膜を形成する工程、
前記ONO膜の上方に第2導電層を形成する工程、
前記第2導電層を異方性エッチングすることにより、少なくとも前記メモリ領域内の前記第1導電層の両側面に、前記ONO膜を介してサイドウォール状のコントロールゲートを形成する工程、
前記メモリ領域と前記ロジック回路領域との全面に第2絶縁層を形成する工程、
前記メモリ領域内の前記半導体基板の一部は露出し、かつ、前記コントロールゲートは露出しないように、前記第2絶縁層を除去する工程、
前記ロジック回路領域内の前記第2保護絶縁層と前記第1保護絶縁層とを除去する工程、
前記不揮発性記憶装置のソース領域またはドレイン領域となる第1不純物層と、前記絶縁ゲート電界効果トランジスタのソース領域またはドレイン領域となる第2不純物層とを形成する工程、
前記第1不純物層と前記第2不純物層と前記ゲート電極との表面にシリサイド層を形成する工程、
前記メモリ領域と前記ロジック回路領域との全面に第3絶縁層を形成する工程、
前記メモリ領域内の前記ストッパ層は露出し、かつ、前記ロジック回路領域内の前記ゲート電極は露出しないように、前記第3絶縁層を研磨する工程、
前記メモリ領域内の前記ストッパ層を除去する工程、
前記メモリ領域内の前記第1導電層をパターニングして、該メモリ領域内に前記不揮発性記憶装置のワードゲートを形成する工程。A method for manufacturing a semiconductor device including a memory region including a nonvolatile memory device and a logic circuit region including a peripheral circuit of the nonvolatile memory device, the method including the following steps in this order.
Forming a first insulating layer above the semiconductor layer;
Forming a first conductive layer above the first insulating layer;
Forming a stopper layer above the first conductive layer;
Removing the stopper layer in the logic circuit region;
Patterning the first conductive layer in the logic circuit region to form a gate electrode of an insulated gate field effect transistor in the logic circuit region;
Forming a sidewall insulating layer on at least both side surfaces of the gate electrode;
Forming a first protective insulating layer so as to cover at least the gate electrode;
Forming a second protective insulating layer on the entire surface of the memory region and the logic circuit region;
Polishing the second protective insulating layer until the stopper layer in the memory region is exposed;
Patterning the stopper layer and the first conductive layer in the memory region;
Forming an ONO film on the entire surface of the memory region and the logic circuit region;
Forming a second conductive layer above the ONO film;
Forming a sidewall-like control gate through the ONO film on at least both side surfaces of the first conductive layer in the memory region by anisotropically etching the second conductive layer;
Forming a second insulating layer on the entire surface of the memory region and the logic circuit region;
Removing the second insulating layer such that a part of the semiconductor substrate in the memory region is exposed and the control gate is not exposed;
Removing the second protective insulating layer and the first protective insulating layer in the logic circuit region;
Forming a first impurity layer to be a source region or a drain region of the nonvolatile memory device and a second impurity layer to be a source region or a drain region of the insulated gate field effect transistor;
Forming a silicide layer on surfaces of the first impurity layer, the second impurity layer, and the gate electrode;
Forming a third insulating layer on the entire surface of the memory region and the logic circuit region;
Polishing the third insulating layer so that the stopper layer in the memory region is exposed and the gate electrode in the logic circuit region is not exposed;
Removing the stopper layer in the memory region;
Patterning the first conductive layer in the memory region to form a word gate of the nonvolatile memory device in the memory region;
前記ワードゲートを形成した後に、さらに前記第1不純物層の延在方向に隣り合う前記ワードゲートの相互間に素子分離用不純物層を形成する工程。In claim 1 or 2,
Forming an impurity layer for element isolation between the word gates adjacent to each other in the extending direction of the first impurity layer after forming the word gate;
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