JP4314452B2

JP4314452B2 - Nonvolatile memory device manufacturing method and semiconductor device manufacturing method

Info

Publication number: JP4314452B2
Application number: JP2002044828A
Authority: JP
Inventors: 昌幸宮田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-02-21
Filing date: 2002-02-21
Publication date: 2009-08-19
Anticipated expiration: 2022-02-21
Also published as: JP2003243620A

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶装置の製造方法および該不揮発性記憶装置を含む半導体装置の製造方法に関し、特に、１つのワードゲートに対して複数の電荷蓄積領域を有する不揮発性記憶装置の製造方法および該不揮発性記憶装置を含む半導体装置の製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
不揮発性記憶装置のひとつのタイプとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が、酸化シリコン層−窒化シリコン層−酸化シリコン層からなる積層体からなり、前記窒化シリコン層に電荷がトラップされるMONOS（Metal Oxide Nitride Oxide Semiconductor）型もしくはSONOS（Silicon Oxide Nitride Oxide Silicon）型と呼ばれるタイプがある。
【０００３】
MONOS型の不揮発性半導体記憶装置として、図１８に示すデバイスが知られている（文献：Ｙ．Hayashi，et al ，2000 Symposium on VLSI Technology Digest of Technical Papers ｐ．１２２−ｐ．１２３）。
【０００４】
このMONOS型のメモリセル１００は、半導体基板１０上に第１ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両側には、それぞれサイドウォール状の第１コントロールゲート２０と第２コントロールゲート３０とが配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間には絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間には絶縁層２４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート２０とコントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのMONOS型メモリ素子を有する。また、これらの２つのMONOS型メモリ素子は独立に制御される。したがって、ひとつのメモリセル１００は、２ビットの情報を記憶することができる。
【０００６】
本発明の目的は、複数の電荷蓄積領域を有するMONOS型の不揮発性記憶装置の製造方法および該不揮発性記憶装置を含む半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
１．不揮発性記憶装置の製造方法
本発明の一実施例による不揮発性記憶装置の製造方法は、
半導体層の上方に、第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層の上方に、ストッパ層を形成する工程、
前記ストッパ層と前記第１導電層とをパターニングする工程、
前記半導体基板の上方と前記第１導電層の両側面とにＯＮＯ膜を形成する工程、
前記ＯＮＯ膜の上方に、第２導電層を形成する工程、
前記第２導電層を異方性エッチングすることにより、前記第１導電層の両側面に、前記ＯＮＯ膜を介してサイドウォール状のコントロールゲートを形成する工程、
前記コントロールゲートの表面を酸化する工程、
ソース領域またはドレイン領域となる不純物層を前記半導体層内に形成する工程、
全面に第２絶縁層を形成する工程、
前記ストッパ層が露出するように、前記第２絶縁層を研磨する工程、
前記ストッパ層を除去する工程、
前記第１導電層をパターニングして、ワードゲートを形成する工程、を含む。
２．半導体装置の製造方法
本発明の一実施例による半導体装置の製造方法は、不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、以下の工程を含む。
【０００８】
半導体層の上方に、第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層の上方に、ストッパ層を形成する工程、
前記メモリ領域内の前記ストッパ層と前記第１導電層とをパターニングする工程、
前記メモリ領域内の前記半導体基板の上方と前記第１導電層の両側面とにＯＮＯ膜を形成する工程、
前記ＯＮＯ膜の上方に、第２導電層を形成する工程、
前記第２導電層を異方性エッチングすることにより、少なくとも前記メモリ領域内の前記第１導電層の両側面に、前記ＯＮＯ膜を介してサイドウォール状のコントロールゲートを形成する工程、
前記ロジック回路領域内の前記ストッパ層を除去する工程、
前記ロジック回路領域内の前記第１導電層をパターニングして、該ロジック回路領域内に絶縁ゲート電界効果トランジスタのゲート電極を形成する工程、
前記コントロールゲートの表面を酸化する工程、
前記不揮発性記憶装置のソース領域またはドレイン領域となる第１不純物層と、前記絶縁ゲート電界効果トランジスタのソース領域またはドレイン領域となる第２不純物層とを形成する工程、
前記メモリ領域と前記ロジック回路領域との全面に第２絶縁層を形成する工程、
前記メモリ領域内の前記ストッパ層は露出し、かつ、前記ロジック回路領域内の前記ゲート電極は露出しないように、前記第２絶縁層を研磨する工程、
前記メモリ領域内の前記ストッパ層を除去する工程、
前記メモリ領域内の前記第１導電層をパターニングして、該メモリ領域内に前記不揮発性記憶装置のワードゲートを形成する工程。
【０００９】
【発明の実施の形態】
１．半導体装置の構造
図１は、本実施の形態に係る製造方法によって得られた半導体装置のレイアウトを示す平面図である。半導体装置は、メモリ領域１０００とロジック回路領域２０００とを含む。ロジック回路領域２０００には、例えばメモリの周辺回路が形成されている。
【００１０】
メモリ領域１０００には、MONOS型不揮発性記憶装置（以下、「メモリセル」という）１００が複数の行および列に格子状に配列されている。メモリ領域１０００には、第１のブロックＢ１と、それに隣り合う他のブロックＢ０，Ｂ２の一部とが示されている。ブロックＢ０，Ｂ２は、ブロックＢ１を反転させた構成となる。
【００１１】
ブロックＢ１とそれに隣り合うブロックＢ０，Ｂ２との間の一部領域には、素子分離領域３００が形成されている。各ブロックにおいては、Ｘ方向（行方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向（列方向）に延びる複数のビット線６０（ＢＬ）とが設けられている。一本のワード線５０は、Ｘ方向に配列された複数のワードゲート１４ａに接続されている。ビット線６０は不純物層１６，１８によって構成されている。
【００１２】
第１および第２コントロールゲート２０，３０を構成する導電層４０は、各不純物層１６，１８を囲むように形成されている。すなわち、第１，第２コントロールゲート２０，３０は、それぞれＹ方向に延びており、１組の第１，第２コントロールゲート２０，３０の一方の端部は、Ｘ方向に延びる導電層によって互いに接続されている。また、１組の第１，第２コントロールゲート２０，３０の他方の端部はともに１つの共通コンタクト部２００に接続されている。したがって、導電層４０は、メモリセルのコントロールゲートの機能と、Ｙ方向に配列された各コントロールゲートを接続する配線としての機能とを有する。
【００１３】
単一のメモリセル１００は、１つのワードゲート１４ａと、第１，第２コントロールゲート２０，３０と、不純物層１６，１８とを含む。第１，第２コントロールゲート２０，３０は、ワードゲート１４ａの両側に形成されている。不純物層１６，１８は、コントロールゲート２０，３０の外側に形成されている。そして、不純物層１６，１８は、それぞれ隣り合うメモリセル１００によって共有される。
【００１４】
Ｙ方向に互いに隣り合う不純物層１６であって、ブロックＢ１に形成された不純物層１６とブロックＢ２に形成された不純物層１６とは、半導体基板内に形成されたコンタクト用不純物層４００によって互いに電気的に接続されている。このコンタクト用不純物層４００は、不純物層１６に対し、コントロールゲートの共通コンタクト部２００とは反対側に形成される。
【００１５】
このコンタクト用不純物層４００上には、コンタクト３５０が形成されている。不純物層１６によって構成されたビット線６０は、このコンタクト３５０によって、上層の配線層に電気的に接続される。
【００１６】
同様に、Ｙ方向に互いに隣り合う２つの不純物層１８であって、ブロックＢ１に形成された不純物層１８とブロックＢ０に形成された不純物層１８とは、共通コンタクト部２００が配置されていない側において、コンタクト用不純物層４００によって互いに電気的に接続されている。図１からわかるように、１つのブロックにおいて、複数の共通コンタクト部２００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。また、１つのブロックに対し、複数のコンタクト用不純物層４００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。
【００１７】
ロジック回路領域２０００には、少なくともロジック回路を構成する絶縁ゲート電界効果トランジスタ（以下、「ＭＯＳトランジスタ」という）５００が形成されている。ＭＯＳトランジスタ５００は、ゲート電極１４ｂと、不純物層１６２，１８２と、サイドウォール絶縁層１５２とを含む。ゲート電極１４ｂの上面にはシリサイド層１９４が形成されている。
【００１８】
次に図２を参照しながら、半導体装置の断面構造について説明する。図２は、図１のＡ−Ａ線に沿った断面図である。
【００１９】
まず、メモリ領域１０００について説明する。メモリセル１００は、ワードゲート１４ａと、不純物層１６，１８と、第１コントロールゲート２０と、第２のコントロールゲート３０とを含む。ワードゲート１４ａは、半導体基板１０の上方に第１ゲート絶縁層１２を介して形成されている。不純物層１６，１８は、半導体基板１０内に形成されている。各不純物層は、ソース領域またはドレイン領域となる。また、不純物層１６，１８上には、シリサイド層９２が形成されている。
【００２０】
第１および第２のコントロールゲート２０，３０は、ワードゲート１４ａの両側に沿ってそれぞれ形成されている。第１コントロールゲート２０は、半導体基板１０の上方に第２ゲート絶縁層２２を介して形成され、かつ、ワードゲート１４ａの一方の側面に対してサイド絶縁層２４を介して形成されている。同様に、第２コントロールゲート３０は、半導体基板１０の上方に第２ゲート絶縁層２２を介して形成され、かつ、ワードゲート１４ａの他方の側面に対してサイド絶縁層２４を介して形成されている。各々のコントロールゲートの断面形状は、従来のＭＯＳトランジスタにおけるサイドウォール絶縁層の断面構造と同様となる。
【００２１】
第２ゲート絶縁層２２は、ＯＮＯ膜である。具体的には、第２ゲート絶縁層２２は、ボトム酸化シリコン層（第１酸化シリコン層）２２ａ、窒化シリコン層２２ｂ、トップ酸化シリコン層（第２酸化シリコン層）２２ｃの積層膜である。
【００２２】
第１酸化シリコン層２２ａは、チャネル領域と電荷蓄積領域との間に電位障壁（potential barrier）を形成する。
【００２３】
窒化シリコン層２２ｂは、キャリア（たとえば電子）をトラップする電荷蓄積領域として機能する。
【００２４】
第２酸化シリコン層２２ｃは、コントロールゲートと電荷蓄積領域との間に電位障壁（potential barrier）を形成する。
【００２５】
サイド絶縁層２４は、ＯＮＯ膜である。具体的には、サイド絶縁層２４は、第１酸化シリコン層２４ａ、窒化シリコン層２４ｂ、第２酸化シリコン層２４ｃの積層膜である。サイド絶縁層２４は、ワードゲート１４ａと、コントロールゲート２０，３０とをそれぞれ電気的に分離させる。また、サイド絶縁層２４において、少なくとも第１酸化シリコン層２４ａの上端は、ワードゲート１４ａと第１，第２コントロールゲート２０，３０とのショートを防ぐために、コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置している。
【００２６】
サイド絶縁層２４と第２ゲート絶縁層２２とは、同一の成膜工程で形成され、それぞれの層構造は等しくなる。
【００２７】
そして、隣り合うメモリセル１００において、隣り合う第１コントロールゲート２０と第２コントロールゲート３０との間には、絶縁層７０が形成される。この絶縁層７０は、少なくともコントロールゲート２０，３０が露出しないようにこれらを覆っている。さらに、絶縁層７０の上面は、ワードゲート１４ａの上面より半導体基板１０に対して上方に位置している。絶縁層７０をこのように形成することで、第１，第２コントロールゲート２０，３０と、ワードゲート１４ａおよびワード線５０との電気的分離をより確実に行うことができる。
【００２８】
ロジック回路領域２０００においては、ＭＯＳトランジスタ５００が形成されている。ゲート電極１４ｂは、半導体基板１０の上方に第３ゲート絶縁層１２２を介して形成されている。ゲート電極１４ｂの上面にはシリサイド層１９４が形成されている。不純物層１６２，１８２は、半導体基板１０内に形成されている。各不純物層は、ソース領域またはドレイン領域となる。また、不純物層１６２，１８２上には、シリサイド層１９２が形成されている。
【００２９】
サイドウォール絶縁層１５２は、ゲート電極１４ｂの両側面に沿って形成されている。
【００３０】
ロジック回路領域２０００においては、ＭＯＳトランジスタ５００は絶縁層７０によって覆われている。
【００３１】
メモリ領域１０００とロジック回路領域２０００との境界領域には、図１および図２に示すように、ワードゲート１４ａおよびゲート電極１４ｂと同一の材質からなる境界部１４０ｃが形成される。境界部１４０ｃの一方の側面（メモリ領域１０００側）には、コントロールゲート２０，３０と同一の材質のサイドウォール状導電層２０ａが形成されている。また、境界部１４０ｃの他の側面（ロジック回路領域２０００側）には、ＭＯＳトランジスタ５００のサイドウォール絶縁層１５２の形成と同一の工程によって形成されたサイドウォール状絶縁層１５２が形成されている。メモリセル１００およびＭＯＳトランジスタ５００などが形成された半導体基板１０上には、層間絶縁層７２が形成されている。
２．半導体装置の製造方法
次に、図３〜図１７を参照しながら、本実施の形態に係る半導体装置の製造方法について説明する。各断面図は、図１のＡ−Ａ線に沿った部分に対応する。図３〜図１７において、図１，図２で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００３２】
（１）図３に示すように、まず、半導体基板１０の表面に、トレンチアイソレーション法によって素子分離領域３００を形成する。次いで、イオン注入によって、コンタクト用Ｎ型不純物層４００（図１参照）を半導体基板１０内に形成する。
【００３３】
次いで、半導体基板１０の表面に、ゲート絶縁層となる絶縁層１２０を形成する。次いで、ワードゲート１４ａとゲート電極１４ｂとになるゲート層（第１導電層）１４０を絶縁層１２０上に堆積する。ゲート層１４０はドープトポリシリコンからなる。次いで、後のＣＭＰ工程におけるストッパ層Ｓ１００をゲート層１４０上に形成する。ストッパ層Ｓ１００は、窒化シリコン層からなる。
【００３４】
（２）次いで、ロジック回路領域２０００の全てを覆い、さらに、メモリ領域１０００の一部にまで張り出したレジスト層（図示しない）を形成する。次いで、このレジスト層をマスクとしてストッパ層Ｓ１００をパターニングする。その後、パターニングされたストッパ層をマスクとして、ゲート層１４０をエッチングする。図４に示すように、メモリ領域１０００では、ゲート層１４０がパターニングされゲート層１４０ａとなる。一方、この工程では、ロジック回路領域２０００内のゲート層１４０はパターニングされない（以後、ロジック回路領域内のゲート層１４０を便宜的に１４０ｂと呼ぶ）。
【００３５】
パターニング後の様子を平面的に示したのが図５である。このパターニングによって、メモリ領域１０００内のゲート層１４０およびストッパ層Ｓ１００の積層体には、開口部１６０，１８０が設けられる。開口部１６０，１８０は、後のイオン注入によって不純物層１６，１８が形成される領域にほぼ対応している。そして、後の工程で、開口部１６０，１８０の側面に沿ってサイド絶縁層とコントロールゲートとが形成される。
【００３６】
（３）まず、フッ酸を用いて半導体基板の表面を洗浄する。これにより、露出していた絶縁層１２０が除去される。次に、図６に示すように、第１酸化シリコン層２２０ａを熱酸化法により成膜する。熱酸化膜は半導体基板１０とゲート層１４０ａ，１４０ｂとの露出面に形成される。尚、第１酸化シリコン層２２０ａの形成にＣＶＤ法を用いてもよい。
【００３７】
次に、第１酸化シリコン層２２０ａに対しアニール処理を施す。このアニール処理は、ＮＨ₃ガスを含む雰囲気で行なわれる。この前処理により、第１酸化シリコン層２２０ａ上に窒化シリコン層２２０ｂが均一に堆積し易くなる。その後、窒化シリコン層２２０ｂを、ＣＶＤ法によって成膜する。
【００３８】
次に、第２酸化シリコン層２２０ｃを、ＣＶＤ法、具体的には高温酸化法（ＨＴＯ：High Temperature Oxidation）で形成する。第２酸化シリコン層２２０ｃは、ＩＳＳＧ（In-situ Steam Generation）処理を用いて成膜することもできる。ＩＳＳＧ処理によって成膜された膜は緻密である。ＩＳＳＧ処理によって成膜した場合、後述するＯＮＯ膜を緻密化するためのアニール処理を省略することができる。
【００３９】
なお、上記工程において、窒化シリコン層２２０ｂと第２酸化シリコン層２２０ｃとを同一の炉内で成膜することにより、出炉による界面の汚染を防止することができる。これにより、均質なＯＮＯ膜を形成することができるため、安定した電気特性を有するメモリセル１００が得られる。また、界面の汚染を除去するための洗浄工程が不要となるため、工程数の削減を図ることができる。
【００４０】
これらの各層を成膜した後、たとえばウエット酸化またはＬＭＰ酸化によるアニール処理を行い、各層を緻密化することが好ましい。
【００４１】
本実施の形態においては、ＯＮＯ膜２２０は、後のパターニングによって、第２ゲート絶縁層２２およびサイド絶縁層２４となる（図２参照）。
【００４２】
（４）図７に示すように、ドープトポリシリコン層（第２導電層）２３０を、第２酸化シリコン層２２０ｃ上に形成する。ドープトポリシリコン層２３０は、後にエッチングされて、コントロールゲート２０，３０を構成する導電層４０（図１参照）となる。
【００４３】
（５）次いで、図８に示すように、ストッパ層Ｓ１００の上方の第２酸化シリコン層２２０ｃが露出する程度まで、ドープトポリシリコン層２３０を等方性エッチングする。これにより、ゲート層１４０ａとストッパ層Ｓ１００との側壁に、ドープトポリシリコン層２０ａ，３０ａが形成される。この等方性エッチングは、たとえば、ＩＣＰ（Inductive Coupled Plasma）方式により行なわれる。エッチングガスはＣＦ₄を含む。また、この等方性エッチングは、ドープトポリシリコン層２３０と第２酸化シリコン層２２０ｃとの選択比、すなわち、ドープトポリシリコンのエッチング速度と第２酸化シリコン層のエッチング速度とが、ほぼ等しい条件で行なわれることが好ましい。尚、ロジック回路領域２０００内に堆積されたドープトポリシリコン層２３０はこの段階でほぼ除去される。
【００４４】
（６）次いで図９に示すように、ドープトポリシリコン層２０ａ，３０ａを異方性エッチングする。これにより、第１および第２コントロールゲート２０，３０を形成する。ここで図９に示すように、形成されるコントロールゲート２０，３０の上面が、ゲート層１４０ａの上面よりも低くなるまで異方性エッチングを行なう。この異方性エッチングは、たとえば、ＩＣＰ（Inductive Coupled Plasma）方式により行なわれる。エッチングガスはＨＢｒとＯ₂とを含む。エッチングガスにＣｌ₂とＯ₂とを含むガスを用いても良い。また、この異方性エッチングは、ドープトポリシリコン層２０ａ，３０ａと第２酸化シリコン層２２０ｃとの選択比、すなわち、第２酸化シリコン層のエッチング速度に対するドープトポリシリコンのエッチング速度が、１０〜１００で行なわれることが好ましく、５０〜１００で行なわれることがより好ましい。
【００４５】
しかしながら、このエッチングが終了した時点で、コントロールゲートに角状部２８が形成される場合がある。この角状部２８は、エッチング除去物が、コントロールゲート２０，３０に再付着して形成されたものと考えられる。
【００４６】
（７）図１０に示すように、メモリ領域１０００の全てを覆い、さらにロジック回路領域の一部にまで張り出したレジスト層Ｒ１００を形成する。次いで、レジスト層Ｒ１００をマスクとしてロジック回路領域２０００における第２酸化シリコン層２２０ｃと窒化シリコン層２２０ｂとストッパ層Ｓ１００とを除去する。このエッチング工程によって、ロジック回路領域２０００内のストッパ層Ｓ１００は除去される。
【００４７】
（８）図１１に示すように、ゲート電極１４ｂを形成するためのレジスト層Ｒ２００が形成される。このレジスト層Ｒ２００は、メモリ領域１０００を覆うようにパターニングされている。次いで、レジスト層Ｒ２００をマスクとしてゲート層１４０ｂをエッチングすることにより、ロジック回路領域２０００内にゲート電極１４ｂが形成される。その後、レジスト層Ｒ２００は除去される。
【００４８】
（９）次に、フッ酸を用いて半導体基板の表面を洗浄する。これにより、露出していた絶縁層１２０と第２酸化シリコン層２２０ｃとが除去される。
【００４９】
次に、図１２に示すように、半導体基板１０、コントロールゲート２０，３０、ならびにゲート電極１４ｂの表面を酸化して、酸化膜２６を形成する。この酸化工程は、たとえば乾燥Ｏ₂雰囲気下、８００℃、２０分の条件で熱酸化することにより達成される。
【００５０】
この工程による利点は次の通りである。第１に、ゲート電極１４ｂの形成で半導体基板が受けたダメージを回復させることができる。第２に、ロジック回路領域２０００において半導体基板１０上に形成された酸化膜２６は、後述するエクステンション層形成のための不純物注入において、犠牲酸化膜として機能する。第３に、コントロールゲート２０，３０の形状を容易に改善することができる。
【００５１】
第３の効果の理由を以下に説明する。図９に示したように、前記（６）の工程における異方性エッチングが終了した時点で、コントロールゲートに角状部２８が形成される場合がある。この角状部２８がワード線５０と接触することにより、コントロールゲート２０，３０とワードゲート１４ａとが導通するおそれがある。これに対し本実施の形態によれば、酸化膜２６の形成工程にて、角状部２８は酸化される。これにより、コントロールゲートの形状を容易に改善することができる。
【００５２】
なお、図２および図１３〜１７においては酸化膜２６の図示を省略する。
【００５３】
（１０）次いで、図１３に示すように、メモリ領域１０００を覆うレジスト層Ｒ３００が形成される。このレジスト層Ｒ３００をマスクとしてＮ型不純物をドープすることで、ロジック回路領域２０００においてソース領域およびドレイン領域のエクステンション層１６１，１８１が形成される。その後、レジスト層Ｒ３００は除去される。
【００５４】
（１１）図１４に示すように、メモリ領域１０００およびロジック回路領域２０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層２５０を全面的に形成する。
【００５５】
（１２）図１５に示すように、絶縁層２５０を異方性エッチングすることにより、ロジック回路領域２０００において、ゲート電極１４ｂの両側面にサイドウォール絶縁層１５２が形成される。これと共に、コントロールゲート２０，３０上には絶縁層１５２ａが残存させられる。さらに、このエッチングによって、後の工程でシリサイド層が形成される領域に堆積された絶縁層は除去され、半導体基板が露出する。
【００５６】
次いで、Ｎ型不純物をイオン注入することにより、半導体基板１０内に、メモリ領域１０００のソース領域またはドレイン領域を構成する不純物層１６，１８、およびロジック回路領域２０００のソース領域またはドレイン領域を構成する不純物層１６２，１８２を形成する。
【００５７】
次いで、シリサイド形成用の金属を全面的に堆積させる。シリサイド形成用の金属とは、例えば、チタンやコバルトである。その後、不純物層１６，１８，１６２，１８２と、ゲート電極１４ｂとの上に形成された金属をシリサイド化反応させることにより、不純物層１６，１８の上面にシリサイド層９２を形成させ、不純物層１６２，１８２の上面にシリサイド層１９２を形成させ、ゲート電極１４ｂの上面にシリサイド層１９４を形成させる。次いで、メモリ領域１０００およびロジック回路領域２０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層７０を全面的に形成する。絶縁層７０は、ストッパ層Ｓ１００を覆うように形成される。
【００５８】
（１３）図１６に示すように、絶縁層７０をＣＭＰ法により、ストッパ層Ｓ１００が露出するまで研磨し、絶縁層７０を平坦化する。この研磨によって、コントロールゲート２０，３０をはさんで対向する２つのサイド絶縁層２４の間に絶縁層７０が残される。このとき、ＭＯＳトランジスタ５００は絶縁層７０によって完全に覆われている。
【００５９】
（１４）ストッパ層Ｓ１００を熱りん酸で除去する。この結果、少なくともゲート層１４０ａの上面が露出する。その後、全面的にドープトポリシリコン層を堆積させる。
【００６０】
次いで、図１７に示すように、前記ドープトポリシリコン層上にパターニングされたレジスト層Ｒ４００を形成する。レジスト層Ｒ４００をマスクとして、前記ドープトポリシリコン層をパターニングすることにより、ワード線５０が形成される。
【００６１】
引き続き、レジスト層Ｒ４００をマスクとして、ゲート層１４０ａのエッチングが行われる。このエッチングにより、ワード線５０が上方に形成されないゲート層１４０ａが除去される。その結果、アレイ状に配列したワードゲート１４ａを形成することができる。ゲート層１４０ａの除去領域は、後に形成されるＰ型不純物層（素子分離用不純物層）１５の領域と対応する（図１参照）。
【００６２】
尚、このエッチング工程では、第１，第２のコントロールゲート２０、３０をなす導電層４０は、絶縁層７０で覆われているために、エッチングされずに残る。また、ロジック回路領域２０００のＭＯＳトランジスタ５００は、絶縁層７０によって完全に覆われているため、このエッチングによって影響を受けることは無い。
【００６３】
次いで、Ｐ型不純物を半導体基板１０に全面的にドープする。これにより、Ｙ方向におけるワードゲート１４ａの相互間の領域にＰ型不純物層（素子分離用不純物層）１５（図１参照）が形成される。このＰ型不純物層１５によって、不揮発性半導体記憶装置１００相互の素子分離がより確実に行われる。
【００６４】
以上の工程により、図１、図２に示す半導体装置を製造することができる。
【００６５】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図１】半導体装置のレイアウトを模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図３】本発明の一実施形態における一工程を示す図である。
【図４】本発明の一実施形態における一工程を示す図である。
【図５】本発明の一実施形態における一工程を示す図である。
【図６】本発明の一実施形態における一工程を示す図である。
【図７】本発明の一実施形態における一工程を示す図である。
【図８】本発明の一実施形態における一工程を示す図である。
【図９】本発明の一実施形態における一工程を示す図である。
【図１０】本発明の一実施形態における一工程を示す図である。
【図１１】本発明の一実施形態における一工程を示す図である。
【図１２】本発明の一実施形態における一工程を示す図である。
【図１３】本発明の一実施形態における一工程を示す図である。
【図１４】本発明の一実施形態における一工程を示す図である。
【図１５】本発明の一実施形態における一工程を示す図である。
【図１６】本発明の一実施形態における一工程を示す図である。
【図１７】本発明の一実施形態における一工程を示す図である。
【図１８】公知のMONOS型メモリセルを示す断面図である。
【符号の説明】
１０半導体基板、１２第１ゲート絶縁層、１４ａワードゲート、１４ｂゲート電極、２０第１コントロールゲート、２２第２ゲート絶縁層、２２ａ，２４ａ，２２０ａ第１酸化シリコン層、２２ｂ，２４ｂ，２２０ｂ窒化シリコン層、２２ｃ，２４ｃ，２２０ｃ第２酸化シリコン層、２４サイド絶縁層、２６酸化膜、３０第２コントロールゲート、１２２第３ゲート絶縁層、１４０，１４０ａ，１４０ｂゲート層、２２０ＯＮＯ膜、Ｓ１００ストッパ層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a non-volatile memory device and a method for manufacturing a semiconductor device including the non-volatile memory device, and in particular, a method for manufacturing a non-volatile memory device having a plurality of charge storage regions for one word gate and The present invention relates to a method for manufacturing a semiconductor device including the nonvolatile memory device.
[0002]
[Background Art and Problems to be Solved by the Invention]
As one type of non-volatile memory device, a gate insulating layer between a channel region and a control gate is formed of a stacked body including a silicon oxide layer, a silicon nitride layer, and a silicon oxide layer, and charges are trapped in the silicon nitride layer. There is a type called MONOS (Metal Oxide Nitride Oxide Semiconductor) type or SONOS (Silicon Oxide Nitride Oxide Silicon) type.
[0003]
As a MONOS type nonvolatile semiconductor memory device, a device shown in FIG. 18 is known (reference: Y. Hayashi, et al, 2000 Symposium on VLSI Technology Digest of Technical Papers p. 122-p. 123).
[0004]
In this MONOS type memory cell 100, a word gate 14 is formed on a semiconductor substrate 10 via a first gate insulating layer 12. Side wall-shaped first control gates 20 and second control gates 30 are arranged on both sides of the word gate 14, respectively. A second gate insulating layer 22 exists between the bottom of the first control gate 20 and the semiconductor substrate 10, and an insulating layer 24 exists between the side surface of the first control gate 20 and the word gate 14. Similarly, the second gate insulating layer 22 exists between the bottom of the second control gate 30 and the semiconductor substrate 10, and the insulating layer 24 is formed between the side surface of the second control gate 30 and the word gate 14. Exists. Impurity layers 16 and 18 constituting a source region or a drain region are formed in the semiconductor substrate 10 between adjacent control gates 20 and 30 of adjacent memory cells.
[0005]
As described above, one memory cell 100 has two MONOS type memory elements on the side surface of the word gate 14. In addition, these two MONOS type memory elements are controlled independently. Therefore, one memory cell 100 can store 2-bit information.
[0006]
An object of the present invention is to provide a method for manufacturing a MONOS type nonvolatile memory device having a plurality of charge storage regions and a method for manufacturing a semiconductor device including the nonvolatile memory device.
[0007]
[Means for Solving the Problems]
1. Non-Volatile Memory Device Manufacturing Method A non-volatile memory device manufacturing method according to an embodiment of the present invention includes:
Forming a first insulating layer above the semiconductor layer;
Forming a first conductive layer above the first insulating layer;
Forming a stopper layer above the first conductive layer;
Patterning the stopper layer and the first conductive layer;
Forming an ONO film above the semiconductor substrate and on both side surfaces of the first conductive layer;
Forming a second conductive layer above the ONO film;
Forming a sidewall-like control gate on both side surfaces of the first conductive layer via the ONO film by anisotropically etching the second conductive layer;
Oxidizing the surface of the control gate;
Forming an impurity layer to be a source region or a drain region in the semiconductor layer;
Forming a second insulating layer on the entire surface;
Polishing the second insulating layer such that the stopper layer is exposed;
Removing the stopper layer;
Patterning the first conductive layer to form a word gate.
2. Semiconductor Device Manufacturing Method A semiconductor device manufacturing method according to an embodiment of the present invention includes a memory region including a nonvolatile memory device and a logic circuit region including a peripheral circuit of the nonvolatile memory device. The method includes the following steps.
[0008]
Forming a first insulating layer above the semiconductor layer;
Forming a first conductive layer above the first insulating layer;
Forming a stopper layer above the first conductive layer;
Patterning the stopper layer and the first conductive layer in the memory region;
Forming an ONO film above the semiconductor substrate in the memory region and on both side surfaces of the first conductive layer;
Forming a second conductive layer above the ONO film;
Forming a sidewall-like control gate through the ONO film on at least both side surfaces of the first conductive layer in the memory region by anisotropically etching the second conductive layer;
Removing the stopper layer in the logic circuit region;
Patterning the first conductive layer in the logic circuit region to form a gate electrode of an insulated gate field effect transistor in the logic circuit region;
Oxidizing the surface of the control gate;
Forming a first impurity layer to be a source region or a drain region of the nonvolatile memory device and a second impurity layer to be a source region or a drain region of the insulated gate field effect transistor;
Forming a second insulating layer on the entire surface of the memory region and the logic circuit region;
Polishing the second insulating layer so that the stopper layer in the memory region is exposed and the gate electrode in the logic circuit region is not exposed;
Removing the stopper layer in the memory region;
Patterning the first conductive layer in the memory region to form a word gate of the nonvolatile memory device in the memory region;
[0009]
DETAILED DESCRIPTION OF THE INVENTION
1. Structure of Semiconductor Device FIG. 1 is a plan view showing a layout of a semiconductor device obtained by the manufacturing method according to the present embodiment. The semiconductor device includes a memory area 1000 and a logic circuit area 2000. In the logic circuit region 2000, for example, a peripheral circuit of a memory is formed.
[0010]
In the memory area 1000, MONOS type nonvolatile memory devices (hereinafter referred to as “memory cells”) 100 are arranged in a plurality of rows and columns in a lattice pattern. In the memory area 1000, a first block B1 and a part of other blocks B0 and B2 adjacent to the first block B1 are shown. The blocks B0 and B2 have a configuration obtained by inverting the block B1.
[0011]
An element isolation region 300 is formed in a partial region between the block B1 and the adjacent blocks B0 and B2. In each block, a plurality of word lines 50 (WL) extending in the X direction (row direction) and a plurality of bit lines 60 (BL) extending in the Y direction (column direction) are provided. One word line 50 is connected to a plurality of word gates 14a arranged in the X direction. The bit line 60 is composed of impurity layers 16 and 18.
[0012]
The conductive layer 40 constituting the first and second control gates 20 and 30 is formed so as to surround the impurity layers 16 and 18. That is, the first and second control gates 20 and 30 each extend in the Y direction, and one end portion of the pair of first and second control gates 20 and 30 is mutually connected by a conductive layer extending in the X direction. It is connected. The other ends of the pair of first and second control gates 20 and 30 are both connected to one common contact portion 200. Therefore, the conductive layer 40 has a function as a control gate of the memory cell and a function as a wiring connecting the control gates arranged in the Y direction.
[0013]
A single memory cell 100 includes one word gate 14a, first and second control gates 20 and 30, and impurity layers 16 and 18. The first and second control gates 20 and 30 are formed on both sides of the word gate 14a. The impurity layers 16 and 18 are formed outside the control gates 20 and 30. Impurity layers 16 and 18 are shared by adjacent memory cells 100, respectively.
[0014]
The impurity layers 16 adjacent to each other in the Y direction, and the impurity layer 16 formed in the block B1 and the impurity layer 16 formed in the block B2 are electrically connected to each other by the contact impurity layer 400 formed in the semiconductor substrate. Connected. The contact impurity layer 400 is formed on the side opposite to the common contact portion 200 of the control gate with respect to the impurity layer 16.
[0015]
A contact 350 is formed on the contact impurity layer 400. The bit line 60 constituted by the impurity layer 16 is electrically connected to the upper wiring layer by the contact 350.
[0016]
Similarly, two impurity layers 18 adjacent to each other in the Y direction, and the impurity layer 18 formed in the block B1 and the impurity layer 18 formed in the block B0 are on the side where the common contact portion 200 is not disposed. Are electrically connected to each other by the contact impurity layer 400. As can be seen from FIG. 1, in one block, the planar layout of the plurality of common contact portions 200 is alternately formed on the different sides of the impurity layers 16 and the impurity layers 18 and has a staggered arrangement. In addition, the planar layout of the plurality of contact impurity layers 400 is alternately formed on different sides of the impurity layers 16 and the impurity layers 18 for one block, and has a staggered arrangement.
[0017]
In the logic circuit region 2000, an insulated gate field effect transistor (hereinafter referred to as “MOS transistor”) 500 that forms at least a logic circuit is formed. MOS transistor 500 includes a gate electrode 14 b, impurity layers 162 and 182, and a sidewall insulating layer 152. A silicide layer 194 is formed on the upper surface of the gate electrode 14b.
[0018]
Next, a cross-sectional structure of the semiconductor device will be described with reference to FIG. FIG. 2 is a cross-sectional view taken along line AA in FIG.
[0019]
First, the memory area 1000 will be described. Memory cell 100 includes a word gate 14 a, impurity layers 16 and 18, a first control gate 20, and a second control gate 30. The word gate 14 a is formed above the semiconductor substrate 10 via the first gate insulating layer 12. The impurity layers 16 and 18 are formed in the semiconductor substrate 10. Each impurity layer becomes a source region or a drain region. A silicide layer 92 is formed on the impurity layers 16 and 18.
[0020]
The first and second control gates 20 and 30 are formed along both sides of the word gate 14a. The first control gate 20 is formed above the semiconductor substrate 10 via the second gate insulating layer 22 and is formed via the side insulating layer 24 on one side surface of the word gate 14a. Similarly, the second control gate 30 is formed above the semiconductor substrate 10 via the second gate insulating layer 22 and is formed via the side insulating layer 24 to the other side surface of the word gate 14a. Yes. The cross-sectional shape of each control gate is the same as the cross-sectional structure of the sidewall insulating layer in the conventional MOS transistor.
[0021]
The second gate insulating layer 22 is an ONO film. Specifically, the second gate insulating layer 22 is a laminated film of a bottom silicon oxide layer (first silicon oxide layer) 22a, a silicon nitride layer 22b, and a top silicon oxide layer (second silicon oxide layer) 22c.
[0022]
The first silicon oxide layer 22a forms a potential barrier between the channel region and the charge storage region.
[0023]
The silicon nitride layer 22b functions as a charge storage region that traps carriers (for example, electrons).
[0024]
The second silicon oxide layer 22c forms a potential barrier between the control gate and the charge storage region.
[0025]
The side insulating layer 24 is an ONO film. Specifically, the side insulating layer 24 is a stacked film of a first silicon oxide layer 24a, a silicon nitride layer 24b, and a second silicon oxide layer 24c. The side insulating layer 24 electrically isolates the word gate 14a and the control gates 20 and 30 from each other. In the side insulating layer 24, at least the upper end of the first silicon oxide layer 24 a is compared with the upper ends of the control gates 20 and 30 in order to prevent a short circuit between the word gate 14 a and the first and second control gates 20 and 30. It is located above the semiconductor substrate 10.
[0026]
The side insulating layer 24 and the second gate insulating layer 22 are formed in the same film forming process, and the respective layer structures are equal.
[0027]
In the adjacent memory cell 100, an insulating layer 70 is formed between the adjacent first control gate 20 and second control gate 30. The insulating layer 70 covers at least the control gates 20 and 30 so as not to be exposed. Furthermore, the upper surface of the insulating layer 70 is located above the semiconductor substrate 10 with respect to the upper surface of the word gate 14a. By forming the insulating layer 70 in this manner, electrical isolation between the first and second control gates 20 and 30 and the word gate 14a and the word line 50 can be more reliably performed.
[0028]
In the logic circuit region 2000, a MOS transistor 500 is formed. The gate electrode 14 b is formed above the semiconductor substrate 10 via the third gate insulating layer 122. A silicide layer 194 is formed on the upper surface of the gate electrode 14b. The impurity layers 162 and 182 are formed in the semiconductor substrate 10. Each impurity layer becomes a source region or a drain region. A silicide layer 192 is formed on the impurity layers 162 and 182.
[0029]
The sidewall insulating layer 152 is formed along both side surfaces of the gate electrode 14b.
[0030]
In the logic circuit region 2000, the MOS transistor 500 is covered with the insulating layer 70.
[0031]
As shown in FIGS. 1 and 2, a boundary portion 140c made of the same material as the word gate 14a and the gate electrode 14b is formed in the boundary region between the memory region 1000 and the logic circuit region 2000. A sidewall-like conductive layer 20a made of the same material as that of the control gates 20 and 30 is formed on one side surface (on the memory region 1000 side) of the boundary portion 140c. Further, on the other side surface (on the logic circuit region 2000 side) of the boundary portion 140c, a sidewall-like insulating layer 152 formed by the same process as the formation of the sidewall insulating layer 152 of the MOS transistor 500 is formed. An interlayer insulating layer 72 is formed on the semiconductor substrate 10 on which the memory cell 100 and the MOS transistor 500 are formed.
2. Method for Manufacturing Semiconductor Device Next, a method for manufacturing a semiconductor device according to the present embodiment will be described with reference to FIGS. Each sectional view corresponds to a portion along the line AA in FIG. 3 to 17, parts that are substantially the same as the parts shown in FIGS. 1 and 2 are given the same reference numerals, and redundant descriptions are omitted.
[0032]
(1) As shown in FIG. 3, first, an element isolation region 300 is formed on the surface of the semiconductor substrate 10 by a trench isolation method. Next, an N-type impurity layer 400 for contact (see FIG. 1) is formed in the semiconductor substrate 10 by ion implantation.
[0033]
Next, an insulating layer 120 serving as a gate insulating layer is formed on the surface of the semiconductor substrate 10. Next, a gate layer (first conductive layer) 140 that becomes the word gate 14 a and the gate electrode 14 b is deposited on the insulating layer 120. The gate layer 140 is made of doped polysilicon. Next, a stopper layer S100 in a later CMP process is formed on the gate layer 140. The stopper layer S100 is made of a silicon nitride layer.
[0034]
(2) Next, a resist layer (not shown) that covers the entire logic circuit region 2000 and extends to a part of the memory region 1000 is formed. Next, the stopper layer S100 is patterned using this resist layer as a mask. Thereafter, the gate layer 140 is etched using the patterned stopper layer as a mask. As shown in FIG. 4, in the memory region 1000, the gate layer 140 is patterned to become the gate layer 140a. On the other hand, in this step, the gate layer 140 in the logic circuit region 2000 is not patterned (hereinafter, the gate layer 140 in the logic circuit region is referred to as 140b for convenience).
[0035]
FIG. 5 shows a plan view after the patterning. By this patterning, openings 160 and 180 are provided in the stacked body of the gate layer 140 and the stopper layer S100 in the memory region 1000. Openings 160 and 180 substantially correspond to regions where impurity layers 16 and 18 are formed by subsequent ion implantation. In a later step, a side insulating layer and a control gate are formed along the side surfaces of the openings 160 and 180.
[0036]
(3) First, the surface of the semiconductor substrate is cleaned using hydrofluoric acid. As a result, the exposed insulating layer 120 is removed. Next, as shown in FIG. 6, a first silicon oxide layer 220a is formed by a thermal oxidation method. The thermal oxide film is formed on the exposed surfaces of the semiconductor substrate 10 and the gate layers 140a and 140b. The CVD method may be used to form the first silicon oxide layer 220a.
[0037]
Next, the first silicon oxide layer 220a is annealed. This annealing process is performed in an atmosphere containing NH ₃ gas. This pretreatment facilitates uniform deposition of the silicon nitride layer 220b on the first silicon oxide layer 220a. Thereafter, a silicon nitride layer 220b is formed by a CVD method.
[0038]
Next, the second silicon oxide layer 220c is formed by a CVD method, specifically, a high temperature oxidation method (HTO). The second silicon oxide layer 220c can also be formed using an ISSG (In-situ Steam Generation) process. The film formed by the ISSG process is dense. When the film is formed by the ISSG process, an annealing process for densifying the ONO film described later can be omitted.
[0039]
Note that in the above process, the silicon nitride layer 220b and the second silicon oxide layer 220c are formed in the same furnace, so that contamination of the interface due to the furnace can be prevented. As a result, a homogeneous ONO film can be formed, so that the memory cell 100 having stable electrical characteristics can be obtained. Further, since a cleaning process for removing contamination at the interface is not necessary, the number of processes can be reduced.
[0040]
After forming each of these layers, it is preferable to perform an annealing process by wet oxidation or LMP oxidation, for example, to densify each layer.
[0041]
In the present embodiment, the ONO film 220 becomes the second gate insulating layer 22 and the side insulating layer 24 by subsequent patterning (see FIG. 2).
[0042]
(4) As shown in FIG. 7, a doped polysilicon layer (second conductive layer) 230 is formed on the second silicon oxide layer 220c. The doped polysilicon layer 230 is etched later to become the conductive layer 40 (see FIG. 1) constituting the control gates 20 and 30.
[0043]
(5) Next, as shown in FIG. 8, the doped polysilicon layer 230 is isotropically etched until the second silicon oxide layer 220c above the stopper layer S100 is exposed. Thereby, doped polysilicon layers 20a and 30a are formed on the side walls of the gate layer 140a and the stopper layer S100. This isotropic etching is performed by, for example, an ICP (Inductive Coupled Plasma) method. The etching gas contains CF ₄ . In this isotropic etching, the selection ratio between the doped polysilicon layer 230 and the second silicon oxide layer 220c, that is, the etching rate of the doped polysilicon and the etching rate of the second silicon oxide layer are substantially equal. It is preferable to carry out under conditions. The doped polysilicon layer 230 deposited in the logic circuit region 2000 is almost removed at this stage.
[0044]
(6) Next, as shown in FIG. 9, the doped polysilicon layers 20a and 30a are anisotropically etched. Thereby, the first and second control gates 20 and 30 are formed. Here, as shown in FIG. 9, anisotropic etching is performed until the upper surfaces of the formed control gates 20 and 30 are lower than the upper surface of the gate layer 140a. This anisotropic etching is performed by, for example, an ICP (Inductive Coupled Plasma) method. The etching gas contains HBr and O ₂ . A gas containing Cl ₂ and O ₂ may be used as an etching gas. Further, this anisotropic etching has a selectivity of the doped polysilicon layers 20a, 30a and the second silicon oxide layer 220c, that is, an etching rate of the doped polysilicon with respect to the etching rate of the second silicon oxide layer is 10. It is preferable to be performed at -100, and it is more preferable to be performed at 50-100.
[0045]
However, when this etching is completed, the corner portion 28 may be formed on the control gate. It is considered that the square portion 28 is formed by removing the etching removal material on the control gates 20 and 30 again.
[0046]
(7) As shown in FIG. 10, a resist layer R100 that covers the entire memory region 1000 and extends to a part of the logic circuit region is formed. Next, the second silicon oxide layer 220c, the silicon nitride layer 220b, and the stopper layer S100 in the logic circuit region 2000 are removed using the resist layer R100 as a mask. By this etching process, the stopper layer S100 in the logic circuit region 2000 is removed.
[0047]
(8) As shown in FIG. 11, a resist layer R200 for forming the gate electrode 14b is formed. The resist layer R200 is patterned so as to cover the memory region 1000. Next, the gate electrode 14b is formed in the logic circuit region 2000 by etching the gate layer 140b using the resist layer R200 as a mask. Thereafter, the resist layer R200 is removed.
[0048]
(9) Next, the surface of the semiconductor substrate is cleaned using hydrofluoric acid. As a result, the exposed insulating layer 120 and second silicon oxide layer 220c are removed.
[0049]
Next, as shown in FIG. 12, the surfaces of the semiconductor substrate 10, the control gates 20 and 30, and the gate electrode 14b are oxidized to form an oxide film 26. This oxidation step is achieved by, for example, thermal oxidation under a dry O ₂ atmosphere at 800 ° C. for 20 minutes.
[0050]
The advantages of this process are as follows. First, the damage received by the semiconductor substrate due to the formation of the gate electrode 14b can be recovered. Second, the oxide film 26 formed on the semiconductor substrate 10 in the logic circuit region 2000 functions as a sacrificial oxide film in impurity implantation for forming an extension layer described later. Third, the shape of the control gates 20 and 30 can be easily improved.
[0051]
The reason for the third effect will be described below. As shown in FIG. 9, when the anisotropic etching in the step (6) is completed, the corner portion 28 may be formed on the control gate. When the square portion 28 comes into contact with the word line 50, the control gates 20 and 30 and the word gate 14a may become conductive. On the other hand, according to the present embodiment, the corner portion 28 is oxidized in the step of forming the oxide film 26. Thereby, the shape of the control gate can be easily improved.
[0052]
2 and 13 to 17, the illustration of the oxide film 26 is omitted.
[0053]
(10) Next, as shown in FIG. 13, a resist layer R300 covering the memory region 1000 is formed. By using this resist layer R300 as a mask and doping an N-type impurity, extension layers 161 and 181 in the source region and the drain region are formed in the logic circuit region 2000. Thereafter, the resist layer R300 is removed.
[0054]
(11) As shown in FIG. 14, in the memory region 1000 and the logic circuit region 2000, an insulating layer 250 such as silicon oxide or silicon nitride oxide is formed over the entire surface.
[0055]
(12) As shown in FIG. 15, sidewall insulating layers 152 are formed on both side surfaces of the gate electrode 14 b in the logic circuit region 2000 by anisotropically etching the insulating layer 250. At the same time, the insulating layer 152a is left on the control gates 20 and 30. Furthermore, this etching removes the insulating layer deposited in the region where the silicide layer is formed in a later step, and the semiconductor substrate is exposed.
[0056]
Next, N-type impurities are ion-implanted to form the impurity layers 16 and 18 constituting the source region or the drain region of the memory region 1000 and the source region or the drain region of the logic circuit region 2000 in the semiconductor substrate 10. Impurity layers 162 and 182 are formed.
[0057]
Next, a metal for forming a silicide is deposited over the entire surface. The metal for forming the silicide is, for example, titanium or cobalt. Thereafter, a metal formed on the impurity layers 16, 18, 162, 182 and the gate electrode 14 b is subjected to a silicidation reaction to form a silicide layer 92 on the upper surfaces of the impurity layers 16, 18. , 182 is formed on the upper surface of the gate electrode 14b, and a silicide layer 194 is formed on the upper surface of the gate electrode 14b. Next, an insulating layer 70 such as silicon oxide or silicon nitride oxide is entirely formed in the memory region 1000 and the logic circuit region 2000. The insulating layer 70 is formed so as to cover the stopper layer S100.
[0058]
(13) As shown in FIG. 16, the insulating layer 70 is polished by CMP until the stopper layer S100 is exposed, and the insulating layer 70 is planarized. By this polishing, the insulating layer 70 is left between the two side insulating layers 24 facing each other across the control gates 20 and 30. At this time, the MOS transistor 500 is completely covered with the insulating layer 70.
[0059]
(14) The stopper layer S100 is removed with hot phosphoric acid. As a result, at least the upper surface of the gate layer 140a is exposed. Thereafter, a doped polysilicon layer is deposited over the entire surface.
[0060]
Next, as shown in FIG. 17, a patterned resist layer R400 is formed on the doped polysilicon layer. The word line 50 is formed by patterning the doped polysilicon layer using the resist layer R400 as a mask.
[0061]
Subsequently, the gate layer 140a is etched using the resist layer R400 as a mask. By this etching, the gate layer 140a where the word line 50 is not formed is removed. As a result, the word gates 14a arranged in an array can be formed. The removal region of the gate layer 140a corresponds to a region of a P-type impurity layer (element isolation impurity layer) 15 to be formed later (see FIG. 1).
[0062]
In this etching step, since the conductive layer 40 constituting the first and second control gates 20 and 30 is covered with the insulating layer 70, it remains without being etched. Further, since the MOS transistor 500 in the logic circuit region 2000 is completely covered with the insulating layer 70, it is not affected by this etching.
[0063]
Next, a P-type impurity is entirely doped into the semiconductor substrate 10. Thereby, a P-type impurity layer (element isolation impurity layer) 15 (see FIG. 1) is formed in a region between the word gates 14a in the Y direction. By this P-type impurity layer 15, element isolation between the nonvolatile semiconductor memory devices 100 is more reliably performed.
[0064]
Through the above steps, the semiconductor device shown in FIGS. 1 and 2 can be manufactured.
[0065]
Although one embodiment of the present invention has been described above, the present invention is not limited to this, and can take various forms within the scope of the gist of the present invention. For example, in the above embodiment, a bulk semiconductor substrate is used as the semiconductor layer, but a semiconductor layer of an SOI substrate may be used.
[Brief description of the drawings]
FIG. 1 is a plan view schematically showing a layout of a semiconductor device.
FIG. 2 is a cross-sectional view schematically showing a portion along line AA in FIG.
FIG. 3 is a diagram showing a step in an embodiment of the present invention.
FIG. 4 is a diagram showing a step in an embodiment of the present invention.
FIG. 5 is a diagram showing a step in an embodiment of the present invention.
FIG. 6 is a diagram showing a step in an embodiment of the present invention.
FIG. 7 is a diagram showing a step in an embodiment of the present invention.
FIG. 8 is a diagram showing a step in an embodiment of the present invention.
FIG. 9 is a diagram showing a step in an embodiment of the present invention.
FIG. 10 is a diagram showing a step in an embodiment of the present invention.
FIG. 11 is a diagram showing a step in an embodiment of the present invention.
FIG. 12 is a diagram showing a step in an embodiment of the present invention.
FIG. 13 is a diagram showing a step in an embodiment of the present invention.
FIG. 14 is a diagram showing a step in an embodiment of the present invention.
FIG. 15 is a diagram showing a step in an embodiment of the present invention.
FIG. 16 is a diagram showing a step in an embodiment of the present invention.
FIG. 17 is a diagram showing a step in an embodiment of the present invention.
FIG. 18 is a cross-sectional view showing a known MONOS type memory cell.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Semiconductor substrate, 12 1st gate insulating layer, 14a Word gate, 14b Gate electrode, 20 1st control gate, 22 2nd gate insulating layer, 22a, 24a, 220a 1st silicon oxide layer, 22b, 24b, 220b Silicon nitride Layer, 22c, 24c, 220c second silicon oxide layer, 24 side insulating layer, 26 oxide film, 30 second control gate, 122 third gate insulating layer, 140, 140a, 140b gate layer, 220 ONO film, S100 stopper layer

Claims

Forming a first insulating layer above the semiconductor layer;
Forming a first conductive layer above the first insulating layer;
Forming a stopper layer above the first conductive layer;
Patterning the stopper layer and the first conductive layer in a line;
Forming an ONO film above the semiconductor substrate and on both side surfaces of the first conductive layer;
Forming a second conductive layer above the ONO film;
Forming a sidewall-like control gate on both side surfaces of the first conductive layer via the ONO film by anisotropically etching the second conductive layer;
Oxidizing the surface of the control gate;
Forming an impurity layer to be a source region or a drain region in the semiconductor layer;
Forming a second insulating layer on the entire surface;
Polishing the second insulating layer such that the stopper layer is exposed;
Removing the stopper layer;
A method of manufacturing a nonvolatile memory device, comprising: patterning the line-shaped first conductive layer to form a word gate.

In claim 1,
Furthermore, the manufacturing method of a non-volatile memory device includes a step of isotropically etching the second conductive layer before anisotropically etching the second conductive layer.

A method for manufacturing a semiconductor device including a memory region including a nonvolatile memory device and a logic circuit region including a peripheral circuit of the nonvolatile memory device, the method including the following steps.
Forming a first insulating layer above the semiconductor layer;
Forming a first conductive layer above the first insulating layer;
Forming a stopper layer above the first conductive layer;
Patterning the stopper layer and the first conductive layer in the memory region in a line shape ;
Forming an ONO film above the semiconductor substrate in the memory region and on both side surfaces of the first conductive layer;
Forming a second conductive layer above the ONO film;
Forming a sidewall-like control gate through the ONO film on at least both side surfaces of the first conductive layer in the memory region by anisotropically etching the second conductive layer;
Removing the stopper layer in the logic circuit region;
Patterning the first conductive layer in the logic circuit region to form a gate electrode of an insulated gate field effect transistor in the logic circuit region;
Oxidizing the surface of the control gate;
Forming a first impurity layer to be a source region or a drain region of the nonvolatile memory device and a second impurity layer to be a source region or a drain region of the insulated gate field effect transistor in the semiconductor layer;
Forming a second insulating layer on the entire surface of the memory region and the logic circuit region;
Polishing the second insulating layer so that the stopper layer in the memory region is exposed and the gate electrode in the logic circuit region is not exposed;
Removing the stopper layer in the memory region;
Patterning the linear first conductive layer in the memory region to form a word gate of the nonvolatile memory device in the memory region;

In claim 3,
Further, after forming the gate electrode in the logic circuit region, the step of oxidizing the surface of the gate electrode,
The method of manufacturing a semiconductor device, wherein the step of oxidizing the surface of the control gate and the step of oxidizing the surface of the gate electrode are performed in the same step.