JP3653462B2 - Bidirectional switch mounting structure and protection circuit including bidirectional switch - Google Patents

Bidirectional switch mounting structure and protection circuit including bidirectional switch Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、主として電池の保護回路等に使用される双方向スイッチの実装構造とこの双方向スイッチを備える保護回路に関する。
【０００２】
【従来の技術】
パック電池は、電池の過充電と過放電を防止するための保護回路を内蔵している。この保護回路は、電池の過充電と過放電を防止するために、充電電流と放電電流を遮断する双方向スイッチを備える。図１は、パック電池に内蔵される保護回路の回路図である。この図に示すように、保護回路は、電池３と直列に双方向スイッチ１を接続し、双方向スイッチ１をオンオフに制御して、過充電と過放電を防止する。双方向スイッチ１は、パッケージされた一対のＦＥＴ２を寄生ダイオードが逆方向となるように直列に接続したものである。この保護回路は、プリント基板に一対のＦＥＴを半田付して製作できる。しかしながら、この構造はプリント基板にふたつのＦＥＴを実装するので双方向スイッチの実装面積が大きくなる。
【０００３】
パック電池に保護回路として内蔵される双方向スイッチは、できる限り小さくすることが大切である。パック電池に限らず、他の用途の双方向スイッチも小さくすることが大切である。このことを実現することを目的として、一対のＦＥＴチップをワンチップの半導体集積回路とする双方向スイッチが開発されている（特開平８−３２０６０号公報）。この公報に記載される双方向スイッチは、図２に示すように、基板５に一対のＦＥＴチップ６を一体化した半導体集積回路を固定している。半導体集積回路のＦＥＴは、ドレインとソースとゲートからなる３端子を出力端子１５に接続している。ＦＥＴの３端子を出力端子に接続するために、半導体集積回路の裏面に設けたドレインを基板５に直接に接続し、半導体集積回路の表面に設けたゲート領域Ｇとソース領域Ｓにリードワイヤー７をワイヤーボンドして接続している。リードワイヤー７は、基板Ｓの電極８に接続されて、電極８を出力端子１５に接続している。
【０００４】
【発明が解決しようとする課題】
図２の双方向スイッチ１は、一対のＦＥＴチップ６を半導体集積回路とするので、ふたつのＦＥＴをプリント基板５に実装する構造に比較すると小型化できる。ただ、この構造では、さらに小型化すると共に、内部抵抗をより小さくすることが難しい。双方向スイッチにとって、オン状態において内部抵抗をいかに小さくできるかは極めて大切である。内部抵抗が大きい双方向スイッチは、オン状態において無駄な電力を消費するばかりでなく、双方向スイッチの電力損失が大きくなって発熱量も増加するからである。発熱量が大きくなると、放熱面積を大きくする必要があって小型化が難しくなる。
【０００５】
内部抵抗は、ソース領域に接続しているリードワイヤーの本数を多くして小さくしている。しかしながら、リードワイヤーの本数を増加する構造では、製造コストを高くする弊害があり、また、極めて細いリードワイヤーの本数を増加しても、期待するほどには内部抵抗を低下できない欠点がある。
【０００６】
本発明者は、この欠点を解消することを目的に、種々の実装構造を研究した結果、双方向スイッチに使用される一対のＦＥＴが、独特の状態で配線されることに着目して、双方向スイッチの内部抵抗をさらに低下させながら、従来の半分以下と飛躍的に小型化することに成功した。双方向スイッチは、一対のＦＥＴのドレインを互いに接続して直列に接続している。一般的な使用状態において、ＦＥＴは、例外なく、ドレインとソースとゲートからなる３端子を配線する必要がある。しかしながら、双方向スイッチとして使用される一対のＦＥＴは、図１に示すように、ドレインを互いに接続しているが、ここに外部の配線を接続する必要がない。本発明者はこの独特の配線状態に着目して、リードワイヤーを省略して双方向スイッチを基板に実装できる極めて優れた独特の実装構造を開発して本発明を完成した。
【０００７】
したがって、本発明の重要な目的は、内部抵抗を小さくしながらさらに小型化できる双方向スイッチの実装構造と、この双方向スイッチを備える保護回路を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の双方向スイッチの実装構造は、リードワイヤーを省略してＦＥＴチップ９Ａを基板５に電気接続する。双方向スイッチ１は、基板５に一対のＦＥＴチップ９Ａを実装している。一対のＦＥＴチップ９Ａは、ドレインを互いに接続して、寄生ダイオードが逆方向となるように直列接続している。一対のＦＥＴチップ９Ａは、第１の面側でドレインを接続しているＦＥＴチップブロック９である。ＦＥＴチップブロック９は、第１の面側と反対側の面である第２の面側には、各々のＦＥＴのソース領域Ｓとゲート領域Ｇを設けている。ＦＥＴチップブロック９は、第２の面側を基板５に対向させて、各々のＦＥＴのソース領域Ｓとゲート領域Ｇを基板５表面の電極８に接続している。基板５と反対側の面に位置するＦＥＴチップブロック９の第１の面側に配設されるドレインは、リードワイヤーを接続する必要がない。
【０００９】
双方向スイッチの実装構造は、好ましくは、ＦＥＴチップブロック９をワンチップの半導体集積回路とする。この半導体集積回路は、互いにドレインを連結している一対のＦＥＴを備えている。さらに、ＦＥＴチップブロック９は、一対のＦＥＴチップ９Ａを、ドレインを同一面側として、互いに隣接して同一平面上に配設して、ドレインを接続プレート９Ｂで連結して一体構造としている連結ユニットとすることもできる。連結ユニットは、接続プレート９Ｂを金属プレートとし、この金属プレートに一対のＦＥＴチップ９Ａを固定することができる。
【００１０】
さらに、本発明の双方向スイッチの実装構造は、基板５に実装してなるＦＥＴチップブロック９表面を絶縁材であるモールド材１４で被覆して、ドレインの表面をモールド材１４で被覆することができる。さらに、基板５とＦＥＴチップ９Ａとの間に、封止樹脂１３を充填することもできる。さらにまた、双方向スイッチの実装構造は、ＦＥＴチップブロック９の第１の面側に設けられたドレインを半田処理することもできる。
【００１１】
本発明の双方向スイッチを備える保護回路は、双方向スイッチ１が以下の全ての構造を備える。双方向スイッチ１は、一対のＦＥＴチップ９Ａを基板５に実装している。基板５に実装される一対のＦＥＴチップ９Ａは、ドレインを互いに接続して、寄生ダイオードを逆方向として互いに直列接続される。さらに、一対のＦＥＴチップ９Ａは、第１の面側でドレインを接続しているＦＥＴチップブロック９である。ＦＥＴチップブロック９は、第１の面側と反対側に位置する第２の面側に、各々のＦＥＴのソース領域Ｓとゲート領域Ｇを設けている。ＦＥＴチップブロック９は、第２の面側を基板５に対向させて、各々のＦＥＴのソース領域Ｓとゲート領域Ｇを基板５表面の電極８に接続している。
【００１２】
双方向スイッチ１は、たとえば電池３に直列接続されて、電池３の保護回路として最適な状態で使用される。
【００１３】
本発明の双方向スイッチの実装構造は、一対のＦＥＴチップ９ＡをＦＥＴチップブロック９とし、このＦＥＴチップブロック９を、従来のＦＥＴチップ６とは逆向きにして基板５に固定している。従来の実装構造は、ドレイン領域を基板側に配設して、ソース領域Ｓとゲート領域Ｇを基板５の反対側に配設している。このため、ＦＥＴチップ６のソース領域Ｓとゲート領域Ｇには、リードワイヤー７を接続してこれを基板５に接続する必要があった。
【００１４】
これに対して本発明の双方向スイッチの実装構造は、一対のＦＥＴチップ９ＡをＦＥＴチップブロック９とすると共に、このＦＥＴチップブロック９の外部回路に電気的に接続する必要がないドレインを設けている面側を、基板５の反対側に配設している。ＦＥＴチップブロック９の基板５と対向する側には、ソース領域Ｓとゲート領域Ｇを配設して、これ等の領域を基板５の電極８に接続している。すなわち、本発明の双方向スイッチの実装構造は、一対のＦＥＴチップ９Ａを一体構造とするＦＥＴチップブロック９を、表裏を反対にして、いいかえるとフリップチップ実装構造で基板５に固定して、リードワイヤーを省略する。リードワイヤーのない双方向スイッチの実装構造は、基板５にリードワイヤーを接続する電極を設ける必要がなく、全体を著しくコンパクトにできる。また、基板５の電極８に接続するリードワイヤーによる内部抵抗の増加がなく、ソース領域Ｓを直接に基板５に接続して内部抵抗を相当に小さくできる。
【００１５】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。ただし、以下に示す実施例は、本発明の技術思想を具体化するための双方向スイッチの実装構造と保護回路を例示するものであって、本発明は双方向スイッチの実装構造と保護回路を以下のものに特定しない。
【００１６】
さらに、この明細書は、特許請求の範囲を理解しやすいように、実施例に示される部材に対応する番号を、「特許請求の範囲の欄」、および「課題を解決するための手段の欄」に示される部材に付記している。ただ、特許請求の範囲に示される部材を、実施例の部材に特定するものでは決してない。
【００１７】
図１は、保護回路を内蔵するパック電池の回路図である。この図の保護回路は、電池３の過充電と過放電を防止する双方向スイッチ１を備え、この双方向スイッチ１は、電池３と直列に接続している。双方向スイッチ１は、制御回路４でオンオフに制御されて、電池３の過充電と過放電を防止する。双方向スイッチ１は、一対のＦＥＴ２で、一対のＦＥＴ２は、ドレインを互いに接続して寄生ダイオードが逆方向となるように直列に接続される。ＦＥＴ２は、ＭＯＳ・ＦＥＴである。一対のＦＥＴ２は、片方が充電電流を遮断し、他方が放電電流を遮断する。一対のＦＥＴ２は、寄生ダイオードがあるので、オフ状態で逆方向の電流を流すことができる。したがって、充電電流を遮断する状態で放電電流を流すことができ、反対に放電電流を遮断する状態で充電電流を流すことができる。
【００１８】
一対のＦＥＴ２は、電池３を正常に充放電させるときに、両方をオンとする。電池電圧が低下して、電池３の過放電を防止するときは、放電電流を遮断する片方のＦＥＴ２をオフ、他のＦＥＴ２をオンとする。この状態で電池３を充電すると、オフ状態のＦＥＴ２は、寄生ダイオードを通じて充電電流を流すことができるので充電はできる。反対に、電池３の過充電を防止するために充電電流を阻止するときは、充電電流を遮断するＦＥＴ２をオフ、他のＦＥＴ２をオンとする。この状態においても電池３は放電できる。それは、充電を阻止するＦＥＴ２の寄生ダイオードが放電電流を流すからである。
【００１９】
制御回路４は、電池３の電圧や残存容量を検出して、双方向スイッチ１をオンオフに制御して、過充電と過放電を防止する。たとえば、電池電圧や残存容量から、充電している電池３が満充電になると、充電電流を遮断する片方のＦＥＴ２をオンからオフに切り換えて、充電を停止する。反対に、放電している電池３が完全に放電されて、それ以上に放電すると過放電になるときには、放電電流を遮断する一方のＦＥＴ２をオフにして、放電を停止させる。
【００２０】
本発明の双方向スイッチの特徴をより明確にするために、基板に実装される従来の双方向スイッチを図３に示し、本発明の双方向スイッチを図４と図５に示す。双方向スイッチ１に使用されるＭＯＳ・ＦＥＴは、その層構造から、一方の面にドレインを配設して、他方の面にソースとゲートを配設している。本発明はこの層構造を変更することなく、リードワイヤーを省略する。
【００２１】
従来の双方向スイッチ１は、図３に示すように、ＦＥＴチップ６のドレイン側を基板５に対向させる姿勢で、ＦＥＴチップ６を基板５に固定する。一対のＦＥＴチップ６は、ドレインを互いに接続して、寄生ダイオードが逆方向となるように直列に接続される。図２に示すように、一対のＦＥＴチップ６をワンチップの半導体集積回路とする従来の改良された双方向スイッチ１も、基板５にＦＥＴチップ６を固定する姿勢は同じである。この姿勢で基板５に固定される各々のＦＥＴチップ６は、基板５と反対側に設けられるゲート領域Ｇとソース領域Ｓを、リードワイヤー７で基板５の電極８に接続する必要がある。図３の双方向スイッチ１は、オン状態における内部抵抗をできる限り少なくするために、１本または２本のリードワイヤーを使用してソース領域Ｓを基板５の電極８に接続している。
【００２２】
この構造の双方向スイッチ１は、ＦＥＴチップ６の周囲にリードワイヤー７を接続する電極８を設けるので、双方向スイッチ１を実装する実質面積は、図において電極８に囲まれる領域となって、ワンチップの半導体集積回路の外形よりも相当に大きくなる。
【００２３】
図４と図５は、本発明の双方向スイッチを示す。図４は、基板５に実装されるＦＥＴチップブロック９の底面図である。ＦＥＴチップブロック９は、図４の底面図に示すように、第１の面側（この図においてＦＥＴチップブロック９の裏面）で一対のＦＥＴチップ９Ａのドレインを互いに接続しているブロックである。
【００２４】
図４のＦＥＴチップブロック９は、互いにドレインを連結している一対のＦＥＴを有するワンチップの半導体集積回路である。このＦＥＴチップブロック９は、第１の面側で互いにドレインを連結しており、第１の面側と反対側の面である第２の面側に、各々のＦＥＴのソース領域Ｓとゲート領域Ｇを独立して設けている。半導体集積回路は、図７に示すように、半導体ウェハー１６にＦＥＴを設ける工程で、一対のＦＥＴチップ９Ａを備えるワンチップのＩＣとして製作される。このため、ＦＥＴチップブロック９にワンチップの半導体集積回路を使用する双方向スイッチ１は、能率よく安価に多量生産して、信頼性を高くできる特長がある。さらに、第１の面側にドレインを設けて、第２の面側にソース領域Ｓとゲート領域Ｇを設けている半導体集積回路は、ＦＥＴを特別な層構造とすることなく安価に多量生産できる。
【００２５】
ただ、本発明の双方向スイッチの実装構造は、必ずしもＦＥＴチップブロックをワンチップの半導体集積回路とする必要はない。図６に示すように、ＦＥＴチップブロック９を連結ユニットとすることもできる。連結ユニットは、ワンチップの半導体集積回路ではなく、別々のＦＥＴチップとして製作された一対のＦＥＴチップ９Ａを、接続プレート９Ｂで連結して一体構造とするものである。連結ユニットは、一対のＦＥＴチップ９Ａを、ドレインを同一面側として、互いに隣接して同一平面上に配設して、ドレインを接続プレート９Ｂで連結して一体構造としたものである。接続プレート９Ｂには、金属プレートを使用できる。このＦＥＴチップブロック９は、金属プレートの表面に一対のＦＥＴチップ９Ａをハンダ等で固定して製造できる。
【００２６】
ＦＥＴチップブロック９は、図５の断面図に示すように、基板５に実装される。このＦＥＴチップブロック９は、図４の底面図に示すように、裏面となっている第１の面側と反対側の面である第２の面側には、各々のＦＥＴのソース領域Ｓとゲート領域Ｇを設けている。ＦＥＴチップブロック９は、図５の断面図に示すように、第２の面側を基板５に対向させて、各々のＦＥＴのソース領域Ｓとゲート領域Ｇを基板５の表面の電極８に接続する。すなわち、ＦＥＴチップブロック９は、フリップチップ実装構造で基板５に固定される。ただ、フリップチップで実装されるＦＥＴチップブロック９は、ＦＥＴのドレインを基板５に接続する必要がないので、基板５と反対側の第１の面側に設けているドレインには、リードワイヤーを接続する必要がない。
【００２７】
ソース領域Ｓとゲート領域Ｇを基板５に電気接続するために、ＦＥＴチップブロック９は、ソース領域Ｓとゲート領域Ｇの表面にパッド１０を固定している。パッド１０は、金やアルミニウム等の金属膜である。パッド１０には、バンプ１１を固定している。バンプ１１は、金やハンダ等の導電性金属突起である。バンプ１１は、接続材料１２を介して基板５の導電層に接続される。接続材料１２は、ハンダ、導電性接着剤、異方性導電膜等の導電性のある接着材である。なお、ＦＥＴチップ９Ａは、バンプ１１を用いることなく、半田によって基板５の導電層に接続することもできる。この場合、半田は、パッド１０または電極８の少なくとも一方に付着させればよい。更には、銀ペースト等の導電性ペーストにて接続することも可能である。
【００２８】
基板５に実装されたＦＥＴチップ９Ａは、図５に示すように、基板５とＦＥＴチップ９Ａとの間に封止樹脂１３を充填する。さらに、ＦＥＴチップ９Ａの表面をモールド材１４で被覆して、ＦＥＴチップ９Ａを基板５に確実に固定している。封止樹脂１３やモールド材１４には、エポキシ樹脂やアクリル樹脂等の絶縁材が使用される。なお、モールド材１４は必ずしも必要でなく、封止樹脂１３だけでもよい。また、モールド材１４を用いず、ＦＥＴチップ９Ａの表面を露出し、半田処理することにより、保護回路を構成した後のテストポイントとして使用することができる。
【００２９】
ゲート領域Ｇとソース領域Ｓを接続している基板５の電極８は、基板５を貫通するスルーホール構造の導電部で裏面に設けた導電部に接続され、あるいは、ゲート領域Ｇとソース領域Ｓに接触しないように、基板表面に配設させた導電部に接続される。基板裏面や表面の導電部は、基板５に実装している制御回路の端子に接続される。ただ、制御回路は、必ずしも基板に実装する必要はない。双方向スイッチを実装している基板を、制御回路を実装しているプリント基板に接続して、保護回路を構成することができるからである。この保護回路は、基板の導電部を接続端子やリード線を介してプリント基板に接続する。基板５の代わりに、リードフレームにＦＥＴチップブロック９を実装することもできる。
【００３０】
【発明の効果】
本発明の双方向スイッチの実装構造は、内部抵抗を小さくしながら、従来品に比べて飛躍的に小型化できる特長がある。それは、本発明の双方向スイッチの実装構造が、両方のＦＥＴのドレインには配線しない独特の配線構造と、片方の面側にドレインがあって、他方の面側にソース領域とゲート領域があるＦＥＴの層構造を巧妙に利用することにより、一対のＦＥＴチップを一体構造とするＦＥＴチップブロックを基板にフリップチップ実装しているからである。
【００３１】
フリップチップ実装は、リードワイヤーを省略して半導体を基板に実装する。ただ、この構造で半導体集積回路を基板に実装するためには、基板と対向する片面に接続部分を設ける必要がある。ＦＥＴチップは両面に接続部分があるので、フリップチップ実装して片面を基板に接続しても、他の片面の接続部分をリードワイヤーで基板に接続する必要がある。このため、従来の双方向スイッチは、ドレイン側を基板に接続して、ソース領域とゲート領域をリードワイヤーで基板に接続していた。本発明は、ＦＥＴチップの表裏を反対にして基板に実装して、従来はリードワイヤーで接続していたソース領域とゲート領域を基板に直接に接続している。この構造ではドレインを基板に接続できないが、ドレインは外部に配線する必要がなく、リードワイヤーを接続する必要がない。ドレインは、隣接するＦＥＴチップで互いに接続する必要がある。ただ、一対のＦＥＴチップは互いに隣接してＦＥＴチップブロックとして配設されるので、一対のＦＥＴチップをワンチップの半導体集積回路として接続でき、また、一対のＦＥＴチップを隣接して同一平面に配設して金属プレートで接続できる。このため、本発明の双方向スイッチの実装構造は、リードワイヤーとこれを接続する電極を省略して基板に実装できる。このため、リードワイヤーによる内部抵抗の増加がなく、また、周囲に電極を設ける必要がないので実装面積を著しく小さくできる。ちなみに、電池の保護回路に使用している従来の双方向スイッチの寸法は、図３に示すように、Ｗ＝４．５５ｍｍ、Ｌ＝３．０ｍｍであったのに対し、図４に示す本発明の双方向スイッチは、Ｗ＝１．７５ｍｍ、Ｌ＝２．７ｍｍとなって、実装面積を約１／３に極減できた。
【００３２】
さらに、本発明の双方向スイッチの実装構造は、ＦＥＴチップの層構造を変更する必要もないので、一対のＦＥＴチップを一体構造としているＦＥＴチップブロックを簡単かつ容易に、しかも能率よく安価に多量生産できる。このため、ＦＥＴチップブロックを基板にフリップチップ実装している本発明の双方向スイッチも、安価に多量生産できる特長がある。
【図面の簡単な説明】
【図１】パック電池に内蔵される保護回路の回路図
【図２】従来の双方向スイッチの平面図
【図３】従来の双方向スイッチを基板に実装する状態を示す平面図
【図４】本発明の実施例の双方向スイッチの底面図
【図５】図４に示す双方向スイッチを基板に実装する状態を示す断面図
【図６】本発明の他の実施例の双方向スイッチを基板に実装する状態を示す断面図
【図７】半導体ウェハーにＦＥＴを設けてワンチップＩＣを製作する状態を示す平面図
【符号の説明】
１…双方向スイッチ
２…ＦＥＴ
３…電池
４…制御回路
５…基板
６…ＦＥＴチップ
７…リードワイヤー
８…電極
９…ＦＥＴチップブロック ９Ａ…ＦＥＴチップ
９Ｂ…接続プレート
１０…パッド
１１…バンプ
１２…接続材料
１３…封止樹脂
１４…モールド材
１５…出力端子
１６…半導体ウェハー
Ｇ…ゲート領域
Ｓ…ソース領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a mounting structure of a bidirectional switch mainly used for a battery protection circuit and the like, and a protection circuit including the bidirectional switch.
[0002]
[Prior art]
The battery pack incorporates a protection circuit for preventing overcharge and overdischarge of the battery. This protection circuit includes a bidirectional switch that cuts off charging current and discharging current in order to prevent overcharging and overdischarging of the battery. FIG. 1 is a circuit diagram of a protection circuit built in the battery pack. As shown in this figure, the protection circuit connects the bidirectional switch 1 in series with the battery 3 and controls the bidirectional switch 1 to be turned on and off to prevent overcharge and overdischarge. The bidirectional switch 1 is formed by connecting a pair of packaged FETs 2 in series so that the parasitic diode is in the reverse direction. This protection circuit can be manufactured by soldering a pair of FETs to a printed circuit board. However, since this structure mounts two FETs on the printed circuit board, the mounting area of the bidirectional switch increases.
[0003]
It is important to make the bidirectional switch built in the battery pack as a protection circuit as small as possible. It is important to reduce the size of the bidirectional switch for other purposes as well as the battery pack. In order to realize this, a bidirectional switch in which a pair of FET chips is a one-chip semiconductor integrated circuit has been developed (Japanese Patent Laid-Open No. 8-32060). In the bidirectional switch described in this publication, as shown in FIG. 2, a semiconductor integrated circuit in which a pair of FET chips 6 are integrated is fixed to a substrate 5. In an FET of a semiconductor integrated circuit, three terminals including a drain, a source, and a gate are connected to an output terminal 15. In order to connect the three terminals of the FET to the output terminal, the drain provided on the back surface of the semiconductor integrated circuit is directly connected to the substrate 5, and the lead wire 7 is connected to the gate region G and source region S provided on the surface of the semiconductor integrated circuit. Are connected by wire bonding. The lead wire 7 is connected to the electrode 8 of the substrate S and connects the electrode 8 to the output terminal 15.
[0004]
[Problems to be solved by the invention]
The bidirectional switch 1 of FIG. 2 can be reduced in size compared to a structure in which two FETs 6 are mounted on the printed circuit board 5 because the pair of FET chips 6 is a semiconductor integrated circuit. However, with this structure, it is difficult to further reduce the size and reduce the internal resistance. For a bidirectional switch, it is extremely important how the internal resistance can be reduced in the ON state. This is because a bidirectional switch having a large internal resistance not only consumes unnecessary power in the on state, but also increases the power loss of the bidirectional switch and increases the amount of heat generation. When the amount of heat generated is large, it is necessary to increase the heat radiation area, which makes it difficult to reduce the size.
[0005]
The internal resistance is reduced by increasing the number of lead wires connected to the source region. However, the structure in which the number of lead wires is increased has a disadvantage that the manufacturing cost is increased, and even if the number of extremely thin lead wires is increased, the internal resistance cannot be lowered as expected.
[0006]
As a result of studying various mounting structures for the purpose of eliminating this drawback, the present inventor has paid attention to the fact that a pair of FETs used for a bidirectional switch are wired in a unique state. While further reducing the internal resistance of the direction switch, we succeeded in dramatically reducing the size to less than half of the conventional one. In the bidirectional switch, the drains of a pair of FETs are connected in series with each other. In a general use state, an FET needs to be wired with three terminals including a drain, a source, and a gate without exception. However, as shown in FIG. 1, the pair of FETs used as bidirectional switches have their drains connected to each other, but there is no need to connect external wiring here. The inventor paid attention to this unique wiring state and developed a very excellent unique mounting structure capable of mounting a bidirectional switch on a substrate by omitting a lead wire and completed the present invention.
[0007]
Accordingly, an important object of the present invention is to provide a bidirectional switch mounting structure that can be further reduced in size while reducing the internal resistance, and a protection circuit including the bidirectional switch.
[0008]
[Means for Solving the Problems]
In the bidirectional switch mounting structure of the present invention, the lead wire is omitted and the FET chip 9A is electrically connected to the substrate 5. The bidirectional switch 1 has a pair of FET chips 9 </ b> A mounted on a substrate 5. The pair of FET chips 9A are connected in series so that the drains are connected to each other and the parasitic diodes are in the opposite direction. The pair of FET chips 9A are FET chip blocks 9 having drains connected on the first surface side. The FET chip block 9 is provided with a source region S and a gate region G of each FET on the second surface side opposite to the first surface side. The FET chip block 9 has the second surface facing the substrate 5 and connects the source region S and gate region G of each FET to the electrode 8 on the surface of the substrate 5. The drain disposed on the first surface side of the FET chip block 9 located on the surface opposite to the substrate 5 does not need to be connected to a lead wire.
[0009]
In the bidirectional switch mounting structure, the FET chip block 9 is preferably a one-chip semiconductor integrated circuit. This semiconductor integrated circuit includes a pair of FETs whose drains are connected to each other. Further, the FET chip block 9 includes a pair of FET chips 9A that are arranged on the same plane adjacent to each other with the drains on the same side, and the drains are connected by a connection plate 9B to form an integrated structure. It can also be. In the connection unit, the connection plate 9B is a metal plate, and a pair of FET chips 9A can be fixed to the metal plate.
[0010]
Further, in the bidirectional switch mounting structure of the present invention, the surface of the FET chip block 9 mounted on the substrate 5 is covered with the molding material 14 which is an insulating material, and the surface of the drain is covered with the molding material 14. it can. Further, the sealing resin 13 can be filled between the substrate 5 and the FET chip 9A. Furthermore, the bidirectional switch mounting structure can solder the drain provided on the first surface side of the FET chip block 9.
[0011]
In the protection circuit including the bidirectional switch of the present invention, the bidirectional switch 1 has all the following structures. The bidirectional switch 1 has a pair of FET chips 9 </ b> A mounted on a substrate 5. The pair of FET chips 9A mounted on the substrate 5 are connected in series with the drains connected to each other and the parasitic diodes in the opposite direction. Further, the pair of FET chips 9A is an FET chip block 9 having a drain connected on the first surface side. The FET chip block 9 is provided with a source region S and a gate region G of each FET on the second surface side opposite to the first surface side. The FET chip block 9 has the second surface facing the substrate 5 and connects the source region S and gate region G of each FET to the electrode 8 on the surface of the substrate 5.
[0012]
The bidirectional switch 1 is connected in series to the battery 3, for example, and is used in an optimum state as a protection circuit for the battery 3.
[0013]
In the mounting structure of the bidirectional switch of the present invention, the pair of FET chips 9A is an FET chip block 9, and the FET chip block 9 is fixed to the substrate 5 in the opposite direction to the conventional FET chip 6. In the conventional mounting structure, the drain region is disposed on the substrate side, and the source region S and the gate region G are disposed on the opposite side of the substrate 5. Therefore, it is necessary to connect the lead wire 7 to the source region S and the gate region G of the FET chip 6 and connect it to the substrate 5.
[0014]
On the other hand, the bidirectional switch mounting structure of the present invention comprises a pair of FET chips 9A as an FET chip block 9 and a drain that does not need to be electrically connected to an external circuit of the FET chip block 9. The surface side is disposed on the opposite side of the substrate 5. On the side of the FET chip block 9 facing the substrate 5, a source region S and a gate region G are provided, and these regions are connected to the electrode 8 of the substrate 5. In other words, the bidirectional switch mounting structure of the present invention is such that the FET chip block 9 in which the pair of FET chips 9A is integrated is fixed to the substrate 5 with the flip chip mounting structure with the front and back sides reversed. Omit the wire. The mounting structure of the bidirectional switch without a lead wire does not need to be provided with an electrode for connecting the lead wire to the substrate 5, and can be made extremely compact as a whole. Further, there is no increase in internal resistance due to the lead wire connected to the electrode 8 of the substrate 5, and the internal resistance can be considerably reduced by connecting the source region S directly to the substrate 5.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. However, the embodiments shown below exemplify a bidirectional switch mounting structure and a protection circuit for embodying the technical idea of the present invention, and the present invention includes a bidirectional switch mounting structure and a protection circuit. Not specified below.
[0016]
Further, in this specification, in order to facilitate understanding of the scope of claims, the numbers corresponding to the members shown in the examples are referred to as “the scope of claims” and “the means for solving the problems”. It is added to the member shown by. However, the members shown in the claims are not limited to the members in the embodiments.
[0017]
FIG. 1 is a circuit diagram of a battery pack incorporating a protection circuit. The protection circuit of this figure includes a bidirectional switch 1 that prevents overcharge and overdischarge of the battery 3, and the bidirectional switch 1 is connected in series with the battery 3. The bidirectional switch 1 is controlled to be turned on / off by the control circuit 4 to prevent the battery 3 from being overcharged and overdischarged. The bidirectional switch 1 is a pair of FETs 2. The pair of FETs 2 are connected in series so that the drains are connected to each other and the parasitic diodes are in the opposite direction. The FET 2 is a MOS • FET. One of the pair of FETs 2 interrupts the charging current, and the other interrupts the discharging current. Since the pair of FETs 2 includes a parasitic diode, a current in the reverse direction can flow in the off state. Therefore, it is possible to flow the discharge current in a state where the charging current is cut off, and it is possible to flow the charging current in a state where the discharge current is cut off.
[0018]
The pair of FETs 2 are both turned on when the battery 3 is normally charged and discharged. When the battery voltage is lowered to prevent overdischarge of the battery 3, one FET 2 that cuts off the discharge current is turned off and the other FET 2 is turned on. When the battery 3 is charged in this state, the off-state FET 2 can be charged because a charging current can flow through the parasitic diode. On the other hand, when blocking the charging current in order to prevent overcharging of the battery 3, the FET 2 that cuts off the charging current is turned off and the other FETs 2 are turned on. Even in this state, the battery 3 can be discharged. This is because the parasitic diode of the FET 2 that prevents charging flows a discharge current.
[0019]
The control circuit 4 detects the voltage and remaining capacity of the battery 3 and controls the bidirectional switch 1 to be turned on and off to prevent overcharge and overdischarge. For example, when the charged battery 3 is fully charged from the battery voltage or the remaining capacity, the one FET 2 that cuts off the charging current is switched from on to off to stop charging. On the contrary, when the discharged battery 3 is completely discharged and overdischarge occurs when the battery 3 is further discharged, one of the FETs 2 that cuts off the discharge current is turned off to stop the discharge.
[0020]
In order to clarify the characteristics of the bidirectional switch of the present invention, a conventional bidirectional switch mounted on a substrate is shown in FIG. 3, and the bidirectional switch of the present invention is shown in FIGS. The MOS • FET used for the bidirectional switch 1 has a drain structure on one surface and a source and gate on the other surface because of its layer structure. The present invention omits the lead wire without changing this layer structure.
[0021]
As shown in FIG. 3, the conventional bidirectional switch 1 fixes the FET chip 6 to the substrate 5 so that the drain side of the FET chip 6 faces the substrate 5. The pair of FET chips 6 are connected in series so that the drains are connected to each other and the parasitic diodes are in the opposite direction. As shown in FIG. 2, the conventional improved bidirectional switch 1 in which the pair of FET chips 6 is a one-chip semiconductor integrated circuit has the same posture for fixing the FET chip 6 to the substrate 5. Each FET chip 6 fixed to the substrate 5 in this posture needs to connect the gate region G and the source region S provided on the opposite side of the substrate 5 to the electrode 8 of the substrate 5 with the lead wire 7. The bidirectional switch 1 of FIG. 3 connects the source region S to the electrode 8 of the substrate 5 using one or two lead wires in order to reduce the internal resistance in the ON state as much as possible.
[0022]
Since the bidirectional switch 1 having this structure is provided with the electrode 8 for connecting the lead wire 7 around the FET chip 6, the actual area for mounting the bidirectional switch 1 is a region surrounded by the electrode 8 in the figure. It is considerably larger than the outer shape of a one-chip semiconductor integrated circuit.
[0023]
4 and 5 show the bidirectional switch of the present invention. FIG. 4 is a bottom view of the FET chip block 9 mounted on the substrate 5. As shown in the bottom view of FIG. 4, the FET chip block 9 is a block in which the drains of the pair of FET chips 9A are connected to each other on the first surface side (the back surface of the FET chip block 9 in this figure).
[0024]
The FET chip block 9 in FIG. 4 is a one-chip semiconductor integrated circuit having a pair of FETs whose drains are connected to each other. The FET chip block 9 has drains connected to each other on the first surface side, and a source region S and a gate region of each FET on the second surface side, which is the surface opposite to the first surface side. G is provided independently. As shown in FIG. 7, the semiconductor integrated circuit is manufactured as a one-chip IC including a pair of FET chips 9A in the step of providing FETs on the semiconductor wafer 16. For this reason, the bidirectional switch 1 that uses a one-chip semiconductor integrated circuit for the FET chip block 9 has a feature that it can be mass-produced efficiently and inexpensively and can be highly reliable. Furthermore, a semiconductor integrated circuit in which a drain is provided on the first surface side and a source region S and a gate region G are provided on the second surface side can be mass-produced at low cost without a FET having a special layer structure. .
[0025]
However, the bidirectional switch mounting structure of the present invention does not necessarily require the FET chip block to be a one-chip semiconductor integrated circuit. As shown in FIG. 6, the FET chip block 9 can also be used as a connection unit. The connection unit is not a one-chip semiconductor integrated circuit, but is a unitary structure in which a pair of FET chips 9A manufactured as separate FET chips are connected by a connection plate 9B. The connection unit is a unitary structure in which a pair of FET chips 9A are arranged on the same plane adjacent to each other with the drains on the same surface side, and the drains are connected by a connection plate 9B. A metal plate can be used for the connection plate 9B. The FET chip block 9 can be manufactured by fixing a pair of FET chips 9A to the surface of a metal plate with solder or the like.
[0026]
The FET chip block 9 is mounted on the substrate 5 as shown in the sectional view of FIG. As shown in the bottom view of FIG. 4, the FET chip block 9 has a source region S of each FET and a second surface side opposite to the first surface side which is the back surface. A gate region G is provided. As shown in the sectional view of FIG. 5, the FET chip block 9 has the second surface side opposed to the substrate 5 and connects the source region S and gate region G of each FET to the electrode 8 on the surface of the substrate 5. To do. That is, the FET chip block 9 is fixed to the substrate 5 with a flip chip mounting structure. However, since the FET chip block 9 mounted by flip chip does not need to connect the drain of the FET to the substrate 5, a lead wire is attached to the drain provided on the first surface side opposite to the substrate 5. There is no need to connect.
[0027]
In order to electrically connect the source region S and the gate region G to the substrate 5, the FET chip block 9 fixes the pad 10 on the surface of the source region S and the gate region G. The pad 10 is a metal film such as gold or aluminum. Bumps 11 are fixed to the pad 10. The bumps 11 are conductive metal protrusions such as gold and solder. The bump 11 is connected to the conductive layer of the substrate 5 through the connection material 12. The connection material 12 is a conductive adhesive such as solder, a conductive adhesive, or an anisotropic conductive film. The FET chip 9A can also be connected to the conductive layer of the substrate 5 by solder without using the bumps 11. In this case, the solder may be attached to at least one of the pad 10 or the electrode 8. Furthermore, it is also possible to connect with a conductive paste such as a silver paste.
[0028]
As shown in FIG. 5, the FET chip 9A mounted on the substrate 5 is filled with a sealing resin 13 between the substrate 5 and the FET chip 9A. Further, the surface of the FET chip 9A is covered with the molding material 14, and the FET chip 9A is securely fixed to the substrate 5. An insulating material such as an epoxy resin or an acrylic resin is used for the sealing resin 13 and the molding material 14. The molding material 14 is not always necessary, and only the sealing resin 13 may be used. Further, the surface of the FET chip 9A is exposed and soldered without using the molding material 14, and can be used as a test point after the protection circuit is configured.
[0029]
The electrode 8 of the substrate 5 connecting the gate region G and the source region S is connected to a conductive portion provided on the back surface through a conductive portion having a through-hole structure penetrating the substrate 5, or the gate region G and the source region S. It is connected to a conductive portion disposed on the substrate surface so as not to contact the substrate. The conductive portions on the back surface and the front surface of the substrate are connected to the terminals of the control circuit mounted on the substrate 5. However, the control circuit is not necessarily mounted on the board. This is because the protection circuit can be configured by connecting the board on which the bidirectional switch is mounted to the printed board on which the control circuit is mounted. This protection circuit connects the conductive part of the substrate to the printed circuit board via connection terminals and lead wires. Instead of the substrate 5, the FET chip block 9 can be mounted on the lead frame.
[0030]
【The invention's effect】
The bidirectional switch mounting structure of the present invention has the advantage that the internal resistance can be reduced and the size can be dramatically reduced as compared with the conventional product. This is because the mounting structure of the bidirectional switch of the present invention has a unique wiring structure that does not route to the drains of both FETs, a drain on one side, and a source region and a gate region on the other side. This is because, by skillfully utilizing the layer structure of the FET, the FET chip block in which the pair of FET chips are integrated is flip-chip mounted on the substrate.
[0031]
In flip chip mounting, a lead wire is omitted and a semiconductor is mounted on a substrate. However, in order to mount a semiconductor integrated circuit on a substrate with this structure, it is necessary to provide a connection portion on one side facing the substrate. Since the FET chip has connection portions on both sides, even if flip chip mounting is performed and one side is connected to the substrate, the connection portion on the other side must be connected to the substrate with a lead wire. For this reason, in the conventional bidirectional switch, the drain side is connected to the substrate, and the source region and the gate region are connected to the substrate with lead wires. In the present invention, the FET chip is mounted on the substrate with the front and back sides reversed, and the source region and the gate region, which are conventionally connected by lead wires, are directly connected to the substrate. With this structure, the drain cannot be connected to the substrate, but the drain does not need to be wired externally, and there is no need to connect a lead wire. The drains must be connected to each other with adjacent FET chips. However, since the pair of FET chips are arranged adjacent to each other as an FET chip block, the pair of FET chips can be connected as a one-chip semiconductor integrated circuit, and the pair of FET chips are arranged adjacent to each other on the same plane. Can be connected with a metal plate. For this reason, the mounting structure of the bidirectional switch of the present invention can be mounted on the substrate by omitting the lead wire and the electrode connecting it. For this reason, there is no increase in internal resistance due to the lead wire, and there is no need to provide an electrode around it, so that the mounting area can be remarkably reduced. Incidentally, the dimensions of the conventional bidirectional switch used in the battery protection circuit are W = 4.55 mm and L = 3.0 mm as shown in FIG. 3, whereas the dimensions shown in FIG. The bidirectional switch of the invention has W = 1.75 mm and L = 2.7 mm, and the mounting area can be reduced to about 1/3.
[0032]
Furthermore, since the bidirectional switch mounting structure of the present invention does not require a change in the layer structure of the FET chip, a large number of FET chip blocks having a pair of FET chips integrated in a simple, easy and efficient manner can be obtained at low cost. Can be produced. For this reason, the bidirectional switch of the present invention in which the FET chip block is flip-chip mounted on the substrate also has the advantage that it can be mass-produced at low cost.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a protection circuit built in a battery pack. FIG. 2 is a plan view of a conventional bidirectional switch. FIG. 3 is a plan view showing a state in which the conventional bidirectional switch is mounted on a substrate. FIG. 5 is a bottom view of a bidirectional switch according to an embodiment of the present invention. FIG. 5 is a cross-sectional view showing a state in which the bidirectional switch shown in FIG. 4 is mounted on a substrate. FIG. 7 is a plan view showing a state in which a one-chip IC is manufactured by providing an FET on a semiconductor wafer.
1 ... Bidirectional switch 2 ... FET
3 ... Battery 4 ... Control circuit 5 ... Substrate 6 ... FET chip 7 ... Lead wire 8 ... Electrode 9 ... FET chip block 9A ... FET chip 9B ... Connection plate 10 ... Pad 11 ... Bump 12 ... Connection material 13 ... Sealing resin 14 ... mold material 15 ... output terminal 16 ... semiconductor wafer G ... gate region S ... source region

Claims (9)

基板(5)に一対のＦＥＴチップ(9A)を実装しており、一対のＦＥＴチップ(9A)は、ドレインを互いに接続して、寄生ダイオードが逆方向となるように直列接続されてなる双方向スイッチの実装構造であって、
一対のＦＥＴチップ(9A)は、第１の面側において互いにドレインを連結しているＦＥＴチップブロック(9)で、このＦＥＴチップブロック(9)は、第１の面側と反対側の面である第２の面側に、各々のＦＥＴのソース領域(S)とゲート領域(G)を設けており、
ＦＥＴチップブロック(9)が、第２の面側を基板(5)に対向させて、各々のＦＥＴのソース領域(S)とゲート領域(G)を基板(5)表面の電極(8)に接続してなる双方向スイッチの実装構造。A pair of FET chips (9A) are mounted on the substrate (5), and the pair of FET chips (9A) are connected in series so that the drains are connected to each other and the parasitic diodes are in the opposite direction. A switch mounting structure,
The pair of FET chips (9A) is an FET chip block (9) in which drains are connected to each other on the first surface side, and the FET chip block (9) is on the surface opposite to the first surface side. A source region (S) and a gate region (G) of each FET are provided on a certain second surface side,
The FET chip block (9) has the second surface facing the substrate (5), and the source region (S) and gate region (G) of each FET is the electrode (8) on the surface of the substrate (5). Two-way switch mounting structure connected. ＦＥＴチップブロック(9)が、互いにドレインを連結している一対のＦＥＴを有するワンチップの半導体集積回路である請求項１に記載される双方向スイッチの実装構造。  2. The bidirectional switch mounting structure according to claim 1, wherein the FET chip block (9) is a one-chip semiconductor integrated circuit having a pair of FETs whose drains are connected to each other. ＦＥＴチップブロック(9)が、一対のＦＥＴチップ(9A)を、ドレインを同一面側として、互いに隣接して同一平面上に配設して、ドレインを接続プレート(9B)で連結して一体構造としている連結ユニットである請求項１に記載される双方向スイッチの実装構造。  The FET chip block (9) has a pair of FET chips (9A) arranged on the same plane adjacent to each other with the drains on the same side, and the drains are connected by a connection plate (9B) to form an integrated structure The bidirectional switch mounting structure according to claim 1, wherein the connecting unit is a connecting unit. 接続プレート(9B)が金属プレートで、金属プレートに一対のＦＥＴチップ(9A)を固定して連結ユニットとしている請求項３に記載される双方向スイッチの実装構造。  The bidirectional switch mounting structure according to claim 3, wherein the connection plate (9B) is a metal plate, and a pair of FET chips (9A) are fixed to the metal plate to form a connection unit. 基板(5)に実装してなるＦＥＴチップブロック(9)表面のドレインを絶縁材であるモールド材(14)で被覆している請求項１に記載される双方向スイッチの実装構造。  2. The bidirectional switch mounting structure according to claim 1, wherein a drain on the surface of the FET chip block (9) mounted on the substrate (5) is covered with a molding material (14) which is an insulating material. 基板(5)とＦＥＴチップ(9A)との間に封止樹脂(13)を充填する請求項１に記載される双方向スイッチの実装構造。  The bidirectional switch mounting structure according to claim 1, wherein a sealing resin (13) is filled between the substrate (5) and the FET chip (9A). ＦＥＴチップブロック(9)の第１の面側に設けられたドレインを半田処理している請求項１に記載される双方向スイッチの実装構造。  2. The bidirectional switch mounting structure according to claim 1, wherein the drain provided on the first surface side of the FET chip block (9) is soldered. 双方向スイッチを備える保護回路であって、
双方向スイッチ(1)は、一対のＦＥＴチップ(9A)を基板(5)に実装しており、基板(5)に実装される一対のＦＥＴチップ(9A)は、ドレインを互いに接続して、寄生ダイオードが逆方向となるように直列接続され、
さらに、一対のＦＥＴチップ(9A)は、第１の面側において互いにドレインを連結しているＦＥＴチップブロック(9)で、このＦＥＴチップブロック(9)は第１の面側と反対側の面である第２の面側に、各々のＦＥＴのソース領域(S)とゲート領域(G)を設けており、
ＦＥＴチップブロック(9)は、第２の面側を基板(5)に対向させて、各々のＦＥＴのソース領域(S)とゲート領域(G)を基板(5)表面の電極(8)に接続していることを特徴とする双方向スイッチを備える保護回路。 A protection circuit comprising a bidirectional switch ,
The bidirectional switch (1) has a pair of FET chips (9A) mounted on the substrate (5), and the pair of FET chips (9A) mounted on the substrate (5) have their drains connected to each other, The parasitic diodes are connected in series so that they are in the opposite direction,
Further, the pair of FET chips (9A) is an FET chip block (9) in which drains are connected to each other on the first surface side, and the FET chip block (9) is a surface opposite to the first surface side. The source region (S) and gate region (G) of each FET are provided on the second surface side,
The FET chip block (9) has the second surface facing the substrate (5), and the source region (S) and gate region (G) of each FET is the electrode (8) on the surface of the substrate (5). A protection circuit comprising a bidirectional switch characterized by being connected . 双方向スイッチ(1)が電池(3)に直列接続されてなる、電池(3)の保護回路である請求項８に記載される双方向スイッチを備える保護回路。  The protection circuit comprising a bidirectional switch according to claim 8, wherein the bidirectional switch (1) is a protection circuit for the battery (3), wherein the bidirectional switch (1) is connected in series to the battery (3).
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* Cited by examiner, † Cited by third party
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US7781089B2 (en) 2005-05-11 2010-08-24 Ricoh Company, Ltd. Protection circuit module for a secondary battery and a battery package using same
JP4753642B2 (en) * 2005-07-04 2011-08-24 株式会社リコー Manufacturing method of electronic component mounting body
JP2007033215A (en) 2005-07-26 2007-02-08 Ricoh Co Ltd Device for inspecting electronic component package
US8097945B2 (en) * 2007-11-21 2012-01-17 Lynda Harnden, legal representative Bi-directional, reverse blocking battery switch
JP6169376B2 (en) * 2012-03-28 2017-07-26 株式会社半導体エネルギー研究所 Battery management unit, protection circuit, power storage device
US10594304B2 (en) 2016-06-20 2020-03-17 Sony Corporation Analog-digital conversion device, solid state image pickup element, and image pickup device
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