JP3647756B2

JP3647756B2 - Semiconductor integrated circuit

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Publication number: JP3647756B2
Application number: JP2001030209A
Authority: JP
Inventors: 祐己米生
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-02-06
Filing date: 2001-02-06
Publication date: 2005-05-18
Anticipated expiration: 2021-02-06
Also published as: JP2002232498A

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタルテレビジョン放送などのＲＦ（高周波）信号を受信するための半導体集積回路（デジタル放送受信装置）に関するものであり、特に、ＲＦ部と復調部とを１パッケージで構成した半導体集積回路に関するものである。
【０００２】
【従来の技術】
放送通信分野においては、高密度のデータを送受信するためにデジタル信号処理技術を用いた方式が採られている。例えば、衛星放送分野では、ＱＰＳＫ（quadrature phase shift keying ）と呼ばれる変復調方式が用いられる。ＱＰＳＫ信号は、図１２に示す通り、（ｎ×π／４）の位相を持つ信号（ｎは整数）であり、送信データに応じて、ＩＱ平面上の４点（００），（０１），（１１），（１０）のいずれか１点に置き換えられる。これをマッピングと言い、ＩＱ平面上の信号をベースバンド信号と呼ぶ。マッピング後、フィルタで信号が波形整形される。波形整形されたＩ軸上、Ｑ軸上の信号をそれぞれＩ（ｔ）、Ｑ（ｔ）とおく。
【０００３】
送信器は、ＩＱ平面上にあるベースバンド信号を、以下の式
Ｆ（ｔ）＝Ｉ（ｔ）ｃｏｓ（２πｆｔ）−Ｑ（ｔ）ｓｉｎ（２πｆｔ）
を用い、ｃｏｓ（２πｆｔ）、ｓｉｎ（２πｆｔ）でＲＦ信号に変換して送信する。
【０００４】
ここで、図１３は、上記ＲＦ信号を受信する、デジタル衛星放送における一般的なデジタル放送受信装置の構成を示している。従来のデジタル放送受信装置１’は、ＲＦ部２と復調部３とで構成されている。従来、ＲＦ部２と復調部３とは別々のチップ（デバイス）で形成されていたが、近年では、同図のように、これらを一体化したワンチップＩＣも開発されている。
【０００５】
ＲＦ部２は、入力端子４、可変利得型増幅器５、局部発振器６、９０°移相器７、ミキサー８・９、ローパスフィルタ１０・１１、可変利得型増幅器１２・１３を備えている。一方、復調部３は、Ａ／Ｄ（アナログ／デジタル）変換回路１４・１５、増幅率制御回路１６、複素演算器１７、ＦＩＲフィルタ１８・１９、位相・周波数検出器２０、ループフィルタ２１、数値制御発振器（ＮＣＯ）２２、タイミング検出器２３、ループフィルタ２４、Ｄ／Ａ（デジタル／アナログ）変換回路２５および電圧制御発振器（ＶＣＯ）２６を備えている。
【０００６】
ＲＦ部２では、ＲＦ信号をベースバンド信号に直交変調する他、伝送路で減衰した信号レベルを所定レベルまで増幅して出力する。復調部３では、ＲＦ部２における増幅率を制御する他、周波数変換の誤差、Ａ／Ｄ変換回路１４・１５のサンプリングタイミング誤差を除去し、送信データの復調を行う。より詳細に説明すると、以下の通りである。
【０００７】
ＲＦ部２では、ＲＦ信号が入力端子４に入力され、アナログＡＧＣ信号により利得を変化させる可変利得型増幅器５で増幅される。増幅されたＲＦ信号は、局部発振器６、９０°移相器７、ミキサー８・９で構成される直交変調器に入力される。局部発振器６、９０°移相器７は、ＲＦ信号をベースバンド信号に変換するための信号ｃｏｓ（−２πｆｔ）、ｓｉｎ（−２πｆｔ）をそれぞれ出力する。可変利得型増幅器５にて増幅後のＲＦ信号と、局部発振器６、９０°移相器７からの信号ｃｏｓ（−２πｆｔ）、ｓｉｎ（−２πｆｔ）とは、ミキサー８・９にてミキシングされ、ミキサー８・９から次の式で表される信号が出力される。なお、ミキサー８の出力をＩ’（ｔ）、ミキサー９の出力をＱ’（ｔ）とする。
【０００８】
Ｉ’（ｔ）＝αβ／２×（Ｉ（ｔ）＋Ｉ（ｔ）×ｃｏｓ（４πｆｔ）
−Ｑ（ｔ）×ｓｉｎ（４πｆｔ））
Ｑ’（ｔ）＝αβ／２×（Ｉ（ｔ）×ｓｉｎ（４πｆｔ）＋Ｑ（ｔ）
−Ｑ（ｔ）×ｃｏｓ（４πｆｔ））
ただし、αは伝送路での減衰率、βは可変利得増幅器５の増幅率とする。
【０００９】
これらの信号は、ローパスフィルタ１０・１１を通過することで高周波成分が除去されてベースバンド信号αβ／２×Ｉ（ｔ）、αβ／２×Ｑ（ｔ）となる。これらベースバンド信号は、可変利得形増幅器１２・１３で増幅されてＲＦ部２から出力される。
【００１０】
復調部３では、ＲＦ部２から受けた上記ベースバンド信号を、Ａ／Ｄ変換回路１４・１５でアナログ信号からデジタル信号に変換し、デジタル信号処理を行う。Ａ／Ｄ変換回路１４・１５でのサンプリングは、電圧制御発振器（ＶＣＯ）２６から出力されるクロックで行われる。
【００１１】
復調部３は、Ａ／Ｄ変換回路１４・１５への入力信号のレベルを一定にするＡＧＣループ（Auto Gain Control Loop）、位相・周波数同期を取るＡＦＣループ（Auto Frequency Control Loop ）、シンボルのタイミング同期を取るタイミング再生ループ（Timming Recovery Loop ）の３つのフィードバックループで構成されている。
【００１２】
ＡＧＣループは、Ａ／Ｄ変換回路１４・１５、増幅率制御回路１６、ＲＦ部２の可変利得型増幅器５・１２・１３で構成されている。Ａ／Ｄ変換回路１４・１５への入力レベルが一定になるように、増幅率制御回路１６からアナログＡＧＣ信号が利得制御型増幅器５・１２・１３に出力され、利得制御型増幅器５・１２・１３の増幅率が制御される。
【００１３】
ＡＦＣループは、複素演算器１７、ＦＩＲフィルタ１８・１９、位相・周波数検出器２０、ループフィルタ２１、数値制御発振器（ＮＣＯ）２２で構成される。
【００１４】
ミキサー８・９でＲＦ信号からベースバンド信号に変換する時に位相誤差Δθがある場合、Ａ／Ｄ変換回路１４・１５からの出力信号は次の式で表される。なお、Ａ／Ｄ変換回路１４の出力をＩ”（ｔ）、Ａ／Ｄ変換回路１５の出力をＱ”（ｔ）とする。
【００１５】
Ｉ”（ｔ）＝αβγ／２×（Ｉ（ｔ）×ｃｏｓ（Δθ）
−Ｑ（ｔ）×ｓｉｎ（Δθ））
Ｑ”（ｔ）＝αβγ／２×（Ｉ（ｔ）×ｓｉｎ（Δθ）
＋Ｑ（ｔ）×ｃｏｓ（Δθ））
ただし、γは可変利得型増幅器１２・１３の増幅率とする。
【００１６】
ＦＩＲフィルタ１８・１９を通過して波形整形されたベースバンド信号の位相誤差Δθは、位相・周波数検出器２０で検出される。検出信号は、ループフィルタ２１にて高周波成分が除去され、数値制御発振器（ＮＣＯ）２２に制御信号として入力される。数値制御発振器２２は、制御信号に応じて位相・周波数誤差を除去するための信号ｃｏｓ（−Δθ）、ｓｉｎ（−Δθ）を出力する。Ａ／Ｄ変換回路１４・１５のベースバンド信号出力と数値制御発振器２２の出力とは、次の演算を行う複素演算器１７に入力される。なお、複素演算器１７の出力をそれぞれＩ''' （ｔ）、Ｑ''' （ｔ）とする。
【００１７】
Ｉ''' （ｔ）＝Ｉ”（ｔ）×ｃｏｓ（−Δθ）
−Ｑ”（ｔ）×ｓｉｎ（−Δθ）
＝αβγ／２×Ｉ（ｔ）
Ｑ''' （ｔ）＝Ｉ”（ｔ）×ｓｉｎ（−Δθ）
＋Ｑ”（ｔ）×ｃｏｓ（−Δθ）
＝αβγ／２×Ｑ（ｔ）
つまり、複素演算器１７の出力は、位相誤差成分が除去され、αβγ／２×Ｉ（ｔ）、αβγ／２×Ｑ（ｔ）となる。
【００１８】
タイミング再生ループは、Ａ／Ｄ変換回路１４・１５、タイミング検出器２３、ループフィルタ２４、Ｄ／Ａ変換回路２５、電圧制御発振器（ＶＣＯ）２６で構成される。
【００１９】
Ａ／Ｄ変換回路１４・１５の入力信号は、制御電圧に応じて周波数を変える電圧制御発振器２６の当該周波数でサンプリングされ、デジタル信号として出力される。タイミング検出器２３は、Ａ／Ｄ変換回路１４・１５の出力信号から、Ａ／Ｄ変換回路１４・１５の入力信号のシンボルタイミングとそれをサンプリングするための電圧制御発信器２３の出力とのタイミング誤差Δｔを検出する。検出された誤差Δｔは、ループフィルタ２４で高周波成分が除去された後、Ｄ／Ａ変換回路２５を通じて電圧制御発振器２６に制御信号として入力される。
【００２０】
ここで、図１４および図１５は、シンボルタイミングとサンプリングタイミングとの差がプラスの場合とマイナスの場合とを示している。電圧制御発振器２６からの出力は、図１４のように検出誤差Δｔがプラスの時は、周波数が低くなる方向に制御され、図１５のように検出誤差Δｔがマイナスの時は、周波数が高くなる方向に制御される。検出誤差Δｔ＝０の時、周波数変化が０となり、一定の周波数信号が電圧制御発振器２３から出力され、入力信号のシンボルタイミングとＡ／Ｄ変換回路１４・１５のサンプリングタイミングとが一致するようになる。
【００２１】
以上が一般的なデジタル放送デジタル放送受信装置の構成と動作である。
【００２２】
次に、上記したデジタル放送受信装置の検査について説明する。
【００２３】
デジタル放送受信装置の製品化について考えた場合、例えばＲＦ部２が所望の機能を発揮するか否かの検査を行う必要がある。ＲＦ部２の一般的な検査項目としては、例えば以下のものが挙げられる。
【００２４】
・ＩＱ信号の直交性検査
・ＩＱ信号のレベル差検査
・利得特性検査
・ローパスフィルタ特性検査
例えば、ＲＦ部２と復調部３とが別々のチップの時は、図１６で示すように、ＲＦテスター４０を使用し、ＲＦ部２からの出力（可変利得型増幅器１２・１３からの出力）をＲＦテスター４０で測定することにより、ＲＦ部２の検査を行うことが可能である。このとき、ＲＦ部２の入力には、例えばｓｉｎ波が用いられる。なお、図１６に示すＲＦ部２と、図１３に示す従来型デジタル放送受信装置１’のＲＦ部２とで共通の構成には共通の番号を付している。以下、上記各検査について簡単に説明すれば以下の通りである。
【００２５】
ＩＱ信号の直交性検査は、９０°移相器７の誤差検査である。ＲＦ部２にｓｉｎ波を入力した時、ＲＦ部２は、理想的には、ｃｏｓ波、ｓｉｎ波を出力する。この場合、ＲＦ部２の出力波形同士には、９０°の位相差があることになる。ところが、９０°移相器７に誤差があった場合、ＲＦ部２の出力波形同士の位相差は９０°から幾分ずれる。ＩＱ信号の直交性検査では、ＲＦ部２の出力波形同士の位相差が９０°に対してどの程度誤差があるかを測定し、誤差が規定範囲内にあるか否かを検査する。
【００２６】
ＩＱ信号のレベル差の検査は、可変利得制御型増幅器１２・１３の利得差の検査であり、外部電極から可変利得制御型増幅器１２・１３に同じ制御電圧を与えた時に、ＩＱ信号の出力レベル差が規定範囲内にあるか否かを検査するものである。
【００２７】
利得特性検査は、可変利得型増幅器５・１２・１３の利得範囲の検査であり、利得特性が規定範囲内にあるか否かを検査するものである。
【００２８】
ローパスフィルタ特性検査は、ローパスフィルタ１０・１１の振幅特性の検査であり、ローパスフィルタ１０・１１の通過領域、遮断領域の特性が規定範囲内に入っているか否かを検査するものである。
【００２９】
【発明が解決しようとする課題】
ところで、ＲＦ部２と復調部３とが別々のチップの時は、ＲＦ部２の出力を直接取り出すことができるので、ＲＦテスター４０を用いることで上述のようにＲＦ部２の検査が可能である。
【００３０】
しかし、ＲＦ部２と復調部３とが一体となったワンチップＩＣの場合は、ＲＦ部２の出力をそのまま外部に取り出すことができないため、例えば、検査用のピンをＲＦ部２の出力に接続して設け、この検査用のピンを介してＲＦ部２の検査を行う必要がある。したがって、検査用ピンを設けることで、部品点数が増え、パッケージも大きくなるおそれがあり、また、チップコストが上がることも懸念される。
【００３１】
また、従来のＲＦ部２の検査方式では、高価なＲＦテスター４０が必要であり、チップコストを上げる要因となっている。
【００３２】
本発明は、上記の問題点を解決するためになされたもので、その目的は、ＲＦ部と復調部とが１パッケージ（ワンチップＩＣ）で構成される場合に、ＲＦ部を大型化させることなくＲＦ部の検査を行うことができ、しかも、製品コストを低減できる半導体集積回路を提供することにある。
【００３３】
【課題を解決するための手段】
本発明に係る半導体集積回路は、上記の課題を解決するために、入力される高周波信号をＩＱベースバンド信号に直交変調する変調部と、上記ＩＱベースバンド信号を増幅するための増幅部とを有するＲＦ部と、上記ＩＱベースバンド信号をＩＱデジタル信号に変換するアナログ／デジタル変換回路と、上記ＩＱデジタル信号を復調するデジタル復調回路とを有する復調部とを１パッケージ化した半導体集積回路であって、上記復調部は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の動作検査を行うＲＦ部検査手段を備えており、上記ＲＦ部検査手段は、上記ＩＱデジタル信号に基づいて、上記ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号との直交誤差を検査するＩＱ直交誤差検査手段を備えており、上記ＩＱ直交誤差検査手段は、上記ＩＱデジタル信号の符号をそれぞれ検出する符号判定回路と、所定時間内で上記ＩＱデジタル信号の符号が同符号となる時間を測定する時間測定回路と、上記時間測定回路にて測定された時間が規定範囲内にあるか否かを判定する判定回路とを備えていることを特徴としている。
【００３４】
上記の構成によれば、ＲＦ部に入力された高周波信号は変調部にてＩＱベースバンド信号に直交変調され、増幅部にて増幅される。そして、増幅されたＩＱベースバンド信号は、復調部のアナログ／デジタル変換回路にてＩＱデジタル信号に変換され、デジタル復調回路により復調される。
【００３５】
ここで、復調部は、アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいてＲＦ部の動作検査を行うＲＦ部検査手段を備えており、アナログ／デジタル変換回路という既存の構成を利用して、ＲＦ部検査手段がＲＦ部の検査を行うようになっている。
【００３６】
このようにＲＦ部の検査機能を復調部に持たせることにより、ＲＦ部と復調部とが１パッケージ化された半導体集積回路が構成された場合でも、ＲＦ部の検査において高価なテスターを用いることは不要となり、また、ＲＦ部からの出力を取り出すための検査用のピンをＲＦ部に設ける必要がなくなる。これにより、ＲＦ部の大型化によるパッケージ自体の大型化を回避することができると共に、半導体集積回路の製品としてのコストを低減することができる。
【００３７】
また、ＲＦ部検査手段がＩＱ直交誤差検査手段を備えているので、既存のアナログ／デジタル変換回路を利用して、ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号との直交誤差を検査することができる。
【００３８】
また、符号判定回路にて判定されたＩＱデジタル信号の符号が所定時間内で同符号となる時間を時間測定回路が測定し、上記時間が規定範囲内か否かを判定回路が判定することにより、上記ＩＱデジタル信号に対応するＲＦ部からの出力（ＩＱベースバンド信号）が同符号となる時間が規定範囲内か否かを判断することができる。これにより、上記ＩＱベースバンド信号のＩ信号とＱ信号との直交誤差を検査することができる。
【００３９】
本発明に係る半導体集積回路は、上記の課題を解決するために、上記ＲＦ部検査手段は、上記ＩＱデジタル信号のレベルを示すＩレベル検出信号およびＱレベル検出信号を生成し、Ｉレベル検出信号およびＱレベル検出信号に基づいて、上記ＲＦ部の上記増幅部における増幅利得を制御する増幅率制御回路と、上記Ｉレベル検出信号および上記Ｑレベル検出信号に基づいて、上記ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号とのレベル差を検査するＩＱレベル差検査手段とを備えていることを特徴としている。
【００４０】
上記の構成によれば、ＲＦ部検査手段は、増幅率制御回路にて生成されるＩレベル検出信号およびＱレベル検出信号に基づいて、ＩＱベースバンド信号のレベル差を検査するＩＱレベル差検査手段を備えている。これにより、既存のアナログ／デジタル変換回路を利用して、ＲＦ部から出力されるＩＱベースバンド信号のレベル差を検査することができる。
【００４１】
本発明に係る半導体集積回路は、上記の課題を解決するために、上記ＩＱレベル差検査手段は、上記Ｉレベル検出信号と上記Ｑレベル検出信号とのレベル差に対応する値をＩＱレベル差として検出するレベル差検出手段と、上記ＩＱレベル差とレベル差判定用基準値とに基づいて、ＩＱベースバンド信号のＩ信号とＱ信号とのレベル差が規定範囲内であるか否かを判断するレベル差比較手段とを備えていることを特徴としている。
【００４２】
Ｉレベル検出信号と上記Ｑレベル検出信号とのレベル差は、アナログ／デジタル変換回路の出力差であり、それゆえ、ＩＱレベル差は、上記出力差に対応している。レベル差検出手段にて検出されたＩＱレベル差と、レベル差判定用基準値とに基づいて、レベル差比較手段がＩＱベースバンド信号のＩ信号とＱ信号とのレベル差が規定範囲内であるか否かを判断する。
【００４３】
ここで、ＲＦ部の増幅部に利得差があると、その差に応じて、復調部のアナログ／デジタル変換回路に出力差が現れる。したがって、アナログ／デジタル変換回路の出力差を増幅率制御回路を介してＩＱレベル差として検出し、そのＩＱレベル差とレベル差判定用基準値とを比較することで、上記増幅部の利得差、つまり、ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号とのレベル差の検査を行うことができる。
【００４４】
本発明に係る半導体集積回路は、上記の課題を解決するために、入力される高周波信号をＩＱベースバンド信号に直交変調する変調部と、上記ＩＱベースバンド信号を増幅するための増幅部とを有するＲＦ部と、上記ＩＱベースバンド信号をＩＱデジタル信号に変換するアナログ／デジタル変換回路と、上記ＩＱデジタル信号を復調するデジタル復調回路とを有する復調部とを１パッケージ化した半導体集積回路であって、上記復調部は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の動作検査を行うＲＦ部検査手段を備えており、上記ＲＦ部検査手段は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の上記増幅部における増幅利得を制御するためのアナログ制御信号に対応するデジタル制御信号を生成する増幅率制御回路と、上記ＲＦ部に入力される信号の変化に伴う上記デジタル制御信号の変化が規定範囲内であるか否かを検出することにより、上記増幅利得の特性を検査する利得特性検査手段とを備えていることを特徴としている。
【００４５】
ＲＦ部に入力される信号の例えば振幅値を変化させることで上記入力信号を変化させた場合、その変化に対応して、ＲＦ部の上記増幅部における増幅率が変化し、その結果、増幅率制御回路からのデジタル制御信号も変化する。上記デジタル制御信号は、ＲＦ部の増幅部の増幅利得を制御するためのアナログ制御信号に対応しているので、利得特性検査手段が上記デジタル制御信号の変化を検出することにより、上記アナログ制御信号の変化を検出できる。これにより、上記アナログ制御信号により制御される上記増幅利得の特性を、復調部側で的確に検査することができる。
【００４６】
本発明に係る半導体集積回路は、上記の課題を解決するために、上記ＲＦ部検査手段は、上記ＲＦ部に入力される信号の変化に対応して変化する上記デジタル制御信号の上限値と最小利得検査用基準値とを比較し、その比較結果に応じた値を出力する第１の比較回路を備えていることを特徴としている。
【００４７】
上記の構成によれば、第１の比較回路により、最小利得の検査を行うことができる。
【００４８】
本発明に係る半導体集積回路は、上記の課題を解決するために、上記ＲＦ部検査手段は、上記ＲＦ部に入力される信号の変化に対応して変化する上記デジタル制御信号の下限値と最大利得検査用基準値とを比較し、その比較結果に応じた値を出力する第２の比較回路を備えていることを特徴としている。
【００４９】
上記の構成によれば、第２の比較回路により、最大利得の検査を行うことができる。
【００５０】
本発明に係る半導体集積回路は、上記の課題を解決するために、上記ＲＦ部は、ＩＱベースバンド信号の高周波成分を除去するためのローパスフィルタをさらに備え、上記ＲＦ部検査手段は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の上記増幅部における増幅利得を制御するためのアナログ制御信号に対応するデジタル制御信号を生成する増幅率制御回路と、上記デジタル制御信号に基づいて、上記ローパスフィルタの通過領域および遮断領域の特性を検査するローパスフィルタ特性検査手段とを備えていることを特徴としている。
【００５１】
入力信号の周波数がローパスフィルタの遮断領域にある場合、ローパスフィルタで信号は減衰する。ところが、増幅率制御回路の制御により、アナログ／デジタル変換回路の入力レベルは、所定レベル（増幅率制御回路で設定される基準値）になるので、ローパスフィルタで信号が減衰した分、増幅部での増幅率は高くなり、増幅率制御回路から出力されるデジタル制御信号は小さくなる。逆に、入力信号の周波数がローパスフィルタの通過領域にある場合、増幅率制御回路から出力されるデジタル制御信号は大きくなる。
【００５２】
このように、入力信号の周波数がローパスフィルタの遮断領域にある場合と通過領域にある場合とで、それらに対応して得られるデジタル制御信号の値は増減するので、ローパスフィルタ特性検査手段は、上記デジタル制御信号に基づいて、ローパスフィルタの通過特性（通過領域および遮断領域の特性）を的確に検査することが可能となる。
【００５３】
本発明に係る半導体集積回路は、上記の課題を解決するために、上記ローパスフィルタ特性検査手段は、上記デジタル制御信号の値を記憶する第１のメモリ回路および第２のメモリ回路と、上記ＲＦ部に入力される信号の周波数が上記ローパスフィルタの通過領域にあるか遮断領域にあるかに応じて、上記デジタル制御信号の出力先を第１のメモリ回路および第２のメモリ回路とで切り換える入力スイッチ回路と、上記第１のメモリ回路に記憶されたデジタル制御信号の値と、上記第２のメモリ回路に記憶されたデジタル制御信号の値との差と、ローパスフィルタ検査基準値とを比較し、比較結果に応じた値を出力するフィルタ特性比較回路とを備えていることを特徴としている。
【００５４】
上記の構成によれば、入力スイッチ回路により、周波数がローパスフィルタの遮断領域内にある信号が入力された場合に得られるデジタル制御信号の値が例えば第１のメモリ回路に記憶される一方、周波数がローパスフィルタの通過領域内にある信号が入力された場合に得られるデジタル制御信号の値が例えば第２のメモリ回路に記憶される。そして、第１のメモリ回路に記憶されたデジタル制御信号の値と、第２のメモリ回路に記憶されたデジタル制御信号の値との差と、ローパスフィルタ検査基準値との比較結果がフィルタ特性比較回路から出力される。
【００５５】
上記したように、入力信号の周波数がローパスフィルタの遮断領域にある場合と通過領域にある場合とで、それらに対応して得られるデジタル制御信号の値は増減するので、第１のメモリ回路および第２のメモリ回路に記憶された各デジタル制御信号の値の差の大小を見ることで、ローパスフィルタの通過特性を確実に検査することができる。
【００５６】
本発明に係る半導体集積回路は、上記の課題を解決するために、上記復調部は、上記ＲＦ部検査手段での検査結果に基づいて、パッケージとしての合否判定を行う合否判定回路をさらに備えていることを特徴としている。
【００５７】
上記の構成によれば、復調部が合否判定回路を備えることで、ＲＦ部検査手段での検査結果に基づいて、半導体集積回路がパッケージ（製品）として合格であるか否かを自動判定することができる。
【００５８】
【発明の実施の形態】
本発明の実施の一形態について、図面に基づいて説明すれば以下の通りである。なお、説明の便宜上、図１３で示した従来技術と同一の構成には同一の部材番号を付記する。
【００５９】
図１は、本実施形態に係る半導体集積回路としてのデジタル放送受信装置１の概略の構成を示している。デジタル放送受信装置１は、ＲＦ部２と復調部３とを同一チップ上に形成し、１パッケージ化した１チップＩＣで構成されている。
【００６０】
ＲＦ部２は、入力される高周波信号（ＲＦ信号）をＩＱベースバンド信号に直交変調すると共に、伝送路で減衰した信号レベルを所定レベルまで増幅するものであり、入力端子４、可変利得型増幅器５、局部発振器６、９０°移相器７、ミキサー８・９、ローパスフィルタ１０・１１、可変利得型増幅器１２・１３を備えている。
【００６１】
上記の局部発振器６、９０°移相器７、ミキサー８・９は、入力端子４を介して入力される高周波信号をＩＱベースバンド信号に直交変調する変調部を構成しており、可変利得型増幅器５・１２・１３は、上記ＩＱベースバンド信号を増幅するための増幅部を構成している。また、ローパスフィルタ１０・１１は、上記ＩＱベースバンド信号の高周波成分を除去するためのものである。
【００６２】
一方、復調部３は、Ａ／Ｄ（アナログ／デジタル）変換回路１４・１５、デジタル復調回路２７を備えている。Ａ／Ｄ変換回路１４・１５は、ＲＦ部２から出力される上記ＩＱベースバンド信号をＩＱデジタル信号に変換するものである。デジタル復調回路２７は、上記ＩＱデジタル信号を復調するものであり、複素演算器１７、ＦＩＲフィルタ１８・１９、位相・周波数検出器２０、ループフィルタ２１、数値制御発振器（ＮＣＯ）２２、タイミング検出器２３、ループフィルタ２４、Ｄ／Ａ（デジタル／アナログ）変換回路２５および電圧制御発振器（ＶＣＯ）２６で構成されている。
【００６３】
また、復調部３は、増幅率制御回路１６を備えている。増幅率制御回路１６は、Ａ／Ｄ変換回路１４・１５から出力されるＩＱデジタル信号のレベルを示すＩレベル検出信号およびＱレベル検出信号を生成し、Ｉレベル検出信号およびＱレベル検出信号に基づいて、ＲＦ部２の上記増幅部における増幅利得を制御するためのアナログ制御信号を生成するものである。具体的には、図２に示すように、増幅率制御回路１６は、ＩＱレベル検出回路３１、比較結果出力回路３２およびＤ／Ａ変換回路３３を備えている。
【００６４】
ＩＱレベル検出回路３１は、Ａ／Ｄ変換回路１４・１５の出力レベル（Ｉレベル、Ｑレベル）をそれぞれ検出するレベル検出器３４・３５と、レベル検出器３４・３５の出力を加算する加算器３６とで構成されている。比較結果出力回路３２は、基準値と上記ＩＱレベル検出回路３１の出力との差分を出力する引算器３７と、引算器３７の出力を積分する積分器３８とで構成されている。Ｄ／Ａ変換回路３３は、比較結果出力回路３２の出力（デジタルＡＧＣ信号）をアナログ信号（アナログＡＧＣ信号）に変換するものである。
【００６５】
ＩＱレベル検出回路３１では、２個のレベル検出器３４・３５と加算器３６とによって、ＩＱデジタル信号の合計レベル（ＩＱレベル検出信号）が算出される。ＩＱレベル検出信号が、比較結果出力回路３２内の基準値より高いと、引算器３７の出力はプラスとなり、積分器３８の出力は増加する。一方、ＩＱレベル検出信号が、比較結果出力回路３２内の基準値より低いと、引算器３７の出力はマイナスとなり、積分器３８の出力は減少する。比較結果出力回路３２の出力（デジタルＡＧＣ信号）は、Ｄ／Ａ変換回路３３を通して、可変利得型増幅器５・１２・１３の増幅率を制御する信号（アナログＡＧＣ信号）となる。
【００６６】
ここで、図３に示すように、アナログＡＧＣ信号と可変利得型増幅器５・１２・１３の増幅率との関係（利得特性）が成り立つとすると、増幅率制御回路１６では、ＩＱデジタル信号の合計レベル（ＩＱレベル検出信号）が基準値より低い時は、可変利得型増幅器５・１２・１３の増幅率は上がる方向に制御され、ＩＱレベル検出信号が基準値より高い時は、増幅率は下がる方向に制御される。また、ＩＱレベル検出信号が基準値と同じになった時は、増幅率の変化は０となり、一定の増幅率で信号が増幅される。
【００６７】
また、増幅率制御回路１６は、上記のような動作を行うことから、Ａ／Ｄ変換回路１４・１５から出力されるＩＱデジタル信号に基づいて、ＲＦ部２の上記増幅部における増幅利得を制御するアナログ制御信号（アナログＡＧＣ信号）と、上記アナログ制御信号に対応するデジタル制御信号（デジタルＡＧＣ信号）とを生成する回路であると言うことができる。
【００６８】
なお、上記デジタルＡＧＣ信号は、次に示すＲＦ部検査手段５１でのＲＦ部２の検査に用いられることから、増幅率制御回路１６は、ＲＦ部検査手段５１の一部を構成していると言うことができる。
【００６９】
また、復調部３は、デジタル放送受信装置１（ＲＦ部２）の検査を行う場合に使用されるＲＦ部検査手段５１と合否判定回路５２（合否判定手段）とを備えている。ＲＦ部検査手段５１は、Ａ／Ｄ変換回路１４・１５から出力されるＩＱデジタル信号に基づいて、ＲＦ部２の動作検査を行うものであり、合否判定手段５２は、ＲＦ部検査手段５１での検査結果に基づいて、デジタル放送受信装置１のパッケージとしての合否を判断するものである。
【００７０】
つまり、本実施形態に係るデジタル放送受信装置１は、ＲＦ部検査手段５１および合否判定回路５２以外の構成については、図１３で示した従来のデジタル放送受信装置１’と全く同じであるが、ＲＦ部検査手段５１および合否判定回路５２を備えている点で従来とは大きく異なっており、この点が本発明の特徴となっている。
【００７１】
デジタル放送受信装置１は、通常のＲＦ信号受信時には、従来のデジタル放送受信装置１’と同じ動作を行うので、ここではその詳細な説明を省略する。
【００７２】
デジタル放送受信装置１の検査を行う場合は、入力信号にはｓｉｎ波が使用され、入力端子４からデジタル放送受信装置１に入力される。ここで、入力端子４に入力される信号は、以下の式で表される。
【００７３】
σｓｉｎ（２πｆｔ）
ただし、σは振幅値を示す。
【００７４】
上記入力されたｓｉｎ波は、可変利得型増幅器５で増幅され、下記の式で表される信号が出力される。
【００７５】
σβｓｉｎ（２πｆｔ）
ただし、βは可変利得増幅器５の増幅率を示す。
【００７６】
可変利得型増幅器５の出力と、局部発振器６、９０°移相器７により出力される信号ｃｏｓ（−２πｆｔ）、ｓｉｎ（−２πｆｔ）とは、ミキサー８・９でミキシングされる。この場合のミキサー８・９のＡＣ出力は、以下の式で表される。なお、ミキサー８の出力をｘ（ｔ）、ミキサー９の出力をｙ（ｔ）とする。
【００７７】
ｘ（ｔ）＝σβ／２×ｓｉｎ（４πｆｔ）
ｙ（ｔ）＝σβ／２×ｃｏｓ（４πｆｔ）
出力ｘ（ｔ）、ｙ（ｔ）は、ローパスフィルタ１０・１１を通過して、可変利得形増幅器１２・１３で増幅される。これにより、ＲＦ部２の出力は、以下の式で表される。なお、可変利得型増幅器１２の出力をｘ’（ｔ）を、可変利得型増幅器１３の出力をｙ’（ｔ）とする。
【００７８】
ｘ’（ｔ）＝σβγ／２×ｓｉｎ（４πｆｔ）
ｙ’（ｔ）＝σβγ／２×ｃｏｓ（４πｆｔ）
ただし、γは可変利得型増幅器１２・１３の増幅率とする。
【００７９】
これらの信号がＡ／Ｄ変換回路１４・１５でアナログ信号からデジタル信号に変換され、ＲＦ部検査手段５１に入力される。そして、ＲＦ部検査手段５１での検査結果の合否判定結果が、合否判定回路５２から出力される。
【００８０】
次に、ＲＦ部検査手段５１の詳細について説明する。
【００８１】
ＲＦ部検査手段５１は、図１に示すように、上述した増幅率制御回路１６、ＩＱ直交誤差検査回路６１（ＩＱ直交誤差検査手段）、ＩＱレベル差検査回路７１（ＩＱレベル差検査手段）、利得特性検査回路８１（利得特性検査手段）、ローパスフィルタ特性検査回路９１（ローパスフィルタ特性検査手段）で構成されている。ＩＱ直交誤差検査回路６１、ＩＱレベル差検査回路７１、利得特性検査回路８１、ローパスフィルタ特性検査回路９１は、ＲＦ部２の検査を行う場合にのみ使用される。
【００８２】
ＩＱ直交誤差検査回路６１は、ＲＦ部２から出力されるＩＱベースバンド信号のＩ信号とＱ信号との直交誤差が規定範囲内にあるか否かを、Ａ／Ｄ変換回路１４・１５から出力されるＩＱデジタル信号に基づいて検査するものである。つまり、ＩＱ直交誤差検査回路６１は、ＲＦ部２の出力波形同士の位相差が９０°に対してどの程度誤差があるかを上記ＩＱデジタル信号に基づいて求め、その誤差が規定範囲内にあるか否かを検査する。
【００８３】
ＩＱレベル差検査回路７１は、増幅率制御回路１６から出力されるＩレベル検出信号およびＱレベル検出信号に基づいて、ＲＦ部２から出力されるＩＱベースバンド信号のＩ信号とＱ信号とのレベル差が規定範囲内にあるか否かを検査するものであり、これにより、可変利得制御型増幅器１２・１３の利得差を検査することができる。
【００８４】
利得特性検査回路８１は、ＲＦ部２に入力される信号の変化に伴う、増幅率制御回路１６からのデジタルＡＧＣ信号（デジタル制御信号）の変化に基づいて、ＲＦ部２の利得特性の検査を行うものである。つまり、利得特性検査回路８１は、入力信号の変化に伴うデジタルＡＧＣ信号の変化が規定範囲内であるか否かを検出することにより、ＲＦ部２の利得特性が規定範囲内であるか否かの検査（可変利得型増幅器５・１２・１３の利得範囲の検査）を行う。
【００８５】
ローパスフィルタ特性検査回路９１は、ＲＦ部２のローパスフィルタ１０・１１の振幅特性の検査を行うものであり、ローパスフィルタ１０・１１の通過特性（通過領域および遮断領域）の特性が規定範囲内に入っているか否かを検査する。
【００８６】
以下、上記した各検査回路について詳細に説明する。
【００８７】
（ＩＱ直交誤差検査回路）
ＩＱ直交誤差検査回路６１は、図４に示すように、符号判定回路６２と、時間測定回路６３と、比較回路６４とで構成されている。
【００８８】
符号判定回路６２は、Ａ／Ｄ変換回路１４・１５からの出力（ＩＱデジタル信号）の符号をそれぞれ検出する符号検出器６５・６６で構成されている。
【００８９】
時間測定回路６３は、符号検出器６５・６６にて検出された符号、つまり、上記ＩＱデジタル信号の符号が所定時間内で同符号となる時間を測定するものであり、同符号判定部６７と積分器６８とで構成されている。同符号判定部６７は、符号検出器６５・６６にて検出された符号が同符号の場合には“０”を出力する一方、異符号の場合は“１”を出力する。また、積分器６８は、所定時間中に同符号判定部６７の出力が“０”となった回数を出力する。これにより、積分器６８からは、上記所定時間中にＡ／Ｄ変換回路１４・１５からの出力の符号が一致している時間が出力されることになる。
【００９０】
比較回路６４は、時間測定回路６３の出力（時間測定回路６３にて測定された時間）が規定範囲内にあるか否かを判定する判定回路である。つまり、比較回路６４は、時間測定回路６３の積分器６８の出力（同符号となる時間）と基準値（時間判定用基準値、リファレンス、合格判定基準）とを比較し、積分器６８の出力がリファレンス範囲内にある場合は“０”を出力する一方、範囲外の場合は“１”を出力し、比較結果に応じた値を出力する。
【００９１】
ここで、９０°移相器７の出力に誤差Δθがある場合、ＲＦ部２の出力（可変利得型増幅器１２・１３の出力）は、以下の式で示される。
【００９２】
ｘ’（ｔ）＝σβγ／２×ｓｉｎ（４πｆｔ）
ｙ’（ｔ）＝σβγ／２×ｃｏｓ（４πｆｔ＋Δθ）
図５ないし図７は、誤差Δθが０、マイナス、プラスのときの、所定時間での出力ｘ’（ｔ）、ｙ’（ｔ）の波形をそれぞれ示している。図５に示すように、誤差Δθが０の時は、出力ｘ’（ｔ）とｙ’（ｔ）とは、上記所定時間のうち半分の時間が同符号となる。また、出力ｘ’（ｔ）とｙ’（ｔ）とは、誤差Δθがマイナスの時、図６に示すように上記所定時間内では同符号の時間が長く、誤差Δθがプラスの時、図７に示すように上記所定時間内では同符号の時間が短くなる。したがって、出力ｘ’（ｔ）とｙ’（ｔ）とが同符号となる時間を測定することで、誤差Δθの大きさが分かる。
【００９３】
そこで、ＩＱ直交誤差検査回路６１は、出力ｘ’（ｔ）、ｙ’（ｔ）に対応するＩＱデジタル信号が同符号となる時間を測定し、この時間が規定範囲内か否かを判断することで、出力ｘ’（ｔ）、ｙ’（ｔ）が同符号となる時間が規定範囲内か否かを判断することができる。これにより、ＲＦ部２から出力されるＩＱベースバンド信号のＩ信号とＱ信号との直交誤差Δθが規定範囲内にあるか否かを検査することができる。
【００９４】
（ＩＱレベル差検査回路）
次に、ＩＱレベル差検査回路７１について説明する。ＩＱレベル差検査回路７１は、図８に示すように、増幅率制御回路１６から出力されるＩレベル検出信号とＱレベル検出信号とのレベル差に対応する値をＩＱレベル差として検出する引算回路７２（レベル差検出手段）と、上記ＩＱレベル差と予め規定した基準値（レベル差判定用基準値、リファレンス、合否判定基準）とに基づいて、ＩＱベースバンド信号のＩ信号とＱ信号とのレベル差が規定範囲内であるか否かを判断する差分比較回路７３（レベル差比較手段）とで構成されている。
【００９５】
引算回路７２は、増幅率制御回路１６のＩＱレベル検出回路３１からの出力（Ｉレベル検出信号、Ｑレベル検出信号）をそれぞれ一定期間積分する積分器７４・７５と、各々の積分器７４・７５の差分を計算する引算器７６とで構成されている。また、差分比較回路７３は、引算器７６からの出力の絶対値を検出する絶対値検出器７７と、上記絶対値が基準値より小さい場合には“０”を出力する一方、上記絶対値が基準値よりも大きい場合には“１”を出力する比較回路７８とで構成されている。
【００９６】
可変利得型増幅器１２・１３とで利得差があった場合、ＲＦ部２の出力は、以下の式で表される。
【００９７】
ｘ’（ｔ）＝σβγ₁／２×ｓｉｎ（４πｆｔ）
ｙ’（ｔ）＝σβγ₂／２×ｃｏｓ（４πｆｔ）
ただし、γ₁は可変利得型増幅器１２の増幅率を示し、γ₂は可変利得型増幅器１３の増幅率を示す。
【００９８】
上記の出力ｘ’（ｔ）、ｙ’（ｔ）が、復調部３のＡ／Ｄ変換回路１４・１５にそれぞれ入力され、Ａ／Ｄ変換回路１４・１５にて得られるＩＱデジタル信号がそれぞれ増幅率制御回路１６に入力されると、増幅率制御回路１６内のＩＱレベル検出回路３１のレベル検出器３４・３５から、Ｉレベル検出信号、Ｑレベル検出信号が出力される。その後、上記のＩレベル検出信号、Ｑレベル検出信号は、積分器７４・７５にて一定期間積分され、出力レベルが平均化される。積分器７４・７５からの出力は引算器７６に入力され、引算器７６にて差分計算される。その結果、引算器７６では、増幅率の差γ₁ ²−γ₂ ²が得られる。なお、この増幅率の差γ₁ ²−γ₂ ²が上記のＩＱレベル差に対応している。
【００９９】
絶対値検出器７７は、上記増幅率の差γ₁ ²−γ₂ ²の絶対値をＩＱレベル差として出力し、比較回路７８は、その出力値を基準値と比較する。比較回路７８は、ＩＱレベル差が規定範囲内にある場合は“０”を出力する一方、規定範囲外の場合は“１”を出力する。
【０１００】
可変利得型増幅器１２・１３に利得差があると、その差に応じて、Ａ／Ｄ変換回路１４・１５に出力差が現れる。したがって、ＩＱレベル差検査回路７１は、Ａ／Ｄ変換回路１４・１５の出力差を増幅率制御回路１６を介して検出し、その出力差が規定範囲内かどうかをＩＱレベル差を用いて判断することで、可変利得制御型増幅器１２・１３の利得差、つまり、ＲＦ部２から出力されるＩＱベースバンド信号のＩ信号とＱ信号とのレベル差の検査を行うことができる。
【０１０１】
（利得特性検査回路）
利得特性の検査は、制御信号（デジタルＡＧＣ信号）に対する増幅率のカーブが規定範囲内にあるかどうかを見ることで行う。復調部３では、増幅率制御回路１６のデジタルＡＧＣ信号を観測することで利得特性の検査が可能であり、これを利得特性検査回路８１で行う。
【０１０２】
利得特性検査回路８１は、図９に示すように、比較回路８２（第１の比較回路）、比較回路８３（第２の比較回路）、出力スイッチ回路８４で構成されている。
【０１０３】
比較回路８２は、最小利得検査用の比較回路で、ＲＦ部２に入力される信号の振幅値を変化させた場合に、上記入力信号の変化に対応して変化する、増幅率制御回路１６から出力されるデジタルＡＧＣ信号の上限値と基準値（最小利得検査用基準値、リファレンス、合否判定基準）Ｑ₁とを比較する。そして、比較回路８２は、上記の比較の結果、デジタルＡＧＣ信号が基準値Ｑ₁より小さい場合は“０”を出力する一方、デジタルＡＧＣ信号が基準値Ｑ₁より大きい場合は“１”を出力するというように、その比較結果に応じた値を出力する。
【０１０４】
比較回路８３は、最大利得検査用の比較回路で、ＲＦ部２に入力される信号の振幅値を変化させた場合に、上記入力信号の変化に対応して変化する、増幅率制御回路１６から出力されるデジタルＡＧＣ信号の下限値と基準値（最大利得検査用基準値、リファレンス、合否判定基準）Ｑ₂とを比較する。そして、比較回路８３は、上記の比較の結果、デジタルＡＧＣ信号が基準値Ｑ₂より小さい場合は“１”を出力する一方、デジタルＡＧＣ信号が基準値Ｑ₂より大きい場合は“０”を出力するというように、その比較結果に応じた値を出力する。
【０１０５】
出力スイッチ回路８４は、最小利得検査の場合は、比較回路８２の出力を選択し、最大利得検査の場合は、比較回路８３の出力を選択するスイッチ回路であり、最小利得検査か最大利得検査かに応じて、比較回路８２・８３の出力を選択的に切り換える。
【０１０６】
上記の構成では、最小利得検査用として例えば振幅値σ₁のｓｉｎ波を入力端子４に入力した場合におけるデジタルＡＧＣ信号の規定範囲を基準値Ｑ₁以下、最大利得検査用として例えば振幅値σ₂のｓｉｎ波を入力端子４に入力した場合におけるデジタルＡＧＣ信号の規定範囲を基準値Ｑ₂以上とし、振幅値を上記のようにσ₁、σ₂として入力信号（ｓｉｎ波）を変化させた場合に、その変化に対応して変化するデジタルＡＧＣ信号の上限値が基準値Ｑ₁以下で、かつ、下限値が基準値Ｑ₂以上である場合、利得特性検査回路８１の出力スイッチ回路８４の出力は“０”となり、それ以外では“１”となる。
【０１０７】
ＡＧＣループが動作していると、Ａ／Ｄ変換回路１４・１５の入力は一定であり、図２で示した増幅率制御回路１６内の基準値が例えば１に設定された場合、可変利得型増幅器１２・１３の増幅率は以下の関係を満たす。
【０１０８】
βγ／２＝１／σ
増幅率制御回路１６は、上記の関係が成り立つようにアナログＡＧＣ信号を出力するものとする。なお、アナログＡＧＣ信号は、デジタルＡＧＣ信号をアナログ信号に変換したものである。
【０１０９】
この場合、入力端子４に入力される信号（ｓｉｎ波）の振幅値σを変更し、上式の右辺の１／σを変更すると、それに伴い、上式の左辺の増幅率βγ／２が変化し、その結果、デジタルＡＧＣ信号も変化する。したがって、入力信号の振幅値をσ₁とσ₂とで変化させ、その変化に対応して変化するデジタルＡＧＣ信号を観測することで、利得特性の検査を行うことが可能となる。
【０１１０】
図１０は、利得特性検査におけるデジタルＡＧＣ信号と増幅率との関係を示している。波形ａは、利得特性検査回路８１の出力が“０”となる場合の可変利得型増幅器５・１２・１３の利得特性を示しており、利得特性（最大利得および最小利得）が振幅値σの変化の範囲内で規定範囲（合格範囲）内であることが分かる。ちなみに、波形ｂは、可変利得型増幅器５・１２・１３の最大利得が上記規定範囲外の場合を示しており、波形ｃは、可変利得型増幅器５・１２・１３の最小利得が上記規定範囲外の場合を示している。
【０１１１】
（ローパスフィルタ特性検査回路）
次に、ローパスフィルタ特性検査回路９１について説明する。ローパスフィルタ特性検査回路９１は、ＲＦ部２のローパスフィルタ１０・１１の振幅特性として通過領域、遮断領域の特性が規定範囲にあるかを検査する。復調部３では、利得特性検査で説明した通り、ＡＧＣループが動作している場合、増幅率制御回路１６のデジタルＡＧＣ信号を観測することで利得特性を検査することができるが、上記デジタルＡＧＣ信号を観測することで、ローパスフィルタ１０・１１の特性も同様に検査でき、これをローパスフィルタ特性検査手段９１で行う。
【０１１２】
ローパスフィルタ特性検査回路９１は、図１１に示すように、入力スイッチ回路９２、メモリ回路９３（第１のメモリ回路）、メモリ回路９４（第２のメモリ回路）、フィルタ特性比較回路９５を備えている。
【０１１３】
入力スイッチ回路９２は、観測条件に応じて、つまり、ＲＦ部２に入力される信号の周波数がローパスフィルタ１０・１１の通過領域にあるか遮断領域にあるかに応じて、増幅率制御回路１６からのデジタルＡＧＣ信号の出力先をメモリ回路９３とメモリ回路９４とで切り換えるものである。
【０１１４】
メモリ回路９３・９４は、入力スイッチ回路９２を介して入力される上記デジタルＡＧＣ信号の値を記憶するものである。入力スイッチ回路９２の上記作用により、メモリ回路９３は、例えば周波数がローパスフィルタ１０・１１の遮断領域にある信号がＲＦ部２に入力された場合に得られるデジタルＡＧＣ信号の値を記憶し、メモリ回路９４は、例えば周波数がローパスフィルタ１０・１１の通過領域にある信号がＲＦ部２に入力された場合に得られるデジタルＡＧＣ信号の値を記憶することになる。
【０１１５】
フィルタ特性比較回路９５は、メモリ回路９３に記憶されたデジタルＡＧＣ信号の値と、メモリ回路９４に記憶されたデジタルＡＧＣ信号の値との差と、基準値（ローパスフィルタ検査基準値、リファレンス、合否判定基準）とを比較し、比較結果に応じた値を出力するものである。このフィルタ特性比較回路９５は、メモリ回路９４の出力からメモリ回路９３の出力を減算する引算器９６と、引算器９６での減算結果が基準値より大きい場合に“０”を出力する一方、上記減算結果が基準値より小さい場合に“１”を出力する比較回路９７とで構成されている。
【０１１６】
上記の構成では、入力スイッチ回路９２により、周波数が遮断領域内の信号を入力させた時のデジタルＡＧＣ信号の値がメモリ回路９３に記憶される一方、周波数が通過領域内の信号を入力させた時のデジタルＡＧＣ信号の値がメモリ回路９４に記憶される。メモリ回路９３に記憶されたデジタルＡＧＣ信号の値と、メモリ回路９４に記憶されたデジタルＡＧＣ信号の値とが引算器９６で減算される。引算器９６の出力から、入力信号がローパスフィルタ１０・１１の遮断領域で通過領域からどの程度減衰したかがわかる。比較回路９７では、引算器９６の出力と予め規定している基準値とが比較され、比較結果に応じた値が比較回路９７から出力される。
【０１１７】
入力信号の周波数がローパスフィルタ１０・１１の遮断領域にある場合、ローパスフィルタ１０・１１で信号は減衰する。ところが、ＡＧＣループが動作していると、Ａ／Ｄ変換回路１４・１５の入力レベルは、増幅率制御回路１６で設定される基準値になるので、ローパスフィルタ１０・１１で減衰した分、可変利得型増幅器５・１２・１３の増幅率は高くなり、増幅率制御回路１６から出力されるデジタルＡＧＣ信号は小さくなる。逆に、入力信号の周波数がローパスフィルタ１０・１１の通過領域にある場合は、増幅率制御回路１６から出力されるデジタルＡＧＣ信号は大きくなる。よって、周波数が遮断領域内の信号を入力した場合のデジタルＡＧＣ信号の値と、周波数が通過領域内の信号を入力した場合のデジタルＡＧＣ信号とを比較することで、ローパスフィルタ１０・１１の振幅特性を検査できる。
【０１１８】
以上で説明した各検査回路での検査結果、つまり、ＲＦ部検査手段５１のＩＱ直交誤差検査回路６１、ＩＱレベル差検査回路７１、利得特性検査回路８１、ローパスフィルタ特性検査回路９１での検査結果は、合否判定回路５２に入力される。合否判定回路５２は、上記検査結果を総合的に勘案し、全ての検査項目（各検査回路での検査結果）が規定内にあった場合（各検査回路からの出力が“０”であった場合）には、デジタル放送受信装置１が製品（パッケージ）として合格であるとして“０”を、そうでない場合には“１”を出力する。このようにデジタル放送受信装置１の復調部３が合否判定回路５２を備えることで、チップ自身でチップの合否判定を自動的に行うことができる。
【０１１９】
以上のように、本発明では、ＲＦ部２の動作検査を行うＲＦ部検査手段５１を復調部３に設けることにより、ＲＦ部２と復調部３とを１チップＩＣで構成した場合でも、従来のようにＲＦ部２からの出力を取り出すための検査用のピンをＲＦ部２に設ける必要がない。これにより、ＲＦ部２の大型化によるパッケージ自体の大型化を回避することができる。
【０１２０】
また、ＲＦ部検査手段５１により、高価なテスターを用いることなくＲＦ部２の検査を行うことができ、しかも、上述のように検査用のピンも設けなくても済むので、デジタル放送受信装置１の製品としてのコストおよびテストを行う際ののコストを低減することができる。
【０１２１】
なお、本実施形態では、ＲＦ部２と復調部３とを同一チップ上に形成することで１パッケージ化した半導体集積回路を構成した例について説明したが、ＲＦ部２と復調部３とを別々のチップに形成した後、これらのチップを１つのＩＣパッケージにマルチチップ搭載することで１パッケージ化した半導体集積回路を構成してもよい。
【０１２２】
なお、本発明に係る半導体集積回路は、以下の第１〜第１３の半導体集積回路とも表現することができる。
【０１２３】
第１の半導体集積回路は、特定の周波数帯域に複数のチャンネルの直交（ＩＱ）デジタル変調波が存在する信号を入力する入力端子及び任意のチャンネルの直交デジタル変調波を選択してＩＱベースバンド信号に直接変換するダイレクトコンバージョンの機能を有するＲＦ部と、上記ＩＱベースバンド信号をＩＱデジタル信号に変換するアナログ／デジタル変換回路、上記ＩＱデジタル信号を復調するデジタル復調回路、及び、上記ＲＦ部の増幅利得を制御する増幅率制御回路を有する復調部とを別々のチップに集積化した上で１つのＩＣパッケージにマルチチップ搭載するか、または同一チップ上に集積化してＩＣパッケージに搭載することで１パッケージ化した半導体集積回路であって、上記復調部に上記ＲＦ部の動作検査を行うＲＦ部検査手段を備えた構成である。
【０１２４】
第２の半導体集積回路は、第１の半導体集積回路であって、上記ＲＦ部検査手段において、ＲＦ部の利得特性の検査を行う利得特性検査手段を備えた構成である。
【０１２５】
第３の半導体集積回路は、第２の半導体集積回路であって、上記利得特性検査手段は、上記入力端子にあらかじめ規定された上限及び下限値の入力信号レベルを入力した場合に、上記増幅率制御回路に備えられた、上記ＩＱデジタル信号それぞれの出力レベルを検出するレベル検出器と、検出されたＩ及びＱレベル検出信号を加算する加算回路と、加算されたＩＱレベル加算信号と基準信号とを比較した結果をデジタルＡＧＣ信号として出力する比較結果出力回路と、上記デジタルＡＧＣ信号をアナログＡＧＣ信号に変換するデジタル／アナログ変換回路により、上記復調部へのＩＱベースバンド信号のレベルが上記入力信号レベルの上限及び下限値に係わらず一定となるように、上記アナログＡＧＣ信号が調整され、そのときの上記入力信号レベルの上限及び下限値に相当する上記デジタルＡＧＣ信号の値が規定のレベル範囲にあることを検出する利得特性検査回路とを備えた構成である。
【０１２６】
なお、この場合、本実施形態における増幅率制御回路１６と利得特性検査回路８１とが、利得特性検査手段に対応している。
【０１２７】
第４の半導体集積回路は、第３の半導体集積回路であって、上記利得特性検査回路は、上記デジタルＡＧＣ信号の上限値と第一のリファレンスレベルとの比較を行う第一の利得特性比較回路と、上記デジタルＡＧＣ信号の下限値と第二のリファレンスレベルとの比較を行う第二の利得特性比較回路と、上記第一の利得特性比較回路と上記第二の利得特性比較回路からの結果を選択する出力信号スイッチ回路とで構成されている。
【０１２８】
第５の半導体集積回路は、第１の半導体集積回路であって、上記ＲＦ部検査手段において、ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号のレベル差の検査を行うＩＱレベル差検査手段を備えた構成である。
【０１２９】
第６の半導体集積回路は、第５の半導体集積回路であって、上記ＩＱレベル差検査手段は、上記入力端子に規定レベルの入力信号を入力した場合に、上記増幅率制御回路に備えられた、上記ＩＱデジタル信号それぞれの出力レベルを検出するレベル検出器と、検出されたＩ及びＱのレベル検出信号を加算する加算回路と、加算されたＩＱレベル加算信号と基準信号とを比較した結果をデジタルＡＧＣ信号として出力する比較結果出力回路と、上記デジタルＡＧＣ信号をアナログＡＧＣ信号に変換するデジタル／アナログ変換回路により、上記復調部へのＩＱベースバンド信号のレベルが一定となるように、上記アナログＡＧＣ信号が調整され、そのとき、上記レベル検出器からの上記Ｉ及びＱの検出信号の差が規定範囲内にあることを検査するＩＱレベル差検査回路とを備えた構成である。
【０１３０】
第７の半導体集積回路は、第６の半導体集積回路であって、上記ＩＱレベル差検査回路は、上記増幅率制御回路からのＩ及びＱレベル検出信号の差を求める引算回路と、引算した差分の絶対値と差の基準値との比較を行う差分比較回路とで構成されている。
【０１３１】
第８の半導体集積回路は、第１の半導体集積回路であって、上記ＲＦ部検査手段において、ＲＦ部のローパスフィルタ特性の検査を行うローパスフィルタ特性検査手段を備えた構成である。
【０１３２】
第９の半導体集積回路は、第８の半導体集積回路であって、上記ローパスフィルタ特性検査手段は、上記入力端子に規定レベルの入力信号を入力し、この入力信号の周波数を規定範囲内で変化させた場合に、上記増幅率制御回路に備えられた、上記ＩＱデジタル信号それぞれの出力レベルを検出するレベル検出器と、検出されたＩ及びＱのレベル検出信号を加算する加算回路と、加算されたＩＱレベル加算信号と基準信号とを比較した結果をデジタルＡＧＣ信号として出力する比較結果出力回路と、上記デジタルＡＧＣ信号をアナログＡＧＣ信号に変換するデジタル／アナログ変換回路により、上記復調部へのＩＱベースバンド信号のレベルが上記入力信号の周波数に係わらず一定となるように、上記アナログＡＧＣ信号が調整され、そのとき、上記比較結果出力回路からのデジタルＡＧＣ信号の値が規定範囲内にあることを検出するローパスフィルタ特性検査回路を備えた構成である。
【０１３３】
第１０の半導体集積回路は、第９の半導体集積回路であって、上記ローパスフィルタ特性検査回路は、上記デジタルＡＧＣ信号を切り換える入力信号スイッチ回路と、検査を行う周波数を変化させた場合に上記入力信号スイッチ回路により上記デジタルＡＧＣ信号を切り換え、それぞれの場合において上記デジタルＡＧＣ信号の値を記憶する第一のメモリ回路および第二のメモリ回路と、第一のメモリー回路の値と第二のメモリー回路の値との差分と、ローパスフィルタ検査基準値とを比較するフィルタ特性比較回路で構成されている。
【０１３４】
第１１の半導体集積回路は、第１の半導体集積回路であって、上記ＲＦ部検査手段は、Ｉ及びＱの直交誤差が規定範囲内にあることを検出するＩＱ直交誤差検査手段を備えた構成である。
【０１３５】
第１２の半導体集積回路は、第１１の半導体集積回路であって、上記ＩＱ直交誤差検査手段は、上記アナログ／デジタル変換器のＩＱデジタル信号の符号を出力する符号判定回路と、上記符号判定回路の出力値がＩＱ各々において同値となる時間を測定する時間測定回路と、上記時間測定回路の出力が規定範囲内にあるかを判定する判定回路で構成されている。
【０１３６】
第１３の半導体集積回路は、第１ないし第１２のいずれかの半導体集積回路であって、上記ＲＦ部検査手段の出力により、その検査結果が合格か否かを判定する合格判定回路を備えた構成である。
【０１３７】
【発明の効果】
本発明に係る半導体集積回路は、以上のように、入力される高周波信号をＩＱベースバンド信号に直交変調する変調部と、上記ＩＱベースバンド信号を増幅するための増幅部とを有するＲＦ部と、上記ＩＱベースバンド信号をＩＱデジタル信号に変換するアナログ／デジタル変換回路と、上記ＩＱデジタル信号を復調するデジタル復調回路とを有する復調部とを１パッケージ化した半導体集積回路であって、上記復調部は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の動作検査を行うＲＦ部検査手段を備えており、上記ＲＦ部検査手段は、上記ＩＱデジタル信号に基づいて、上記ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号との直交誤差を検査するＩＱ直交誤差検査手段を備えており、上記ＩＱ直交誤差検査手段は、上記ＩＱデジタル信号の符号をそれぞれ検出する符号判定回路と、所定時間内で上記ＩＱデジタル信号の符号が同符号となる時間を測定する時間測定回路と、上記時間測定回路にて測定された時間が規定範囲内にあるか否かを判定する判定回路とを備えている構成である。
【０１３８】
それゆえ、ＲＦ部の検査機能を復調部に持たせることにより、ＲＦ部と復調部とが１パッケージ化された半導体集積回路が構成された場合でも、ＲＦ部の検査において高価なテスターを用いることは不要となり、また、ＲＦ部からの出力を取り出すための検査用のピンをＲＦ部に設ける必要がなくなる。これにより、ＲＦ部の大型化によるパッケージ自体の大型化を回避することができると共に、半導体集積回路の製品としてのコストを低減することができるという効果を奏する。
【０１３９】
また、既存のアナログ／デジタル変換回路を利用して、ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号との直交誤差を検査することができるという効果を奏する。
【０１４０】
また、上記ＩＱデジタル信号に対応するＲＦ部からの出力（ＩＱベースバンド信号）が同符号となる時間が規定範囲内か否かを判断することができる。これにより、上記ＩＱベースバンド信号のＩ信号とＱ信号との直交誤差を検査することができるという効果を奏する。
【０１４１】
本発明に係る半導体集積回路は、以上のように、上記ＲＦ部検査手段は、上記ＩＱデジタル信号のレベルを示すＩレベル検出信号およびＱレベル検出信号を生成し、Ｉレベル検出信号およびＱレベル検出信号に基づいて、上記ＲＦ部の上記増幅部における増幅利得を制御する増幅率制御回路と、上記Ｉレベル検出信号および上記Ｑレベル検出信号に基づいて、上記ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号とのレベル差を検査するＩＱレベル差検査手段とを備えている構成である。
【０１４２】
それゆえ、既存のアナログ／デジタル変換回路を利用して、ＲＦ部から出力されるＩＱベースバンド信号のレベル差を検査することができるという効果を奏する。
【０１４３】
本発明に係る半導体集積回路は、以上のように、上記ＩＱレベル差検査手段は、上記Ｉレベル検出信号と上記Ｑレベル検出信号とのレベル差に対応する値をＩＱレベル差として検出するレベル差検出手段と、上記ＩＱレベル差とレベル差判定用基準値とに基づいて、ＩＱベースバンド信号のＩ信号とＱ信号とのレベル差が規定範囲内であるか否かを判断するレベル差比較手段とを備えている構成である。
【０１４４】
それゆえ、アナログ／デジタル変換回路の出力差を増幅率制御回路を介してＩＱレベル差として検出し、そのＩＱレベル差とレベル差判定用基準値とを比較することで、上記増幅部の利得差、つまり、ＲＦ部から出力されるＩＱベースバンド信号のＩ信号とＱ信号とのレベル差の検査を行うことができるという効果を奏する。
【０１４５】
本発明に係る半導体集積回路は、以上のように、入力される高周波信号をＩＱベースバンド信号に直交変調する変調部と、上記ＩＱベースバンド信号を増幅するための増幅部とを有するＲＦ部と、上記ＩＱベースバンド信号をＩＱデジタル信号に変換するアナログ／デジタル変換回路と、上記ＩＱデジタル信号を復調するデジタル復調回路とを有する復調部とを１パッケージ化した半導体集積回路であって、上記復調部は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の動作検査を行うＲＦ部検査手段を備えており、上記ＲＦ部検査手段は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の上記増幅部における増幅利得を制御するためのアナログ制御信号に対応するデジタル制御信号を生成する増幅率制御回路と、上記ＲＦ部に入力される信号の変化に伴う上記デジタル制御信号の変化が規定範囲内であるか否かを検出することにより、上記増幅利得の特性を検査する利得特性検査手段とを備えている構成である。
【０１４６】
それゆえ、利得特性検査手段が上記デジタル制御信号の変化を検出することにより、上記アナログ制御信号の変化を検出できる。これにより、上記アナログ制御信号により制御される上記増幅利得の特性を、復調部側で的確に検査することができるという効果を奏する。
【０１４７】
本発明に係る半導体集積回路は、以上のように、上記ＲＦ部検査手段は、上記ＲＦ部に入力される信号の変化に対応して変化する上記デジタル制御信号の上限値と最小利得検査用基準値とを比較し、その比較結果に応じた値を出力する第１の比較回路を備えている構成である。
【０１４８】
それゆえ、第１の比較回路により、最小利得の検査を行うことができるという効果を奏する。
【０１４９】
本発明に係る半導体集積回路は、以上のように、上記ＲＦ部検査手段は、上記ＲＦ部に入力される信号の変化に対応して変化する上記デジタル制御信号の下限値と最大利得検査用基準値とを比較し、その比較結果に応じた値を出力する第２の比較回路を備えている構成である。
【０１５０】
それゆえ、第２の比較回路により、最大利得の検査を行うことができるという効果を奏する。
【０１５１】
本発明に係る半導体集積回路は、以上のように、上記ＲＦ部は、ＩＱベースバンド信号の高周波成分を除去するためのローパスフィルタをさらに備え、上記ＲＦ部検査手段は、上記アナログ／デジタル変換回路から出力されるＩＱデジタル信号に基づいて、上記ＲＦ部の上記増幅部における増幅利得を制御するためのアナログ制御信号に対応するデジタル制御信号を生成する増幅率制御回路と、上記デジタル制御信号に基づいて、上記ローパスフィルタの通過領域および遮断領域の特性を検査するローパスフィルタ特性検査手段とを備えている構成である。
【０１５２】
それゆえ、入力信号の周波数がローパスフィルタの遮断領域にある場合と通過領域にある場合とで、それらに対応して得られるデジタル制御信号の値は増減するので、ローパスフィルタ特性検査手段は、上記デジタル制御信号に基づいて、ローパスフィルタの通過特性（通過領域および遮断領域の特性）を的確に検査することが可能となるという効果を奏する。
【０１５３】
本発明に係る半導体集積回路は、以上のように、上記ローパスフィルタ特性検査手段は、上記デジタル制御信号の値を記憶する第１のメモリ回路および第２のメモリ回路と、上記ＲＦ部に入力される信号の周波数が上記ローパスフィルタの通過領域にあるか遮断領域にあるかに応じて、上記デジタル制御信号の出力先を第１のメモリ回路および第２のメモリ回路とで切り換える入力スイッチ回路と、上記第１のメモリ回路に記憶されたデジタル制御信号の値と、上記第２のメモリ回路に記憶されたデジタル制御信号の値との差と、ローパスフィルタ検査基準値とを比較し、比較結果に応じた値を出力するフィルタ特性比較回路とを備えている構成である。
【０１５４】
それゆえ、入力信号の周波数がローパスフィルタの遮断領域にある場合と通過領域にある場合とで、それらに対応して得られるデジタル制御信号の値は増減するので、第１のメモリ回路および第２のメモリ回路に記憶された各デジタル制御信号の値の差の大小を見ることで、ローパスフィルタの通過特性を確実に検査することができるという効果を奏する。
【０１５５】
本発明に係る半導体集積回路は、以上のように、上記復調部は、上記ＲＦ部検査手段での検査結果に基づいて、パッケージとしての合否判定を行う合否判定回路をさらに備えている構成である。
【０１５６】
それゆえ、ＲＦ部検査手段での検査結果に基づいて、半導体集積回路がパッケージ（製品）として合格であるか否かを自動判定することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路としてのデジタル放送受信装置の概略の構成を示すブロック図である。
【図２】上記デジタル放送受信装置の復調部に設けられる増幅率制御回路の概略の構成を示すブロック図である。
【図３】上記デジタル放送受信装置のＲＦ部に設けられる可変利得型増幅器の増幅率と、上記可変利得型増幅器に供給されるアナログＡＧＣ信号との関係を示すグラフである。
【図４】上記復調部に設けられるＲＦ部検査手段のＩＱ直交誤差検査回路の概略の構成を示すブロック図である。
【図５】上記ＲＦ部に設けられる９０°移相器の出力の誤差Δθが０である場合に、上記ＲＦ部から出力されるＩＱベースバンド信号の出力波形をそれぞれ示す波形図である。
【図６】上記ＲＦ部に設けられる９０°移相器の出力の誤差Δθがマイナスの場合に、上記ＲＦ部から出力されるＩＱベースバンド信号の出力波形をそれぞれ示す波形図である。
【図７】上記ＲＦ部に設けられる９０°移相器の出力の誤差Δθがプラスの場合に、上記ＲＦ部から出力されるＩＱベースバンド信号の出力波形をそれぞれ示す波形図である。
【図８】上記復調部に設けられるＲＦ部検査手段のＩＱレベル差検査回路の概略の構成を示すブロック図である。
【図９】上記復調部に設けられるＲＦ部検査手段の利得特性検査回路の概略の構成を示すブロック図である。
【図１０】利得特性検査におけるデジタルＡＧＣ信号と増幅率との関係を示すグラフである。
【図１１】上記復調部に設けられるＲＦ部検査手段のローパスフィルタ特性検査回路の概略の構成を示すブロック図である。
【図１２】ＩＱ平面上におけるＱＰＳＫ信号を示す説明図である。
【図１３】従来のデジタル放送受信装置の概略の構成を示すブロック図である。
【図１４】シンボルタイミングとサンプリングタイミングとのタイミング誤差がプラスであることを説明するための説明図である。
【図１５】シンボルタイミングとサンプリングタイミングとのタイミング誤差がマイナスであることを説明するための説明図である。
【図１６】上記ＲＦ部と上記復調部とが別々のチップで構成されている場合に、ＲＦテスターによって検査される上記ＲＦ部の概略の構成を示すブロック図である。
【符号の説明】
１デジタル放送受信装置（半導体集積回路）
２ＲＦ部
３復調部
５可変利得型増幅器（増幅部）
６局部発振器（変調部）
７９０°移相器（変調部）
８ミキサー（変調部）
９ミキサー（変調部）
１０ローパスフィルタ
１１ローパスフィルタ
１２可変利得型増幅器（増幅部）
１３可変利得型増幅器（増幅部）
１４Ａ／Ｄ変換回路（アナログ／デジタル変換回路）
１５Ａ／Ｄ変換回路（アナログ／デジタル変換回路）
１６増幅率制御回路（ＲＦ部検査手段）
２７デジタル復調回路
５１ＲＦ部検査手段
５２合否判定回路
６１直交誤差検査回路（ＩＱ直交誤差検査手段）
６２符号判定回路
６３時間測定回路
６４比較回路（判定回路）
７１ＩＱレベル差検査回路（ＩＱレベル差検査手段）
７２引算回路（レベル差検出手段）
７３差分比較回路（レベル差比較手段）
８１利得特性検査回路（利得特性検査手段）
８２比較回路（第１の比較回路）
８３比較回路（第２の比較回路）
９１ローパスフィルタ特性検査回路（ローパスフィルタ特性検査手段）
９２入力スイッチ回路
９３メモリ回路（第１のメモリ回路）
９４メモリ回路（第２のメモリ回路）
９５フィルタ特性比較回路[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a semiconductor integrated circuit (digital broadcast receiver) for receiving an RF (high frequency) signal such as digital television broadcast, and in particular, a semiconductor integrated circuit in which an RF unit and a demodulating unit are configured in one package. It relates to the circuit.
[0002]
[Prior art]
  In the broadcast communication field, a method using a digital signal processing technique is adopted to transmit and receive high-density data. For example, in the satellite broadcasting field, a modulation / demodulation method called QPSK (quadrature phase shift keying) is used. As shown in FIG. 12, the QPSK signal is a signal (n is an integer) having a phase of (n × π / 4), and four points (00), (01), It is replaced with either one of (11) and (10). This is called mapping, and a signal on the IQ plane is called a baseband signal. After mapping, the signal is waveform shaped by a filter. The waveform-shaped signals on the I axis and the Q axis are set as I (t) and Q (t), respectively.
[0003]
  The transmitter converts the baseband signal on the IQ plane to the following formula:
  F (t) = I (t) cos (2πft) −Q (t) sin (2πft)
Is converted into an RF signal with cos (2πft) and sin (2πft) and transmitted.
[0004]
  Here, FIG. 13 shows a configuration of a general digital broadcast receiving apparatus in the digital satellite broadcast that receives the RF signal. A conventional digital broadcast receiving apparatus 1 ′ includes an RF unit 2 and a demodulation unit 3. Conventionally, the RF unit 2 and the demodulating unit 3 are formed by separate chips (devices), but recently, a one-chip IC in which these are integrated as shown in FIG.
[0005]
  The RF unit 2 includes an input terminal 4, a variable gain amplifier 5, a local oscillator 6, a 90 ° phase shifter 7, mixers 8 and 9, low-pass filters 10 and 11, and variable gain amplifiers 12 and 13. On the other hand, the demodulator 3 includes A / D (analog / digital) conversion circuits 14 and 15, amplification factor control circuit 16, complex arithmetic unit 17, FIR filters 18 and 19, phase / frequency detector 20, loop filter 21, numerical values. A controlled oscillator (NCO) 22, a timing detector 23, a loop filter 24, a D / A (digital / analog) conversion circuit 25, and a voltage controlled oscillator (VCO) 26 are provided.
[0006]
  In the RF unit 2, the RF signal is orthogonally modulated to the baseband signal, and the signal level attenuated by the transmission path is amplified to a predetermined level and output. In addition to controlling the amplification factor in the RF unit 2, the demodulator 3 removes frequency conversion errors and sampling timing errors of the A / D conversion circuits 14 and 15, and demodulates transmission data. This will be described in more detail as follows.
[0007]
  In the RF unit 2, the RF signal is input to the input terminal 4 and amplified by the variable gain amplifier 5 that changes the gain by the analog AGC signal. The amplified RF signal is input to a quadrature modulator including a local oscillator 6, a 90 ° phase shifter 7, and mixers 8 and 9. The local oscillator 6 and the 90 ° phase shifter 7 output signals cos (−2πft) and sin (−2πft) for converting the RF signal into a baseband signal, respectively. The RF signal amplified by the variable gain amplifier 5 and the signals cos (−2πft) and sin (−2πft) from the local oscillator 6 and the 90 ° phase shifter 7 are mixed by the mixers 8 and 9, A signal represented by the following expression is output from the mixers 8 and 9. Note that the output of the mixer 8 is I '(t), and the output of the mixer 9 is Q' (t).
[0008]
    I ′ (t) = αβ / 2 × (I (t) + I (t) × cos (4πft)
                            −Q (t) × sin (4πft))
    Q ′ (t) = αβ / 2 × (I (t) × sin (4πft) + Q (t)
                            −Q (t) × cos (4πft))
  Here, α is an attenuation factor in the transmission line, and β is an amplification factor of the variable gain amplifier 5.
[0009]
  These signals pass through the low-pass filters 10 and 11 to remove high-frequency components and become baseband signals αβ / 2 × I (t) and αβ / 2 × Q (t). These baseband signals are amplified by the variable gain amplifiers 12 and 13 and output from the RF unit 2.
[0010]
  In the demodulator 3, the baseband signal received from the RF unit 2 is converted from an analog signal to a digital signal by the A / D conversion circuits 14 and 15, and digital signal processing is performed. Sampling in the A / D conversion circuits 14 and 15 is performed by a clock output from a voltage controlled oscillator (VCO) 26.
[0011]
  The demodulator 3 includes an AGC loop (Auto Gain Control Loop) that makes the level of the input signal to the A / D conversion circuits 14 and 15 constant, an AFC loop (Auto Frequency Control Loop) that performs phase and frequency synchronization, and symbol timing. It consists of three feedback loops, a timing recovery loop that takes synchronization.
[0012]
  The AGC loop includes A / D conversion circuits 14 and 15, an amplification factor control circuit 16, and variable gain amplifiers 5, 12, and 13 of the RF unit 2. An analog AGC signal is output from the gain control circuit 16 to the gain control type amplifiers 5, 12, 13 so that the input level to the A / D conversion circuits 14, 15 is constant, and the gain control type amplifiers 5, 12, 13 are output. An amplification factor of 13 is controlled.
[0013]
  The AFC loop includes a complex arithmetic unit 17, FIR filters 18 and 19, a phase / frequency detector 20, a loop filter 21, and a numerically controlled oscillator (NCO) 22.
[0014]
  When there is a phase error Δθ when the mixer 8 or 9 converts the RF signal to the baseband signal, the output signal from the A / D conversion circuits 14 and 15 is expressed by the following equation. The output of the A / D conversion circuit 14 is I ″ (t), and the output of the A / D conversion circuit 15 is Q ″ (t).
[0015]
  I ″ (t) = αβγ / 2 × (I (t) × cos (Δθ)
                            −Q (t) × sin (Δθ))
  Q ″ (t) = αβγ / 2 × (I (t) × sin (Δθ)
                            + Q (t) × cos (Δθ))
  Here, γ is the amplification factor of the variable gain amplifiers 12 and 13.
[0016]
  The phase error Δθ of the baseband signal whose waveform is shaped after passing through the FIR filters 18 and 19 is detected by the phase / frequency detector 20. A high frequency component is removed from the detection signal by the loop filter 21, and the detection signal is input to the numerically controlled oscillator (NCO) 22 as a control signal. The numerically controlled oscillator 22 outputs signals cos (−Δθ) and sin (−Δθ) for removing a phase / frequency error in accordance with the control signal. The baseband signal output of the A / D conversion circuits 14 and 15 and the output of the numerically controlled oscillator 22 are input to a complex arithmetic unit 17 that performs the following calculation. The outputs of the complex computing unit 17 are I ′ ″ (t) and Q ′ ″ (t), respectively.
[0017]
  I ″ ′ (t) = I ″ (t) × cos (−Δθ)
                −Q ″ (t) × sin (−Δθ)
              = Αβγ / 2 × I (t)
  Q ′ ″ (t) = I ″ (t) × sin (−Δθ)
                + Q ″ (t) × cos (−Δθ)
              = Αβγ / 2 × Q (t)
  That is, the output of the complex computing unit 17 is αβγ / 2 × I (t) and αβγ / 2 × Q (t) after the phase error component is removed.
[0018]
  The timing recovery loop includes A / D conversion circuits 14 and 15, a timing detector 23, a loop filter 24, a D / A conversion circuit 25, and a voltage controlled oscillator (VCO) 26.
[0019]
  The input signals of the A / D conversion circuits 14 and 15 are sampled at the frequency of the voltage controlled oscillator 26 that changes the frequency according to the control voltage, and output as a digital signal. The timing detector 23 determines the timing of the symbol timing of the input signal of the A / D conversion circuits 14 and 15 and the output of the voltage control oscillator 23 for sampling from the output signals of the A / D conversion circuits 14 and 15. An error Δt is detected. The detected error Δt is input as a control signal to the voltage controlled oscillator 26 through the D / A conversion circuit 25 after the high frequency component is removed by the loop filter 24.
[0020]
  Here, FIG. 14 and FIG. 15 show cases where the difference between the symbol timing and the sampling timing is positive and negative. The output from the voltage controlled oscillator 26 is controlled so that the frequency decreases when the detection error Δt is positive as shown in FIG. 14, and the frequency increases when the detection error Δt is negative as shown in FIG. Controlled in direction. When the detection error Δt = 0, the frequency change becomes 0, and a constant frequency signal is output from the voltage controlled oscillator 23 so that the symbol timing of the input signal and the sampling timing of the A / D conversion circuits 14 and 15 coincide. Become.
[0021]
  The above is the configuration and operation of a general digital broadcast digital broadcast receiving apparatus.
[0022]
  Next, the inspection of the above digital broadcast receiving apparatus will be described.
[0023]
  When considering the commercialization of a digital broadcast receiver, it is necessary to check whether the RF unit 2 exhibits a desired function, for example. Examples of general inspection items of the RF unit 2 include the following.
[0024]
  ・ IQ signal orthogonality test
  ・ Level difference inspection of IQ signal
  ・ Gain characteristics inspection
  ・ Low pass filter characteristics inspection
  For example, when the RF unit 2 and the demodulating unit 3 are separate chips, as shown in FIG. 16, an RF tester 40 is used to output from the RF unit 2 (output from the variable gain amplifiers 12 and 13). Can be inspected by the RF tester 40. At this time, for example, a sine wave is used for the input of the RF unit 2. Note that the same reference numerals are given to the common components in the RF unit 2 shown in FIG. 16 and the RF unit 2 of the conventional digital broadcast receiving apparatus 1 ′ shown in FIG. 13. The following is a brief description of each of the above inspections.
[0025]
  The orthogonality test of the IQ signal is an error test of the 90 ° phase shifter 7. When a sine wave is input to the RF unit 2, the RF unit 2 ideally outputs a cos wave and a sine wave. In this case, the output waveforms of the RF unit 2 have a phase difference of 90 °. However, when there is an error in the 90 ° phase shifter 7, the phase difference between the output waveforms of the RF unit 2 is somewhat shifted from 90 °. In the orthogonality test of the IQ signal, the degree of error in the phase difference between the output waveforms of the RF unit 2 with respect to 90 ° is measured, and it is checked whether the error is within a specified range.
[0026]
  The inspection of the level difference of the IQ signal is an inspection of the gain difference of the variable gain control type amplifiers 12 and 13. When the same control voltage is applied from the external electrode to the variable gain control type amplifiers 12 and 13, the output level of the IQ signal This is to check whether the difference is within a specified range.
[0027]
  The gain characteristic test is a test of the gain range of the variable gain amplifiers 5, 12, and 13, and tests whether the gain characteristic is within a specified range.
[0028]
  The low-pass filter characteristic inspection is an inspection of the amplitude characteristics of the low-pass filters 10 and 11, and inspects whether the characteristics of the pass region and the cutoff region of the low-pass filters 10 and 11 are within a specified range.
[0029]
[Problems to be solved by the invention]
  By the way, when the RF unit 2 and the demodulating unit 3 are separate chips, the output of the RF unit 2 can be directly taken out. Therefore, by using the RF tester 40, the RF unit 2 can be inspected as described above. is there.
[0030]
  However, in the case of a one-chip IC in which the RF unit 2 and the demodulating unit 3 are integrated, the output of the RF unit 2 cannot be taken out as it is. For example, an inspection pin is used as the output of the RF unit 2. It is necessary to connect and provide an inspection of the RF unit 2 through this inspection pin. Therefore, providing the inspection pins may increase the number of components, increase the package size, and raise the chip cost.
[0031]
  Further, in the conventional inspection method of the RF unit 2, an expensive RF tester 40 is necessary, which increases the chip cost.
[0032]
  The present invention has been made to solve the above-described problems, and an object of the present invention is to increase the size of the RF unit when the RF unit and the demodulating unit are configured by one package (one-chip IC). An object of the present invention is to provide a semiconductor integrated circuit that can perform inspection of an RF portion without any problem and can reduce product cost.
[0033]
[Means for Solving the Problems]
  In order to solve the above problems, a semiconductor integrated circuit according to the present invention includes a modulation unit that orthogonally modulates an input high-frequency signal to an IQ baseband signal, and an amplification unit that amplifies the IQ baseband signal. A semiconductor integrated circuit in which an RF unit, an analog / digital conversion circuit that converts the IQ baseband signal into an IQ digital signal, and a demodulation unit that includes a digital demodulation circuit that demodulates the IQ digital signal are packaged in one package. The demodulator includes an RF unit inspection unit that performs an operation test of the RF unit based on an IQ digital signal output from the analog / digital conversion circuit.The RF section inspection means includes IQ orthogonal error inspection means for inspecting an orthogonal error between the I signal and the Q signal of the IQ baseband signal output from the RF section based on the IQ digital signal. The IQ orthogonal error inspection means includes a code determination circuit that detects a sign of the IQ digital signal, a time measurement circuit that measures a time during which the sign of the IQ digital signal is the same sign within a predetermined time, and the time And a determination circuit for determining whether or not the time measured by the measurement circuit is within a specified range.It is characterized by that.
[0034]
  According to the above configuration, the high-frequency signal input to the RF unit is quadrature-modulated to the IQ baseband signal by the modulation unit and amplified by the amplification unit. The amplified IQ baseband signal is converted into an IQ digital signal by the analog / digital conversion circuit of the demodulation unit, and demodulated by the digital demodulation circuit.
[0035]
  Here, the demodulation unit includes an RF unit inspection unit that performs an operation test of the RF unit based on the IQ digital signal output from the analog / digital conversion circuit, and uses an existing configuration called an analog / digital conversion circuit. Thus, the RF part inspection means inspects the RF part.
[0036]
  As described above, by providing the demodulation unit with the function of inspecting the RF unit, even when a semiconductor integrated circuit in which the RF unit and the demodulation unit are packaged in one package is configured, an expensive tester is used in the inspection of the RF unit. Is unnecessary, and there is no need to provide an inspection pin for taking out the output from the RF unit. As a result, it is possible to avoid an increase in the size of the package itself due to an increase in the size of the RF section, and it is possible to reduce the cost of a semiconductor integrated circuit product.
[0037]
  Also,Since the RF section inspection means includes IQ orthogonal error inspection means, an orthogonal error between the I signal and the Q signal of the IQ baseband signal output from the RF section is inspected using an existing analog / digital conversion circuit. can do.
[0038]
  Also,The time measurement circuit measures the time when the sign of the IQ digital signal determined by the code determination circuit becomes the same code within a predetermined time, and the determination circuit determines whether the time is within a specified range, It can be determined whether or not the time when the output from the RF unit (IQ baseband signal) corresponding to the IQ digital signal has the same sign is within a specified range. Thereby, an orthogonal error between the I signal and the Q signal of the IQ baseband signal can be inspected.
[0039]
  In the semiconductor integrated circuit according to the present invention, in order to solve the above-described problem, the RF unit inspection unit generates an I level detection signal and a Q level detection signal indicating the level of the IQ digital signal, and the I level detection signal Output from the RF unit based on the I level detection signal and the Q level detection signal, and an amplification factor control circuit that controls the amplification gain in the amplification unit of the RF unit based on the Q level detection signal and the Q level detection signal IQ level difference inspection means for inspecting the level difference between the I signal and the Q signal of the IQ baseband signal is provided.
[0040]
  According to the above configuration, the RF unit inspection means inspects the level difference of the IQ baseband signal based on the I level detection signal and the Q level detection signal generated by the amplification factor control circuit. It has. Thereby, the level difference of the IQ baseband signal output from the RF unit can be inspected using the existing analog / digital conversion circuit.
[0041]
  In the semiconductor integrated circuit according to the present invention, in order to solve the above-described problem, the IQ level difference inspecting means sets a value corresponding to the level difference between the I level detection signal and the Q level detection signal as an IQ level difference. Based on the level difference detection means to detect and the IQ level difference and the level difference determination reference value, it is determined whether or not the level difference between the I signal and the Q signal of the IQ baseband signal is within a specified range. And a level difference comparison means.
[0042]
  The level difference between the I level detection signal and the Q level detection signal is the output difference of the analog / digital conversion circuit. Therefore, the IQ level difference corresponds to the output difference. Based on the IQ level difference detected by the level difference detection means and the reference value for level difference determination, the level difference comparison means has a level difference between the I signal and the Q signal of the IQ baseband signal within a specified range. Determine whether or not.
[0043]
  Here, if there is a gain difference in the amplification section of the RF section, an output difference appears in the analog / digital conversion circuit of the demodulation section according to the difference. Therefore, the output difference of the analog / digital conversion circuit is detected as an IQ level difference through the amplification factor control circuit, and the gain difference of the amplifying unit is compared by comparing the IQ level difference with a reference value for level difference determination, That is, the level difference between the I signal and the Q signal of the IQ baseband signal output from the RF unit can be inspected.
[0044]
  In order to solve the above problems, a semiconductor integrated circuit according to the present invention providesAn RF unit having a modulation unit that orthogonally modulates an input high-frequency signal to an IQ baseband signal, an amplification unit for amplifying the IQ baseband signal, and an analog that converts the IQ baseband signal into an IQ digital signal / Digital conversion circuit and a demodulator having a digital demodulator for demodulating the IQ digital signal in one package, the demodulator being an IQ output from the analog / digital converter An RF unit inspection unit that performs an operation test of the RF unit based on a digital signal is provided, and the RF unit inspection unit includes the RF unit based on an IQ digital signal output from the analog / digital conversion circuit. Amplification for generating a digital control signal corresponding to an analog control signal for controlling the amplification gain in the amplification section A control circuit, and gain characteristic inspection means for inspecting the characteristics of the amplification gain by detecting whether or not the change of the digital control signal accompanying the change of the signal input to the RF unit is within a specified range; HasIt is characterized by that.
[0045]
  When the input signal is changed by changing, for example, the amplitude value of the signal input to the RF unit, the amplification factor in the amplification unit of the RF unit changes corresponding to the change, and as a result, the amplification factor The digital control signal from the control circuit also changes. Since the digital control signal corresponds to an analog control signal for controlling the amplification gain of the amplification unit of the RF unit, the analog control signal is detected when the gain characteristic inspection unit detects a change in the digital control signal. Changes can be detected. Thereby, the characteristics of the amplification gain controlled by the analog control signal can be accurately inspected on the demodulator side.
[0046]
  In the semiconductor integrated circuit according to the present invention, in order to solve the above-described problem, the RF unit inspection unit includes an upper limit value and a minimum value of the digital control signal that change in response to a change in a signal input to the RF unit. A first comparison circuit that compares the reference value for gain inspection and outputs a value corresponding to the comparison result is provided.
[0047]
  According to the above configuration, the minimum gain can be inspected by the first comparison circuit.
[0048]
  In the semiconductor integrated circuit according to the present invention, in order to solve the above-described problem, the RF unit inspection unit includes a lower limit value and a maximum value of the digital control signal that change in response to a change in a signal input to the RF unit. A second comparison circuit is provided that compares the reference value for gain inspection and outputs a value corresponding to the comparison result.
[0049]
  According to the above configuration, the maximum gain can be inspected by the second comparison circuit.
[0050]
  In order to solve the above problems, in the semiconductor integrated circuit according to the present invention, the RF unit further includes a low-pass filter for removing a high frequency component of the IQ baseband signal, and the RF unit inspection means includes the analog unit An amplification factor control circuit that generates a digital control signal corresponding to an analog control signal for controlling an amplification gain in the amplification unit of the RF unit based on an IQ digital signal output from the digital / digital conversion circuit; A low-pass filter characteristic inspection means for inspecting the characteristics of the pass region and the cutoff region of the low-pass filter based on the control signal is provided.
[0051]
  When the frequency of the input signal is in the cutoff region of the low-pass filter, the signal is attenuated by the low-pass filter. However, the input level of the analog / digital conversion circuit becomes a predetermined level (reference value set by the amplification factor control circuit) by the control of the amplification factor control circuit. , And the digital control signal output from the gain control circuit is small. Conversely, when the frequency of the input signal is in the pass region of the low-pass filter, the digital control signal output from the amplification factor control circuit becomes large.
[0052]
  Thus, since the value of the digital control signal obtained corresponding to the frequency of the input signal in the cutoff region and the case in the pass region of the low-pass filter increases or decreases, the low-pass filter characteristic inspection means, Based on the digital control signal, it is possible to accurately inspect the pass characteristics (pass area and cut-off area characteristics) of the low-pass filter.
[0053]
  In the semiconductor integrated circuit according to the present invention, in order to solve the above-described problem, the low-pass filter characteristic inspection means includes a first memory circuit and a second memory circuit that store the value of the digital control signal, and the RF An input for switching the output destination of the digital control signal between the first memory circuit and the second memory circuit according to whether the frequency of the signal input to the unit is in the pass region or the cut-off region of the low-pass filter The difference between the switch circuit, the value of the digital control signal stored in the first memory circuit, and the value of the digital control signal stored in the second memory circuit is compared with the low-pass filter inspection reference value. And a filter characteristic comparison circuit for outputting a value corresponding to the comparison result.
[0054]
  According to the above configuration, the value of the digital control signal obtained when the signal whose frequency is within the cutoff region of the low-pass filter is input by the input switch circuit, for example, is stored in the first memory circuit, while the frequency is Is stored in the second memory circuit, for example, when a signal in the pass region of the low-pass filter is input. The comparison result between the difference between the value of the digital control signal stored in the first memory circuit and the value of the digital control signal stored in the second memory circuit and the low-pass filter inspection reference value is a filter characteristic comparison. Output from the circuit.
[0055]
  As described above, the value of the digital control signal obtained corresponding to the case where the frequency of the input signal is in the cutoff region and the case in the pass region of the low-pass filter is increased or decreased, so that the first memory circuit and By looking at the difference in the values of the digital control signals stored in the second memory circuit, the pass characteristic of the low-pass filter can be reliably inspected.
[0056]
  In order to solve the above-described problem, in the semiconductor integrated circuit according to the present invention, the demodulation unit further includes a pass / fail determination circuit that performs pass / fail determination as a package based on the inspection result of the RF unit inspection unit. It is characterized by being.
[0057]
  According to said structure, a demodulation part is provided with a pass / fail judgment circuit, Based on the test result in RF part test | inspection means, it is determined automatically whether a semiconductor integrated circuit is a package (product) pass or not. Can do.
[0058]
DETAILED DESCRIPTION OF THE INVENTION
  An embodiment of the present invention will be described below with reference to the drawings. For the convenience of explanation, the same members as those in the prior art shown in FIG.
[0059]
  FIG. 1 shows a schematic configuration of a digital broadcast receiving apparatus 1 as a semiconductor integrated circuit according to the present embodiment. The digital broadcast receiving apparatus 1 is configured by a one-chip IC in which an RF unit 2 and a demodulator unit 3 are formed on the same chip and packaged in one package.
[0060]
  The RF unit 2 performs quadrature modulation of an input high-frequency signal (RF signal) to an IQ baseband signal, and amplifies the signal level attenuated in the transmission path to a predetermined level. The input terminal 4 includes a variable gain amplifier. 5, a local oscillator 6, a 90 ° phase shifter 7, mixers 8 and 9, low-pass filters 10 and 11, and variable gain amplifiers 12 and 13.
[0061]
  The local oscillator 6, the 90 ° phase shifter 7, and the mixers 8 and 9 constitute a modulation unit that orthogonally modulates a high-frequency signal input through the input terminal 4 to an IQ baseband signal, and is a variable gain type The amplifiers 5, 12, and 13 constitute an amplifying unit for amplifying the IQ baseband signal. The low pass filters 10 and 11 are for removing high frequency components of the IQ baseband signal.
[0062]
  On the other hand, the demodulation unit 3 includes A / D (analog / digital) conversion circuits 14 and 15 and a digital demodulation circuit 27. The A / D conversion circuits 14 and 15 convert the IQ baseband signal output from the RF unit 2 into an IQ digital signal. The digital demodulation circuit 27 demodulates the IQ digital signal, and includes a complex arithmetic unit 17, FIR filters 18 and 19, a phase / frequency detector 20, a loop filter 21, a numerically controlled oscillator (NCO) 22, and a timing detector. 23, a loop filter 24, a D / A (digital / analog) conversion circuit 25, and a voltage controlled oscillator (VCO) 26.
[0063]
  The demodulator 3 includes an amplification factor control circuit 16. The amplification factor control circuit 16 generates an I level detection signal and a Q level detection signal indicating the level of the IQ digital signal output from the A / D conversion circuits 14 and 15, and based on the I level detection signal and the Q level detection signal. Thus, an analog control signal for controlling the amplification gain in the amplification unit of the RF unit 2 is generated. Specifically, as illustrated in FIG. 2, the amplification factor control circuit 16 includes an IQ level detection circuit 31, a comparison result output circuit 32, and a D / A conversion circuit 33.
[0064]
  The IQ level detection circuit 31 includes level detectors 34 and 35 for detecting output levels (I level and Q level) of the A / D conversion circuits 14 and 15, respectively, and an adder for adding the outputs of the level detectors 34 and 35. 36. The comparison result output circuit 32 includes a subtractor 37 that outputs a difference between the reference value and the output of the IQ level detection circuit 31, and an integrator 38 that integrates the output of the subtractor 37. The D / A conversion circuit 33 converts the output (digital AGC signal) of the comparison result output circuit 32 into an analog signal (analog AGC signal).
[0065]
  In the IQ level detection circuit 31, the total level (IQ level detection signal) of the IQ digital signal is calculated by the two level detectors 34 and 35 and the adder 36. When the IQ level detection signal is higher than the reference value in the comparison result output circuit 32, the output of the subtractor 37 becomes positive and the output of the integrator 38 increases. On the other hand, when the IQ level detection signal is lower than the reference value in the comparison result output circuit 32, the output of the subtractor 37 becomes negative and the output of the integrator 38 decreases. The output (digital AGC signal) of the comparison result output circuit 32 becomes a signal (analog AGC signal) for controlling the amplification factor of the variable gain amplifiers 5, 12, 13 through the D / A conversion circuit 33.
[0066]
  Here, as shown in FIG. 3, assuming that the relationship (gain characteristic) between the analog AGC signal and the gains of the variable gain amplifiers 5, 12, and 13 holds, the gain control circuit 16 calculates the sum of IQ digital signals. When the level (IQ level detection signal) is lower than the reference value, the gain of the variable gain amplifiers 5, 12, and 13 is controlled to increase, and when the IQ level detection signal is higher than the reference value, the gain decreases. Controlled in direction. When the IQ level detection signal becomes the same as the reference value, the gain change is 0, and the signal is amplified at a constant gain.
[0067]
  Since the amplification factor control circuit 16 performs the above operation, the amplification gain in the amplification unit of the RF unit 2 is controlled based on the IQ digital signals output from the A / D conversion circuits 14 and 15. It can be said that this is a circuit that generates an analog control signal (analog AGC signal) to be generated and a digital control signal (digital AGC signal) corresponding to the analog control signal.
[0068]
  Since the digital AGC signal is used for the inspection of the RF unit 2 by the RF unit inspection unit 51 described below, the amplification factor control circuit 16 constitutes a part of the RF unit inspection unit 51. I can say that.
[0069]
  The demodulating unit 3 includes an RF unit inspection unit 51 and a pass / fail determination circuit 52 (pass / fail determination unit) used when the digital broadcast receiving apparatus 1 (RF unit 2) is inspected. The RF section inspection means 51 performs an operation inspection of the RF section 2 based on IQ digital signals output from the A / D conversion circuits 14 and 15. The pass / fail judgment means 52 is the RF section inspection means 51. On the basis of the inspection result, whether the digital broadcast receiving apparatus 1 is a package is determined.
[0070]
  That is, the digital broadcast receiving apparatus 1 according to the present embodiment is exactly the same as the conventional digital broadcast receiving apparatus 1 ′ shown in FIG. 13 except for the RF section inspection means 51 and the pass / fail judgment circuit 52. The present embodiment is greatly different from the conventional one in that the RF section inspection means 51 and the pass / fail judgment circuit 52 are provided, and this is a feature of the present invention.
[0071]
  Since the digital broadcast receiving apparatus 1 performs the same operation as the conventional digital broadcast receiving apparatus 1 'when receiving a normal RF signal, the detailed description thereof is omitted here.
[0072]
  When the digital broadcast receiver 1 is inspected, a sine wave is used as an input signal and is input to the digital broadcast receiver 1 from the input terminal 4. Here, the signal input to the input terminal 4 is expressed by the following equation.
[0073]
      σsin (2πft)
  However, (sigma) shows an amplitude value.
[0074]
  The input sine wave is amplified by the variable gain amplifier 5 and a signal represented by the following equation is output.
[0075]
      σβsin (2πft)
  Here, β represents the gain of the variable gain amplifier 5.
[0076]
  The outputs of the variable gain amplifier 5 and the signals cos (−2πft) and sin (−2πft) output from the local oscillator 6 and the 90 ° phase shifter 7 are mixed by the mixers 8 and 9. In this case, the AC output of the mixers 8 and 9 is expressed by the following equation. Note that the output of the mixer 8 is x (t) and the output of the mixer 9 is y (t).
[0077]
    x (t) = σβ / 2 × sin (4πft)
    y (t) = σβ / 2 × cos (4πft)
  The outputs x (t) and y (t) pass through the low-pass filters 10 and 11 and are amplified by the variable gain amplifiers 12 and 13. Thereby, the output of the RF unit 2 is expressed by the following equation. Note that the output of the variable gain amplifier 12 is x ′ (t), and the output of the variable gain amplifier 13 is y ′ (t).
[0078]
    x ′ (t) = σβγ / 2 × sin (4πft)
    y ′ (t) = σβγ / 2 × cos (4πft)
  Here, γ is the amplification factor of the variable gain amplifiers 12 and 13.
[0079]
  These signals are converted from analog signals to digital signals by the A / D conversion circuits 14 and 15 and input to the RF section inspection means 51. Then, the pass / fail determination result of the inspection result in the RF unit inspection means 51 is output from the pass / fail determination circuit 52.
[0080]
  Next, details of the RF unit inspection means 51 will be described.
[0081]
  As shown in FIG. 1, the RF section inspection means 51 includes the above-described amplification factor control circuit 16, IQ orthogonal error inspection circuit 61 (IQ orthogonal error inspection means), IQ level difference inspection circuit 71 (IQ level difference inspection means), A gain characteristic inspection circuit 81 (gain characteristic inspection means) and a low-pass filter characteristic inspection circuit 91 (low-pass filter characteristic inspection means) are included. The IQ orthogonal error inspection circuit 61, the IQ level difference inspection circuit 71, the gain characteristic inspection circuit 81, and the low-pass filter characteristic inspection circuit 91 are used only when the RF unit 2 is inspected.
[0082]
  The IQ orthogonal error inspection circuit 61 outputs from the A / D conversion circuits 14 and 15 whether or not the orthogonal error between the I signal and the Q signal of the IQ baseband signal output from the RF unit 2 is within a specified range. The inspection is performed on the basis of the IQ digital signal. That is, the IQ orthogonal error inspection circuit 61 obtains how much the phase difference between the output waveforms of the RF unit 2 is 90 ° based on the IQ digital signal, and the error is within a specified range. Inspect whether or not.
[0083]
  The IQ level difference inspection circuit 71 is based on the I level detection signal and the Q level detection signal output from the amplification factor control circuit 16 and the levels of the I signal and the Q signal of the IQ baseband signal output from the RF unit 2. Whether or not the difference is within a specified range is inspected, whereby the gain difference between the variable gain control amplifiers 12 and 13 can be inspected.
[0084]
  The gain characteristic inspection circuit 81 inspects the gain characteristic of the RF unit 2 based on the change of the digital AGC signal (digital control signal) from the amplification factor control circuit 16 accompanying the change of the signal input to the RF unit 2. Is what you do. That is, the gain characteristic inspection circuit 81 detects whether or not the gain characteristic of the RF unit 2 is within the specified range by detecting whether or not the change in the digital AGC signal accompanying the change in the input signal is within the specified range. (Inspecting the gain range of the variable gain amplifiers 5, 12, 13).
[0085]
  The low-pass filter characteristic inspection circuit 91 inspects the amplitude characteristic of the low-pass filters 10 and 11 of the RF unit 2, and the characteristics of the pass characteristics (passing region and blocking region) of the low-pass filters 10 and 11 are within a specified range. Check if it is in.
[0086]
  Hereinafter, each inspection circuit described above will be described in detail.
[0087]
  (IQ orthogonal error inspection circuit)
  As shown in FIG. 4, the IQ orthogonal error inspection circuit 61 includes a sign determination circuit 62, a time measurement circuit 63, and a comparison circuit 64.
[0088]
  The code determination circuit 62 includes code detectors 65 and 66 for detecting the codes of the outputs (IQ digital signals) from the A / D conversion circuits 14 and 15, respectively.
[0089]
  The time measuring circuit 63 measures the time when the code detected by the code detectors 65 and 66, that is, the code of the IQ digital signal becomes the same code within a predetermined time. And an integrator 68. The code determination unit 67 outputs “0” when the codes detected by the code detectors 65 and 66 are the same code, and outputs “1” when the codes are different. Further, the integrator 68 outputs the number of times that the output of the same sign determination unit 67 becomes “0” during a predetermined time. As a result, the integrator 68 outputs a time during which the signs of the outputs from the A / D conversion circuits 14 and 15 match during the predetermined time.
[0090]
  The comparison circuit 64 is a determination circuit that determines whether the output of the time measurement circuit 63 (the time measured by the time measurement circuit 63) is within a specified range. That is, the comparison circuit 64 compares the output (time having the same sign) of the integrator 68 of the time measurement circuit 63 with the reference value (time determination reference value, reference, pass determination reference) and outputs the output of the integrator 68. When the signal is within the reference range, “0” is output, while when it is out of the range, “1” is output, and a value corresponding to the comparison result is output.
[0091]
  Here, when there is an error Δθ in the output of the 90 ° phase shifter 7, the output of the RF unit 2 (outputs of the variable gain amplifiers 12 and 13) is expressed by the following equation.
[0092]
    x ′ (t) = σβγ / 2 × sin (4πft)
    y ′ (t) = σβγ / 2 × cos (4πft + Δθ)
  5 to 7 show waveforms of outputs x ′ (t) and y ′ (t) at a predetermined time when the error Δθ is 0, minus, and plus, respectively. As shown in FIG. 5, when the error Δθ is 0, the outputs x ′ (t) and y ′ (t) have the same sign in half of the predetermined time. Also, the outputs x ′ (t) and y ′ (t) are shown when the error Δθ is negative, as shown in FIG. 6, when the time of the same sign is long and the error Δθ is positive as shown in FIG. As shown in FIG. 7, the time of the same sign is shortened within the predetermined time. Therefore, the magnitude of the error Δθ can be determined by measuring the time when the outputs x ′ (t) and y ′ (t) have the same sign.
[0093]
  Therefore, the IQ orthogonal error inspection circuit 61 measures the time when the IQ digital signals corresponding to the outputs x ′ (t) and y ′ (t) have the same sign, and determines whether or not this time is within the specified range. Thus, it can be determined whether or not the time at which the outputs x ′ (t) and y ′ (t) have the same sign is within a specified range. Thereby, it is possible to inspect whether or not the orthogonal error Δθ between the I signal and the Q signal of the IQ baseband signal output from the RF unit 2 is within a specified range.
[0094]
  (IQ level difference inspection circuit)
  Next, the IQ level difference inspection circuit 71 will be described. As shown in FIG. 8, the IQ level difference inspection circuit 71 detects a value corresponding to the level difference between the I level detection signal and the Q level detection signal output from the amplification factor control circuit 16 as an IQ level difference. Based on the circuit 72 (level difference detection means) and the IQ level difference and a predetermined reference value (level difference determination reference value, reference, pass / fail determination reference), the IQ baseband signal I signal and Q signal And a difference comparison circuit 73 (level difference comparison means) for determining whether or not the level difference is within a specified range.
[0095]
  The subtraction circuit 72 integrates outputs (I level detection signal, Q level detection signal) from the IQ level detection circuit 31 of the amplification factor control circuit 16 for a certain period, and integrators 74 and 75 respectively. The subtractor 76 calculates 75 differences. The difference comparison circuit 73 outputs an absolute value detector 77 for detecting the absolute value of the output from the subtractor 76, and outputs “0” if the absolute value is smaller than the reference value. Is greater than the reference value, the comparator circuit 78 outputs “1”.
[0096]
  When there is a gain difference between the variable gain amplifiers 12 and 13, the output of the RF unit 2 is expressed by the following equation.
[0097]
    x ′ (t) = σβγ₁/ 2 x sin (4πft)
    y ′ (t) = σβγ₂/ 2 x cos (4πft)
  However, γ₁Indicates the gain of the variable gain amplifier 12, and γ₂Indicates the amplification factor of the variable gain amplifier 13.
[0098]
  The outputs x ′ (t) and y ′ (t) are respectively input to the A / D conversion circuits 14 and 15 of the demodulator 3 and IQ digital signals obtained by the A / D conversion circuits 14 and 15 are respectively obtained. When input to the amplification factor control circuit 16, an I level detection signal and a Q level detection signal are output from the level detectors 34 and 35 of the IQ level detection circuit 31 in the amplification factor control circuit 16. Thereafter, the I level detection signal and the Q level detection signal are integrated by the integrators 74 and 75 for a certain period, and the output levels are averaged. The outputs from the integrators 74 and 75 are input to the subtractor 76, and the difference is calculated by the subtractor 76. As a result, in the subtractor 76, the gain difference γ₁ ²−γ₂ ²Is obtained. The gain difference γ₁ ²−γ₂ ²Corresponds to the above IQ level difference.
[0099]
  The absolute value detector 77 is configured such that the gain difference γ₁ ²−γ₂ ²Is output as an IQ level difference, and the comparison circuit 78 compares the output value with a reference value. The comparison circuit 78 outputs “0” when the IQ level difference is within the specified range, and outputs “1” when the IQ level difference is outside the specified range.
[0100]
  If there is a gain difference between the variable gain amplifiers 12 and 13, an output difference appears in the A / D conversion circuits 14 and 15 according to the difference. Therefore, the IQ level difference inspection circuit 71 detects the output difference between the A / D conversion circuits 14 and 15 via the amplification factor control circuit 16, and determines whether the output difference is within the specified range using the IQ level difference. Thus, the gain difference between the variable gain control amplifiers 12 and 13, that is, the level difference between the I signal and the Q signal of the IQ baseband signal output from the RF unit 2 can be inspected.
[0101]
  (Gain characteristic inspection circuit)
  The gain characteristic is inspected by checking whether the gain curve for the control signal (digital AGC signal) is within a specified range. In the demodulator 3, the gain characteristic can be inspected by observing the digital AGC signal of the amplification factor control circuit 16, and this is performed by the gain characteristic inspection circuit 81.
[0102]
  As shown in FIG. 9, the gain characteristic inspection circuit 81 includes a comparison circuit 82 (first comparison circuit), a comparison circuit 83 (second comparison circuit), and an output switch circuit 84.
[0103]
  The comparison circuit 82 is a comparison circuit for the minimum gain test. When the amplitude value of the signal input to the RF unit 2 is changed, the comparison circuit 82 changes from the amplification factor control circuit 16 that changes corresponding to the change of the input signal. Upper limit value and reference value (minimum gain test reference value, reference, pass / fail judgment reference) Q of the output digital AGC signal₁And compare. Then, as a result of the comparison, the comparison circuit 82 converts the digital AGC signal into the reference value Q.₁If it is smaller, “0” is output, while the digital AGC signal is the reference value Q.₁If it is larger, “1” is output, and a value corresponding to the comparison result is output.
[0104]
  The comparison circuit 83 is a comparison circuit for the maximum gain test, and is changed from the amplification factor control circuit 16 that changes corresponding to the change of the input signal when the amplitude value of the signal input to the RF unit 2 is changed. Lower limit value and reference value (maximum gain test reference value, reference, pass / fail judgment reference) Q of the output digital AGC signal₂And compare. Then, the comparison circuit 83 determines that the digital AGC signal is the reference value Q as a result of the comparison.₂If it is smaller, “1” is output, while the digital AGC signal is the reference value Q.₂If it is larger, “0” is output, and a value corresponding to the comparison result is output.
[0105]
  The output switch circuit 84 is a switch circuit that selects the output of the comparison circuit 82 in the case of the minimum gain test, and selects the output of the comparison circuit 83 in the case of the maximum gain test. In response to this, the outputs of the comparison circuits 82 and 83 are selectively switched.
[0106]
  In the above configuration, for example, the amplitude value σ is used for the minimum gain test.₁Of the digital AGC signal when the sine wave is input to the input terminal 4 is the reference value Q₁Hereinafter, for example, for the maximum gain test, the amplitude value σ₂Of the digital AGC signal when the sine wave is input to the input terminal 4 is the reference value Q₂And the amplitude value is σ as described above₁, Σ₂When the input signal (sin wave) is changed, the upper limit value of the digital AGC signal that changes in accordance with the change is the reference value Q.₁And the lower limit is the reference value Q₂In the above case, the output of the output switch circuit 84 of the gain characteristic inspection circuit 81 is “0”, otherwise it is “1”.
[0107]
  When the AGC loop is operating, the inputs of the A / D conversion circuits 14 and 15 are constant. When the reference value in the amplification factor control circuit 16 shown in FIG. The amplification factors of the amplifiers 12 and 13 satisfy the following relationship.
[0108]
    βγ / 2 = 1 / σ
  The amplification factor control circuit 16 outputs an analog AGC signal so that the above relationship is established. The analog AGC signal is a digital AGC signal converted into an analog signal.
[0109]
  In this case, if the amplitude value σ of the signal (sin wave) input to the input terminal 4 is changed and 1 / σ on the right side of the above equation is changed, the gain βγ / 2 on the left side of the above equation changes accordingly. As a result, the digital AGC signal also changes. Therefore, let σ be the amplitude value of the input signal.₁And σ₂By observing a digital AGC signal that changes in response to the change, the gain characteristic can be inspected.
[0110]
  FIG. 10 shows the relationship between the digital AGC signal and the gain in the gain characteristic test. A waveform a indicates the gain characteristics of the variable gain amplifiers 5, 12, and 13 when the output of the gain characteristics inspection circuit 81 is “0”, and the gain characteristics (maximum gain and minimum gain) are of the amplitude value σ. It can be seen that it is within the specified range (acceptable range) within the range of change. Incidentally, a waveform b shows a case where the maximum gain of the variable gain amplifiers 5, 12, and 13 is outside the above specified range, and a waveform c shows that the minimum gain of the variable gain amplifiers 5, 12, and 13 is within the above specified range. The outside case is shown.
[0111]
  (Low-pass filter characteristics inspection circuit)
  Next, the low-pass filter characteristic inspection circuit 91 will be described. The low-pass filter characteristic inspection circuit 91 inspects whether the characteristics of the pass region and the cut-off region are within a specified range as the amplitude characteristic of the low-pass filters 10 and 11 of the RF unit 2. As described in the gain characteristic test, the demodulator 3 can check the gain characteristic by observing the digital AGC signal of the amplification factor control circuit 16 when the AGC loop is operating. , The characteristics of the low-pass filters 10 and 11 can be similarly examined, and this is performed by the low-pass filter characteristic inspection means 91.
[0112]
  As shown in FIG. 11, the low-pass filter characteristic inspection circuit 91 includes an input switch circuit 92, a memory circuit 93 (first memory circuit), a memory circuit 94 (second memory circuit), and a filter characteristic comparison circuit 95. Yes.
[0113]
  The input switch circuit 92 depends on the observation conditions, that is, depending on whether the frequency of the signal input to the RF unit 2 is in the pass region or the cut-off region of the low-pass filters 10 and 11. The output destination of the digital AGC signal is switched between the memory circuit 93 and the memory circuit 94.
[0114]
  The memory circuits 93 and 94 store the value of the digital AGC signal input via the input switch circuit 92. With the above operation of the input switch circuit 92, the memory circuit 93 stores the value of the digital AGC signal obtained when, for example, a signal whose frequency is in the cutoff region of the low-pass filters 10 and 11 is input to the RF unit 2, and the memory The circuit 94 stores the value of the digital AGC signal obtained when, for example, a signal whose frequency is in the pass region of the low-pass filters 10 and 11 is input to the RF unit 2.
[0115]
  The filter characteristic comparison circuit 95 calculates the difference between the value of the digital AGC signal stored in the memory circuit 93 and the value of the digital AGC signal stored in the memory circuit 94 and the reference value (low-pass filter inspection reference value, reference, pass / fail). And a value corresponding to the comparison result is output. The filter characteristic comparison circuit 95 subtracts the output of the memory circuit 93 from the output of the memory circuit 94, and outputs “0” when the subtraction result of the subtractor 96 is larger than the reference value. The comparator circuit 97 outputs “1” when the subtraction result is smaller than the reference value.
[0116]
  In the above configuration, the value of the digital AGC signal when the frequency is input to the signal in the cutoff region is stored in the memory circuit 93 by the input switch circuit 92, while the frequency is input to the signal in the pass region. The value of the digital AGC signal at that time is stored in the memory circuit 94. The value of the digital AGC signal stored in the memory circuit 93 and the value of the digital AGC signal stored in the memory circuit 94 are subtracted by the subtractor 96. It can be seen from the output of the subtractor 96 how much the input signal is attenuated from the pass region in the cutoff region of the low-pass filters 10 and 11. In the comparison circuit 97, the output of the subtractor 96 is compared with a predetermined reference value, and a value corresponding to the comparison result is output from the comparison circuit 97.
[0117]
  When the frequency of the input signal is in the cutoff region of the low-pass filters 10 and 11, the signals are attenuated by the low-pass filters 10 and 11. However, when the AGC loop is operating, the input level of the A / D conversion circuits 14 and 15 becomes the reference value set by the amplification factor control circuit 16, so that it is variable by the amount attenuated by the low-pass filters 10 and 11. The gains of the gain amplifiers 5, 12, and 13 are increased, and the digital AGC signal output from the amplification factor control circuit 16 is decreased. Conversely, when the frequency of the input signal is in the pass region of the low-pass filters 10 and 11, the digital AGC signal output from the amplification factor control circuit 16 becomes large. Therefore, the amplitude of the low-pass filters 10 and 11 is compared by comparing the value of the digital AGC signal when a signal with a frequency in the cutoff region is input with the digital AGC signal when a signal with a frequency in the pass region is input. The characteristics can be inspected.
[0118]
  The inspection results in the respective inspection circuits described above, that is, the inspection results in the IQ orthogonal error inspection circuit 61, the IQ level difference inspection circuit 71, the gain characteristic inspection circuit 81, and the low-pass filter characteristic inspection circuit 91 of the RF unit inspection means 51. Is input to the pass / fail judgment circuit 52. The pass / fail judgment circuit 52 comprehensively considers the above inspection results, and when all inspection items (inspection results in each inspection circuit) are within the specified range (the output from each inspection circuit was “0”). In the case), the digital broadcast receiving apparatus 1 outputs “0” as being acceptable as a product (package), and outputs “1” otherwise. As described above, the demodulating unit 3 of the digital broadcast receiving apparatus 1 includes the pass / fail determination circuit 52, so that the chip itself can automatically perform pass / fail determination.
[0119]
  As described above, in the present invention, even when the RF unit 2 and the demodulating unit 3 are configured by a single chip IC by providing the RF unit testing means 51 for performing the operation test of the RF unit 2 in the demodulating unit 3, Thus, there is no need to provide the RF unit 2 with an inspection pin for taking out the output from the RF unit 2. Thereby, the enlargement of the package itself due to the enlargement of the RF unit 2 can be avoided.
[0120]
  Further, the RF section inspection means 51 can inspect the RF section 2 without using an expensive tester, and it is not necessary to provide an inspection pin as described above. The cost as a product and the cost for testing can be reduced.
[0121]
  In the present embodiment, the example in which the RF unit 2 and the demodulating unit 3 are formed on the same chip to configure a semiconductor integrated circuit in one package has been described. However, the RF unit 2 and the demodulating unit 3 are separately provided. After forming these chips, a semiconductor integrated circuit in which one chip is packaged may be configured by mounting these chips in one IC package.
[0122]
  The semiconductor integrated circuit according to the present invention can also be expressed as the following first to thirteenth semiconductor integrated circuits.
[0123]
  The first semiconductor integrated circuit selects an IQ baseband signal by selecting an input terminal for inputting a signal in which a plurality of channels of quadrature (IQ) digital modulation waves exist in a specific frequency band and a quadrature digital modulation wave of an arbitrary channel. An RF unit having a direct conversion function for direct conversion, an analog / digital conversion circuit for converting the IQ baseband signal into an IQ digital signal, a digital demodulation circuit for demodulating the IQ digital signal, and amplification of the RF unit A demodulator having an amplification factor control circuit for controlling the gain is integrated on a separate chip and mounted on a single IC package, or integrated on the same chip and mounted on an IC package. An RF unit that is a packaged semiconductor integrated circuit and performs an operation test of the RF unit on the demodulation unit A configuration in which a 査 means.
[0124]
  The second semiconductor integrated circuit is a first semiconductor integrated circuit, and the RF unit inspection unit includes a gain characteristic inspection unit that inspects the gain characteristic of the RF unit.
[0125]
  The third semiconductor integrated circuit is a second semiconductor integrated circuit, and the gain characteristic inspecting means has the amplification factor when the input signal levels of the upper limit and the lower limit defined in advance are input to the input terminal. A level detector for detecting an output level of each of the IQ digital signals, an adding circuit for adding the detected I and Q level detection signals, an added IQ level addition signal, and a reference signal; The comparison result output circuit that outputs the result of comparing the digital AGC signal as a digital AGC signal and the digital / analog conversion circuit that converts the digital AGC signal into an analog AGC signal cause the level of the IQ baseband signal to the demodulator to be the input signal. The analog AGC signal is adjusted so that it remains constant regardless of the upper and lower limits of the level, and the input signal at that time is adjusted. A configuration in which a gain characteristic inspection circuit for detecting that the value of the digital AGC signal corresponding to the upper limit and the lower limit of the level is level within the specified range.
[0126]
  In this case, the amplification factor control circuit 16 and the gain characteristic inspection circuit 81 in this embodiment correspond to the gain characteristic inspection means.
[0127]
  The fourth semiconductor integrated circuit is a third semiconductor integrated circuit, and the gain characteristic test circuit compares the upper limit value of the digital AGC signal with a first reference level. And a second gain characteristic comparison circuit for comparing the lower limit value of the digital AGC signal with a second reference level, and the results from the first gain characteristic comparison circuit and the second gain characteristic comparison circuit. And an output signal switch circuit to be selected.
[0128]
  The fifth semiconductor integrated circuit is the first semiconductor integrated circuit, and an IQ level at which the RF unit inspection means inspects a level difference between the I signal and the Q signal of the IQ baseband signal output from the RF unit. It is the structure provided with the difference inspection means.
[0129]
  The sixth semiconductor integrated circuit is a fifth semiconductor integrated circuit, and the IQ level difference inspection means is provided in the amplification factor control circuit when an input signal of a specified level is input to the input terminal. A level detector for detecting the output level of each of the IQ digital signals, an adding circuit for adding the detected I and Q level detection signals, and a result of comparing the added IQ level addition signal and the reference signal. The comparison result output circuit that outputs as a digital AGC signal and the digital / analog conversion circuit that converts the digital AGC signal into an analog AGC signal so that the level of the IQ baseband signal to the demodulator becomes constant. When the AGC signal is adjusted, it is checked that the difference between the I and Q detection signals from the level detector is within a specified range. A configuration in which a IQ level difference test circuit.
[0130]
  The seventh semiconductor integrated circuit is a sixth semiconductor integrated circuit, and the IQ level difference inspection circuit includes a subtraction circuit for obtaining a difference between the I and Q level detection signals from the amplification factor control circuit, and a subtraction The difference comparison circuit compares the absolute value of the difference and the reference value of the difference.
[0131]
  The eighth semiconductor integrated circuit is the first semiconductor integrated circuit, and the RF unit inspection unit includes a low-pass filter characteristic inspection unit that inspects a low-pass filter characteristic of the RF unit.
[0132]
  The ninth semiconductor integrated circuit is an eighth semiconductor integrated circuit, and the low-pass filter characteristic inspection means inputs an input signal of a specified level to the input terminal and changes the frequency of the input signal within a specified range. In this case, the gain control circuit is provided with a level detector for detecting the output level of each of the IQ digital signals, and an adding circuit for adding the detected I and Q level detection signals. The comparison result output circuit that outputs the result of comparing the IQ level addition signal and the reference signal as a digital AGC signal and the digital / analog conversion circuit that converts the digital AGC signal into an analog AGC signal The analog AGC signal is adjusted so that the level of the baseband signal is constant regardless of the frequency of the input signal. A configuration including a low-pass filter characteristic test circuit for detecting that the value of the digital AGC signal from the comparison result output circuit is within the specified range.
[0133]
  The tenth semiconductor integrated circuit is a ninth semiconductor integrated circuit, and the low-pass filter characteristic inspection circuit includes an input signal switch circuit that switches the digital AGC signal and the input when the frequency to be inspected is changed. A first memory circuit and a second memory circuit for switching the digital AGC signal by a signal switch circuit and storing the value of the digital AGC signal in each case, a value of the first memory circuit and a second memory circuit And a low-pass filter inspection reference value, and a filter characteristic comparison circuit.
[0134]
  The eleventh semiconductor integrated circuit is a first semiconductor integrated circuit, and the RF unit inspection means includes IQ orthogonal error inspection means for detecting that the orthogonal errors of I and Q are within a specified range. It is.
[0135]
  A twelfth semiconductor integrated circuit is an eleventh semiconductor integrated circuit, wherein the IQ orthogonal error inspection means outputs a sign of an IQ digital signal of the analog / digital converter, and the sign determination circuit The time measurement circuit that measures the time when the output value of each of the IQs has the same value in each IQ, and the determination circuit that determines whether the output of the time measurement circuit is within a specified range.
[0136]
  The thirteenth semiconductor integrated circuit is any one of the first to twelfth semiconductor integrated circuits, and includes a pass determination circuit that determines whether or not the test result is pass by the output of the RF unit test means. It is a configuration.
[0137]
【The invention's effect】
  As described above, the semiconductor integrated circuit according to the present invention includes an RF unit including a modulation unit that orthogonally modulates an input high-frequency signal to an IQ baseband signal, and an amplification unit that amplifies the IQ baseband signal. A semiconductor integrated circuit in which a demodulator having an analog / digital conversion circuit that converts the IQ baseband signal into an IQ digital signal and a digital demodulation circuit that demodulates the IQ digital signal is packaged in one package. The unit includes an RF unit inspection unit that performs an operation test of the RF unit based on an IQ digital signal output from the analog / digital conversion circuit.The RF section inspection means includes IQ orthogonal error inspection means for inspecting an orthogonal error between the I signal and the Q signal of the IQ baseband signal output from the RF section based on the IQ digital signal. The IQ orthogonal error inspection means includes a code determination circuit that detects a sign of the IQ digital signal, a time measurement circuit that measures a time during which the sign of the IQ digital signal is the same sign within a predetermined time, and the time And a determination circuit for determining whether or not the time measured by the measurement circuit is within a specified range.It is a configuration.
[0138]
  Therefore, even when a semiconductor integrated circuit in which the RF unit and the demodulation unit are packaged in one package is configured by providing the demodulation unit with the RF unit inspection function, an expensive tester is used in the RF unit inspection. Is unnecessary, and there is no need to provide an inspection pin for taking out the output from the RF unit. As a result, it is possible to avoid an increase in the size of the package itself due to an increase in the size of the RF section, and it is possible to reduce the cost as a product of the semiconductor integrated circuit.
[0139]
  Also,By using an existing analog / digital conversion circuit, an orthogonal error between the I signal and the Q signal of the IQ baseband signal output from the RF unit can be inspected.
[0140]
  Also,It can be determined whether or not the time when the output (IQ baseband signal) from the RF unit corresponding to the IQ digital signal has the same sign is within a specified range. As a result, an orthogonal error between the I signal and the Q signal of the IQ baseband signal can be inspected.
[0141]
  In the semiconductor integrated circuit according to the present invention, as described above, the RF unit inspection unit generates an I level detection signal and a Q level detection signal indicating the level of the IQ digital signal, and detects the I level detection signal and the Q level detection signal. An amplification factor control circuit for controlling an amplification gain in the amplification unit of the RF unit based on the signal, and an IQ baseband signal output from the RF unit based on the I level detection signal and the Q level detection signal IQ level difference inspection means for inspecting the level difference between the I signal and the Q signal.
[0142]
  Therefore, it is possible to inspect the level difference of the IQ baseband signal output from the RF unit using the existing analog / digital conversion circuit.
[0143]
  As described above, in the semiconductor integrated circuit according to the present invention, the IQ level difference inspecting means detects a value corresponding to the level difference between the I level detection signal and the Q level detection signal as an IQ level difference. Level difference comparison means for determining whether the level difference between the I signal and the Q signal of the IQ baseband signal is within a specified range based on the detection means and the IQ level difference and the level difference determination reference value It is the structure equipped with.
[0144]
  Therefore, an output difference of the analog / digital conversion circuit is detected as an IQ level difference through the amplification factor control circuit, and the gain difference of the amplifying unit is compared by comparing the IQ level difference with a reference value for level difference determination. That is, there is an effect that the level difference between the I signal and the Q signal of the IQ baseband signal output from the RF unit can be inspected.
[0145]
  The semiconductor integrated circuit according to the present invention is as described above.An RF unit having a modulation unit that orthogonally modulates an input high-frequency signal to an IQ baseband signal, an amplification unit for amplifying the IQ baseband signal, and an analog that converts the IQ baseband signal into an IQ digital signal / Digital conversion circuit and a demodulator having a digital demodulator for demodulating the IQ digital signal in one package, the demodulator being an IQ output from the analog / digital converter An RF unit inspection unit that performs an operation test of the RF unit based on a digital signal is provided, and the RF unit inspection unit includes the RF unit based on an IQ digital signal output from the analog / digital conversion circuit. Amplification for generating a digital control signal corresponding to an analog control signal for controlling the amplification gain in the amplification section A control circuit, and gain characteristic inspection means for inspecting the characteristics of the amplification gain by detecting whether or not the change of the digital control signal accompanying the change of the signal input to the RF unit is within a specified range; HasIt is a configuration.
[0146]
  Therefore, the gain characteristic inspection means detects the change in the digital control signal, so that the change in the analog control signal can be detected. As a result, there is an effect that the characteristics of the amplification gain controlled by the analog control signal can be accurately inspected on the demodulator side.
[0147]
  In the semiconductor integrated circuit according to the present invention, as described above, the RF unit inspection means has an upper limit value of the digital control signal that changes in response to a change in the signal input to the RF unit and a reference for minimum gain inspection. This is a configuration including a first comparison circuit that compares values and outputs a value corresponding to the comparison result.
[0148]
  Therefore, there is an effect that the minimum gain can be inspected by the first comparison circuit.
[0149]
  As described above, in the semiconductor integrated circuit according to the present invention, the RF section inspection means includes a lower limit value of the digital control signal that changes in response to a change in a signal input to the RF section and a reference for maximum gain inspection. This is a configuration including a second comparison circuit that compares values and outputs a value corresponding to the comparison result.
[0150]
  Therefore, there is an effect that the maximum gain can be inspected by the second comparison circuit.
[0151]
  As described above, in the semiconductor integrated circuit according to the present invention, the RF unit further includes a low-pass filter for removing a high frequency component of the IQ baseband signal, and the RF unit inspection means includes the analog / digital conversion circuit. An amplification factor control circuit that generates a digital control signal corresponding to an analog control signal for controlling an amplification gain in the amplification unit of the RF unit based on an IQ digital signal output from the RF unit, and based on the digital control signal The low-pass filter characteristic inspection means for inspecting the characteristics of the pass region and the cutoff region of the low-pass filter.
[0152]
  Therefore, since the value of the digital control signal obtained corresponding to the frequency of the input signal in the cutoff region and in the pass region of the low-pass filter increases or decreases, the low-pass filter characteristic inspection means Based on the digital control signal, there is an effect that it is possible to accurately inspect the pass characteristics of the low-pass filter (characteristics of the pass area and the cut-off area).
[0153]
  In the semiconductor integrated circuit according to the present invention, as described above, the low-pass filter characteristic inspection means is input to the first memory circuit and the second memory circuit that store the value of the digital control signal and the RF unit. An input switch circuit that switches the output destination of the digital control signal between the first memory circuit and the second memory circuit according to whether the frequency of the signal to be transmitted is in the pass region or the cut-off region of the low-pass filter; The difference between the value of the digital control signal stored in the first memory circuit and the value of the digital control signal stored in the second memory circuit is compared with the low-pass filter inspection reference value, and the comparison result is obtained. And a filter characteristic comparison circuit that outputs a corresponding value.
[0154]
  Therefore, the value of the digital control signal obtained corresponding to the frequency of the input signal in the low-pass filter cutoff region and in the pass region is increased or decreased, so that the first memory circuit and the second memory circuit By looking at the difference in the value of each digital control signal stored in the memory circuit, it is possible to reliably inspect the pass characteristic of the low-pass filter.
[0155]
  As described above, in the semiconductor integrated circuit according to the present invention, the demodulating unit further includes a pass / fail determination circuit that performs pass / fail determination as a package based on the inspection result of the RF unit inspection unit. .
[0156]
  Therefore, it is possible to automatically determine whether or not the semiconductor integrated circuit is acceptable as a package (product) based on the inspection result of the RF unit inspection means.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of a digital broadcast receiver as a semiconductor integrated circuit according to the present invention.
FIG. 2 is a block diagram showing a schematic configuration of an amplification factor control circuit provided in a demodulator of the digital broadcast receiver.
FIG. 3 is a graph showing a relationship between an amplification factor of a variable gain amplifier provided in an RF unit of the digital broadcast receiving apparatus and an analog AGC signal supplied to the variable gain amplifier.
FIG. 4 is a block diagram showing a schematic configuration of an IQ orthogonal error inspection circuit of an RF unit inspection means provided in the demodulation unit.
5 is a waveform diagram showing an output waveform of an IQ baseband signal output from the RF unit when an output error Δθ of a 90 ° phase shifter provided in the RF unit is zero. FIG.
6 is a waveform diagram showing an output waveform of an IQ baseband signal output from the RF unit when an output error Δθ of a 90 ° phase shifter provided in the RF unit is negative. FIG.
7 is a waveform diagram showing an output waveform of an IQ baseband signal output from the RF unit when an error Δθ of an output of a 90 ° phase shifter provided in the RF unit is positive. FIG.
FIG. 8 is a block diagram showing a schematic configuration of an IQ level difference inspection circuit of an RF unit inspection means provided in the demodulation unit.
FIG. 9 is a block diagram showing a schematic configuration of a gain characteristic inspection circuit of an RF unit inspection unit provided in the demodulation unit.
FIG. 10 is a graph showing the relationship between a digital AGC signal and gain in a gain characteristic test.
FIG. 11 is a block diagram showing a schematic configuration of a low-pass filter characteristic inspection circuit of RF unit inspection means provided in the demodulation unit.
FIG. 12 is an explanatory diagram showing a QPSK signal on the IQ plane.
FIG. 13 is a block diagram showing a schematic configuration of a conventional digital broadcast receiving apparatus.
FIG. 14 is an explanatory diagram for explaining that the timing error between the symbol timing and the sampling timing is positive.
FIG. 15 is an explanatory diagram for explaining that the timing error between the symbol timing and the sampling timing is negative.
FIG. 16 is a block diagram showing a schematic configuration of the RF unit inspected by an RF tester when the RF unit and the demodulating unit are configured by separate chips.
[Explanation of symbols]
  1 Digital broadcast receiver (semiconductor integrated circuit)
  2 RF section
  3 Demodulator
  5 Variable gain amplifier (amplifier)
  6 Local oscillator (modulation unit)
  7 90 ° phase shifter (modulator)
  8 Mixer (modulator)
  9 Mixer (modulator)
10 Low-pass filter
11 Low-pass filter
12 Variable gain amplifier (amplifier)
13 Variable gain amplifier (amplifier)
14 A / D conversion circuit (analog / digital conversion circuit)
15 A / D conversion circuit (analog / digital conversion circuit)
16 Gain control circuit (RF section inspection means)
27 Digital demodulation circuit
51 RF section inspection means
52 Pass / fail judgment circuit
61 Orthogonal error inspection circuit (IQ orthogonal error inspection means)
62 Code determination circuit
63 Time measurement circuit
64 Comparison circuit (determination circuit)
71 IQ level difference inspection circuit (IQ level difference inspection means)
72 Subtraction circuit (level difference detection means)
73 Difference comparison circuit (level difference comparison means)
81 Gain characteristic inspection circuit (gain characteristic inspection means)
82 Comparison circuit (first comparison circuit)
83 comparison circuit (second comparison circuit)
91 Low-pass filter characteristic inspection circuit (low-pass filter characteristic inspection means)
92 Input switch circuit
93 Memory circuit (first memory circuit)
94 Memory circuit (second memory circuit)
95 Filter characteristics comparison circuit

Claims

An RF unit having a modulation unit that orthogonally modulates an input high-frequency signal to an IQ baseband signal, and an amplification unit for amplifying the IQ baseband signal;
A semiconductor integrated circuit in which a demodulator having an analog / digital conversion circuit that converts the IQ baseband signal into an IQ digital signal and a digital demodulation circuit that demodulates the IQ digital signal is packaged in one package,
The demodulation unit includes an RF unit inspection unit that performs an operation test of the RF unit based on an IQ digital signal output from the analog / digital conversion circuit .
The RF section inspection means includes IQ orthogonal error inspection means for inspecting an orthogonal error between the I signal and the Q signal of the IQ baseband signal output from the RF section based on the IQ digital signal.
The IQ orthogonal error inspection means includes:
A sign determination circuit for detecting the sign of each of the IQ digital signals;
A time measuring circuit for measuring a time during which a sign of the IQ digital signal becomes the same sign within a predetermined time;
A semiconductor integrated circuit comprising: a determination circuit that determines whether or not the time measured by the time measurement circuit is within a specified range.

The RF unit inspection means includes:
An amplification factor control for generating an I level detection signal and a Q level detection signal indicating the level of the IQ digital signal and controlling an amplification gain in the amplification unit of the RF unit based on the I level detection signal and the Q level detection signal Circuit,
IQ level difference inspection means for inspecting a level difference between the I signal and the Q signal of the IQ baseband signal output from the RF unit based on the I level detection signal and the Q level detection signal. The semiconductor integrated circuit according to claim 1.

The IQ level difference inspection means includes:
Level difference detecting means for detecting a value corresponding to the level difference between the I level detection signal and the Q level detection signal as an IQ level difference;
Level difference comparison means for determining whether the level difference between the I signal and the Q signal of the IQ baseband signal is within a specified range based on the IQ level difference and the level difference determination reference value. The semiconductor integrated circuit according to claim 2, wherein:

An RF unit having a modulation unit that orthogonally modulates an input high-frequency signal to an IQ baseband signal, and an amplification unit for amplifying the IQ baseband signal;
A semiconductor integrated circuit in which a demodulator having an analog / digital conversion circuit that converts the IQ baseband signal into an IQ digital signal and a digital demodulation circuit that demodulates the IQ digital signal is packaged in one package,
The demodulation unit includes an RF unit inspection unit that performs an operation test of the RF unit based on an IQ digital signal output from the analog / digital conversion circuit.
The RF unit inspection means includes:
An amplification factor control circuit that generates a digital control signal corresponding to an analog control signal for controlling an amplification gain in the amplification unit of the RF unit based on an IQ digital signal output from the analog / digital conversion circuit;
Gain characteristic inspection means for inspecting the characteristics of the amplification gain by detecting whether the change of the digital control signal accompanying the change of the signal input to the RF unit is within a specified range. A semiconductor integrated circuit.

The RF section inspection means compares an upper limit value of the digital control signal that changes in response to a change in a signal input to the RF section and a reference value for minimum gain inspection, and determines a value according to the comparison result. 5. The semiconductor integrated circuit according to claim 4, further comprising a first comparison circuit for outputting.

The RF section inspection means compares a lower limit value of the digital control signal that changes in response to a change in a signal input to the RF section and a reference value for maximum gain inspection, and determines a value according to the comparison result. 6. The semiconductor integrated circuit according to claim 4, further comprising a second comparison circuit for outputting.

The RF unit further includes a low pass filter for removing high frequency components of the IQ baseband signal,
The RF unit inspection means includes:
An amplification factor control circuit that generates a digital control signal corresponding to an analog control signal for controlling an amplification gain in the amplification unit of the RF unit based on an IQ digital signal output from the analog / digital conversion circuit;
7. The semiconductor integrated circuit according to claim 1, further comprising low-pass filter characteristic inspection means for inspecting characteristics of the pass region and the cutoff region of the low-pass filter based on the digital control signal. circuit.

The low-pass filter characteristic inspection means includes
A first memory circuit and a second memory circuit for storing the value of the digital control signal;
Depending on whether the frequency of the signal input to the RF unit is in the pass region or the cut-off region of the low-pass filter, the output destination of the digital control signal is set between the first memory circuit and the second memory circuit. An input switch circuit for switching;
The difference between the value of the digital control signal stored in the first memory circuit and the value of the digital control signal stored in the second memory circuit is compared with the low-pass filter inspection reference value, and the comparison result is obtained. 8. The semiconductor integrated circuit according to claim 7, further comprising a filter characteristic comparison circuit that outputs a corresponding value.

9. The semiconductor according to claim 1, wherein the demodulator further includes a pass / fail determination circuit that performs pass / fail determination as a package based on an inspection result of the RF unit inspection means. Integrated circuit.